lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 245   let isCommutable = 1 in {
 246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
 251        Sched<[itins.Sched]>;
 252   }
 253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 254        !if(Is2Addr,
 255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
 258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 259 }
 260
 261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 263                              string asm, string SSEVer, string FPSizeStr,
 264                              Operand memopr, ComplexPattern mem_cpat,
 265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
 266 let isCodeGenOnly = 1 in {
 267   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 268        !if(Is2Addr,
 269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        [(set RC:$dst, (!cast<Intrinsic>(
 272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 273              RC:$src1, RC:$src2))], itins.rr, d>,
 274        Sched<[itins.Sched]>;
 275   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 276        !if(Is2Addr,
 277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
 282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 283 }
 284 }
 285
 286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 288                            RegisterClass RC, ValueType vt,
 289                            X86MemOperand x86memop, PatFrag mem_frag,
 290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 291   let isCommutable = 1 in
 292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 293        !if(Is2Addr,
 294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 297        Sched<[itins.Sched]>;
 298   let mayLoad = 1 in
 299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 300        !if(Is2Addr,
 301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 304           itins.rm, d>,
 305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 306 }
 307
 308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 310                                       string OpcodeStr, X86MemOperand x86memop,
 311                                       list<dag> pat_rr, list<dag> pat_rm,
 312                                       bit Is2Addr = 1> {
 313   let isCommutable = 1, hasSideEffects = 0 in
 314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 315        !if(Is2Addr,
 316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 318        pat_rr, NoItinerary, d>,
 319        Sched<[WriteVecLogic]>;
 320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 321        !if(Is2Addr,
 322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 324        pat_rm, NoItinerary, d>,
 325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //  Non-instruction patterns
 330 //===----------------------------------------------------------------------===//
 331
 332 // A vector extract of the first f32/f64 position is a subregister copy
 333 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 335 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 337
 338 // A 128-bit subvector extract from the first 256-bit vector position
 339 // is a subregister copy that needs no instruction.
 340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 344
 345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 349
 350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 354
 355 // A 128-bit subvector insert to the first 256-bit vector position
 356 // is a subregister copy that needs no instruction.
 357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 }
 371
 372 // Implicitly promote a 32-bit scalar to a vector.
 373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 // Implicitly promote a 64-bit scalar to a vector.
 378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382
 383 // Bitcasts between 128-bit vector types. Return the original type since
 384 // no instruction is needed for the conversion
 385 let Predicates = [HasSSE2] in {
 386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 416 }
 417
 418 // Bitcasts between 256-bit vector types. Return the original type since
 419 // no instruction is needed for the conversion
 420 let Predicates = [HasAVX] in {
 421   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 422   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 423   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 427   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 431   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 432   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 436   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 437   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 441   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 442   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 447   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 451 }
 452
 453 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 454 // This is expanded by ExpandPostRAPseudos.
 455 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 456     isPseudo = 1, SchedRW = [WriteZero] in {
 457   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 458                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 459   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 460                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 461 }
 462
 463 //===----------------------------------------------------------------------===//
 464 // AVX & SSE - Zero/One Vectors
 465 //===----------------------------------------------------------------------===//
 466
 467 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 468 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 469 // swizzled by ExecutionDepsFix to pxor.
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-zeros value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 476 }
 477
 478 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 479 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 480 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 483
 484
 485 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 486 // and doesn't need it because on sandy bridge the register is set to zero
 487 // at the rename stage without using any execution unit, so SET0PSY
 488 // and SET0PDY can be used for vector int instructions without penalty
 489 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 490     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 491 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 492                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 493 }
 494
 495 let Predicates = [HasAVX] in
 496   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 497
 498 let Predicates = [HasAVX2] in {
 499   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 500   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 501   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 503 }
 504
 505 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 506 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 507 let Predicates = [HasAVX1Only] in {
 508 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 509 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 510           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511
 512 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 513 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 514           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515
 516 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 517 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 518           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519
 520 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 521 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 522           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 }
 524
 525 // We set canFoldAsLoad because this can be converted to a constant-pool
 526 // load of an all-ones value if folding it would be beneficial.
 527 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 528     isPseudo = 1, SchedRW = [WriteZero] in {
 529   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 530                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 531   let Predicates = [HasAVX2] in
 532   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 533                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 534 }
 535
 536
 537 //===----------------------------------------------------------------------===//
 538 // SSE 1 & 2 - Move FP Scalar Instructions
 539 //
 540 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 541 // register copies because it's a partial register update; Register-to-register
 542 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 543 // that the insert be implementable in terms of a copy, and just mentioned, we
 544 // don't use movss/movsd for copies.
 545 //===----------------------------------------------------------------------===//
 546
 547 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 548                          X86MemOperand x86memop, string base_opc,
 549                          string asm_opr, Domain d = GenericDomain> {
 550   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 551               (ins VR128:$src1, RC:$src2),
 552               !strconcat(base_opc, asm_opr),
 553               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 554                                  (scalar_to_vector RC:$src2))))],
 555               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 556
 557   // For the disassembler
 558   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 559   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 560                   (ins VR128:$src1, RC:$src2),
 561                   !strconcat(base_opc, asm_opr),
 562                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 563 }
 564
 565 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 566                       X86MemOperand x86memop, string OpcodeStr,
 567                       Domain d = GenericDomain> {
 568   // AVX
 569   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 570                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 571                               VEX_4V, VEX_LIG;
 572
 573   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 576                      VEX, VEX_LIG, Sched<[WriteStore]>;
 577   // SSE1 & 2
 578   let Constraints = "$src1 = $dst" in {
 579     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 580                               "\t{$src2, $dst|$dst, $src2}", d>;
 581   }
 582
 583   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 585                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 586                   Sched<[WriteStore]>;
 587 }
 588
 589 // Loading from memory automatically zeroing upper bits.
 590 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 591                          PatFrag mem_pat, string OpcodeStr,
 592                          Domain d = GenericDomain> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 604                         SSEPackedSingle>, XS;
 605 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 606                         SSEPackedDouble>, XD;
 607
 608 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 609   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 610                              SSEPackedSingle>, XS;
 611
 612   let AddedComplexity = 20 in
 613     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 614                                SSEPackedDouble>, XD;
 615 }
 616
 617 // Patterns
 618 let Predicates = [UseAVX] in {
 619   let AddedComplexity = 20 in {
 620   // MOVSSrm zeros the high parts of the register; represent this
 621   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628
 629   // MOVSDrm zeros the high parts of the register; represent this
 630   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 631   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzload addr:$src)),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641
 642   // Represent the same patterns above but in the form they appear for
 643   // 256-bit types
 644   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 645                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 646             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 647   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 648                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 649             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 650   }
 651
 652   // Extract and store.
 653   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 654                    addr:$dst),
 655             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 656   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 657                    addr:$dst),
 658             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 659
 660   // Shuffle with VMOVSS
 661   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 662             (VMOVSSrr (v4i32 VR128:$src1),
 663                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 664   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 665             (VMOVSSrr (v4f32 VR128:$src1),
 666                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 667
 668   // 256-bit variants
 669   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 670             (SUBREG_TO_REG (i32 0),
 671               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 672                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 673               sub_xmm)>;
 674   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 675             (SUBREG_TO_REG (i32 0),
 676               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 677                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 678               sub_xmm)>;
 679
 680   // Shuffle with VMOVSD
 681   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 682             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 683   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689
 690   // 256-bit variants
 691   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 694                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 695               sub_xmm)>;
 696   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 697             (SUBREG_TO_REG (i32 0),
 698               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 699                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 700               sub_xmm)>;
 701
 702   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 703   // is during lowering, where it's not possible to recognize the fold cause
 704   // it has two uses through a bitcast. One use disappears at isel time and the
 705   // fold opportunity reappears.
 706   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 708   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714 }
 715
 716 let Predicates = [UseSSE1] in {
 717   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 718   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 719   // MOVSS to the lower bits.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 721             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 723             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   }
 727
 728   let AddedComplexity = 20 in {
 729   // MOVSSrm already zeros the high parts of the register.
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 731             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 732   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   }
 737
 738   // Extract and store.
 739   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 740                    addr:$dst),
 741             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 742
 743   // Shuffle with MOVSS
 744   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 745             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 746   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748 }
 749
 750 let Predicates = [UseSSE2] in {
 751   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 752   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 753   // MOVSD to the lower bits.
 754   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 755             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 756   }
 757
 758   let AddedComplexity = 20 in {
 759   // MOVSDrm already zeros the high parts of the register.
 760   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzload addr:$src)),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   }
 771
 772   // Extract and store.
 773   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 774                    addr:$dst),
 775             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 776
 777   // Shuffle with MOVSD
 778   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 780   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786
 787   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 788   // is during lowering, where it's not possible to recognize the fold because
 789   // it has two uses through a bitcast. One use disappears at isel time and the
 790   // fold opportunity reappears.
 791   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 793   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799 }
 800
 801 //===----------------------------------------------------------------------===//
 802 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 803 //===----------------------------------------------------------------------===//
 804
 805 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 806                             X86MemOperand x86memop, PatFrag ld_frag,
 807                             string asm, Domain d,
 808                             OpndItins itins,
 809                             bit IsReMaterializable = 1> {
 810 let hasSideEffects = 0 in
 811   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 812               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 813            Sched<[WriteFShuffle]>;
 814 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 815   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 816               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 817                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 818            Sched<[WriteLoad]>;
 819 }
 820
 821 let Predicates = [HasAVX, NoVLX] in {
 822 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 823                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 824                               PS, VEX;
 825 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 826                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 827                               PD, VEX;
 828 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 829                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 830                               PS, VEX;
 831 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 832                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 833                               PD, VEX;
 834
 835 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               PS, VEX, VEX_L;
 838 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               PD, VEX, VEX_L;
 841 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               PS, VEX, VEX_L;
 844 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               PD, VEX, VEX_L;
 847 }
 848
 849 let Predicates = [UseSSE1] in {
 850 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 851                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 852                               PS;
 853 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 854                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 855                               PS;
 856 }
 857 let Predicates = [UseSSE2] in {
 858 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 859                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 860                               PD;
 861 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 862                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 863                               PD;
 864 }
 865
 866 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 867 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 868                    "movaps\t{$src, $dst|$dst, $src}",
 869                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 870                    IIC_SSE_MOVA_P_MR>, VEX;
 871 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 872                    "movapd\t{$src, $dst|$dst, $src}",
 873                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 874                    IIC_SSE_MOVA_P_MR>, VEX;
 875 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movups\t{$src, $dst|$dst, $src}",
 877                    [(store (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVU_P_MR>, VEX;
 879 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movupd\t{$src, $dst|$dst, $src}",
 881                    [(store (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVU_P_MR>, VEX;
 883 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 884                    "movaps\t{$src, $dst|$dst, $src}",
 885                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 886                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 887 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 888                    "movapd\t{$src, $dst|$dst, $src}",
 889                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 890                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 891 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movups\t{$src, $dst|$dst, $src}",
 893                    [(store (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 895 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movupd\t{$src, $dst|$dst, $src}",
 897                    [(store (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 899 } // SchedRW
 900
 901 // For disassembler
 902 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 903     SchedRW = [WriteFShuffle] in {
 904   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 905                           (ins VR128:$src),
 906                           "movaps\t{$src, $dst|$dst, $src}", [],
 907                           IIC_SSE_MOVA_P_RR>, VEX;
 908   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 909                            (ins VR128:$src),
 910                            "movapd\t{$src, $dst|$dst, $src}", [],
 911                            IIC_SSE_MOVA_P_RR>, VEX;
 912   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 913                            (ins VR128:$src),
 914                            "movups\t{$src, $dst|$dst, $src}", [],
 915                            IIC_SSE_MOVU_P_RR>, VEX;
 916   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movupd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVU_P_RR>, VEX;
 920   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 921                             (ins VR256:$src),
 922                             "movaps\t{$src, $dst|$dst, $src}", [],
 923                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 924   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 925                             (ins VR256:$src),
 926                             "movapd\t{$src, $dst|$dst, $src}", [],
 927                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 928   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movups\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 932   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movupd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 936 }
 937
 938 let Predicates = [HasAVX] in {
 939 def : Pat<(v8i32 (X86vzmovl
 940                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v4i64 (X86vzmovl
 943                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v8f32 (X86vzmovl
 946                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 def : Pat<(v4f64 (X86vzmovl
 949                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 950           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 951 }
 952
 953
 954 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 955           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 956 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 957           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 958
 959 let SchedRW = [WriteStore] in {
 960 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movaps\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movapd\t{$src, $dst|$dst, $src}",
 966                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVA_P_MR>;
 968 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movups\t{$src, $dst|$dst, $src}",
 970                    [(store (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movupd\t{$src, $dst|$dst, $src}",
 974                    [(store (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVU_P_MR>;
 976 } // SchedRW
 977
 978 // For disassembler
 979 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 980     SchedRW = [WriteFShuffle] in {
 981   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movaps\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVA_P_RR>;
 984   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movapd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVA_P_RR>;
 987   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 988                          "movups\t{$src, $dst|$dst, $src}", [],
 989                          IIC_SSE_MOVU_P_RR>;
 990   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 991                          "movupd\t{$src, $dst|$dst, $src}", [],
 992                          IIC_SSE_MOVU_P_RR>;
 993 }
 994
 995 let Predicates = [HasAVX] in {
 996   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 999             (VMOVUPDmr addr:$dst, VR128:$src)>;
1000 }
1001
1002 let Predicates = [UseSSE1] in
1003   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1004             (MOVUPSmr addr:$dst, VR128:$src)>;
1005 let Predicates = [UseSSE2] in
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (MOVUPDmr addr:$dst, VR128:$src)>;
1008
1009 // Use vmovaps/vmovups for AVX integer load/store.
1010 let Predicates = [HasAVX, NoVLX] in {
1011   // 128-bit load/store
1012   def : Pat<(alignedloadv2i64 addr:$src),
1013             (VMOVAPSrm addr:$src)>;
1014   def : Pat<(loadv2i64 addr:$src),
1015             (VMOVUPSrm addr:$src)>;
1016
1017   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033
1034   // 256-bit load/store
1035   def : Pat<(alignedloadv4i64 addr:$src),
1036             (VMOVAPSYrm addr:$src)>;
1037   def : Pat<(loadv4i64 addr:$src),
1038             (VMOVUPSYrm addr:$src)>;
1039   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055
1056   // Special patterns for storing subvector extracts of lower 128-bits
1057   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1058   def : Pat<(alignedstore (v2f64 (extract_subvector
1059                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(alignedstore (v4f32 (extract_subvector
1062                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(alignedstore (v2i64 (extract_subvector
1065                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(alignedstore (v4i32 (extract_subvector
1068                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(alignedstore (v8i16 (extract_subvector
1071                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(alignedstore (v16i8 (extract_subvector
1074                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076
1077   def : Pat<(store (v2f64 (extract_subvector
1078                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080   def : Pat<(store (v4f32 (extract_subvector
1081                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1082             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1083   def : Pat<(store (v2i64 (extract_subvector
1084                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1085             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1086   def : Pat<(store (v4i32 (extract_subvector
1087                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1088             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1089   def : Pat<(store (v8i16 (extract_subvector
1090                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1091             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1092   def : Pat<(store (v16i8 (extract_subvector
1093                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1094             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1095 }
1096
1097 // Use movaps / movups for SSE integer load / store (one byte shorter).
1098 // The instructions selected below are then converted to MOVDQA/MOVDQU
1099 // during the SSE domain pass.
1100 let Predicates = [UseSSE1] in {
1101   def : Pat<(alignedloadv2i64 addr:$src),
1102             (MOVAPSrm addr:$src)>;
1103   def : Pat<(loadv2i64 addr:$src),
1104             (MOVUPSrm addr:$src)>;
1105
1106   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1107             (MOVAPSmr addr:$dst, VR128:$src)>;
1108   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1115             (MOVUPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122 }
1123
1124 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1125 // bits are disregarded. FIXME: Set encoding to pseudo!
1126 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1127 let isCodeGenOnly = 1 in {
1128   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1129                          "movaps\t{$src, $dst|$dst, $src}",
1130                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1131                          IIC_SSE_MOVA_P_RM>, VEX;
1132   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1133                          "movapd\t{$src, $dst|$dst, $src}",
1134                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1135                          IIC_SSE_MOVA_P_RM>, VEX;
1136   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                        "movaps\t{$src, $dst|$dst, $src}",
1138                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                        IIC_SSE_MOVA_P_RM>;
1140   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                        "movapd\t{$src, $dst|$dst, $src}",
1142                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                        IIC_SSE_MOVA_P_RM>;
1144 }
1145 }
1146
1147 //===----------------------------------------------------------------------===//
1148 // SSE 1 & 2 - Move Low packed FP Instructions
1149 //===----------------------------------------------------------------------===//
1150
1151 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1152                                       string base_opc, string asm_opr,
1153                                       InstrItinClass itin> {
1154   def PSrm : PI<opc, MRMSrcMem,
1155          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1156          !strconcat(base_opc, "s", asm_opr),
1157      [(set VR128:$dst,
1158        (psnode VR128:$src1,
1159               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1160               itin, SSEPackedSingle>, PS,
1161      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1162
1163   def PDrm : PI<opc, MRMSrcMem,
1164          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1165          !strconcat(base_opc, "d", asm_opr),
1166      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))))],
1168               itin, SSEPackedDouble>, PD,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171 }
1172
1173 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1174                                  string base_opc, InstrItinClass itin> {
1175   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1176                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                                     itin>, VEX_4V;
1178
1179 let Constraints = "$src1 = $dst" in
1180   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1181                                     "\t{$src2, $dst|$dst, $src2}",
1182                                     itin>;
1183 }
1184
1185 let AddedComplexity = 20 in {
1186   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1187                                     IIC_SSE_MOV_LH>;
1188 }
1189
1190 let SchedRW = [WriteStore] in {
1191 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlps\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>, VEX;
1196 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1197                    "movlpd\t{$src, $dst|$dst, $src}",
1198                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1199                                  (iPTR 0))), addr:$dst)],
1200                                  IIC_SSE_MOV_LH>, VEX;
1201 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movlps\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1204                                  (iPTR 0))), addr:$dst)],
1205                                  IIC_SSE_MOV_LH>;
1206 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movlpd\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1209                                  (iPTR 0))), addr:$dst)],
1210                                  IIC_SSE_MOV_LH>;
1211 } // SchedRW
1212
1213 let Predicates = [HasAVX] in {
1214   // Shuffle with VMOVLPS
1215   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1216             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219
1220   // Shuffle with VMOVLPD
1221   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1226                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1227             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                    addr:$src1),
1232             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1235             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1236   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1237                    addr:$src1),
1238             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1239   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1240                    addr:$src1),
1241             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1242 }
1243
1244 let Predicates = [UseSSE1] in {
1245   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1246   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1247                                  (iPTR 0))), addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249
1250   // Shuffle with MOVLPS
1251   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1252             (MOVLPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(X86Movlps VR128:$src1,
1256                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (MOVLPSrm VR128:$src1, addr:$src2)>;
1258
1259   // Store patterns
1260   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1261                                       addr:$src1),
1262             (MOVLPSmr addr:$src1, VR128:$src2)>;
1263   def : Pat<(store (v4i32 (X86Movlps
1264                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1265                               addr:$src1),
1266             (MOVLPSmr addr:$src1, VR128:$src2)>;
1267 }
1268
1269 let Predicates = [UseSSE2] in {
1270   // Shuffle with MOVLPD
1271   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1272             (MOVLPDrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1276                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1277             (MOVLPDrm VR128:$src1, addr:$src2)>;
1278
1279   // Store patterns
1280   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1281                            addr:$src1),
1282             (MOVLPDmr addr:$src1, VR128:$src2)>;
1283   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1284                            addr:$src1),
1285             (MOVLPDmr addr:$src1, VR128:$src2)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Hi packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1294                                     IIC_SSE_MOV_LH>;
1295 }
1296
1297 let SchedRW = [WriteStore] in {
1298 // v2f64 extract element 1 is always custom lowered to unpack high to low
1299 // and extract element 0 so the non-store version isn't too horrible.
1300 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1301                    "movhps\t{$src, $dst|$dst, $src}",
1302                    [(store (f64 (vector_extract
1303                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1304                                             (bc_v2f64 (v4f32 VR128:$src))),
1305                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1306 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1307                    "movhpd\t{$src, $dst|$dst, $src}",
1308                    [(store (f64 (vector_extract
1309                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1310                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1311 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1312                    "movhps\t{$src, $dst|$dst, $src}",
1313                    [(store (f64 (vector_extract
1314                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1315                                             (bc_v2f64 (v4f32 VR128:$src))),
1316                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1317 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1318                    "movhpd\t{$src, $dst|$dst, $src}",
1319                    [(store (f64 (vector_extract
1320                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1321                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1322 } // SchedRW
1323
1324 let Predicates = [HasAVX] in {
1325   // VMOVHPS patterns
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1328             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1329   def : Pat<(X86Movlhps VR128:$src1,
1330                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1331             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1332
1333   // VMOVHPD patterns
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347
1348   def : Pat<(store (f64 (vector_extract
1349                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1350                           (iPTR 0))), addr:$dst),
1351             (VMOVHPDmr addr:$dst, VR128:$src)>;
1352 }
1353
1354 let Predicates = [UseSSE1] in {
1355   // MOVHPS patterns
1356   def : Pat<(X86Movlhps VR128:$src1,
1357                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1358             (MOVHPSrm VR128:$src1, addr:$src2)>;
1359   def : Pat<(X86Movlhps VR128:$src1,
1360                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1361             (MOVHPSrm VR128:$src1, addr:$src2)>;
1362 }
1363
1364 let Predicates = [UseSSE2] in {
1365   // MOVHPD patterns
1366
1367   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1368   // is during lowering, where it's not possible to recognize the load fold
1369   // cause it has two uses through a bitcast. One use disappears at isel time
1370   // and the fold opportunity reappears.
1371   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1372                       (scalar_to_vector (loadf64 addr:$src2)))),
1373             (MOVHPDrm VR128:$src1, addr:$src2)>;
1374   // Also handle an i64 load because that may get selected as a faster way to
1375   // load the data.
1376   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1377                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1378             (MOVHPDrm VR128:$src1, addr:$src2)>;
1379
1380   def : Pat<(store (f64 (vector_extract
1381                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1382                           (iPTR 0))), addr:$dst),
1383             (MOVHPDmr addr:$dst, VR128:$src)>;
1384 }
1385
1386 //===----------------------------------------------------------------------===//
1387 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1388 //===----------------------------------------------------------------------===//
1389
1390 let AddedComplexity = 20, Predicates = [UseAVX] in {
1391   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1392                                        (ins VR128:$src1, VR128:$src2),
1393                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                       [(set VR128:$dst,
1395                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1396                         IIC_SSE_MOV_LH>,
1397                       VEX_4V, Sched<[WriteFShuffle]>;
1398   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>,
1404                       VEX_4V, Sched<[WriteFShuffle]>;
1405 }
1406 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1407   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1408                                        (ins VR128:$src1, VR128:$src2),
1409                       "movlhps\t{$src2, $dst|$dst, $src2}",
1410                       [(set VR128:$dst,
1411                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1412                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1413   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1414                                        (ins VR128:$src1, VR128:$src2),
1415                       "movhlps\t{$src2, $dst|$dst, $src2}",
1416                       [(set VR128:$dst,
1417                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1418                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1419 }
1420
1421 let Predicates = [UseAVX] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 let Predicates = [UseSSE1] in {
1434   // MOVLHPS patterns
1435   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1436             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1437   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1439
1440   // MOVHLPS patterns
1441   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1442             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // SSE 1 & 2 - Conversion Instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 def SSE_CVT_PD : OpndItins<
1450   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1451 >;
1452
1453 let Sched = WriteCvtI2F in
1454 def SSE_CVT_PS : OpndItins<
1455   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1456 >;
1457
1458 let Sched = WriteCvtI2F in
1459 def SSE_CVT_Scalar : OpndItins<
1460   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1461 >;
1462
1463 let Sched = WriteCvtF2I in
1464 def SSE_CVT_SS2SI_32 : OpndItins<
1465   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1466 >;
1467
1468 let Sched = WriteCvtF2I in
1469 def SSE_CVT_SS2SI_64 : OpndItins<
1470   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1471 >;
1472
1473 let Sched = WriteCvtF2I in
1474 def SSE_CVT_SD2SI : OpndItins<
1475   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1476 >;
1477
1478 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1479                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1480                      string asm, OpndItins itins> {
1481   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1483                         itins.rr>, Sched<[itins.Sched]>;
1484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1486                         itins.rm>, Sched<[itins.Sched.Folded]>;
1487 }
1488
1489 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                        X86MemOperand x86memop, string asm, Domain d,
1491                        OpndItins itins> {
1492 let hasSideEffects = 0 in {
1493   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1494              [], itins.rr, d>, Sched<[itins.Sched]>;
1495   let mayLoad = 1 in
1496   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1497              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1498 }
1499 }
1500
1501 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1502                           X86MemOperand x86memop, string asm> {
1503 let hasSideEffects = 0, Predicates = [UseAVX] in {
1504   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1505               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1506            Sched<[WriteCvtI2F]>;
1507   let mayLoad = 1 in
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1509               (ins DstRC:$src1, x86memop:$src),
1510               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1511            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1512 } // hasSideEffects = 0
1513 }
1514
1515 let Predicates = [UseAVX] in {
1516 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1517                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SS2SI_32>,
1519                                 XS, VEX, VEX_LIG;
1520 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1521                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1522                                 SSE_CVT_SS2SI_64>,
1523                                 XS, VEX, VEX_W, VEX_LIG;
1524 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1525                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SD2SI>,
1527                                 XD, VEX, VEX_LIG;
1528 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1529                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SD2SI>,
1531                                 XD, VEX, VEX_W, VEX_LIG;
1532
1533 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1537 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1541 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1549 }
1550 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1551 // register, but the same isn't true when only using memory operands,
1552 // provide other assembly "l" and "q" forms to address this explicitly
1553 // where appropriate to do so.
1554 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1555                                   XS, VEX_4V, VEX_LIG;
1556 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1557                                   XS, VEX_4V, VEX_W, VEX_LIG;
1558 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1559                                   XD, VEX_4V, VEX_LIG;
1560 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1561                                   XD, VEX_4V, VEX_W, VEX_LIG;
1562
1563 let Predicates = [UseAVX] in {
1564   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1566   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568
1569   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1570             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1571   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1572             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1574             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1576             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577
1578   def : Pat<(f32 (sint_to_fp GR32:$src)),
1579             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1580   def : Pat<(f32 (sint_to_fp GR64:$src)),
1581             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1582   def : Pat<(f64 (sint_to_fp GR32:$src)),
1583             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR64:$src)),
1585             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1586 }
1587
1588 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1589                       "cvttss2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SS2SI_32>, XS;
1591 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1592                       "cvttss2si\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_SS2SI_64>, XS, REX_W;
1594 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1595                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_SD2SI>, XD;
1597 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1598                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_SD2SI>, XD, REX_W;
1600 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1601                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XS;
1603 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1604                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1605                       SSE_CVT_Scalar>, XS, REX_W;
1606 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1607                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1608                       SSE_CVT_Scalar>, XD;
1609 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1610                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1611                       SSE_CVT_Scalar>, XD, REX_W;
1612
1613 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1617 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1621 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1629
1630 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1631                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1632 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1634
1635 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1636 // and/or XMM operand(s).
1637
1638 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1639                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1640                          string asm, OpndItins itins> {
1641   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1642               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1643               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1644            Sched<[itins.Sched]>;
1645   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1646               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1647               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1648            Sched<[itins.Sched.Folded]>;
1649 }
1650
1651 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1652                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1653                     PatFrag ld_frag, string asm, OpndItins itins,
1654                     bit Is2Addr = 1> {
1655   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1656               !if(Is2Addr,
1657                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1658                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1659               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1660               itins.rr>, Sched<[itins.Sched]>;
1661   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1662               (ins DstRC:$src1, x86memop:$src2),
1663               !if(Is2Addr,
1664                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1665                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1666               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1667               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1668 }
1669
1670 let Predicates = [UseAVX] in {
1671 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1672                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1673                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1674 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1675                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1676                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1677 }
1678 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1679                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1680 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1681                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1682
1683
1684 let isCodeGenOnly = 1 in {
1685   let Predicates = [UseAVX] in {
1686   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1687             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1688             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1689   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1690             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1691             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1692             VEX_W;
1693   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1695             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1696   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1698             SSE_CVT_Scalar, 0>, XD,
1699             VEX_4V, VEX_W;
1700   }
1701   let Constraints = "$src1 = $dst" in {
1702     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1703                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1704                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1705     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1706                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1707                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1708     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1709                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1710                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1711     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1712                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1713                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1714   }
1715 } // isCodeGenOnly = 1
1716
1717 /// SSE 1 Only
1718
1719 // Aliases for intrinsics
1720 let isCodeGenOnly = 1 in {
1721 let Predicates = [UseAVX] in {
1722 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1723                                     ssmem, sse_load_f32, "cvttss2si",
1724                                     SSE_CVT_SS2SI_32>, XS, VEX;
1725 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1726                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1727                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1728                                    XS, VEX, VEX_W;
1729 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1730                                     sdmem, sse_load_f64, "cvttsd2si",
1731                                     SSE_CVT_SD2SI>, XD, VEX;
1732 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1733                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1734                                   "cvttsd2si", SSE_CVT_SD2SI>,
1735                                   XD, VEX, VEX_W;
1736 }
1737 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1738                                     ssmem, sse_load_f32, "cvttss2si",
1739                                     SSE_CVT_SS2SI_32>, XS;
1740 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1742                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1743 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1744                                     sdmem, sse_load_f64, "cvttsd2si",
1745                                     SSE_CVT_SD2SI>, XD;
1746 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1747                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1748                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1749 } // isCodeGenOnly = 1
1750
1751 let Predicates = [UseAVX] in {
1752 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1753                                   ssmem, sse_load_f32, "cvtss2si",
1754                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1755 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1756                                   ssmem, sse_load_f32, "cvtss2si",
1757                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1758 }
1759 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1760                                ssmem, sse_load_f32, "cvtss2si",
1761                                SSE_CVT_SS2SI_32>, XS;
1762 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1763                                  ssmem, sse_load_f32, "cvtss2si",
1764                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1765
1766 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1768                                SSEPackedSingle, SSE_CVT_PS>,
1769                                PS, VEX, Requires<[HasAVX]>;
1770 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1771                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1772                                SSEPackedSingle, SSE_CVT_PS>,
1773                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1774
1775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1777                             SSEPackedSingle, SSE_CVT_PS>,
1778                             PS, Requires<[UseSSE2]>;
1779
1780 let Predicates = [UseAVX] in {
1781 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1785 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1789 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1797 }
1798
1799 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1800                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1803 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1807 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1815
1816 /// SSE 2 Only
1817
1818 // Convert scalar double to scalar single
1819 let hasSideEffects = 0, Predicates = [UseAVX] in {
1820 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1821                        (ins FR64:$src1, FR64:$src2),
1822                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1823                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1824                       Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1827                        (ins FR64:$src1, f64mem:$src2),
1828                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                       [], IIC_SSE_CVT_Scalar_RM>,
1830                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1831                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1835           Requires<[UseAVX]>;
1836
1837 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1839                       [(set FR32:$dst, (fround FR64:$src))],
1840                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1841 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1842                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1843                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1844                       IIC_SSE_CVT_Scalar_RM>,
1845                       XD,
1846                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1847
1848 let isCodeGenOnly = 1 in {
1849 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1850                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1852                        [(set VR128:$dst,
1853                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1854                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1855                        Sched<[WriteCvtF2F]>;
1856 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1858                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1860                                           VR128:$src1, sse_load_f64:$src2))],
1861                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1862                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1863
1864 let Constraints = "$src1 = $dst" in {
1865 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1866                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1868                        [(set VR128:$dst,
1869                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1870                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1871                        Sched<[WriteCvtF2F]>;
1872 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1873                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1874                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1875                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1876                                           VR128:$src1, sse_load_f64:$src2))],
1877                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1878                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1879 }
1880 } // isCodeGenOnly = 1
1881
1882 // Convert scalar single to scalar double
1883 // SSE2 instructions with XS prefix
1884 let hasSideEffects = 0, Predicates = [UseAVX] in {
1885 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1886                     (ins FR32:$src1, FR32:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [], IIC_SSE_CVT_Scalar_RR>,
1889                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1890                     Sched<[WriteCvtF2F]>;
1891 let mayLoad = 1 in
1892 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1893                     (ins FR32:$src1, f32mem:$src2),
1894                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1895                     [], IIC_SSE_CVT_Scalar_RM>,
1896                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1897                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1898 }
1899
1900 def : Pat<(f64 (fextend FR32:$src)),
1901     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1902 def : Pat<(fextend (loadf32 addr:$src)),
1903     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1904
1905 def : Pat<(extloadf32 addr:$src),
1906     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1907     Requires<[UseAVX, OptForSize]>;
1908 def : Pat<(extloadf32 addr:$src),
1909     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1910     Requires<[UseAVX, OptForSpeed]>;
1911
1912 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1913                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1914                    [(set FR64:$dst, (fextend FR32:$src))],
1915                    IIC_SSE_CVT_Scalar_RR>, XS,
1916                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1917 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1918                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1919                    [(set FR64:$dst, (extloadf32 addr:$src))],
1920                    IIC_SSE_CVT_Scalar_RM>, XS,
1921                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1922
1923 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1924 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1925 // combine.
1926 // Since these loads aren't folded into the fextend, we have to match it
1927 // explicitly here.
1928 def : Pat<(fextend (loadf32 addr:$src)),
1929           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1930 def : Pat<(extloadf32 addr:$src),
1931           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1932
1933 let isCodeGenOnly = 1 in {
1934 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1935                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1936                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1937                     [(set VR128:$dst,
1938                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1939                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1940                     Sched<[WriteCvtF2F]>;
1941 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1942                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1943                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1944                     [(set VR128:$dst,
1945                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1946                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1947                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1948 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1949 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1950                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1951                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1954                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1955                     Sched<[WriteCvtF2F]>;
1956 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1957                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1958                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1959                     [(set VR128:$dst,
1960                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1961                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1962                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1963 }
1964 } // isCodeGenOnly = 1
1965
1966 // Convert packed single/double fp to doubleword
1967 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1970                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1971 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst,
1974                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1975                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1976 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1977                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1978                         [(set VR256:$dst,
1979                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1980                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1981 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1982                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                         [(set VR256:$dst,
1984                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1985                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1986 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1988                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1989                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1990 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1991                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1992                      [(set VR128:$dst,
1993                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1995
1996
1997 // Convert Packed Double FP to Packed DW Integers
1998 let Predicates = [HasAVX] in {
1999 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2000 // register, but the same isn't true when using memory operands instead.
2001 // Provide other assembly rr and rm forms to address this explicitly.
2002 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2003                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2004                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2005                        VEX, Sched<[WriteCvtF2I]>;
2006
2007 // XMM only
2008 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2009                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2010 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2011                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2014                        Sched<[WriteCvtF2ILd]>;
2015
2016 // YMM only
2017 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2019                        [(set VR128:$dst,
2020                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2021                        Sched<[WriteCvtF2I]>;
2022 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2023                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst,
2025                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2026                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2027 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2028                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2029 }
2030
2031 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2032                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2033                       [(set VR128:$dst,
2034                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2035                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2036 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2037                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2038                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2039                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2040
2041 // Convert with truncation packed single/double fp to doubleword
2042 // SSE2 packed instructions with XS prefix
2043 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2045                          [(set VR128:$dst,
2046                            (int_x86_sse2_cvttps2dq VR128:$src))],
2047                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2048 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2049                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2050                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2051                                             (loadv4f32 addr:$src)))],
2052                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2053 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2054                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                           [(set VR256:$dst,
2056                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2057                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2058 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2059                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2060                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2061                                              (loadv8f32 addr:$src)))],
2062                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2063                           Sched<[WriteCvtF2ILd]>;
2064
2065 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2066                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2067                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2068                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2069 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2071                        [(set VR128:$dst,
2072                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2073                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2074
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2077             (VCVTDQ2PSrr VR128:$src)>;
2078   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2079             (VCVTDQ2PSrm addr:$src)>;
2080
2081   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2082             (VCVTDQ2PSrr VR128:$src)>;
2083   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2084             (VCVTDQ2PSrm addr:$src)>;
2085
2086   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2087             (VCVTTPS2DQrr VR128:$src)>;
2088   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2089             (VCVTTPS2DQrm addr:$src)>;
2090
2091   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2092             (VCVTDQ2PSYrr VR256:$src)>;
2093   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2094             (VCVTDQ2PSYrm addr:$src)>;
2095
2096   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2097             (VCVTTPS2DQYrr VR256:$src)>;
2098   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2099             (VCVTTPS2DQYrm addr:$src)>;
2100 }
2101
2102 let Predicates = [UseSSE2] in {
2103   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2104             (CVTDQ2PSrr VR128:$src)>;
2105   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2106             (CVTDQ2PSrm addr:$src)>;
2107
2108   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2109             (CVTDQ2PSrr VR128:$src)>;
2110   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2111             (CVTDQ2PSrm addr:$src)>;
2112
2113   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2114             (CVTTPS2DQrr VR128:$src)>;
2115   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2116             (CVTTPS2DQrm addr:$src)>;
2117 }
2118
2119 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2120                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2121                         [(set VR128:$dst,
2122                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2123                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2124
2125 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2126 // register, but the same isn't true when using memory operands instead.
2127 // Provide other assembly rr and rm forms to address this explicitly.
2128
2129 // XMM only
2130 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2131                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2132 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2133                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2135                                             (loadv2f64 addr:$src)))],
2136                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2137
2138 // YMM only
2139 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2140                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2141                          [(set VR128:$dst,
2142                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2143                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2144 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2145                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2146                          [(set VR128:$dst,
2147                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2148                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2149 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2150                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2151
2152 let Predicates = [HasAVX] in {
2153   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2154             (VCVTTPD2DQYrr VR256:$src)>;
2155   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2156             (VCVTTPD2DQYrm addr:$src)>;
2157 } // Predicates = [HasAVX]
2158
2159 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2160                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2161                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2162                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2163 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2164                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2165                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2166                                         (memopv2f64 addr:$src)))],
2167                                         IIC_SSE_CVT_PD_RM>,
2168                       Sched<[WriteCvtF2ILd]>;
2169
2170 // Convert packed single to packed double
2171 let Predicates = [HasAVX] in {
2172                   // SSE2 instructions without OpSize prefix
2173 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2174                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2175                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2176                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2177 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2178                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2179                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2180                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2181 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2182                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2183                      [(set VR256:$dst,
2184                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2185                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2186 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2187                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2188                      [(set VR256:$dst,
2189                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2190                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2191 }
2192
2193 let Predicates = [UseSSE2] in {
2194 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2195                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2196                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2197                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2198 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2199                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2200                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2201                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2202 }
2203
2204 // Convert Packed DW Integers to Packed Double FP
2205 let Predicates = [HasAVX] in {
2206 let hasSideEffects = 0, mayLoad = 1 in
2207 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2208                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2209                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2210 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2211                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2212                      [(set VR128:$dst,
2213                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2214                    Sched<[WriteCvtI2F]>;
2215 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2216                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2217                      [(set VR256:$dst,
2218                        (int_x86_avx_cvtdq2_pd_256
2219                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2220                     Sched<[WriteCvtI2FLd]>;
2221 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2222                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2223                      [(set VR256:$dst,
2224                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2225                     Sched<[WriteCvtI2F]>;
2226 }
2227
2228 let hasSideEffects = 0, mayLoad = 1 in
2229 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2230                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2231                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2232 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2233                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2234                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2235                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2236
2237 // AVX 256-bit register conversion intrinsics
2238 let Predicates = [HasAVX] in {
2239   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2240             (VCVTDQ2PDYrr VR128:$src)>;
2241   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2242             (VCVTDQ2PDYrm addr:$src)>;
2243 } // Predicates = [HasAVX]
2244
2245 // Convert packed double to packed single
2246 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2247 // register, but the same isn't true when using memory operands instead.
2248 // Provide other assembly rr and rm forms to address this explicitly.
2249 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2250                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2251                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2252                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2253
2254 // XMM only
2255 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2256                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2257 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2258                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2259                         [(set VR128:$dst,
2260                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2261                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2262
2263 // YMM only
2264 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2265                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2266                         [(set VR128:$dst,
2267                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2268                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2269 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2270                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2271                         [(set VR128:$dst,
2272                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2273                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2274 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2275                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2276
2277 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2278                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2279                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2280                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2281 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2282                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2283                      [(set VR128:$dst,
2284                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2285                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2286
2287
2288 // AVX 256-bit register conversion intrinsics
2289 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2290 // whenever possible to avoid declaring two versions of each one.
2291 let Predicates = [HasAVX] in {
2292   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2293             (VCVTDQ2PSYrr VR256:$src)>;
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2295             (VCVTDQ2PSYrm addr:$src)>;
2296
2297   // Match fround and fextend for 128/256-bit conversions
2298   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2299             (VCVTPD2PSrr VR128:$src)>;
2300   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2301             (VCVTPD2PSXrm addr:$src)>;
2302   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2303             (VCVTPD2PSYrr VR256:$src)>;
2304   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2305             (VCVTPD2PSYrm addr:$src)>;
2306
2307   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2308             (VCVTPS2PDrr VR128:$src)>;
2309   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2310             (VCVTPS2PDYrr VR128:$src)>;
2311   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2312             (VCVTPS2PDYrm addr:$src)>;
2313 }
2314
2315 let Predicates = [UseSSE2] in {
2316   // Match fround and fextend for 128 conversions
2317   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2318             (CVTPD2PSrr VR128:$src)>;
2319   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2320             (CVTPD2PSrm addr:$src)>;
2321
2322   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2323             (CVTPS2PDrr VR128:$src)>;
2324 }
2325
2326 //===----------------------------------------------------------------------===//
2327 // SSE 1 & 2 - Compare Instructions
2328 //===----------------------------------------------------------------------===//
2329
2330 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2331 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2332                             Operand CC, SDNode OpNode, ValueType VT,
2333                             PatFrag ld_frag, string asm, string asm_alt,
2334                             OpndItins itins, ImmLeaf immLeaf> {
2335   def rr : SIi8<0xC2, MRMSrcReg,
2336                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2337                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2338                 itins.rr>, Sched<[itins.Sched]>;
2339   def rm : SIi8<0xC2, MRMSrcMem,
2340                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2341                 [(set RC:$dst, (OpNode (VT RC:$src1),
2342                                          (ld_frag addr:$src2), immLeaf:$cc))],
2343                                          itins.rm>,
2344            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2345
2346   // Accept explicit immediate argument form instead of comparison code.
2347   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2348     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2349                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2350                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2351     let mayLoad = 1 in
2352     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2353                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2354                       IIC_SSE_ALU_F32S_RM>,
2355                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2356   }
2357 }
2358
2359 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2360                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2361                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2362                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2363 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2364                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2365                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2366                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2367                  XD, VEX_4V, VEX_LIG;
2368
2369 let Constraints = "$src1 = $dst" in {
2370   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2371                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2372                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2373                   i8immZExt3>, XS;
2374   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2375                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2376                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2377                   SSE_ALU_F64S, i8immZExt3>, XD;
2378 }
2379
2380 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2381                          Intrinsic Int, string asm, OpndItins itins,
2382                          ImmLeaf immLeaf> {
2383   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2384                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2385                         [(set VR128:$dst, (Int VR128:$src1,
2386                                                VR128:$src, immLeaf:$cc))],
2387                                                itins.rr>,
2388            Sched<[itins.Sched]>;
2389   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2390                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2391                         [(set VR128:$dst, (Int VR128:$src1,
2392                                                (load addr:$src), immLeaf:$cc))],
2393                                                itins.rm>,
2394            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2395 }
2396
2397 let isCodeGenOnly = 1 in {
2398   // Aliases to match intrinsics which expect XMM operand(s).
2399   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2400                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2401                        SSE_ALU_F32S, i8immZExt5>,
2402                        XS, VEX_4V;
2403   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2404                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2405                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2406                        XD, VEX_4V;
2407   let Constraints = "$src1 = $dst" in {
2408     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2409                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2410                          SSE_ALU_F32S, i8immZExt3>, XS;
2411     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2412                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2413                          SSE_ALU_F64S, i8immZExt3>,
2414                          XD;
2415 }
2416 }
2417
2418
2419 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2420 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2421                             ValueType vt, X86MemOperand x86memop,
2422                             PatFrag ld_frag, string OpcodeStr> {
2423   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2424                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2425                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2426                      IIC_SSE_COMIS_RR>,
2427           Sched<[WriteFAdd]>;
2428   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2429                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2430                      [(set EFLAGS, (OpNode (vt RC:$src1),
2431                                            (ld_frag addr:$src2)))],
2432                                            IIC_SSE_COMIS_RM>,
2433           Sched<[WriteFAddLd, ReadAfterLd]>;
2434 }
2435
2436 let Defs = [EFLAGS] in {
2437   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2438                                   "ucomiss">, PS, VEX, VEX_LIG;
2439   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2440                                   "ucomisd">, PD, VEX, VEX_LIG;
2441   let Pattern = []<dag> in {
2442     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2443                                     "comiss">, PS, VEX, VEX_LIG;
2444     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2445                                     "comisd">, PD, VEX, VEX_LIG;
2446   }
2447
2448   let isCodeGenOnly = 1 in {
2449     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2450                               load, "ucomiss">, PS, VEX;
2451     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2452                               load, "ucomisd">, PD, VEX;
2453
2454     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2455                               load, "comiss">, PS, VEX;
2456     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2457                               load, "comisd">, PD, VEX;
2458   }
2459   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2460                                   "ucomiss">, PS;
2461   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2462                                   "ucomisd">, PD;
2463
2464   let Pattern = []<dag> in {
2465     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2466                                     "comiss">, PS;
2467     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2468                                     "comisd">, PD;
2469   }
2470
2471   let isCodeGenOnly = 1 in {
2472     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2473                                 load, "ucomiss">, PS;
2474     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2475                                 load, "ucomisd">, PD;
2476
2477     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2478                                     "comiss">, PS;
2479     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2480                                     "comisd">, PD;
2481   }
2482 } // Defs = [EFLAGS]
2483
2484 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2485 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2486                             Operand CC, Intrinsic Int, string asm,
2487                             string asm_alt, Domain d, ImmLeaf immLeaf,
2488                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2489   let isCommutable = 1 in
2490   def rri : PIi8<0xC2, MRMSrcReg,
2491              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2492              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2493              itins.rr, d>,
2494             Sched<[WriteFAdd]>;
2495   def rmi : PIi8<0xC2, MRMSrcMem,
2496              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2497              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2498              itins.rm, d>,
2499             Sched<[WriteFAddLd, ReadAfterLd]>;
2500
2501   // Accept explicit immediate argument form instead of comparison code.
2502   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2503     def rri_alt : PIi8<0xC2, MRMSrcReg,
2504                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2505                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2506     let mayLoad = 1 in
2507     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2508                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2509                asm_alt, [], itins.rm, d>,
2510                Sched<[WriteFAddLd, ReadAfterLd]>;
2511   }
2512 }
2513
2514 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2515                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2516                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2517                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2518 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2519                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2520                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2521                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2522 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2526 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2530 let Constraints = "$src1 = $dst" in {
2531   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2532                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2533                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2534                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2535   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2536                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2537                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2538                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2539 }
2540
2541 let Predicates = [HasAVX] in {
2542 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2543           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2544 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2545           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2546 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2547           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2548 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2549           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2550
2551 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2552           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2553 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2554           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2555 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2556           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2557 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2558           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2559 }
2560
2561 let Predicates = [UseSSE1] in {
2562 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2563           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2564 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2565           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2566 }
2567
2568 let Predicates = [UseSSE2] in {
2569 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2570           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2571 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2572           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2573 }
2574
2575 //===----------------------------------------------------------------------===//
2576 // SSE 1 & 2 - Shuffle Instructions
2577 //===----------------------------------------------------------------------===//
2578
2579 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2580 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2581                          ValueType vt, string asm, PatFrag mem_frag,
2582                          Domain d> {
2583   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2584                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2585                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2586                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2587             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2588   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2589                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2590                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2591                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2592             Sched<[WriteFShuffle]>;
2593 }
2594
2595 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2596            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2597            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2598 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2599            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2600            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2601 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2602            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2603            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2604 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2605            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2606            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2607
2608 let Constraints = "$src1 = $dst" in {
2609   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2610                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2611                     memopv4f32, SSEPackedSingle>, PS;
2612   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2613                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2614                     memopv2f64, SSEPackedDouble>, PD;
2615 }
2616
2617 let Predicates = [HasAVX] in {
2618   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2619                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2620             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2621   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2622             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2623
2624   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2625                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2626             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2627   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2628             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2629
2630   // 256-bit patterns
2631   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2632             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2633   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2634                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2635             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2636
2637   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2638             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2639   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2640                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2641             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2642 }
2643
2644 let Predicates = [UseSSE1] in {
2645   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2646                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2647             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2648   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2649             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2650 }
2651
2652 let Predicates = [UseSSE2] in {
2653   // Generic SHUFPD patterns
2654   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2655                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2656             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2657   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2658             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2659 }
2660
2661 //===----------------------------------------------------------------------===//
2662 // SSE 1 & 2 - Unpack FP Instructions
2663 //===----------------------------------------------------------------------===//
2664
2665 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2666 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2667                                    PatFrag mem_frag, RegisterClass RC,
2668                                    X86MemOperand x86memop, string asm,
2669                                    Domain d> {
2670     def rr : PI<opc, MRMSrcReg,
2671                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2672                 asm, [(set RC:$dst,
2673                            (vt (OpNode RC:$src1, RC:$src2)))],
2674                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2675     def rm : PI<opc, MRMSrcMem,
2676                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2677                 asm, [(set RC:$dst,
2678                            (vt (OpNode RC:$src1,
2679                                        (mem_frag addr:$src2))))],
2680                                        IIC_SSE_UNPCK, d>,
2681              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2682 }
2683
2684 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2685       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2686                      SSEPackedSingle>, PS, VEX_4V;
2687 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2688       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2689                      SSEPackedDouble>, PD, VEX_4V;
2690 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2691       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2692                      SSEPackedSingle>, PS, VEX_4V;
2693 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2694       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2695                      SSEPackedDouble>, PD, VEX_4V;
2696
2697 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2698       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2699                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2700 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2701       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2702                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2703 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2704       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2706 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2707       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2708                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2709
2710 let Constraints = "$src1 = $dst" in {
2711   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2712         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2713                        SSEPackedSingle>, PS;
2714   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2715         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2716                        SSEPackedDouble>, PD;
2717   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2718         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2719                        SSEPackedSingle>, PS;
2720   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2721         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2722                        SSEPackedDouble>, PD;
2723 } // Constraints = "$src1 = $dst"
2724
2725 let Predicates = [HasAVX1Only] in {
2726   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2727             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2728   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2729             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2730   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2731             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2732   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2733             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2734
2735   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2736             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2737   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2738             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2739   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2740             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2741   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2742             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2743 }
2744
2745 //===----------------------------------------------------------------------===//
2746 // SSE 1 & 2 - Extract Floating-Point Sign mask
2747 //===----------------------------------------------------------------------===//
2748
2749 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2750 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2751                                 Domain d> {
2752   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2753               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2754               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2755               Sched<[WriteVecLogic]>;
2756 }
2757
2758 let Predicates = [HasAVX] in {
2759   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2760                                         "movmskps", SSEPackedSingle>, PS, VEX;
2761   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2762                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2763   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2764                                         "movmskps", SSEPackedSingle>, PS,
2765                                         VEX, VEX_L;
2766   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2767                                         "movmskpd", SSEPackedDouble>, PD,
2768                                         VEX, VEX_L;
2769
2770   def : Pat<(i32 (X86fgetsign FR32:$src)),
2771             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2772   def : Pat<(i64 (X86fgetsign FR32:$src)),
2773             (SUBREG_TO_REG (i64 0),
2774              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2775   def : Pat<(i32 (X86fgetsign FR64:$src)),
2776             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2777   def : Pat<(i64 (X86fgetsign FR64:$src)),
2778             (SUBREG_TO_REG (i64 0),
2779              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2780 }
2781
2782 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2783                                      SSEPackedSingle>, PS;
2784 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2785                                      SSEPackedDouble>, PD;
2786
2787 def : Pat<(i32 (X86fgetsign FR32:$src)),
2788           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2789       Requires<[UseSSE1]>;
2790 def : Pat<(i64 (X86fgetsign FR32:$src)),
2791           (SUBREG_TO_REG (i64 0),
2792            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2793       Requires<[UseSSE1]>;
2794 def : Pat<(i32 (X86fgetsign FR64:$src)),
2795           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2796       Requires<[UseSSE2]>;
2797 def : Pat<(i64 (X86fgetsign FR64:$src)),
2798           (SUBREG_TO_REG (i64 0),
2799            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2800       Requires<[UseSSE2]>;
2801
2802 //===---------------------------------------------------------------------===//
2803 // SSE2 - Packed Integer Logical Instructions
2804 //===---------------------------------------------------------------------===//
2805
2806 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2807
2808 /// PDI_binop_rm - Simple SSE2 binary operator.
2809 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2810                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2811                         X86MemOperand x86memop, OpndItins itins,
2812                         bit IsCommutable, bit Is2Addr> {
2813   let isCommutable = IsCommutable in
2814   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2815        (ins RC:$src1, RC:$src2),
2816        !if(Is2Addr,
2817            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2818            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2819        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2820        Sched<[itins.Sched]>;
2821   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2822        (ins RC:$src1, x86memop:$src2),
2823        !if(Is2Addr,
2824            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2825            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2826        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2827                                      (bitconvert (memop_frag addr:$src2)))))],
2828                                      itins.rm>,
2829        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2830 }
2831 } // ExeDomain = SSEPackedInt
2832
2833 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2834                          ValueType OpVT128, ValueType OpVT256,
2835                          OpndItins itins, bit IsCommutable = 0> {
2836 let Predicates = [HasAVX, NoVLX] in
2837   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2838                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2839
2840 let Constraints = "$src1 = $dst" in
2841   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2842                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2843
2844 let Predicates = [HasAVX2, NoVLX] in
2845   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2846                                OpVT256, VR256, loadv4i64, i256mem, itins,
2847                                IsCommutable, 0>, VEX_4V, VEX_L;
2848 }
2849
2850 // These are ordered here for pattern ordering requirements with the fp versions
2851
2852 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2853                            SSE_VEC_BIT_ITINS_P, 1>;
2854 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2855                            SSE_VEC_BIT_ITINS_P, 1>;
2856 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2857                            SSE_VEC_BIT_ITINS_P, 1>;
2858 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2859                            SSE_VEC_BIT_ITINS_P, 0>;
2860
2861 //===----------------------------------------------------------------------===//
2862 // SSE 1 & 2 - Logical Instructions
2863 //===----------------------------------------------------------------------===//
2864
2865 // Multiclass for scalars using the X86 logical operation aliases for FP.
2866 multiclass sse12_fp_packed_scalar_logical_alias<
2867     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2868   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2869                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2870                 PS, VEX_4V;
2871
2872   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2873                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2874                 PD, VEX_4V;
2875
2876   let Constraints = "$src1 = $dst" in {
2877     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2878                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2879
2880     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2881                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2882   }
2883 }
2884
2885 let isCodeGenOnly = 1 in {
2886   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2887                 SSE_BIT_ITINS_P>;
2888   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2889                 SSE_BIT_ITINS_P>;
2890   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2891                 SSE_BIT_ITINS_P>;
2892
2893   let isCommutable = 0 in
2894     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2895                   SSE_BIT_ITINS_P>;
2896 }
2897
2898 // Multiclass for vectors using the X86 logical operation aliases for FP.
2899 multiclass sse12_fp_packed_vector_logical_alias<
2900     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2901   let Predicates = [HasAVX, NoVLX] in {
2902   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2903               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2904               PS, VEX_4V;
2905
2906   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2907         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2908         PD, VEX_4V;
2909   }
2910
2911   let Constraints = "$src1 = $dst" in {
2912     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2913                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2914                 PS;
2915
2916     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2917                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2918                 PD;
2919   }
2920 }
2921
2922 let isCodeGenOnly = 1 in {
2923   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2924                 SSE_BIT_ITINS_P>;
2925   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2926                 SSE_BIT_ITINS_P>;
2927   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2928                 SSE_BIT_ITINS_P>;
2929
2930   let isCommutable = 0 in
2931     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2932                   SSE_BIT_ITINS_P>;
2933 }
2934
2935 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2936 ///
2937 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2938                                    SDNode OpNode> {
2939   let Predicates = [HasAVX, NoVLX] in {
2940   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2941         !strconcat(OpcodeStr, "ps"), f256mem,
2942         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2943         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2944                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2945
2946   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2947         !strconcat(OpcodeStr, "pd"), f256mem,
2948         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2949                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2950         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2951                                   (loadv4i64 addr:$src2)))], 0>,
2952                                   PD, VEX_4V, VEX_L;
2953
2954   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2955   // are all promoted to v2i64, and the patterns are covered by the int
2956   // version. This is needed in SSE only, because v2i64 isn't supported on
2957   // SSE1, but only on SSE2.
2958   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2959        !strconcat(OpcodeStr, "ps"), f128mem, [],
2960        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2961                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2962
2963   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2964        !strconcat(OpcodeStr, "pd"), f128mem,
2965        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2966                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2967        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2968                                  (loadv2i64 addr:$src2)))], 0>,
2969                                                  PD, VEX_4V;
2970   }
2971
2972   let Constraints = "$src1 = $dst" in {
2973     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2974          !strconcat(OpcodeStr, "ps"), f128mem,
2975          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2976          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2977                                    (memopv2i64 addr:$src2)))]>, PS;
2978
2979     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2980          !strconcat(OpcodeStr, "pd"), f128mem,
2981          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2982                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2983          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2984                                    (memopv2i64 addr:$src2)))]>, PD;
2985   }
2986 }
2987
2988 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2989 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2990 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2991 let isCommutable = 0 in
2992   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2993
2994 // AVX1 requires type coercions in order to fold loads directly into logical
2995 // operations.
2996 let Predicates = [HasAVX1Only] in {
2997   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2998             (VANDPSYrm VR256:$src1, addr:$src2)>;
2999   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3000             (VORPSYrm VR256:$src1, addr:$src2)>;
3001   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3002             (VXORPSYrm VR256:$src1, addr:$src2)>;
3003   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3004             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3005 }
3006
3007 //===----------------------------------------------------------------------===//
3008 // SSE 1 & 2 - Arithmetic Instructions
3009 //===----------------------------------------------------------------------===//
3010
3011 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3012 /// vector forms.
3013 ///
3014 /// In addition, we also have a special variant of the scalar form here to
3015 /// represent the associated intrinsic operation.  This form is unlike the
3016 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3017 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3018 ///
3019 /// These three forms can each be reg+reg or reg+mem.
3020 ///
3021
3022 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3023 /// classes below
3024 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3025                                   SDNode OpNode, SizeItins itins> {
3026   let Predicates = [HasAVX, NoVLX] in {
3027   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3028                                VR128, v4f32, f128mem, loadv4f32,
3029                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3030   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3031                                VR128, v2f64, f128mem, loadv2f64,
3032                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3033
3034   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3035                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3036                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3037   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3038                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3039                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3040   }
3041
3042   let Constraints = "$src1 = $dst" in {
3043     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3044                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3045                               itins.s>, PS;
3046     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3047                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3048                               itins.d>, PD;
3049   }
3050 }
3051
3052 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3053                                   SizeItins itins> {
3054   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3055                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3056                          XS, VEX_4V, VEX_LIG;
3057   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3058                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3059                          XD, VEX_4V, VEX_LIG;
3060
3061   let Constraints = "$src1 = $dst" in {
3062     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3063                               OpNode, FR32, f32mem, SSEPackedSingle,
3064                               itins.s>, XS;
3065     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3066                               OpNode, FR64, f64mem, SSEPackedDouble,
3067                               itins.d>, XD;
3068   }
3069 }
3070
3071 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3072                                       SizeItins itins> {
3073   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3074                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3075                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3076   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3077                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3078                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3079
3080   let Constraints = "$src1 = $dst" in {
3081     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3082                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3083                    SSEPackedSingle, itins.s>, XS;
3084     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3085                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3086                    SSEPackedDouble, itins.d>, XD;
3087   }
3088 }
3089
3090 // Binary Arithmetic instructions
3091 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3092            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3093            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3094 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3095            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3096            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3097 let isCommutable = 0 in {
3098   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3099              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3100              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3101   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3102              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3103              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3104   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3105              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3106              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3107   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3108              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3109              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3110 }
3111
3112 let isCodeGenOnly = 1 in {
3113   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3114              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3115   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3116              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3117 }
3118
3119 // Patterns used to select SSE scalar fp arithmetic instructions from
3120 // either:
3121 //
3122 // (1) a scalar fp operation followed by a blend
3123 //
3124 // The effect is that the backend no longer emits unnecessary vector
3125 // insert instructions immediately after SSE scalar fp instructions
3126 // like addss or mulss.
3127 //
3128 // For example, given the following code:
3129 //   __m128 foo(__m128 A, __m128 B) {
3130 //     A[0] += B[0];
3131 //     return A;
3132 //   }
3133 //
3134 // Previously we generated:
3135 //   addss %xmm0, %xmm1
3136 //   movss %xmm1, %xmm0
3137 //
3138 // We now generate:
3139 //   addss %xmm1, %xmm0
3140 //
3141 // (2) a vector packed single/double fp operation followed by a vector insert
3142 //
3143 // The effect is that the backend converts the packed fp instruction
3144 // followed by a vector insert into a single SSE scalar fp instruction.
3145 //
3146 // For example, given the following code:
3147 //   __m128 foo(__m128 A, __m128 B) {
3148 //     __m128 C = A + B;
3149 //     return (__m128) {c[0], a[1], a[2], a[3]};
3150 //   }
3151 //
3152 // Previously we generated:
3153 //   addps %xmm0, %xmm1
3154 //   movss %xmm1, %xmm0
3155 //
3156 // We now generate:
3157 //   addss %xmm1, %xmm0
3158
3159 // TODO: Some canonicalization in lowering would simplify the number of
3160 // patterns we have to try to match.
3161 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3162   let Predicates = [UseSSE1] in {
3163     // extracted scalar math op with insert via movss
3164     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3165           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3166           FR32:$src))))),
3167       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3168           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3169
3170     // vector math op with insert via movss
3171     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3172           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3173       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3174   }
3175
3176   // With SSE 4.1, insertps/blendi are preferred to movsd, so match those too.
3177   let Predicates = [UseSSE41] in {
3178     // extracted scalar math op with insert via insertps
3179     def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3180           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3181           FR32:$src))), (iPTR 0))),
3182       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3183           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3184
3185     // extracted scalar math op with insert via blend
3186     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3187           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3188           FR32:$src))), (i8 1))),
3189       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3190           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3191
3192     // vector math op with insert via blend
3193     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3194           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3195       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3196
3197   }
3198
3199   // Repeat everything for AVX, except for the movss + scalar combo...
3200   // because that one shouldn't occur with AVX codegen?
3201   let Predicates = [HasAVX] in {
3202     // extracted scalar math op with insert via insertps
3203     def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3204           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3205           FR32:$src))), (iPTR 0))),
3206       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3207           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3208
3209     // extracted scalar math op with insert via blend
3210     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3211           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3212           FR32:$src))), (i8 1))),
3213       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3214           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3215
3216     // vector math op with insert via movss
3217     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3218           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3219       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3220
3221     // vector math op with insert via blend
3222     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3223           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3224       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3225   }
3226 }
3227
3228 defm : scalar_math_f32_patterns<fadd, "ADD">;
3229 defm : scalar_math_f32_patterns<fsub, "SUB">;
3230 defm : scalar_math_f32_patterns<fmul, "MUL">;
3231 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3232
3233 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3234   let Predicates = [UseSSE2] in {
3235     // extracted scalar math op with insert via movsd
3236     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3237           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3238           FR64:$src))))),
3239       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3240           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3241
3242     // vector math op with insert via movsd
3243     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3244           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3245       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3246   }
3247
3248   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3249   let Predicates = [UseSSE41] in {
3250     // extracted scalar math op with insert via blend
3251     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3252           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3253           FR64:$src))), (i8 1))),
3254       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3255           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3256
3257     // vector math op with insert via blend
3258     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3259           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3260       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3261   }
3262
3263   // Repeat everything for AVX.
3264   let Predicates = [HasAVX] in {
3265     // extracted scalar math op with insert via movsd
3266     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3267           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3268           FR64:$src))))),
3269       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3270           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3271
3272     // extracted scalar math op with insert via blend
3273     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3274           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3275           FR64:$src))), (i8 1))),
3276       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3277           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3278
3279     // vector math op with insert via movsd
3280     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3281           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3282       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3283
3284     // vector math op with insert via blend
3285     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3286           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3287       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3288   }
3289 }
3290
3291 defm : scalar_math_f64_patterns<fadd, "ADD">;
3292 defm : scalar_math_f64_patterns<fsub, "SUB">;
3293 defm : scalar_math_f64_patterns<fmul, "MUL">;
3294 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3295
3296
3297 /// Unop Arithmetic
3298 /// In addition, we also have a special variant of the scalar form here to
3299 /// represent the associated intrinsic operation.  This form is unlike the
3300 /// plain scalar form, in that it takes an entire vector (instead of a
3301 /// scalar) and leaves the top elements undefined.
3302 ///
3303 /// And, we have a special variant form for a full-vector intrinsic form.
3304
3305 let Sched = WriteFSqrt in {
3306 def SSE_SQRTPS : OpndItins<
3307   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3308 >;
3309
3310 def SSE_SQRTSS : OpndItins<
3311   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3312 >;
3313
3314 def SSE_SQRTPD : OpndItins<
3315   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3316 >;
3317
3318 def SSE_SQRTSD : OpndItins<
3319   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3320 >;
3321 }
3322
3323 let Sched = WriteFRsqrt in {
3324 def SSE_RSQRTPS : OpndItins<
3325   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3326 >;
3327
3328 def SSE_RSQRTSS : OpndItins<
3329   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3330 >;
3331 }
3332
3333 let Sched = WriteFRcp in {
3334 def SSE_RCPP : OpndItins<
3335   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3336 >;
3337
3338 def SSE_RCPS : OpndItins<
3339   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3340 >;
3341 }
3342
3343 /// sse_fp_unop_s - SSE1 unops in scalar form
3344 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3345 /// the HW instructions are 2 operand / destructive.
3346 multiclass sse_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3347                           ValueType vt, ValueType ScalarVT,
3348                           X86MemOperand x86memop, Operand vec_memop,
3349                           ComplexPattern mem_cpat, Intrinsic Intr,
3350                           SDNode OpNode, Domain d, OpndItins itins,
3351                           Predicate target, string Suffix> {
3352   let hasSideEffects = 0 in {
3353   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1),
3354               !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3355             [(set RC:$dst, (OpNode RC:$src1))], itins.rr, d>, Sched<[itins.Sched]>,
3356             Requires<[target]>;
3357   let mayLoad = 1 in
3358   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1),
3359             !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3360             [(set RC:$dst, (OpNode (load addr:$src1)))], itins.rm, d>,
3361             Sched<[itins.Sched.Folded, ReadAfterLd]>,
3362             Requires<[target, OptForSize]>;
3363
3364   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3365   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3366               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3367             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3368   let mayLoad = 1 in
3369   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, vec_memop:$src2),
3370               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3371             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3372   }
3373   }
3374
3375   let Predicates = [target] in {
3376   def : Pat<(vt (OpNode mem_cpat:$src)),
3377             (vt (COPY_TO_REGCLASS (vt (!cast<Instruction>(NAME#Suffix##m_Int)
3378                  (vt (IMPLICIT_DEF)), mem_cpat:$src)), RC))>;
3379   // These are unary operations, but they are modeled as having 2 source operands
3380   // because the high elements of the destination are unchanged in SSE.
3381   def : Pat<(Intr VR128:$src),
3382             (!cast<Instruction>(NAME#Suffix##r_Int) VR128:$src, VR128:$src)>;
3383   def : Pat<(Intr (load addr:$src)),
3384             (vt (COPY_TO_REGCLASS(!cast<Instruction>(NAME#Suffix##m)
3385                                       addr:$src), VR128))>;
3386    def : Pat<(Intr mem_cpat:$src),
3387              (!cast<Instruction>(NAME#Suffix##m_Int)
3388                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3389   }
3390 }
3391
3392 multiclass avx_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3393                           ValueType vt, ValueType ScalarVT,
3394                           X86MemOperand x86memop, Operand vec_memop,
3395                           ComplexPattern mem_cpat,
3396                           Intrinsic Intr, SDNode OpNode, Domain d,
3397                           OpndItins itins, Predicate target, string Suffix> {
3398   let hasSideEffects = 0 in {
3399   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3400             !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401             [], itins.rr, d>, Sched<[itins.Sched]>;
3402   let mayLoad = 1 in
3403   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3404              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3405             [], itins.rm, d>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3406   let isCodeGenOnly = 1 in {
3407   // todo: uncomment when all r_Int forms will be added to X86InstrInfo.cpp
3408   //def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst),
3409   //              (ins VR128:$src1, VR128:$src2),
3410   //           !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3411   //          []>, Sched<[itins.Sched.Folded]>;
3412   let mayLoad = 1 in
3413   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst),
3414                 (ins VR128:$src1, vec_memop:$src2),
3415              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3416             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3417   }
3418   }
3419
3420   let Predicates = [target] in {
3421    def : Pat<(OpNode RC:$src),  (!cast<Instruction>("V"#NAME#Suffix##r)
3422                                 (ScalarVT (IMPLICIT_DEF)), RC:$src)>;
3423
3424    def : Pat<(vt (OpNode mem_cpat:$src)),
3425              (!cast<Instruction>("V"#NAME#Suffix##m_Int) (vt (IMPLICIT_DEF)),
3426                                   mem_cpat:$src)>;
3427
3428    // todo: use r_Int form when it will be ready
3429    //def : Pat<(Intr VR128:$src), (!cast<Instruction>("V"#NAME#Suffix##r_Int)
3430    //                 (VT (IMPLICIT_DEF)), VR128:$src)>;
3431    def : Pat<(Intr VR128:$src),
3432              (vt (COPY_TO_REGCLASS(
3433              !cast<Instruction>("V"#NAME#Suffix##r) (ScalarVT (IMPLICIT_DEF)),
3434                     (ScalarVT (COPY_TO_REGCLASS VR128:$src, RC))), VR128))>;
3435    def : Pat<(Intr mem_cpat:$src),
3436              (!cast<Instruction>("V"#NAME#Suffix##m_Int)
3437                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3438   }
3439   let Predicates = [target, OptForSize] in
3440   def : Pat<(ScalarVT (OpNode (load addr:$src))),
3441             (!cast<Instruction>("V"#NAME#Suffix##m) (ScalarVT (IMPLICIT_DEF)),
3442              addr:$src)>;
3443 }
3444
3445 /// sse1_fp_unop_p - SSE1 unops in packed form.
3446 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3447                           OpndItins itins> {
3448 let Predicates = [HasAVX] in {
3449   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3450                        !strconcat("v", OpcodeStr,
3451                                   "ps\t{$src, $dst|$dst, $src}"),
3452                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3453                        itins.rr>, VEX, Sched<[itins.Sched]>;
3454   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3455                        !strconcat("v", OpcodeStr,
3456                                   "ps\t{$src, $dst|$dst, $src}"),
3457                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3458                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3459   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3460                         !strconcat("v", OpcodeStr,
3461                                    "ps\t{$src, $dst|$dst, $src}"),
3462                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3463                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3464   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3465                         !strconcat("v", OpcodeStr,
3466                                    "ps\t{$src, $dst|$dst, $src}"),
3467                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3468                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3469 }
3470
3471   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3472                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3473                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3474             Sched<[itins.Sched]>;
3475   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3476                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3477                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3478             Sched<[itins.Sched.Folded]>;
3479 }
3480
3481 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3482 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3483                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3484                               OpndItins itins> {
3485 let isCodeGenOnly = 1 in {
3486 let Predicates = [HasAVX] in {
3487   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3488                            !strconcat("v", OpcodeStr,
3489                                       "ps\t{$src, $dst|$dst, $src}"),
3490                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3491                            itins.rr>, VEX, Sched<[itins.Sched]>;
3492   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3493                           !strconcat("v", OpcodeStr,
3494                           "ps\t{$src, $dst|$dst, $src}"),
3495                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3496                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3497   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3498                             !strconcat("v", OpcodeStr,
3499                                        "ps\t{$src, $dst|$dst, $src}"),
3500                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3501                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3502   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3503                           (ins f256mem:$src),
3504                           !strconcat("v", OpcodeStr,
3505                                     "ps\t{$src, $dst|$dst, $src}"),
3506                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3507                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3508 }
3509
3510   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3511                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3512                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3513                     itins.rr>, Sched<[itins.Sched]>;
3514   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3515                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3516                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3517                     itins.rm>, Sched<[itins.Sched.Folded]>;
3518 } // isCodeGenOnly = 1
3519 }
3520
3521 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3522 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3523                           SDNode OpNode, OpndItins itins> {
3524 let Predicates = [HasAVX] in {
3525   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3526                        !strconcat("v", OpcodeStr,
3527                                   "pd\t{$src, $dst|$dst, $src}"),
3528                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3529                        itins.rr>, VEX, Sched<[itins.Sched]>;
3530   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3531                        !strconcat("v", OpcodeStr,
3532                                   "pd\t{$src, $dst|$dst, $src}"),
3533                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3534                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3535   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3536                         !strconcat("v", OpcodeStr,
3537                                    "pd\t{$src, $dst|$dst, $src}"),
3538                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3539                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3540   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3541                         !strconcat("v", OpcodeStr,
3542                                    "pd\t{$src, $dst|$dst, $src}"),
3543                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3544                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3545 }
3546
3547   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3548               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3549               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3550             Sched<[itins.Sched]>;
3551   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3552                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3553                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3554             Sched<[itins.Sched.Folded]>;
3555 }
3556
3557 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3558                           OpndItins itins> {
3559   defm SS        :  sse_fp_unop_s<opc, OpcodeStr##ss, FR32, v4f32, f32, f32mem,
3560                       ssmem, sse_load_f32,
3561                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3562                       SSEPackedSingle, itins, UseSSE1, "SS">, XS;
3563   defm V#NAME#SS  : avx_fp_unop_s<opc, "v"#OpcodeStr##ss, FR32, v4f32, f32,
3564                       f32mem, ssmem, sse_load_f32,
3565                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3566                       SSEPackedSingle, itins, UseAVX, "SS">, XS, VEX_4V, VEX_LIG;
3567 }
3568
3569 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3570                           OpndItins itins> {
3571   defm SD         : sse_fp_unop_s<opc, OpcodeStr##sd, FR64, v2f64, f64, f64mem,
3572                          sdmem, sse_load_f64,
3573                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3574                          OpNode, SSEPackedDouble, itins, UseSSE2, "SD">, XD;
3575   defm V#NAME#SD  : avx_fp_unop_s<opc, "v"#OpcodeStr##sd, FR64, v2f64, f64,
3576                          f64mem, sdmem, sse_load_f64,
3577                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3578                          OpNode, SSEPackedDouble, itins, UseAVX, "SD">,
3579                          XD, VEX_4V, VEX_LIG;
3580 }
3581
3582 // Square root.
3583 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3584              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3585              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3586              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3587
3588 // Reciprocal approximations. Note that these typically require refinement
3589 // in order to obtain suitable precision.
3590 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3591              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3592              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3593                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3594 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3595              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3596              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3597                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3598
3599 // There is no f64 version of the reciprocal approximation instructions.
3600
3601 //===----------------------------------------------------------------------===//
3602 // SSE 1 & 2 - Non-temporal stores
3603 //===----------------------------------------------------------------------===//
3604
3605 let AddedComplexity = 400 in { // Prefer non-temporal versions
3606 let SchedRW = [WriteStore] in {
3607 let Predicates = [HasAVX, NoVLX] in {
3608 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3609                      (ins f128mem:$dst, VR128:$src),
3610                      "movntps\t{$src, $dst|$dst, $src}",
3611                      [(alignednontemporalstore (v4f32 VR128:$src),
3612                                                addr:$dst)],
3613                                                IIC_SSE_MOVNT>, VEX;
3614 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3615                      (ins f128mem:$dst, VR128:$src),
3616                      "movntpd\t{$src, $dst|$dst, $src}",
3617                      [(alignednontemporalstore (v2f64 VR128:$src),
3618                                                addr:$dst)],
3619                                                IIC_SSE_MOVNT>, VEX;
3620
3621 let ExeDomain = SSEPackedInt in
3622 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3623                          (ins f128mem:$dst, VR128:$src),
3624                          "movntdq\t{$src, $dst|$dst, $src}",
3625                          [(alignednontemporalstore (v2i64 VR128:$src),
3626                                                    addr:$dst)],
3627                                                    IIC_SSE_MOVNT>, VEX;
3628
3629 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3630                      (ins f256mem:$dst, VR256:$src),
3631                      "movntps\t{$src, $dst|$dst, $src}",
3632                      [(alignednontemporalstore (v8f32 VR256:$src),
3633                                                addr:$dst)],
3634                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3635 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3636                      (ins f256mem:$dst, VR256:$src),
3637                      "movntpd\t{$src, $dst|$dst, $src}",
3638                      [(alignednontemporalstore (v4f64 VR256:$src),
3639                                                addr:$dst)],
3640                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3641 let ExeDomain = SSEPackedInt in
3642 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3643                     (ins f256mem:$dst, VR256:$src),
3644                     "movntdq\t{$src, $dst|$dst, $src}",
3645                     [(alignednontemporalstore (v4i64 VR256:$src),
3646                                               addr:$dst)],
3647                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3648 }
3649
3650 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3651                     "movntps\t{$src, $dst|$dst, $src}",
3652                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3653                     IIC_SSE_MOVNT>;
3654 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3655                     "movntpd\t{$src, $dst|$dst, $src}",
3656                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3657                     IIC_SSE_MOVNT>;
3658
3659 let ExeDomain = SSEPackedInt in
3660 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3661                     "movntdq\t{$src, $dst|$dst, $src}",
3662                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3663                     IIC_SSE_MOVNT>;
3664
3665 // There is no AVX form for instructions below this point
3666 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3667                  "movnti{l}\t{$src, $dst|$dst, $src}",
3668                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3669                  IIC_SSE_MOVNT>,
3670                PS, Requires<[HasSSE2]>;
3671 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3672                      "movnti{q}\t{$src, $dst|$dst, $src}",
3673                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3674                      IIC_SSE_MOVNT>,
3675                   PS, Requires<[HasSSE2]>;
3676 } // SchedRW = [WriteStore]
3677
3678 let Predicates = [HasAVX2, NoVLX] in {
3679   def : Pat<(alignednontemporalstore (v8i32 VR256:$src), addr:$dst),
3680             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3681   def : Pat<(alignednontemporalstore (v16i16 VR256:$src), addr:$dst),
3682             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3683   def : Pat<(alignednontemporalstore (v32i8 VR256:$src), addr:$dst),
3684             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3685 }
3686
3687 let Predicates = [HasAVX, NoVLX] in {
3688   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3689             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3690   def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3691             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3692   def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3693             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3694 }
3695
3696 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3697           (MOVNTDQmr addr:$dst, VR128:$src)>;
3698 def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3699           (MOVNTDQmr addr:$dst, VR128:$src)>;
3700 def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3701           (MOVNTDQmr addr:$dst, VR128:$src)>;
3702
3703 } // AddedComplexity
3704
3705 //===----------------------------------------------------------------------===//
3706 // SSE 1 & 2 - Prefetch and memory fence
3707 //===----------------------------------------------------------------------===//
3708
3709 // Prefetch intrinsic.
3710 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3711 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3712     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3713     IIC_SSE_PREFETCH>, TB;
3714 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3715     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3716     IIC_SSE_PREFETCH>, TB;
3717 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3718     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3719     IIC_SSE_PREFETCH>, TB;
3720 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3721     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3722     IIC_SSE_PREFETCH>, TB;
3723 }
3724
3725 // FIXME: How should flush instruction be modeled?
3726 let SchedRW = [WriteLoad] in {
3727 // Flush cache
3728 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3729                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3730                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3731 }
3732
3733 let SchedRW = [WriteNop] in {
3734 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3735 // was introduced with SSE2, it's backward compatible.
3736 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3737               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3738               OBXS, Requires<[HasSSE2]>;
3739 }
3740
3741 let SchedRW = [WriteFence] in {
3742 // Load, store, and memory fence
3743 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3744                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3745                PS, Requires<[HasSSE1]>;
3746 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3747                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3748                TB, Requires<[HasSSE2]>;
3749 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3750                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3751                TB, Requires<[HasSSE2]>;
3752 } // SchedRW
3753
3754 def : Pat<(X86SFence), (SFENCE)>;
3755 def : Pat<(X86LFence), (LFENCE)>;
3756 def : Pat<(X86MFence), (MFENCE)>;
3757
3758 //===----------------------------------------------------------------------===//
3759 // SSE 1 & 2 - Load/Store XCSR register
3760 //===----------------------------------------------------------------------===//
3761
3762 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3763                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3764                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3765 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3766                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3767                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3768
3769 let Predicates = [UseSSE1] in {
3770 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3771                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3772                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3773 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3774                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3775                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3776 }
3777
3778 //===---------------------------------------------------------------------===//
3779 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3780 //===---------------------------------------------------------------------===//
3781
3782 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3783
3784 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3785 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3786                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3787                     VEX;
3788 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3789                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3790                     VEX, VEX_L;
3791 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3792                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3793                     VEX;
3794 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3795                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3796                     VEX, VEX_L;
3797 }
3798
3799 // For Disassembler
3800 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3801     SchedRW = [WriteMove] in {
3802 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3803                         "movdqa\t{$src, $dst|$dst, $src}", [],
3804                         IIC_SSE_MOVA_P_RR>,
3805                         VEX;
3806 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3807                         "movdqa\t{$src, $dst|$dst, $src}", [],
3808                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3809 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3810                         "movdqu\t{$src, $dst|$dst, $src}", [],
3811                         IIC_SSE_MOVU_P_RR>,
3812                         VEX;
3813 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3814                         "movdqu\t{$src, $dst|$dst, $src}", [],
3815                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3816 }
3817
3818 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3819     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3820 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3821                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3822                    VEX;
3823 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3824                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3825                    VEX, VEX_L;
3826 let Predicates = [HasAVX] in {
3827   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3828                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3829                     XS, VEX;
3830   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3831                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3832                     XS, VEX, VEX_L;
3833 }
3834 }
3835
3836 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3837 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3838                      (ins i128mem:$dst, VR128:$src),
3839                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3840                      VEX;
3841 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3842                      (ins i256mem:$dst, VR256:$src),
3843                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3844                      VEX, VEX_L;
3845 let Predicates = [HasAVX] in {
3846 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3847                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3848                   XS, VEX;
3849 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3850                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3851                   XS, VEX, VEX_L;
3852 }
3853 }
3854
3855 let SchedRW = [WriteMove] in {
3856 let hasSideEffects = 0 in
3857 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3858                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3859
3860 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3861                    "movdqu\t{$src, $dst|$dst, $src}",
3862                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3863
3864 // For Disassembler
3865 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3866 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3867                        "movdqa\t{$src, $dst|$dst, $src}", [],
3868                        IIC_SSE_MOVA_P_RR>;
3869
3870 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3871                        "movdqu\t{$src, $dst|$dst, $src}",
3872                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3873 }
3874 } // SchedRW
3875
3876 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3877     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3878 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3879                    "movdqa\t{$src, $dst|$dst, $src}",
3880                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3881                    IIC_SSE_MOVA_P_RM>;
3882 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3883                    "movdqu\t{$src, $dst|$dst, $src}",
3884                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3885                    IIC_SSE_MOVU_P_RM>,
3886                  XS, Requires<[UseSSE2]>;
3887 }
3888
3889 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3890 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3891                    "movdqa\t{$src, $dst|$dst, $src}",
3892                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3893                    IIC_SSE_MOVA_P_MR>;
3894 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3895                    "movdqu\t{$src, $dst|$dst, $src}",
3896                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3897                    IIC_SSE_MOVU_P_MR>,
3898                  XS, Requires<[UseSSE2]>;
3899 }
3900
3901 } // ExeDomain = SSEPackedInt
3902
3903 let Predicates = [HasAVX] in {
3904   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3905             (VMOVDQUmr addr:$dst, VR128:$src)>;
3906   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3907             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3908 }
3909 let Predicates = [UseSSE2] in
3910 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3911           (MOVDQUmr addr:$dst, VR128:$src)>;
3912
3913 //===---------------------------------------------------------------------===//
3914 // SSE2 - Packed Integer Arithmetic Instructions
3915 //===---------------------------------------------------------------------===//
3916
3917 let Sched = WriteVecIMul in
3918 def SSE_PMADD : OpndItins<
3919   IIC_SSE_PMADD, IIC_SSE_PMADD
3920 >;
3921
3922 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3923
3924 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3925                             RegisterClass RC, PatFrag memop_frag,
3926                             X86MemOperand x86memop,
3927                             OpndItins itins,
3928                             bit IsCommutable = 0,
3929                             bit Is2Addr = 1> {
3930   let isCommutable = IsCommutable in
3931   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3932        (ins RC:$src1, RC:$src2),
3933        !if(Is2Addr,
3934            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3935            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3936        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3937       Sched<[itins.Sched]>;
3938   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3939        (ins RC:$src1, x86memop:$src2),
3940        !if(Is2Addr,
3941            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3942            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3943        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3944        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3945 }
3946
3947 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3948                              Intrinsic IntId256, OpndItins itins,
3949                              bit IsCommutable = 0> {
3950 let Predicates = [HasAVX] in
3951   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3952                                  VR128, loadv2i64, i128mem, itins,
3953                                  IsCommutable, 0>, VEX_4V;
3954
3955 let Constraints = "$src1 = $dst" in
3956   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3957                                i128mem, itins, IsCommutable, 1>;
3958
3959 let Predicates = [HasAVX2] in
3960   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3961                                    VR256, loadv4i64, i256mem, itins,
3962                                    IsCommutable, 0>, VEX_4V, VEX_L;
3963 }
3964
3965 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3966                          string OpcodeStr, SDNode OpNode,
3967                          SDNode OpNode2, RegisterClass RC,
3968                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3969                          PatFrag ld_frag, ShiftOpndItins itins,
3970                          bit Is2Addr = 1> {
3971   // src2 is always 128-bit
3972   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3973        (ins RC:$src1, VR128:$src2),
3974        !if(Is2Addr,
3975            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3976            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3977        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3978         itins.rr>, Sched<[WriteVecShift]>;
3979   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3980        (ins RC:$src1, i128mem:$src2),
3981        !if(Is2Addr,
3982            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3983            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3984        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3985                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
3986       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3987   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3988        (ins RC:$src1, u8imm:$src2),
3989        !if(Is2Addr,
3990            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3991            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3992        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3993        Sched<[WriteVecShift]>;
3994 }
3995
3996 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3997 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3998                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3999                          PatFrag memop_frag, X86MemOperand x86memop,
4000                          OpndItins itins,
4001                          bit IsCommutable = 0, bit Is2Addr = 1> {
4002   let isCommutable = IsCommutable in
4003   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4004        (ins RC:$src1, RC:$src2),
4005        !if(Is2Addr,
4006            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4007            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4008        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4009        Sched<[itins.Sched]>;
4010   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4011        (ins RC:$src1, x86memop:$src2),
4012        !if(Is2Addr,
4013            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4014            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4015        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4016                                      (bitconvert (memop_frag addr:$src2)))))]>,
4017        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4018 }
4019 } // ExeDomain = SSEPackedInt
4020
4021 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4022                              SSE_INTALU_ITINS_P, 1>;
4023 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4024                              SSE_INTALU_ITINS_P, 1>;
4025 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4026                              SSE_INTALU_ITINS_P, 1>;
4027 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4028                              SSE_INTALUQ_ITINS_P, 1>;
4029 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4030                              SSE_INTMUL_ITINS_P, 1>;
4031 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4032                              SSE_INTMUL_ITINS_P, 1>;
4033 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4034                              SSE_INTMUL_ITINS_P, 1>;
4035 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4036                              SSE_INTALU_ITINS_P, 0>;
4037 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4038                              SSE_INTALU_ITINS_P, 0>;
4039 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4040                              SSE_INTALU_ITINS_P, 0>;
4041 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4042                              SSE_INTALUQ_ITINS_P, 0>;
4043 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4044                              SSE_INTALU_ITINS_P, 0>;
4045 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4046                              SSE_INTALU_ITINS_P, 0>;
4047 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4048                              SSE_INTALU_ITINS_P, 1>;
4049 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4050                              SSE_INTALU_ITINS_P, 1>;
4051 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4052                              SSE_INTALU_ITINS_P, 1>;
4053 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4054                              SSE_INTALU_ITINS_P, 1>;
4055
4056 // Intrinsic forms
4057 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4058                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4059 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4060                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4061 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4062                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4063 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4064                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4065 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4066                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4067 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4068                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4069 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4070                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4071 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4072                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4073 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4074                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4075 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4076                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4077
4078 let Predicates = [HasAVX] in
4079 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4080                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4081                               VEX_4V;
4082 let Predicates = [HasAVX2] in
4083 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4084                                VR256, loadv4i64, i256mem,
4085                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4086 let Constraints = "$src1 = $dst" in
4087 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4088                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4089
4090 //===---------------------------------------------------------------------===//
4091 // SSE2 - Packed Integer Logical Instructions
4092 //===---------------------------------------------------------------------===//
4093
4094 let Predicates = [HasAVX, NoVLX] in {
4095 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4096                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4097                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4098 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4099                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4100                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4101 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4102                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4103                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4104
4105 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4106                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4107                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4108 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4109                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4110                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4111 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4112                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4113                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4114
4115 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4116                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4117                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4118 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4119                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4120                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4121
4122 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4123   // 128-bit logical shifts.
4124   def VPSLLDQri : PDIi8<0x73, MRM7r,
4125                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4126                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4127                     [(set VR128:$dst,
4128                       (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))]>,
4129                     VEX_4V;
4130   def VPSRLDQri : PDIi8<0x73, MRM3r,
4131                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4132                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4133                     [(set VR128:$dst,
4134                       (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))]>,
4135                     VEX_4V;
4136   // PSRADQri doesn't exist in SSE[1-3].
4137 }
4138 } // Predicates = [HasAVX]
4139
4140 let Predicates = [HasAVX2, NoVLX] in {
4141 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4142                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4143                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4144 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4145                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4146                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4147 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4148                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4149                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4150
4151 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4152                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4153                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4154 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4155                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4156                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4157 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4158                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4159                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4160
4161 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4162                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4163                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4164 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4165                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4166                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4167
4168 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4169   // 256-bit logical shifts.
4170   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4171                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4172                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4173                     [(set VR256:$dst,
4174                       (v4i64 (X86vshldq VR256:$src1, (i8 imm:$src2))))]>,
4175                     VEX_4V, VEX_L;
4176   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4177                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4178                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4179                     [(set VR256:$dst,
4180                       (v4i64 (X86vshrdq VR256:$src1, (i8 imm:$src2))))]>,
4181                     VEX_4V, VEX_L;
4182   // PSRADQYri doesn't exist in SSE[1-3].
4183 }
4184 } // Predicates = [HasAVX2]
4185
4186 let Constraints = "$src1 = $dst" in {
4187 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4188                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4189                            SSE_INTSHIFT_ITINS_P>;
4190 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4191                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4192                            SSE_INTSHIFT_ITINS_P>;
4193 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4194                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4195                            SSE_INTSHIFT_ITINS_P>;
4196
4197 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4198                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4199                            SSE_INTSHIFT_ITINS_P>;
4200 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4201                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4202                            SSE_INTSHIFT_ITINS_P>;
4203 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4204                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4205                            SSE_INTSHIFT_ITINS_P>;
4206
4207 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4208                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4209                            SSE_INTSHIFT_ITINS_P>;
4210 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4211                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4212                            SSE_INTSHIFT_ITINS_P>;
4213
4214 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4215   // 128-bit logical shifts.
4216   def PSLLDQri : PDIi8<0x73, MRM7r,
4217                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4218                        "pslldq\t{$src2, $dst|$dst, $src2}",
4219                        [(set VR128:$dst,
4220                          (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))],
4221                        IIC_SSE_INTSHDQ_P_RI>;
4222   def PSRLDQri : PDIi8<0x73, MRM3r,
4223                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4224                        "psrldq\t{$src2, $dst|$dst, $src2}",
4225                        [(set VR128:$dst,
4226                          (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))],
4227                        IIC_SSE_INTSHDQ_P_RI>;
4228   // PSRADQri doesn't exist in SSE[1-3].
4229 }
4230 } // Constraints = "$src1 = $dst"
4231
4232 let Predicates = [HasAVX] in {
4233   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4234             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4235 }
4236
4237 let Predicates = [UseSSE2] in {
4238   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4239             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4240 }
4241
4242 //===---------------------------------------------------------------------===//
4243 // SSE2 - Packed Integer Comparison Instructions
4244 //===---------------------------------------------------------------------===//
4245
4246 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4247                              SSE_INTALU_ITINS_P, 1>;
4248 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4249                              SSE_INTALU_ITINS_P, 1>;
4250 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4251                              SSE_INTALU_ITINS_P, 1>;
4252 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4253                              SSE_INTALU_ITINS_P, 0>;
4254 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4255                              SSE_INTALU_ITINS_P, 0>;
4256 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4257                              SSE_INTALU_ITINS_P, 0>;
4258
4259 //===---------------------------------------------------------------------===//
4260 // SSE2 - Packed Integer Shuffle Instructions
4261 //===---------------------------------------------------------------------===//
4262
4263 let ExeDomain = SSEPackedInt in {
4264 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4265                          SDNode OpNode> {
4266 let Predicates = [HasAVX] in {
4267   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4268                       (ins VR128:$src1, u8imm:$src2),
4269                       !strconcat("v", OpcodeStr,
4270                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4271                       [(set VR128:$dst,
4272                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4273                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4274   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4275                       (ins i128mem:$src1, u8imm:$src2),
4276                       !strconcat("v", OpcodeStr,
4277                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4278                      [(set VR128:$dst,
4279                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4280                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4281                   Sched<[WriteShuffleLd]>;
4282 }
4283
4284 let Predicates = [HasAVX2] in {
4285   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4286                        (ins VR256:$src1, u8imm:$src2),
4287                        !strconcat("v", OpcodeStr,
4288                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4289                        [(set VR256:$dst,
4290                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4291                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4292   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4293                        (ins i256mem:$src1, u8imm:$src2),
4294                        !strconcat("v", OpcodeStr,
4295                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4296                       [(set VR256:$dst,
4297                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4298                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4299                    Sched<[WriteShuffleLd]>;
4300 }
4301
4302 let Predicates = [UseSSE2] in {
4303   def ri : Ii8<0x70, MRMSrcReg,
4304                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4305                !strconcat(OpcodeStr,
4306                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4307                 [(set VR128:$dst,
4308                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4309                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4310   def mi : Ii8<0x70, MRMSrcMem,
4311                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4312                !strconcat(OpcodeStr,
4313                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4314                 [(set VR128:$dst,
4315                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4316                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4317            Sched<[WriteShuffleLd, ReadAfterLd]>;
4318 }
4319 }
4320 } // ExeDomain = SSEPackedInt
4321
4322 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4323 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4324 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4325
4326 let Predicates = [HasAVX] in {
4327   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4328             (VPSHUFDmi addr:$src1, imm:$imm)>;
4329   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4330             (VPSHUFDri VR128:$src1, imm:$imm)>;
4331 }
4332
4333 let Predicates = [UseSSE2] in {
4334   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4335             (PSHUFDmi addr:$src1, imm:$imm)>;
4336   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4337             (PSHUFDri VR128:$src1, imm:$imm)>;
4338 }
4339
4340 //===---------------------------------------------------------------------===//
4341 // Packed Integer Pack Instructions (SSE & AVX)
4342 //===---------------------------------------------------------------------===//
4343
4344 let ExeDomain = SSEPackedInt in {
4345 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4346                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4347                      PatFrag ld_frag, bit Is2Addr = 1> {
4348   def rr : PDI<opc, MRMSrcReg,
4349                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4350                !if(Is2Addr,
4351                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4352                    !strconcat(OpcodeStr,
4353                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4354                [(set VR128:$dst,
4355                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4356                Sched<[WriteShuffle]>;
4357   def rm : PDI<opc, MRMSrcMem,
4358                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4359                !if(Is2Addr,
4360                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4361                    !strconcat(OpcodeStr,
4362                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4363                [(set VR128:$dst,
4364                      (OutVT (OpNode VR128:$src1,
4365                                     (bc_frag (ld_frag addr:$src2)))))]>,
4366                Sched<[WriteShuffleLd, ReadAfterLd]>;
4367 }
4368
4369 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4370                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4371   def Yrr : PDI<opc, MRMSrcReg,
4372                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4373                 !strconcat(OpcodeStr,
4374                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4375                 [(set VR256:$dst,
4376                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4377                 Sched<[WriteShuffle]>;
4378   def Yrm : PDI<opc, MRMSrcMem,
4379                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4380                 !strconcat(OpcodeStr,
4381                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4382                 [(set VR256:$dst,
4383                       (OutVT (OpNode VR256:$src1,
4384                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4385                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4386 }
4387
4388 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4389                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4390                      PatFrag ld_frag, bit Is2Addr = 1> {
4391   def rr : SS48I<opc, MRMSrcReg,
4392                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4393                  !if(Is2Addr,
4394                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4395                      !strconcat(OpcodeStr,
4396                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4397                  [(set VR128:$dst,
4398                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4399                  Sched<[WriteShuffle]>;
4400   def rm : SS48I<opc, MRMSrcMem,
4401                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4402                  !if(Is2Addr,
4403                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4404                      !strconcat(OpcodeStr,
4405                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4406                  [(set VR128:$dst,
4407                        (OutVT (OpNode VR128:$src1,
4408                                       (bc_frag (ld_frag addr:$src2)))))]>,
4409                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4410 }
4411
4412 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4413                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4414   def Yrr : SS48I<opc, MRMSrcReg,
4415                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4416                   !strconcat(OpcodeStr,
4417                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4418                   [(set VR256:$dst,
4419                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4420                   Sched<[WriteShuffle]>;
4421   def Yrm : SS48I<opc, MRMSrcMem,
4422                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4423                   !strconcat(OpcodeStr,
4424                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4425                   [(set VR256:$dst,
4426                         (OutVT (OpNode VR256:$src1,
4427                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4428                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4429 }
4430
4431 let Predicates = [HasAVX] in {
4432   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4433                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4434   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4435                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4436
4437   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4438                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4439   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4440                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4441 }
4442
4443 let Predicates = [HasAVX2] in {
4444   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4445                                bc_v16i16>, VEX_4V, VEX_L;
4446   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4447                                bc_v8i32>, VEX_4V, VEX_L;
4448
4449   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4450                                bc_v16i16>, VEX_4V, VEX_L;
4451   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4452                                bc_v8i32>, VEX_4V, VEX_L;
4453 }
4454
4455 let Constraints = "$src1 = $dst" in {
4456   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4457                             bc_v8i16, memopv2i64>;
4458   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4459                             bc_v4i32, memopv2i64>;
4460
4461   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4462                             bc_v8i16, memopv2i64>;
4463
4464   let Predicates = [HasSSE41] in
4465   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4466                             bc_v4i32, memopv2i64>;
4467 }
4468 } // ExeDomain = SSEPackedInt
4469
4470 //===---------------------------------------------------------------------===//
4471 // SSE2 - Packed Integer Unpack Instructions
4472 //===---------------------------------------------------------------------===//
4473
4474 let ExeDomain = SSEPackedInt in {
4475 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4476                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4477                        bit Is2Addr = 1> {
4478   def rr : PDI<opc, MRMSrcReg,
4479       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4480       !if(Is2Addr,
4481           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4482           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4483       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4484       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4485   def rm : PDI<opc, MRMSrcMem,
4486       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4487       !if(Is2Addr,
4488           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4489           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4490       [(set VR128:$dst, (OpNode VR128:$src1,
4491                                   (bc_frag (ld_frag addr:$src2))))],
4492                                                IIC_SSE_UNPCK>,
4493       Sched<[WriteShuffleLd, ReadAfterLd]>;
4494 }
4495
4496 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4497                          SDNode OpNode, PatFrag bc_frag> {
4498   def Yrr : PDI<opc, MRMSrcReg,
4499       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4500       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4501       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4502       Sched<[WriteShuffle]>;
4503   def Yrm : PDI<opc, MRMSrcMem,
4504       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4505       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4506       [(set VR256:$dst, (OpNode VR256:$src1,
4507                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4508       Sched<[WriteShuffleLd, ReadAfterLd]>;
4509 }
4510
4511 let Predicates = [HasAVX] in {
4512   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4513                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4514   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4515                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4516   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4517                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4518   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4519                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4520
4521   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4522                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4523   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4524                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4525   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4526                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4527   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4528                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4529 }
4530
4531 let Predicates = [HasAVX2] in {
4532   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4533                                    bc_v32i8>, VEX_4V, VEX_L;
4534   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4535                                    bc_v16i16>, VEX_4V, VEX_L;
4536   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4537                                    bc_v8i32>, VEX_4V, VEX_L;
4538   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4539                                    bc_v4i64>, VEX_4V, VEX_L;
4540
4541   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4542                                    bc_v32i8>, VEX_4V, VEX_L;
4543   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4544                                    bc_v16i16>, VEX_4V, VEX_L;
4545   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4546                                    bc_v8i32>, VEX_4V, VEX_L;
4547   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4548                                    bc_v4i64>, VEX_4V, VEX_L;
4549 }
4550
4551 let Constraints = "$src1 = $dst" in {
4552   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4553                                 bc_v16i8, memopv2i64>;
4554   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4555                                 bc_v8i16, memopv2i64>;
4556   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4557                                 bc_v4i32, memopv2i64>;
4558   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4559                                 bc_v2i64, memopv2i64>;
4560
4561   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4562                                 bc_v16i8, memopv2i64>;
4563   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4564                                 bc_v8i16, memopv2i64>;
4565   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4566                                 bc_v4i32, memopv2i64>;
4567   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4568                                 bc_v2i64, memopv2i64>;
4569 }
4570 } // ExeDomain = SSEPackedInt
4571
4572 //===---------------------------------------------------------------------===//
4573 // SSE2 - Packed Integer Extract and Insert
4574 //===---------------------------------------------------------------------===//
4575
4576 let ExeDomain = SSEPackedInt in {
4577 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4578   def rri : Ii8<0xC4, MRMSrcReg,
4579        (outs VR128:$dst), (ins VR128:$src1,
4580         GR32orGR64:$src2, u8imm:$src3),
4581        !if(Is2Addr,
4582            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4583            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4584        [(set VR128:$dst,
4585          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4586        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4587   def rmi : Ii8<0xC4, MRMSrcMem,
4588                        (outs VR128:$dst), (ins VR128:$src1,
4589                         i16mem:$src2, u8imm:$src3),
4590        !if(Is2Addr,
4591            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4592            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4593        [(set VR128:$dst,
4594          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4595                     imm:$src3))], IIC_SSE_PINSRW>,
4596        Sched<[WriteShuffleLd, ReadAfterLd]>;
4597 }
4598
4599 // Extract
4600 let Predicates = [HasAVX] in
4601 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4602                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4603                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4604                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4605                                             imm:$src2))]>, PD, VEX,
4606                 Sched<[WriteShuffle]>;
4607 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4608                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4609                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4610                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4611                                             imm:$src2))], IIC_SSE_PEXTRW>,
4612                Sched<[WriteShuffleLd, ReadAfterLd]>;
4613
4614 // Insert
4615 let Predicates = [HasAVX] in
4616 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4617
4618 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4619 defm PINSRW : sse2_pinsrw, PD;
4620
4621 } // ExeDomain = SSEPackedInt
4622
4623 //===---------------------------------------------------------------------===//
4624 // SSE2 - Packed Mask Creation
4625 //===---------------------------------------------------------------------===//
4626
4627 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4628
4629 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4630            (ins VR128:$src),
4631            "pmovmskb\t{$src, $dst|$dst, $src}",
4632            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4633            IIC_SSE_MOVMSK>, VEX;
4634
4635 let Predicates = [HasAVX2] in {
4636 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4637            (ins VR256:$src),
4638            "pmovmskb\t{$src, $dst|$dst, $src}",
4639            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4640            VEX, VEX_L;
4641 }
4642
4643 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4644            "pmovmskb\t{$src, $dst|$dst, $src}",
4645            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4646            IIC_SSE_MOVMSK>;
4647
4648 } // ExeDomain = SSEPackedInt
4649
4650 //===---------------------------------------------------------------------===//
4651 // SSE2 - Conditional Store
4652 //===---------------------------------------------------------------------===//
4653
4654 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4655
4656 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4657 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4658            (ins VR128:$src, VR128:$mask),
4659            "maskmovdqu\t{$mask, $src|$src, $mask}",
4660            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4661            IIC_SSE_MASKMOV>, VEX;
4662 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4663 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4664            (ins VR128:$src, VR128:$mask),
4665            "maskmovdqu\t{$mask, $src|$src, $mask}",
4666            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4667            IIC_SSE_MASKMOV>, VEX;
4668
4669 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4670 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4671            "maskmovdqu\t{$mask, $src|$src, $mask}",
4672            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4673            IIC_SSE_MASKMOV>;
4674 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4675 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4676            "maskmovdqu\t{$mask, $src|$src, $mask}",
4677            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4678            IIC_SSE_MASKMOV>;
4679
4680 } // ExeDomain = SSEPackedInt
4681
4682 //===---------------------------------------------------------------------===//
4683 // SSE2 - Move Doubleword
4684 //===---------------------------------------------------------------------===//
4685
4686 //===---------------------------------------------------------------------===//
4687 // Move Int Doubleword to Packed Double Int
4688 //
4689 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4690                       "movd\t{$src, $dst|$dst, $src}",
4691                       [(set VR128:$dst,
4692                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4693                         VEX, Sched<[WriteMove]>;
4694 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4695                       "movd\t{$src, $dst|$dst, $src}",
4696                       [(set VR128:$dst,
4697                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4698                         IIC_SSE_MOVDQ>,
4699                       VEX, Sched<[WriteLoad]>;
4700 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4701                         "movq\t{$src, $dst|$dst, $src}",
4702                         [(set VR128:$dst,
4703                           (v2i64 (scalar_to_vector GR64:$src)))],
4704                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4705 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4706 def VMOV64toPQIrm : VRS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4707                         "movq\t{$src, $dst|$dst, $src}",
4708                         [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteLoad]>;
4709 let isCodeGenOnly = 1 in
4710 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4711                        "movq\t{$src, $dst|$dst, $src}",
4712                        [(set FR64:$dst, (bitconvert GR64:$src))],
4713                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4714
4715 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4716                       "movd\t{$src, $dst|$dst, $src}",
4717                       [(set VR128:$dst,
4718                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4719                   Sched<[WriteMove]>;
4720 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4721                       "movd\t{$src, $dst|$dst, $src}",
4722                       [(set VR128:$dst,
4723                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4724                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4725 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4726                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4727                         [(set VR128:$dst,
4728                           (v2i64 (scalar_to_vector GR64:$src)))],
4729                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4730 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4731 def MOV64toPQIrm : RS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4732                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4733                         [], IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4734 let isCodeGenOnly = 1 in
4735 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4736                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4737                        [(set FR64:$dst, (bitconvert GR64:$src))],
4738                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4739
4740 //===---------------------------------------------------------------------===//
4741 // Move Int Doubleword to Single Scalar
4742 //
4743 let isCodeGenOnly = 1 in {
4744   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4745                         "movd\t{$src, $dst|$dst, $src}",
4746                         [(set FR32:$dst, (bitconvert GR32:$src))],
4747                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4748
4749   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4750                         "movd\t{$src, $dst|$dst, $src}",
4751                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4752                         IIC_SSE_MOVDQ>,
4753                         VEX, Sched<[WriteLoad]>;
4754   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4755                         "movd\t{$src, $dst|$dst, $src}",
4756                         [(set FR32:$dst, (bitconvert GR32:$src))],
4757                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4758
4759   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4760                         "movd\t{$src, $dst|$dst, $src}",
4761                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4762                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4763 }
4764
4765 //===---------------------------------------------------------------------===//
4766 // Move Packed Doubleword Int to Packed Double Int
4767 //
4768 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4769                        "movd\t{$src, $dst|$dst, $src}",
4770                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4771                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4772                     Sched<[WriteMove]>;
4773 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4774                        (ins i32mem:$dst, VR128:$src),
4775                        "movd\t{$src, $dst|$dst, $src}",
4776                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4777                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4778                                      VEX, Sched<[WriteStore]>;
4779 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4780                        "movd\t{$src, $dst|$dst, $src}",
4781                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4782                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4783                    Sched<[WriteMove]>;
4784 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4785                        "movd\t{$src, $dst|$dst, $src}",
4786                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4787                                      (iPTR 0))), addr:$dst)],
4788                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4789
4790 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4791         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4792
4793 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4794         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4795
4796 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4797         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4798
4799 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4800         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4801
4802 //===---------------------------------------------------------------------===//
4803 // Move Packed Doubleword Int first element to Doubleword Int
4804 //
4805 let SchedRW = [WriteMove] in {
4806 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4807                           "movq\t{$src, $dst|$dst, $src}",
4808                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4809                                                            (iPTR 0)))],
4810                                                            IIC_SSE_MOVD_ToGP>,
4811                       VEX;
4812
4813 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4814                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4815                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4816                                                          (iPTR 0)))],
4817                                                          IIC_SSE_MOVD_ToGP>;
4818 } //SchedRW
4819
4820 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4821 def VMOVPQIto64rm : VRS2I<0x7E, MRMDestMem, (outs i64mem:$dst),
4822                           (ins VR128:$src), "movq\t{$src, $dst|$dst, $src}",
4823                           [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4824 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4825 def MOVPQIto64rm : RS2I<0x7E, MRMDestMem, (outs i64mem:$dst), (ins VR128:$src),
4826                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4827                         [], IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4828
4829 //===---------------------------------------------------------------------===//
4830 // Bitcast FR64 <-> GR64
4831 //
4832 let isCodeGenOnly = 1 in {
4833   let Predicates = [UseAVX] in
4834   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4835                           "movq\t{$src, $dst|$dst, $src}",
4836                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4837                           VEX, Sched<[WriteLoad]>;
4838   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4839                            "movq\t{$src, $dst|$dst, $src}",
4840                            [(set GR64:$dst, (bitconvert FR64:$src))],
4841                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4842   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4843                            "movq\t{$src, $dst|$dst, $src}",
4844                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4845                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4846
4847   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4848                          "movq\t{$src, $dst|$dst, $src}",
4849                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4850                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4851   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4852                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4853                          [(set GR64:$dst, (bitconvert FR64:$src))],
4854                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4855   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4856                          "movq\t{$src, $dst|$dst, $src}",
4857                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4858                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4859 }
4860
4861 //===---------------------------------------------------------------------===//
4862 // Move Scalar Single to Double Int
4863 //
4864 let isCodeGenOnly = 1 in {
4865   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4866                         "movd\t{$src, $dst|$dst, $src}",
4867                         [(set GR32:$dst, (bitconvert FR32:$src))],
4868                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4869   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4870                         "movd\t{$src, $dst|$dst, $src}",
4871                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4872                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4873   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4874                         "movd\t{$src, $dst|$dst, $src}",
4875                         [(set GR32:$dst, (bitconvert FR32:$src))],
4876                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4877   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4878                         "movd\t{$src, $dst|$dst, $src}",
4879                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4880                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4881 }
4882
4883 //===---------------------------------------------------------------------===//
4884 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4885 //
4886 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4887 let AddedComplexity = 15 in {
4888 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4889                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4890                        [(set VR128:$dst, (v2i64 (X86vzmovl
4891                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4892                                       IIC_SSE_MOVDQ>,
4893                                       VEX, VEX_W;
4894 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4895                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4896                        [(set VR128:$dst, (v2i64 (X86vzmovl
4897                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4898                                       IIC_SSE_MOVDQ>;
4899 }
4900 } // isCodeGenOnly, SchedRW
4901
4902 let Predicates = [UseAVX] in {
4903   let AddedComplexity = 15 in
4904     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4905               (VMOVDI2PDIrr GR32:$src)>;
4906
4907   // AVX 128-bit movd/movq instructions write zeros in the high 128-bit part.
4908   // These instructions also write zeros in the high part of a 256-bit register.
4909   let AddedComplexity = 20 in {
4910     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4911               (VMOVDI2PDIrm addr:$src)>;
4912     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4913               (VMOVDI2PDIrm addr:$src)>;
4914     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4915               (VMOVDI2PDIrm addr:$src)>;
4916     def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4917                 (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
4918               (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrm addr:$src), sub_xmm)>;
4919   }
4920   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4921   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4922                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4923             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4924   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4925                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4926             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4927 }
4928
4929 let Predicates = [UseSSE2] in {
4930   let AddedComplexity = 15 in
4931     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4932               (MOVDI2PDIrr GR32:$src)>;
4933
4934   let AddedComplexity = 20 in {
4935     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4936               (MOVDI2PDIrm addr:$src)>;
4937     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4938               (MOVDI2PDIrm addr:$src)>;
4939     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4940               (MOVDI2PDIrm addr:$src)>;
4941   }
4942 }
4943
4944 // These are the correct encodings of the instructions so that we know how to
4945 // read correct assembly, even though we continue to emit the wrong ones for
4946 // compatibility with Darwin's buggy assembler.
4947 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4948                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4949 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4950                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4951 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4952 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4953                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4954 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4955                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4956
4957 //===---------------------------------------------------------------------===//
4958 // SSE2 - Move Quadword
4959 //===---------------------------------------------------------------------===//
4960
4961 //===---------------------------------------------------------------------===//
4962 // Move Quadword Int to Packed Quadword Int
4963 //
4964
4965 let ExeDomain = SSEPackedInt, SchedRW = [WriteLoad] in {
4966 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4967                     "vmovq\t{$src, $dst|$dst, $src}",
4968                     [(set VR128:$dst,
4969                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4970                     VEX, Requires<[UseAVX]>;
4971 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4972                     "movq\t{$src, $dst|$dst, $src}",
4973                     [(set VR128:$dst,
4974                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4975                       IIC_SSE_MOVDQ>, XS,
4976                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4977 } // ExeDomain, SchedRW
4978
4979 //===---------------------------------------------------------------------===//
4980 // Move Packed Quadword Int to Quadword Int
4981 //
4982 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4983 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4984                       "movq\t{$src, $dst|$dst, $src}",
4985                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4986                                     (iPTR 0))), addr:$dst)],
4987                                     IIC_SSE_MOVDQ>, VEX;
4988 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4989                       "movq\t{$src, $dst|$dst, $src}",
4990                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4991                                     (iPTR 0))), addr:$dst)],
4992                                     IIC_SSE_MOVDQ>;
4993 } // ExeDomain, SchedRW
4994
4995 // For disassembler only
4996 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4997     SchedRW = [WriteVecLogic] in {
4998 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4999                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5000 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5001                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5002 }
5003
5004 //===---------------------------------------------------------------------===//
5005 // Store / copy lower 64-bits of a XMM register.
5006 //
5007 let Predicates = [UseAVX] in
5008 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5009           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5010 let Predicates = [UseSSE2] in
5011 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5012           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5013
5014 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, AddedComplexity = 20 in {
5015 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5016                      "vmovq\t{$src, $dst|$dst, $src}",
5017                      [(set VR128:$dst,
5018                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5019                                                  (loadi64 addr:$src))))))],
5020                                                  IIC_SSE_MOVDQ>,
5021                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5022
5023 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5024                      "movq\t{$src, $dst|$dst, $src}",
5025                      [(set VR128:$dst,
5026                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5027                                                  (loadi64 addr:$src))))))],
5028                                                  IIC_SSE_MOVDQ>,
5029                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5030 } // ExeDomain, isCodeGenOnly, AddedComplexity
5031
5032 let Predicates = [UseAVX], AddedComplexity = 20 in {
5033   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5034             (VMOVZQI2PQIrm addr:$src)>;
5035   def : Pat<(v2i64 (X86vzload addr:$src)),
5036             (VMOVZQI2PQIrm addr:$src)>;
5037   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5038               (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
5039             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
5040 }
5041
5042 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5043   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5044             (MOVZQI2PQIrm addr:$src)>;
5045   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5046 }
5047
5048 let Predicates = [HasAVX] in {
5049 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5050           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5051 def : Pat<(v4i64 (X86vzload addr:$src)),
5052           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5053 }
5054
5055 //===---------------------------------------------------------------------===//
5056 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5057 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5058 //
5059 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
5060 let AddedComplexity = 15 in
5061 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5062                         "vmovq\t{$src, $dst|$dst, $src}",
5063                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5064                     IIC_SSE_MOVQ_RR>,
5065                       XS, VEX, Requires<[UseAVX]>;
5066 let AddedComplexity = 15 in
5067 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5068                         "movq\t{$src, $dst|$dst, $src}",
5069                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5070                     IIC_SSE_MOVQ_RR>,
5071                       XS, Requires<[UseSSE2]>;
5072 } // ExeDomain, SchedRW
5073
5074 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5075 let AddedComplexity = 20 in
5076 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5077                         "vmovq\t{$src, $dst|$dst, $src}",
5078                     [(set VR128:$dst, (v2i64 (X86vzmovl
5079                                              (loadv2i64 addr:$src))))],
5080                                              IIC_SSE_MOVDQ>,
5081                       XS, VEX, Requires<[UseAVX]>;
5082 let AddedComplexity = 20 in {
5083 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5084                         "movq\t{$src, $dst|$dst, $src}",
5085                     [(set VR128:$dst, (v2i64 (X86vzmovl
5086                                              (loadv2i64 addr:$src))))],
5087                                              IIC_SSE_MOVDQ>,
5088                       XS, Requires<[UseSSE2]>;
5089 }
5090 } // ExeDomain, isCodeGenOnly, SchedRW
5091
5092 let AddedComplexity = 20 in {
5093   let Predicates = [UseAVX] in {
5094     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5095               (VMOVZPQILo2PQIrr VR128:$src)>;
5096   }
5097   let Predicates = [UseSSE2] in {
5098     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5099               (MOVZPQILo2PQIrr VR128:$src)>;
5100   }
5101 }
5102
5103 //===---------------------------------------------------------------------===//
5104 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5105 //===---------------------------------------------------------------------===//
5106 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5107                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5108                               X86MemOperand x86memop> {
5109 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5110                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5111                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5112                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5113 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5114                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5115                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5116                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5117 }
5118
5119 let Predicates = [HasAVX] in {
5120   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5121                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5122   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5123                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5124   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5125                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5126   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5127                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5128 }
5129 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5130                                    memopv4f32, f128mem>;
5131 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5132                                    memopv4f32, f128mem>;
5133
5134 let Predicates = [HasAVX] in {
5135   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5136             (VMOVSHDUPrr VR128:$src)>;
5137   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5138             (VMOVSHDUPrm addr:$src)>;
5139   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5140             (VMOVSLDUPrr VR128:$src)>;
5141   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5142             (VMOVSLDUPrm addr:$src)>;
5143   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5144             (VMOVSHDUPYrr VR256:$src)>;
5145   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5146             (VMOVSHDUPYrm addr:$src)>;
5147   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5148             (VMOVSLDUPYrr VR256:$src)>;
5149   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5150             (VMOVSLDUPYrm addr:$src)>;
5151 }
5152
5153 let Predicates = [UseSSE3] in {
5154   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5155             (MOVSHDUPrr VR128:$src)>;
5156   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5157             (MOVSHDUPrm addr:$src)>;
5158   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5159             (MOVSLDUPrr VR128:$src)>;
5160   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5161             (MOVSLDUPrm addr:$src)>;
5162 }
5163
5164 //===---------------------------------------------------------------------===//
5165 // SSE3 - Replicate Double FP - MOVDDUP
5166 //===---------------------------------------------------------------------===//
5167
5168 multiclass sse3_replicate_dfp<string OpcodeStr> {
5169 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5170                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5171                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5172                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5173 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5174                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5175                     [(set VR128:$dst,
5176                       (v2f64 (X86Movddup
5177                               (scalar_to_vector (loadf64 addr:$src)))))],
5178                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5179 }
5180
5181 // FIXME: Merge with above classe when there're patterns for the ymm version
5182 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5183 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5184                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5185                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5186                     Sched<[WriteFShuffle]>;
5187 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5188                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5189                     [(set VR256:$dst,
5190                       (v4f64 (X86Movddup
5191                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5192                     Sched<[WriteLoad]>;
5193 }
5194
5195 let Predicates = [HasAVX] in {
5196   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5197   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5198 }
5199
5200 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5201
5202 let Predicates = [HasAVX] in {
5203   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5204             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5205   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5206             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5207   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5208             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5209   def : Pat<(X86Movddup (bc_v2f64
5210                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5211             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5212
5213   // 256-bit version
5214   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5215             (VMOVDDUPYrm addr:$src)>;
5216   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5217             (VMOVDDUPYrm addr:$src)>;
5218   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5219             (VMOVDDUPYrm addr:$src)>;
5220   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5221             (VMOVDDUPYrr VR256:$src)>;
5222 }
5223
5224 let Predicates = [UseAVX, OptForSize] in {
5225   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5226             (VMOVDDUPrm addr:$src)>;
5227   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5228             (VMOVDDUPrm addr:$src)>;
5229 }
5230
5231 let Predicates = [UseSSE3] in {
5232   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5233             (MOVDDUPrm addr:$src)>;
5234   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5235             (MOVDDUPrm addr:$src)>;
5236   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5237             (MOVDDUPrm addr:$src)>;
5238   def : Pat<(X86Movddup (bc_v2f64
5239                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5240             (MOVDDUPrm addr:$src)>;
5241 }
5242
5243 //===---------------------------------------------------------------------===//
5244 // SSE3 - Move Unaligned Integer
5245 //===---------------------------------------------------------------------===//
5246
5247 let SchedRW = [WriteLoad] in {
5248 let Predicates = [HasAVX] in {
5249   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5250                    "vlddqu\t{$src, $dst|$dst, $src}",
5251                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5252   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5253                    "vlddqu\t{$src, $dst|$dst, $src}",
5254                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5255                    VEX, VEX_L;
5256 }
5257 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5258                    "lddqu\t{$src, $dst|$dst, $src}",
5259                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5260                    IIC_SSE_LDDQU>;
5261 }
5262
5263 //===---------------------------------------------------------------------===//
5264 // SSE3 - Arithmetic
5265 //===---------------------------------------------------------------------===//
5266
5267 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5268                        X86MemOperand x86memop, OpndItins itins,
5269                        PatFrag ld_frag, bit Is2Addr = 1> {
5270   def rr : I<0xD0, MRMSrcReg,
5271        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5272        !if(Is2Addr,
5273            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5274            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5275        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5276        Sched<[itins.Sched]>;
5277   def rm : I<0xD0, MRMSrcMem,
5278        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5279        !if(Is2Addr,
5280            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5281            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5282        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5283        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5284 }
5285
5286 let Predicates = [HasAVX] in {
5287   let ExeDomain = SSEPackedSingle in {
5288     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5289                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5290     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5291                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5292   }
5293   let ExeDomain = SSEPackedDouble in {
5294     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5295                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5296     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5297                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5298   }
5299 }
5300 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5301   let ExeDomain = SSEPackedSingle in
5302   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5303                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5304   let ExeDomain = SSEPackedDouble in
5305   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5306                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5307 }
5308
5309 // Patterns used to select 'addsub' instructions.
5310 let Predicates = [HasAVX] in {
5311   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5312             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5313   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5314             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5315   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5316             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5317   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5318             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5319
5320   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5321             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5322   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5323             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5324   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5325             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5326   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5327             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5328 }
5329
5330 let Predicates = [UseSSE3] in {
5331   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5332             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5333   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5334             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5335   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5336             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5337   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5338             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5339 }
5340
5341 //===---------------------------------------------------------------------===//
5342 // SSE3 Instructions
5343 //===---------------------------------------------------------------------===//
5344
5345 // Horizontal ops
5346 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5347                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5348                    bit Is2Addr = 1> {
5349   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5350        !if(Is2Addr,
5351          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5352          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5353       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5354       Sched<[WriteFAdd]>;
5355
5356   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5357        !if(Is2Addr,
5358          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5359          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5360       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5361         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5362 }
5363 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5364                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5365                   bit Is2Addr = 1> {
5366   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5367        !if(Is2Addr,
5368          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5369          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5370       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5371       Sched<[WriteFAdd]>;
5372
5373   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5374        !if(Is2Addr,
5375          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5376          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5377       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5378         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5379 }
5380
5381 let Predicates = [HasAVX] in {
5382   let ExeDomain = SSEPackedSingle in {
5383     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5384                             X86fhadd, loadv4f32, 0>, VEX_4V;
5385     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5386                             X86fhsub, loadv4f32, 0>, VEX_4V;
5387     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5388                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5389     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5390                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5391   }
5392   let ExeDomain = SSEPackedDouble in {
5393     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5394                             X86fhadd, loadv2f64, 0>, VEX_4V;
5395     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5396                             X86fhsub, loadv2f64, 0>, VEX_4V;
5397     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5398                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5399     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5400                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5401   }
5402 }
5403
5404 let Constraints = "$src1 = $dst" in {
5405   let ExeDomain = SSEPackedSingle in {
5406     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5407                           memopv4f32>;
5408     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5409                           memopv4f32>;
5410   }
5411   let ExeDomain = SSEPackedDouble in {
5412     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5413                          memopv2f64>;
5414     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5415                          memopv2f64>;
5416   }
5417 }
5418
5419 //===---------------------------------------------------------------------===//
5420 // SSSE3 - Packed Absolute Instructions
5421 //===---------------------------------------------------------------------===//
5422
5423
5424 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5425 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5426                             PatFrag ld_frag> {
5427   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5428                     (ins VR128:$src),
5429                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5430                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5431                     Sched<[WriteVecALU]>;
5432
5433   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5434                     (ins i128mem:$src),
5435                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5436                     [(set VR128:$dst,
5437                       (IntId128
5438                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5439                     Sched<[WriteVecALULd]>;
5440 }
5441
5442 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5443 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5444                               Intrinsic IntId256> {
5445   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5446                     (ins VR256:$src),
5447                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5448                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5449                     Sched<[WriteVecALU]>;
5450
5451   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5452                     (ins i256mem:$src),
5453                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5454                     [(set VR256:$dst,
5455                       (IntId256
5456                        (bitconvert (loadv4i64 addr:$src))))]>,
5457                     Sched<[WriteVecALULd]>;
5458 }
5459
5460 // Helper fragments to match sext vXi1 to vXiY.
5461 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5462                                                VR128:$src))>;
5463 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5464 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5465 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5466                                                VR256:$src))>;
5467 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5468 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5469
5470 let Predicates = [HasAVX] in {
5471   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5472                                   loadv2i64>, VEX;
5473   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5474                                   loadv2i64>, VEX;
5475   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5476                                   loadv2i64>, VEX;
5477
5478   def : Pat<(xor
5479             (bc_v2i64 (v16i1sextv16i8)),
5480             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5481             (VPABSBrr128 VR128:$src)>;
5482   def : Pat<(xor
5483             (bc_v2i64 (v8i1sextv8i16)),
5484             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5485             (VPABSWrr128 VR128:$src)>;
5486   def : Pat<(xor
5487             (bc_v2i64 (v4i1sextv4i32)),
5488             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5489             (VPABSDrr128 VR128:$src)>;
5490 }
5491
5492 let Predicates = [HasAVX2] in {
5493   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5494                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5495   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5496                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5497   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5498                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5499
5500   def : Pat<(xor
5501             (bc_v4i64 (v32i1sextv32i8)),
5502             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5503             (VPABSBrr256 VR256:$src)>;
5504   def : Pat<(xor
5505             (bc_v4i64 (v16i1sextv16i16)),
5506             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5507             (VPABSWrr256 VR256:$src)>;
5508   def : Pat<(xor
5509             (bc_v4i64 (v8i1sextv8i32)),
5510             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5511             (VPABSDrr256 VR256:$src)>;
5512 }
5513
5514 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5515                               memopv2i64>;
5516 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5517                               memopv2i64>;
5518 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5519                               memopv2i64>;
5520
5521 let Predicates = [HasSSSE3] in {
5522   def : Pat<(xor
5523             (bc_v2i64 (v16i1sextv16i8)),
5524             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5525             (PABSBrr128 VR128:$src)>;
5526   def : Pat<(xor
5527             (bc_v2i64 (v8i1sextv8i16)),
5528             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5529             (PABSWrr128 VR128:$src)>;
5530   def : Pat<(xor
5531             (bc_v2i64 (v4i1sextv4i32)),
5532             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5533             (PABSDrr128 VR128:$src)>;
5534 }
5535
5536 //===---------------------------------------------------------------------===//
5537 // SSSE3 - Packed Binary Operator Instructions
5538 //===---------------------------------------------------------------------===//
5539
5540 let Sched = WriteVecALU in {
5541 def SSE_PHADDSUBD : OpndItins<
5542   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5543 >;
5544 def SSE_PHADDSUBSW : OpndItins<
5545   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5546 >;
5547 def SSE_PHADDSUBW : OpndItins<
5548   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5549 >;
5550 }
5551 let Sched = WriteShuffle in
5552 def SSE_PSHUFB : OpndItins<
5553   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5554 >;
5555 let Sched = WriteVecALU in
5556 def SSE_PSIGN : OpndItins<
5557   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5558 >;
5559 let Sched = WriteVecIMul in
5560 def SSE_PMULHRSW : OpndItins<
5561   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5562 >;
5563
5564 /// SS3I_binop_rm - Simple SSSE3 bin op
5565 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5566                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5567                          X86MemOperand x86memop, OpndItins itins,
5568                          bit Is2Addr = 1> {
5569   let isCommutable = 1 in
5570   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5571        (ins RC:$src1, RC:$src2),
5572        !if(Is2Addr,
5573          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5574          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5575        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5576        Sched<[itins.Sched]>;
5577   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5578        (ins RC:$src1, x86memop:$src2),
5579        !if(Is2Addr,
5580          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5581          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5582        [(set RC:$dst,
5583          (OpVT (OpNode RC:$src1,
5584           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5585        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5586 }
5587
5588 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5589 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5590                              Intrinsic IntId128, OpndItins itins,
5591                              PatFrag ld_frag, bit Is2Addr = 1> {
5592   let isCommutable = 1 in
5593   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5594        (ins VR128:$src1, VR128:$src2),
5595        !if(Is2Addr,
5596          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5597          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5598        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5599        Sched<[itins.Sched]>;
5600   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5601        (ins VR128:$src1, i128mem:$src2),
5602        !if(Is2Addr,
5603          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5604          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5605        [(set VR128:$dst,
5606          (IntId128 VR128:$src1,
5607           (bitconvert (ld_frag addr:$src2))))]>,
5608        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5609 }
5610
5611 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5612                                Intrinsic IntId256,
5613                                X86FoldableSchedWrite Sched> {
5614   let isCommutable = 1 in
5615   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5616        (ins VR256:$src1, VR256:$src2),
5617        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5618        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5619        Sched<[Sched]>;
5620   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5621        (ins VR256:$src1, i256mem:$src2),
5622        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5623        [(set VR256:$dst,
5624          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5625        Sched<[Sched.Folded, ReadAfterLd]>;
5626 }
5627
5628 let ImmT = NoImm, Predicates = [HasAVX] in {
5629 let isCommutable = 0 in {
5630   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5631                                   loadv2i64, i128mem,
5632                                   SSE_PHADDSUBW, 0>, VEX_4V;
5633   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5634                                   loadv2i64, i128mem,
5635                                   SSE_PHADDSUBD, 0>, VEX_4V;
5636   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5637                                   loadv2i64, i128mem,
5638                                   SSE_PHADDSUBW, 0>, VEX_4V;
5639   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5640                                   loadv2i64, i128mem,
5641                                   SSE_PHADDSUBD, 0>, VEX_4V;
5642   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5643                                   loadv2i64, i128mem,
5644                                   SSE_PSIGN, 0>, VEX_4V;
5645   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5646                                   loadv2i64, i128mem,
5647                                   SSE_PSIGN, 0>, VEX_4V;
5648   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5649                                   loadv2i64, i128mem,
5650                                   SSE_PSIGN, 0>, VEX_4V;
5651   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5652                                   loadv2i64, i128mem,
5653                                   SSE_PSHUFB, 0>, VEX_4V;
5654   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5655                                       int_x86_ssse3_phadd_sw_128,
5656                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5657   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5658                                       int_x86_ssse3_phsub_sw_128,
5659                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5660   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5661                                       int_x86_ssse3_pmadd_ub_sw_128,
5662                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5663 }
5664 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5665                                       int_x86_ssse3_pmul_hr_sw_128,
5666                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5667 }
5668
5669 let ImmT = NoImm, Predicates = [HasAVX2] in {
5670 let isCommutable = 0 in {
5671   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5672                                   loadv4i64, i256mem,
5673                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5674   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5675                                   loadv4i64, i256mem,
5676                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5677   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5678                                   loadv4i64, i256mem,
5679                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5680   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5681                                   loadv4i64, i256mem,
5682                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5683   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5684                                   loadv4i64, i256mem,
5685                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5686   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5687                                   loadv4i64, i256mem,
5688                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5689   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5690                                   loadv4i64, i256mem,
5691                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5692   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5693                                   loadv4i64, i256mem,
5694                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5695   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5696                                         int_x86_avx2_phadd_sw,
5697                                         WriteVecALU>, VEX_4V, VEX_L;
5698   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5699                                         int_x86_avx2_phsub_sw,
5700                                         WriteVecALU>, VEX_4V, VEX_L;
5701   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5702                                        int_x86_avx2_pmadd_ub_sw,
5703                                         WriteVecIMul>, VEX_4V, VEX_L;
5704 }
5705 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5706                                         int_x86_avx2_pmul_hr_sw,
5707                                         WriteVecIMul>, VEX_4V, VEX_L;
5708 }
5709
5710 // None of these have i8 immediate fields.
5711 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5712 let isCommutable = 0 in {
5713   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5714                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5715   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5716                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5717   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5718                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5719   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5720                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5721   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5722                                  memopv2i64, i128mem, SSE_PSIGN>;
5723   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5724                                  memopv2i64, i128mem, SSE_PSIGN>;
5725   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5726                                  memopv2i64, i128mem, SSE_PSIGN>;
5727   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5728                                  memopv2i64, i128mem, SSE_PSHUFB>;
5729   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5730                                      int_x86_ssse3_phadd_sw_128,
5731                                      SSE_PHADDSUBSW, memopv2i64>;
5732   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5733                                      int_x86_ssse3_phsub_sw_128,
5734                                      SSE_PHADDSUBSW, memopv2i64>;
5735   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5736                                      int_x86_ssse3_pmadd_ub_sw_128,
5737                                      SSE_PMADD, memopv2i64>;
5738 }
5739 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5740                                      int_x86_ssse3_pmul_hr_sw_128,
5741                                      SSE_PMULHRSW, memopv2i64>;
5742 }
5743
5744 //===---------------------------------------------------------------------===//
5745 // SSSE3 - Packed Align Instruction Patterns
5746 //===---------------------------------------------------------------------===//
5747
5748 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5749   let hasSideEffects = 0 in {
5750   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5751       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5752       !if(Is2Addr,
5753         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5754         !strconcat(asm,
5755                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5756       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5757   let mayLoad = 1 in
5758   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5759       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5760       !if(Is2Addr,
5761         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5762         !strconcat(asm,
5763                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5764       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5765   }
5766 }
5767
5768 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5769   let hasSideEffects = 0 in {
5770   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5771       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5772       !strconcat(asm,
5773                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5774       []>, Sched<[WriteShuffle]>;
5775   let mayLoad = 1 in
5776   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5777       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5778       !strconcat(asm,
5779                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5780       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5781   }
5782 }
5783
5784 let Predicates = [HasAVX] in
5785   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5786 let Predicates = [HasAVX2] in
5787   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5788 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5789   defm PALIGN : ssse3_palignr<"palignr">;
5790
5791 let Predicates = [HasAVX2] in {
5792 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5793           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5794 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5795           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5796 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5797           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5798 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5799           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5800 }
5801
5802 let Predicates = [HasAVX] in {
5803 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5804           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5805 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5806           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5807 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5808           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5809 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5810           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5811 }
5812
5813 let Predicates = [UseSSSE3] in {
5814 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5815           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5816 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5817           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5818 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5819           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5820 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5821           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5822 }
5823
5824 //===---------------------------------------------------------------------===//
5825 // SSSE3 - Thread synchronization
5826 //===---------------------------------------------------------------------===//
5827
5828 let SchedRW = [WriteSystem] in {
5829 let usesCustomInserter = 1 in {
5830 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5831                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5832                 Requires<[HasSSE3]>;
5833 }
5834
5835 let Uses = [EAX, ECX, EDX] in
5836 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5837                  TB, Requires<[HasSSE3]>;
5838 let Uses = [ECX, EAX] in
5839 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5840                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5841                 TB, Requires<[HasSSE3]>;
5842 } // SchedRW
5843
5844 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5845 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5846
5847 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5848       Requires<[Not64BitMode]>;
5849 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5850       Requires<[In64BitMode]>;
5851
5852 //===----------------------------------------------------------------------===//
5853 // SSE4.1 - Packed Move with Sign/Zero Extend
5854 //===----------------------------------------------------------------------===//
5855
5856 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5857                           RegisterClass OutRC, RegisterClass InRC,
5858                           OpndItins itins> {
5859   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5860                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5861                  [], itins.rr>,
5862                  Sched<[itins.Sched]>;
5863
5864   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5865                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5866                  [],
5867                  itins.rm>, Sched<[itins.Sched.Folded]>;
5868 }
5869
5870 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5871                           X86MemOperand MemOp, X86MemOperand MemYOp,
5872                           OpndItins SSEItins, OpndItins AVXItins,
5873                           OpndItins AVX2Itins> {
5874   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5875   let Predicates = [HasAVX] in
5876     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5877                                      VR128, VR128, AVXItins>, VEX;
5878   let Predicates = [HasAVX2] in
5879     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5880                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5881 }
5882
5883 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5884                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5885   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5886                                         MemOp, MemYOp,
5887                                         SSE_INTALU_ITINS_SHUFF_P,
5888                                         DEFAULT_ITINS_SHUFFLESCHED,
5889                                         DEFAULT_ITINS_SHUFFLESCHED>;
5890   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5891                                         !strconcat("pmovzx", OpcodeStr),
5892                                         MemOp, MemYOp,
5893                                         SSE_INTALU_ITINS_SHUFF_P,
5894                                         DEFAULT_ITINS_SHUFFLESCHED,
5895                                         DEFAULT_ITINS_SHUFFLESCHED>;
5896 }
5897
5898 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5899 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5900 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5901
5902 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5903 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5904
5905 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5906
5907 // AVX2 Patterns
5908 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5909   // Register-Register patterns
5910   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5911             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5912   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5913             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5914   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5915             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5916
5917   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5918             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5919   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5920             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5921
5922   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5923             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5924
5925   // On AVX2, we also support 256bit inputs.
5926   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5927             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5928   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5929             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5930   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5931             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5932
5933   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5934             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5935   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5936             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5937
5938   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5939             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5940
5941   // Simple Register-Memory patterns
5942   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5943             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5944   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5945             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5946   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5947             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5948
5949   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5950             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5951   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5952             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5953
5954   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
5955             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5956
5957   // AVX2 Register-Memory patterns
5958   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5959             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5960   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5961             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5962   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5963             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5964   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5965             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5966
5967   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5968             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5969   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5970             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5971   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5972             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5973   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5974             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5975
5976   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
5977             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5978   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
5979             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5980   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5981             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5982   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5983             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5984
5985   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5986             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5987   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5988             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5989   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5990             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5991   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5992             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5993
5994   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5995             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5996   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5997             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5998   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5999             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6000   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6001             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6002
6003   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6004             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6005   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6006             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6007   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6008             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6009   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6010             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6011 }
6012
6013 let Predicates = [HasAVX2] in {
6014   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6015   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6016 }
6017
6018 // SSE4.1/AVX patterns.
6019 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6020                                 SDNode ExtOp, PatFrag ExtLoad16> {
6021   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6022             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6023   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6024             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6025   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6026             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6027
6028   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6029             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6030   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6031             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6032
6033   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6034             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6035
6036   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6037             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6038   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6039             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6040   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6041             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6042
6043   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6044             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6045   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6046             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6047
6048   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6049             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6050
6051   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6052             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6053   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6054             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6055   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6056             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6057   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6058             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6059   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6060             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6061
6062   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6063             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6064   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6065             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6066   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6067             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6068   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6069             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6070
6071   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6072             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6073   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6074             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6075   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6076             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6077   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6078             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6079
6080   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6081             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6082   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6083             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6084   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6085             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6086   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6087             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6088   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6089             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6090
6091   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6092             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6093   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6094             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6095   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6096             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6097   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6098             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6099
6100   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6101             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6102   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6103             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6104   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6105             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6106   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6107             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6108   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6109             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6110 }
6111
6112 let Predicates = [HasAVX] in {
6113   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6114   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6115 }
6116
6117 let Predicates = [UseSSE41] in {
6118   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6119   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6120 }
6121
6122 //===----------------------------------------------------------------------===//
6123 // SSE4.1 - Extract Instructions
6124 //===----------------------------------------------------------------------===//
6125
6126 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6127 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6128   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6129                  (ins VR128:$src1, u8imm:$src2),
6130                  !strconcat(OpcodeStr,
6131                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6132                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6133                                          imm:$src2))]>,
6134                   Sched<[WriteShuffle]>;
6135   let hasSideEffects = 0, mayStore = 1,
6136       SchedRW = [WriteShuffleLd, WriteRMW] in
6137   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6138                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6139                  !strconcat(OpcodeStr,
6140                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6141                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6142                                                  imm:$src2)))), addr:$dst)]>;
6143 }
6144
6145 let Predicates = [HasAVX] in
6146   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6147
6148 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6149
6150
6151 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6152 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6153   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6154   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6155                    (ins VR128:$src1, u8imm:$src2),
6156                    !strconcat(OpcodeStr,
6157                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6158                    []>, Sched<[WriteShuffle]>;
6159
6160   let hasSideEffects = 0, mayStore = 1,
6161       SchedRW = [WriteShuffleLd, WriteRMW] in
6162   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6163                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6164                  !strconcat(OpcodeStr,
6165                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6166                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6167                                                   imm:$src2)))), addr:$dst)]>;
6168 }
6169
6170 let Predicates = [HasAVX] in
6171   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6172
6173 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6174
6175
6176 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6177 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6178   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6179                  (ins VR128:$src1, u8imm:$src2),
6180                  !strconcat(OpcodeStr,
6181                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6182                  [(set GR32:$dst,
6183                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6184                   Sched<[WriteShuffle]>;
6185   let SchedRW = [WriteShuffleLd, WriteRMW] in
6186   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6187                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6188                  !strconcat(OpcodeStr,
6189                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6190                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6191                           addr:$dst)]>;
6192 }
6193
6194 let Predicates = [HasAVX] in
6195   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6196
6197 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6198
6199 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6200 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6201   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6202                  (ins VR128:$src1, u8imm:$src2),
6203                  !strconcat(OpcodeStr,
6204                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6205                  [(set GR64:$dst,
6206                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6207                   Sched<[WriteShuffle]>, REX_W;
6208   let SchedRW = [WriteShuffleLd, WriteRMW] in
6209   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6210                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6211                  !strconcat(OpcodeStr,
6212                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6213                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6214                           addr:$dst)]>, REX_W;
6215 }
6216
6217 let Predicates = [HasAVX] in
6218   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6219
6220 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6221
6222 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6223 /// destination
6224 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6225                             OpndItins itins = DEFAULT_ITINS> {
6226   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6227                  (ins VR128:$src1, u8imm:$src2),
6228                  !strconcat(OpcodeStr,
6229                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6230                  [(set GR32orGR64:$dst,
6231                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6232                     itins.rr>, Sched<[WriteFBlend]>;
6233   let SchedRW = [WriteFBlendLd, WriteRMW] in
6234   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6235                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6236                  !strconcat(OpcodeStr,
6237                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6238                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6239                           addr:$dst)], itins.rm>;
6240 }
6241
6242 let ExeDomain = SSEPackedSingle in {
6243   let Predicates = [UseAVX] in
6244     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6245   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6246 }
6247
6248 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6249 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6250                                               imm:$src2))),
6251                  addr:$dst),
6252           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6253           Requires<[HasAVX]>;
6254 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6255                                               imm:$src2))),
6256                  addr:$dst),
6257           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6258           Requires<[UseSSE41]>;
6259
6260 //===----------------------------------------------------------------------===//
6261 // SSE4.1 - Insert Instructions
6262 //===----------------------------------------------------------------------===//
6263
6264 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6265   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6266       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6267       !if(Is2Addr,
6268         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6269         !strconcat(asm,
6270                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6271       [(set VR128:$dst,
6272         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6273       Sched<[WriteShuffle]>;
6274   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6275       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6276       !if(Is2Addr,
6277         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6278         !strconcat(asm,
6279                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6280       [(set VR128:$dst,
6281         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6282                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6283 }
6284
6285 let Predicates = [HasAVX] in
6286   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6287 let Constraints = "$src1 = $dst" in
6288   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6289
6290 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6291   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6292       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6293       !if(Is2Addr,
6294         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6295         !strconcat(asm,
6296                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6297       [(set VR128:$dst,
6298         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6299       Sched<[WriteShuffle]>;
6300   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6301       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6302       !if(Is2Addr,
6303         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6304         !strconcat(asm,
6305                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6306       [(set VR128:$dst,
6307         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6308                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6309 }
6310
6311 let Predicates = [HasAVX] in
6312   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6313 let Constraints = "$src1 = $dst" in
6314   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6315
6316 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6317   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6318       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6319       !if(Is2Addr,
6320         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6321         !strconcat(asm,
6322                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6323       [(set VR128:$dst,
6324         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6325       Sched<[WriteShuffle]>;
6326   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6327       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6328       !if(Is2Addr,
6329         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6330         !strconcat(asm,
6331                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6332       [(set VR128:$dst,
6333         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6334                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6335 }
6336
6337 let Predicates = [HasAVX] in
6338   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6339 let Constraints = "$src1 = $dst" in
6340   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6341
6342 // insertps has a few different modes, there's the first two here below which
6343 // are optimized inserts that won't zero arbitrary elements in the destination
6344 // vector. The next one matches the intrinsic and could zero arbitrary elements
6345 // in the target vector.
6346 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6347                            OpndItins itins = DEFAULT_ITINS> {
6348   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6349       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6350       !if(Is2Addr,
6351         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6352         !strconcat(asm,
6353                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6354       [(set VR128:$dst,
6355         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6356       Sched<[WriteFShuffle]>;
6357   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6358       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6359       !if(Is2Addr,
6360         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6361         !strconcat(asm,
6362                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6363       [(set VR128:$dst,
6364         (X86insertps VR128:$src1,
6365                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6366                     imm:$src3))], itins.rm>,
6367       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6368 }
6369
6370 let ExeDomain = SSEPackedSingle in {
6371   let Predicates = [UseAVX] in
6372     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6373   let Constraints = "$src1 = $dst" in
6374     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6375 }
6376
6377 let Predicates = [UseSSE41] in {
6378   // If we're inserting an element from a load or a null pshuf of a load,
6379   // fold the load into the insertps instruction.
6380   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6381                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6382                    imm:$src3)),
6383             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6384   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6385                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6386             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6387 }
6388
6389 let Predicates = [UseAVX] in {
6390   // If we're inserting an element from a vbroadcast of a load, fold the
6391   // load into the X86insertps instruction.
6392   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6393                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6394             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6395   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6396                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6397             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6398 }
6399
6400 //===----------------------------------------------------------------------===//
6401 // SSE4.1 - Round Instructions
6402 //===----------------------------------------------------------------------===//
6403
6404 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6405                             X86MemOperand x86memop, RegisterClass RC,
6406                             PatFrag mem_frag32, PatFrag mem_frag64,
6407                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6408 let ExeDomain = SSEPackedSingle in {
6409   // Intrinsic operation, reg.
6410   // Vector intrinsic operation, reg
6411   def PSr : SS4AIi8<opcps, MRMSrcReg,
6412                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6413                     !strconcat(OpcodeStr,
6414                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6415                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6416                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6417
6418   // Vector intrinsic operation, mem
6419   def PSm : SS4AIi8<opcps, MRMSrcMem,
6420                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6421                     !strconcat(OpcodeStr,
6422                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6423                     [(set RC:$dst,
6424                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6425                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6426 } // ExeDomain = SSEPackedSingle
6427
6428 let ExeDomain = SSEPackedDouble in {
6429   // Vector intrinsic operation, reg
6430   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6431                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6432                     !strconcat(OpcodeStr,
6433                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6434                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6435                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6436
6437   // Vector intrinsic operation, mem
6438   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6439                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6440                     !strconcat(OpcodeStr,
6441                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6442                     [(set RC:$dst,
6443                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6444                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6445 } // ExeDomain = SSEPackedDouble
6446 }
6447
6448 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6449                             string OpcodeStr,
6450                             Intrinsic F32Int,
6451                             Intrinsic F64Int, bit Is2Addr = 1> {
6452 let ExeDomain = GenericDomain in {
6453   // Operation, reg.
6454   let hasSideEffects = 0 in
6455   def SSr : SS4AIi8<opcss, MRMSrcReg,
6456       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6457       !if(Is2Addr,
6458           !strconcat(OpcodeStr,
6459               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6460           !strconcat(OpcodeStr,
6461               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6462       []>, Sched<[WriteFAdd]>;
6463
6464   // Intrinsic operation, reg.
6465   let isCodeGenOnly = 1 in
6466   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6467         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6468         !if(Is2Addr,
6469             !strconcat(OpcodeStr,
6470                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6471             !strconcat(OpcodeStr,
6472                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6473         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6474         Sched<[WriteFAdd]>;
6475
6476   // Intrinsic operation, mem.
6477   def SSm : SS4AIi8<opcss, MRMSrcMem,
6478         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6479         !if(Is2Addr,
6480             !strconcat(OpcodeStr,
6481                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6482             !strconcat(OpcodeStr,
6483                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6484         [(set VR128:$dst,
6485              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6486         Sched<[WriteFAddLd, ReadAfterLd]>;
6487
6488   // Operation, reg.
6489   let hasSideEffects = 0 in
6490   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6491         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6492         !if(Is2Addr,
6493             !strconcat(OpcodeStr,
6494                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6495             !strconcat(OpcodeStr,
6496                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6497         []>, Sched<[WriteFAdd]>;
6498
6499   // Intrinsic operation, reg.
6500   let isCodeGenOnly = 1 in
6501   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6502         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6503         !if(Is2Addr,
6504             !strconcat(OpcodeStr,
6505                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6506             !strconcat(OpcodeStr,
6507                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6508         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6509         Sched<[WriteFAdd]>;
6510
6511   // Intrinsic operation, mem.
6512   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6513         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6514         !if(Is2Addr,
6515             !strconcat(OpcodeStr,
6516                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6517             !strconcat(OpcodeStr,
6518                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6519         [(set VR128:$dst,
6520               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6521         Sched<[WriteFAddLd, ReadAfterLd]>;
6522 } // ExeDomain = GenericDomain
6523 }
6524
6525 // FP round - roundss, roundps, roundsd, roundpd
6526 let Predicates = [HasAVX] in {
6527   // Intrinsic form
6528   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6529                                   loadv4f32, loadv2f64,
6530                                   int_x86_sse41_round_ps,
6531                                   int_x86_sse41_round_pd>, VEX;
6532   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6533                                   loadv8f32, loadv4f64,
6534                                   int_x86_avx_round_ps_256,
6535                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6536   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6537                                   int_x86_sse41_round_ss,
6538                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6539 }
6540
6541 let Predicates = [UseAVX] in {
6542   def : Pat<(ffloor FR32:$src),
6543             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6544   def : Pat<(f64 (ffloor FR64:$src)),
6545             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6546   def : Pat<(f32 (fnearbyint FR32:$src)),
6547             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6548   def : Pat<(f64 (fnearbyint FR64:$src)),
6549             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6550   def : Pat<(f32 (fceil FR32:$src)),
6551             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6552   def : Pat<(f64 (fceil FR64:$src)),
6553             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6554   def : Pat<(f32 (frint FR32:$src)),
6555             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6556   def : Pat<(f64 (frint FR64:$src)),
6557             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6558   def : Pat<(f32 (ftrunc FR32:$src)),
6559             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6560   def : Pat<(f64 (ftrunc FR64:$src)),
6561             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6562 }
6563
6564 let Predicates = [HasAVX] in {
6565   def : Pat<(v4f32 (ffloor VR128:$src)),
6566             (VROUNDPSr VR128:$src, (i32 0x1))>;
6567   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6568             (VROUNDPSr VR128:$src, (i32 0xC))>;
6569   def : Pat<(v4f32 (fceil VR128:$src)),
6570             (VROUNDPSr VR128:$src, (i32 0x2))>;
6571   def : Pat<(v4f32 (frint VR128:$src)),
6572             (VROUNDPSr VR128:$src, (i32 0x4))>;
6573   def : Pat<(v4f32 (ftrunc VR128:$src)),
6574             (VROUNDPSr VR128:$src, (i32 0x3))>;
6575
6576   def : Pat<(v2f64 (ffloor VR128:$src)),
6577             (VROUNDPDr VR128:$src, (i32 0x1))>;
6578   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6579             (VROUNDPDr VR128:$src, (i32 0xC))>;
6580   def : Pat<(v2f64 (fceil VR128:$src)),
6581             (VROUNDPDr VR128:$src, (i32 0x2))>;
6582   def : Pat<(v2f64 (frint VR128:$src)),
6583             (VROUNDPDr VR128:$src, (i32 0x4))>;
6584   def : Pat<(v2f64 (ftrunc VR128:$src)),
6585             (VROUNDPDr VR128:$src, (i32 0x3))>;
6586
6587   def : Pat<(v8f32 (ffloor VR256:$src)),
6588             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6589   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6590             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6591   def : Pat<(v8f32 (fceil VR256:$src)),
6592             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6593   def : Pat<(v8f32 (frint VR256:$src)),
6594             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6595   def : Pat<(v8f32 (ftrunc VR256:$src)),
6596             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6597
6598   def : Pat<(v4f64 (ffloor VR256:$src)),
6599             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6600   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6601             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6602   def : Pat<(v4f64 (fceil VR256:$src)),
6603             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6604   def : Pat<(v4f64 (frint VR256:$src)),
6605             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6606   def : Pat<(v4f64 (ftrunc VR256:$src)),
6607             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6608 }
6609
6610 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6611                                memopv4f32, memopv2f64,
6612                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6613 let Constraints = "$src1 = $dst" in
6614 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6615                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6616
6617 let Predicates = [UseSSE41] in {
6618   def : Pat<(ffloor FR32:$src),
6619             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6620   def : Pat<(f64 (ffloor FR64:$src)),
6621             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6622   def : Pat<(f32 (fnearbyint FR32:$src)),
6623             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6624   def : Pat<(f64 (fnearbyint FR64:$src)),
6625             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6626   def : Pat<(f32 (fceil FR32:$src)),
6627             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6628   def : Pat<(f64 (fceil FR64:$src)),
6629             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6630   def : Pat<(f32 (frint FR32:$src)),
6631             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6632   def : Pat<(f64 (frint FR64:$src)),
6633             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6634   def : Pat<(f32 (ftrunc FR32:$src)),
6635             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6636   def : Pat<(f64 (ftrunc FR64:$src)),
6637             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6638
6639   def : Pat<(v4f32 (ffloor VR128:$src)),
6640             (ROUNDPSr VR128:$src, (i32 0x1))>;
6641   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6642             (ROUNDPSr VR128:$src, (i32 0xC))>;
6643   def : Pat<(v4f32 (fceil VR128:$src)),
6644             (ROUNDPSr VR128:$src, (i32 0x2))>;
6645   def : Pat<(v4f32 (frint VR128:$src)),
6646             (ROUNDPSr VR128:$src, (i32 0x4))>;
6647   def : Pat<(v4f32 (ftrunc VR128:$src)),
6648             (ROUNDPSr VR128:$src, (i32 0x3))>;
6649
6650   def : Pat<(v2f64 (ffloor VR128:$src)),
6651             (ROUNDPDr VR128:$src, (i32 0x1))>;
6652   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6653             (ROUNDPDr VR128:$src, (i32 0xC))>;
6654   def : Pat<(v2f64 (fceil VR128:$src)),
6655             (ROUNDPDr VR128:$src, (i32 0x2))>;
6656   def : Pat<(v2f64 (frint VR128:$src)),
6657             (ROUNDPDr VR128:$src, (i32 0x4))>;
6658   def : Pat<(v2f64 (ftrunc VR128:$src)),
6659             (ROUNDPDr VR128:$src, (i32 0x3))>;
6660 }
6661
6662 //===----------------------------------------------------------------------===//
6663 // SSE4.1 - Packed Bit Test
6664 //===----------------------------------------------------------------------===//
6665
6666 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6667 // the intel intrinsic that corresponds to this.
6668 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6669 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6670                 "vptest\t{$src2, $src1|$src1, $src2}",
6671                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6672                 Sched<[WriteVecLogic]>, VEX;
6673 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6674                 "vptest\t{$src2, $src1|$src1, $src2}",
6675                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6676                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6677
6678 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6679                 "vptest\t{$src2, $src1|$src1, $src2}",
6680                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6681                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6682 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6683                 "vptest\t{$src2, $src1|$src1, $src2}",
6684                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6685                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6686 }
6687
6688 let Defs = [EFLAGS] in {
6689 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6690               "ptest\t{$src2, $src1|$src1, $src2}",
6691               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6692               Sched<[WriteVecLogic]>;
6693 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6694               "ptest\t{$src2, $src1|$src1, $src2}",
6695               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6696               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6697 }
6698
6699 // The bit test instructions below are AVX only
6700 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6701                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6702   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6703             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6704             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6705             Sched<[WriteVecLogic]>, VEX;
6706   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6707             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6708             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6709             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6710 }
6711
6712 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6713 let ExeDomain = SSEPackedSingle in {
6714 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6715 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6716                             VEX_L;
6717 }
6718 let ExeDomain = SSEPackedDouble in {
6719 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6720 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6721                             VEX_L;
6722 }
6723 }
6724
6725 //===----------------------------------------------------------------------===//
6726 // SSE4.1 - Misc Instructions
6727 //===----------------------------------------------------------------------===//
6728
6729 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6730   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6731                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6732                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6733                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6734                      OpSize16, XS;
6735   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6736                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6737                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6738                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6739                       Sched<[WriteFAddLd]>, OpSize16, XS;
6740
6741   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6742                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6743                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6744                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6745                      OpSize32, XS;
6746
6747   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6748                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6749                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6750                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6751                       Sched<[WriteFAddLd]>, OpSize32, XS;
6752
6753   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6754                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6755                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6756                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6757   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6758                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6759                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6760                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6761                        Sched<[WriteFAddLd]>, XS;
6762 }
6763
6764
6765
6766 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6767 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6768                                  Intrinsic IntId128, PatFrag ld_frag,
6769                                  X86FoldableSchedWrite Sched> {
6770   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6771                     (ins VR128:$src),
6772                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6773                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6774                     Sched<[Sched]>;
6775   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6776                      (ins i128mem:$src),
6777                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6778                      [(set VR128:$dst,
6779                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6780                     Sched<[Sched.Folded]>;
6781 }
6782
6783 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6784 // model, although the naming is misleading.
6785 let Predicates = [HasAVX] in
6786 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6787                                          int_x86_sse41_phminposuw, loadv2i64,
6788                                          WriteVecIMul>, VEX;
6789 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6790                                          int_x86_sse41_phminposuw, memopv2i64,
6791                                          WriteVecIMul>;
6792
6793 /// SS48I_binop_rm - Simple SSE41 binary operator.
6794 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6795                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6796                           X86MemOperand x86memop, bit Is2Addr = 1,
6797                           OpndItins itins = SSE_INTALU_ITINS_P> {
6798   let isCommutable = 1 in
6799   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6800        (ins RC:$src1, RC:$src2),
6801        !if(Is2Addr,
6802            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6803            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6804        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6805        Sched<[itins.Sched]>;
6806   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6807        (ins RC:$src1, x86memop:$src2),
6808        !if(Is2Addr,
6809            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6810            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6811        [(set RC:$dst,
6812          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6813        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6814 }
6815
6816 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6817 /// types.
6818 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6819                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6820                          PatFrag memop_frag, X86MemOperand x86memop,
6821                          OpndItins itins,
6822                          bit IsCommutable = 0, bit Is2Addr = 1> {
6823   let isCommutable = IsCommutable in
6824   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6825        (ins RC:$src1, RC:$src2),
6826        !if(Is2Addr,
6827            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6828            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6829        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6830        Sched<[itins.Sched]>;
6831   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6832        (ins RC:$src1, x86memop:$src2),
6833        !if(Is2Addr,
6834            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6835            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6836        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6837                                      (bitconvert (memop_frag addr:$src2)))))]>,
6838        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6839 }
6840
6841 let Predicates = [HasAVX, NoVLX] in {
6842   let isCommutable = 0 in
6843   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6844                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6845                                   VEX_4V;
6846   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6847                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6848                                   VEX_4V;
6849   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6850                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6851                                   VEX_4V;
6852   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6853                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6854                                   VEX_4V;
6855   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6856                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6857                                   VEX_4V;
6858   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6859                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6860                                   VEX_4V;
6861   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6862                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6863                                   VEX_4V;
6864   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6865                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6866                                   VEX_4V;
6867   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6868                                    VR128, loadv2i64, i128mem,
6869                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6870 }
6871
6872 let Predicates = [HasAVX2, NoVLX] in {
6873   let isCommutable = 0 in
6874   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6875                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6876                                   VEX_4V, VEX_L;
6877   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6878                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6879                                   VEX_4V, VEX_L;
6880   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6881                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6882                                   VEX_4V, VEX_L;
6883   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6884                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6885                                   VEX_4V, VEX_L;
6886   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6887                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6888                                   VEX_4V, VEX_L;
6889   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6890                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6891                                   VEX_4V, VEX_L;
6892   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6893                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6894                                   VEX_4V, VEX_L;
6895   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6896                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6897                                   VEX_4V, VEX_L;
6898   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6899                                   VR256, loadv4i64, i256mem,
6900                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6901 }
6902
6903 let Constraints = "$src1 = $dst" in {
6904   let isCommutable = 0 in
6905   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6906                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6907   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6908                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6909   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6910                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6911   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6912                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6913   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6914                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6915   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6916                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6917   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6918                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6919   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6920                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6921   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6922                                   VR128, memopv2i64, i128mem,
6923                                   SSE_INTMUL_ITINS_P, 1>;
6924 }
6925
6926 let Predicates = [HasAVX, NoVLX] in {
6927   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6928                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6929                                  VEX_4V;
6930   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6931                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6932                                  VEX_4V;
6933 }
6934 let Predicates = [HasAVX2] in {
6935   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6936                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6937                                   VEX_4V, VEX_L;
6938   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6939                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6940                                   VEX_4V, VEX_L;
6941 }
6942
6943 let Constraints = "$src1 = $dst" in {
6944   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6945                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6946   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6947                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6948 }
6949
6950 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6951 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6952                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6953                  X86MemOperand x86memop, bit Is2Addr = 1,
6954                  OpndItins itins = DEFAULT_ITINS> {
6955   let isCommutable = 1 in
6956   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6957         (ins RC:$src1, RC:$src2, u8imm:$src3),
6958         !if(Is2Addr,
6959             !strconcat(OpcodeStr,
6960                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6961             !strconcat(OpcodeStr,
6962                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6963         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6964         Sched<[itins.Sched]>;
6965   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6966         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6967         !if(Is2Addr,
6968             !strconcat(OpcodeStr,
6969                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6970             !strconcat(OpcodeStr,
6971                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6972         [(set RC:$dst,
6973           (IntId RC:$src1,
6974            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6975         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6976 }
6977
6978 /// SS41I_binop_rmi - SSE 4.1 binary operator with 8-bit immediate
6979 multiclass SS41I_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
6980                            ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6981                            X86MemOperand x86memop, bit Is2Addr = 1,
6982                            OpndItins itins = DEFAULT_ITINS> {
6983   let isCommutable = 1 in
6984   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6985         (ins RC:$src1, RC:$src2, u8imm:$src3),
6986         !if(Is2Addr,
6987             !strconcat(OpcodeStr,
6988                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6989             !strconcat(OpcodeStr,
6990                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6991         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))],
6992         itins.rr>, Sched<[itins.Sched]>;
6993   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6994         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6995         !if(Is2Addr,
6996             !strconcat(OpcodeStr,
6997                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6998             !strconcat(OpcodeStr,
6999                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7000         [(set RC:$dst,
7001           (OpVT (OpNode RC:$src1,
7002                  (bitconvert (memop_frag addr:$src2)), imm:$src3)))], itins.rm>,
7003         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7004 }
7005
7006 let Predicates = [HasAVX] in {
7007   let isCommutable = 0 in {
7008     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7009                                         VR128, loadv2i64, i128mem, 0,
7010                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7011   }
7012
7013   let ExeDomain = SSEPackedSingle in {
7014   defm VBLENDPS : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v4f32,
7015                                   VR128, loadv4f32, f128mem, 0,
7016                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7017   defm VBLENDPSY : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v8f32,
7018                                    VR256, loadv8f32, f256mem, 0,
7019                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7020   }
7021   let ExeDomain = SSEPackedDouble in {
7022   defm VBLENDPD : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v2f64,
7023                                   VR128, loadv2f64, f128mem, 0,
7024                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7025   defm VBLENDPDY : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v4f64,
7026                                    VR256, loadv4f64, f256mem, 0,
7027                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7028   }
7029   defm VPBLENDW : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v8i16,
7030                                   VR128, loadv2i64, i128mem, 0,
7031                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7032
7033   let ExeDomain = SSEPackedSingle in
7034   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7035                                    VR128, loadv4f32, f128mem, 0,
7036                                    SSE_DPPS_ITINS>, VEX_4V;
7037   let ExeDomain = SSEPackedDouble in
7038   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7039                                    VR128, loadv2f64, f128mem, 0,
7040                                    SSE_DPPS_ITINS>, VEX_4V;
7041   let ExeDomain = SSEPackedSingle in
7042   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7043                                     VR256, loadv8f32, i256mem, 0,
7044                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7045 }
7046
7047 let Predicates = [HasAVX2] in {
7048   let isCommutable = 0 in {
7049   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7050                                   VR256, loadv4i64, i256mem, 0,
7051                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7052   }
7053   defm VPBLENDWY : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v16i16,
7054                                    VR256, loadv4i64, i256mem, 0,
7055                                    DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7056 }
7057
7058 let Constraints = "$src1 = $dst" in {
7059   let isCommutable = 0 in {
7060   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7061                                      VR128, memopv2i64, i128mem,
7062                                      1, SSE_MPSADBW_ITINS>;
7063   }
7064   let ExeDomain = SSEPackedSingle in
7065   defm BLENDPS : SS41I_binop_rmi<0x0C, "blendps", X86Blendi, v4f32,
7066                                  VR128, memopv4f32, f128mem,
7067                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7068   let ExeDomain = SSEPackedDouble in
7069   defm BLENDPD : SS41I_binop_rmi<0x0D, "blendpd", X86Blendi, v2f64,
7070                                  VR128, memopv2f64, f128mem,
7071                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7072   defm PBLENDW : SS41I_binop_rmi<0x0E, "pblendw", X86Blendi, v8i16,
7073                                  VR128, memopv2i64, i128mem,
7074                                  1, SSE_INTALU_ITINS_BLEND_P>;
7075   let ExeDomain = SSEPackedSingle in
7076   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7077                                   VR128, memopv4f32, f128mem, 1,
7078                                   SSE_DPPS_ITINS>;
7079   let ExeDomain = SSEPackedDouble in
7080   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7081                                   VR128, memopv2f64, f128mem, 1,
7082                                   SSE_DPPD_ITINS>;
7083 }
7084
7085 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7086 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7087                                     RegisterClass RC, X86MemOperand x86memop,
7088                                     PatFrag mem_frag, Intrinsic IntId,
7089                                     X86FoldableSchedWrite Sched> {
7090   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7091                   (ins RC:$src1, RC:$src2, RC:$src3),
7092                   !strconcat(OpcodeStr,
7093                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7094                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7095                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7096                 Sched<[Sched]>;
7097
7098   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7099                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7100                   !strconcat(OpcodeStr,
7101                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7102                   [(set RC:$dst,
7103                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7104                                RC:$src3))],
7105                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7106                 Sched<[Sched.Folded, ReadAfterLd]>;
7107 }
7108
7109 let Predicates = [HasAVX] in {
7110 let ExeDomain = SSEPackedDouble in {
7111 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7112                                            loadv2f64, int_x86_sse41_blendvpd,
7113                                            WriteFVarBlend>;
7114 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7115                                   loadv4f64, int_x86_avx_blendv_pd_256,
7116                                   WriteFVarBlend>, VEX_L;
7117 } // ExeDomain = SSEPackedDouble
7118 let ExeDomain = SSEPackedSingle in {
7119 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7120                                            loadv4f32, int_x86_sse41_blendvps,
7121                                            WriteFVarBlend>;
7122 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7123                                   loadv8f32, int_x86_avx_blendv_ps_256,
7124                                   WriteFVarBlend>, VEX_L;
7125 } // ExeDomain = SSEPackedSingle
7126 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7127                                            loadv2i64, int_x86_sse41_pblendvb,
7128                                            WriteVarBlend>;
7129 }
7130
7131 let Predicates = [HasAVX2] in {
7132 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7133                                       loadv4i64, int_x86_avx2_pblendvb,
7134                                       WriteVarBlend>, VEX_L;
7135 }
7136
7137 let Predicates = [HasAVX] in {
7138   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7139                             (v16i8 VR128:$src2))),
7140             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7141   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7142                             (v4i32 VR128:$src2))),
7143             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7144   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7145                             (v4f32 VR128:$src2))),
7146             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7147   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7148                             (v2i64 VR128:$src2))),
7149             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7150   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7151                             (v2f64 VR128:$src2))),
7152             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7153   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7154                             (v8i32 VR256:$src2))),
7155             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7156   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7157                             (v8f32 VR256:$src2))),
7158             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7159   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7160                             (v4i64 VR256:$src2))),
7161             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7162   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7163                             (v4f64 VR256:$src2))),
7164             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7165 }
7166
7167 let Predicates = [HasAVX2] in {
7168   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7169                             (v32i8 VR256:$src2))),
7170             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7171 }
7172
7173 // Patterns
7174 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7175 // on targets where they have equal performance. These were changed to use
7176 // blends because blends have better throughput on SandyBridge and Haswell, but
7177 // movs[s/d] are 1-2 byte shorter instructions.
7178 let Predicates = [UseAVX] in {
7179   let AddedComplexity = 15 in {
7180   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7181   // MOVS{S,D} to the lower bits.
7182   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7183             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7184   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7185             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7186   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7187             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7188   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7189             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7190
7191   // Move low f32 and clear high bits.
7192   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7193             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7194
7195   // Move low f64 and clear high bits.
7196   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7197             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7198   }
7199
7200   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7201                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7202             (SUBREG_TO_REG (i32 0),
7203                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7204                            sub_xmm)>;
7205   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7206                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7207             (SUBREG_TO_REG (i64 0),
7208                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7209                            sub_xmm)>;
7210
7211   // These will incur an FP/int domain crossing penalty, but it may be the only
7212   // way without AVX2. Do not add any complexity because we may be able to match
7213   // more optimal patterns defined earlier in this file.
7214   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7215             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7216   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7217             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7218 }
7219
7220 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7221 // on targets where they have equal performance. These were changed to use
7222 // blends because blends have better throughput on SandyBridge and Haswell, but
7223 // movs[s/d] are 1-2 byte shorter instructions.
7224 let Predicates = [UseSSE41] in {
7225   // With SSE41 we can use blends for these patterns.
7226   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7227             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7228   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7229             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7230   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7231             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7232 }
7233
7234
7235 /// SS41I_ternary_int - SSE 4.1 ternary operator
7236 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7237   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7238                                X86MemOperand x86memop, Intrinsic IntId,
7239                                OpndItins itins = DEFAULT_ITINS> {
7240     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7241                     (ins VR128:$src1, VR128:$src2),
7242                     !strconcat(OpcodeStr,
7243                      "\t{$src2, $dst|$dst, $src2}"),
7244                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7245                     itins.rr>, Sched<[itins.Sched]>;
7246
7247     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7248                     (ins VR128:$src1, x86memop:$src2),
7249                     !strconcat(OpcodeStr,
7250                      "\t{$src2, $dst|$dst, $src2}"),
7251                     [(set VR128:$dst,
7252                       (IntId VR128:$src1,
7253                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7254                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7255   }
7256 }
7257
7258 let ExeDomain = SSEPackedDouble in
7259 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7260                                   int_x86_sse41_blendvpd,
7261                                   DEFAULT_ITINS_FBLENDSCHED>;
7262 let ExeDomain = SSEPackedSingle in
7263 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7264                                   int_x86_sse41_blendvps,
7265                                   DEFAULT_ITINS_FBLENDSCHED>;
7266 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7267                                   int_x86_sse41_pblendvb,
7268                                   DEFAULT_ITINS_VARBLENDSCHED>;
7269
7270 // Aliases with the implicit xmm0 argument
7271 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7272                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7273 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7274                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7275 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7276                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7277 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7278                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7279 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7280                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7281 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7282                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7283
7284 let Predicates = [UseSSE41] in {
7285   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7286                             (v16i8 VR128:$src2))),
7287             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7288   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7289                             (v4i32 VR128:$src2))),
7290             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7291   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7292                             (v4f32 VR128:$src2))),
7293             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7294   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7295                             (v2i64 VR128:$src2))),
7296             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7297   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7298                             (v2f64 VR128:$src2))),
7299             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7300 }
7301
7302 let SchedRW = [WriteLoad] in {
7303 let Predicates = [HasAVX] in
7304 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7305                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7306                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7307                        VEX;
7308 let Predicates = [HasAVX2] in
7309 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7310                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7311                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7312                          VEX, VEX_L;
7313 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7314                        "movntdqa\t{$src, $dst|$dst, $src}",
7315                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7316 } // SchedRW
7317
7318 //===----------------------------------------------------------------------===//
7319 // SSE4.2 - Compare Instructions
7320 //===----------------------------------------------------------------------===//
7321
7322 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7323 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7324                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7325                           X86MemOperand x86memop, bit Is2Addr = 1> {
7326   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7327        (ins RC:$src1, RC:$src2),
7328        !if(Is2Addr,
7329            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7330            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7331        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7332   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7333        (ins RC:$src1, x86memop:$src2),
7334        !if(Is2Addr,
7335            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7336            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7337        [(set RC:$dst,
7338          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7339 }
7340
7341 let Predicates = [HasAVX] in
7342   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7343                                  loadv2i64, i128mem, 0>, VEX_4V;
7344
7345 let Predicates = [HasAVX2] in
7346   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7347                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7348
7349 let Constraints = "$src1 = $dst" in
7350   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7351                                 memopv2i64, i128mem>;
7352
7353 //===----------------------------------------------------------------------===//
7354 // SSE4.2 - String/text Processing Instructions
7355 //===----------------------------------------------------------------------===//
7356
7357 // Packed Compare Implicit Length Strings, Return Mask
7358 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7359   def REG : PseudoI<(outs VR128:$dst),
7360                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7361     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7362                                                   imm:$src3))]>;
7363   def MEM : PseudoI<(outs VR128:$dst),
7364                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7365     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7366                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7367 }
7368
7369 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7370   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7371                          Requires<[HasAVX]>;
7372   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7373                          Requires<[UseSSE42]>;
7374 }
7375
7376 multiclass pcmpistrm_SS42AI<string asm> {
7377   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7378     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7379     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7380     []>, Sched<[WritePCmpIStrM]>;
7381   let mayLoad = 1 in
7382   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7383     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7384     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7385     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7386 }
7387
7388 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7389   let Predicates = [HasAVX] in
7390   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7391   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7392 }
7393
7394 // Packed Compare Explicit Length Strings, Return Mask
7395 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7396   def REG : PseudoI<(outs VR128:$dst),
7397                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7398     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7399                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7400   def MEM : PseudoI<(outs VR128:$dst),
7401                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7402     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7403                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7404 }
7405
7406 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7407   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7408                          Requires<[HasAVX]>;
7409   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7410                          Requires<[UseSSE42]>;
7411 }
7412
7413 multiclass SS42AI_pcmpestrm<string asm> {
7414   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7415     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7416     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7417     []>, Sched<[WritePCmpEStrM]>;
7418   let mayLoad = 1 in
7419   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7420     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7421     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7422     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7423 }
7424
7425 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7426   let Predicates = [HasAVX] in
7427   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7428   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7429 }
7430
7431 // Packed Compare Implicit Length Strings, Return Index
7432 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7433   def REG : PseudoI<(outs GR32:$dst),
7434                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7435     [(set GR32:$dst, EFLAGS,
7436       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7437   def MEM : PseudoI<(outs GR32:$dst),
7438                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7439     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7440                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7441 }
7442
7443 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7444   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7445                       Requires<[HasAVX]>;
7446   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7447                       Requires<[UseSSE42]>;
7448 }
7449
7450 multiclass SS42AI_pcmpistri<string asm> {
7451   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7452     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7453     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7454     []>, Sched<[WritePCmpIStrI]>;
7455   let mayLoad = 1 in
7456   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7457     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7458     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7459     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7460 }
7461
7462 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7463   let Predicates = [HasAVX] in
7464   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7465   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7466 }
7467
7468 // Packed Compare Explicit Length Strings, Return Index
7469 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7470   def REG : PseudoI<(outs GR32:$dst),
7471                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7472     [(set GR32:$dst, EFLAGS,
7473       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7474   def MEM : PseudoI<(outs GR32:$dst),
7475                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7476     [(set GR32:$dst, EFLAGS,
7477       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7478        imm:$src5))]>;
7479 }
7480
7481 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7482   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7483                       Requires<[HasAVX]>;
7484   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7485                       Requires<[UseSSE42]>;
7486 }
7487
7488 multiclass SS42AI_pcmpestri<string asm> {
7489   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7490     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7491     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7492     []>, Sched<[WritePCmpEStrI]>;
7493   let mayLoad = 1 in
7494   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7495     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7496     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7497     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7498 }
7499
7500 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7501   let Predicates = [HasAVX] in
7502   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7503   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7504 }
7505
7506 //===----------------------------------------------------------------------===//
7507 // SSE4.2 - CRC Instructions
7508 //===----------------------------------------------------------------------===//
7509
7510 // No CRC instructions have AVX equivalents
7511
7512 // crc intrinsic instruction
7513 // This set of instructions are only rm, the only difference is the size
7514 // of r and m.
7515 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7516                    RegisterClass RCIn, SDPatternOperator Int> :
7517   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7518          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7519          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7520          Sched<[WriteFAdd]>;
7521
7522 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7523                    X86MemOperand x86memop, SDPatternOperator Int> :
7524   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7525          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7526          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7527          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7528
7529 let Constraints = "$src1 = $dst" in {
7530   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7531                                  int_x86_sse42_crc32_32_8>;
7532   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7533                                  int_x86_sse42_crc32_32_8>;
7534   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7535                                  int_x86_sse42_crc32_32_16>, OpSize16;
7536   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7537                                  int_x86_sse42_crc32_32_16>, OpSize16;
7538   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7539                                  int_x86_sse42_crc32_32_32>, OpSize32;
7540   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7541                                  int_x86_sse42_crc32_32_32>, OpSize32;
7542   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7543                                  int_x86_sse42_crc32_64_64>, REX_W;
7544   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7545                                  int_x86_sse42_crc32_64_64>, REX_W;
7546   let hasSideEffects = 0 in {
7547     let mayLoad = 1 in
7548     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7549                                    null_frag>, REX_W;
7550     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7551                                    null_frag>, REX_W;
7552   }
7553 }
7554
7555 //===----------------------------------------------------------------------===//
7556 // SHA-NI Instructions
7557 //===----------------------------------------------------------------------===//
7558
7559 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7560                       bit UsesXMM0 = 0> {
7561   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7562              (ins VR128:$src1, VR128:$src2),
7563              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7564              [!if(UsesXMM0,
7565                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7566                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7567
7568   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7569              (ins VR128:$src1, i128mem:$src2),
7570              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7571              [!if(UsesXMM0,
7572                   (set VR128:$dst, (IntId VR128:$src1,
7573                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7574                   (set VR128:$dst, (IntId VR128:$src1,
7575                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7576 }
7577
7578 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7579   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7580                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7581                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7582                          [(set VR128:$dst,
7583                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7584                             (i8 imm:$src3)))]>, TA;
7585   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7586                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7587                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7588                          [(set VR128:$dst,
7589                            (int_x86_sha1rnds4 VR128:$src1,
7590                             (bc_v4i32 (memopv2i64 addr:$src2)),
7591                             (i8 imm:$src3)))]>, TA;
7592
7593   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7594   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7595   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7596
7597   let Uses=[XMM0] in
7598   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7599
7600   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7601   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7602 }
7603
7604 // Aliases with explicit %xmm0
7605 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7606                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7607 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7608                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7609
7610 //===----------------------------------------------------------------------===//
7611 // AES-NI Instructions
7612 //===----------------------------------------------------------------------===//
7613
7614 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7615                              PatFrag ld_frag, bit Is2Addr = 1> {
7616   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7617        (ins VR128:$src1, VR128:$src2),
7618        !if(Is2Addr,
7619            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7620            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7621        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7622        Sched<[WriteAESDecEnc]>;
7623   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7624        (ins VR128:$src1, i128mem:$src2),
7625        !if(Is2Addr,
7626            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7627            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7628        [(set VR128:$dst,
7629          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7630        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7631 }
7632
7633 // Perform One Round of an AES Encryption/Decryption Flow
7634 let Predicates = [HasAVX, HasAES] in {
7635   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7636                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7637   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7638                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7639   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7640                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7641   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7642                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7643 }
7644
7645 let Constraints = "$src1 = $dst" in {
7646   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7647                          int_x86_aesni_aesenc, memopv2i64>;
7648   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7649                          int_x86_aesni_aesenclast, memopv2i64>;
7650   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7651                          int_x86_aesni_aesdec, memopv2i64>;
7652   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7653                          int_x86_aesni_aesdeclast, memopv2i64>;
7654 }
7655
7656 // Perform the AES InvMixColumn Transformation
7657 let Predicates = [HasAVX, HasAES] in {
7658   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7659       (ins VR128:$src1),
7660       "vaesimc\t{$src1, $dst|$dst, $src1}",
7661       [(set VR128:$dst,
7662         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7663       VEX;
7664   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7665       (ins i128mem:$src1),
7666       "vaesimc\t{$src1, $dst|$dst, $src1}",
7667       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7668       Sched<[WriteAESIMCLd]>, VEX;
7669 }
7670 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7671   (ins VR128:$src1),
7672   "aesimc\t{$src1, $dst|$dst, $src1}",
7673   [(set VR128:$dst,
7674     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7675 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7676   (ins i128mem:$src1),
7677   "aesimc\t{$src1, $dst|$dst, $src1}",
7678   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7679   Sched<[WriteAESIMCLd]>;
7680
7681 // AES Round Key Generation Assist
7682 let Predicates = [HasAVX, HasAES] in {
7683   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7684       (ins VR128:$src1, u8imm:$src2),
7685       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7686       [(set VR128:$dst,
7687         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7688       Sched<[WriteAESKeyGen]>, VEX;
7689   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7690       (ins i128mem:$src1, u8imm:$src2),
7691       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7692       [(set VR128:$dst,
7693         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7694       Sched<[WriteAESKeyGenLd]>, VEX;
7695 }
7696 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7697   (ins VR128:$src1, u8imm:$src2),
7698   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7699   [(set VR128:$dst,
7700     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7701   Sched<[WriteAESKeyGen]>;
7702 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7703   (ins i128mem:$src1, u8imm:$src2),
7704   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7705   [(set VR128:$dst,
7706     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7707   Sched<[WriteAESKeyGenLd]>;
7708
7709 //===----------------------------------------------------------------------===//
7710 // PCLMUL Instructions
7711 //===----------------------------------------------------------------------===//
7712
7713 // AVX carry-less Multiplication instructions
7714 let isCommutable = 1 in
7715 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7716            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7717            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7718            [(set VR128:$dst,
7719              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7720            Sched<[WriteCLMul]>;
7721
7722 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7723            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7724            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7725            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7726                               (loadv2i64 addr:$src2), imm:$src3))]>,
7727            Sched<[WriteCLMulLd, ReadAfterLd]>;
7728
7729 // Carry-less Multiplication instructions
7730 let Constraints = "$src1 = $dst" in {
7731 let isCommutable = 1 in
7732 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7733            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7734            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7735            [(set VR128:$dst,
7736              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7737              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7738
7739 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7740            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7741            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7742            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7743                               (memopv2i64 addr:$src2), imm:$src3))],
7744                               IIC_SSE_PCLMULQDQ_RM>,
7745            Sched<[WriteCLMulLd, ReadAfterLd]>;
7746 } // Constraints = "$src1 = $dst"
7747
7748
7749 multiclass pclmul_alias<string asm, int immop> {
7750   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7751                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7752
7753   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7754                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7755
7756   def : InstAlias<!strconcat("vpclmul", asm,
7757                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7758                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7759                   0>;
7760
7761   def : InstAlias<!strconcat("vpclmul", asm,
7762                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7763                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7764                   0>;
7765 }
7766 defm : pclmul_alias<"hqhq", 0x11>;
7767 defm : pclmul_alias<"hqlq", 0x01>;
7768 defm : pclmul_alias<"lqhq", 0x10>;
7769 defm : pclmul_alias<"lqlq", 0x00>;
7770
7771 //===----------------------------------------------------------------------===//
7772 // SSE4A Instructions
7773 //===----------------------------------------------------------------------===//
7774
7775 let Predicates = [HasSSE4A] in {
7776
7777 let Constraints = "$src = $dst" in {
7778 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7779                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7780                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7781                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7782                                     imm:$idx))]>, PD;
7783 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7784               (ins VR128:$src, VR128:$mask),
7785               "extrq\t{$mask, $src|$src, $mask}",
7786               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7787                                  VR128:$mask))]>, PD;
7788
7789 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7790                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7791                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7792                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7793                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7794 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7795                  (ins VR128:$src, VR128:$mask),
7796                  "insertq\t{$mask, $src|$src, $mask}",
7797                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7798                                     VR128:$mask))]>, XD;
7799 }
7800
7801 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7802                 "movntss\t{$src, $dst|$dst, $src}",
7803                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7804
7805 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7806                 "movntsd\t{$src, $dst|$dst, $src}",
7807                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7808 }
7809
7810 //===----------------------------------------------------------------------===//
7811 // AVX Instructions
7812 //===----------------------------------------------------------------------===//
7813
7814 //===----------------------------------------------------------------------===//
7815 // VBROADCAST - Load from memory and broadcast to all elements of the
7816 //              destination operand
7817 //
7818 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7819                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
7820   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7821         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7822         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
7823
7824 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
7825                            X86MemOperand x86memop, ValueType VT,
7826                            PatFrag ld_frag, SchedWrite Sched> :
7827   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7828         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7829         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7830         Sched<[Sched]>, VEX {
7831     let mayLoad = 1;
7832 }
7833
7834 // AVX2 adds register forms
7835 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7836                          Intrinsic Int, SchedWrite Sched> :
7837   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7838          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7839          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
7840
7841 let ExeDomain = SSEPackedSingle in {
7842   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
7843                                              f32mem, v4f32, loadf32, WriteLoad>;
7844   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
7845                                              f32mem, v8f32, loadf32,
7846                                              WriteFShuffleLd>, VEX_L;
7847 }
7848 let ExeDomain = SSEPackedDouble in
7849 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
7850                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7851 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7852                                    int_x86_avx_vbroadcastf128_pd_256,
7853                                    WriteFShuffleLd>, VEX_L;
7854
7855 let ExeDomain = SSEPackedSingle in {
7856   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7857                                            int_x86_avx2_vbroadcast_ss_ps,
7858                                            WriteFShuffle>;
7859   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7860                                       int_x86_avx2_vbroadcast_ss_ps_256,
7861                                       WriteFShuffle256>, VEX_L;
7862 }
7863 let ExeDomain = SSEPackedDouble in
7864 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7865                                       int_x86_avx2_vbroadcast_sd_pd_256,
7866                                       WriteFShuffle256>, VEX_L;
7867
7868 let Predicates = [HasAVX2] in
7869 def VBROADCASTI128 : avx_broadcast_no_int<0x5A, "vbroadcasti128", VR256,
7870                                           i128mem, v4i64, loadv2i64,
7871                                           WriteLoad>, VEX_L;
7872
7873 let Predicates = [HasAVX] in
7874 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7875           (VBROADCASTF128 addr:$src)>;
7876
7877
7878 //===----------------------------------------------------------------------===//
7879 // VINSERTF128 - Insert packed floating-point values
7880 //
7881 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7882 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7883           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7884           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7885           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7886 let mayLoad = 1 in
7887 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7888           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7889           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7890           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7891 }
7892
7893 let Predicates = [HasAVX] in {
7894 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7895                                    (iPTR imm)),
7896           (VINSERTF128rr VR256:$src1, VR128:$src2,
7897                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7898 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7899                                    (iPTR imm)),
7900           (VINSERTF128rr VR256:$src1, VR128:$src2,
7901                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7902
7903 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7904                                    (iPTR imm)),
7905           (VINSERTF128rm VR256:$src1, addr:$src2,
7906                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7907 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7908                                    (iPTR imm)),
7909           (VINSERTF128rm VR256:$src1, addr:$src2,
7910                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7911 }
7912
7913 let Predicates = [HasAVX1Only] in {
7914 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7915                                    (iPTR imm)),
7916           (VINSERTF128rr VR256:$src1, VR128:$src2,
7917                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7918 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7919                                    (iPTR imm)),
7920           (VINSERTF128rr VR256:$src1, VR128:$src2,
7921                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7922 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7923                                    (iPTR imm)),
7924           (VINSERTF128rr VR256:$src1, VR128:$src2,
7925                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7926 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7927                                    (iPTR imm)),
7928           (VINSERTF128rr VR256:$src1, VR128:$src2,
7929                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7930
7931 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7932                                    (iPTR imm)),
7933           (VINSERTF128rm VR256:$src1, addr:$src2,
7934                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7935 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7936                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7937                                    (iPTR imm)),
7938           (VINSERTF128rm VR256:$src1, addr:$src2,
7939                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7940 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7941                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7942                                    (iPTR imm)),
7943           (VINSERTF128rm VR256:$src1, addr:$src2,
7944                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7945 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7946                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7947                                    (iPTR imm)),
7948           (VINSERTF128rm VR256:$src1, addr:$src2,
7949                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7950 }
7951
7952 //===----------------------------------------------------------------------===//
7953 // VEXTRACTF128 - Extract packed floating-point values
7954 //
7955 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7956 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7957           (ins VR256:$src1, u8imm:$src2),
7958           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7959           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
7960 let mayStore = 1 in
7961 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7962           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
7963           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7964           []>, Sched<[WriteStore]>, VEX, VEX_L;
7965 }
7966
7967 // AVX1 patterns
7968 let Predicates = [HasAVX] in {
7969 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7970           (v4f32 (VEXTRACTF128rr
7971                     (v8f32 VR256:$src1),
7972                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7973 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7974           (v2f64 (VEXTRACTF128rr
7975                     (v4f64 VR256:$src1),
7976                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7977
7978 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7979                          (iPTR imm))), addr:$dst),
7980           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7981            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7982 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7983                          (iPTR imm))), addr:$dst),
7984           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7985            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7986 }
7987
7988 let Predicates = [HasAVX1Only] in {
7989 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7990           (v2i64 (VEXTRACTF128rr
7991                   (v4i64 VR256:$src1),
7992                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7993 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7994           (v4i32 (VEXTRACTF128rr
7995                   (v8i32 VR256:$src1),
7996                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7997 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7998           (v8i16 (VEXTRACTF128rr
7999                   (v16i16 VR256:$src1),
8000                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8001 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8002           (v16i8 (VEXTRACTF128rr
8003                   (v32i8 VR256:$src1),
8004                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8005
8006 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8007                                 (iPTR imm))), addr:$dst),
8008           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8009            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8010 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8011                                 (iPTR imm))), addr:$dst),
8012           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8013            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8014 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8015                                 (iPTR imm))), addr:$dst),
8016           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8017            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8018 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8019                                 (iPTR imm))), addr:$dst),
8020           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8021            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8022 }
8023
8024 //===----------------------------------------------------------------------===//
8025 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8026 //
8027 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8028                           Intrinsic IntLd, Intrinsic IntLd256,
8029                           Intrinsic IntSt, Intrinsic IntSt256> {
8030   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8031              (ins VR128:$src1, f128mem:$src2),
8032              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8033              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8034              VEX_4V;
8035   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8036              (ins VR256:$src1, f256mem:$src2),
8037              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8038              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8039              VEX_4V, VEX_L;
8040   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8041              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8042              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8043              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8044   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8045              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8046              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8047              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8048 }
8049
8050 let ExeDomain = SSEPackedSingle in
8051 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8052                                  int_x86_avx_maskload_ps,
8053                                  int_x86_avx_maskload_ps_256,
8054                                  int_x86_avx_maskstore_ps,
8055                                  int_x86_avx_maskstore_ps_256>;
8056 let ExeDomain = SSEPackedDouble in
8057 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8058                                  int_x86_avx_maskload_pd,
8059                                  int_x86_avx_maskload_pd_256,
8060                                  int_x86_avx_maskstore_pd,
8061                                  int_x86_avx_maskstore_pd_256>;
8062
8063 //===----------------------------------------------------------------------===//
8064 // VPERMIL - Permute Single and Double Floating-Point Values
8065 //
8066 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8067                       RegisterClass RC, X86MemOperand x86memop_f,
8068                       X86MemOperand x86memop_i, PatFrag i_frag,
8069                       Intrinsic IntVar, ValueType vt> {
8070   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8071              (ins RC:$src1, RC:$src2),
8072              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8073              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8074              Sched<[WriteFShuffle]>;
8075   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8076              (ins RC:$src1, x86memop_i:$src2),
8077              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8078              [(set RC:$dst, (IntVar RC:$src1,
8079                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8080              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8081
8082   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8083              (ins RC:$src1, u8imm:$src2),
8084              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8085              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8086              Sched<[WriteFShuffle]>;
8087   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8088              (ins x86memop_f:$src1, u8imm:$src2),
8089              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8090              [(set RC:$dst,
8091                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8092              Sched<[WriteFShuffleLd]>;
8093 }
8094
8095 let ExeDomain = SSEPackedSingle in {
8096   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8097                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8098   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8099                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8100 }
8101 let ExeDomain = SSEPackedDouble in {
8102   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8103                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8104   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8105                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8106 }
8107
8108 let Predicates = [HasAVX] in {
8109 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8110           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8111 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8112           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8113 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8114           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8115 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8116           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8117
8118 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8119           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8120 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8121           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8122 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8123                                (i8 imm:$imm))),
8124           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8125 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8126           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8127
8128 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8129           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8130 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8131           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8132 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8133           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8134 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8135           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8136
8137 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8138           (VPERMILPDri VR128:$src1, imm:$imm)>;
8139 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8140           (VPERMILPDmi addr:$src1, imm:$imm)>;
8141 }
8142
8143 //===----------------------------------------------------------------------===//
8144 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8145 //
8146 let ExeDomain = SSEPackedSingle in {
8147 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8148           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8149           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8150           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8151                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8152           Sched<[WriteFShuffle]>;
8153 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8154           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8155           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8156           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8157                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8158           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8159 }
8160
8161 let Predicates = [HasAVX] in {
8162 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8163           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8164 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8165                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8166           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8167 }
8168
8169 let Predicates = [HasAVX1Only] in {
8170 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8171           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8172 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8173           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8174 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8175           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8176 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8177           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8178
8179 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8180                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8181           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8182 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8183                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8184           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8185 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8186                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8187           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8188 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8189                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8190           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8191 }
8192
8193 //===----------------------------------------------------------------------===//
8194 // VZERO - Zero YMM registers
8195 //
8196 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8197             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8198   // Zero All YMM registers
8199   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8200                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8201
8202   // Zero Upper bits of YMM registers
8203   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8204                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8205 }
8206
8207 //===----------------------------------------------------------------------===//
8208 // Half precision conversion instructions
8209 //===----------------------------------------------------------------------===//
8210 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8211   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8212              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8213              [(set RC:$dst, (Int VR128:$src))]>,
8214              T8PD, VEX, Sched<[WriteCvtF2F]>;
8215   let hasSideEffects = 0, mayLoad = 1 in
8216   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8217              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8218              Sched<[WriteCvtF2FLd]>;
8219 }
8220
8221 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8222   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8223                (ins RC:$src1, i32u8imm:$src2),
8224                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8225                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8226                TAPD, VEX, Sched<[WriteCvtF2F]>;
8227   let hasSideEffects = 0, mayStore = 1,
8228       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8229   def mr : Ii8<0x1D, MRMDestMem, (outs),
8230                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8231                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8232                TAPD, VEX;
8233 }
8234
8235 let Predicates = [HasF16C] in {
8236   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8237   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8238   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8239   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8240
8241   // Pattern match vcvtph2ps of a scalar i64 load.
8242   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8243             (VCVTPH2PSrm addr:$src)>;
8244   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8245             (VCVTPH2PSrm addr:$src)>;
8246 }
8247
8248 // Patterns for  matching conversions from float to half-float and vice versa.
8249 let Predicates = [HasF16C] in {
8250   def : Pat<(fp_to_f16 FR32:$src),
8251             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8252               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8253
8254   def : Pat<(f16_to_fp GR16:$src),
8255             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8256               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8257
8258   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8259             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8260               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8261 }
8262
8263 //===----------------------------------------------------------------------===//
8264 // AVX2 Instructions
8265 //===----------------------------------------------------------------------===//
8266
8267 /// AVX2_binop_rmi - AVX2 binary operator with 8-bit immediate
8268 multiclass AVX2_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
8269                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
8270                           X86MemOperand x86memop> {
8271   let isCommutable = 1 in
8272   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8273         (ins RC:$src1, RC:$src2, u8imm:$src3),
8274         !strconcat(OpcodeStr,
8275             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8276         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))]>,
8277         Sched<[WriteBlend]>, VEX_4V;
8278   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8279         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8280         !strconcat(OpcodeStr,
8281             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8282         [(set RC:$dst,
8283           (OpVT (OpNode RC:$src1,
8284            (bitconvert (memop_frag addr:$src2)), imm:$src3)))]>,
8285         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8286 }
8287
8288 defm VPBLENDD : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v4i32,
8289                                VR128, loadv2i64, i128mem>;
8290 defm VPBLENDDY : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v8i32,
8291                                 VR256, loadv4i64, i256mem>, VEX_L;
8292
8293 //===----------------------------------------------------------------------===//
8294 // VPBROADCAST - Load from memory and broadcast to all elements of the
8295 //               destination operand
8296 //
8297 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8298                           X86MemOperand x86memop, PatFrag ld_frag,
8299                           Intrinsic Int128, Intrinsic Int256> {
8300   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8301                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8302                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8303                   Sched<[WriteShuffle]>, VEX;
8304   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8305                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8306                   [(set VR128:$dst,
8307                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8308                   Sched<[WriteLoad]>, VEX;
8309   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8310                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8311                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8312                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8313   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8314                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8315                    [(set VR256:$dst,
8316                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8317                    Sched<[WriteLoad]>, VEX, VEX_L;
8318 }
8319
8320 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8321                                     int_x86_avx2_pbroadcastb_128,
8322                                     int_x86_avx2_pbroadcastb_256>;
8323 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8324                                     int_x86_avx2_pbroadcastw_128,
8325                                     int_x86_avx2_pbroadcastw_256>;
8326 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8327                                     int_x86_avx2_pbroadcastd_128,
8328                                     int_x86_avx2_pbroadcastd_256>;
8329 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8330                                     int_x86_avx2_pbroadcastq_128,
8331                                     int_x86_avx2_pbroadcastq_256>;
8332
8333 let Predicates = [HasAVX2] in {
8334   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8335           (VPBROADCASTBrm addr:$src)>;
8336   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8337           (VPBROADCASTBYrm addr:$src)>;
8338   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8339           (VPBROADCASTWrm addr:$src)>;
8340   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8341           (VPBROADCASTWYrm addr:$src)>;
8342   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8343           (VPBROADCASTDrm addr:$src)>;
8344   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8345           (VPBROADCASTDYrm addr:$src)>;
8346   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8347           (VPBROADCASTQrm addr:$src)>;
8348   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8349           (VPBROADCASTQYrm addr:$src)>;
8350
8351   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8352           (VPBROADCASTBrr VR128:$src)>;
8353   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8354           (VPBROADCASTBYrr VR128:$src)>;
8355   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8356           (VPBROADCASTWrr VR128:$src)>;
8357   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8358           (VPBROADCASTWYrr VR128:$src)>;
8359   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8360           (VPBROADCASTDrr VR128:$src)>;
8361   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8362           (VPBROADCASTDYrr VR128:$src)>;
8363   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8364           (VPBROADCASTQrr VR128:$src)>;
8365   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8366           (VPBROADCASTQYrr VR128:$src)>;
8367   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8368           (VBROADCASTSSrr VR128:$src)>;
8369   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8370           (VBROADCASTSSYrr VR128:$src)>;
8371   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8372           (VPBROADCASTQrr VR128:$src)>;
8373   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8374           (VBROADCASTSDYrr VR128:$src)>;
8375
8376   // Provide aliases for broadcast from the same register class that
8377   // automatically does the extract.
8378   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8379             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8380                                                     sub_xmm)))>;
8381   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8382             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8383                                                     sub_xmm)))>;
8384   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8385             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8386                                                     sub_xmm)))>;
8387   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8388             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8389                                                     sub_xmm)))>;
8390   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8391             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8392                                                     sub_xmm)))>;
8393   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8394             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8395                                                     sub_xmm)))>;
8396
8397   // Provide fallback in case the load node that is used in the patterns above
8398   // is used by additional users, which prevents the pattern selection.
8399   let AddedComplexity = 20 in {
8400     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8401               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8402     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8403               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8404     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8405               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8406
8407     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8408               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8409     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8410               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8411     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8412               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8413
8414     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8415           (VPBROADCASTBrr (COPY_TO_REGCLASS
8416                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8417                            VR128))>;
8418     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8419           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8420                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8421                             VR128))>;
8422
8423     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8424           (VPBROADCASTWrr (COPY_TO_REGCLASS
8425                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8426                            VR128))>;
8427     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8428           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8429                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8430                             VR128))>;
8431
8432     // The patterns for VPBROADCASTD are not needed because they would match
8433     // the exact same thing as VBROADCASTSS patterns.
8434
8435     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8436           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8437     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8438   }
8439 }
8440
8441 // AVX1 broadcast patterns
8442 let Predicates = [HasAVX1Only] in {
8443 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8444           (VBROADCASTSSYrm addr:$src)>;
8445 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8446           (VBROADCASTSDYrm addr:$src)>;
8447 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8448           (VBROADCASTSSrm addr:$src)>;
8449 }
8450
8451 let Predicates = [HasAVX] in {
8452   // Provide fallback in case the load node that is used in the patterns above
8453   // is used by additional users, which prevents the pattern selection.
8454   let AddedComplexity = 20 in {
8455   // 128bit broadcasts:
8456   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8457             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8458   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8459             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8460               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8461               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8462   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8463             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8464               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8465               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8466
8467   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8468             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8469   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8470             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8471               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8472               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8473   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8474             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8475               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8476               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8477   }
8478
8479   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8480             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8481   def : Pat<(v2i64 (X86VBroadcast i64:$src)),
8482             (VMOVDDUPrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8483 }
8484
8485 //===----------------------------------------------------------------------===//
8486 // VPERM - Permute instructions
8487 //
8488
8489 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8490                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8491   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8492                    (ins VR256:$src1, VR256:$src2),
8493                    !strconcat(OpcodeStr,
8494                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8495                    [(set VR256:$dst,
8496                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8497                    Sched<[Sched]>, VEX_4V, VEX_L;
8498   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8499                    (ins VR256:$src1, i256mem:$src2),
8500                    !strconcat(OpcodeStr,
8501                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8502                    [(set VR256:$dst,
8503                      (OpVT (X86VPermv VR256:$src1,
8504                             (bitconvert (mem_frag addr:$src2)))))]>,
8505                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8506 }
8507
8508 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8509 let ExeDomain = SSEPackedSingle in
8510 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8511
8512 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8513                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8514   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8515                      (ins VR256:$src1, u8imm:$src2),
8516                      !strconcat(OpcodeStr,
8517                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8518                      [(set VR256:$dst,
8519                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8520                      Sched<[Sched]>, VEX, VEX_L;
8521   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8522                      (ins i256mem:$src1, u8imm:$src2),
8523                      !strconcat(OpcodeStr,
8524                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8525                      [(set VR256:$dst,
8526                        (OpVT (X86VPermi (mem_frag addr:$src1),
8527                               (i8 imm:$src2))))]>,
8528                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8529 }
8530
8531 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8532                             WriteShuffle256>, VEX_W;
8533 let ExeDomain = SSEPackedDouble in
8534 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8535                              WriteFShuffle256>, VEX_W;
8536
8537 //===----------------------------------------------------------------------===//
8538 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8539 //
8540 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8541           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8542           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8543           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8544                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8545           VEX_4V, VEX_L;
8546 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8547           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8548           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8549           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8550                              (i8 imm:$src3)))]>,
8551           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8552
8553 let Predicates = [HasAVX2] in {
8554 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8555           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8556 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8557           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8558 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8559           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8560
8561 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8562                   (i8 imm:$imm))),
8563           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8564 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8565                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8566           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8567 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8568                   (i8 imm:$imm))),
8569           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8570 }
8571
8572
8573 //===----------------------------------------------------------------------===//
8574 // VINSERTI128 - Insert packed integer values
8575 //
8576 let hasSideEffects = 0 in {
8577 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8578           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8579           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8580           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8581 let mayLoad = 1 in
8582 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8583           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8584           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8585           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8586 }
8587
8588 let Predicates = [HasAVX2] in {
8589 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8590                                    (iPTR imm)),
8591           (VINSERTI128rr VR256:$src1, VR128:$src2,
8592                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8593 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8594                                    (iPTR imm)),
8595           (VINSERTI128rr VR256:$src1, VR128:$src2,
8596                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8597 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8598                                    (iPTR imm)),
8599           (VINSERTI128rr VR256:$src1, VR128:$src2,
8600                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8601 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8602                                    (iPTR imm)),
8603           (VINSERTI128rr VR256:$src1, VR128:$src2,
8604                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8605
8606 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8607                                    (iPTR imm)),
8608           (VINSERTI128rm VR256:$src1, addr:$src2,
8609                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8610 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8611                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8612                                    (iPTR imm)),
8613           (VINSERTI128rm VR256:$src1, addr:$src2,
8614                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8615 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8616                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8617                                    (iPTR imm)),
8618           (VINSERTI128rm VR256:$src1, addr:$src2,
8619                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8620 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8621                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8622                                    (iPTR imm)),
8623           (VINSERTI128rm VR256:$src1, addr:$src2,
8624                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8625 }
8626
8627 //===----------------------------------------------------------------------===//
8628 // VEXTRACTI128 - Extract packed integer values
8629 //
8630 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8631           (ins VR256:$src1, u8imm:$src2),
8632           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8633           Sched<[WriteShuffle256]>, VEX, VEX_L;
8634 let hasSideEffects = 0, mayStore = 1 in
8635 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8636           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8637           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8638           Sched<[WriteStore]>, VEX, VEX_L;
8639
8640 let Predicates = [HasAVX2] in {
8641 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8642           (v2i64 (VEXTRACTI128rr
8643                     (v4i64 VR256:$src1),
8644                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8645 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8646           (v4i32 (VEXTRACTI128rr
8647                     (v8i32 VR256:$src1),
8648                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8649 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8650           (v8i16 (VEXTRACTI128rr
8651                     (v16i16 VR256:$src1),
8652                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8653 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8654           (v16i8 (VEXTRACTI128rr
8655                     (v32i8 VR256:$src1),
8656                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8657
8658 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8659                          (iPTR imm))), addr:$dst),
8660           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8661            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8662 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8663                          (iPTR imm))), addr:$dst),
8664           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8665            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8666 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8667                          (iPTR imm))), addr:$dst),
8668           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8669            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8670 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8671                          (iPTR imm))), addr:$dst),
8672           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8673            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8674 }
8675
8676 //===----------------------------------------------------------------------===//
8677 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8678 //
8679 multiclass avx2_pmovmask<string OpcodeStr,
8680                          Intrinsic IntLd128, Intrinsic IntLd256,
8681                          Intrinsic IntSt128, Intrinsic IntSt256> {
8682   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8683              (ins VR128:$src1, i128mem:$src2),
8684              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8685              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8686   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8687              (ins VR256:$src1, i256mem:$src2),
8688              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8689              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8690              VEX_4V, VEX_L;
8691   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8692              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8693              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8694              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8695   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8696              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8697              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8698              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8699 }
8700
8701 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8702                                 int_x86_avx2_maskload_d,
8703                                 int_x86_avx2_maskload_d_256,
8704                                 int_x86_avx2_maskstore_d,
8705                                 int_x86_avx2_maskstore_d_256>;
8706 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8707                                 int_x86_avx2_maskload_q,
8708                                 int_x86_avx2_maskload_q_256,
8709                                 int_x86_avx2_maskstore_q,
8710                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8711
8712 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8713          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8714
8715 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8716          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8717
8718 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8719          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8720
8721 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8722          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8723
8724 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8725          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8726
8727 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8728                              (bc_v8f32 (v8i32 immAllZerosV)))),
8729          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8730
8731 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8732          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8733                        VR256:$mask)>;
8734
8735 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8736          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8737
8738 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8739          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8740
8741 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8742          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8743                        VR256:$mask)>;
8744
8745 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8746          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8747
8748 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8749                              (bc_v4f32 (v4i32 immAllZerosV)))),
8750          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8751
8752 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8753          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8754                        VR128:$mask)>;
8755
8756 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8757          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8758
8759 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8760          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8761
8762 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8763          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8764                        VR128:$mask)>;
8765
8766 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8767          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8768
8769 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8770          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8771
8772 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8773          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8774
8775 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8776                              (v4f64 immAllZerosV))),
8777          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8778
8779 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8780          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8781                        VR256:$mask)>;
8782
8783 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8784          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8785
8786 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8787                              (bc_v4i64 (v8i32 immAllZerosV)))),
8788          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8789
8790 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8791          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8792                        VR256:$mask)>;
8793
8794 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8795          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8796
8797 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8798          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8799
8800 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8801          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8802
8803 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8804                              (v2f64 immAllZerosV))),
8805          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8806
8807 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8808          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8809                        VR128:$mask)>;
8810
8811 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8812          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8813
8814 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8815                              (bc_v2i64 (v4i32 immAllZerosV)))),
8816          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8817
8818 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8819          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8820                        VR128:$mask)>;
8821
8822 //===----------------------------------------------------------------------===//
8823 // Variable Bit Shifts
8824 //
8825 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8826                           ValueType vt128, ValueType vt256> {
8827   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8828              (ins VR128:$src1, VR128:$src2),
8829              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8830              [(set VR128:$dst,
8831                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8832              VEX_4V, Sched<[WriteVarVecShift]>;
8833   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8834              (ins VR128:$src1, i128mem:$src2),
8835              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8836              [(set VR128:$dst,
8837                (vt128 (OpNode VR128:$src1,
8838                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8839              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8840   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8841              (ins VR256:$src1, VR256:$src2),
8842              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8843              [(set VR256:$dst,
8844                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8845              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8846   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8847              (ins VR256:$src1, i256mem:$src2),
8848              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8849              [(set VR256:$dst,
8850                (vt256 (OpNode VR256:$src1,
8851                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8852              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8853 }
8854
8855 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8856 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8857 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8858 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8859 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8860
8861 //===----------------------------------------------------------------------===//
8862 // VGATHER - GATHER Operations
8863 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8864                        X86MemOperand memop128, X86MemOperand memop256> {
8865   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8866             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8867             !strconcat(OpcodeStr,
8868               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8869             []>, VEX_4VOp3;
8870   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8871             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8872             !strconcat(OpcodeStr,
8873               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8874             []>, VEX_4VOp3, VEX_L;
8875 }
8876
8877 let mayLoad = 1, Constraints
8878   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8879   in {
8880   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8881   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8882   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8883   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8884
8885   let ExeDomain = SSEPackedDouble in {
8886     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8887     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8888   }
8889
8890   let ExeDomain = SSEPackedSingle in {
8891     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8892     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8893   }
8894 }