lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr, Domain d = GenericDomain> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr,
 569                       Domain d = GenericDomain> {
 570   // AVX
 571   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 572                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 573                               VEX_4V, VEX_LIG;
 574
 575   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 576                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 577                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 578                      VEX, VEX_LIG, Sched<[WriteStore]>;
 579   // SSE1 & 2
 580   let Constraints = "$src1 = $dst" in {
 581     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 582                               "\t{$src2, $dst|$dst, $src2}", d>;
 583   }
 584
 585   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 586                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 587                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 588                   Sched<[WriteStore]>;
 589 }
 590
 591 // Loading from memory automatically zeroing upper bits.
 592 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 593                          PatFrag mem_pat, string OpcodeStr,
 594                          Domain d = GenericDomain> {
 595   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 596                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 597                      [(set RC:$dst, (mem_pat addr:$src))],
 598                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 599   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 600                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 601                      [(set RC:$dst, (mem_pat addr:$src))],
 602                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 603 }
 604
 605 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 606                         SSEPackedSingle>, XS;
 607 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 608                         SSEPackedDouble>, XD;
 609
 610 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 611   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 612                              SSEPackedSingle>, XS;
 613
 614   let AddedComplexity = 20 in
 615     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 616                                SSEPackedDouble>, XD;
 617 }
 618
 619 // Patterns
 620 let Predicates = [UseAVX] in {
 621   let AddedComplexity = 20 in {
 622   // MOVSSrm zeros the high parts of the register; represent this
 623   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 629             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 630
 631   // MOVSDrm zeros the high parts of the register; represent this
 632   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 633   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641   def : Pat<(v2f64 (X86vzload addr:$src)),
 642             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 643
 644   // Represent the same patterns above but in the form they appear for
 645   // 256-bit types
 646   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 647                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 649   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 650                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 651             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 652   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 653                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 654             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 655   }
 656   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 657                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 658             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 659
 660   // Extract and store.
 661   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 662                    addr:$dst),
 663             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 664   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 665                    addr:$dst),
 666             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 667
 668   // Shuffle with VMOVSS
 669   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 670             (VMOVSSrr (v4i32 VR128:$src1),
 671                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 672   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 673             (VMOVSSrr (v4f32 VR128:$src1),
 674                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 675
 676   // 256-bit variants
 677   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 678             (SUBREG_TO_REG (i32 0),
 679               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 680                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 681               sub_xmm)>;
 682   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 683             (SUBREG_TO_REG (i32 0),
 684               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 685                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 686               sub_xmm)>;
 687
 688   // Shuffle with VMOVSD
 689   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 692             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 693   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 694             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 695   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 696             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 697
 698   // 256-bit variants
 699   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 700             (SUBREG_TO_REG (i32 0),
 701               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 702                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 703               sub_xmm)>;
 704   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 705             (SUBREG_TO_REG (i32 0),
 706               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 707                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 708               sub_xmm)>;
 709
 710   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 711   // is during lowering, where it's not possible to recognize the fold cause
 712   // it has two uses through a bitcast. One use disappears at isel time and the
 713   // fold opportunity reappears.
 714   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 717             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 718   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 719             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 720   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 721             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 722 }
 723
 724 let Predicates = [UseSSE1] in {
 725   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 726   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 727   // MOVSS to the lower bits.
 728   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 729             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 731             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 733             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 734   }
 735
 736   let AddedComplexity = 20 in {
 737   // MOVSSrm already zeros the high parts of the register.
 738   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 739             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 740   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 741             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 742   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 743             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 744   }
 745
 746   // Extract and store.
 747   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 748                    addr:$dst),
 749             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 750
 751   // Shuffle with MOVSS
 752   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 753             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 754   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 755             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 756 }
 757
 758 let Predicates = [UseSSE2] in {
 759   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 760   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 761   // MOVSD to the lower bits.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 763             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 764   }
 765
 766   let AddedComplexity = 20 in {
 767   // MOVSDrm already zeros the high parts of the register.
 768   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 773             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 774   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 775             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 776   def : Pat<(v2f64 (X86vzload addr:$src)),
 777             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 778   }
 779
 780   // Extract and store.
 781   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 782                    addr:$dst),
 783             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 784
 785   // Shuffle with MOVSD
 786   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 791             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 792   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 793             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 794
 795   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 796   // is during lowering, where it's not possible to recognize the fold cause
 797   // it has two uses through a bitcast. One use disappears at isel time and the
 798   // fold opportunity reappears.
 799   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 802             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 803   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 804             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 805   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 806             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 807 }
 808
 809 //===----------------------------------------------------------------------===//
 810 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 811 //===----------------------------------------------------------------------===//
 812
 813 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 814                             X86MemOperand x86memop, PatFrag ld_frag,
 815                             string asm, Domain d,
 816                             OpndItins itins,
 817                             bit IsReMaterializable = 1> {
 818 let hasSideEffects = 0 in
 819   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 820               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 821            Sched<[WriteFShuffle]>;
 822 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 823   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 825                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 826            Sched<[WriteLoad]>;
 827 }
 828
 829 let Predicates = [HasAVX, NoVLX] in {
 830 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 831                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 832                               PS, VEX;
 833 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 834                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 835                               PD, VEX;
 836 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 837                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 838                               PS, VEX;
 839 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 840                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 841                               PD, VEX;
 842
 843 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 844                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 847                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 848                               PD, VEX, VEX_L;
 849 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 850                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 851                               PS, VEX, VEX_L;
 852 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 853                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 854                               PD, VEX, VEX_L;
 855 }
 856
 857 let Predicates = [UseSSE1] in {
 858 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 859                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 860                               PS;
 861 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 862                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 863                               PS;
 864 }
 865 let Predicates = [UseSSE2] in {
 866 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 867                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 868                               PD;
 869 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 870                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 871                               PD;
 872 }
 873
 874 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 875 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movaps\t{$src, $dst|$dst, $src}",
 877                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVA_P_MR>, VEX;
 879 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movapd\t{$src, $dst|$dst, $src}",
 881                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVA_P_MR>, VEX;
 883 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 884                    "movups\t{$src, $dst|$dst, $src}",
 885                    [(store (v4f32 VR128:$src), addr:$dst)],
 886                    IIC_SSE_MOVU_P_MR>, VEX;
 887 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 888                    "movupd\t{$src, $dst|$dst, $src}",
 889                    [(store (v2f64 VR128:$src), addr:$dst)],
 890                    IIC_SSE_MOVU_P_MR>, VEX;
 891 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movaps\t{$src, $dst|$dst, $src}",
 893                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 895 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movapd\t{$src, $dst|$dst, $src}",
 897                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 899 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 900                    "movups\t{$src, $dst|$dst, $src}",
 901                    [(store (v8f32 VR256:$src), addr:$dst)],
 902                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 903 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 904                    "movupd\t{$src, $dst|$dst, $src}",
 905                    [(store (v4f64 VR256:$src), addr:$dst)],
 906                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 907 } // SchedRW
 908
 909 // For disassembler
 910 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 911     SchedRW = [WriteFShuffle] in {
 912   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 913                           (ins VR128:$src),
 914                           "movaps\t{$src, $dst|$dst, $src}", [],
 915                           IIC_SSE_MOVA_P_RR>, VEX;
 916   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movapd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVA_P_RR>, VEX;
 920   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 921                            (ins VR128:$src),
 922                            "movups\t{$src, $dst|$dst, $src}", [],
 923                            IIC_SSE_MOVU_P_RR>, VEX;
 924   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 925                            (ins VR128:$src),
 926                            "movupd\t{$src, $dst|$dst, $src}", [],
 927                            IIC_SSE_MOVU_P_RR>, VEX;
 928   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movaps\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 932   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movapd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 936   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 937                             (ins VR256:$src),
 938                             "movups\t{$src, $dst|$dst, $src}", [],
 939                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 940   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 941                             (ins VR256:$src),
 942                             "movupd\t{$src, $dst|$dst, $src}", [],
 943                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 944 }
 945
 946 let Predicates = [HasAVX] in {
 947 def : Pat<(v8i32 (X86vzmovl
 948                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4i64 (X86vzmovl
 951                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 def : Pat<(v8f32 (X86vzmovl
 954                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 955           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 956 def : Pat<(v4f64 (X86vzmovl
 957                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 958           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 959 }
 960
 961
 962 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 963           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 964 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 965           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 966
 967 let SchedRW = [WriteStore] in {
 968 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movaps\t{$src, $dst|$dst, $src}",
 970                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVA_P_MR>;
 972 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movapd\t{$src, $dst|$dst, $src}",
 974                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVA_P_MR>;
 976 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 977                    "movups\t{$src, $dst|$dst, $src}",
 978                    [(store (v4f32 VR128:$src), addr:$dst)],
 979                    IIC_SSE_MOVU_P_MR>;
 980 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 981                    "movupd\t{$src, $dst|$dst, $src}",
 982                    [(store (v2f64 VR128:$src), addr:$dst)],
 983                    IIC_SSE_MOVU_P_MR>;
 984 } // SchedRW
 985
 986 // For disassembler
 987 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 988     SchedRW = [WriteFShuffle] in {
 989   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movaps\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVA_P_RR>;
 992   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movapd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVA_P_RR>;
 995   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 996                          "movups\t{$src, $dst|$dst, $src}", [],
 997                          IIC_SSE_MOVU_P_RR>;
 998   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 999                          "movupd\t{$src, $dst|$dst, $src}", [],
1000                          IIC_SSE_MOVU_P_RR>;
1001 }
1002
1003 let Predicates = [HasAVX] in {
1004   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1005             (VMOVUPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (VMOVUPDmr addr:$dst, VR128:$src)>;
1008 }
1009
1010 let Predicates = [UseSSE1] in
1011   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1012             (MOVUPSmr addr:$dst, VR128:$src)>;
1013 let Predicates = [UseSSE2] in
1014   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1015             (MOVUPDmr addr:$dst, VR128:$src)>;
1016
1017 // Use vmovaps/vmovups for AVX integer load/store.
1018 let Predicates = [HasAVX, NoVLX] in {
1019   // 128-bit load/store
1020   def : Pat<(alignedloadv2i64 addr:$src),
1021             (VMOVAPSrm addr:$src)>;
1022   def : Pat<(loadv2i64 addr:$src),
1023             (VMOVUPSrm addr:$src)>;
1024
1025   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1028             (VMOVAPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1030             (VMOVAPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1032             (VMOVAPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1036             (VMOVUPSmr addr:$dst, VR128:$src)>;
1037   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1038             (VMOVUPSmr addr:$dst, VR128:$src)>;
1039   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1040             (VMOVUPSmr addr:$dst, VR128:$src)>;
1041
1042   // 256-bit load/store
1043   def : Pat<(alignedloadv4i64 addr:$src),
1044             (VMOVAPSYrm addr:$src)>;
1045   def : Pat<(loadv4i64 addr:$src),
1046             (VMOVUPSYrm addr:$src)>;
1047   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1050             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1052             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1054             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1058             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1059   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1060             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1061   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1062             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1063
1064   // Special patterns for storing subvector extracts of lower 128-bits
1065   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1066   def : Pat<(alignedstore (v2f64 (extract_subvector
1067                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4f32 (extract_subvector
1070                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v2i64 (extract_subvector
1073                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v4i32 (extract_subvector
1076                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078   def : Pat<(alignedstore (v8i16 (extract_subvector
1079                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1080             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1081   def : Pat<(alignedstore (v16i8 (extract_subvector
1082                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1083             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1084
1085   def : Pat<(store (v2f64 (extract_subvector
1086                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4f32 (extract_subvector
1089                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v2i64 (extract_subvector
1092                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v4i32 (extract_subvector
1095                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097   def : Pat<(store (v8i16 (extract_subvector
1098                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1099             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1100   def : Pat<(store (v16i8 (extract_subvector
1101                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1102             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1103 }
1104
1105 // Use movaps / movups for SSE integer load / store (one byte shorter).
1106 // The instructions selected below are then converted to MOVDQA/MOVDQU
1107 // during the SSE domain pass.
1108 let Predicates = [UseSSE1] in {
1109   def : Pat<(alignedloadv2i64 addr:$src),
1110             (MOVAPSrm addr:$src)>;
1111   def : Pat<(loadv2i64 addr:$src),
1112             (MOVUPSrm addr:$src)>;
1113
1114   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1117             (MOVAPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1119             (MOVAPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1121             (MOVAPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1125             (MOVUPSmr addr:$dst, VR128:$src)>;
1126   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1127             (MOVUPSmr addr:$dst, VR128:$src)>;
1128   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1129             (MOVUPSmr addr:$dst, VR128:$src)>;
1130 }
1131
1132 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1133 // bits are disregarded. FIXME: Set encoding to pseudo!
1134 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1135 let isCodeGenOnly = 1 in {
1136   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                          "movaps\t{$src, $dst|$dst, $src}",
1138                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                          IIC_SSE_MOVA_P_RM>, VEX;
1140   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                          "movapd\t{$src, $dst|$dst, $src}",
1142                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                          IIC_SSE_MOVA_P_RM>, VEX;
1144   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1145                        "movaps\t{$src, $dst|$dst, $src}",
1146                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1147                        IIC_SSE_MOVA_P_RM>;
1148   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1149                        "movapd\t{$src, $dst|$dst, $src}",
1150                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1151                        IIC_SSE_MOVA_P_RM>;
1152 }
1153 }
1154
1155 //===----------------------------------------------------------------------===//
1156 // SSE 1 & 2 - Move Low packed FP Instructions
1157 //===----------------------------------------------------------------------===//
1158
1159 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1160                                       string base_opc, string asm_opr,
1161                                       InstrItinClass itin> {
1162   def PSrm : PI<opc, MRMSrcMem,
1163          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1164          !strconcat(base_opc, "s", asm_opr),
1165      [(set VR128:$dst,
1166        (psnode VR128:$src1,
1167               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1168               itin, SSEPackedSingle>, PS,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171   def PDrm : PI<opc, MRMSrcMem,
1172          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1173          !strconcat(base_opc, "d", asm_opr),
1174      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1175                               (scalar_to_vector (loadf64 addr:$src2)))))],
1176               itin, SSEPackedDouble>, PD,
1177      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1178
1179 }
1180
1181 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1182                                  string base_opc, InstrItinClass itin> {
1183   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1184                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1185                                     itin>, VEX_4V;
1186
1187 let Constraints = "$src1 = $dst" in
1188   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1189                                     "\t{$src2, $dst|$dst, $src2}",
1190                                     itin>;
1191 }
1192
1193 let AddedComplexity = 20 in {
1194   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1195                                     IIC_SSE_MOV_LH>;
1196 }
1197
1198 let SchedRW = [WriteStore] in {
1199 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1200                    "movlps\t{$src, $dst|$dst, $src}",
1201                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1202                                  (iPTR 0))), addr:$dst)],
1203                                  IIC_SSE_MOV_LH>, VEX;
1204 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movlpd\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1207                                  (iPTR 0))), addr:$dst)],
1208                                  IIC_SSE_MOV_LH>, VEX;
1209 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movlps\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1212                                  (iPTR 0))), addr:$dst)],
1213                                  IIC_SSE_MOV_LH>;
1214 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1215                    "movlpd\t{$src, $dst|$dst, $src}",
1216                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1217                                  (iPTR 0))), addr:$dst)],
1218                                  IIC_SSE_MOV_LH>;
1219 } // SchedRW
1220
1221 let Predicates = [HasAVX] in {
1222   // Shuffle with VMOVLPS
1223   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1224             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1226             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1227
1228   // Shuffle with VMOVLPD
1229   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1230             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1232             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1234                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1235             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1243             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1244   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1245                    addr:$src1),
1246             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1247   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                    addr:$src1),
1249             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1250 }
1251
1252 let Predicates = [UseSSE1] in {
1253   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1254   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1255                                  (iPTR 0))), addr:$src1),
1256             (MOVLPSmr addr:$src1, VR128:$src2)>;
1257
1258   // Shuffle with MOVLPS
1259   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1260             (MOVLPSrm VR128:$src1, addr:$src2)>;
1261   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1262             (MOVLPSrm VR128:$src1, addr:$src2)>;
1263   def : Pat<(X86Movlps VR128:$src1,
1264                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1265             (MOVLPSrm VR128:$src1, addr:$src2)>;
1266
1267   // Store patterns
1268   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1269                                       addr:$src1),
1270             (MOVLPSmr addr:$src1, VR128:$src2)>;
1271   def : Pat<(store (v4i32 (X86Movlps
1272                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1273                               addr:$src1),
1274             (MOVLPSmr addr:$src1, VR128:$src2)>;
1275 }
1276
1277 let Predicates = [UseSSE2] in {
1278   // Shuffle with MOVLPD
1279   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1280             (MOVLPDrm VR128:$src1, addr:$src2)>;
1281   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1282             (MOVLPDrm VR128:$src1, addr:$src2)>;
1283   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1284                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1285             (MOVLPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1289                            addr:$src1),
1290             (MOVLPDmr addr:$src1, VR128:$src2)>;
1291   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1292                            addr:$src1),
1293             (MOVLPDmr addr:$src1, VR128:$src2)>;
1294 }
1295
1296 //===----------------------------------------------------------------------===//
1297 // SSE 1 & 2 - Move Hi packed FP Instructions
1298 //===----------------------------------------------------------------------===//
1299
1300 let AddedComplexity = 20 in {
1301   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1302                                     IIC_SSE_MOV_LH>;
1303 }
1304
1305 let SchedRW = [WriteStore] in {
1306 // v2f64 extract element 1 is always custom lowered to unpack high to low
1307 // and extract element 0 so the non-store version isn't too horrible.
1308 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhps\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1312                                             (bc_v2f64 (v4f32 VR128:$src))),
1313                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1314 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1315                    "movhpd\t{$src, $dst|$dst, $src}",
1316                    [(store (f64 (vector_extract
1317                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1319 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhps\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1323                                             (bc_v2f64 (v4f32 VR128:$src))),
1324                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1325 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1326                    "movhpd\t{$src, $dst|$dst, $src}",
1327                    [(store (f64 (vector_extract
1328                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1329                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1330 } // SchedRW
1331
1332 let Predicates = [HasAVX] in {
1333   // VMOVHPS patterns
1334   def : Pat<(X86Movlhps VR128:$src1,
1335                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1336             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1337   def : Pat<(X86Movlhps VR128:$src1,
1338                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1339             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1340
1341   // VMOVHPD patterns
1342
1343   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1344   // is during lowering, where it's not possible to recognize the load fold
1345   // cause it has two uses through a bitcast. One use disappears at isel time
1346   // and the fold opportunity reappears.
1347   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1348                       (scalar_to_vector (loadf64 addr:$src2)))),
1349             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1350   // Also handle an i64 load because that may get selected as a faster way to
1351   // load the data.
1352   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1353                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1354             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1355
1356   def : Pat<(store (f64 (vector_extract
1357                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1358                           (iPTR 0))), addr:$dst),
1359             (VMOVHPDmr addr:$dst, VR128:$src)>;
1360 }
1361
1362 let Predicates = [UseSSE1] in {
1363   // MOVHPS patterns
1364   def : Pat<(X86Movlhps VR128:$src1,
1365                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1366             (MOVHPSrm VR128:$src1, addr:$src2)>;
1367   def : Pat<(X86Movlhps VR128:$src1,
1368                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1369             (MOVHPSrm VR128:$src1, addr:$src2)>;
1370 }
1371
1372 let Predicates = [UseSSE2] in {
1373   // MOVHPD patterns
1374
1375   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1376   // is during lowering, where it's not possible to recognize the load fold
1377   // cause it has two uses through a bitcast. One use disappears at isel time
1378   // and the fold opportunity reappears.
1379   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1380                       (scalar_to_vector (loadf64 addr:$src2)))),
1381             (MOVHPDrm VR128:$src1, addr:$src2)>;
1382   // Also handle an i64 load because that may get selected as a faster way to
1383   // load the data.
1384   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1385                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1386             (MOVHPDrm VR128:$src1, addr:$src2)>;
1387
1388   def : Pat<(store (f64 (vector_extract
1389                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1390                           (iPTR 0))), addr:$dst),
1391             (MOVHPDmr addr:$dst, VR128:$src)>;
1392 }
1393
1394 //===----------------------------------------------------------------------===//
1395 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1396 //===----------------------------------------------------------------------===//
1397
1398 let AddedComplexity = 20, Predicates = [UseAVX] in {
1399   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1400                                        (ins VR128:$src1, VR128:$src2),
1401                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1402                       [(set VR128:$dst,
1403                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1404                         IIC_SSE_MOV_LH>,
1405                       VEX_4V, Sched<[WriteFShuffle]>;
1406   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1407                                        (ins VR128:$src1, VR128:$src2),
1408                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1409                       [(set VR128:$dst,
1410                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1411                         IIC_SSE_MOV_LH>,
1412                       VEX_4V, Sched<[WriteFShuffle]>;
1413 }
1414 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1415   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1416                                        (ins VR128:$src1, VR128:$src2),
1417                       "movlhps\t{$src2, $dst|$dst, $src2}",
1418                       [(set VR128:$dst,
1419                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1420                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1421   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1422                                        (ins VR128:$src1, VR128:$src2),
1423                       "movhlps\t{$src2, $dst|$dst, $src2}",
1424                       [(set VR128:$dst,
1425                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1426                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1427 }
1428
1429 let Predicates = [UseAVX] in {
1430   // MOVLHPS patterns
1431   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1432             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1433   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1434             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1435
1436   // MOVHLPS patterns
1437   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1438             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1439 }
1440
1441 let Predicates = [UseSSE1] in {
1442   // MOVLHPS patterns
1443   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1444             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1445   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1446             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1447
1448   // MOVHLPS patterns
1449   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1450             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1451 }
1452
1453 //===----------------------------------------------------------------------===//
1454 // SSE 1 & 2 - Conversion Instructions
1455 //===----------------------------------------------------------------------===//
1456
1457 def SSE_CVT_PD : OpndItins<
1458   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1459 >;
1460
1461 let Sched = WriteCvtI2F in
1462 def SSE_CVT_PS : OpndItins<
1463   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1464 >;
1465
1466 let Sched = WriteCvtI2F in
1467 def SSE_CVT_Scalar : OpndItins<
1468   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1469 >;
1470
1471 let Sched = WriteCvtF2I in
1472 def SSE_CVT_SS2SI_32 : OpndItins<
1473   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1474 >;
1475
1476 let Sched = WriteCvtF2I in
1477 def SSE_CVT_SS2SI_64 : OpndItins<
1478   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1479 >;
1480
1481 let Sched = WriteCvtF2I in
1482 def SSE_CVT_SD2SI : OpndItins<
1483   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1484 >;
1485
1486 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1487                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1488                      string asm, OpndItins itins> {
1489   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1490                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1491                         itins.rr>, Sched<[itins.Sched]>;
1492   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1493                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1494                         itins.rm>, Sched<[itins.Sched.Folded]>;
1495 }
1496
1497 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1498                        X86MemOperand x86memop, string asm, Domain d,
1499                        OpndItins itins> {
1500 let hasSideEffects = 0 in {
1501   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1502              [], itins.rr, d>, Sched<[itins.Sched]>;
1503   let mayLoad = 1 in
1504   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1505              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1506 }
1507 }
1508
1509 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1510                           X86MemOperand x86memop, string asm> {
1511 let hasSideEffects = 0, Predicates = [UseAVX] in {
1512   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1513               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1514            Sched<[WriteCvtI2F]>;
1515   let mayLoad = 1 in
1516   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1517               (ins DstRC:$src1, x86memop:$src),
1518               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1519            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1520 } // hasSideEffects = 0
1521 }
1522
1523 let Predicates = [UseAVX] in {
1524 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1525                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SS2SI_32>,
1527                                 XS, VEX, VEX_LIG;
1528 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1529                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SS2SI_64>,
1531                                 XS, VEX, VEX_W, VEX_LIG;
1532 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1533                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1534                                 SSE_CVT_SD2SI>,
1535                                 XD, VEX, VEX_LIG;
1536 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1537                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1538                                 SSE_CVT_SD2SI>,
1539                                 XD, VEX, VEX_W, VEX_LIG;
1540
1541 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1549 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1550                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1551 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1552                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1553 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1554                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1555 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1556                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1557 }
1558 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1559 // register, but the same isn't true when only using memory operands,
1560 // provide other assembly "l" and "q" forms to address this explicitly
1561 // where appropriate to do so.
1562 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1563                                   XS, VEX_4V, VEX_LIG;
1564 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1565                                   XS, VEX_4V, VEX_W, VEX_LIG;
1566 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1567                                   XD, VEX_4V, VEX_LIG;
1568 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1569                                   XD, VEX_4V, VEX_W, VEX_LIG;
1570
1571 let Predicates = [UseAVX] in {
1572   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1573                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1574   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1575                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1576
1577   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1578             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1579   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1580             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1581   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1582             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1583   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1584             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1585
1586   def : Pat<(f32 (sint_to_fp GR32:$src)),
1587             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1588   def : Pat<(f32 (sint_to_fp GR64:$src)),
1589             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1590   def : Pat<(f64 (sint_to_fp GR32:$src)),
1591             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1592   def : Pat<(f64 (sint_to_fp GR64:$src)),
1593             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1594 }
1595
1596 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1597                       "cvttss2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SS2SI_32>, XS;
1599 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1600                       "cvttss2si\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_SS2SI_64>, XS, REX_W;
1602 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1603                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_SD2SI>, XD;
1605 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1606                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_SD2SI>, XD, REX_W;
1608 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1609                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XS;
1611 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1612                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1613                       SSE_CVT_Scalar>, XS, REX_W;
1614 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1615                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1616                       SSE_CVT_Scalar>, XD;
1617 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1618                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1619                       SSE_CVT_Scalar>, XD, REX_W;
1620
1621 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1629 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1630                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1631 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1632                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1633 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1634                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1635 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1636                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1637
1638 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1639                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1640 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1641                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1642
1643 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1644 // and/or XMM operand(s).
1645
1646 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1647                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1648                          string asm, OpndItins itins> {
1649   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1650               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1651               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1652            Sched<[itins.Sched]>;
1653   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1654               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1655               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1656            Sched<[itins.Sched.Folded]>;
1657 }
1658
1659 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1660                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1661                     PatFrag ld_frag, string asm, OpndItins itins,
1662                     bit Is2Addr = 1> {
1663   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1664               !if(Is2Addr,
1665                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1666                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1667               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1668               itins.rr>, Sched<[itins.Sched]>;
1669   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1670               (ins DstRC:$src1, x86memop:$src2),
1671               !if(Is2Addr,
1672                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1673                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1674               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1675               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1676 }
1677
1678 let Predicates = [UseAVX] in {
1679 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1680                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1681                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1682 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1683                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1684                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1685 }
1686 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1687                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1688 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1689                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1690
1691
1692 let isCodeGenOnly = 1 in {
1693   let Predicates = [UseAVX] in {
1694   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1695             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1696             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1697   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1698             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1699             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1700             VEX_W;
1701   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1702             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1703             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1704   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1705             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1706             SSE_CVT_Scalar, 0>, XD,
1707             VEX_4V, VEX_W;
1708   }
1709   let Constraints = "$src1 = $dst" in {
1710     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1711                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1712                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1713     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1714                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1715                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1716     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1717                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1718                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1719     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1720                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1721                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1722   }
1723 } // isCodeGenOnly = 1
1724
1725 /// SSE 1 Only
1726
1727 // Aliases for intrinsics
1728 let isCodeGenOnly = 1 in {
1729 let Predicates = [UseAVX] in {
1730 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1731                                     ssmem, sse_load_f32, "cvttss2si",
1732                                     SSE_CVT_SS2SI_32>, XS, VEX;
1733 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1734                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1735                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1736                                    XS, VEX, VEX_W;
1737 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1738                                     sdmem, sse_load_f64, "cvttsd2si",
1739                                     SSE_CVT_SD2SI>, XD, VEX;
1740 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1742                                   "cvttsd2si", SSE_CVT_SD2SI>,
1743                                   XD, VEX, VEX_W;
1744 }
1745 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1746                                     ssmem, sse_load_f32, "cvttss2si",
1747                                     SSE_CVT_SS2SI_32>, XS;
1748 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1749                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1750                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1751 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1752                                     sdmem, sse_load_f64, "cvttsd2si",
1753                                     SSE_CVT_SD2SI>, XD;
1754 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1755                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1756                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1757 } // isCodeGenOnly = 1
1758
1759 let Predicates = [UseAVX] in {
1760 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1761                                   ssmem, sse_load_f32, "cvtss2si",
1762                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1763 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1764                                   ssmem, sse_load_f32, "cvtss2si",
1765                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1766 }
1767 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1768                                ssmem, sse_load_f32, "cvtss2si",
1769                                SSE_CVT_SS2SI_32>, XS;
1770 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1771                                  ssmem, sse_load_f32, "cvtss2si",
1772                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1773
1774 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1775                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1776                                SSEPackedSingle, SSE_CVT_PS>,
1777                                PS, VEX, Requires<[HasAVX]>;
1778 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1779                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1780                                SSEPackedSingle, SSE_CVT_PS>,
1781                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1782
1783 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1784                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1785                             SSEPackedSingle, SSE_CVT_PS>,
1786                             PS, Requires<[UseSSE2]>;
1787
1788 let Predicates = [UseAVX] in {
1789 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1797 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1798                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1799 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1800                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1801 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1802                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1803 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1804                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1805 }
1806
1807 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1815 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1816                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1817 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1818                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1819 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1820                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1821 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1822                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1823
1824 /// SSE 2 Only
1825
1826 // Convert scalar double to scalar single
1827 let hasSideEffects = 0, Predicates = [UseAVX] in {
1828 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1829                        (ins FR64:$src1, FR64:$src2),
1830                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1831                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1832                       Sched<[WriteCvtF2F]>;
1833 let mayLoad = 1 in
1834 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1835                        (ins FR64:$src1, f64mem:$src2),
1836                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1837                       [], IIC_SSE_CVT_Scalar_RM>,
1838                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1839                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1840 }
1841
1842 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1843           Requires<[UseAVX]>;
1844
1845 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1846                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1847                       [(set FR32:$dst, (fround FR64:$src))],
1848                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1849 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1850                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1851                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1852                       IIC_SSE_CVT_Scalar_RM>,
1853                       XD,
1854                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1855
1856 let isCodeGenOnly = 1 in {
1857 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1858                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1859                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1860                        [(set VR128:$dst,
1861                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1862                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1863                        Sched<[WriteCvtF2F]>;
1864 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1865                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1866                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1867                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1868                                           VR128:$src1, sse_load_f64:$src2))],
1869                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1870                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1871
1872 let Constraints = "$src1 = $dst" in {
1873 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1874                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1875                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1876                        [(set VR128:$dst,
1877                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1878                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1879                        Sched<[WriteCvtF2F]>;
1880 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1881                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1882                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1883                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1884                                           VR128:$src1, sse_load_f64:$src2))],
1885                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1886                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1887 }
1888 } // isCodeGenOnly = 1
1889
1890 // Convert scalar single to scalar double
1891 // SSE2 instructions with XS prefix
1892 let hasSideEffects = 0, Predicates = [UseAVX] in {
1893 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1894                     (ins FR32:$src1, FR32:$src2),
1895                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1896                     [], IIC_SSE_CVT_Scalar_RR>,
1897                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1898                     Sched<[WriteCvtF2F]>;
1899 let mayLoad = 1 in
1900 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1901                     (ins FR32:$src1, f32mem:$src2),
1902                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1903                     [], IIC_SSE_CVT_Scalar_RM>,
1904                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1905                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1906 }
1907
1908 def : Pat<(f64 (fextend FR32:$src)),
1909     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1910 def : Pat<(fextend (loadf32 addr:$src)),
1911     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1912
1913 def : Pat<(extloadf32 addr:$src),
1914     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1915     Requires<[UseAVX, OptForSize]>;
1916 def : Pat<(extloadf32 addr:$src),
1917     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1918     Requires<[UseAVX, OptForSpeed]>;
1919
1920 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1921                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1922                    [(set FR64:$dst, (fextend FR32:$src))],
1923                    IIC_SSE_CVT_Scalar_RR>, XS,
1924                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1925 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1926                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1927                    [(set FR64:$dst, (extloadf32 addr:$src))],
1928                    IIC_SSE_CVT_Scalar_RM>, XS,
1929                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1930
1931 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1932 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1933 // combine.
1934 // Since these loads aren't folded into the fextend, we have to match it
1935 // explicitly here.
1936 def : Pat<(fextend (loadf32 addr:$src)),
1937           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1938 def : Pat<(extloadf32 addr:$src),
1939           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1940
1941 let isCodeGenOnly = 1 in {
1942 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1943                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1944                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1945                     [(set VR128:$dst,
1946                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1947                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1948                     Sched<[WriteCvtF2F]>;
1949 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1950                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1951                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1954                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1955                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1956 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1957 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1958                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1959                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1960                     [(set VR128:$dst,
1961                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1962                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1963                     Sched<[WriteCvtF2F]>;
1964 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1965                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1966                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1967                     [(set VR128:$dst,
1968                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1969                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1970                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1971 }
1972 } // isCodeGenOnly = 1
1973
1974 // Convert packed single/double fp to doubleword
1975 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1976                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1977                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1978                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1979 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1980                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1981                        [(set VR128:$dst,
1982                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1983                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1984 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1985                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1986                         [(set VR256:$dst,
1987                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1988                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1989 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1990                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1991                         [(set VR256:$dst,
1992                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1993                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1994 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1995                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1996                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1997                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1998 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1999                      "cvtps2dq\t{$src, $dst|$dst, $src}",
2000                      [(set VR128:$dst,
2001                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
2002                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2003
2004
2005 // Convert Packed Double FP to Packed DW Integers
2006 let Predicates = [HasAVX] in {
2007 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2008 // register, but the same isn't true when using memory operands instead.
2009 // Provide other assembly rr and rm forms to address this explicitly.
2010 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2011                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2013                        VEX, Sched<[WriteCvtF2I]>;
2014
2015 // XMM only
2016 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2017                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2018 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2019                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2020                        [(set VR128:$dst,
2021                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2022                        Sched<[WriteCvtF2ILd]>;
2023
2024 // YMM only
2025 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2026                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2027                        [(set VR128:$dst,
2028                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2029                        Sched<[WriteCvtF2I]>;
2030 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2031                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2032                        [(set VR128:$dst,
2033                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2034                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2035 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2036                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2037 }
2038
2039 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2040                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2041                       [(set VR128:$dst,
2042                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2043                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2044 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2045                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2046                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2047                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2048
2049 // Convert with truncation packed single/double fp to doubleword
2050 // SSE2 packed instructions with XS prefix
2051 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2052                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2053                          [(set VR128:$dst,
2054                            (int_x86_sse2_cvttps2dq VR128:$src))],
2055                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2056 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2057                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2058                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2059                                             (loadv4f32 addr:$src)))],
2060                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2061 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2062                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2063                           [(set VR256:$dst,
2064                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2065                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2066 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2067                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2068                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2069                                              (loadv8f32 addr:$src)))],
2070                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2071                           Sched<[WriteCvtF2ILd]>;
2072
2073 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2074                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2075                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2076                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2077 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2078                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2079                        [(set VR128:$dst,
2080                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2081                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2082
2083 let Predicates = [HasAVX] in {
2084   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2085             (VCVTDQ2PSrr VR128:$src)>;
2086   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2087             (VCVTDQ2PSrm addr:$src)>;
2088
2089   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2090             (VCVTDQ2PSrr VR128:$src)>;
2091   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2092             (VCVTDQ2PSrm addr:$src)>;
2093
2094   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2095             (VCVTTPS2DQrr VR128:$src)>;
2096   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2097             (VCVTTPS2DQrm addr:$src)>;
2098
2099   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2100             (VCVTDQ2PSYrr VR256:$src)>;
2101   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2102             (VCVTDQ2PSYrm addr:$src)>;
2103
2104   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2105             (VCVTTPS2DQYrr VR256:$src)>;
2106   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2107             (VCVTTPS2DQYrm addr:$src)>;
2108 }
2109
2110 let Predicates = [UseSSE2] in {
2111   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2112             (CVTDQ2PSrr VR128:$src)>;
2113   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2114             (CVTDQ2PSrm addr:$src)>;
2115
2116   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2117             (CVTDQ2PSrr VR128:$src)>;
2118   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2119             (CVTDQ2PSrm addr:$src)>;
2120
2121   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2122             (CVTTPS2DQrr VR128:$src)>;
2123   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2124             (CVTTPS2DQrm addr:$src)>;
2125 }
2126
2127 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2128                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2129                         [(set VR128:$dst,
2130                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2131                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2132
2133 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2134 // register, but the same isn't true when using memory operands instead.
2135 // Provide other assembly rr and rm forms to address this explicitly.
2136
2137 // XMM only
2138 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2139                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2140 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2141                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2142                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2143                                             (loadv2f64 addr:$src)))],
2144                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2145
2146 // YMM only
2147 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2148                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2149                          [(set VR128:$dst,
2150                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2151                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2152 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2153                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2154                          [(set VR128:$dst,
2155                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2156                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2157 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2158                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2159
2160 let Predicates = [HasAVX] in {
2161   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2162             (VCVTTPD2DQYrr VR256:$src)>;
2163   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2164             (VCVTTPD2DQYrm addr:$src)>;
2165 } // Predicates = [HasAVX]
2166
2167 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2168                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2169                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2170                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2171 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2172                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2173                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2174                                         (memopv2f64 addr:$src)))],
2175                                         IIC_SSE_CVT_PD_RM>,
2176                       Sched<[WriteCvtF2ILd]>;
2177
2178 // Convert packed single to packed double
2179 let Predicates = [HasAVX] in {
2180                   // SSE2 instructions without OpSize prefix
2181 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2182                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2183                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2184                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2185 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2186                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2187                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2188                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2189 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2190                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2191                      [(set VR256:$dst,
2192                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2193                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2194 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2195                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2196                      [(set VR256:$dst,
2197                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2198                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2199 }
2200
2201 let Predicates = [UseSSE2] in {
2202 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2203                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2204                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2205                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2206 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2207                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2208                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2209                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2210 }
2211
2212 // Convert Packed DW Integers to Packed Double FP
2213 let Predicates = [HasAVX] in {
2214 let hasSideEffects = 0, mayLoad = 1 in
2215 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2216                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2217                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2218 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2219                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2220                      [(set VR128:$dst,
2221                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2222                    Sched<[WriteCvtI2F]>;
2223 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256
2227                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2228                     Sched<[WriteCvtI2FLd]>;
2229 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2230                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2231                      [(set VR256:$dst,
2232                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2233                     Sched<[WriteCvtI2F]>;
2234 }
2235
2236 let hasSideEffects = 0, mayLoad = 1 in
2237 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2238                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2239                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2240 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2241                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2242                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2243                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2244
2245 // AVX 256-bit register conversion intrinsics
2246 let Predicates = [HasAVX] in {
2247   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2248             (VCVTDQ2PDYrr VR128:$src)>;
2249   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2250             (VCVTDQ2PDYrm addr:$src)>;
2251 } // Predicates = [HasAVX]
2252
2253 // Convert packed double to packed single
2254 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2255 // register, but the same isn't true when using memory operands instead.
2256 // Provide other assembly rr and rm forms to address this explicitly.
2257 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2258                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2259                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2260                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2261
2262 // XMM only
2263 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2264                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2265 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2266                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2267                         [(set VR128:$dst,
2268                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2269                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2270
2271 // YMM only
2272 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2273                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2274                         [(set VR128:$dst,
2275                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2276                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2277 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2278                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2279                         [(set VR128:$dst,
2280                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2281                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2282 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2283                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2284
2285 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2286                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2287                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2288                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2289 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2290                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2291                      [(set VR128:$dst,
2292                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2293                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2294
2295
2296 // AVX 256-bit register conversion intrinsics
2297 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2298 // whenever possible to avoid declaring two versions of each one.
2299 let Predicates = [HasAVX] in {
2300   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2301             (VCVTDQ2PSYrr VR256:$src)>;
2302   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2303             (VCVTDQ2PSYrm addr:$src)>;
2304
2305   // Match fround and fextend for 128/256-bit conversions
2306   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2307             (VCVTPD2PSrr VR128:$src)>;
2308   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2309             (VCVTPD2PSXrm addr:$src)>;
2310   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2311             (VCVTPD2PSYrr VR256:$src)>;
2312   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2313             (VCVTPD2PSYrm addr:$src)>;
2314
2315   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2316             (VCVTPS2PDrr VR128:$src)>;
2317   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2318             (VCVTPS2PDYrr VR128:$src)>;
2319   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2320             (VCVTPS2PDYrm addr:$src)>;
2321 }
2322
2323 let Predicates = [UseSSE2] in {
2324   // Match fround and fextend for 128 conversions
2325   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2326             (CVTPD2PSrr VR128:$src)>;
2327   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2328             (CVTPD2PSrm addr:$src)>;
2329
2330   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2331             (CVTPS2PDrr VR128:$src)>;
2332 }
2333
2334 //===----------------------------------------------------------------------===//
2335 // SSE 1 & 2 - Compare Instructions
2336 //===----------------------------------------------------------------------===//
2337
2338 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2339 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2340                             Operand CC, SDNode OpNode, ValueType VT,
2341                             PatFrag ld_frag, string asm, string asm_alt,
2342                             OpndItins itins, ImmLeaf immLeaf> {
2343   def rr : SIi8<0xC2, MRMSrcReg,
2344                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2345                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2346                 itins.rr>, Sched<[itins.Sched]>;
2347   def rm : SIi8<0xC2, MRMSrcMem,
2348                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2349                 [(set RC:$dst, (OpNode (VT RC:$src1),
2350                                          (ld_frag addr:$src2), immLeaf:$cc))],
2351                                          itins.rm>,
2352            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2353
2354   // Accept explicit immediate argument form instead of comparison code.
2355   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2356     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2357                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2358                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2359     let mayLoad = 1 in
2360     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2361                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2362                       IIC_SSE_ALU_F32S_RM>,
2363                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2364   }
2365 }
2366
2367 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2368                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2369                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2370                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2371 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2372                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2373                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2374                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2375                  XD, VEX_4V, VEX_LIG;
2376
2377 let Constraints = "$src1 = $dst" in {
2378   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2379                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2380                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2381                   i8immZExt3>, XS;
2382   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2383                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2384                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2385                   SSE_ALU_F64S, i8immZExt3>, XD;
2386 }
2387
2388 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2389                          Intrinsic Int, string asm, OpndItins itins,
2390                          ImmLeaf immLeaf> {
2391   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2392                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                VR128:$src, immLeaf:$cc))],
2395                                                itins.rr>,
2396            Sched<[itins.Sched]>;
2397   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2398                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2399                         [(set VR128:$dst, (Int VR128:$src1,
2400                                                (load addr:$src), immLeaf:$cc))],
2401                                                itins.rm>,
2402            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2403 }
2404
2405 let isCodeGenOnly = 1 in {
2406   // Aliases to match intrinsics which expect XMM operand(s).
2407   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2408                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2409                        SSE_ALU_F32S, i8immZExt5>,
2410                        XS, VEX_4V;
2411   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2412                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2413                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2414                        XD, VEX_4V;
2415   let Constraints = "$src1 = $dst" in {
2416     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2417                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2418                          SSE_ALU_F32S, i8immZExt3>, XS;
2419     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2420                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2421                          SSE_ALU_F64S, i8immZExt3>,
2422                          XD;
2423 }
2424 }
2425
2426
2427 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2428 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2429                             ValueType vt, X86MemOperand x86memop,
2430                             PatFrag ld_frag, string OpcodeStr> {
2431   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2432                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2433                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2434                      IIC_SSE_COMIS_RR>,
2435           Sched<[WriteFAdd]>;
2436   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2437                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2438                      [(set EFLAGS, (OpNode (vt RC:$src1),
2439                                            (ld_frag addr:$src2)))],
2440                                            IIC_SSE_COMIS_RM>,
2441           Sched<[WriteFAddLd, ReadAfterLd]>;
2442 }
2443
2444 let Defs = [EFLAGS] in {
2445   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2446                                   "ucomiss">, PS, VEX, VEX_LIG;
2447   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2448                                   "ucomisd">, PD, VEX, VEX_LIG;
2449   let Pattern = []<dag> in {
2450     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2451                                     "comiss">, PS, VEX, VEX_LIG;
2452     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2453                                     "comisd">, PD, VEX, VEX_LIG;
2454   }
2455
2456   let isCodeGenOnly = 1 in {
2457     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2458                               load, "ucomiss">, PS, VEX;
2459     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2460                               load, "ucomisd">, PD, VEX;
2461
2462     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2463                               load, "comiss">, PS, VEX;
2464     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2465                               load, "comisd">, PD, VEX;
2466   }
2467   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2468                                   "ucomiss">, PS;
2469   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2470                                   "ucomisd">, PD;
2471
2472   let Pattern = []<dag> in {
2473     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2474                                     "comiss">, PS;
2475     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2476                                     "comisd">, PD;
2477   }
2478
2479   let isCodeGenOnly = 1 in {
2480     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2481                                 load, "ucomiss">, PS;
2482     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2483                                 load, "ucomisd">, PD;
2484
2485     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2486                                     "comiss">, PS;
2487     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2488                                     "comisd">, PD;
2489   }
2490 } // Defs = [EFLAGS]
2491
2492 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2493 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2494                             Operand CC, Intrinsic Int, string asm,
2495                             string asm_alt, Domain d, ImmLeaf immLeaf,
2496                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2497   let isCommutable = 1 in
2498   def rri : PIi8<0xC2, MRMSrcReg,
2499              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2500              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2501              itins.rr, d>,
2502             Sched<[WriteFAdd]>;
2503   def rmi : PIi8<0xC2, MRMSrcMem,
2504              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2505              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2506              itins.rm, d>,
2507             Sched<[WriteFAddLd, ReadAfterLd]>;
2508
2509   // Accept explicit immediate argument form instead of comparison code.
2510   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2511     def rri_alt : PIi8<0xC2, MRMSrcReg,
2512                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2513                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2514     let mayLoad = 1 in
2515     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2516                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2517                asm_alt, [], itins.rm, d>,
2518                Sched<[WriteFAddLd, ReadAfterLd]>;
2519   }
2520 }
2521
2522 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2526 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2530 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2531                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2532                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2533                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2534 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2535                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2537                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2538 let Constraints = "$src1 = $dst" in {
2539   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2540                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2541                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2542                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2543   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2544                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2545                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2546                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2547 }
2548
2549 let Predicates = [HasAVX] in {
2550 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2551           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2552 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2553           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2554 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2555           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2557           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2558
2559 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2560           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2561 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2562           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2564           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2565 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2566           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE1] in {
2570 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2572 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2573           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2574 }
2575
2576 let Predicates = [UseSSE2] in {
2577 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2578           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2579 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2580           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2581 }
2582
2583 //===----------------------------------------------------------------------===//
2584 // SSE 1 & 2 - Shuffle Instructions
2585 //===----------------------------------------------------------------------===//
2586
2587 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2588 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2589                          ValueType vt, string asm, PatFrag mem_frag,
2590                          Domain d> {
2591   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2592                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2593                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2594                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2595             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2596   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2597                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2598                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2599                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2600             Sched<[WriteFShuffle]>;
2601 }
2602
2603 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2604            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2605            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2606 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2607            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2608            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2609 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2610            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2611            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2612 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2613            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2614            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2615
2616 let Constraints = "$src1 = $dst" in {
2617   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2618                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2619                     memopv4f32, SSEPackedSingle>, PS;
2620   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2621                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2622                     memopv2f64, SSEPackedDouble>, PD;
2623 }
2624
2625 let Predicates = [HasAVX] in {
2626   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2627                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2628             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2629   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2630             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2631
2632   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2633                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2634             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2635   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2636             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2637
2638   // 256-bit patterns
2639   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2640             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2641   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2642                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2643             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2644
2645   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2646             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2647   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2648                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2649             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2650 }
2651
2652 let Predicates = [UseSSE1] in {
2653   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2654                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2655             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2656   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2657             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2658 }
2659
2660 let Predicates = [UseSSE2] in {
2661   // Generic SHUFPD patterns
2662   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2663                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2664             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2665   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2666             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2667 }
2668
2669 //===----------------------------------------------------------------------===//
2670 // SSE 1 & 2 - Unpack FP Instructions
2671 //===----------------------------------------------------------------------===//
2672
2673 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2674 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2675                                    PatFrag mem_frag, RegisterClass RC,
2676                                    X86MemOperand x86memop, string asm,
2677                                    Domain d> {
2678     def rr : PI<opc, MRMSrcReg,
2679                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2680                 asm, [(set RC:$dst,
2681                            (vt (OpNode RC:$src1, RC:$src2)))],
2682                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2683     def rm : PI<opc, MRMSrcMem,
2684                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2685                 asm, [(set RC:$dst,
2686                            (vt (OpNode RC:$src1,
2687                                        (mem_frag addr:$src2))))],
2688                                        IIC_SSE_UNPCK, d>,
2689              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2690 }
2691
2692 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2693       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2694                      SSEPackedSingle>, PS, VEX_4V;
2695 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2696       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2697                      SSEPackedDouble>, PD, VEX_4V;
2698 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2699       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2700                      SSEPackedSingle>, PS, VEX_4V;
2701 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2702       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2703                      SSEPackedDouble>, PD, VEX_4V;
2704
2705 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2706       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2707                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2708 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2709       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2710                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2711 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2712       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2713                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2714 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2715       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2716                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2717
2718 let Constraints = "$src1 = $dst" in {
2719   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2720         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2721                        SSEPackedSingle>, PS;
2722   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2723         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2724                        SSEPackedDouble>, PD;
2725   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2726         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2727                        SSEPackedSingle>, PS;
2728   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2729         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2730                        SSEPackedDouble>, PD;
2731 } // Constraints = "$src1 = $dst"
2732
2733 let Predicates = [HasAVX1Only] in {
2734   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2735             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2736   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2737             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2738   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2739             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2740   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2741             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2742
2743   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2744             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2745   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2746             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2747   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2748             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2749   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2750             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2751 }
2752
2753 //===----------------------------------------------------------------------===//
2754 // SSE 1 & 2 - Extract Floating-Point Sign mask
2755 //===----------------------------------------------------------------------===//
2756
2757 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2758 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2759                                 Domain d> {
2760   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2761               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2762               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2763               Sched<[WriteVecLogic]>;
2764 }
2765
2766 let Predicates = [HasAVX] in {
2767   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2768                                         "movmskps", SSEPackedSingle>, PS, VEX;
2769   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2770                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2771   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2772                                         "movmskps", SSEPackedSingle>, PS,
2773                                         VEX, VEX_L;
2774   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2775                                         "movmskpd", SSEPackedDouble>, PD,
2776                                         VEX, VEX_L;
2777
2778   def : Pat<(i32 (X86fgetsign FR32:$src)),
2779             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2780   def : Pat<(i64 (X86fgetsign FR32:$src)),
2781             (SUBREG_TO_REG (i64 0),
2782              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2783   def : Pat<(i32 (X86fgetsign FR64:$src)),
2784             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2785   def : Pat<(i64 (X86fgetsign FR64:$src)),
2786             (SUBREG_TO_REG (i64 0),
2787              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2788 }
2789
2790 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2791                                      SSEPackedSingle>, PS;
2792 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2793                                      SSEPackedDouble>, PD;
2794
2795 def : Pat<(i32 (X86fgetsign FR32:$src)),
2796           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2797       Requires<[UseSSE1]>;
2798 def : Pat<(i64 (X86fgetsign FR32:$src)),
2799           (SUBREG_TO_REG (i64 0),
2800            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2801       Requires<[UseSSE1]>;
2802 def : Pat<(i32 (X86fgetsign FR64:$src)),
2803           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2804       Requires<[UseSSE2]>;
2805 def : Pat<(i64 (X86fgetsign FR64:$src)),
2806           (SUBREG_TO_REG (i64 0),
2807            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2808       Requires<[UseSSE2]>;
2809
2810 //===---------------------------------------------------------------------===//
2811 // SSE2 - Packed Integer Logical Instructions
2812 //===---------------------------------------------------------------------===//
2813
2814 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2815
2816 /// PDI_binop_rm - Simple SSE2 binary operator.
2817 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2818                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2819                         X86MemOperand x86memop, OpndItins itins,
2820                         bit IsCommutable, bit Is2Addr> {
2821   let isCommutable = IsCommutable in
2822   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2823        (ins RC:$src1, RC:$src2),
2824        !if(Is2Addr,
2825            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2826            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2827        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2828        Sched<[itins.Sched]>;
2829   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2830        (ins RC:$src1, x86memop:$src2),
2831        !if(Is2Addr,
2832            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2833            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2834        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2835                                      (bitconvert (memop_frag addr:$src2)))))],
2836                                      itins.rm>,
2837        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2838 }
2839 } // ExeDomain = SSEPackedInt
2840
2841 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2842                          ValueType OpVT128, ValueType OpVT256,
2843                          OpndItins itins, bit IsCommutable = 0> {
2844 let Predicates = [HasAVX, NoVLX] in
2845   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2846                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2847
2848 let Constraints = "$src1 = $dst" in
2849   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2850                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2851
2852 let Predicates = [HasAVX2, NoVLX] in
2853   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2854                                OpVT256, VR256, loadv4i64, i256mem, itins,
2855                                IsCommutable, 0>, VEX_4V, VEX_L;
2856 }
2857
2858 // These are ordered here for pattern ordering requirements with the fp versions
2859
2860 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2861                            SSE_VEC_BIT_ITINS_P, 1>;
2862 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2863                            SSE_VEC_BIT_ITINS_P, 1>;
2864 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2865                            SSE_VEC_BIT_ITINS_P, 1>;
2866 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2867                            SSE_VEC_BIT_ITINS_P, 0>;
2868
2869 //===----------------------------------------------------------------------===//
2870 // SSE 1 & 2 - Logical Instructions
2871 //===----------------------------------------------------------------------===//
2872
2873 // Multiclass for scalars using the X86 logical operation aliases for FP.
2874 multiclass sse12_fp_packed_scalar_logical_alias<
2875     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2876   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2877               FR32, f32, f128mem, loadf32, SSEPackedSingle, itins, 0>,
2878               PS, VEX_4V;
2879
2880   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2881         FR64, f64, f128mem, loadf64, SSEPackedDouble, itins, 0>,
2882         PD, VEX_4V;
2883
2884   let Constraints = "$src1 = $dst" in {
2885     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2886                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2887                 PS;
2888
2889     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2890                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2891                 PD;
2892   }
2893 }
2894
2895 let isCodeGenOnly = 1 in {
2896   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2897                 SSE_BIT_ITINS_P>;
2898   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2899                 SSE_BIT_ITINS_P>;
2900   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2901                 SSE_BIT_ITINS_P>;
2902
2903   let isCommutable = 0 in
2904     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2905                   SSE_BIT_ITINS_P>;
2906 }
2907
2908 // Multiclass for vectors using the X86 logical operation aliases for FP.
2909 multiclass sse12_fp_packed_vector_logical_alias<
2910     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2911   let Predicates = [HasAVX, NoVLX] in {
2912   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2913               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2914               PS, VEX_4V;
2915
2916   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2917         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2918         PD, VEX_4V;
2919   }
2920
2921   let Constraints = "$src1 = $dst" in {
2922     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2923                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2924                 PS;
2925
2926     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2927                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2928                 PD;
2929   }
2930 }
2931
2932 let isCodeGenOnly = 1 in {
2933   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2934                 SSE_BIT_ITINS_P>;
2935   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2936                 SSE_BIT_ITINS_P>;
2937   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2938                 SSE_BIT_ITINS_P>;
2939
2940   let isCommutable = 0 in
2941     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2942                   SSE_BIT_ITINS_P>;
2943 }
2944
2945 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2946 ///
2947 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2948                                    SDNode OpNode> {
2949   let Predicates = [HasAVX, NoVLX] in {
2950   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2951         !strconcat(OpcodeStr, "ps"), f256mem,
2952         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2953         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2954                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2955
2956   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2957         !strconcat(OpcodeStr, "pd"), f256mem,
2958         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2959                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2960         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2961                                   (loadv4i64 addr:$src2)))], 0>,
2962                                   PD, VEX_4V, VEX_L;
2963
2964   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2965   // are all promoted to v2i64, and the patterns are covered by the int
2966   // version. This is needed in SSE only, because v2i64 isn't supported on
2967   // SSE1, but only on SSE2.
2968   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2969        !strconcat(OpcodeStr, "ps"), f128mem, [],
2970        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2971                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2972
2973   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2974        !strconcat(OpcodeStr, "pd"), f128mem,
2975        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2976                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2977        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2978                                  (loadv2i64 addr:$src2)))], 0>,
2979                                                  PD, VEX_4V;
2980   }
2981
2982   let Constraints = "$src1 = $dst" in {
2983     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2984          !strconcat(OpcodeStr, "ps"), f128mem,
2985          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2986          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2987                                    (memopv2i64 addr:$src2)))]>, PS;
2988
2989     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2990          !strconcat(OpcodeStr, "pd"), f128mem,
2991          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2992                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2993          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2994                                    (memopv2i64 addr:$src2)))]>, PD;
2995   }
2996 }
2997
2998 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2999 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3000 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3001 let isCommutable = 0 in
3002   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3003
3004 // AVX1 requires type coercions in order to fold loads directly into logical
3005 // operations.
3006 let Predicates = [HasAVX1Only] in {
3007   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3008             (VANDPSYrm VR256:$src1, addr:$src2)>;
3009   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3010             (VORPSYrm VR256:$src1, addr:$src2)>;
3011   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3012             (VXORPSYrm VR256:$src1, addr:$src2)>;
3013   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3014             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3015 }
3016
3017 //===----------------------------------------------------------------------===//
3018 // SSE 1 & 2 - Arithmetic Instructions
3019 //===----------------------------------------------------------------------===//
3020
3021 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3022 /// vector forms.
3023 ///
3024 /// In addition, we also have a special variant of the scalar form here to
3025 /// represent the associated intrinsic operation.  This form is unlike the
3026 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3027 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3028 ///
3029 /// These three forms can each be reg+reg or reg+mem.
3030 ///
3031
3032 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3033 /// classes below
3034 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3035                                   SDNode OpNode, SizeItins itins> {
3036   let Predicates = [HasAVX, NoVLX] in {
3037   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3038                                VR128, v4f32, f128mem, loadv4f32,
3039                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3040   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3041                                VR128, v2f64, f128mem, loadv2f64,
3042                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3043
3044   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3045                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3046                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3047   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3048                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3049                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3050   }
3051
3052   let Constraints = "$src1 = $dst" in {
3053     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3054                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3055                               itins.s>, PS;
3056     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3057                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3058                               itins.d>, PD;
3059   }
3060 }
3061
3062 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3063                                   SizeItins itins> {
3064   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3065                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3066   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3067                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3068
3069   let Constraints = "$src1 = $dst" in {
3070     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3071                               OpNode, FR32, f32mem, itins.s>, XS;
3072     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3073                               OpNode, FR64, f64mem, itins.d>, XD;
3074   }
3075 }
3076
3077 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3078                                       SizeItins itins> {
3079   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3080                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3081                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3082   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3083                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3084                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3085
3086   let Constraints = "$src1 = $dst" in {
3087     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3088                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3089                    itins.s>, XS;
3090     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3091                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3092                    itins.d>, XD;
3093   }
3094 }
3095
3096 // Binary Arithmetic instructions
3097 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3098            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3099            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3100 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3101            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3102            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3103 let isCommutable = 0 in {
3104   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3105              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3106              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3107   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3108              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3109              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3110   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3111              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3112              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3113   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3114              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3115              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3116 }
3117
3118 let isCodeGenOnly = 1 in {
3119   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3120              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3121   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3122              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3123 }
3124
3125 // Patterns used to select SSE scalar fp arithmetic instructions from
3126 // either:
3127 //
3128 // (1) a scalar fp operation followed by a blend
3129 //
3130 // The effect is that the backend no longer emits unnecessary vector
3131 // insert instructions immediately after SSE scalar fp instructions
3132 // like addss or mulss.
3133 //
3134 // For example, given the following code:
3135 //   __m128 foo(__m128 A, __m128 B) {
3136 //     A[0] += B[0];
3137 //     return A;
3138 //   }
3139 //
3140 // Previously we generated:
3141 //   addss %xmm0, %xmm1
3142 //   movss %xmm1, %xmm0
3143 //
3144 // We now generate:
3145 //   addss %xmm1, %xmm0
3146 //
3147 // (2) a vector packed single/double fp operation followed by a vector insert
3148 //
3149 // The effect is that the backend converts the packed fp instruction
3150 // followed by a vector insert into a single SSE scalar fp instruction.
3151 //
3152 // For example, given the following code:
3153 //   __m128 foo(__m128 A, __m128 B) {
3154 //     __m128 C = A + B;
3155 //     return (__m128) {c[0], a[1], a[2], a[3]};
3156 //   }
3157 //
3158 // Previously we generated:
3159 //   addps %xmm0, %xmm1
3160 //   movss %xmm1, %xmm0
3161 //
3162 // We now generate:
3163 //   addss %xmm1, %xmm0
3164
3165 // TODO: Some canonicalization in lowering would simplify the number of
3166 // patterns we have to try to match. In particular, the reversed order blends
3167 // seem unnecessary.
3168 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3169   let Predicates = [UseSSE1] in {
3170     // extracted scalar math op with insert via movss
3171     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3172           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3173           FR32:$src))))),
3174       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3175           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3176
3177     // vector math op with insert via movss
3178     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3179           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3180       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3181   }
3182
3183   // With SSE 4.1, insertps/blendi are preferred to movsd, so match those too.
3184   let Predicates = [UseSSE41] in {
3185     // extracted scalar math op with insert via insertps
3186     def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3187           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3188           FR32:$src))), (iPTR 0))),
3189       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3190           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3191
3192     // extracted scalar math op with insert via blend
3193     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3194           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3195           FR32:$src))), (i8 1))),
3196       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3197           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3198
3199     // vector math op with insert via blend
3200     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3201           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3202       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3203
3204   }
3205
3206   // Repeat everything for AVX, except for the movss + scalar combo...
3207   // because that one shouldn't occur with AVX codegen?
3208   let Predicates = [HasAVX] in {
3209     // extracted scalar math op with insert via insertps
3210     def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3211           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3212           FR32:$src))), (iPTR 0))),
3213       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3214           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3215
3216     // extracted scalar math op with insert via blend
3217     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3218           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3219           FR32:$src))), (i8 1))),
3220       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3221           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3222
3223     // vector math op with insert via movss
3224     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3225           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3226       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3227
3228     // vector math op with insert via blend
3229     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3230           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3231       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3232   }
3233 }
3234
3235 defm : scalar_math_f32_patterns<fadd, "ADD">;
3236 defm : scalar_math_f32_patterns<fsub, "SUB">;
3237 defm : scalar_math_f32_patterns<fmul, "MUL">;
3238 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3239
3240 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3241   let Predicates = [UseSSE2] in {
3242     // extracted scalar math op with insert via movsd
3243     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3244           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3245           FR64:$src))))),
3246       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3247           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3248
3249     // vector math op with insert via movsd
3250     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3251           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3252       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3253   }
3254
3255   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3256   let Predicates = [UseSSE41] in {
3257     // extracted scalar math op with insert via blend
3258     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3259           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3260           FR64:$src))), (i8 1))),
3261       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3262           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3263
3264     // vector math op with insert via blend
3265     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3266           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3267       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3268
3269     // vector math op with insert via blend (reversed order)
3270     def : Pat<(v2f64 (X86Blendi
3271           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3272           (v2f64 VR128:$dst), (i8 2))),
3273       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3274   }
3275
3276   // Repeat everything for AVX and add one more pattern
3277   // (the scalar + blend reversed order) for good measure.
3278   let Predicates = [HasAVX] in {
3279     // extracted scalar math op with insert via movsd
3280     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3281           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3282           FR64:$src))))),
3283       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3284           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3285
3286     // extracted scalar math op with insert via blend
3287     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3288           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3289           FR64:$src))), (i8 1))),
3290       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3291           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3292
3293     // extracted scalar math op with insert via blend (reversed order)
3294     def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector
3295           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3296           FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3297       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3298           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3299
3300     // vector math op with insert via movsd
3301     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3302           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3303       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3304
3305     // vector math op with insert via blend
3306     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3307           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3308       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3309
3310     // vector math op with insert via blend (reversed order)
3311     def : Pat<(v2f64 (X86Blendi
3312           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3313           (v2f64 VR128:$dst), (i8 2))),
3314       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3315   }
3316 }
3317
3318 defm : scalar_math_f64_patterns<fadd, "ADD">;
3319 defm : scalar_math_f64_patterns<fsub, "SUB">;
3320 defm : scalar_math_f64_patterns<fmul, "MUL">;
3321 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3322
3323
3324 /// Unop Arithmetic
3325 /// In addition, we also have a special variant of the scalar form here to
3326 /// represent the associated intrinsic operation.  This form is unlike the
3327 /// plain scalar form, in that it takes an entire vector (instead of a
3328 /// scalar) and leaves the top elements undefined.
3329 ///
3330 /// And, we have a special variant form for a full-vector intrinsic form.
3331
3332 let Sched = WriteFSqrt in {
3333 def SSE_SQRTPS : OpndItins<
3334   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3335 >;
3336
3337 def SSE_SQRTSS : OpndItins<
3338   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3339 >;
3340
3341 def SSE_SQRTPD : OpndItins<
3342   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3343 >;
3344
3345 def SSE_SQRTSD : OpndItins<
3346   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3347 >;
3348 }
3349
3350 let Sched = WriteFRsqrt in {
3351 def SSE_RSQRTPS : OpndItins<
3352   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3353 >;
3354
3355 def SSE_RSQRTSS : OpndItins<
3356   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3357 >;
3358 }
3359
3360 let Sched = WriteFRcp in {
3361 def SSE_RCPP : OpndItins<
3362   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3363 >;
3364
3365 def SSE_RCPS : OpndItins<
3366   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3367 >;
3368 }
3369
3370 /// sse1_fp_unop_s - SSE1 unops in scalar form
3371 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3372 /// the HW instructions are 2 operand / destructive.
3373 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3374                            OpndItins itins> {
3375 let Predicates = [HasAVX], hasSideEffects = 0 in {
3376   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3377                        (ins FR32:$src1, FR32:$src2),
3378                        !strconcat("v", OpcodeStr,
3379                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3380                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3381   let mayLoad = 1 in {
3382   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3383                       (ins FR32:$src1,f32mem:$src2),
3384                       !strconcat("v", OpcodeStr,
3385                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3386                       []>, VEX_4V, VEX_LIG,
3387                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3388   let isCodeGenOnly = 1 in
3389   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3390                       (ins VR128:$src1, ssmem:$src2),
3391                       !strconcat("v", OpcodeStr,
3392                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3393                       []>, VEX_4V, VEX_LIG,
3394                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3395   }
3396 }
3397
3398   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3399                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3400                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3401   // For scalar unary operations, fold a load into the operation
3402   // only in OptForSize mode. It eliminates an instruction, but it also
3403   // eliminates a whole-register clobber (the load), so it introduces a
3404   // partial register update condition.
3405   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3406                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3407                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3408             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3409   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3410     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3411                       (ins VR128:$src1, VR128:$src2),
3412                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3413                       [], itins.rr>, Sched<[itins.Sched]>;
3414     let mayLoad = 1, hasSideEffects = 0 in
3415     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3416                       (ins VR128:$src1, ssmem:$src2),
3417                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3418                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3419   }
3420 }
3421
3422 /// sse1_fp_unop_p - SSE1 unops in packed form.
3423 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3424                           OpndItins itins> {
3425 let Predicates = [HasAVX] in {
3426   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3427                        !strconcat("v", OpcodeStr,
3428                                   "ps\t{$src, $dst|$dst, $src}"),
3429                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3430                        itins.rr>, VEX, Sched<[itins.Sched]>;
3431   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3432                        !strconcat("v", OpcodeStr,
3433                                   "ps\t{$src, $dst|$dst, $src}"),
3434                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3435                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3436   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3437                         !strconcat("v", OpcodeStr,
3438                                    "ps\t{$src, $dst|$dst, $src}"),
3439                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3440                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3441   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3442                         !strconcat("v", OpcodeStr,
3443                                    "ps\t{$src, $dst|$dst, $src}"),
3444                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3445                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3446 }
3447
3448   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3449                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3450                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3451             Sched<[itins.Sched]>;
3452   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3453                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3454                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3455             Sched<[itins.Sched.Folded]>;
3456 }
3457
3458 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3459 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3460                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3461                               OpndItins itins> {
3462 let isCodeGenOnly = 1 in {
3463 let Predicates = [HasAVX] in {
3464   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3465                            !strconcat("v", OpcodeStr,
3466                                       "ps\t{$src, $dst|$dst, $src}"),
3467                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3468                            itins.rr>, VEX, Sched<[itins.Sched]>;
3469   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3470                           !strconcat("v", OpcodeStr,
3471                           "ps\t{$src, $dst|$dst, $src}"),
3472                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3473                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3474   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3475                             !strconcat("v", OpcodeStr,
3476                                        "ps\t{$src, $dst|$dst, $src}"),
3477                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3478                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3479   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3480                           (ins f256mem:$src),
3481                           !strconcat("v", OpcodeStr,
3482                                     "ps\t{$src, $dst|$dst, $src}"),
3483                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3484                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3485 }
3486
3487   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3488                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3489                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3490                     itins.rr>, Sched<[itins.Sched]>;
3491   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3492                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3493                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3494                     itins.rm>, Sched<[itins.Sched.Folded]>;
3495 } // isCodeGenOnly = 1
3496 }
3497
3498 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3499 // FIXME: Combine the following sse2 classes with the sse1 classes above.
3500 // The only usage of these is for SQRT[S/P]D. See sse12_fp_binop* for example.
3501 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3502                           SDNode OpNode, OpndItins itins> {
3503 let Predicates = [HasAVX], hasSideEffects = 0 in {
3504   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3505                       (ins FR64:$src1, FR64:$src2),
3506                       !strconcat("v", OpcodeStr,
3507                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3508                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3509   let mayLoad = 1 in {
3510   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3511                       (ins FR64:$src1,f64mem:$src2),
3512                       !strconcat("v", OpcodeStr,
3513                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3514                       []>, VEX_4V, VEX_LIG,
3515                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3516   let isCodeGenOnly = 1 in
3517   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3518                       (ins VR128:$src1, sdmem:$src2),
3519                       !strconcat("v", OpcodeStr,
3520                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3521                       []>, VEX_4V, VEX_LIG,
3522                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3523   }
3524 }
3525
3526   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3527                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3528                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3529             Sched<[itins.Sched]>;
3530   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3531   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3532                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3533                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3534             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3535   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3536   def SDr_Int :
3537     SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3538     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3539     [], itins.rr>, Sched<[itins.Sched]>;
3540
3541   let mayLoad = 1, hasSideEffects = 0 in
3542   def SDm_Int :
3543     SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
3544     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
3545     [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3546   } // isCodeGenOnly, Constraints
3547 }
3548
3549 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3550 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3551                           SDNode OpNode, OpndItins itins> {
3552 let Predicates = [HasAVX] in {
3553   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3554                        !strconcat("v", OpcodeStr,
3555                                   "pd\t{$src, $dst|$dst, $src}"),
3556                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3557                        itins.rr>, VEX, Sched<[itins.Sched]>;
3558   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3559                        !strconcat("v", OpcodeStr,
3560                                   "pd\t{$src, $dst|$dst, $src}"),
3561                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3562                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3563   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3564                         !strconcat("v", OpcodeStr,
3565                                    "pd\t{$src, $dst|$dst, $src}"),
3566                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3567                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3568   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3569                         !strconcat("v", OpcodeStr,
3570                                    "pd\t{$src, $dst|$dst, $src}"),
3571                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3572                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3573 }
3574
3575   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3576               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3577               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3578             Sched<[itins.Sched]>;
3579   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3580                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3581                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3582             Sched<[itins.Sched.Folded]>;
3583 }
3584
3585 // Square root.
3586 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3587              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3588              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3589              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3590
3591 // Reciprocal approximations. Note that these typically require refinement
3592 // in order to obtain suitable precision.
3593 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3594              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3595              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3596                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3597 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3598              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3599              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3600                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3601
3602 let Predicates = [UseAVX] in {
3603   def : Pat<(f32 (fsqrt FR32:$src)),
3604             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3605   def : Pat<(f32 (fsqrt (load addr:$src))),
3606             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3607             Requires<[HasAVX, OptForSize]>;
3608   def : Pat<(f64 (fsqrt FR64:$src)),
3609             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3610   def : Pat<(f64 (fsqrt (load addr:$src))),
3611             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3612             Requires<[HasAVX, OptForSize]>;
3613
3614   def : Pat<(f32 (X86frsqrt FR32:$src)),
3615             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3616   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3617             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3618             Requires<[HasAVX, OptForSize]>;
3619
3620   def : Pat<(f32 (X86frcp FR32:$src)),
3621             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3622   def : Pat<(f32 (X86frcp (load addr:$src))),
3623             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3624             Requires<[HasAVX, OptForSize]>;
3625 }
3626 let Predicates = [UseAVX] in {
3627   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3628             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3629                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3630                               VR128)>;
3631   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3632             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3633
3634   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3635             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3636                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3637                               VR128)>;
3638   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3639             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3640 }
3641
3642 let Predicates = [HasAVX] in {
3643   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3644             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3645                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3646                               VR128)>;
3647   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3648             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3649
3650   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3651             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3652                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3653                               VR128)>;
3654   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3655             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3656 }
3657
3658 // These are unary operations, but they are modeled as having 2 source operands
3659 // because the high elements of the destination are unchanged in SSE.
3660 let Predicates = [UseSSE1] in {
3661   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3662             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3663   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3664             (RCPSSr_Int VR128:$src, VR128:$src)>;
3665   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3666             (SQRTSSr_Int VR128:$src, VR128:$src)>;
3667   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3668             (SQRTSDr_Int VR128:$src, VR128:$src)>;
3669 }
3670
3671 // There is no f64 version of the reciprocal approximation instructions.
3672
3673 //===----------------------------------------------------------------------===//
3674 // SSE 1 & 2 - Non-temporal stores
3675 //===----------------------------------------------------------------------===//
3676
3677 let AddedComplexity = 400 in { // Prefer non-temporal versions
3678 let SchedRW = [WriteStore] in {
3679 let Predicates = [HasAVX, NoVLX] in {
3680 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3681                      (ins f128mem:$dst, VR128:$src),
3682                      "movntps\t{$src, $dst|$dst, $src}",
3683                      [(alignednontemporalstore (v4f32 VR128:$src),
3684                                                addr:$dst)],
3685                                                IIC_SSE_MOVNT>, VEX;
3686 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3687                      (ins f128mem:$dst, VR128:$src),
3688                      "movntpd\t{$src, $dst|$dst, $src}",
3689                      [(alignednontemporalstore (v2f64 VR128:$src),
3690                                                addr:$dst)],
3691                                                IIC_SSE_MOVNT>, VEX;
3692
3693 let ExeDomain = SSEPackedInt in
3694 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3695                          (ins f128mem:$dst, VR128:$src),
3696                          "movntdq\t{$src, $dst|$dst, $src}",
3697                          [(alignednontemporalstore (v2i64 VR128:$src),
3698                                                    addr:$dst)],
3699                                                    IIC_SSE_MOVNT>, VEX;
3700
3701 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3702                      (ins f256mem:$dst, VR256:$src),
3703                      "movntps\t{$src, $dst|$dst, $src}",
3704                      [(alignednontemporalstore (v8f32 VR256:$src),
3705                                                addr:$dst)],
3706                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3707 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3708                      (ins f256mem:$dst, VR256:$src),
3709                      "movntpd\t{$src, $dst|$dst, $src}",
3710                      [(alignednontemporalstore (v4f64 VR256:$src),
3711                                                addr:$dst)],
3712                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3713 let ExeDomain = SSEPackedInt in
3714 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3715                     (ins f256mem:$dst, VR256:$src),
3716                     "movntdq\t{$src, $dst|$dst, $src}",
3717                     [(alignednontemporalstore (v4i64 VR256:$src),
3718                                               addr:$dst)],
3719                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3720 }
3721
3722 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3723                     "movntps\t{$src, $dst|$dst, $src}",
3724                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3725                     IIC_SSE_MOVNT>;
3726 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3727                     "movntpd\t{$src, $dst|$dst, $src}",
3728                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3729                     IIC_SSE_MOVNT>;
3730
3731 let ExeDomain = SSEPackedInt in
3732 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3733                     "movntdq\t{$src, $dst|$dst, $src}",
3734                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3735                     IIC_SSE_MOVNT>;
3736
3737 // There is no AVX form for instructions below this point
3738 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3739                  "movnti{l}\t{$src, $dst|$dst, $src}",
3740                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3741                  IIC_SSE_MOVNT>,
3742                PS, Requires<[HasSSE2]>;
3743 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3744                      "movnti{q}\t{$src, $dst|$dst, $src}",
3745                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3746                      IIC_SSE_MOVNT>,
3747                   PS, Requires<[HasSSE2]>;
3748 } // SchedRW = [WriteStore]
3749
3750 let Predicates = [HasAVX, NoVLX] in {
3751   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3752             (VMOVNTPSmr addr:$dst, VR128:$src)>;
3753 }
3754
3755 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3756           (MOVNTPSmr addr:$dst, VR128:$src)>;
3757
3758 } // AddedComplexity
3759
3760 //===----------------------------------------------------------------------===//
3761 // SSE 1 & 2 - Prefetch and memory fence
3762 //===----------------------------------------------------------------------===//
3763
3764 // Prefetch intrinsic.
3765 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3766 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3767     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3768     IIC_SSE_PREFETCH>, TB;
3769 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3770     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3771     IIC_SSE_PREFETCH>, TB;
3772 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3773     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3774     IIC_SSE_PREFETCH>, TB;
3775 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3776     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3777     IIC_SSE_PREFETCH>, TB;
3778 }
3779
3780 // FIXME: How should flush instruction be modeled?
3781 let SchedRW = [WriteLoad] in {
3782 // Flush cache
3783 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3784                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3785                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3786 }
3787
3788 let SchedRW = [WriteNop] in {
3789 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3790 // was introduced with SSE2, it's backward compatible.
3791 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3792               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3793               OBXS, Requires<[HasSSE2]>;
3794 }
3795
3796 let SchedRW = [WriteFence] in {
3797 // Load, store, and memory fence
3798 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3799                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3800                PS, Requires<[HasSSE1]>;
3801 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3802                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3803                TB, Requires<[HasSSE2]>;
3804 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3805                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3806                TB, Requires<[HasSSE2]>;
3807 } // SchedRW
3808
3809 def : Pat<(X86SFence), (SFENCE)>;
3810 def : Pat<(X86LFence), (LFENCE)>;
3811 def : Pat<(X86MFence), (MFENCE)>;
3812
3813 //===----------------------------------------------------------------------===//
3814 // SSE 1 & 2 - Load/Store XCSR register
3815 //===----------------------------------------------------------------------===//
3816
3817 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3818                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3819                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3820 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3821                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3822                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3823
3824 let Predicates = [UseSSE1] in {
3825 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3826                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3827                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3828 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3829                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3830                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3831 }
3832
3833 //===---------------------------------------------------------------------===//
3834 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3835 //===---------------------------------------------------------------------===//
3836
3837 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3838
3839 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3840 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3841                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3842                     VEX;
3843 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3844                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3845                     VEX, VEX_L;
3846 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3847                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3848                     VEX;
3849 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3850                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3851                     VEX, VEX_L;
3852 }
3853
3854 // For Disassembler
3855 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3856     SchedRW = [WriteMove] in {
3857 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3858                         "movdqa\t{$src, $dst|$dst, $src}", [],
3859                         IIC_SSE_MOVA_P_RR>,
3860                         VEX;
3861 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3862                         "movdqa\t{$src, $dst|$dst, $src}", [],
3863                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3864 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3865                         "movdqu\t{$src, $dst|$dst, $src}", [],
3866                         IIC_SSE_MOVU_P_RR>,
3867                         VEX;
3868 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3869                         "movdqu\t{$src, $dst|$dst, $src}", [],
3870                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3871 }
3872
3873 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3874     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3875 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3876                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3877                    VEX;
3878 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3879                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3880                    VEX, VEX_L;
3881 let Predicates = [HasAVX] in {
3882   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3883                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3884                     XS, VEX;
3885   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3886                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3887                     XS, VEX, VEX_L;
3888 }
3889 }
3890
3891 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3892 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3893                      (ins i128mem:$dst, VR128:$src),
3894                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3895                      VEX;
3896 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3897                      (ins i256mem:$dst, VR256:$src),
3898                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3899                      VEX, VEX_L;
3900 let Predicates = [HasAVX] in {
3901 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3902                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3903                   XS, VEX;
3904 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3905                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3906                   XS, VEX, VEX_L;
3907 }
3908 }
3909
3910 let SchedRW = [WriteMove] in {
3911 let hasSideEffects = 0 in
3912 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3913                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3914
3915 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3916                    "movdqu\t{$src, $dst|$dst, $src}",
3917                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3918
3919 // For Disassembler
3920 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3921 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3922                        "movdqa\t{$src, $dst|$dst, $src}", [],
3923                        IIC_SSE_MOVA_P_RR>;
3924
3925 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3926                        "movdqu\t{$src, $dst|$dst, $src}",
3927                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3928 }
3929 } // SchedRW
3930
3931 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3932     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3933 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3934                    "movdqa\t{$src, $dst|$dst, $src}",
3935                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3936                    IIC_SSE_MOVA_P_RM>;
3937 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3938                    "movdqu\t{$src, $dst|$dst, $src}",
3939                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3940                    IIC_SSE_MOVU_P_RM>,
3941                  XS, Requires<[UseSSE2]>;
3942 }
3943
3944 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3945 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3946                    "movdqa\t{$src, $dst|$dst, $src}",
3947                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3948                    IIC_SSE_MOVA_P_MR>;
3949 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3950                    "movdqu\t{$src, $dst|$dst, $src}",
3951                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3952                    IIC_SSE_MOVU_P_MR>,
3953                  XS, Requires<[UseSSE2]>;
3954 }
3955
3956 } // ExeDomain = SSEPackedInt
3957
3958 let Predicates = [HasAVX] in {
3959   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3960             (VMOVDQUmr addr:$dst, VR128:$src)>;
3961   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3962             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3963 }
3964 let Predicates = [UseSSE2] in
3965 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3966           (MOVDQUmr addr:$dst, VR128:$src)>;
3967
3968 //===---------------------------------------------------------------------===//
3969 // SSE2 - Packed Integer Arithmetic Instructions
3970 //===---------------------------------------------------------------------===//
3971
3972 let Sched = WriteVecIMul in
3973 def SSE_PMADD : OpndItins<
3974   IIC_SSE_PMADD, IIC_SSE_PMADD
3975 >;
3976
3977 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3978
3979 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3980                             RegisterClass RC, PatFrag memop_frag,
3981                             X86MemOperand x86memop,
3982                             OpndItins itins,
3983                             bit IsCommutable = 0,
3984                             bit Is2Addr = 1> {
3985   let isCommutable = IsCommutable in
3986   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3987        (ins RC:$src1, RC:$src2),
3988        !if(Is2Addr,
3989            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3990            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3991        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3992       Sched<[itins.Sched]>;
3993   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3994        (ins RC:$src1, x86memop:$src2),
3995        !if(Is2Addr,
3996            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3997            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3998        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3999        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4000 }
4001
4002 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4003                              Intrinsic IntId256, OpndItins itins,
4004                              bit IsCommutable = 0> {
4005 let Predicates = [HasAVX] in
4006   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4007                                  VR128, loadv2i64, i128mem, itins,
4008                                  IsCommutable, 0>, VEX_4V;
4009
4010 let Constraints = "$src1 = $dst" in
4011   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4012                                i128mem, itins, IsCommutable, 1>;
4013
4014 let Predicates = [HasAVX2] in
4015   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4016                                    VR256, loadv4i64, i256mem, itins,
4017                                    IsCommutable, 0>, VEX_4V, VEX_L;
4018 }
4019
4020 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4021                          string OpcodeStr, SDNode OpNode,
4022                          SDNode OpNode2, RegisterClass RC,
4023                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4024                          PatFrag ld_frag, ShiftOpndItins itins,
4025                          bit Is2Addr = 1> {
4026   // src2 is always 128-bit
4027   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4028        (ins RC:$src1, VR128:$src2),
4029        !if(Is2Addr,
4030            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4031            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4032        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4033         itins.rr>, Sched<[WriteVecShift]>;
4034   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4035        (ins RC:$src1, i128mem:$src2),
4036        !if(Is2Addr,
4037            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4038            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4039        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4040                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
4041       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4042   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4043        (ins RC:$src1, u8imm:$src2),
4044        !if(Is2Addr,
4045            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4046            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4047        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4048        Sched<[WriteVecShift]>;
4049 }
4050
4051 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4052 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4053                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4054                          PatFrag memop_frag, X86MemOperand x86memop,
4055                          OpndItins itins,
4056                          bit IsCommutable = 0, bit Is2Addr = 1> {
4057   let isCommutable = IsCommutable in
4058   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4059        (ins RC:$src1, RC:$src2),
4060        !if(Is2Addr,
4061            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4062            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4063        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4064        Sched<[itins.Sched]>;
4065   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4066        (ins RC:$src1, x86memop:$src2),
4067        !if(Is2Addr,
4068            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4069            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4070        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4071                                      (bitconvert (memop_frag addr:$src2)))))]>,
4072        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4073 }
4074 } // ExeDomain = SSEPackedInt
4075
4076 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4077                              SSE_INTALU_ITINS_P, 1>;
4078 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4079                              SSE_INTALU_ITINS_P, 1>;
4080 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4081                              SSE_INTALU_ITINS_P, 1>;
4082 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4083                              SSE_INTALUQ_ITINS_P, 1>;
4084 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4085                              SSE_INTMUL_ITINS_P, 1>;
4086 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4087                              SSE_INTMUL_ITINS_P, 1>;
4088 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4089                              SSE_INTMUL_ITINS_P, 1>;
4090 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4091                              SSE_INTALU_ITINS_P, 0>;
4092 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4093                              SSE_INTALU_ITINS_P, 0>;
4094 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4095                              SSE_INTALU_ITINS_P, 0>;
4096 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4097                              SSE_INTALUQ_ITINS_P, 0>;
4098 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4099                              SSE_INTALU_ITINS_P, 0>;
4100 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4101                              SSE_INTALU_ITINS_P, 0>;
4102 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4103                              SSE_INTALU_ITINS_P, 1>;
4104 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4105                              SSE_INTALU_ITINS_P, 1>;
4106 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4107                              SSE_INTALU_ITINS_P, 1>;
4108 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4109                              SSE_INTALU_ITINS_P, 1>;
4110
4111 // Intrinsic forms
4112 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4113                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4114 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4115                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4116 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4117                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4118 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4119                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4120 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4121                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4122 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4123                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4124 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4125                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4126 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4127                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4128 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4129                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4130 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4131                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4132
4133 let Predicates = [HasAVX] in
4134 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4135                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4136                               VEX_4V;
4137 let Predicates = [HasAVX2] in
4138 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4139                                VR256, loadv4i64, i256mem,
4140                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4141 let Constraints = "$src1 = $dst" in
4142 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4143                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4144
4145 //===---------------------------------------------------------------------===//
4146 // SSE2 - Packed Integer Logical Instructions
4147 //===---------------------------------------------------------------------===//
4148
4149 let Predicates = [HasAVX] in {
4150 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4151                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4152                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4153 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4154                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4155                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4156 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4157                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4158                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4159
4160 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4161                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4162                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4163 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4164                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4165                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4166 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4167                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4168                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4169
4170 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4171                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4172                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4173 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4174                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4175                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4176
4177 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4178   // 128-bit logical shifts.
4179   def VPSLLDQri : PDIi8<0x73, MRM7r,
4180                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4181                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4182                     []>, VEX_4V;
4183   def VPSRLDQri : PDIi8<0x73, MRM3r,
4184                     (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4185                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4186                     []>, VEX_4V;
4187   // PSRADQri doesn't exist in SSE[1-3].
4188 }
4189 } // Predicates = [HasAVX]
4190
4191 let Predicates = [HasAVX2] in {
4192 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4193                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4194                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4195 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4196                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4197                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4198 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4199                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4200                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4201
4202 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4203                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4204                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4205 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4206                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4207                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4208 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4209                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4210                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4211
4212 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4213                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4214                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4215 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4216                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4217                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4218
4219 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4220   // 256-bit logical shifts.
4221   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4222                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4223                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4224                     [(set VR256:$dst,
4225                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4226                     VEX_4V, VEX_L;
4227   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4228                     (outs VR256:$dst), (ins VR256:$src1, i32u8imm:$src2),
4229                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4230                     [(set VR256:$dst,
4231                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4232                     VEX_4V, VEX_L;
4233   // PSRADQYri doesn't exist in SSE[1-3].
4234 }
4235 } // Predicates = [HasAVX2]
4236
4237 let Constraints = "$src1 = $dst" in {
4238 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4239                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4240                            SSE_INTSHIFT_ITINS_P>;
4241 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4242                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4243                            SSE_INTSHIFT_ITINS_P>;
4244 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4245                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4246                            SSE_INTSHIFT_ITINS_P>;
4247
4248 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4249                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4250                            SSE_INTSHIFT_ITINS_P>;
4251 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4252                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4253                            SSE_INTSHIFT_ITINS_P>;
4254 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4255                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4256                            SSE_INTSHIFT_ITINS_P>;
4257
4258 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4259                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4260                            SSE_INTSHIFT_ITINS_P>;
4261 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4262                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4263                            SSE_INTSHIFT_ITINS_P>;
4264
4265 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4266   // 128-bit logical shifts.
4267   def PSLLDQri : PDIi8<0x73, MRM7r,
4268                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4269                        "pslldq\t{$src2, $dst|$dst, $src2}",
4270                        [], IIC_SSE_INTSHDQ_P_RI>;
4271   def PSRLDQri : PDIi8<0x73, MRM3r,
4272                        (outs VR128:$dst), (ins VR128:$src1, i32u8imm:$src2),
4273                        "psrldq\t{$src2, $dst|$dst, $src2}",
4274                        [], IIC_SSE_INTSHDQ_P_RI>;
4275   // PSRADQri doesn't exist in SSE[1-3].
4276 }
4277 } // Constraints = "$src1 = $dst"
4278
4279 let Predicates = [HasAVX] in {
4280   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4281             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4282   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4283             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4284   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4285             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4286
4287   // Shift up / down and insert zero's.
4288   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4289             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4290   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4291             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4292 }
4293
4294 let Predicates = [HasAVX2] in {
4295   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4296             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4297   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4298             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4299
4300   // Shift up / down and insert zero's.
4301   def : Pat<(v4i64 (X86vshldq VR256:$src, (i8 imm:$amt))),
4302             (VPSLLDQYri VR256:$src, (BYTE_imm imm:$amt))>;
4303   def : Pat<(v4i64 (X86vshrdq VR256:$src, (i8 imm:$amt))),
4304             (VPSRLDQYri VR256:$src, (BYTE_imm imm:$amt))>;
4305 }
4306
4307 let Predicates = [UseSSE2] in {
4308   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4309             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4310   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4311             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4312   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4313             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4314
4315   // Shift up / down and insert zero's.
4316   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4317             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4318   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4319             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4320 }
4321
4322 //===---------------------------------------------------------------------===//
4323 // SSE2 - Packed Integer Comparison Instructions
4324 //===---------------------------------------------------------------------===//
4325
4326 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4327                              SSE_INTALU_ITINS_P, 1>;
4328 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4329                              SSE_INTALU_ITINS_P, 1>;
4330 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4331                              SSE_INTALU_ITINS_P, 1>;
4332 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4333                              SSE_INTALU_ITINS_P, 0>;
4334 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4335                              SSE_INTALU_ITINS_P, 0>;
4336 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4337                              SSE_INTALU_ITINS_P, 0>;
4338
4339 //===---------------------------------------------------------------------===//
4340 // SSE2 - Packed Integer Shuffle Instructions
4341 //===---------------------------------------------------------------------===//
4342
4343 let ExeDomain = SSEPackedInt in {
4344 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4345                          SDNode OpNode> {
4346 let Predicates = [HasAVX] in {
4347   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4348                       (ins VR128:$src1, u8imm:$src2),
4349                       !strconcat("v", OpcodeStr,
4350                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4351                       [(set VR128:$dst,
4352                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4353                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4354   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4355                       (ins i128mem:$src1, u8imm:$src2),
4356                       !strconcat("v", OpcodeStr,
4357                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4358                      [(set VR128:$dst,
4359                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4360                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4361                   Sched<[WriteShuffleLd]>;
4362 }
4363
4364 let Predicates = [HasAVX2] in {
4365   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4366                        (ins VR256:$src1, u8imm:$src2),
4367                        !strconcat("v", OpcodeStr,
4368                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4369                        [(set VR256:$dst,
4370                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4371                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4372   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4373                        (ins i256mem:$src1, u8imm:$src2),
4374                        !strconcat("v", OpcodeStr,
4375                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4376                       [(set VR256:$dst,
4377                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4378                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4379                    Sched<[WriteShuffleLd]>;
4380 }
4381
4382 let Predicates = [UseSSE2] in {
4383   def ri : Ii8<0x70, MRMSrcReg,
4384                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4385                !strconcat(OpcodeStr,
4386                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4387                 [(set VR128:$dst,
4388                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4389                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4390   def mi : Ii8<0x70, MRMSrcMem,
4391                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4392                !strconcat(OpcodeStr,
4393                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4394                 [(set VR128:$dst,
4395                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4396                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4397            Sched<[WriteShuffleLd, ReadAfterLd]>;
4398 }
4399 }
4400 } // ExeDomain = SSEPackedInt
4401
4402 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4403 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4404 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4405
4406 let Predicates = [HasAVX] in {
4407   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4408             (VPSHUFDmi addr:$src1, imm:$imm)>;
4409   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4410             (VPSHUFDri VR128:$src1, imm:$imm)>;
4411 }
4412
4413 let Predicates = [UseSSE2] in {
4414   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4415             (PSHUFDmi addr:$src1, imm:$imm)>;
4416   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4417             (PSHUFDri VR128:$src1, imm:$imm)>;
4418 }
4419
4420 //===---------------------------------------------------------------------===//
4421 // Packed Integer Pack Instructions (SSE & AVX)
4422 //===---------------------------------------------------------------------===//
4423
4424 let ExeDomain = SSEPackedInt in {
4425 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4426                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4427                      PatFrag ld_frag, bit Is2Addr = 1> {
4428   def rr : PDI<opc, MRMSrcReg,
4429                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4430                !if(Is2Addr,
4431                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4432                    !strconcat(OpcodeStr,
4433                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4434                [(set VR128:$dst,
4435                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4436                Sched<[WriteShuffle]>;
4437   def rm : PDI<opc, MRMSrcMem,
4438                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4439                !if(Is2Addr,
4440                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4441                    !strconcat(OpcodeStr,
4442                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4443                [(set VR128:$dst,
4444                      (OutVT (OpNode VR128:$src1,
4445                                     (bc_frag (ld_frag addr:$src2)))))]>,
4446                Sched<[WriteShuffleLd, ReadAfterLd]>;
4447 }
4448
4449 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4450                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4451   def Yrr : PDI<opc, MRMSrcReg,
4452                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4453                 !strconcat(OpcodeStr,
4454                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4455                 [(set VR256:$dst,
4456                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4457                 Sched<[WriteShuffle]>;
4458   def Yrm : PDI<opc, MRMSrcMem,
4459                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4460                 !strconcat(OpcodeStr,
4461                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4462                 [(set VR256:$dst,
4463                       (OutVT (OpNode VR256:$src1,
4464                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4465                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4466 }
4467
4468 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4469                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4470                      PatFrag ld_frag, bit Is2Addr = 1> {
4471   def rr : SS48I<opc, MRMSrcReg,
4472                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4473                  !if(Is2Addr,
4474                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4475                      !strconcat(OpcodeStr,
4476                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4477                  [(set VR128:$dst,
4478                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4479                  Sched<[WriteShuffle]>;
4480   def rm : SS48I<opc, MRMSrcMem,
4481                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4482                  !if(Is2Addr,
4483                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4484                      !strconcat(OpcodeStr,
4485                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4486                  [(set VR128:$dst,
4487                        (OutVT (OpNode VR128:$src1,
4488                                       (bc_frag (ld_frag addr:$src2)))))]>,
4489                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4490 }
4491
4492 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4493                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4494   def Yrr : SS48I<opc, MRMSrcReg,
4495                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4496                   !strconcat(OpcodeStr,
4497                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4498                   [(set VR256:$dst,
4499                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4500                   Sched<[WriteShuffle]>;
4501   def Yrm : SS48I<opc, MRMSrcMem,
4502                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4503                   !strconcat(OpcodeStr,
4504                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4505                   [(set VR256:$dst,
4506                         (OutVT (OpNode VR256:$src1,
4507                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4508                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4509 }
4510
4511 let Predicates = [HasAVX] in {
4512   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4513                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4514   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4515                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4516
4517   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4518                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4519   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4520                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4521 }
4522
4523 let Predicates = [HasAVX2] in {
4524   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4525                                bc_v16i16>, VEX_4V, VEX_L;
4526   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4527                                bc_v8i32>, VEX_4V, VEX_L;
4528
4529   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4530                                bc_v16i16>, VEX_4V, VEX_L;
4531   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4532                                bc_v8i32>, VEX_4V, VEX_L;
4533 }
4534
4535 let Constraints = "$src1 = $dst" in {
4536   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4537                             bc_v8i16, memopv2i64>;
4538   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4539                             bc_v4i32, memopv2i64>;
4540
4541   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4542                             bc_v8i16, memopv2i64>;
4543
4544   let Predicates = [HasSSE41] in
4545   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4546                             bc_v4i32, memopv2i64>;
4547 }
4548 } // ExeDomain = SSEPackedInt
4549
4550 //===---------------------------------------------------------------------===//
4551 // SSE2 - Packed Integer Unpack Instructions
4552 //===---------------------------------------------------------------------===//
4553
4554 let ExeDomain = SSEPackedInt in {
4555 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4556                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4557                        bit Is2Addr = 1> {
4558   def rr : PDI<opc, MRMSrcReg,
4559       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4560       !if(Is2Addr,
4561           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4562           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4563       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4564       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4565   def rm : PDI<opc, MRMSrcMem,
4566       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4567       !if(Is2Addr,
4568           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4569           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4570       [(set VR128:$dst, (OpNode VR128:$src1,
4571                                   (bc_frag (ld_frag addr:$src2))))],
4572                                                IIC_SSE_UNPCK>,
4573       Sched<[WriteShuffleLd, ReadAfterLd]>;
4574 }
4575
4576 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4577                          SDNode OpNode, PatFrag bc_frag> {
4578   def Yrr : PDI<opc, MRMSrcReg,
4579       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4580       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4581       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4582       Sched<[WriteShuffle]>;
4583   def Yrm : PDI<opc, MRMSrcMem,
4584       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4585       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4586       [(set VR256:$dst, (OpNode VR256:$src1,
4587                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4588       Sched<[WriteShuffleLd, ReadAfterLd]>;
4589 }
4590
4591 let Predicates = [HasAVX] in {
4592   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4593                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4594   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4595                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4596   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4597                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4598   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4599                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4600
4601   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4602                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4603   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4604                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4605   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4606                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4607   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4608                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4609 }
4610
4611 let Predicates = [HasAVX2] in {
4612   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4613                                    bc_v32i8>, VEX_4V, VEX_L;
4614   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4615                                    bc_v16i16>, VEX_4V, VEX_L;
4616   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4617                                    bc_v8i32>, VEX_4V, VEX_L;
4618   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4619                                    bc_v4i64>, VEX_4V, VEX_L;
4620
4621   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4622                                    bc_v32i8>, VEX_4V, VEX_L;
4623   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4624                                    bc_v16i16>, VEX_4V, VEX_L;
4625   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4626                                    bc_v8i32>, VEX_4V, VEX_L;
4627   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4628                                    bc_v4i64>, VEX_4V, VEX_L;
4629 }
4630
4631 let Constraints = "$src1 = $dst" in {
4632   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4633                                 bc_v16i8, memopv2i64>;
4634   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4635                                 bc_v8i16, memopv2i64>;
4636   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4637                                 bc_v4i32, memopv2i64>;
4638   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4639                                 bc_v2i64, memopv2i64>;
4640
4641   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4642                                 bc_v16i8, memopv2i64>;
4643   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4644                                 bc_v8i16, memopv2i64>;
4645   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4646                                 bc_v4i32, memopv2i64>;
4647   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4648                                 bc_v2i64, memopv2i64>;
4649 }
4650 } // ExeDomain = SSEPackedInt
4651
4652 //===---------------------------------------------------------------------===//
4653 // SSE2 - Packed Integer Extract and Insert
4654 //===---------------------------------------------------------------------===//
4655
4656 let ExeDomain = SSEPackedInt in {
4657 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4658   def rri : Ii8<0xC4, MRMSrcReg,
4659        (outs VR128:$dst), (ins VR128:$src1,
4660         GR32orGR64:$src2, u8imm:$src3),
4661        !if(Is2Addr,
4662            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4663            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4664        [(set VR128:$dst,
4665          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4666        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4667   def rmi : Ii8<0xC4, MRMSrcMem,
4668                        (outs VR128:$dst), (ins VR128:$src1,
4669                         i16mem:$src2, u8imm:$src3),
4670        !if(Is2Addr,
4671            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4672            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4673        [(set VR128:$dst,
4674          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4675                     imm:$src3))], IIC_SSE_PINSRW>,
4676        Sched<[WriteShuffleLd, ReadAfterLd]>;
4677 }
4678
4679 // Extract
4680 let Predicates = [HasAVX] in
4681 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4682                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4683                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4684                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4685                                             imm:$src2))]>, PD, VEX,
4686                 Sched<[WriteShuffle]>;
4687 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4688                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4689                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4690                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4691                                             imm:$src2))], IIC_SSE_PEXTRW>,
4692                Sched<[WriteShuffleLd, ReadAfterLd]>;
4693
4694 // Insert
4695 let Predicates = [HasAVX] in
4696 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4697
4698 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4699 defm PINSRW : sse2_pinsrw, PD;
4700
4701 } // ExeDomain = SSEPackedInt
4702
4703 //===---------------------------------------------------------------------===//
4704 // SSE2 - Packed Mask Creation
4705 //===---------------------------------------------------------------------===//
4706
4707 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4708
4709 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4710            (ins VR128:$src),
4711            "pmovmskb\t{$src, $dst|$dst, $src}",
4712            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4713            IIC_SSE_MOVMSK>, VEX;
4714
4715 let Predicates = [HasAVX2] in {
4716 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4717            (ins VR256:$src),
4718            "pmovmskb\t{$src, $dst|$dst, $src}",
4719            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4720            VEX, VEX_L;
4721 }
4722
4723 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4724            "pmovmskb\t{$src, $dst|$dst, $src}",
4725            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4726            IIC_SSE_MOVMSK>;
4727
4728 } // ExeDomain = SSEPackedInt
4729
4730 //===---------------------------------------------------------------------===//
4731 // SSE2 - Conditional Store
4732 //===---------------------------------------------------------------------===//
4733
4734 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4735
4736 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4737 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4738            (ins VR128:$src, VR128:$mask),
4739            "maskmovdqu\t{$mask, $src|$src, $mask}",
4740            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4741            IIC_SSE_MASKMOV>, VEX;
4742 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4743 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4744            (ins VR128:$src, VR128:$mask),
4745            "maskmovdqu\t{$mask, $src|$src, $mask}",
4746            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4747            IIC_SSE_MASKMOV>, VEX;
4748
4749 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4750 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4751            "maskmovdqu\t{$mask, $src|$src, $mask}",
4752            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4753            IIC_SSE_MASKMOV>;
4754 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4755 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4756            "maskmovdqu\t{$mask, $src|$src, $mask}",
4757            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4758            IIC_SSE_MASKMOV>;
4759
4760 } // ExeDomain = SSEPackedInt
4761
4762 //===---------------------------------------------------------------------===//
4763 // SSE2 - Move Doubleword
4764 //===---------------------------------------------------------------------===//
4765
4766 //===---------------------------------------------------------------------===//
4767 // Move Int Doubleword to Packed Double Int
4768 //
4769 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4770                       "movd\t{$src, $dst|$dst, $src}",
4771                       [(set VR128:$dst,
4772                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4773                         VEX, Sched<[WriteMove]>;
4774 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4775                       "movd\t{$src, $dst|$dst, $src}",
4776                       [(set VR128:$dst,
4777                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4778                         IIC_SSE_MOVDQ>,
4779                       VEX, Sched<[WriteLoad]>;
4780 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4781                         "movq\t{$src, $dst|$dst, $src}",
4782                         [(set VR128:$dst,
4783                           (v2i64 (scalar_to_vector GR64:$src)))],
4784                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4785 let isCodeGenOnly = 1 in
4786 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4787                        "movq\t{$src, $dst|$dst, $src}",
4788                        [(set FR64:$dst, (bitconvert GR64:$src))],
4789                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4790
4791 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4792                       "movd\t{$src, $dst|$dst, $src}",
4793                       [(set VR128:$dst,
4794                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4795                   Sched<[WriteMove]>;
4796 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4797                       "movd\t{$src, $dst|$dst, $src}",
4798                       [(set VR128:$dst,
4799                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4800                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4801 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4802                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4803                         [(set VR128:$dst,
4804                           (v2i64 (scalar_to_vector GR64:$src)))],
4805                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4806 let isCodeGenOnly = 1 in
4807 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4808                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4809                        [(set FR64:$dst, (bitconvert GR64:$src))],
4810                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4811
4812 //===---------------------------------------------------------------------===//
4813 // Move Int Doubleword to Single Scalar
4814 //
4815 let isCodeGenOnly = 1 in {
4816   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4817                         "movd\t{$src, $dst|$dst, $src}",
4818                         [(set FR32:$dst, (bitconvert GR32:$src))],
4819                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4820
4821   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4822                         "movd\t{$src, $dst|$dst, $src}",
4823                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4824                         IIC_SSE_MOVDQ>,
4825                         VEX, Sched<[WriteLoad]>;
4826   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4827                         "movd\t{$src, $dst|$dst, $src}",
4828                         [(set FR32:$dst, (bitconvert GR32:$src))],
4829                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4830
4831   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4832                         "movd\t{$src, $dst|$dst, $src}",
4833                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4834                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4835 }
4836
4837 //===---------------------------------------------------------------------===//
4838 // Move Packed Doubleword Int to Packed Double Int
4839 //
4840 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4841                        "movd\t{$src, $dst|$dst, $src}",
4842                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4843                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4844                     Sched<[WriteMove]>;
4845 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4846                        (ins i32mem:$dst, VR128:$src),
4847                        "movd\t{$src, $dst|$dst, $src}",
4848                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4849                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4850                                      VEX, Sched<[WriteStore]>;
4851 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4852                        "movd\t{$src, $dst|$dst, $src}",
4853                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4854                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4855                    Sched<[WriteMove]>;
4856 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4857                        "movd\t{$src, $dst|$dst, $src}",
4858                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4859                                      (iPTR 0))), addr:$dst)],
4860                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4861
4862 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4863         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4864
4865 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4866         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4867
4868 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4869         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4870
4871 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4872         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4873
4874 //===---------------------------------------------------------------------===//
4875 // Move Packed Doubleword Int first element to Doubleword Int
4876 //
4877 let SchedRW = [WriteMove] in {
4878 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4879                           "movq\t{$src, $dst|$dst, $src}",
4880                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4881                                                            (iPTR 0)))],
4882                                                            IIC_SSE_MOVD_ToGP>,
4883                       VEX;
4884
4885 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4886                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4887                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4888                                                          (iPTR 0)))],
4889                                                          IIC_SSE_MOVD_ToGP>;
4890 } //SchedRW
4891
4892 //===---------------------------------------------------------------------===//
4893 // Bitcast FR64 <-> GR64
4894 //
4895 let isCodeGenOnly = 1 in {
4896   let Predicates = [UseAVX] in
4897   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4898                           "movq\t{$src, $dst|$dst, $src}",
4899                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4900                           VEX, Sched<[WriteLoad]>;
4901   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4902                            "movq\t{$src, $dst|$dst, $src}",
4903                            [(set GR64:$dst, (bitconvert FR64:$src))],
4904                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4905   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4906                            "movq\t{$src, $dst|$dst, $src}",
4907                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4908                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4909
4910   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4911                          "movq\t{$src, $dst|$dst, $src}",
4912                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4913                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4914   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4915                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4916                          [(set GR64:$dst, (bitconvert FR64:$src))],
4917                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4918   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4919                          "movq\t{$src, $dst|$dst, $src}",
4920                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4921                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4922 }
4923
4924 //===---------------------------------------------------------------------===//
4925 // Move Scalar Single to Double Int
4926 //
4927 let isCodeGenOnly = 1 in {
4928   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4929                         "movd\t{$src, $dst|$dst, $src}",
4930                         [(set GR32:$dst, (bitconvert FR32:$src))],
4931                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4932   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4933                         "movd\t{$src, $dst|$dst, $src}",
4934                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4935                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4936   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4937                         "movd\t{$src, $dst|$dst, $src}",
4938                         [(set GR32:$dst, (bitconvert FR32:$src))],
4939                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4940   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4941                         "movd\t{$src, $dst|$dst, $src}",
4942                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4943                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4944 }
4945
4946 //===---------------------------------------------------------------------===//
4947 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4948 //
4949 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4950 let AddedComplexity = 15 in {
4951 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4952                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4953                        [(set VR128:$dst, (v2i64 (X86vzmovl
4954                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4955                                       IIC_SSE_MOVDQ>,
4956                                       VEX, VEX_W;
4957 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4958                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4959                        [(set VR128:$dst, (v2i64 (X86vzmovl
4960                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4961                                       IIC_SSE_MOVDQ>;
4962 }
4963 } // isCodeGenOnly, SchedRW
4964
4965 let Predicates = [UseAVX] in {
4966   let AddedComplexity = 15 in
4967     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4968               (VMOVDI2PDIrr GR32:$src)>;
4969
4970   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4971   let AddedComplexity = 20 in {
4972     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4973               (VMOVDI2PDIrm addr:$src)>;
4974     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4975               (VMOVDI2PDIrm addr:$src)>;
4976     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4977               (VMOVDI2PDIrm addr:$src)>;
4978   }
4979   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4980   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4981                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4982             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4983   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4984                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4985             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4986 }
4987
4988 let Predicates = [UseSSE2] in {
4989   let AddedComplexity = 15 in
4990     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4991               (MOVDI2PDIrr GR32:$src)>;
4992
4993   let AddedComplexity = 20 in {
4994     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4995               (MOVDI2PDIrm addr:$src)>;
4996     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4997               (MOVDI2PDIrm addr:$src)>;
4998     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4999               (MOVDI2PDIrm addr:$src)>;
5000   }
5001 }
5002
5003 // These are the correct encodings of the instructions so that we know how to
5004 // read correct assembly, even though we continue to emit the wrong ones for
5005 // compatibility with Darwin's buggy assembler.
5006 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5007                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5008 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5009                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5010 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5011 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5012                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5013 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5014                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5015
5016 //===---------------------------------------------------------------------===//
5017 // SSE2 - Move Quadword
5018 //===---------------------------------------------------------------------===//
5019
5020 //===---------------------------------------------------------------------===//
5021 // Move Quadword Int to Packed Quadword Int
5022 //
5023
5024 let SchedRW = [WriteLoad] in {
5025 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5026                     "vmovq\t{$src, $dst|$dst, $src}",
5027                     [(set VR128:$dst,
5028                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5029                     VEX, Requires<[UseAVX]>;
5030 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5031                     "movq\t{$src, $dst|$dst, $src}",
5032                     [(set VR128:$dst,
5033                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5034                       IIC_SSE_MOVDQ>, XS,
5035                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5036 } // SchedRW
5037
5038 //===---------------------------------------------------------------------===//
5039 // Move Packed Quadword Int to Quadword Int
5040 //
5041 let SchedRW = [WriteStore] in {
5042 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5043                       "movq\t{$src, $dst|$dst, $src}",
5044                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5045                                     (iPTR 0))), addr:$dst)],
5046                                     IIC_SSE_MOVDQ>, VEX;
5047 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5048                       "movq\t{$src, $dst|$dst, $src}",
5049                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5050                                     (iPTR 0))), addr:$dst)],
5051                                     IIC_SSE_MOVDQ>;
5052 } // SchedRW
5053
5054 // For disassembler only
5055 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5056     SchedRW = [WriteVecLogic] in {
5057 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5058                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5059 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5060                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5061 }
5062
5063 //===---------------------------------------------------------------------===//
5064 // Store / copy lower 64-bits of a XMM register.
5065 //
5066 let Predicates = [UseAVX] in
5067 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5068           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5069 let Predicates = [UseSSE2] in
5070 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5071           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5072
5073 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5074 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5075                      "vmovq\t{$src, $dst|$dst, $src}",
5076                      [(set VR128:$dst,
5077                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5078                                                  (loadi64 addr:$src))))))],
5079                                                  IIC_SSE_MOVDQ>,
5080                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5081
5082 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5083                      "movq\t{$src, $dst|$dst, $src}",
5084                      [(set VR128:$dst,
5085                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5086                                                  (loadi64 addr:$src))))))],
5087                                                  IIC_SSE_MOVDQ>,
5088                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5089 }
5090
5091 let Predicates = [UseAVX], AddedComplexity = 20 in {
5092   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5093             (VMOVZQI2PQIrm addr:$src)>;
5094   def : Pat<(v2i64 (X86vzload addr:$src)),
5095             (VMOVZQI2PQIrm addr:$src)>;
5096 }
5097
5098 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5099   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5100             (MOVZQI2PQIrm addr:$src)>;
5101   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5102 }
5103
5104 let Predicates = [HasAVX] in {
5105 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5106           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5107 def : Pat<(v4i64 (X86vzload addr:$src)),
5108           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5109 }
5110
5111 //===---------------------------------------------------------------------===//
5112 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5113 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5114 //
5115 let SchedRW = [WriteVecLogic] in {
5116 let AddedComplexity = 15 in
5117 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5118                         "vmovq\t{$src, $dst|$dst, $src}",
5119                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5120                     IIC_SSE_MOVQ_RR>,
5121                       XS, VEX, Requires<[UseAVX]>;
5122 let AddedComplexity = 15 in
5123 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5124                         "movq\t{$src, $dst|$dst, $src}",
5125                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5126                     IIC_SSE_MOVQ_RR>,
5127                       XS, Requires<[UseSSE2]>;
5128 } // SchedRW
5129
5130 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5131 let AddedComplexity = 20 in
5132 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5133                         "vmovq\t{$src, $dst|$dst, $src}",
5134                     [(set VR128:$dst, (v2i64 (X86vzmovl
5135                                              (loadv2i64 addr:$src))))],
5136                                              IIC_SSE_MOVDQ>,
5137                       XS, VEX, Requires<[UseAVX]>;
5138 let AddedComplexity = 20 in {
5139 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5140                         "movq\t{$src, $dst|$dst, $src}",
5141                     [(set VR128:$dst, (v2i64 (X86vzmovl
5142                                              (loadv2i64 addr:$src))))],
5143                                              IIC_SSE_MOVDQ>,
5144                       XS, Requires<[UseSSE2]>;
5145 }
5146 } // isCodeGenOnly, SchedRW
5147
5148 let AddedComplexity = 20 in {
5149   let Predicates = [UseAVX] in {
5150     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5151               (VMOVZPQILo2PQIrr VR128:$src)>;
5152   }
5153   let Predicates = [UseSSE2] in {
5154     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5155               (MOVZPQILo2PQIrr VR128:$src)>;
5156   }
5157 }
5158
5159 //===---------------------------------------------------------------------===//
5160 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5161 //===---------------------------------------------------------------------===//
5162 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5163                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5164                               X86MemOperand x86memop> {
5165 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5166                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5167                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5168                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5169 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5170                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5171                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5172                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5173 }
5174
5175 let Predicates = [HasAVX] in {
5176   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5177                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5178   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5179                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5180   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5181                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5182   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5183                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5184 }
5185 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5186                                    memopv4f32, f128mem>;
5187 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5188                                    memopv4f32, f128mem>;
5189
5190 let Predicates = [HasAVX] in {
5191   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5192             (VMOVSHDUPrr VR128:$src)>;
5193   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5194             (VMOVSHDUPrm addr:$src)>;
5195   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5196             (VMOVSLDUPrr VR128:$src)>;
5197   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5198             (VMOVSLDUPrm addr:$src)>;
5199   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5200             (VMOVSHDUPYrr VR256:$src)>;
5201   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5202             (VMOVSHDUPYrm addr:$src)>;
5203   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5204             (VMOVSLDUPYrr VR256:$src)>;
5205   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5206             (VMOVSLDUPYrm addr:$src)>;
5207 }
5208
5209 let Predicates = [UseSSE3] in {
5210   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5211             (MOVSHDUPrr VR128:$src)>;
5212   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5213             (MOVSHDUPrm addr:$src)>;
5214   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5215             (MOVSLDUPrr VR128:$src)>;
5216   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5217             (MOVSLDUPrm addr:$src)>;
5218 }
5219
5220 //===---------------------------------------------------------------------===//
5221 // SSE3 - Replicate Double FP - MOVDDUP
5222 //===---------------------------------------------------------------------===//
5223
5224 multiclass sse3_replicate_dfp<string OpcodeStr> {
5225 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5226                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5227                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5228                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5229 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5230                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5231                     [(set VR128:$dst,
5232                       (v2f64 (X86Movddup
5233                               (scalar_to_vector (loadf64 addr:$src)))))],
5234                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5235 }
5236
5237 // FIXME: Merge with above classe when there're patterns for the ymm version
5238 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5239 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5240                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5241                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5242                     Sched<[WriteFShuffle]>;
5243 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5244                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5245                     [(set VR256:$dst,
5246                       (v4f64 (X86Movddup
5247                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5248                     Sched<[WriteLoad]>;
5249 }
5250
5251 let Predicates = [HasAVX] in {
5252   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5253   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5254 }
5255
5256 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5257
5258 let Predicates = [HasAVX] in {
5259   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5260             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5261   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5262             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5263   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5264             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5265   def : Pat<(X86Movddup (bc_v2f64
5266                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5267             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5268
5269   // 256-bit version
5270   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5271             (VMOVDDUPYrm addr:$src)>;
5272   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5273             (VMOVDDUPYrm addr:$src)>;
5274   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5275             (VMOVDDUPYrm addr:$src)>;
5276   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5277             (VMOVDDUPYrr VR256:$src)>;
5278 }
5279
5280 let Predicates = [UseAVX, OptForSize] in {
5281   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5282   (VMOVDDUPrm addr:$src)>;
5283   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5284   (VMOVDDUPrm addr:$src)>;
5285 }
5286
5287 let Predicates = [UseSSE3] in {
5288   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5289             (MOVDDUPrm addr:$src)>;
5290   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5291             (MOVDDUPrm addr:$src)>;
5292   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5293             (MOVDDUPrm addr:$src)>;
5294   def : Pat<(X86Movddup (bc_v2f64
5295                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5296             (MOVDDUPrm addr:$src)>;
5297 }
5298
5299 //===---------------------------------------------------------------------===//
5300 // SSE3 - Move Unaligned Integer
5301 //===---------------------------------------------------------------------===//
5302
5303 let SchedRW = [WriteLoad] in {
5304 let Predicates = [HasAVX] in {
5305   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5306                    "vlddqu\t{$src, $dst|$dst, $src}",
5307                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5308   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5309                    "vlddqu\t{$src, $dst|$dst, $src}",
5310                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5311                    VEX, VEX_L;
5312 }
5313 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5314                    "lddqu\t{$src, $dst|$dst, $src}",
5315                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5316                    IIC_SSE_LDDQU>;
5317 }
5318
5319 //===---------------------------------------------------------------------===//
5320 // SSE3 - Arithmetic
5321 //===---------------------------------------------------------------------===//
5322
5323 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5324                        X86MemOperand x86memop, OpndItins itins,
5325                        PatFrag ld_frag, bit Is2Addr = 1> {
5326   def rr : I<0xD0, MRMSrcReg,
5327        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5328        !if(Is2Addr,
5329            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5330            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5331        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5332        Sched<[itins.Sched]>;
5333   def rm : I<0xD0, MRMSrcMem,
5334        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5335        !if(Is2Addr,
5336            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5337            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5338        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5339        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5340 }
5341
5342 let Predicates = [HasAVX] in {
5343   let ExeDomain = SSEPackedSingle in {
5344     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5345                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5346     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5347                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5348   }
5349   let ExeDomain = SSEPackedDouble in {
5350     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5351                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5352     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5353                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5354   }
5355 }
5356 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5357   let ExeDomain = SSEPackedSingle in
5358   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5359                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5360   let ExeDomain = SSEPackedDouble in
5361   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5362                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5363 }
5364
5365 // Patterns used to select 'addsub' instructions.
5366 let Predicates = [HasAVX] in {
5367   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5368             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5369   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5370             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5371   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5372             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5373   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5374             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5375
5376   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5377             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5378   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5379             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5380   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5381             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5382   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5383             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5384 }
5385
5386 let Predicates = [UseSSE3] in {
5387   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5388             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5389   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5390             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5391   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5392             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5393   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5394             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5395 }
5396
5397 //===---------------------------------------------------------------------===//
5398 // SSE3 Instructions
5399 //===---------------------------------------------------------------------===//
5400
5401 // Horizontal ops
5402 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5403                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5404                    bit Is2Addr = 1> {
5405   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5406        !if(Is2Addr,
5407          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5408          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5409       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5410       Sched<[WriteFAdd]>;
5411
5412   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5413        !if(Is2Addr,
5414          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5415          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5416       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5417         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5418 }
5419 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5420                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5421                   bit Is2Addr = 1> {
5422   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5423        !if(Is2Addr,
5424          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5425          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5426       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5427       Sched<[WriteFAdd]>;
5428
5429   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5430        !if(Is2Addr,
5431          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5432          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5433       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5434         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5435 }
5436
5437 let Predicates = [HasAVX] in {
5438   let ExeDomain = SSEPackedSingle in {
5439     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5440                             X86fhadd, loadv4f32, 0>, VEX_4V;
5441     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5442                             X86fhsub, loadv4f32, 0>, VEX_4V;
5443     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5444                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5445     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5446                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5447   }
5448   let ExeDomain = SSEPackedDouble in {
5449     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5450                             X86fhadd, loadv2f64, 0>, VEX_4V;
5451     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5452                             X86fhsub, loadv2f64, 0>, VEX_4V;
5453     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5454                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5455     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5456                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5457   }
5458 }
5459
5460 let Constraints = "$src1 = $dst" in {
5461   let ExeDomain = SSEPackedSingle in {
5462     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5463                           memopv4f32>;
5464     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5465                           memopv4f32>;
5466   }
5467   let ExeDomain = SSEPackedDouble in {
5468     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5469                          memopv2f64>;
5470     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5471                          memopv2f64>;
5472   }
5473 }
5474
5475 //===---------------------------------------------------------------------===//
5476 // SSSE3 - Packed Absolute Instructions
5477 //===---------------------------------------------------------------------===//
5478
5479
5480 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5481 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5482                             PatFrag ld_frag> {
5483   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5484                     (ins VR128:$src),
5485                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5486                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5487                     Sched<[WriteVecALU]>;
5488
5489   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5490                     (ins i128mem:$src),
5491                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5492                     [(set VR128:$dst,
5493                       (IntId128
5494                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5495                     Sched<[WriteVecALULd]>;
5496 }
5497
5498 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5499 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5500                               Intrinsic IntId256> {
5501   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5502                     (ins VR256:$src),
5503                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5505                     Sched<[WriteVecALU]>;
5506
5507   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5508                     (ins i256mem:$src),
5509                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5510                     [(set VR256:$dst,
5511                       (IntId256
5512                        (bitconvert (loadv4i64 addr:$src))))]>,
5513                     Sched<[WriteVecALULd]>;
5514 }
5515
5516 // Helper fragments to match sext vXi1 to vXiY.
5517 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5518                                                VR128:$src))>;
5519 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5520 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5521 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5522                                                VR256:$src))>;
5523 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5524 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5525
5526 let Predicates = [HasAVX] in {
5527   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5528                                   loadv2i64>, VEX;
5529   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5530                                   loadv2i64>, VEX;
5531   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5532                                   loadv2i64>, VEX;
5533
5534   def : Pat<(xor
5535             (bc_v2i64 (v16i1sextv16i8)),
5536             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5537             (VPABSBrr128 VR128:$src)>;
5538   def : Pat<(xor
5539             (bc_v2i64 (v8i1sextv8i16)),
5540             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5541             (VPABSWrr128 VR128:$src)>;
5542   def : Pat<(xor
5543             (bc_v2i64 (v4i1sextv4i32)),
5544             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5545             (VPABSDrr128 VR128:$src)>;
5546 }
5547
5548 let Predicates = [HasAVX2] in {
5549   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5550                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5551   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5552                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5553   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5554                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5555
5556   def : Pat<(xor
5557             (bc_v4i64 (v32i1sextv32i8)),
5558             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5559             (VPABSBrr256 VR256:$src)>;
5560   def : Pat<(xor
5561             (bc_v4i64 (v16i1sextv16i16)),
5562             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5563             (VPABSWrr256 VR256:$src)>;
5564   def : Pat<(xor
5565             (bc_v4i64 (v8i1sextv8i32)),
5566             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5567             (VPABSDrr256 VR256:$src)>;
5568 }
5569
5570 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5571                               memopv2i64>;
5572 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5573                               memopv2i64>;
5574 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5575                               memopv2i64>;
5576
5577 let Predicates = [HasSSSE3] in {
5578   def : Pat<(xor
5579             (bc_v2i64 (v16i1sextv16i8)),
5580             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5581             (PABSBrr128 VR128:$src)>;
5582   def : Pat<(xor
5583             (bc_v2i64 (v8i1sextv8i16)),
5584             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5585             (PABSWrr128 VR128:$src)>;
5586   def : Pat<(xor
5587             (bc_v2i64 (v4i1sextv4i32)),
5588             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5589             (PABSDrr128 VR128:$src)>;
5590 }
5591
5592 //===---------------------------------------------------------------------===//
5593 // SSSE3 - Packed Binary Operator Instructions
5594 //===---------------------------------------------------------------------===//
5595
5596 let Sched = WriteVecALU in {
5597 def SSE_PHADDSUBD : OpndItins<
5598   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5599 >;
5600 def SSE_PHADDSUBSW : OpndItins<
5601   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5602 >;
5603 def SSE_PHADDSUBW : OpndItins<
5604   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5605 >;
5606 }
5607 let Sched = WriteShuffle in
5608 def SSE_PSHUFB : OpndItins<
5609   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5610 >;
5611 let Sched = WriteVecALU in
5612 def SSE_PSIGN : OpndItins<
5613   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5614 >;
5615 let Sched = WriteVecIMul in
5616 def SSE_PMULHRSW : OpndItins<
5617   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5618 >;
5619
5620 /// SS3I_binop_rm - Simple SSSE3 bin op
5621 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5622                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5623                          X86MemOperand x86memop, OpndItins itins,
5624                          bit Is2Addr = 1> {
5625   let isCommutable = 1 in
5626   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5627        (ins RC:$src1, RC:$src2),
5628        !if(Is2Addr,
5629          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5630          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5631        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5632        Sched<[itins.Sched]>;
5633   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5634        (ins RC:$src1, x86memop:$src2),
5635        !if(Is2Addr,
5636          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5637          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5638        [(set RC:$dst,
5639          (OpVT (OpNode RC:$src1,
5640           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5641        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5642 }
5643
5644 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5645 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5646                              Intrinsic IntId128, OpndItins itins,
5647                              PatFrag ld_frag, bit Is2Addr = 1> {
5648   let isCommutable = 1 in
5649   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5650        (ins VR128:$src1, VR128:$src2),
5651        !if(Is2Addr,
5652          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5653          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5654        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5655        Sched<[itins.Sched]>;
5656   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5657        (ins VR128:$src1, i128mem:$src2),
5658        !if(Is2Addr,
5659          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5660          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5661        [(set VR128:$dst,
5662          (IntId128 VR128:$src1,
5663           (bitconvert (ld_frag addr:$src2))))]>,
5664        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5665 }
5666
5667 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5668                                Intrinsic IntId256,
5669                                X86FoldableSchedWrite Sched> {
5670   let isCommutable = 1 in
5671   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5672        (ins VR256:$src1, VR256:$src2),
5673        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5674        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5675        Sched<[Sched]>;
5676   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5677        (ins VR256:$src1, i256mem:$src2),
5678        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5679        [(set VR256:$dst,
5680          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5681        Sched<[Sched.Folded, ReadAfterLd]>;
5682 }
5683
5684 let ImmT = NoImm, Predicates = [HasAVX] in {
5685 let isCommutable = 0 in {
5686   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5687                                   loadv2i64, i128mem,
5688                                   SSE_PHADDSUBW, 0>, VEX_4V;
5689   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5690                                   loadv2i64, i128mem,
5691                                   SSE_PHADDSUBD, 0>, VEX_4V;
5692   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5693                                   loadv2i64, i128mem,
5694                                   SSE_PHADDSUBW, 0>, VEX_4V;
5695   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5696                                   loadv2i64, i128mem,
5697                                   SSE_PHADDSUBD, 0>, VEX_4V;
5698   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5699                                   loadv2i64, i128mem,
5700                                   SSE_PSIGN, 0>, VEX_4V;
5701   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5702                                   loadv2i64, i128mem,
5703                                   SSE_PSIGN, 0>, VEX_4V;
5704   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5705                                   loadv2i64, i128mem,
5706                                   SSE_PSIGN, 0>, VEX_4V;
5707   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5708                                   loadv2i64, i128mem,
5709                                   SSE_PSHUFB, 0>, VEX_4V;
5710   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5711                                       int_x86_ssse3_phadd_sw_128,
5712                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5713   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5714                                       int_x86_ssse3_phsub_sw_128,
5715                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5716   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5717                                       int_x86_ssse3_pmadd_ub_sw_128,
5718                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5719 }
5720 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5721                                       int_x86_ssse3_pmul_hr_sw_128,
5722                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5723 }
5724
5725 let ImmT = NoImm, Predicates = [HasAVX2] in {
5726 let isCommutable = 0 in {
5727   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5728                                   loadv4i64, i256mem,
5729                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5730   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5731                                   loadv4i64, i256mem,
5732                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5733   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5734                                   loadv4i64, i256mem,
5735                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5736   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5737                                   loadv4i64, i256mem,
5738                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5739   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5740                                   loadv4i64, i256mem,
5741                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5742   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5743                                   loadv4i64, i256mem,
5744                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5745   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5746                                   loadv4i64, i256mem,
5747                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5748   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5749                                   loadv4i64, i256mem,
5750                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5751   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5752                                         int_x86_avx2_phadd_sw,
5753                                         WriteVecALU>, VEX_4V, VEX_L;
5754   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5755                                         int_x86_avx2_phsub_sw,
5756                                         WriteVecALU>, VEX_4V, VEX_L;
5757   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5758                                        int_x86_avx2_pmadd_ub_sw,
5759                                         WriteVecIMul>, VEX_4V, VEX_L;
5760 }
5761 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5762                                         int_x86_avx2_pmul_hr_sw,
5763                                         WriteVecIMul>, VEX_4V, VEX_L;
5764 }
5765
5766 // None of these have i8 immediate fields.
5767 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5768 let isCommutable = 0 in {
5769   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5770                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5771   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5772                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5773   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5774                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5775   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5776                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5777   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5778                                  memopv2i64, i128mem, SSE_PSIGN>;
5779   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5780                                  memopv2i64, i128mem, SSE_PSIGN>;
5781   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5782                                  memopv2i64, i128mem, SSE_PSIGN>;
5783   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5784                                  memopv2i64, i128mem, SSE_PSHUFB>;
5785   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5786                                      int_x86_ssse3_phadd_sw_128,
5787                                      SSE_PHADDSUBSW, memopv2i64>;
5788   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5789                                      int_x86_ssse3_phsub_sw_128,
5790                                      SSE_PHADDSUBSW, memopv2i64>;
5791   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5792                                      int_x86_ssse3_pmadd_ub_sw_128,
5793                                      SSE_PMADD, memopv2i64>;
5794 }
5795 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5796                                      int_x86_ssse3_pmul_hr_sw_128,
5797                                      SSE_PMULHRSW, memopv2i64>;
5798 }
5799
5800 //===---------------------------------------------------------------------===//
5801 // SSSE3 - Packed Align Instruction Patterns
5802 //===---------------------------------------------------------------------===//
5803
5804 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5805   let hasSideEffects = 0 in {
5806   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5807       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5808       !if(Is2Addr,
5809         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5810         !strconcat(asm,
5811                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5812       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5813   let mayLoad = 1 in
5814   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5815       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5816       !if(Is2Addr,
5817         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5818         !strconcat(asm,
5819                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5820       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5821   }
5822 }
5823
5824 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5825   let hasSideEffects = 0 in {
5826   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5827       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5828       !strconcat(asm,
5829                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5830       []>, Sched<[WriteShuffle]>;
5831   let mayLoad = 1 in
5832   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5833       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5834       !strconcat(asm,
5835                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5836       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5837   }
5838 }
5839
5840 let Predicates = [HasAVX] in
5841   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5842 let Predicates = [HasAVX2] in
5843   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5844 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5845   defm PALIGN : ssse3_palignr<"palignr">;
5846
5847 let Predicates = [HasAVX2] in {
5848 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5849           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5850 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5851           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5852 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5853           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5854 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5855           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5856 }
5857
5858 let Predicates = [HasAVX] in {
5859 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5860           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5861 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5862           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5863 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5864           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5865 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5866           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5867 }
5868
5869 let Predicates = [UseSSSE3] in {
5870 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5871           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5872 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5873           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5874 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5875           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5876 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5877           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5878 }
5879
5880 //===---------------------------------------------------------------------===//
5881 // SSSE3 - Thread synchronization
5882 //===---------------------------------------------------------------------===//
5883
5884 let SchedRW = [WriteSystem] in {
5885 let usesCustomInserter = 1 in {
5886 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5887                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5888                 Requires<[HasSSE3]>;
5889 }
5890
5891 let Uses = [EAX, ECX, EDX] in
5892 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5893                  TB, Requires<[HasSSE3]>;
5894 let Uses = [ECX, EAX] in
5895 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5896                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5897                 TB, Requires<[HasSSE3]>;
5898 } // SchedRW
5899
5900 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5901 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5902
5903 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5904       Requires<[Not64BitMode]>;
5905 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5906       Requires<[In64BitMode]>;
5907
5908 //===----------------------------------------------------------------------===//
5909 // SSE4.1 - Packed Move with Sign/Zero Extend
5910 //===----------------------------------------------------------------------===//
5911
5912 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5913                           RegisterClass OutRC, RegisterClass InRC,
5914                           OpndItins itins> {
5915   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5916                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5917                  [], itins.rr>,
5918                  Sched<[itins.Sched]>;
5919
5920   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5921                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5922                  [],
5923                  itins.rm>, Sched<[itins.Sched.Folded]>;
5924 }
5925
5926 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5927                           X86MemOperand MemOp, X86MemOperand MemYOp,
5928                           OpndItins SSEItins, OpndItins AVXItins,
5929                           OpndItins AVX2Itins> {
5930   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5931   let Predicates = [HasAVX] in
5932     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5933                                      VR128, VR128, AVXItins>, VEX;
5934   let Predicates = [HasAVX2] in
5935     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5936                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5937 }
5938
5939 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5940                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5941   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5942                                         MemOp, MemYOp,
5943                                         SSE_INTALU_ITINS_SHUFF_P,
5944                                         DEFAULT_ITINS_SHUFFLESCHED,
5945                                         DEFAULT_ITINS_SHUFFLESCHED>;
5946   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5947                                         !strconcat("pmovzx", OpcodeStr),
5948                                         MemOp, MemYOp,
5949                                         SSE_INTALU_ITINS_SHUFF_P,
5950                                         DEFAULT_ITINS_SHUFFLESCHED,
5951                                         DEFAULT_ITINS_SHUFFLESCHED>;
5952 }
5953
5954 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5955 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5956 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5957
5958 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5959 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5960
5961 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5962
5963 // AVX2 Patterns
5964 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5965   // Register-Register patterns
5966   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5967             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5968   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5969             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5970   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5971             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5972
5973   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5974             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5975   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5976             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5977
5978   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5979             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5980
5981   // On AVX2, we also support 256bit inputs.
5982   // FIXME: remove these patterns when the old shuffle lowering goes away.
5983   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5984             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5985   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5986             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5987   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5988             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5989
5990   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5991             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5992   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5993             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5994
5995   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5996             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5997
5998   // Simple Register-Memory patterns
5999   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6000             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6001   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6002             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6003   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6004             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6005
6006   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6007             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6008   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6009             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6010
6011   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6012             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6013
6014   // AVX2 Register-Memory patterns
6015   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6016             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6017   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6018             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6019   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6020             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6021   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6022             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6023
6024   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6025             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6026   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6027             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6028   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6029             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6030   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6031             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6032
6033   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6034             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6035   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6036             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6037   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6038             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6039   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6040             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6041
6042   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6043             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6044   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6045             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6046   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6047             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6048   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6049             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6050
6051   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6052             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6053   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6054             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6055   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6056             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6057   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6058             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6059
6060   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6061             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6062   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6063             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6064   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6065             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6066   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6067             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6068 }
6069
6070 let Predicates = [HasAVX2] in {
6071   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6072   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6073 }
6074
6075 // SSE4.1/AVX patterns.
6076 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6077                                 SDNode ExtOp, PatFrag ExtLoad16> {
6078   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6079             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6080   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6081             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6082   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6083             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6084
6085   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6086             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6087   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6088             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6089
6090   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6091             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6092
6093   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6094             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6095   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6096             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6097   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6098             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6099
6100   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6101             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6102   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6103             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6104
6105   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6106             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6107
6108   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6109             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6110   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6111             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6112   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6113             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6114   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6115             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6116   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6117             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6118
6119   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6120             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6121   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6122             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6123   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6124             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6125   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6126             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6127
6128   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6129             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6130   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6131             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6132   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6133             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6134   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6135             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6136
6137   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6138             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6139   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6140             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6141   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6142             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6143   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6144             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6145   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6146             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6147
6148   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6149             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6150   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6151             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6152   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6153             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6154   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6155             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6156
6157   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6158             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6159   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6160             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6161   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6162             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6163   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6164             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6165   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6166             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6167 }
6168
6169 let Predicates = [HasAVX] in {
6170   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6171   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6172 }
6173
6174 let Predicates = [UseSSE41] in {
6175   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6176   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6177 }
6178
6179 //===----------------------------------------------------------------------===//
6180 // SSE4.1 - Extract Instructions
6181 //===----------------------------------------------------------------------===//
6182
6183 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6184 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6185   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6186                  (ins VR128:$src1, u8imm:$src2),
6187                  !strconcat(OpcodeStr,
6188                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6189                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6190                                          imm:$src2))]>,
6191                   Sched<[WriteShuffle]>;
6192   let hasSideEffects = 0, mayStore = 1,
6193       SchedRW = [WriteShuffleLd, WriteRMW] in
6194   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6195                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6196                  !strconcat(OpcodeStr,
6197                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6198                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6199                                                  imm:$src2)))), addr:$dst)]>;
6200 }
6201
6202 let Predicates = [HasAVX] in
6203   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6204
6205 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6206
6207
6208 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6209 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6210   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6211   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6212                    (ins VR128:$src1, u8imm:$src2),
6213                    !strconcat(OpcodeStr,
6214                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6215                    []>, Sched<[WriteShuffle]>;
6216
6217   let hasSideEffects = 0, mayStore = 1,
6218       SchedRW = [WriteShuffleLd, WriteRMW] in
6219   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6220                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6221                  !strconcat(OpcodeStr,
6222                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6223                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6224                                                   imm:$src2)))), addr:$dst)]>;
6225 }
6226
6227 let Predicates = [HasAVX] in
6228   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6229
6230 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6231
6232
6233 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6234 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6235   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6236                  (ins VR128:$src1, u8imm:$src2),
6237                  !strconcat(OpcodeStr,
6238                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6239                  [(set GR32:$dst,
6240                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6241                   Sched<[WriteShuffle]>;
6242   let SchedRW = [WriteShuffleLd, WriteRMW] in
6243   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6244                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6245                  !strconcat(OpcodeStr,
6246                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6247                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6248                           addr:$dst)]>;
6249 }
6250
6251 let Predicates = [HasAVX] in
6252   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6253
6254 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6255
6256 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6257 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6258   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6259                  (ins VR128:$src1, u8imm:$src2),
6260                  !strconcat(OpcodeStr,
6261                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6262                  [(set GR64:$dst,
6263                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6264                   Sched<[WriteShuffle]>, REX_W;
6265   let SchedRW = [WriteShuffleLd, WriteRMW] in
6266   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6267                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6268                  !strconcat(OpcodeStr,
6269                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6270                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6271                           addr:$dst)]>, REX_W;
6272 }
6273
6274 let Predicates = [HasAVX] in
6275   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6276
6277 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6278
6279 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6280 /// destination
6281 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6282                             OpndItins itins = DEFAULT_ITINS> {
6283   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6284                  (ins VR128:$src1, u8imm:$src2),
6285                  !strconcat(OpcodeStr,
6286                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6287                  [(set GR32orGR64:$dst,
6288                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6289                     itins.rr>, Sched<[WriteFBlend]>;
6290   let SchedRW = [WriteFBlendLd, WriteRMW] in
6291   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6292                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6293                  !strconcat(OpcodeStr,
6294                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6295                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6296                           addr:$dst)], itins.rm>;
6297 }
6298
6299 let ExeDomain = SSEPackedSingle in {
6300   let Predicates = [UseAVX] in
6301     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6302   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6303 }
6304
6305 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6306 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6307                                               imm:$src2))),
6308                  addr:$dst),
6309           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6310           Requires<[HasAVX]>;
6311 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6312                                               imm:$src2))),
6313                  addr:$dst),
6314           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6315           Requires<[UseSSE41]>;
6316
6317 //===----------------------------------------------------------------------===//
6318 // SSE4.1 - Insert Instructions
6319 //===----------------------------------------------------------------------===//
6320
6321 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6322   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6323       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6324       !if(Is2Addr,
6325         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6326         !strconcat(asm,
6327                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6328       [(set VR128:$dst,
6329         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6330       Sched<[WriteShuffle]>;
6331   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6332       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6333       !if(Is2Addr,
6334         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6335         !strconcat(asm,
6336                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6337       [(set VR128:$dst,
6338         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6339                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6340 }
6341
6342 let Predicates = [HasAVX] in
6343   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6344 let Constraints = "$src1 = $dst" in
6345   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6346
6347 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6348   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6349       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6350       !if(Is2Addr,
6351         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6352         !strconcat(asm,
6353                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6354       [(set VR128:$dst,
6355         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6356       Sched<[WriteShuffle]>;
6357   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6358       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6359       !if(Is2Addr,
6360         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6361         !strconcat(asm,
6362                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6363       [(set VR128:$dst,
6364         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6365                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6366 }
6367
6368 let Predicates = [HasAVX] in
6369   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6370 let Constraints = "$src1 = $dst" in
6371   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6372
6373 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6374   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6375       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6376       !if(Is2Addr,
6377         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6378         !strconcat(asm,
6379                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6380       [(set VR128:$dst,
6381         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6382       Sched<[WriteShuffle]>;
6383   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6384       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6385       !if(Is2Addr,
6386         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6387         !strconcat(asm,
6388                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6389       [(set VR128:$dst,
6390         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6391                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6392 }
6393
6394 let Predicates = [HasAVX] in
6395   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6396 let Constraints = "$src1 = $dst" in
6397   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6398
6399 // insertps has a few different modes, there's the first two here below which
6400 // are optimized inserts that won't zero arbitrary elements in the destination
6401 // vector. The next one matches the intrinsic and could zero arbitrary elements
6402 // in the target vector.
6403 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6404                            OpndItins itins = DEFAULT_ITINS> {
6405   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6406       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6407       !if(Is2Addr,
6408         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6409         !strconcat(asm,
6410                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6411       [(set VR128:$dst,
6412         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6413       Sched<[WriteFShuffle]>;
6414   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6415       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6416       !if(Is2Addr,
6417         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6418         !strconcat(asm,
6419                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6420       [(set VR128:$dst,
6421         (X86insertps VR128:$src1,
6422                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6423                     imm:$src3))], itins.rm>,
6424       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6425 }
6426
6427 let ExeDomain = SSEPackedSingle in {
6428   let Predicates = [UseAVX] in
6429     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6430   let Constraints = "$src1 = $dst" in
6431     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6432 }
6433
6434 let Predicates = [UseSSE41] in {
6435   // If we're inserting an element from a load or a null pshuf of a load,
6436   // fold the load into the insertps instruction.
6437   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6438                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6439                    imm:$src3)),
6440             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6441   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6442                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6443             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6444 }
6445
6446 let Predicates = [UseAVX] in {
6447   // If we're inserting an element from a vbroadcast of a load, fold the
6448   // load into the X86insertps instruction.
6449   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6450                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6451             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6452   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6453                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6454             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6455 }
6456
6457 //===----------------------------------------------------------------------===//
6458 // SSE4.1 - Round Instructions
6459 //===----------------------------------------------------------------------===//
6460
6461 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6462                             X86MemOperand x86memop, RegisterClass RC,
6463                             PatFrag mem_frag32, PatFrag mem_frag64,
6464                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6465 let ExeDomain = SSEPackedSingle in {
6466   // Intrinsic operation, reg.
6467   // Vector intrinsic operation, reg
6468   def PSr : SS4AIi8<opcps, MRMSrcReg,
6469                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6470                     !strconcat(OpcodeStr,
6471                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6472                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6473                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6474
6475   // Vector intrinsic operation, mem
6476   def PSm : SS4AIi8<opcps, MRMSrcMem,
6477                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6478                     !strconcat(OpcodeStr,
6479                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6480                     [(set RC:$dst,
6481                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6482                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6483 } // ExeDomain = SSEPackedSingle
6484
6485 let ExeDomain = SSEPackedDouble in {
6486   // Vector intrinsic operation, reg
6487   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6488                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6489                     !strconcat(OpcodeStr,
6490                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6491                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6492                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6493
6494   // Vector intrinsic operation, mem
6495   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6496                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6497                     !strconcat(OpcodeStr,
6498                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6499                     [(set RC:$dst,
6500                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6501                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6502 } // ExeDomain = SSEPackedDouble
6503 }
6504
6505 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6506                             string OpcodeStr,
6507                             Intrinsic F32Int,
6508                             Intrinsic F64Int, bit Is2Addr = 1> {
6509 let ExeDomain = GenericDomain in {
6510   // Operation, reg.
6511   let hasSideEffects = 0 in
6512   def SSr : SS4AIi8<opcss, MRMSrcReg,
6513       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6514       !if(Is2Addr,
6515           !strconcat(OpcodeStr,
6516               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6517           !strconcat(OpcodeStr,
6518               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6519       []>, Sched<[WriteFAdd]>;
6520
6521   // Intrinsic operation, reg.
6522   let isCodeGenOnly = 1 in
6523   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6524         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6525         !if(Is2Addr,
6526             !strconcat(OpcodeStr,
6527                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6528             !strconcat(OpcodeStr,
6529                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6530         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6531         Sched<[WriteFAdd]>;
6532
6533   // Intrinsic operation, mem.
6534   def SSm : SS4AIi8<opcss, MRMSrcMem,
6535         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6536         !if(Is2Addr,
6537             !strconcat(OpcodeStr,
6538                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6539             !strconcat(OpcodeStr,
6540                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6541         [(set VR128:$dst,
6542              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6543         Sched<[WriteFAddLd, ReadAfterLd]>;
6544
6545   // Operation, reg.
6546   let hasSideEffects = 0 in
6547   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6548         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6549         !if(Is2Addr,
6550             !strconcat(OpcodeStr,
6551                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6552             !strconcat(OpcodeStr,
6553                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6554         []>, Sched<[WriteFAdd]>;
6555
6556   // Intrinsic operation, reg.
6557   let isCodeGenOnly = 1 in
6558   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6559         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6560         !if(Is2Addr,
6561             !strconcat(OpcodeStr,
6562                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6563             !strconcat(OpcodeStr,
6564                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6565         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6566         Sched<[WriteFAdd]>;
6567
6568   // Intrinsic operation, mem.
6569   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6570         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6571         !if(Is2Addr,
6572             !strconcat(OpcodeStr,
6573                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6574             !strconcat(OpcodeStr,
6575                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6576         [(set VR128:$dst,
6577               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6578         Sched<[WriteFAddLd, ReadAfterLd]>;
6579 } // ExeDomain = GenericDomain
6580 }
6581
6582 // FP round - roundss, roundps, roundsd, roundpd
6583 let Predicates = [HasAVX] in {
6584   // Intrinsic form
6585   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6586                                   loadv4f32, loadv2f64,
6587                                   int_x86_sse41_round_ps,
6588                                   int_x86_sse41_round_pd>, VEX;
6589   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6590                                   loadv8f32, loadv4f64,
6591                                   int_x86_avx_round_ps_256,
6592                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6593   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6594                                   int_x86_sse41_round_ss,
6595                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6596 }
6597
6598 let Predicates = [UseAVX] in {
6599   def : Pat<(ffloor FR32:$src),
6600             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6601   def : Pat<(f64 (ffloor FR64:$src)),
6602             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6603   def : Pat<(f32 (fnearbyint FR32:$src)),
6604             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6605   def : Pat<(f64 (fnearbyint FR64:$src)),
6606             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6607   def : Pat<(f32 (fceil FR32:$src)),
6608             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6609   def : Pat<(f64 (fceil FR64:$src)),
6610             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6611   def : Pat<(f32 (frint FR32:$src)),
6612             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6613   def : Pat<(f64 (frint FR64:$src)),
6614             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6615   def : Pat<(f32 (ftrunc FR32:$src)),
6616             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6617   def : Pat<(f64 (ftrunc FR64:$src)),
6618             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6619 }
6620
6621 let Predicates = [HasAVX] in {
6622   def : Pat<(v4f32 (ffloor VR128:$src)),
6623             (VROUNDPSr VR128:$src, (i32 0x1))>;
6624   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6625             (VROUNDPSr VR128:$src, (i32 0xC))>;
6626   def : Pat<(v4f32 (fceil VR128:$src)),
6627             (VROUNDPSr VR128:$src, (i32 0x2))>;
6628   def : Pat<(v4f32 (frint VR128:$src)),
6629             (VROUNDPSr VR128:$src, (i32 0x4))>;
6630   def : Pat<(v4f32 (ftrunc VR128:$src)),
6631             (VROUNDPSr VR128:$src, (i32 0x3))>;
6632
6633   def : Pat<(v2f64 (ffloor VR128:$src)),
6634             (VROUNDPDr VR128:$src, (i32 0x1))>;
6635   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6636             (VROUNDPDr VR128:$src, (i32 0xC))>;
6637   def : Pat<(v2f64 (fceil VR128:$src)),
6638             (VROUNDPDr VR128:$src, (i32 0x2))>;
6639   def : Pat<(v2f64 (frint VR128:$src)),
6640             (VROUNDPDr VR128:$src, (i32 0x4))>;
6641   def : Pat<(v2f64 (ftrunc VR128:$src)),
6642             (VROUNDPDr VR128:$src, (i32 0x3))>;
6643
6644   def : Pat<(v8f32 (ffloor VR256:$src)),
6645             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6646   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6647             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6648   def : Pat<(v8f32 (fceil VR256:$src)),
6649             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6650   def : Pat<(v8f32 (frint VR256:$src)),
6651             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6652   def : Pat<(v8f32 (ftrunc VR256:$src)),
6653             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6654
6655   def : Pat<(v4f64 (ffloor VR256:$src)),
6656             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6657   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6658             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6659   def : Pat<(v4f64 (fceil VR256:$src)),
6660             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6661   def : Pat<(v4f64 (frint VR256:$src)),
6662             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6663   def : Pat<(v4f64 (ftrunc VR256:$src)),
6664             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6665 }
6666
6667 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6668                                memopv4f32, memopv2f64,
6669                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6670 let Constraints = "$src1 = $dst" in
6671 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6672                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6673
6674 let Predicates = [UseSSE41] in {
6675   def : Pat<(ffloor FR32:$src),
6676             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6677   def : Pat<(f64 (ffloor FR64:$src)),
6678             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6679   def : Pat<(f32 (fnearbyint FR32:$src)),
6680             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6681   def : Pat<(f64 (fnearbyint FR64:$src)),
6682             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6683   def : Pat<(f32 (fceil FR32:$src)),
6684             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6685   def : Pat<(f64 (fceil FR64:$src)),
6686             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6687   def : Pat<(f32 (frint FR32:$src)),
6688             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6689   def : Pat<(f64 (frint FR64:$src)),
6690             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6691   def : Pat<(f32 (ftrunc FR32:$src)),
6692             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6693   def : Pat<(f64 (ftrunc FR64:$src)),
6694             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6695
6696   def : Pat<(v4f32 (ffloor VR128:$src)),
6697             (ROUNDPSr VR128:$src, (i32 0x1))>;
6698   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6699             (ROUNDPSr VR128:$src, (i32 0xC))>;
6700   def : Pat<(v4f32 (fceil VR128:$src)),
6701             (ROUNDPSr VR128:$src, (i32 0x2))>;
6702   def : Pat<(v4f32 (frint VR128:$src)),
6703             (ROUNDPSr VR128:$src, (i32 0x4))>;
6704   def : Pat<(v4f32 (ftrunc VR128:$src)),
6705             (ROUNDPSr VR128:$src, (i32 0x3))>;
6706
6707   def : Pat<(v2f64 (ffloor VR128:$src)),
6708             (ROUNDPDr VR128:$src, (i32 0x1))>;
6709   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6710             (ROUNDPDr VR128:$src, (i32 0xC))>;
6711   def : Pat<(v2f64 (fceil VR128:$src)),
6712             (ROUNDPDr VR128:$src, (i32 0x2))>;
6713   def : Pat<(v2f64 (frint VR128:$src)),
6714             (ROUNDPDr VR128:$src, (i32 0x4))>;
6715   def : Pat<(v2f64 (ftrunc VR128:$src)),
6716             (ROUNDPDr VR128:$src, (i32 0x3))>;
6717 }
6718
6719 //===----------------------------------------------------------------------===//
6720 // SSE4.1 - Packed Bit Test
6721 //===----------------------------------------------------------------------===//
6722
6723 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6724 // the intel intrinsic that corresponds to this.
6725 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6726 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6727                 "vptest\t{$src2, $src1|$src1, $src2}",
6728                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6729                 Sched<[WriteVecLogic]>, VEX;
6730 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6731                 "vptest\t{$src2, $src1|$src1, $src2}",
6732                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6733                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6734
6735 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6736                 "vptest\t{$src2, $src1|$src1, $src2}",
6737                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6738                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6739 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6740                 "vptest\t{$src2, $src1|$src1, $src2}",
6741                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6742                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6743 }
6744
6745 let Defs = [EFLAGS] in {
6746 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6747               "ptest\t{$src2, $src1|$src1, $src2}",
6748               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6749               Sched<[WriteVecLogic]>;
6750 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6751               "ptest\t{$src2, $src1|$src1, $src2}",
6752               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6753               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6754 }
6755
6756 // The bit test instructions below are AVX only
6757 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6758                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6759   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6760             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6761             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6762             Sched<[WriteVecLogic]>, VEX;
6763   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6764             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6765             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6766             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6767 }
6768
6769 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6770 let ExeDomain = SSEPackedSingle in {
6771 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6772 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6773                             VEX_L;
6774 }
6775 let ExeDomain = SSEPackedDouble in {
6776 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6777 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6778                             VEX_L;
6779 }
6780 }
6781
6782 //===----------------------------------------------------------------------===//
6783 // SSE4.1 - Misc Instructions
6784 //===----------------------------------------------------------------------===//
6785
6786 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6787   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6788                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6789                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6790                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6791                      OpSize16, XS;
6792   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6793                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6794                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6795                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6796                       Sched<[WriteFAddLd]>, OpSize16, XS;
6797
6798   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6799                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6800                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6801                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6802                      OpSize32, XS;
6803
6804   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6805                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6806                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6807                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6808                       Sched<[WriteFAddLd]>, OpSize32, XS;
6809
6810   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6811                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6812                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6813                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6814   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6815                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6816                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6817                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6818                        Sched<[WriteFAddLd]>, XS;
6819 }
6820
6821
6822
6823 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6824 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6825                                  Intrinsic IntId128, PatFrag ld_frag,
6826                                  X86FoldableSchedWrite Sched> {
6827   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6828                     (ins VR128:$src),
6829                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6830                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6831                     Sched<[Sched]>;
6832   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6833                      (ins i128mem:$src),
6834                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6835                      [(set VR128:$dst,
6836                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6837                     Sched<[Sched.Folded]>;
6838 }
6839
6840 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6841 // model, although the naming is misleading.
6842 let Predicates = [HasAVX] in
6843 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6844                                          int_x86_sse41_phminposuw, loadv2i64,
6845                                          WriteVecIMul>, VEX;
6846 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6847                                          int_x86_sse41_phminposuw, memopv2i64,
6848                                          WriteVecIMul>;
6849
6850 /// SS48I_binop_rm - Simple SSE41 binary operator.
6851 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6852                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6853                           X86MemOperand x86memop, bit Is2Addr = 1,
6854                           OpndItins itins = SSE_INTALU_ITINS_P> {
6855   let isCommutable = 1 in
6856   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6857        (ins RC:$src1, RC:$src2),
6858        !if(Is2Addr,
6859            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6860            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6861        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6862        Sched<[itins.Sched]>;
6863   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6864        (ins RC:$src1, x86memop:$src2),
6865        !if(Is2Addr,
6866            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6867            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6868        [(set RC:$dst,
6869          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6870        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6871 }
6872
6873 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6874 /// types.
6875 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6876                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6877                          PatFrag memop_frag, X86MemOperand x86memop,
6878                          OpndItins itins,
6879                          bit IsCommutable = 0, bit Is2Addr = 1> {
6880   let isCommutable = IsCommutable in
6881   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6882        (ins RC:$src1, RC:$src2),
6883        !if(Is2Addr,
6884            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6885            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6886        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6887        Sched<[itins.Sched]>;
6888   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6889        (ins RC:$src1, x86memop:$src2),
6890        !if(Is2Addr,
6891            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6892            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6893        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6894                                      (bitconvert (memop_frag addr:$src2)))))]>,
6895        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6896 }
6897
6898 let Predicates = [HasAVX, NoVLX] in {
6899   let isCommutable = 0 in
6900   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6901                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6902                                   VEX_4V;
6903   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6904                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6905                                   VEX_4V;
6906   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6907                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6908                                   VEX_4V;
6909   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6910                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6911                                   VEX_4V;
6912   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6913                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6914                                   VEX_4V;
6915   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6916                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6917                                   VEX_4V;
6918   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6919                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6920                                   VEX_4V;
6921   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6922                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6923                                   VEX_4V;
6924   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6925                                    VR128, loadv2i64, i128mem,
6926                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6927 }
6928
6929 let Predicates = [HasAVX2, NoVLX] in {
6930   let isCommutable = 0 in
6931   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6932                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6933                                   VEX_4V, VEX_L;
6934   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6935                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6936                                   VEX_4V, VEX_L;
6937   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6938                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6939                                   VEX_4V, VEX_L;
6940   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6941                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6942                                   VEX_4V, VEX_L;
6943   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6944                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6945                                   VEX_4V, VEX_L;
6946   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6947                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6948                                   VEX_4V, VEX_L;
6949   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6950                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6951                                   VEX_4V, VEX_L;
6952   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6953                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6954                                   VEX_4V, VEX_L;
6955   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6956                                   VR256, loadv4i64, i256mem,
6957                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6958 }
6959
6960 let Constraints = "$src1 = $dst" in {
6961   let isCommutable = 0 in
6962   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6963                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6964   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6965                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6966   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6967                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6968   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6969                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6970   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6971                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6972   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6973                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6974   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6975                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6976   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6977                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6978   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6979                                   VR128, memopv2i64, i128mem,
6980                                   SSE_INTMUL_ITINS_P, 1>;
6981 }
6982
6983 let Predicates = [HasAVX, NoVLX] in {
6984   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6985                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6986                                  VEX_4V;
6987   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6988                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6989                                  VEX_4V;
6990 }
6991 let Predicates = [HasAVX2] in {
6992   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6993                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6994                                   VEX_4V, VEX_L;
6995   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6996                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6997                                   VEX_4V, VEX_L;
6998 }
6999
7000 let Constraints = "$src1 = $dst" in {
7001   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7002                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7003   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7004                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7005 }
7006
7007 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7008 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7009                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7010                  X86MemOperand x86memop, bit Is2Addr = 1,
7011                  OpndItins itins = DEFAULT_ITINS> {
7012   let isCommutable = 1 in
7013   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7014         (ins RC:$src1, RC:$src2, u8imm:$src3),
7015         !if(Is2Addr,
7016             !strconcat(OpcodeStr,
7017                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7018             !strconcat(OpcodeStr,
7019                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7020         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7021         Sched<[itins.Sched]>;
7022   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7023         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
7024         !if(Is2Addr,
7025             !strconcat(OpcodeStr,
7026                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7027             !strconcat(OpcodeStr,
7028                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7029         [(set RC:$dst,
7030           (IntId RC:$src1,
7031            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7032         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7033 }
7034
7035 let Predicates = [HasAVX] in {
7036   let isCommutable = 0 in {
7037     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7038                                         VR128, loadv2i64, i128mem, 0,
7039                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7040   }
7041
7042   let ExeDomain = SSEPackedSingle in {
7043   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7044                                       VR128, loadv4f32, f128mem, 0,
7045                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7046   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7047                                   int_x86_avx_blend_ps_256, VR256, loadv8f32,
7048                                   f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7049                                   VEX_4V, VEX_L;
7050   }
7051   let ExeDomain = SSEPackedDouble in {
7052   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7053                                       VR128, loadv2f64, f128mem, 0,
7054                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7055   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7056                                    int_x86_avx_blend_pd_256,VR256, loadv4f64,
7057                                    f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7058                                    VEX_4V, VEX_L;
7059   }
7060   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7061                                       VR128, loadv2i64, i128mem, 0,
7062                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7063
7064   let ExeDomain = SSEPackedSingle in
7065   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7066                                    VR128, loadv4f32, f128mem, 0,
7067                                    SSE_DPPS_ITINS>, VEX_4V;
7068   let ExeDomain = SSEPackedDouble in
7069   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7070                                    VR128, loadv2f64, f128mem, 0,
7071                                    SSE_DPPS_ITINS>, VEX_4V;
7072   let ExeDomain = SSEPackedSingle in
7073   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7074                                     VR256, loadv8f32, i256mem, 0,
7075                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7076 }
7077
7078 let Predicates = [HasAVX2] in {
7079   let isCommutable = 0 in {
7080   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7081                                   VR256, loadv4i64, i256mem, 0,
7082                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7083   }
7084   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7085                                   VR256, loadv4i64, i256mem, 0,
7086                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7087 }
7088
7089 let Constraints = "$src1 = $dst" in {
7090   let isCommutable = 0 in {
7091   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7092                                      VR128, memopv2i64, i128mem,
7093                                      1, SSE_MPSADBW_ITINS>;
7094   }
7095   let ExeDomain = SSEPackedSingle in
7096   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7097                                      VR128, memopv4f32, f128mem,
7098                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7099   let ExeDomain = SSEPackedDouble in
7100   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7101                                      VR128, memopv2f64, f128mem,
7102                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7103   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7104                                      VR128, memopv2i64, i128mem,
7105                                      1, SSE_INTALU_ITINS_BLEND_P>;
7106   let ExeDomain = SSEPackedSingle in
7107   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7108                                   VR128, memopv4f32, f128mem, 1,
7109                                   SSE_DPPS_ITINS>;
7110   let ExeDomain = SSEPackedDouble in
7111   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7112                                   VR128, memopv2f64, f128mem, 1,
7113                                   SSE_DPPD_ITINS>;
7114 }
7115
7116 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7117 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7118                                     RegisterClass RC, X86MemOperand x86memop,
7119                                     PatFrag mem_frag, Intrinsic IntId,
7120                                     X86FoldableSchedWrite Sched> {
7121   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7122                   (ins RC:$src1, RC:$src2, RC:$src3),
7123                   !strconcat(OpcodeStr,
7124                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7125                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7126                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7127                 Sched<[Sched]>;
7128
7129   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7130                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7131                   !strconcat(OpcodeStr,
7132                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7133                   [(set RC:$dst,
7134                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7135                                RC:$src3))],
7136                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7137                 Sched<[Sched.Folded, ReadAfterLd]>;
7138 }
7139
7140 let Predicates = [HasAVX] in {
7141 let ExeDomain = SSEPackedDouble in {
7142 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7143                                            loadv2f64, int_x86_sse41_blendvpd,
7144                                            WriteFVarBlend>;
7145 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7146                                   loadv4f64, int_x86_avx_blendv_pd_256,
7147                                   WriteFVarBlend>, VEX_L;
7148 } // ExeDomain = SSEPackedDouble
7149 let ExeDomain = SSEPackedSingle in {
7150 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7151                                            loadv4f32, int_x86_sse41_blendvps,
7152                                            WriteFVarBlend>;
7153 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7154                                   loadv8f32, int_x86_avx_blendv_ps_256,
7155                                   WriteFVarBlend>, VEX_L;
7156 } // ExeDomain = SSEPackedSingle
7157 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7158                                            loadv2i64, int_x86_sse41_pblendvb,
7159                                            WriteVarBlend>;
7160 }
7161
7162 let Predicates = [HasAVX2] in {
7163 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7164                                       loadv4i64, int_x86_avx2_pblendvb,
7165                                       WriteVarBlend>, VEX_L;
7166 }
7167
7168 let Predicates = [HasAVX] in {
7169   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7170                             (v16i8 VR128:$src2))),
7171             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7172   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7173                             (v4i32 VR128:$src2))),
7174             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7175   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7176                             (v4f32 VR128:$src2))),
7177             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7178   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7179                             (v2i64 VR128:$src2))),
7180             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7181   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7182                             (v2f64 VR128:$src2))),
7183             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7184   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7185                             (v8i32 VR256:$src2))),
7186             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7187   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7188                             (v8f32 VR256:$src2))),
7189             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7190   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7191                             (v4i64 VR256:$src2))),
7192             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7193   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7194                             (v4f64 VR256:$src2))),
7195             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7196
7197   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7198                                (imm:$mask))),
7199             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7200   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7201                                (imm:$mask))),
7202             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7203
7204   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7205                                (imm:$mask))),
7206             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7207   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7208                                (imm:$mask))),
7209             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7210   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7211                                (imm:$mask))),
7212             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7213 }
7214
7215 let Predicates = [HasAVX2] in {
7216   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7217                             (v32i8 VR256:$src2))),
7218             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7219   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7220                                (imm:$mask))),
7221             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7222 }
7223
7224 // Patterns
7225 let Predicates = [UseAVX] in {
7226   let AddedComplexity = 15 in {
7227   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7228   // MOVS{S,D} to the lower bits.
7229   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7230             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7231   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7232             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7233   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7234             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7235   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7236             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7237
7238   // Move low f32 and clear high bits.
7239   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7240             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7241   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7242             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7243   }
7244
7245   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7246                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7247             (SUBREG_TO_REG (i32 0),
7248                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7249                            sub_xmm)>;
7250   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7251                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7252             (SUBREG_TO_REG (i64 0),
7253                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7254                            sub_xmm)>;
7255
7256   // Move low f64 and clear high bits.
7257   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7258             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7259
7260   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7261             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7262 }
7263
7264 let Predicates = [UseSSE41] in {
7265   // With SSE41 we can use blends for these patterns.
7266   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7267             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7268   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7269             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7270   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7271             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7272 }
7273
7274
7275 /// SS41I_ternary_int - SSE 4.1 ternary operator
7276 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7277   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7278                                X86MemOperand x86memop, Intrinsic IntId,
7279                                OpndItins itins = DEFAULT_ITINS> {
7280     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7281                     (ins VR128:$src1, VR128:$src2),
7282                     !strconcat(OpcodeStr,
7283                      "\t{$src2, $dst|$dst, $src2}"),
7284                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7285                     itins.rr>, Sched<[itins.Sched]>;
7286
7287     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7288                     (ins VR128:$src1, x86memop:$src2),
7289                     !strconcat(OpcodeStr,
7290                      "\t{$src2, $dst|$dst, $src2}"),
7291                     [(set VR128:$dst,
7292                       (IntId VR128:$src1,
7293                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7294                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7295   }
7296 }
7297
7298 let ExeDomain = SSEPackedDouble in
7299 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7300                                   int_x86_sse41_blendvpd,
7301                                   DEFAULT_ITINS_FBLENDSCHED>;
7302 let ExeDomain = SSEPackedSingle in
7303 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7304                                   int_x86_sse41_blendvps,
7305                                   DEFAULT_ITINS_FBLENDSCHED>;
7306 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7307                                   int_x86_sse41_pblendvb,
7308                                   DEFAULT_ITINS_VARBLENDSCHED>;
7309
7310 // Aliases with the implicit xmm0 argument
7311 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7312                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7313 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7314                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7315 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7316                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7317 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7318                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7319 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7320                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7321 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7322                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7323
7324 let Predicates = [UseSSE41] in {
7325   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7326                             (v16i8 VR128:$src2))),
7327             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7328   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7329                             (v4i32 VR128:$src2))),
7330             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7331   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7332                             (v4f32 VR128:$src2))),
7333             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7334   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7335                             (v2i64 VR128:$src2))),
7336             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7337   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7338                             (v2f64 VR128:$src2))),
7339             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7340
7341   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7342                                (imm:$mask))),
7343             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7344   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7345                                (imm:$mask))),
7346             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7347   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7348                                (imm:$mask))),
7349             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7350
7351 }
7352
7353 let SchedRW = [WriteLoad] in {
7354 let Predicates = [HasAVX] in
7355 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7356                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7357                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7358                        VEX;
7359 let Predicates = [HasAVX2] in
7360 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7361                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7362                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7363                          VEX, VEX_L;
7364 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7365                        "movntdqa\t{$src, $dst|$dst, $src}",
7366                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7367 } // SchedRW
7368
7369 //===----------------------------------------------------------------------===//
7370 // SSE4.2 - Compare Instructions
7371 //===----------------------------------------------------------------------===//
7372
7373 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7374 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7375                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7376                           X86MemOperand x86memop, bit Is2Addr = 1> {
7377   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7378        (ins RC:$src1, RC:$src2),
7379        !if(Is2Addr,
7380            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7381            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7382        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7383   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7384        (ins RC:$src1, x86memop:$src2),
7385        !if(Is2Addr,
7386            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7387            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7388        [(set RC:$dst,
7389          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7390 }
7391
7392 let Predicates = [HasAVX] in
7393   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7394                                  loadv2i64, i128mem, 0>, VEX_4V;
7395
7396 let Predicates = [HasAVX2] in
7397   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7398                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7399
7400 let Constraints = "$src1 = $dst" in
7401   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7402                                 memopv2i64, i128mem>;
7403
7404 //===----------------------------------------------------------------------===//
7405 // SSE4.2 - String/text Processing Instructions
7406 //===----------------------------------------------------------------------===//
7407
7408 // Packed Compare Implicit Length Strings, Return Mask
7409 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7410   def REG : PseudoI<(outs VR128:$dst),
7411                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7412     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7413                                                   imm:$src3))]>;
7414   def MEM : PseudoI<(outs VR128:$dst),
7415                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7416     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7417                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7418 }
7419
7420 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7421   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7422                          Requires<[HasAVX]>;
7423   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7424                          Requires<[UseSSE42]>;
7425 }
7426
7427 multiclass pcmpistrm_SS42AI<string asm> {
7428   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7429     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7430     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7431     []>, Sched<[WritePCmpIStrM]>;
7432   let mayLoad = 1 in
7433   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7434     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7435     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7436     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7437 }
7438
7439 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7440   let Predicates = [HasAVX] in
7441   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7442   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7443 }
7444
7445 // Packed Compare Explicit Length Strings, Return Mask
7446 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7447   def REG : PseudoI<(outs VR128:$dst),
7448                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7449     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7450                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7451   def MEM : PseudoI<(outs VR128:$dst),
7452                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7453     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7454                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7455 }
7456
7457 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7458   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7459                          Requires<[HasAVX]>;
7460   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7461                          Requires<[UseSSE42]>;
7462 }
7463
7464 multiclass SS42AI_pcmpestrm<string asm> {
7465   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7466     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7467     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7468     []>, Sched<[WritePCmpEStrM]>;
7469   let mayLoad = 1 in
7470   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7471     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7472     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7473     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7474 }
7475
7476 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7477   let Predicates = [HasAVX] in
7478   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7479   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7480 }
7481
7482 // Packed Compare Implicit Length Strings, Return Index
7483 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7484   def REG : PseudoI<(outs GR32:$dst),
7485                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7486     [(set GR32:$dst, EFLAGS,
7487       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7488   def MEM : PseudoI<(outs GR32:$dst),
7489                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7490     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7491                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7492 }
7493
7494 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7495   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7496                       Requires<[HasAVX]>;
7497   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7498                       Requires<[UseSSE42]>;
7499 }
7500
7501 multiclass SS42AI_pcmpistri<string asm> {
7502   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7503     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7504     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7505     []>, Sched<[WritePCmpIStrI]>;
7506   let mayLoad = 1 in
7507   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7508     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7509     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7510     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7511 }
7512
7513 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7514   let Predicates = [HasAVX] in
7515   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7516   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7517 }
7518
7519 // Packed Compare Explicit Length Strings, Return Index
7520 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7521   def REG : PseudoI<(outs GR32:$dst),
7522                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7523     [(set GR32:$dst, EFLAGS,
7524       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7525   def MEM : PseudoI<(outs GR32:$dst),
7526                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7527     [(set GR32:$dst, EFLAGS,
7528       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7529        imm:$src5))]>;
7530 }
7531
7532 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7533   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7534                       Requires<[HasAVX]>;
7535   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7536                       Requires<[UseSSE42]>;
7537 }
7538
7539 multiclass SS42AI_pcmpestri<string asm> {
7540   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7541     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7542     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7543     []>, Sched<[WritePCmpEStrI]>;
7544   let mayLoad = 1 in
7545   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7546     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7547     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7548     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7549 }
7550
7551 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7552   let Predicates = [HasAVX] in
7553   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7554   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7555 }
7556
7557 //===----------------------------------------------------------------------===//
7558 // SSE4.2 - CRC Instructions
7559 //===----------------------------------------------------------------------===//
7560
7561 // No CRC instructions have AVX equivalents
7562
7563 // crc intrinsic instruction
7564 // This set of instructions are only rm, the only difference is the size
7565 // of r and m.
7566 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7567                    RegisterClass RCIn, SDPatternOperator Int> :
7568   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7569          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7570          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7571          Sched<[WriteFAdd]>;
7572
7573 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7574                    X86MemOperand x86memop, SDPatternOperator Int> :
7575   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7576          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7577          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7578          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7579
7580 let Constraints = "$src1 = $dst" in {
7581   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7582                                  int_x86_sse42_crc32_32_8>;
7583   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7584                                  int_x86_sse42_crc32_32_8>;
7585   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7586                                  int_x86_sse42_crc32_32_16>, OpSize16;
7587   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7588                                  int_x86_sse42_crc32_32_16>, OpSize16;
7589   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7590                                  int_x86_sse42_crc32_32_32>, OpSize32;
7591   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7592                                  int_x86_sse42_crc32_32_32>, OpSize32;
7593   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7594                                  int_x86_sse42_crc32_64_64>, REX_W;
7595   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7596                                  int_x86_sse42_crc32_64_64>, REX_W;
7597   let hasSideEffects = 0 in {
7598     let mayLoad = 1 in
7599     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7600                                    null_frag>, REX_W;
7601     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7602                                    null_frag>, REX_W;
7603   }
7604 }
7605
7606 //===----------------------------------------------------------------------===//
7607 // SHA-NI Instructions
7608 //===----------------------------------------------------------------------===//
7609
7610 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7611                       bit UsesXMM0 = 0> {
7612   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7613              (ins VR128:$src1, VR128:$src2),
7614              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7615              [!if(UsesXMM0,
7616                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7617                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7618
7619   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7620              (ins VR128:$src1, i128mem:$src2),
7621              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7622              [!if(UsesXMM0,
7623                   (set VR128:$dst, (IntId VR128:$src1,
7624                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7625                   (set VR128:$dst, (IntId VR128:$src1,
7626                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7627 }
7628
7629 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7630   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7631                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7632                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7633                          [(set VR128:$dst,
7634                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7635                             (i8 imm:$src3)))]>, TA;
7636   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7637                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7638                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7639                          [(set VR128:$dst,
7640                            (int_x86_sha1rnds4 VR128:$src1,
7641                             (bc_v4i32 (memopv2i64 addr:$src2)),
7642                             (i8 imm:$src3)))]>, TA;
7643
7644   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7645   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7646   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7647
7648   let Uses=[XMM0] in
7649   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7650
7651   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7652   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7653 }
7654
7655 // Aliases with explicit %xmm0
7656 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7657                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7658 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7659                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7660
7661 //===----------------------------------------------------------------------===//
7662 // AES-NI Instructions
7663 //===----------------------------------------------------------------------===//
7664
7665 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7666                              PatFrag ld_frag, bit Is2Addr = 1> {
7667   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7668        (ins VR128:$src1, VR128:$src2),
7669        !if(Is2Addr,
7670            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7671            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7672        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7673        Sched<[WriteAESDecEnc]>;
7674   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7675        (ins VR128:$src1, i128mem:$src2),
7676        !if(Is2Addr,
7677            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7678            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7679        [(set VR128:$dst,
7680          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7681        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7682 }
7683
7684 // Perform One Round of an AES Encryption/Decryption Flow
7685 let Predicates = [HasAVX, HasAES] in {
7686   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7687                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7688   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7689                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7690   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7691                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7692   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7693                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7694 }
7695
7696 let Constraints = "$src1 = $dst" in {
7697   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7698                          int_x86_aesni_aesenc, memopv2i64>;
7699   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7700                          int_x86_aesni_aesenclast, memopv2i64>;
7701   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7702                          int_x86_aesni_aesdec, memopv2i64>;
7703   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7704                          int_x86_aesni_aesdeclast, memopv2i64>;
7705 }
7706
7707 // Perform the AES InvMixColumn Transformation
7708 let Predicates = [HasAVX, HasAES] in {
7709   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7710       (ins VR128:$src1),
7711       "vaesimc\t{$src1, $dst|$dst, $src1}",
7712       [(set VR128:$dst,
7713         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7714       VEX;
7715   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7716       (ins i128mem:$src1),
7717       "vaesimc\t{$src1, $dst|$dst, $src1}",
7718       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7719       Sched<[WriteAESIMCLd]>, VEX;
7720 }
7721 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7722   (ins VR128:$src1),
7723   "aesimc\t{$src1, $dst|$dst, $src1}",
7724   [(set VR128:$dst,
7725     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7726 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7727   (ins i128mem:$src1),
7728   "aesimc\t{$src1, $dst|$dst, $src1}",
7729   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7730   Sched<[WriteAESIMCLd]>;
7731
7732 // AES Round Key Generation Assist
7733 let Predicates = [HasAVX, HasAES] in {
7734   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7735       (ins VR128:$src1, u8imm:$src2),
7736       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7737       [(set VR128:$dst,
7738         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7739       Sched<[WriteAESKeyGen]>, VEX;
7740   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7741       (ins i128mem:$src1, u8imm:$src2),
7742       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7743       [(set VR128:$dst,
7744         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7745       Sched<[WriteAESKeyGenLd]>, VEX;
7746 }
7747 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7748   (ins VR128:$src1, u8imm:$src2),
7749   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7750   [(set VR128:$dst,
7751     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7752   Sched<[WriteAESKeyGen]>;
7753 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7754   (ins i128mem:$src1, u8imm:$src2),
7755   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7756   [(set VR128:$dst,
7757     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7758   Sched<[WriteAESKeyGenLd]>;
7759
7760 //===----------------------------------------------------------------------===//
7761 // PCLMUL Instructions
7762 //===----------------------------------------------------------------------===//
7763
7764 // AVX carry-less Multiplication instructions
7765 let isCommutable = 1 in
7766 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7767            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7768            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7769            [(set VR128:$dst,
7770              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7771            Sched<[WriteCLMul]>;
7772
7773 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7774            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7775            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7776            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7777                               (loadv2i64 addr:$src2), imm:$src3))]>,
7778            Sched<[WriteCLMulLd, ReadAfterLd]>;
7779
7780 // Carry-less Multiplication instructions
7781 let Constraints = "$src1 = $dst" in {
7782 let isCommutable = 1 in
7783 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7784            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7785            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7786            [(set VR128:$dst,
7787              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7788              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7789
7790 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7791            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7792            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7793            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7794                               (memopv2i64 addr:$src2), imm:$src3))],
7795                               IIC_SSE_PCLMULQDQ_RM>,
7796            Sched<[WriteCLMulLd, ReadAfterLd]>;
7797 } // Constraints = "$src1 = $dst"
7798
7799
7800 multiclass pclmul_alias<string asm, int immop> {
7801   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7802                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7803
7804   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7805                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7806
7807   def : InstAlias<!strconcat("vpclmul", asm,
7808                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7809                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7810                   0>;
7811
7812   def : InstAlias<!strconcat("vpclmul", asm,
7813                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7814                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7815                   0>;
7816 }
7817 defm : pclmul_alias<"hqhq", 0x11>;
7818 defm : pclmul_alias<"hqlq", 0x01>;
7819 defm : pclmul_alias<"lqhq", 0x10>;
7820 defm : pclmul_alias<"lqlq", 0x00>;
7821
7822 //===----------------------------------------------------------------------===//
7823 // SSE4A Instructions
7824 //===----------------------------------------------------------------------===//
7825
7826 let Predicates = [HasSSE4A] in {
7827
7828 let Constraints = "$src = $dst" in {
7829 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7830                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7831                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7832                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7833                                     imm:$idx))]>, PD;
7834 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7835               (ins VR128:$src, VR128:$mask),
7836               "extrq\t{$mask, $src|$src, $mask}",
7837               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7838                                  VR128:$mask))]>, PD;
7839
7840 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7841                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7842                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7843                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7844                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7845 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7846                  (ins VR128:$src, VR128:$mask),
7847                  "insertq\t{$mask, $src|$src, $mask}",
7848                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7849                                     VR128:$mask))]>, XD;
7850 }
7851
7852 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7853                 "movntss\t{$src, $dst|$dst, $src}",
7854                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7855
7856 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7857                 "movntsd\t{$src, $dst|$dst, $src}",
7858                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7859 }
7860
7861 //===----------------------------------------------------------------------===//
7862 // AVX Instructions
7863 //===----------------------------------------------------------------------===//
7864
7865 //===----------------------------------------------------------------------===//
7866 // VBROADCAST - Load from memory and broadcast to all elements of the
7867 //              destination operand
7868 //
7869 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7870                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
7871   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7872         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7873         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
7874
7875 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
7876                            X86MemOperand x86memop, ValueType VT,
7877                            PatFrag ld_frag, SchedWrite Sched> :
7878   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7879         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7880         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7881         Sched<[Sched]>, VEX {
7882     let mayLoad = 1;
7883 }
7884
7885 // AVX2 adds register forms
7886 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7887                          Intrinsic Int, SchedWrite Sched> :
7888   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7889          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7890          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
7891
7892 let ExeDomain = SSEPackedSingle in {
7893   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
7894                                              f32mem, v4f32, loadf32, WriteLoad>;
7895   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
7896                                              f32mem, v8f32, loadf32,
7897                                              WriteFShuffleLd>, VEX_L;
7898 }
7899 let ExeDomain = SSEPackedDouble in
7900 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
7901                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7902 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7903                                    int_x86_avx_vbroadcastf128_pd_256,
7904                                    WriteFShuffleLd>, VEX_L;
7905
7906 let ExeDomain = SSEPackedSingle in {
7907   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7908                                            int_x86_avx2_vbroadcast_ss_ps,
7909                                            WriteFShuffle>;
7910   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7911                                       int_x86_avx2_vbroadcast_ss_ps_256,
7912                                       WriteFShuffle256>, VEX_L;
7913 }
7914 let ExeDomain = SSEPackedDouble in
7915 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7916                                       int_x86_avx2_vbroadcast_sd_pd_256,
7917                                       WriteFShuffle256>, VEX_L;
7918
7919 let Predicates = [HasAVX2] in
7920 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7921                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
7922                                    VEX_L;
7923
7924 let Predicates = [HasAVX] in
7925 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7926           (VBROADCASTF128 addr:$src)>;
7927
7928
7929 //===----------------------------------------------------------------------===//
7930 // VINSERTF128 - Insert packed floating-point values
7931 //
7932 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7933 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7934           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7935           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7936           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7937 let mayLoad = 1 in
7938 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7939           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7940           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7941           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7942 }
7943
7944 let Predicates = [HasAVX] in {
7945 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7946                                    (iPTR imm)),
7947           (VINSERTF128rr VR256:$src1, VR128:$src2,
7948                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7949 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7950                                    (iPTR imm)),
7951           (VINSERTF128rr VR256:$src1, VR128:$src2,
7952                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7953
7954 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7955                                    (iPTR imm)),
7956           (VINSERTF128rm VR256:$src1, addr:$src2,
7957                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7958 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7959                                    (iPTR imm)),
7960           (VINSERTF128rm VR256:$src1, addr:$src2,
7961                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7962 }
7963
7964 let Predicates = [HasAVX1Only] in {
7965 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7966                                    (iPTR imm)),
7967           (VINSERTF128rr VR256:$src1, VR128:$src2,
7968                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7969 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7970                                    (iPTR imm)),
7971           (VINSERTF128rr VR256:$src1, VR128:$src2,
7972                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7973 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7974                                    (iPTR imm)),
7975           (VINSERTF128rr VR256:$src1, VR128:$src2,
7976                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7977 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7978                                    (iPTR imm)),
7979           (VINSERTF128rr VR256:$src1, VR128:$src2,
7980                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7981
7982 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7983                                    (iPTR imm)),
7984           (VINSERTF128rm VR256:$src1, addr:$src2,
7985                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7986 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7987                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7988                                    (iPTR imm)),
7989           (VINSERTF128rm VR256:$src1, addr:$src2,
7990                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7991 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7992                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7993                                    (iPTR imm)),
7994           (VINSERTF128rm VR256:$src1, addr:$src2,
7995                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7996 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7997                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7998                                    (iPTR imm)),
7999           (VINSERTF128rm VR256:$src1, addr:$src2,
8000                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8001 }
8002
8003 //===----------------------------------------------------------------------===//
8004 // VEXTRACTF128 - Extract packed floating-point values
8005 //
8006 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8007 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8008           (ins VR256:$src1, u8imm:$src2),
8009           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8010           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8011 let mayStore = 1 in
8012 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8013           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
8014           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8015           []>, Sched<[WriteStore]>, VEX, VEX_L;
8016 }
8017
8018 // AVX1 patterns
8019 let Predicates = [HasAVX] in {
8020 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8021           (v4f32 (VEXTRACTF128rr
8022                     (v8f32 VR256:$src1),
8023                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8024 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8025           (v2f64 (VEXTRACTF128rr
8026                     (v4f64 VR256:$src1),
8027                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8028
8029 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8030                          (iPTR imm))), addr:$dst),
8031           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8032            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8033 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8034                          (iPTR imm))), addr:$dst),
8035           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8036            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8037 }
8038
8039 let Predicates = [HasAVX1Only] in {
8040 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8041           (v2i64 (VEXTRACTF128rr
8042                   (v4i64 VR256:$src1),
8043                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8044 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8045           (v4i32 (VEXTRACTF128rr
8046                   (v8i32 VR256:$src1),
8047                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8048 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8049           (v8i16 (VEXTRACTF128rr
8050                   (v16i16 VR256:$src1),
8051                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8052 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8053           (v16i8 (VEXTRACTF128rr
8054                   (v32i8 VR256:$src1),
8055                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8056
8057 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8058                                 (iPTR imm))), addr:$dst),
8059           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8060            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8061 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8062                                 (iPTR imm))), addr:$dst),
8063           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8064            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8065 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8066                                 (iPTR imm))), addr:$dst),
8067           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8068            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8069 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8070                                 (iPTR imm))), addr:$dst),
8071           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8072            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8073 }
8074
8075 //===----------------------------------------------------------------------===//
8076 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8077 //
8078 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8079                           Intrinsic IntLd, Intrinsic IntLd256,
8080                           Intrinsic IntSt, Intrinsic IntSt256> {
8081   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8082              (ins VR128:$src1, f128mem:$src2),
8083              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8084              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8085              VEX_4V;
8086   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8087              (ins VR256:$src1, f256mem:$src2),
8088              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8089              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8090              VEX_4V, VEX_L;
8091   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8092              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8093              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8094              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8095   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8096              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8097              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8098              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8099 }
8100
8101 let ExeDomain = SSEPackedSingle in
8102 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8103                                  int_x86_avx_maskload_ps,
8104                                  int_x86_avx_maskload_ps_256,
8105                                  int_x86_avx_maskstore_ps,
8106                                  int_x86_avx_maskstore_ps_256>;
8107 let ExeDomain = SSEPackedDouble in
8108 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8109                                  int_x86_avx_maskload_pd,
8110                                  int_x86_avx_maskload_pd_256,
8111                                  int_x86_avx_maskstore_pd,
8112                                  int_x86_avx_maskstore_pd_256>;
8113
8114 //===----------------------------------------------------------------------===//
8115 // VPERMIL - Permute Single and Double Floating-Point Values
8116 //
8117 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8118                       RegisterClass RC, X86MemOperand x86memop_f,
8119                       X86MemOperand x86memop_i, PatFrag i_frag,
8120                       Intrinsic IntVar, ValueType vt> {
8121   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8122              (ins RC:$src1, RC:$src2),
8123              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8124              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8125              Sched<[WriteFShuffle]>;
8126   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8127              (ins RC:$src1, x86memop_i:$src2),
8128              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8129              [(set RC:$dst, (IntVar RC:$src1,
8130                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8131              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8132
8133   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8134              (ins RC:$src1, u8imm:$src2),
8135              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8136              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8137              Sched<[WriteFShuffle]>;
8138   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8139              (ins x86memop_f:$src1, u8imm:$src2),
8140              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8141              [(set RC:$dst,
8142                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8143              Sched<[WriteFShuffleLd]>;
8144 }
8145
8146 let ExeDomain = SSEPackedSingle in {
8147   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8148                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8149   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8150                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8151 }
8152 let ExeDomain = SSEPackedDouble in {
8153   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8154                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8155   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8156                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8157 }
8158
8159 let Predicates = [HasAVX] in {
8160 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8161           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8162 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8163           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8164 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8165           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8166 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8167           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8168
8169 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8170           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8171 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8172           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8173 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8174                                (i8 imm:$imm))),
8175           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8176 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8177           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8178
8179 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8180           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8181 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8182           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8183 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8184           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8185 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8186           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8187
8188 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8189           (VPERMILPDri VR128:$src1, imm:$imm)>;
8190 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8191           (VPERMILPDmi addr:$src1, imm:$imm)>;
8192 }
8193
8194 //===----------------------------------------------------------------------===//
8195 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8196 //
8197 let ExeDomain = SSEPackedSingle in {
8198 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8199           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8200           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8201           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8202                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8203           Sched<[WriteFShuffle]>;
8204 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8205           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8206           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8207           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8208                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8209           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8210 }
8211
8212 let Predicates = [HasAVX] in {
8213 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8214           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8215 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8216                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8217           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8218 }
8219
8220 let Predicates = [HasAVX1Only] in {
8221 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8222           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8223 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8224           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8225 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8226           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8227 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8228           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8229
8230 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8231                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8232           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8233 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8234                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8235           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8236 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8237                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8238           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8239 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8240                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8241           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8242 }
8243
8244 //===----------------------------------------------------------------------===//
8245 // VZERO - Zero YMM registers
8246 //
8247 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8248             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8249   // Zero All YMM registers
8250   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8251                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8252
8253   // Zero Upper bits of YMM registers
8254   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8255                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8256 }
8257
8258 //===----------------------------------------------------------------------===//
8259 // Half precision conversion instructions
8260 //===----------------------------------------------------------------------===//
8261 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8262   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8263              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8264              [(set RC:$dst, (Int VR128:$src))]>,
8265              T8PD, VEX, Sched<[WriteCvtF2F]>;
8266   let hasSideEffects = 0, mayLoad = 1 in
8267   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8268              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8269              Sched<[WriteCvtF2FLd]>;
8270 }
8271
8272 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8273   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8274                (ins RC:$src1, i32u8imm:$src2),
8275                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8276                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8277                TAPD, VEX, Sched<[WriteCvtF2F]>;
8278   let hasSideEffects = 0, mayStore = 1,
8279       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8280   def mr : Ii8<0x1D, MRMDestMem, (outs),
8281                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8282                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8283                TAPD, VEX;
8284 }
8285
8286 let Predicates = [HasF16C] in {
8287   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8288   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8289   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8290   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8291
8292   // Pattern match vcvtph2ps of a scalar i64 load.
8293   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8294             (VCVTPH2PSrm addr:$src)>;
8295   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8296             (VCVTPH2PSrm addr:$src)>;
8297 }
8298
8299 // Patterns for  matching conversions from float to half-float and vice versa.
8300 let Predicates = [HasF16C] in {
8301   def : Pat<(fp_to_f16 FR32:$src),
8302             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8303               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8304
8305   def : Pat<(f16_to_fp GR16:$src),
8306             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8307               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8308
8309   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8310             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8311               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8312 }
8313
8314 //===----------------------------------------------------------------------===//
8315 // AVX2 Instructions
8316 //===----------------------------------------------------------------------===//
8317
8318 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8319 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8320                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8321                  X86MemOperand x86memop> {
8322   let isCommutable = 1 in
8323   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8324         (ins RC:$src1, RC:$src2, u8imm:$src3),
8325         !strconcat(OpcodeStr,
8326             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8327         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8328         Sched<[WriteBlend]>, VEX_4V;
8329   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8330         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8331         !strconcat(OpcodeStr,
8332             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8333         [(set RC:$dst,
8334           (IntId RC:$src1,
8335            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8336         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8337 }
8338
8339 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8340                                    VR128, loadv2i64, i128mem>;
8341 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8342                                     VR256, loadv4i64, i256mem>, VEX_L;
8343
8344 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8345                   imm:$mask)),
8346           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8347 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8348                   imm:$mask)),
8349           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8350
8351 //===----------------------------------------------------------------------===//
8352 // VPBROADCAST - Load from memory and broadcast to all elements of the
8353 //               destination operand
8354 //
8355 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8356                           X86MemOperand x86memop, PatFrag ld_frag,
8357                           Intrinsic Int128, Intrinsic Int256> {
8358   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8359                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8360                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8361                   Sched<[WriteShuffle]>, VEX;
8362   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8363                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8364                   [(set VR128:$dst,
8365                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8366                   Sched<[WriteLoad]>, VEX;
8367   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8368                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8369                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8370                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8371   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8372                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8373                    [(set VR256:$dst,
8374                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8375                    Sched<[WriteLoad]>, VEX, VEX_L;
8376 }
8377
8378 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8379                                     int_x86_avx2_pbroadcastb_128,
8380                                     int_x86_avx2_pbroadcastb_256>;
8381 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8382                                     int_x86_avx2_pbroadcastw_128,
8383                                     int_x86_avx2_pbroadcastw_256>;
8384 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8385                                     int_x86_avx2_pbroadcastd_128,
8386                                     int_x86_avx2_pbroadcastd_256>;
8387 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8388                                     int_x86_avx2_pbroadcastq_128,
8389                                     int_x86_avx2_pbroadcastq_256>;
8390
8391 let Predicates = [HasAVX2] in {
8392   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8393           (VPBROADCASTBrm addr:$src)>;
8394   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8395           (VPBROADCASTBYrm addr:$src)>;
8396   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8397           (VPBROADCASTWrm addr:$src)>;
8398   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8399           (VPBROADCASTWYrm addr:$src)>;
8400   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8401           (VPBROADCASTDrm addr:$src)>;
8402   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8403           (VPBROADCASTDYrm addr:$src)>;
8404   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8405           (VPBROADCASTQrm addr:$src)>;
8406   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8407           (VPBROADCASTQYrm addr:$src)>;
8408
8409   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8410           (VPBROADCASTBrr VR128:$src)>;
8411   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8412           (VPBROADCASTBYrr VR128:$src)>;
8413   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8414           (VPBROADCASTWrr VR128:$src)>;
8415   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8416           (VPBROADCASTWYrr VR128:$src)>;
8417   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8418           (VPBROADCASTDrr VR128:$src)>;
8419   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8420           (VPBROADCASTDYrr VR128:$src)>;
8421   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8422           (VPBROADCASTQrr VR128:$src)>;
8423   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8424           (VPBROADCASTQYrr VR128:$src)>;
8425   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8426           (VBROADCASTSSrr VR128:$src)>;
8427   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8428           (VBROADCASTSSYrr VR128:$src)>;
8429   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8430           (VPBROADCASTQrr VR128:$src)>;
8431   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8432           (VBROADCASTSDYrr VR128:$src)>;
8433
8434   // Provide aliases for broadcast from the same regitser class that
8435   // automatically does the extract.
8436   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8437             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8438                                                     sub_xmm)))>;
8439   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8440             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8441                                                     sub_xmm)))>;
8442   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8443             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8444                                                     sub_xmm)))>;
8445   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8446             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8447                                                     sub_xmm)))>;
8448   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8449             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8450                                                     sub_xmm)))>;
8451   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8452             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8453                                                     sub_xmm)))>;
8454
8455   // Provide fallback in case the load node that is used in the patterns above
8456   // is used by additional users, which prevents the pattern selection.
8457   let AddedComplexity = 20 in {
8458     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8459               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8460     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8461               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8462     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8463               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8464
8465     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8466               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8467     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8468               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8469     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8470               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8471
8472     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8473           (VPBROADCASTBrr (COPY_TO_REGCLASS
8474                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8475                            VR128))>;
8476     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8477           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8478                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8479                             VR128))>;
8480
8481     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8482           (VPBROADCASTWrr (COPY_TO_REGCLASS
8483                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8484                            VR128))>;
8485     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8486           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8487                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8488                             VR128))>;
8489
8490     // The patterns for VPBROADCASTD are not needed because they would match
8491     // the exact same thing as VBROADCASTSS patterns.
8492
8493     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8494           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8495     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8496   }
8497 }
8498
8499 // AVX1 broadcast patterns
8500 let Predicates = [HasAVX1Only] in {
8501 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8502           (VBROADCASTSSYrm addr:$src)>;
8503 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8504           (VBROADCASTSDYrm addr:$src)>;
8505 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8506           (VBROADCASTSSrm addr:$src)>;
8507 }
8508
8509 let Predicates = [HasAVX] in {
8510   // Provide fallback in case the load node that is used in the patterns above
8511   // is used by additional users, which prevents the pattern selection.
8512   let AddedComplexity = 20 in {
8513   // 128bit broadcasts:
8514   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8515             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8516   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8517             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8518               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8519               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8520   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8521             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8522               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8523               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8524
8525   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8526             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8527   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8528             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8529               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8530               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8531   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8532             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8533               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8534               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8535   }
8536
8537   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8538             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8539 }
8540
8541 //===----------------------------------------------------------------------===//
8542 // VPERM - Permute instructions
8543 //
8544
8545 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8546                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8547   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8548                    (ins VR256:$src1, VR256:$src2),
8549                    !strconcat(OpcodeStr,
8550                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8551                    [(set VR256:$dst,
8552                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8553                    Sched<[Sched]>, VEX_4V, VEX_L;
8554   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8555                    (ins VR256:$src1, i256mem:$src2),
8556                    !strconcat(OpcodeStr,
8557                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8558                    [(set VR256:$dst,
8559                      (OpVT (X86VPermv VR256:$src1,
8560                             (bitconvert (mem_frag addr:$src2)))))]>,
8561                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8562 }
8563
8564 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8565 let ExeDomain = SSEPackedSingle in
8566 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8567
8568 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8569                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8570   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8571                      (ins VR256:$src1, u8imm:$src2),
8572                      !strconcat(OpcodeStr,
8573                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8574                      [(set VR256:$dst,
8575                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8576                      Sched<[Sched]>, VEX, VEX_L;
8577   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8578                      (ins i256mem:$src1, u8imm:$src2),
8579                      !strconcat(OpcodeStr,
8580                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8581                      [(set VR256:$dst,
8582                        (OpVT (X86VPermi (mem_frag addr:$src1),
8583                               (i8 imm:$src2))))]>,
8584                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8585 }
8586
8587 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8588                             WriteShuffle256>, VEX_W;
8589 let ExeDomain = SSEPackedDouble in
8590 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8591                              WriteFShuffle256>, VEX_W;
8592
8593 //===----------------------------------------------------------------------===//
8594 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8595 //
8596 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8597           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8598           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8599           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8600                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8601           VEX_4V, VEX_L;
8602 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8603           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8604           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8605           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8606                              (i8 imm:$src3)))]>,
8607           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8608
8609 let Predicates = [HasAVX2] in {
8610 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8611           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8612 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8613           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8614 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8615           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8616
8617 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8618                   (i8 imm:$imm))),
8619           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8620 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8621                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8622           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8623 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8624                   (i8 imm:$imm))),
8625           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8626 }
8627
8628
8629 //===----------------------------------------------------------------------===//
8630 // VINSERTI128 - Insert packed integer values
8631 //
8632 let hasSideEffects = 0 in {
8633 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8634           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8635           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8636           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8637 let mayLoad = 1 in
8638 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8639           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8640           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8641           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8642 }
8643
8644 let Predicates = [HasAVX2] in {
8645 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8646                                    (iPTR imm)),
8647           (VINSERTI128rr VR256:$src1, VR128:$src2,
8648                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8649 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8650                                    (iPTR imm)),
8651           (VINSERTI128rr VR256:$src1, VR128:$src2,
8652                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8653 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8654                                    (iPTR imm)),
8655           (VINSERTI128rr VR256:$src1, VR128:$src2,
8656                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8657 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8658                                    (iPTR imm)),
8659           (VINSERTI128rr VR256:$src1, VR128:$src2,
8660                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8661
8662 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8663                                    (iPTR imm)),
8664           (VINSERTI128rm VR256:$src1, addr:$src2,
8665                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8666 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8667                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8668                                    (iPTR imm)),
8669           (VINSERTI128rm VR256:$src1, addr:$src2,
8670                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8671 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8672                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8673                                    (iPTR imm)),
8674           (VINSERTI128rm VR256:$src1, addr:$src2,
8675                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8676 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8677                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8678                                    (iPTR imm)),
8679           (VINSERTI128rm VR256:$src1, addr:$src2,
8680                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8681 }
8682
8683 //===----------------------------------------------------------------------===//
8684 // VEXTRACTI128 - Extract packed integer values
8685 //
8686 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8687           (ins VR256:$src1, u8imm:$src2),
8688           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8689           [(set VR128:$dst,
8690             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8691           Sched<[WriteShuffle256]>, VEX, VEX_L;
8692 let hasSideEffects = 0, mayStore = 1 in
8693 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8694           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8695           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8696           Sched<[WriteStore]>, VEX, VEX_L;
8697
8698 let Predicates = [HasAVX2] in {
8699 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8700           (v2i64 (VEXTRACTI128rr
8701                     (v4i64 VR256:$src1),
8702                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8703 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8704           (v4i32 (VEXTRACTI128rr
8705                     (v8i32 VR256:$src1),
8706                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8707 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8708           (v8i16 (VEXTRACTI128rr
8709                     (v16i16 VR256:$src1),
8710                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8711 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8712           (v16i8 (VEXTRACTI128rr
8713                     (v32i8 VR256:$src1),
8714                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8715
8716 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8717                          (iPTR imm))), addr:$dst),
8718           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8719            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8720 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8721                          (iPTR imm))), addr:$dst),
8722           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8723            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8724 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8725                          (iPTR imm))), addr:$dst),
8726           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8727            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8728 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8729                          (iPTR imm))), addr:$dst),
8730           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8731            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8732 }
8733
8734 //===----------------------------------------------------------------------===//
8735 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8736 //
8737 multiclass avx2_pmovmask<string OpcodeStr,
8738                          Intrinsic IntLd128, Intrinsic IntLd256,
8739                          Intrinsic IntSt128, Intrinsic IntSt256> {
8740   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8741              (ins VR128:$src1, i128mem:$src2),
8742              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8743              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8744   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8745              (ins VR256:$src1, i256mem:$src2),
8746              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8747              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8748              VEX_4V, VEX_L;
8749   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8750              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8751              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8752              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8753   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8754              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8755              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8756              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8757 }
8758
8759 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8760                                 int_x86_avx2_maskload_d,
8761                                 int_x86_avx2_maskload_d_256,
8762                                 int_x86_avx2_maskstore_d,
8763                                 int_x86_avx2_maskstore_d_256>;
8764 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8765                                 int_x86_avx2_maskload_q,
8766                                 int_x86_avx2_maskload_q_256,
8767                                 int_x86_avx2_maskstore_q,
8768                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8769
8770 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8771          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8772
8773 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8774          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8775
8776 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8777          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8778
8779 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8780          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8781
8782 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8783          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8784
8785 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8786                              (bc_v8f32 (v8i32 immAllZerosV)))),
8787          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8788
8789 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8790          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8791                        VR256:$mask)>;
8792
8793 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8794          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8795
8796 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8797          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8798
8799 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8800          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8801                        VR256:$mask)>;
8802
8803 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8804          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8805
8806 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8807                              (bc_v4f32 (v4i32 immAllZerosV)))),
8808          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8809
8810 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8811          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8812                        VR128:$mask)>;
8813
8814 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8815          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8816
8817 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8818          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8819
8820 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8821          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8822                        VR128:$mask)>;
8823
8824 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8825          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8826
8827 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8828          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8829
8830 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8831          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8832
8833 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8834                              (v4f64 immAllZerosV))),
8835          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8836
8837 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8838          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8839                        VR256:$mask)>;
8840
8841 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8842          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8843
8844 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8845                              (bc_v4i64 (v8i32 immAllZerosV)))),
8846          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8847
8848 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8849          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8850                        VR256:$mask)>;
8851
8852 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8853          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8854
8855 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8856          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8857
8858 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8859          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8860
8861 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8862                              (v2f64 immAllZerosV))),
8863          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8864
8865 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8866          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8867                        VR128:$mask)>;
8868
8869 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8870          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8871
8872 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8873                              (bc_v2i64 (v4i32 immAllZerosV)))),
8874          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8875
8876 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8877          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8878                        VR128:$mask)>;
8879
8880 //===----------------------------------------------------------------------===//
8881 // Variable Bit Shifts
8882 //
8883 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8884                           ValueType vt128, ValueType vt256> {
8885   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8886              (ins VR128:$src1, VR128:$src2),
8887              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8888              [(set VR128:$dst,
8889                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8890              VEX_4V, Sched<[WriteVarVecShift]>;
8891   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8892              (ins VR128:$src1, i128mem:$src2),
8893              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8894              [(set VR128:$dst,
8895                (vt128 (OpNode VR128:$src1,
8896                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8897              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8898   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8899              (ins VR256:$src1, VR256:$src2),
8900              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8901              [(set VR256:$dst,
8902                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8903              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8904   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8905              (ins VR256:$src1, i256mem:$src2),
8906              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8907              [(set VR256:$dst,
8908                (vt256 (OpNode VR256:$src1,
8909                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8910              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8911 }
8912
8913 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8914 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8915 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8916 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8917 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8918
8919 //===----------------------------------------------------------------------===//
8920 // VGATHER - GATHER Operations
8921 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8922                        X86MemOperand memop128, X86MemOperand memop256> {
8923   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8924             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8925             !strconcat(OpcodeStr,
8926               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8927             []>, VEX_4VOp3;
8928   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8929             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8930             !strconcat(OpcodeStr,
8931               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8932             []>, VEX_4VOp3, VEX_L;
8933 }
8934
8935 let mayLoad = 1, Constraints
8936   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8937   in {
8938   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8939   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8940   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8941   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8942
8943   let ExeDomain = SSEPackedDouble in {
8944     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8945     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8946   }
8947
8948   let ExeDomain = SSEPackedSingle in {
8949     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8950     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8951   }
8952 }