lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr> {
 569   // AVX
 570   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 571                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 572                               VEX_4V, VEX_LIG;
 573
 574   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 575                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 576                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 577                      VEX, VEX_LIG, Sched<[WriteStore]>;
 578   // SSE1 & 2
 579   let Constraints = "$src1 = $dst" in {
 580     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 581                               "\t{$src2, $dst|$dst, $src2}">;
 582   }
 583
 584   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 585                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 586                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 587                   Sched<[WriteStore]>;
 588 }
 589
 590 // Loading from memory automatically zeroing upper bits.
 591 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 592                          PatFrag mem_pat, string OpcodeStr> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 604 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 605
 606 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 607   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 608
 609   let AddedComplexity = 20 in
 610     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 611 }
 612
 613 // Patterns
 614 let Predicates = [UseAVX] in {
 615   let AddedComplexity = 20 in {
 616   // MOVSSrm zeros the high parts of the register; represent this
 617   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 618   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 619             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 620   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 621             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 622   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624
 625   // MOVSDrm zeros the high parts of the register; represent this
 626   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 627   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 628             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 629   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 630             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 631   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzload addr:$src)),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637
 638   // Represent the same patterns above but in the form they appear for
 639   // 256-bit types
 640   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 641                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 642             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 643   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 644                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 645             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 646   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 647                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 649   }
 650   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 651                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 652             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold cause
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let hasSideEffects = 0 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941 def : Pat<(v8i32 (X86vzmovl
 942                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 943           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 944 def : Pat<(v4i64 (X86vzmovl
 945                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 946           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 947 def : Pat<(v8f32 (X86vzmovl
 948                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4f64 (X86vzmovl
 951                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 }
 954
 955
 956 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 957           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 958 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 959           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 960
 961 let SchedRW = [WriteStore] in {
 962 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 963                    "movaps\t{$src, $dst|$dst, $src}",
 964                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 965                    IIC_SSE_MOVA_P_MR>;
 966 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 967                    "movapd\t{$src, $dst|$dst, $src}",
 968                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 969                    IIC_SSE_MOVA_P_MR>;
 970 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 971                    "movups\t{$src, $dst|$dst, $src}",
 972                    [(store (v4f32 VR128:$src), addr:$dst)],
 973                    IIC_SSE_MOVU_P_MR>;
 974 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 975                    "movupd\t{$src, $dst|$dst, $src}",
 976                    [(store (v2f64 VR128:$src), addr:$dst)],
 977                    IIC_SSE_MOVU_P_MR>;
 978 } // SchedRW
 979
 980 // For disassembler
 981 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 982     SchedRW = [WriteFShuffle] in {
 983   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 984                          "movaps\t{$src, $dst|$dst, $src}", [],
 985                          IIC_SSE_MOVA_P_RR>;
 986   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 987                          "movapd\t{$src, $dst|$dst, $src}", [],
 988                          IIC_SSE_MOVA_P_RR>;
 989   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movups\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVU_P_RR>;
 992   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movupd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVU_P_RR>;
 995 }
 996
 997 let Predicates = [HasAVX] in {
 998   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (VMOVUPDmr addr:$dst, VR128:$src)>;
1002 }
1003
1004 let Predicates = [UseSSE1] in
1005   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1006             (MOVUPSmr addr:$dst, VR128:$src)>;
1007 let Predicates = [UseSSE2] in
1008   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1009             (MOVUPDmr addr:$dst, VR128:$src)>;
1010
1011 // Use vmovaps/vmovups for AVX integer load/store.
1012 let Predicates = [HasAVX, NoVLX] in {
1013   // 128-bit load/store
1014   def : Pat<(alignedloadv2i64 addr:$src),
1015             (VMOVAPSrm addr:$src)>;
1016   def : Pat<(loadv2i64 addr:$src),
1017             (VMOVUPSrm addr:$src)>;
1018
1019   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035
1036   // 256-bit load/store
1037   def : Pat<(alignedloadv4i64 addr:$src),
1038             (VMOVAPSYrm addr:$src)>;
1039   def : Pat<(loadv4i64 addr:$src),
1040             (VMOVUPSYrm addr:$src)>;
1041   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057
1058   // Special patterns for storing subvector extracts of lower 128-bits
1059   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1060   def : Pat<(alignedstore (v2f64 (extract_subvector
1061                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1062             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1063   def : Pat<(alignedstore (v4f32 (extract_subvector
1064                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(alignedstore (v2i64 (extract_subvector
1067                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4i32 (extract_subvector
1070                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v8i16 (extract_subvector
1073                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v16i8 (extract_subvector
1076                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078
1079   def : Pat<(store (v2f64 (extract_subvector
1080                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1081             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1082   def : Pat<(store (v4f32 (extract_subvector
1083                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1084             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1085   def : Pat<(store (v2i64 (extract_subvector
1086                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4i32 (extract_subvector
1089                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v8i16 (extract_subvector
1092                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v16i8 (extract_subvector
1095                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097 }
1098
1099 // Use movaps / movups for SSE integer load / store (one byte shorter).
1100 // The instructions selected below are then converted to MOVDQA/MOVDQU
1101 // during the SSE domain pass.
1102 let Predicates = [UseSSE1] in {
1103   def : Pat<(alignedloadv2i64 addr:$src),
1104             (MOVAPSrm addr:$src)>;
1105   def : Pat<(loadv2i64 addr:$src),
1106             (MOVUPSrm addr:$src)>;
1107
1108   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124 }
1125
1126 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1127 // bits are disregarded. FIXME: Set encoding to pseudo!
1128 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1129 let isCodeGenOnly = 1 in {
1130   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1131                          "movaps\t{$src, $dst|$dst, $src}",
1132                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1133                          IIC_SSE_MOVA_P_RM>, VEX;
1134   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1135                          "movapd\t{$src, $dst|$dst, $src}",
1136                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1137                          IIC_SSE_MOVA_P_RM>, VEX;
1138   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1139                        "movaps\t{$src, $dst|$dst, $src}",
1140                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1141                        IIC_SSE_MOVA_P_RM>;
1142   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1143                        "movapd\t{$src, $dst|$dst, $src}",
1144                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1145                        IIC_SSE_MOVA_P_RM>;
1146 }
1147 }
1148
1149 //===----------------------------------------------------------------------===//
1150 // SSE 1 & 2 - Move Low packed FP Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1154                                       string base_opc, string asm_opr,
1155                                       InstrItinClass itin> {
1156   def PSrm : PI<opc, MRMSrcMem,
1157          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1158          !strconcat(base_opc, "s", asm_opr),
1159      [(set VR128:$dst,
1160        (psnode VR128:$src1,
1161               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1162               itin, SSEPackedSingle>, PS,
1163      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1164
1165   def PDrm : PI<opc, MRMSrcMem,
1166          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1167          !strconcat(base_opc, "d", asm_opr),
1168      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1169                               (scalar_to_vector (loadf64 addr:$src2)))))],
1170               itin, SSEPackedDouble>, PD,
1171      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1172
1173 }
1174
1175 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1176                                  string base_opc, InstrItinClass itin> {
1177   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1178                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1179                                     itin>, VEX_4V;
1180
1181 let Constraints = "$src1 = $dst" in
1182   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1183                                     "\t{$src2, $dst|$dst, $src2}",
1184                                     itin>;
1185 }
1186
1187 let AddedComplexity = 20 in {
1188   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1189                                     IIC_SSE_MOV_LH>;
1190 }
1191
1192 let SchedRW = [WriteStore] in {
1193 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movlps\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1196                                  (iPTR 0))), addr:$dst)],
1197                                  IIC_SSE_MOV_LH>, VEX;
1198 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movlpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1201                                  (iPTR 0))), addr:$dst)],
1202                                  IIC_SSE_MOV_LH>, VEX;
1203 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movlps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1206                                  (iPTR 0))), addr:$dst)],
1207                                  IIC_SSE_MOV_LH>;
1208 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1209                    "movlpd\t{$src, $dst|$dst, $src}",
1210                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1211                                  (iPTR 0))), addr:$dst)],
1212                                  IIC_SSE_MOV_LH>;
1213 } // SchedRW
1214
1215 let Predicates = [HasAVX] in {
1216   // Shuffle with VMOVLPS
1217   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1220             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1221
1222   // Shuffle with VMOVLPD
1223   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1226             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1228                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1229             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1233                    addr:$src1),
1234             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v4i32 (X86Movlps
1236                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1237             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1238   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1242                    addr:$src1),
1243             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1244 }
1245
1246 let Predicates = [UseSSE1] in {
1247   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1248   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1249                                  (iPTR 0))), addr:$src1),
1250             (MOVLPSmr addr:$src1, VR128:$src2)>;
1251
1252   // Shuffle with MOVLPS
1253   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1256             (MOVLPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlps VR128:$src1,
1258                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1259             (MOVLPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1263                                       addr:$src1),
1264             (MOVLPSmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v4i32 (X86Movlps
1266                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1267                               addr:$src1),
1268             (MOVLPSmr addr:$src1, VR128:$src2)>;
1269 }
1270
1271 let Predicates = [UseSSE2] in {
1272   // Shuffle with MOVLPD
1273   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1276             (MOVLPDrm VR128:$src1, addr:$src2)>;
1277   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1278                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1279             (MOVLPDrm VR128:$src1, addr:$src2)>;
1280
1281   // Store patterns
1282   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1283                            addr:$src1),
1284             (MOVLPDmr addr:$src1, VR128:$src2)>;
1285   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1286                            addr:$src1),
1287             (MOVLPDmr addr:$src1, VR128:$src2)>;
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 // SSE 1 & 2 - Move Hi packed FP Instructions
1292 //===----------------------------------------------------------------------===//
1293
1294 let AddedComplexity = 20 in {
1295   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1296                                     IIC_SSE_MOV_LH>;
1297 }
1298
1299 let SchedRW = [WriteStore] in {
1300 // v2f64 extract element 1 is always custom lowered to unpack high to low
1301 // and extract element 0 so the non-store version isn't too horrible.
1302 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (vector_extract
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1308 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1313 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1314                    "movhps\t{$src, $dst|$dst, $src}",
1315                    [(store (f64 (vector_extract
1316                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1317                                             (bc_v2f64 (v4f32 VR128:$src))),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1319 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhpd\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1323                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1324 } // SchedRW
1325
1326 let Predicates = [HasAVX] in {
1327   // VMOVHPS patterns
1328   def : Pat<(X86Movlhps VR128:$src1,
1329                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1330             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1331   def : Pat<(X86Movlhps VR128:$src1,
1332                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1333             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1334
1335   // VMOVHPD patterns
1336
1337   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1338   // is during lowering, where it's not possible to recognize the load fold
1339   // cause it has two uses through a bitcast. One use disappears at isel time
1340   // and the fold opportunity reappears.
1341   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1342                       (scalar_to_vector (loadf64 addr:$src2)))),
1343             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1344   // Also handle an i64 load because that may get selected as a faster way to
1345   // load the data.
1346   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1347                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1348             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1349
1350   def : Pat<(store (f64 (vector_extract
1351                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1352                           (iPTR 0))), addr:$dst),
1353             (VMOVHPDmr addr:$dst, VR128:$src)>;
1354 }
1355
1356 let Predicates = [UseSSE1] in {
1357   // MOVHPS patterns
1358   def : Pat<(X86Movlhps VR128:$src1,
1359                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1360             (MOVHPSrm VR128:$src1, addr:$src2)>;
1361   def : Pat<(X86Movlhps VR128:$src1,
1362                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1363             (MOVHPSrm VR128:$src1, addr:$src2)>;
1364 }
1365
1366 let Predicates = [UseSSE2] in {
1367   // MOVHPD patterns
1368
1369   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1370   // is during lowering, where it's not possible to recognize the load fold
1371   // cause it has two uses through a bitcast. One use disappears at isel time
1372   // and the fold opportunity reappears.
1373   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1374                       (scalar_to_vector (loadf64 addr:$src2)))),
1375             (MOVHPDrm VR128:$src1, addr:$src2)>;
1376   // Also handle an i64 load because that may get selected as a faster way to
1377   // load the data.
1378   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1379                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1380             (MOVHPDrm VR128:$src1, addr:$src2)>;
1381
1382   def : Pat<(store (f64 (vector_extract
1383                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1384                           (iPTR 0))), addr:$dst),
1385             (MOVHPDmr addr:$dst, VR128:$src)>;
1386 }
1387
1388 //===----------------------------------------------------------------------===//
1389 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1390 //===----------------------------------------------------------------------===//
1391
1392 let AddedComplexity = 20, Predicates = [UseAVX] in {
1393   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1394                                        (ins VR128:$src1, VR128:$src2),
1395                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1396                       [(set VR128:$dst,
1397                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1398                         IIC_SSE_MOV_LH>,
1399                       VEX_4V, Sched<[WriteFShuffle]>;
1400   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1401                                        (ins VR128:$src1, VR128:$src2),
1402                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1403                       [(set VR128:$dst,
1404                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1405                         IIC_SSE_MOV_LH>,
1406                       VEX_4V, Sched<[WriteFShuffle]>;
1407 }
1408 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1409   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1410                                        (ins VR128:$src1, VR128:$src2),
1411                       "movlhps\t{$src2, $dst|$dst, $src2}",
1412                       [(set VR128:$dst,
1413                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1414                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1415   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1416                                        (ins VR128:$src1, VR128:$src2),
1417                       "movhlps\t{$src2, $dst|$dst, $src2}",
1418                       [(set VR128:$dst,
1419                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1420                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1421 }
1422
1423 let Predicates = [UseAVX] in {
1424   // MOVLHPS patterns
1425   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1427   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1428             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1429
1430   // MOVHLPS patterns
1431   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1432             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1433 }
1434
1435 let Predicates = [UseSSE1] in {
1436   // MOVLHPS patterns
1437   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1439   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1440             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1441
1442   // MOVHLPS patterns
1443   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1444             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1445 }
1446
1447 //===----------------------------------------------------------------------===//
1448 // SSE 1 & 2 - Conversion Instructions
1449 //===----------------------------------------------------------------------===//
1450
1451 def SSE_CVT_PD : OpndItins<
1452   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1453 >;
1454
1455 let Sched = WriteCvtI2F in
1456 def SSE_CVT_PS : OpndItins<
1457   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1458 >;
1459
1460 let Sched = WriteCvtI2F in
1461 def SSE_CVT_Scalar : OpndItins<
1462   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1463 >;
1464
1465 let Sched = WriteCvtF2I in
1466 def SSE_CVT_SS2SI_32 : OpndItins<
1467   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1468 >;
1469
1470 let Sched = WriteCvtF2I in
1471 def SSE_CVT_SS2SI_64 : OpndItins<
1472   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1473 >;
1474
1475 let Sched = WriteCvtF2I in
1476 def SSE_CVT_SD2SI : OpndItins<
1477   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1478 >;
1479
1480 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1481                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1482                      string asm, OpndItins itins> {
1483   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1484                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1485                         itins.rr>, Sched<[itins.Sched]>;
1486   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1487                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1488                         itins.rm>, Sched<[itins.Sched.Folded]>;
1489 }
1490
1491 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1492                        X86MemOperand x86memop, string asm, Domain d,
1493                        OpndItins itins> {
1494 let hasSideEffects = 0 in {
1495   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1496              [], itins.rr, d>, Sched<[itins.Sched]>;
1497   let mayLoad = 1 in
1498   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1499              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1500 }
1501 }
1502
1503 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1504                           X86MemOperand x86memop, string asm> {
1505 let hasSideEffects = 0, Predicates = [UseAVX] in {
1506   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1507               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1508            Sched<[WriteCvtI2F]>;
1509   let mayLoad = 1 in
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1511               (ins DstRC:$src1, x86memop:$src),
1512               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1513            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1514 } // hasSideEffects = 0
1515 }
1516
1517 let Predicates = [UseAVX] in {
1518 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1519                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1520                                 SSE_CVT_SS2SI_32>,
1521                                 XS, VEX, VEX_LIG;
1522 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1523                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1524                                 SSE_CVT_SS2SI_64>,
1525                                 XS, VEX, VEX_W, VEX_LIG;
1526 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1527                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1528                                 SSE_CVT_SD2SI>,
1529                                 XD, VEX, VEX_LIG;
1530 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1531                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1532                                 SSE_CVT_SD2SI>,
1533                                 XD, VEX, VEX_W, VEX_LIG;
1534
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1537 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1541 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1545 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1549 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1550                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1551 }
1552 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1553 // register, but the same isn't true when only using memory operands,
1554 // provide other assembly "l" and "q" forms to address this explicitly
1555 // where appropriate to do so.
1556 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1557                                   XS, VEX_4V, VEX_LIG;
1558 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1559                                   XS, VEX_4V, VEX_W, VEX_LIG;
1560 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1561                                   XD, VEX_4V, VEX_LIG;
1562 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1563                                   XD, VEX_4V, VEX_W, VEX_LIG;
1564
1565 let Predicates = [UseAVX] in {
1566   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1569                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1570
1571   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1572             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1574             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1576             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1578             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1579
1580   def : Pat<(f32 (sint_to_fp GR32:$src)),
1581             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1582   def : Pat<(f32 (sint_to_fp GR64:$src)),
1583             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR32:$src)),
1585             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1586   def : Pat<(f64 (sint_to_fp GR64:$src)),
1587             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1588 }
1589
1590 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1591                       "cvttss2si\t{$src, $dst|$dst, $src}",
1592                       SSE_CVT_SS2SI_32>, XS;
1593 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1594                       "cvttss2si\t{$src, $dst|$dst, $src}",
1595                       SSE_CVT_SS2SI_64>, XS, REX_W;
1596 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1597                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1598                       SSE_CVT_SD2SI>, XD;
1599 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1600                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1601                       SSE_CVT_SD2SI>, XD, REX_W;
1602 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1603                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1604                       SSE_CVT_Scalar>, XS;
1605 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1606                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1607                       SSE_CVT_Scalar>, XS, REX_W;
1608 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1609                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1610                       SSE_CVT_Scalar>, XD;
1611 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1612                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1613                       SSE_CVT_Scalar>, XD, REX_W;
1614
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1617 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1621 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1625 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1629 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1630                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1631
1632 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1634 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1635                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1636
1637 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1638 // and/or XMM operand(s).
1639
1640 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1641                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1642                          string asm, OpndItins itins> {
1643   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1644               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1645               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1646            Sched<[itins.Sched]>;
1647   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1648               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1649               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1650            Sched<[itins.Sched.Folded]>;
1651 }
1652
1653 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1654                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1655                     PatFrag ld_frag, string asm, OpndItins itins,
1656                     bit Is2Addr = 1> {
1657   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1658               !if(Is2Addr,
1659                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1660                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1661               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1662               itins.rr>, Sched<[itins.Sched]>;
1663   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1664               (ins DstRC:$src1, x86memop:$src2),
1665               !if(Is2Addr,
1666                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1667                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1668               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1669               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1670 }
1671
1672 let Predicates = [UseAVX] in {
1673 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1674                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1675                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1676 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1677                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1678                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1679 }
1680 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1681                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1682 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1683                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1684
1685
1686 let isCodeGenOnly = 1 in {
1687   let Predicates = [UseAVX] in {
1688   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1689             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1690             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1691   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1692             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1693             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1694             VEX_W;
1695   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1696             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1697             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1698   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1699             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1700             SSE_CVT_Scalar, 0>, XD,
1701             VEX_4V, VEX_W;
1702   }
1703   let Constraints = "$src1 = $dst" in {
1704     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1705                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1706                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1707     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1708                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1709                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1710     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1711                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1712                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1713     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1714                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1715                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1716   }
1717 } // isCodeGenOnly = 1
1718
1719 /// SSE 1 Only
1720
1721 // Aliases for intrinsics
1722 let isCodeGenOnly = 1 in {
1723 let Predicates = [UseAVX] in {
1724 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1725                                     ssmem, sse_load_f32, "cvttss2si",
1726                                     SSE_CVT_SS2SI_32>, XS, VEX;
1727 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1728                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1729                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1730                                    XS, VEX, VEX_W;
1731 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1732                                     sdmem, sse_load_f64, "cvttsd2si",
1733                                     SSE_CVT_SD2SI>, XD, VEX;
1734 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1735                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1736                                   "cvttsd2si", SSE_CVT_SD2SI>,
1737                                   XD, VEX, VEX_W;
1738 }
1739 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1740                                     ssmem, sse_load_f32, "cvttss2si",
1741                                     SSE_CVT_SS2SI_32>, XS;
1742 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1743                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1744                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1745 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1746                                     sdmem, sse_load_f64, "cvttsd2si",
1747                                     SSE_CVT_SD2SI>, XD;
1748 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1749                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1750                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1751 } // isCodeGenOnly = 1
1752
1753 let Predicates = [UseAVX] in {
1754 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1755                                   ssmem, sse_load_f32, "cvtss2si",
1756                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1757 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1758                                   ssmem, sse_load_f32, "cvtss2si",
1759                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1760 }
1761 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1762                                ssmem, sse_load_f32, "cvtss2si",
1763                                SSE_CVT_SS2SI_32>, XS;
1764 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1765                                  ssmem, sse_load_f32, "cvtss2si",
1766                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1767
1768 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1769                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1770                                SSEPackedSingle, SSE_CVT_PS>,
1771                                PS, VEX, Requires<[HasAVX]>;
1772 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1773                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1774                                SSEPackedSingle, SSE_CVT_PS>,
1775                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1776
1777 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1778                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1779                             SSEPackedSingle, SSE_CVT_PS>,
1780                             PS, Requires<[UseSSE2]>;
1781
1782 let Predicates = [UseAVX] in {
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1785 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1789 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1793 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1797 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1798                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1799 }
1800
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1803 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1807 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1808                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1811 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1815 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1816                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1817
1818 /// SSE 2 Only
1819
1820 // Convert scalar double to scalar single
1821 let hasSideEffects = 0, Predicates = [UseAVX] in {
1822 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1823                        (ins FR64:$src1, FR64:$src2),
1824                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1825                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1826                       Sched<[WriteCvtF2F]>;
1827 let mayLoad = 1 in
1828 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1829                        (ins FR64:$src1, f64mem:$src2),
1830                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1831                       [], IIC_SSE_CVT_Scalar_RM>,
1832                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1833                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1834 }
1835
1836 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1837           Requires<[UseAVX]>;
1838
1839 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1840                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1841                       [(set FR32:$dst, (fround FR64:$src))],
1842                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1843 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1844                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1845                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1846                       IIC_SSE_CVT_Scalar_RM>,
1847                       XD,
1848                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1849
1850 let isCodeGenOnly = 1 in {
1851 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1852                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1853                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1854                        [(set VR128:$dst,
1855                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1856                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1857                        Sched<[WriteCvtF2F]>;
1858 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1859                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1860                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1861                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1862                                           VR128:$src1, sse_load_f64:$src2))],
1863                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1864                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1865
1866 let Constraints = "$src1 = $dst" in {
1867 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1868                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1869                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1870                        [(set VR128:$dst,
1871                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1872                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1873                        Sched<[WriteCvtF2F]>;
1874 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1875                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1876                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1877                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1878                                           VR128:$src1, sse_load_f64:$src2))],
1879                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1880                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1881 }
1882 } // isCodeGenOnly = 1
1883
1884 // Convert scalar single to scalar double
1885 // SSE2 instructions with XS prefix
1886 let hasSideEffects = 0, Predicates = [UseAVX] in {
1887 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1888                     (ins FR32:$src1, FR32:$src2),
1889                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1890                     [], IIC_SSE_CVT_Scalar_RR>,
1891                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1892                     Sched<[WriteCvtF2F]>;
1893 let mayLoad = 1 in
1894 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1895                     (ins FR32:$src1, f32mem:$src2),
1896                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1897                     [], IIC_SSE_CVT_Scalar_RM>,
1898                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1899                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1900 }
1901
1902 def : Pat<(f64 (fextend FR32:$src)),
1903     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1904 def : Pat<(fextend (loadf32 addr:$src)),
1905     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1906
1907 def : Pat<(extloadf32 addr:$src),
1908     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1909     Requires<[UseAVX, OptForSize]>;
1910 def : Pat<(extloadf32 addr:$src),
1911     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1912     Requires<[UseAVX, OptForSpeed]>;
1913
1914 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1915                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1916                    [(set FR64:$dst, (fextend FR32:$src))],
1917                    IIC_SSE_CVT_Scalar_RR>, XS,
1918                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1919 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1920                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1921                    [(set FR64:$dst, (extloadf32 addr:$src))],
1922                    IIC_SSE_CVT_Scalar_RM>, XS,
1923                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1924
1925 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1926 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1927 // combine.
1928 // Since these loads aren't folded into the fextend, we have to match it
1929 // explicitly here.
1930 def : Pat<(fextend (loadf32 addr:$src)),
1931           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1932 def : Pat<(extloadf32 addr:$src),
1933           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1934
1935 let isCodeGenOnly = 1 in {
1936 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1937                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1938                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1939                     [(set VR128:$dst,
1940                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1941                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1942                     Sched<[WriteCvtF2F]>;
1943 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1944                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1945                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1946                     [(set VR128:$dst,
1947                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1948                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1949                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1950 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1951 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1952                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1953                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1954                     [(set VR128:$dst,
1955                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1956                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1957                     Sched<[WriteCvtF2F]>;
1958 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1959                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1960                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1961                     [(set VR128:$dst,
1962                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1963                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1964                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1965 }
1966 } // isCodeGenOnly = 1
1967
1968 // Convert packed single/double fp to doubleword
1969 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1970                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1971                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1972                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1973 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1974                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1975                        [(set VR128:$dst,
1976                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1977                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1978 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1979                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1980                         [(set VR256:$dst,
1981                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1982                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1983 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1984                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1985                         [(set VR256:$dst,
1986                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1987                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1988 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1989                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1990                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1991                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1992 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1994                      [(set VR128:$dst,
1995                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1996                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1997
1998
1999 // Convert Packed Double FP to Packed DW Integers
2000 let Predicates = [HasAVX] in {
2001 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2002 // register, but the same isn't true when using memory operands instead.
2003 // Provide other assembly rr and rm forms to address this explicitly.
2004 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2006                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2007                        VEX, Sched<[WriteCvtF2I]>;
2008
2009 // XMM only
2010 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2011                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2012 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2016                        Sched<[WriteCvtF2ILd]>;
2017
2018 // YMM only
2019 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2020                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2021                        [(set VR128:$dst,
2022                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2023                        Sched<[WriteCvtF2I]>;
2024 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2025                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2026                        [(set VR128:$dst,
2027                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2028                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2029 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2030                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2031 }
2032
2033 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2034                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2035                       [(set VR128:$dst,
2036                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2037                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2038 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2039                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2040                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2041                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2042
2043 // Convert with truncation packed single/double fp to doubleword
2044 // SSE2 packed instructions with XS prefix
2045 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2046                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2047                          [(set VR128:$dst,
2048                            (int_x86_sse2_cvttps2dq VR128:$src))],
2049                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2050 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2051                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2052                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2053                                             (loadv4f32 addr:$src)))],
2054                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2055 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2056                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2057                           [(set VR256:$dst,
2058                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2059                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2060 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2061                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2062                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2063                                              (loadv8f32 addr:$src)))],
2064                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2065                           Sched<[WriteCvtF2ILd]>;
2066
2067 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2068                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2069                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2070                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2071 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2072                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2073                        [(set VR128:$dst,
2074                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2075                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2076
2077 let Predicates = [HasAVX] in {
2078   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2079             (VCVTDQ2PSrr VR128:$src)>;
2080   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2081             (VCVTDQ2PSrm addr:$src)>;
2082
2083   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2084             (VCVTDQ2PSrr VR128:$src)>;
2085   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2086             (VCVTDQ2PSrm addr:$src)>;
2087
2088   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2089             (VCVTTPS2DQrr VR128:$src)>;
2090   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2091             (VCVTTPS2DQrm addr:$src)>;
2092
2093   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2099             (VCVTTPS2DQYrr VR256:$src)>;
2100   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2101             (VCVTTPS2DQYrm addr:$src)>;
2102 }
2103
2104 let Predicates = [UseSSE2] in {
2105   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2106             (CVTDQ2PSrr VR128:$src)>;
2107   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2108             (CVTDQ2PSrm addr:$src)>;
2109
2110   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2111             (CVTDQ2PSrr VR128:$src)>;
2112   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2113             (CVTDQ2PSrm addr:$src)>;
2114
2115   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2116             (CVTTPS2DQrr VR128:$src)>;
2117   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2118             (CVTTPS2DQrm addr:$src)>;
2119 }
2120
2121 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2122                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2123                         [(set VR128:$dst,
2124                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2125                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2126
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130
2131 // XMM only
2132 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2134 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2135                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2136                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2137                                             (loadv2f64 addr:$src)))],
2138                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2139
2140 // YMM only
2141 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2142                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2143                          [(set VR128:$dst,
2144                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2145                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2146 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2147                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2148                          [(set VR128:$dst,
2149                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2150                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2151 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2152                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2153
2154 let Predicates = [HasAVX] in {
2155   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2156             (VCVTTPD2DQYrr VR256:$src)>;
2157   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2158             (VCVTTPD2DQYrm addr:$src)>;
2159 } // Predicates = [HasAVX]
2160
2161 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2163                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2164                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2165 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2166                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2167                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2168                                         (memopv2f64 addr:$src)))],
2169                                         IIC_SSE_CVT_PD_RM>,
2170                       Sched<[WriteCvtF2ILd]>;
2171
2172 // Convert packed single to packed double
2173 let Predicates = [HasAVX] in {
2174                   // SSE2 instructions without OpSize prefix
2175 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2177                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2180                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2182                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2183 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2184                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2185                      [(set VR256:$dst,
2186                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2187                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2188 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2189                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2190                      [(set VR256:$dst,
2191                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2192                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2193 }
2194
2195 let Predicates = [UseSSE2] in {
2196 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2197                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2198                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2199                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2200 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2201                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2202                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2203                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2204 }
2205
2206 // Convert Packed DW Integers to Packed Double FP
2207 let Predicates = [HasAVX] in {
2208 let hasSideEffects = 0, mayLoad = 1 in
2209 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2212 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2213                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2216                    Sched<[WriteCvtI2F]>;
2217 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2218                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2219                      [(set VR256:$dst,
2220                        (int_x86_avx_cvtdq2_pd_256
2221                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2222                     Sched<[WriteCvtI2FLd]>;
2223 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2227                     Sched<[WriteCvtI2F]>;
2228 }
2229
2230 let hasSideEffects = 0, mayLoad = 1 in
2231 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2233                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2234 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2237                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2238
2239 // AVX 256-bit register conversion intrinsics
2240 let Predicates = [HasAVX] in {
2241   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2242             (VCVTDQ2PDYrr VR128:$src)>;
2243   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2244             (VCVTDQ2PDYrm addr:$src)>;
2245 } // Predicates = [HasAVX]
2246
2247 // Convert packed double to packed single
2248 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2249 // register, but the same isn't true when using memory operands instead.
2250 // Provide other assembly rr and rm forms to address this explicitly.
2251 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2252                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2253                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2254                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2255
2256 // XMM only
2257 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2258                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2259 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2260                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2261                         [(set VR128:$dst,
2262                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2263                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2264
2265 // YMM only
2266 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2267                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2268                         [(set VR128:$dst,
2269                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2270                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2271 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2272                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2273                         [(set VR128:$dst,
2274                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2275                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2276 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2277                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2278
2279 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2280                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2281                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2282                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2283 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2284                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2285                      [(set VR128:$dst,
2286                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2287                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2288
2289
2290 // AVX 256-bit register conversion intrinsics
2291 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2292 // whenever possible to avoid declaring two versions of each one.
2293 let Predicates = [HasAVX] in {
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2295             (VCVTDQ2PSYrr VR256:$src)>;
2296   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2297             (VCVTDQ2PSYrm addr:$src)>;
2298
2299   // Match fround and fextend for 128/256-bit conversions
2300   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2301             (VCVTPD2PSrr VR128:$src)>;
2302   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2303             (VCVTPD2PSXrm addr:$src)>;
2304   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2305             (VCVTPD2PSYrr VR256:$src)>;
2306   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2307             (VCVTPD2PSYrm addr:$src)>;
2308
2309   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2310             (VCVTPS2PDrr VR128:$src)>;
2311   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2312             (VCVTPS2PDYrr VR128:$src)>;
2313   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2314             (VCVTPS2PDYrm addr:$src)>;
2315 }
2316
2317 let Predicates = [UseSSE2] in {
2318   // Match fround and fextend for 128 conversions
2319   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2320             (CVTPD2PSrr VR128:$src)>;
2321   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2322             (CVTPD2PSrm addr:$src)>;
2323
2324   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2325             (CVTPS2PDrr VR128:$src)>;
2326 }
2327
2328 //===----------------------------------------------------------------------===//
2329 // SSE 1 & 2 - Compare Instructions
2330 //===----------------------------------------------------------------------===//
2331
2332 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2333 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2334                             Operand CC, SDNode OpNode, ValueType VT,
2335                             PatFrag ld_frag, string asm, string asm_alt,
2336                             OpndItins itins, ImmLeaf immLeaf> {
2337   def rr : SIi8<0xC2, MRMSrcReg,
2338                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2339                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2340                 itins.rr>, Sched<[itins.Sched]>;
2341   def rm : SIi8<0xC2, MRMSrcMem,
2342                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2343                 [(set RC:$dst, (OpNode (VT RC:$src1),
2344                                          (ld_frag addr:$src2), immLeaf:$cc))],
2345                                          itins.rm>,
2346            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2347
2348   // Accept explicit immediate argument form instead of comparison code.
2349   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2350     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2351                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2352                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2353     let mayLoad = 1 in
2354     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2355                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2356                       IIC_SSE_ALU_F32S_RM>,
2357                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2358   }
2359 }
2360
2361 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2362                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2363                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2364                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2365 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2366                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2367                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2368                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2369                  XD, VEX_4V, VEX_LIG;
2370
2371 let Constraints = "$src1 = $dst" in {
2372   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2373                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2374                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2375                   i8immZExt3>, XS;
2376   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2377                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2378                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2379                   SSE_ALU_F64S, i8immZExt3>, XD;
2380 }
2381
2382 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2383                          Intrinsic Int, string asm, OpndItins itins,
2384                          ImmLeaf immLeaf> {
2385   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2386                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2387                         [(set VR128:$dst, (Int VR128:$src1,
2388                                                VR128:$src, immLeaf:$cc))],
2389                                                itins.rr>,
2390            Sched<[itins.Sched]>;
2391   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2392                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                (load addr:$src), immLeaf:$cc))],
2395                                                itins.rm>,
2396            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2397 }
2398
2399 let isCodeGenOnly = 1 in {
2400   // Aliases to match intrinsics which expect XMM operand(s).
2401   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2402                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2403                        SSE_ALU_F32S, i8immZExt5>,
2404                        XS, VEX_4V;
2405   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2406                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2407                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2408                        XD, VEX_4V;
2409   let Constraints = "$src1 = $dst" in {
2410     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2411                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2412                          SSE_ALU_F32S, i8immZExt3>, XS;
2413     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2414                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2415                          SSE_ALU_F64S, i8immZExt3>,
2416                          XD;
2417 }
2418 }
2419
2420
2421 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2422 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2423                             ValueType vt, X86MemOperand x86memop,
2424                             PatFrag ld_frag, string OpcodeStr> {
2425   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2426                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2427                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2428                      IIC_SSE_COMIS_RR>,
2429           Sched<[WriteFAdd]>;
2430   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2431                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2432                      [(set EFLAGS, (OpNode (vt RC:$src1),
2433                                            (ld_frag addr:$src2)))],
2434                                            IIC_SSE_COMIS_RM>,
2435           Sched<[WriteFAddLd, ReadAfterLd]>;
2436 }
2437
2438 let Defs = [EFLAGS] in {
2439   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2440                                   "ucomiss">, PS, VEX, VEX_LIG;
2441   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2442                                   "ucomisd">, PD, VEX, VEX_LIG;
2443   let Pattern = []<dag> in {
2444     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2445                                     "comiss">, PS, VEX, VEX_LIG;
2446     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2447                                     "comisd">, PD, VEX, VEX_LIG;
2448   }
2449
2450   let isCodeGenOnly = 1 in {
2451     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2452                               load, "ucomiss">, PS, VEX;
2453     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2454                               load, "ucomisd">, PD, VEX;
2455
2456     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2457                               load, "comiss">, PS, VEX;
2458     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2459                               load, "comisd">, PD, VEX;
2460   }
2461   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2462                                   "ucomiss">, PS;
2463   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2464                                   "ucomisd">, PD;
2465
2466   let Pattern = []<dag> in {
2467     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2468                                     "comiss">, PS;
2469     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2470                                     "comisd">, PD;
2471   }
2472
2473   let isCodeGenOnly = 1 in {
2474     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2475                                 load, "ucomiss">, PS;
2476     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2477                                 load, "ucomisd">, PD;
2478
2479     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2480                                     "comiss">, PS;
2481     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2482                                     "comisd">, PD;
2483   }
2484 } // Defs = [EFLAGS]
2485
2486 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2487 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2488                             Operand CC, Intrinsic Int, string asm,
2489                             string asm_alt, Domain d, ImmLeaf immLeaf,
2490                             OpndItins itins = SSE_ALU_F32P> {
2491   def rri : PIi8<0xC2, MRMSrcReg,
2492              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2493              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2494              itins.rr, d>,
2495             Sched<[WriteFAdd]>;
2496   def rmi : PIi8<0xC2, MRMSrcMem,
2497              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2498              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), immLeaf:$cc))],
2499              itins.rm, d>,
2500             Sched<[WriteFAddLd, ReadAfterLd]>;
2501
2502   // Accept explicit immediate argument form instead of comparison code.
2503   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2504     def rri_alt : PIi8<0xC2, MRMSrcReg,
2505                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2506                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2507     let mayLoad = 1 in
2508     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2509                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2510                asm_alt, [], itins.rm, d>,
2511                Sched<[WriteFAddLd, ReadAfterLd]>;
2512   }
2513 }
2514
2515 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2516                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2517                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2518                SSEPackedSingle, i8immZExt5>, PS, VEX_4V;
2519 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2520                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2521                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2522                SSEPackedDouble, i8immZExt5>, PD, VEX_4V;
2523 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2524                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2525                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2526                SSEPackedSingle, i8immZExt5>, PS, VEX_4V, VEX_L;
2527 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2528                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2529                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2530                SSEPackedDouble, i8immZExt5>, PD, VEX_4V, VEX_L;
2531 let Constraints = "$src1 = $dst" in {
2532   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2533                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2534                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2535                  SSEPackedSingle, i8immZExt5, SSE_ALU_F32P>, PS;
2536   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2537                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2538                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2539                  SSEPackedDouble, i8immZExt5, SSE_ALU_F64P>, PD;
2540 }
2541
2542 let Predicates = [HasAVX] in {
2543 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2544           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2545 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2546           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2547 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2548           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2549 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2550           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2551
2552 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2553           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2554 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2555           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2556 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2557           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2558 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2559           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2560 }
2561
2562 let Predicates = [UseSSE1] in {
2563 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2564           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2565 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2566           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE2] in {
2570 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2572 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2573           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2574 }
2575
2576 //===----------------------------------------------------------------------===//
2577 // SSE 1 & 2 - Shuffle Instructions
2578 //===----------------------------------------------------------------------===//
2579
2580 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2581 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2582                          ValueType vt, string asm, PatFrag mem_frag,
2583                          Domain d> {
2584   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2585                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2586                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2587                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2588             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2589   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2590                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2591                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2592                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2593             Sched<[WriteFShuffle]>;
2594 }
2595
2596 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2597            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2598            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2599 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2600            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2601            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2602 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2603            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2604            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2605 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2606            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2607            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2608
2609 let Constraints = "$src1 = $dst" in {
2610   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2611                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2612                     memopv4f32, SSEPackedSingle>, PS;
2613   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2614                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2615                     memopv2f64, SSEPackedDouble>, PD;
2616 }
2617
2618 let Predicates = [HasAVX] in {
2619   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2620                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2621             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2622   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2623             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2624
2625   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2626                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2627             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2628   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2629             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2630
2631   // 256-bit patterns
2632   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2633             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2634   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2635                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2636             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2637
2638   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2639             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2640   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2641                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2642             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2643 }
2644
2645 let Predicates = [UseSSE1] in {
2646   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2647                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2648             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2649   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2650             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2651 }
2652
2653 let Predicates = [UseSSE2] in {
2654   // Generic SHUFPD patterns
2655   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2656                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2657             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2658   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2659             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2660 }
2661
2662 //===----------------------------------------------------------------------===//
2663 // SSE 1 & 2 - Unpack FP Instructions
2664 //===----------------------------------------------------------------------===//
2665
2666 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2667 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2668                                    PatFrag mem_frag, RegisterClass RC,
2669                                    X86MemOperand x86memop, string asm,
2670                                    Domain d> {
2671     def rr : PI<opc, MRMSrcReg,
2672                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2673                 asm, [(set RC:$dst,
2674                            (vt (OpNode RC:$src1, RC:$src2)))],
2675                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2676     def rm : PI<opc, MRMSrcMem,
2677                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2678                 asm, [(set RC:$dst,
2679                            (vt (OpNode RC:$src1,
2680                                        (mem_frag addr:$src2))))],
2681                                        IIC_SSE_UNPCK, d>,
2682              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2683 }
2684
2685 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2686       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2687                      SSEPackedSingle>, PS, VEX_4V;
2688 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2689       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2690                      SSEPackedDouble>, PD, VEX_4V;
2691 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2692       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2693                      SSEPackedSingle>, PS, VEX_4V;
2694 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2695       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                      SSEPackedDouble>, PD, VEX_4V;
2697
2698 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2699       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2700                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2701 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2702       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2703                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2704 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2705       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2706                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2707 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2708       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2709                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2710
2711 let Constraints = "$src1 = $dst" in {
2712   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2713         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2714                        SSEPackedSingle>, PS;
2715   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2716         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2717                        SSEPackedDouble>, PD;
2718   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2719         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2720                        SSEPackedSingle>, PS;
2721   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2722         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2723                        SSEPackedDouble>, PD;
2724 } // Constraints = "$src1 = $dst"
2725
2726 let Predicates = [HasAVX1Only] in {
2727   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2728             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2729   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2730             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2731   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2732             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2733   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2734             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2735
2736   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2737             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2738   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2739             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2740   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2741             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2742   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2743             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2744 }
2745
2746 //===----------------------------------------------------------------------===//
2747 // SSE 1 & 2 - Extract Floating-Point Sign mask
2748 //===----------------------------------------------------------------------===//
2749
2750 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2751 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2752                                 Domain d> {
2753   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2754               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2755               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2756               Sched<[WriteVecLogic]>;
2757 }
2758
2759 let Predicates = [HasAVX] in {
2760   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2761                                         "movmskps", SSEPackedSingle>, PS, VEX;
2762   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2763                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2764   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2765                                         "movmskps", SSEPackedSingle>, PS,
2766                                         VEX, VEX_L;
2767   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2768                                         "movmskpd", SSEPackedDouble>, PD,
2769                                         VEX, VEX_L;
2770
2771   def : Pat<(i32 (X86fgetsign FR32:$src)),
2772             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2773   def : Pat<(i64 (X86fgetsign FR32:$src)),
2774             (SUBREG_TO_REG (i64 0),
2775              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2776   def : Pat<(i32 (X86fgetsign FR64:$src)),
2777             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2778   def : Pat<(i64 (X86fgetsign FR64:$src)),
2779             (SUBREG_TO_REG (i64 0),
2780              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2781 }
2782
2783 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2784                                      SSEPackedSingle>, PS;
2785 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2786                                      SSEPackedDouble>, PD;
2787
2788 def : Pat<(i32 (X86fgetsign FR32:$src)),
2789           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2790       Requires<[UseSSE1]>;
2791 def : Pat<(i64 (X86fgetsign FR32:$src)),
2792           (SUBREG_TO_REG (i64 0),
2793            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2794       Requires<[UseSSE1]>;
2795 def : Pat<(i32 (X86fgetsign FR64:$src)),
2796           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2797       Requires<[UseSSE2]>;
2798 def : Pat<(i64 (X86fgetsign FR64:$src)),
2799           (SUBREG_TO_REG (i64 0),
2800            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2801       Requires<[UseSSE2]>;
2802
2803 //===---------------------------------------------------------------------===//
2804 // SSE2 - Packed Integer Logical Instructions
2805 //===---------------------------------------------------------------------===//
2806
2807 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2808
2809 /// PDI_binop_rm - Simple SSE2 binary operator.
2810 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2811                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2812                         X86MemOperand x86memop, OpndItins itins,
2813                         bit IsCommutable, bit Is2Addr> {
2814   let isCommutable = IsCommutable in
2815   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2816        (ins RC:$src1, RC:$src2),
2817        !if(Is2Addr,
2818            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2819            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2820        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2821        Sched<[itins.Sched]>;
2822   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2823        (ins RC:$src1, x86memop:$src2),
2824        !if(Is2Addr,
2825            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2826            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2827        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2828                                      (bitconvert (memop_frag addr:$src2)))))],
2829                                      itins.rm>,
2830        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2831 }
2832 } // ExeDomain = SSEPackedInt
2833
2834 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2835                          ValueType OpVT128, ValueType OpVT256,
2836                          OpndItins itins, bit IsCommutable = 0> {
2837 let Predicates = [HasAVX, NoVLX] in
2838   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2839                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2840
2841 let Constraints = "$src1 = $dst" in
2842   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2843                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2844
2845 let Predicates = [HasAVX2, NoVLX] in
2846   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2847                                OpVT256, VR256, loadv4i64, i256mem, itins,
2848                                IsCommutable, 0>, VEX_4V, VEX_L;
2849 }
2850
2851 // These are ordered here for pattern ordering requirements with the fp versions
2852
2853 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2854                            SSE_VEC_BIT_ITINS_P, 1>;
2855 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2856                            SSE_VEC_BIT_ITINS_P, 1>;
2857 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2858                            SSE_VEC_BIT_ITINS_P, 1>;
2859 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2860                            SSE_VEC_BIT_ITINS_P, 0>;
2861
2862 //===----------------------------------------------------------------------===//
2863 // SSE 1 & 2 - Logical Instructions
2864 //===----------------------------------------------------------------------===//
2865
2866 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2867 ///
2868 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2869                                        SDNode OpNode, OpndItins itins> {
2870   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2871               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2872               PS, VEX_4V;
2873
2874   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2875         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2876         PD, VEX_4V;
2877
2878   let Constraints = "$src1 = $dst" in {
2879     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2880                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2881                 PS;
2882
2883     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2884                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2885                 PD;
2886   }
2887 }
2888
2889 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2890 let isCodeGenOnly = 1 in {
2891   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2892                 SSE_BIT_ITINS_P>;
2893   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2894                 SSE_BIT_ITINS_P>;
2895   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2896                 SSE_BIT_ITINS_P>;
2897
2898   let isCommutable = 0 in
2899     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2900                   SSE_BIT_ITINS_P>;
2901 }
2902
2903 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2904 ///
2905 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2906                                    SDNode OpNode> {
2907   let Predicates = [HasAVX, NoVLX] in {
2908   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2909         !strconcat(OpcodeStr, "ps"), f256mem,
2910         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2911         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2912                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2913
2914   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2915         !strconcat(OpcodeStr, "pd"), f256mem,
2916         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2917                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2918         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2919                                   (loadv4i64 addr:$src2)))], 0>,
2920                                   PD, VEX_4V, VEX_L;
2921
2922   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2923   // are all promoted to v2i64, and the patterns are covered by the int
2924   // version. This is needed in SSE only, because v2i64 isn't supported on
2925   // SSE1, but only on SSE2.
2926   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2927        !strconcat(OpcodeStr, "ps"), f128mem, [],
2928        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2929                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2930
2931   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2932        !strconcat(OpcodeStr, "pd"), f128mem,
2933        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2934                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2935        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2936                                  (loadv2i64 addr:$src2)))], 0>,
2937                                                  PD, VEX_4V;
2938   }
2939
2940   let Constraints = "$src1 = $dst" in {
2941     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2942          !strconcat(OpcodeStr, "ps"), f128mem,
2943          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2944          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2945                                    (memopv2i64 addr:$src2)))]>, PS;
2946
2947     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2948          !strconcat(OpcodeStr, "pd"), f128mem,
2949          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2950                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2951          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2952                                    (memopv2i64 addr:$src2)))]>, PD;
2953   }
2954 }
2955
2956 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2957 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2958 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2959 let isCommutable = 0 in
2960   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2961
2962 // AVX1 requires type coercions in order to fold loads directly into logical
2963 // operations.
2964 let Predicates = [HasAVX1Only] in {
2965   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2966             (VANDPSYrm VR256:$src1, addr:$src2)>;
2967   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2968             (VORPSYrm VR256:$src1, addr:$src2)>;
2969   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2970             (VXORPSYrm VR256:$src1, addr:$src2)>;
2971   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2972             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2973 }
2974
2975 //===----------------------------------------------------------------------===//
2976 // SSE 1 & 2 - Arithmetic Instructions
2977 //===----------------------------------------------------------------------===//
2978
2979 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2980 /// vector forms.
2981 ///
2982 /// In addition, we also have a special variant of the scalar form here to
2983 /// represent the associated intrinsic operation.  This form is unlike the
2984 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2985 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2986 ///
2987 /// These three forms can each be reg+reg or reg+mem.
2988 ///
2989
2990 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2991 /// classes below
2992 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2993                                   SDNode OpNode, SizeItins itins> {
2994   let Predicates = [HasAVX, NoVLX] in {
2995   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2996                                VR128, v4f32, f128mem, loadv4f32,
2997                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
2998   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2999                                VR128, v2f64, f128mem, loadv2f64,
3000                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3001
3002   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3003                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3004                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3005   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3006                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3007                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3008   }
3009
3010   let Constraints = "$src1 = $dst" in {
3011     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3012                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3013                               itins.s>, PS;
3014     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3015                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3016                               itins.d>, PD;
3017   }
3018 }
3019
3020 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3021                                   SizeItins itins> {
3022   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3023                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3024   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3025                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3026
3027   let Constraints = "$src1 = $dst" in {
3028     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3029                               OpNode, FR32, f32mem, itins.s>, XS;
3030     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3031                               OpNode, FR64, f64mem, itins.d>, XD;
3032   }
3033 }
3034
3035 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3036                                       SizeItins itins> {
3037   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3038                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3039                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3040   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3041                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3042                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3043
3044   let Constraints = "$src1 = $dst" in {
3045     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3046                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3047                    itins.s>, XS;
3048     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3049                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3050                    itins.d>, XD;
3051   }
3052 }
3053
3054 // Binary Arithmetic instructions
3055 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3056            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3057            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3058 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3059            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3060            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3061 let isCommutable = 0 in {
3062   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3063              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3064              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3065   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3066              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3067              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3068   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3069              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3070              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3071   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3072              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3073              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3074 }
3075
3076 let isCodeGenOnly = 1 in {
3077   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3078              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3079   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3080              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3081 }
3082
3083 // Patterns used to select SSE scalar fp arithmetic instructions from
3084 // a scalar fp operation followed by a blend.
3085 //
3086 // These patterns know, for example, how to select an ADDSS from a
3087 // float add plus vector insert.
3088 //
3089 // The effect is that the backend no longer emits unnecessary vector
3090 // insert instructions immediately after SSE scalar fp instructions
3091 // like addss or mulss.
3092 //
3093 // For example, given the following code:
3094 //   __m128 foo(__m128 A, __m128 B) {
3095 //     A[0] += B[0];
3096 //     return A;
3097 //   }
3098 //
3099 // previously we generated:
3100 //   addss %xmm0, %xmm1
3101 //   movss %xmm1, %xmm0
3102 //
3103 // we now generate:
3104 //   addss %xmm1, %xmm0
3105
3106 let Predicates = [UseSSE1] in {
3107   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3108                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3109                       FR32:$src))))),
3110             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3111   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3112                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3113                       FR32:$src))))),
3114             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3115   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3116                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3117                       FR32:$src))))),
3118             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3119   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3120                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3121                       FR32:$src))))),
3122             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3123 }
3124
3125 let Predicates = [UseSSE2] in {
3126   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3127   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3128                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3129                       FR64:$src))))),
3130             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3131   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3132                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3133                       FR64:$src))))),
3134             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3135   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3136                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3137                       FR64:$src))))),
3138             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3139   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3140                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3141                       FR64:$src))))),
3142             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3143 }
3144
3145 let Predicates = [UseSSE41] in {
3146   // If the subtarget has SSE4.1 but not AVX, the vector insert instruction is
3147   // lowered into a X86insertps or a X86Blendi rather than a X86Movss. When
3148   // selecting SSE scalar single-precision fp arithmetic instructions, make
3149   // sure that we correctly match them.
3150
3151   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3152                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3153                     FR32:$src))), (iPTR 0))),
3154             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3155   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3156                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3157                     FR32:$src))), (iPTR 0))),
3158             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3159   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3160                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3161                     FR32:$src))), (iPTR 0))),
3162             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3163   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3164                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3165                     FR32:$src))), (iPTR 0))),
3166             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3167
3168   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3169                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3170                       FR32:$src))), (i8 1))),
3171             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3172   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3173                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3174                       FR32:$src))), (i8 1))),
3175             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3176   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3177                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3178                       FR32:$src))), (i8 1))),
3179             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3180   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3181                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3182                       FR32:$src))), (i8 1))),
3183             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3184
3185   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3186                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3187                       FR64:$src))), (i8 1))),
3188             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3189   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3190                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3191                       FR64:$src))), (i8 1))),
3192             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3193   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3194                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3195                       FR64:$src))), (i8 1))),
3196             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3197   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3198                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3199                       FR64:$src))), (i8 1))),
3200             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3201
3202   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3203                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3204                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3205             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3206   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3207                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3208                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3209             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3210   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3211                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3212                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3213             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3214   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3215                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3216                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3217             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3218 }
3219
3220 let Predicates = [HasAVX] in {
3221   // The following patterns select AVX Scalar single/double precision fp
3222   // arithmetic instructions.
3223
3224   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3225                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3226                       FR64:$src))))),
3227             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3228   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3229                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3230                       FR64:$src))))),
3231             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3232   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3233                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3234                       FR64:$src))))),
3235             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3236   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3237                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3238                       FR64:$src))))),
3239             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3240   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3241                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3242                        FR32:$src))), (iPTR 0))),
3243             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3244   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3245                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3246                        FR32:$src))), (iPTR 0))),
3247             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3248   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3249                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3250                        FR32:$src))), (iPTR 0))),
3251             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3252   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3253                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3254                        FR32:$src))), (iPTR 0))),
3255             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3256
3257   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3258                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3259                       FR32:$src))), (i8 1))),
3260             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3261   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3262                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3263                       FR32:$src))), (i8 1))),
3264             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3265   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3266                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3267                       FR32:$src))), (i8 1))),
3268             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3269   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3270                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3271                       FR32:$src))), (i8 1))),
3272             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3273
3274   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3275                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3276                       FR64:$src))), (i8 1))),
3277             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3278   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3279                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3280                       FR64:$src))), (i8 1))),
3281             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3282   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3283                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3284                       FR64:$src))), (i8 1))),
3285             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3286   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3287                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3288                       FR64:$src))), (i8 1))),
3289             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3290
3291   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fadd
3292                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3293                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3294             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3295   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fsub
3296                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3297                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3298             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3299   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fmul
3300                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3301                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3302             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3303   def : Pat<(v2f64 (X86Blendi (v2f64 (scalar_to_vector (fdiv
3304                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3305                       FR64:$src))), (v2f64 VR128:$dst), (i8 2))),
3306             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3307 }
3308
3309 // Patterns used to select SSE scalar fp arithmetic instructions from
3310 // a vector packed single/double fp operation followed by a vector insert.
3311 //
3312 // The effect is that the backend converts the packed fp instruction
3313 // followed by a vector insert into a single SSE scalar fp instruction.
3314 //
3315 // For example, given the following code:
3316 //   __m128 foo(__m128 A, __m128 B) {
3317 //     __m128 C = A + B;
3318 //     return (__m128) {c[0], a[1], a[2], a[3]};
3319 //   }
3320 //
3321 // previously we generated:
3322 //   addps %xmm0, %xmm1
3323 //   movss %xmm1, %xmm0
3324 //
3325 // we now generate:
3326 //   addss %xmm1, %xmm0
3327
3328 let Predicates = [UseSSE1] in {
3329   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3330                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3331             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3332   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3333                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3334             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3335   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3336                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3337             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3338   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3339                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3340             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3341 }
3342
3343 let Predicates = [UseSSE2] in {
3344   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3345   // from a packed double-precision fp instruction plus movsd.
3346
3347   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3348                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3349             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3350   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3351                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3352             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3353   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3354                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3355             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3356   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3357                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3358             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3359 }
3360
3361 let Predicates = [UseSSE41] in {
3362   // With SSE4.1 we may see these operations using X86Blendi rather than
3363   // X86Movs{s,d}.
3364   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3365                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3366             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3367   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3368                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3369             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3370   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3371                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3372             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3373   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3374                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3375             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3376
3377   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3378                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3379             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3380   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3381                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3382             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3383   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3384                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3385             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3386   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3387                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3388             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3389
3390   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3391                               (v2f64 VR128:$dst), (i8 2))),
3392             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3393   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3394                    (v2f64 VR128:$dst), (i8 2))),
3395             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3396   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3397                    (v2f64 VR128:$dst), (i8 2))),
3398             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3399   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3400                    (v2f64 VR128:$dst), (i8 2))),
3401             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3402 }
3403
3404 let Predicates = [HasAVX] in {
3405   // The following patterns select AVX Scalar single/double precision fp
3406   // arithmetic instructions from a packed single precision fp instruction
3407   // plus movss/movsd.
3408
3409   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3410                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3411             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3412   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3413                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3414             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3415   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3416                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3417             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3418   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3419                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3420             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3421   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3422                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3423             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3424   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3425                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3426             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3427   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3428                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3429             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3430   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3431                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3432             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3433
3434   // Also handle X86Blendi-based patterns.
3435   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3436                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3437             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3438   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3439                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3440             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3441   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3442                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3443             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3444   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3445                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3446             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3447
3448   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3449                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3450             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3451   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3452                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3453             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3454   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3455                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3456             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3457   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3458                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3459             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3460
3461   def : Pat<(v2f64 (X86Blendi (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3462                               (v2f64 VR128:$dst), (i8 2))),
3463             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3464   def : Pat<(v2f64 (X86Blendi (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3465                    (v2f64 VR128:$dst), (i8 2))),
3466             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3467   def : Pat<(v2f64 (X86Blendi (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3468                    (v2f64 VR128:$dst), (i8 2))),
3469             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3470   def : Pat<(v2f64 (X86Blendi (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)),
3471                    (v2f64 VR128:$dst), (i8 2))),
3472             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3473 }
3474
3475 /// Unop Arithmetic
3476 /// In addition, we also have a special variant of the scalar form here to
3477 /// represent the associated intrinsic operation.  This form is unlike the
3478 /// plain scalar form, in that it takes an entire vector (instead of a
3479 /// scalar) and leaves the top elements undefined.
3480 ///
3481 /// And, we have a special variant form for a full-vector intrinsic form.
3482
3483 let Sched = WriteFSqrt in {
3484 def SSE_SQRTPS : OpndItins<
3485   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3486 >;
3487
3488 def SSE_SQRTSS : OpndItins<
3489   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3490 >;
3491
3492 def SSE_SQRTPD : OpndItins<
3493   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3494 >;
3495
3496 def SSE_SQRTSD : OpndItins<
3497   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3498 >;
3499 }
3500
3501 let Sched = WriteFRsqrt in {
3502 def SSE_RSQRTPS : OpndItins<
3503   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3504 >;
3505
3506 def SSE_RSQRTSS : OpndItins<
3507   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3508 >;
3509 }
3510
3511 let Sched = WriteFRcp in {
3512 def SSE_RCPP : OpndItins<
3513   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3514 >;
3515
3516 def SSE_RCPS : OpndItins<
3517   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3518 >;
3519 }
3520
3521 /// sse1_fp_unop_s - SSE1 unops in scalar form
3522 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3523 /// the HW instructions are 2 operand / destructive.
3524 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3525                            OpndItins itins> {
3526 let Predicates = [HasAVX], hasSideEffects = 0 in {
3527   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3528                        (ins FR32:$src1, FR32:$src2),
3529                        !strconcat("v", OpcodeStr,
3530                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3531                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3532   let mayLoad = 1 in {
3533   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3534                       (ins FR32:$src1,f32mem:$src2),
3535                       !strconcat("v", OpcodeStr,
3536                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3537                       []>, VEX_4V, VEX_LIG,
3538                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3539   let isCodeGenOnly = 1 in
3540   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3541                       (ins VR128:$src1, ssmem:$src2),
3542                       !strconcat("v", OpcodeStr,
3543                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3544                       []>, VEX_4V, VEX_LIG,
3545                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3546   }
3547 }
3548
3549   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3550                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3551                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3552   // For scalar unary operations, fold a load into the operation
3553   // only in OptForSize mode. It eliminates an instruction, but it also
3554   // eliminates a whole-register clobber (the load), so it introduces a
3555   // partial register update condition.
3556   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3557                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3558                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3559             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3560   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3561     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3562                       (ins VR128:$src1, VR128:$src2),
3563                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3564                       [], itins.rr>, Sched<[itins.Sched]>;
3565     let mayLoad = 1, hasSideEffects = 0 in
3566     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3567                       (ins VR128:$src1, ssmem:$src2),
3568                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3569                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3570   }
3571 }
3572
3573 /// sse1_fp_unop_p - SSE1 unops in packed form.
3574 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3575                           OpndItins itins> {
3576 let Predicates = [HasAVX] in {
3577   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3578                        !strconcat("v", OpcodeStr,
3579                                   "ps\t{$src, $dst|$dst, $src}"),
3580                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3581                        itins.rr>, VEX, Sched<[itins.Sched]>;
3582   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3583                        !strconcat("v", OpcodeStr,
3584                                   "ps\t{$src, $dst|$dst, $src}"),
3585                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3586                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3587   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3588                         !strconcat("v", OpcodeStr,
3589                                    "ps\t{$src, $dst|$dst, $src}"),
3590                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3591                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3592   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3593                         !strconcat("v", OpcodeStr,
3594                                    "ps\t{$src, $dst|$dst, $src}"),
3595                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3596                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3597 }
3598
3599   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3600                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3601                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3602             Sched<[itins.Sched]>;
3603   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3604                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3605                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3606             Sched<[itins.Sched.Folded]>;
3607 }
3608
3609 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3610 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3611                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3612                               OpndItins itins> {
3613 let isCodeGenOnly = 1 in {
3614 let Predicates = [HasAVX] in {
3615   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3616                            !strconcat("v", OpcodeStr,
3617                                       "ps\t{$src, $dst|$dst, $src}"),
3618                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3619                            itins.rr>, VEX, Sched<[itins.Sched]>;
3620   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3621                           !strconcat("v", OpcodeStr,
3622                           "ps\t{$src, $dst|$dst, $src}"),
3623                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3624                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3625   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3626                             !strconcat("v", OpcodeStr,
3627                                        "ps\t{$src, $dst|$dst, $src}"),
3628                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3629                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3630   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3631                           (ins f256mem:$src),
3632                           !strconcat("v", OpcodeStr,
3633                                     "ps\t{$src, $dst|$dst, $src}"),
3634                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3635                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3636 }
3637
3638   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3639                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3640                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3641                     itins.rr>, Sched<[itins.Sched]>;
3642   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3643                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3644                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3645                     itins.rm>, Sched<[itins.Sched.Folded]>;
3646 } // isCodeGenOnly = 1
3647 }
3648
3649 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3650 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3651                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3652 let Predicates = [HasAVX], hasSideEffects = 0 in {
3653   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3654                       (ins FR64:$src1, FR64:$src2),
3655                       !strconcat("v", OpcodeStr,
3656                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3657                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3658   let mayLoad = 1 in {
3659   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3660                       (ins FR64:$src1,f64mem:$src2),
3661                       !strconcat("v", OpcodeStr,
3662                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3663                       []>, VEX_4V, VEX_LIG,
3664                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3665   let isCodeGenOnly = 1 in
3666   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3667                       (ins VR128:$src1, sdmem:$src2),
3668                       !strconcat("v", OpcodeStr,
3669                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3670                       []>, VEX_4V, VEX_LIG,
3671                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3672   }
3673 }
3674
3675   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3676                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3677                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3678             Sched<[itins.Sched]>;
3679   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3680   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3681                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3682                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3683             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3684 let isCodeGenOnly = 1 in {
3685   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3686                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3687                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3688                 Sched<[itins.Sched]>;
3689   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3690                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3691                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3692                 Sched<[itins.Sched.Folded]>;
3693 }
3694 }
3695
3696 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3697 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3698                           SDNode OpNode, OpndItins itins> {
3699 let Predicates = [HasAVX] in {
3700   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3701                        !strconcat("v", OpcodeStr,
3702                                   "pd\t{$src, $dst|$dst, $src}"),
3703                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3704                        itins.rr>, VEX, Sched<[itins.Sched]>;
3705   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3706                        !strconcat("v", OpcodeStr,
3707                                   "pd\t{$src, $dst|$dst, $src}"),
3708                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3709                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3710   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3711                         !strconcat("v", OpcodeStr,
3712                                    "pd\t{$src, $dst|$dst, $src}"),
3713                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3714                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3715   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3716                         !strconcat("v", OpcodeStr,
3717                                    "pd\t{$src, $dst|$dst, $src}"),
3718                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3719                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3720 }
3721
3722   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3723               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3724               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3725             Sched<[itins.Sched]>;
3726   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3727                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3728                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3729             Sched<[itins.Sched.Folded]>;
3730 }
3731
3732 // Square root.
3733 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3734              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3735              sse2_fp_unop_s<0x51, "sqrt", fsqrt, int_x86_sse2_sqrt_sd,
3736                             SSE_SQRTSD>,
3737              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3738
3739 // Reciprocal approximations. Note that these typically require refinement
3740 // in order to obtain suitable precision.
3741 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3742              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3743              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3744                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3745 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3746              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3747              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3748                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3749
3750 let Predicates = [UseAVX] in {
3751   def : Pat<(f32 (fsqrt FR32:$src)),
3752             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3753   def : Pat<(f32 (fsqrt (load addr:$src))),
3754             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3755             Requires<[HasAVX, OptForSize]>;
3756   def : Pat<(f64 (fsqrt FR64:$src)),
3757             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3758   def : Pat<(f64 (fsqrt (load addr:$src))),
3759             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3760             Requires<[HasAVX, OptForSize]>;
3761
3762   def : Pat<(f32 (X86frsqrt FR32:$src)),
3763             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3764   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3765             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3766             Requires<[HasAVX, OptForSize]>;
3767
3768   def : Pat<(f32 (X86frcp FR32:$src)),
3769             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3770   def : Pat<(f32 (X86frcp (load addr:$src))),
3771             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3772             Requires<[HasAVX, OptForSize]>;
3773 }
3774 let Predicates = [UseAVX] in {
3775   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3776             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3777                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3778                               VR128)>;
3779   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3780             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3781
3782   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3783             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3784                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3785                               VR128)>;
3786   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3787             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3788 }
3789
3790 let Predicates = [HasAVX] in {
3791   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3792             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3793                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3794                               VR128)>;
3795   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3796             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3797
3798   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3799             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3800                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3801                               VR128)>;
3802   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3803             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3804 }
3805
3806 // These are unary operations, but they are modeled as having 2 source operands
3807 // because the high elements of the destination are unchanged in SSE.
3808 let Predicates = [UseSSE1] in {
3809   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3810             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3811   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3812             (RCPSSr_Int VR128:$src, VR128:$src)>;
3813   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3814             (SQRTSSr_Int VR128:$src, VR128:$src)>;
3815 }
3816
3817 // There is no f64 version of the reciprocal approximation instructions.
3818
3819 //===----------------------------------------------------------------------===//
3820 // SSE 1 & 2 - Non-temporal stores
3821 //===----------------------------------------------------------------------===//
3822
3823 let AddedComplexity = 400 in { // Prefer non-temporal versions
3824 let SchedRW = [WriteStore] in {
3825 let Predicates = [HasAVX, NoVLX] in {
3826 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3827                      (ins f128mem:$dst, VR128:$src),
3828                      "movntps\t{$src, $dst|$dst, $src}",
3829                      [(alignednontemporalstore (v4f32 VR128:$src),
3830                                                addr:$dst)],
3831                                                IIC_SSE_MOVNT>, VEX;
3832 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3833                      (ins f128mem:$dst, VR128:$src),
3834                      "movntpd\t{$src, $dst|$dst, $src}",
3835                      [(alignednontemporalstore (v2f64 VR128:$src),
3836                                                addr:$dst)],
3837                                                IIC_SSE_MOVNT>, VEX;
3838
3839 let ExeDomain = SSEPackedInt in
3840 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3841                          (ins f128mem:$dst, VR128:$src),
3842                          "movntdq\t{$src, $dst|$dst, $src}",
3843                          [(alignednontemporalstore (v2i64 VR128:$src),
3844                                                    addr:$dst)],
3845                                                    IIC_SSE_MOVNT>, VEX;
3846
3847 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3848                      (ins f256mem:$dst, VR256:$src),
3849                      "movntps\t{$src, $dst|$dst, $src}",
3850                      [(alignednontemporalstore (v8f32 VR256:$src),
3851                                                addr:$dst)],
3852                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3853 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3854                      (ins f256mem:$dst, VR256:$src),
3855                      "movntpd\t{$src, $dst|$dst, $src}",
3856                      [(alignednontemporalstore (v4f64 VR256:$src),
3857                                                addr:$dst)],
3858                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3859 let ExeDomain = SSEPackedInt in
3860 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3861                     (ins f256mem:$dst, VR256:$src),
3862                     "movntdq\t{$src, $dst|$dst, $src}",
3863                     [(alignednontemporalstore (v4i64 VR256:$src),
3864                                               addr:$dst)],
3865                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3866 }
3867
3868 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3869                     "movntps\t{$src, $dst|$dst, $src}",
3870                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3871                     IIC_SSE_MOVNT>;
3872 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3873                     "movntpd\t{$src, $dst|$dst, $src}",
3874                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3875                     IIC_SSE_MOVNT>;
3876
3877 let ExeDomain = SSEPackedInt in
3878 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3879                     "movntdq\t{$src, $dst|$dst, $src}",
3880                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3881                     IIC_SSE_MOVNT>;
3882
3883 // There is no AVX form for instructions below this point
3884 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3885                  "movnti{l}\t{$src, $dst|$dst, $src}",
3886                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3887                  IIC_SSE_MOVNT>,
3888                PS, Requires<[HasSSE2]>;
3889 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3890                      "movnti{q}\t{$src, $dst|$dst, $src}",
3891                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3892                      IIC_SSE_MOVNT>,
3893                   PS, Requires<[HasSSE2]>;
3894 } // SchedRW = [WriteStore]
3895
3896 let Predicates = [HasAVX, NoVLX] in {
3897   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3898             (VMOVNTPSmr addr:$dst, VR128:$src)>;
3899 }
3900
3901 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3902           (MOVNTPSmr addr:$dst, VR128:$src)>;
3903
3904 } // AddedComplexity
3905
3906 //===----------------------------------------------------------------------===//
3907 // SSE 1 & 2 - Prefetch and memory fence
3908 //===----------------------------------------------------------------------===//
3909
3910 // Prefetch intrinsic.
3911 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3912 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3913     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3914     IIC_SSE_PREFETCH>, TB;
3915 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3916     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3917     IIC_SSE_PREFETCH>, TB;
3918 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3919     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3920     IIC_SSE_PREFETCH>, TB;
3921 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3922     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3923     IIC_SSE_PREFETCH>, TB;
3924 }
3925
3926 // FIXME: How should flush instruction be modeled?
3927 let SchedRW = [WriteLoad] in {
3928 // Flush cache
3929 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3930                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3931                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3932 }
3933
3934 let SchedRW = [WriteNop] in {
3935 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3936 // was introduced with SSE2, it's backward compatible.
3937 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3938               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3939               OBXS, Requires<[HasSSE2]>;
3940 }
3941
3942 let SchedRW = [WriteFence] in {
3943 // Load, store, and memory fence
3944 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3945                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3946                TB, Requires<[HasSSE1]>;
3947 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3948                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3949                TB, Requires<[HasSSE2]>;
3950 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3951                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3952                TB, Requires<[HasSSE2]>;
3953 } // SchedRW
3954
3955 def : Pat<(X86SFence), (SFENCE)>;
3956 def : Pat<(X86LFence), (LFENCE)>;
3957 def : Pat<(X86MFence), (MFENCE)>;
3958
3959 //===----------------------------------------------------------------------===//
3960 // SSE 1 & 2 - Load/Store XCSR register
3961 //===----------------------------------------------------------------------===//
3962
3963 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3964                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3965                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3966 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3967                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3968                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3969
3970 let Predicates = [UseSSE1] in {
3971 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3972                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3973                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3974 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3975                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3976                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3977 }
3978
3979 //===---------------------------------------------------------------------===//
3980 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3981 //===---------------------------------------------------------------------===//
3982
3983 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3984
3985 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3986 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3987                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3988                     VEX;
3989 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3990                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3991                     VEX, VEX_L;
3992 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3993                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3994                     VEX;
3995 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3996                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3997                     VEX, VEX_L;
3998 }
3999
4000 // For Disassembler
4001 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4002     SchedRW = [WriteMove] in {
4003 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4004                         "movdqa\t{$src, $dst|$dst, $src}", [],
4005                         IIC_SSE_MOVA_P_RR>,
4006                         VEX;
4007 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4008                         "movdqa\t{$src, $dst|$dst, $src}", [],
4009                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
4010 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4011                         "movdqu\t{$src, $dst|$dst, $src}", [],
4012                         IIC_SSE_MOVU_P_RR>,
4013                         VEX;
4014 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
4015                         "movdqu\t{$src, $dst|$dst, $src}", [],
4016                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
4017 }
4018
4019 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4020     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4021 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4022                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4023                    VEX;
4024 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4025                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
4026                    VEX, VEX_L;
4027 let Predicates = [HasAVX] in {
4028   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4029                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4030                     XS, VEX;
4031   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4032                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
4033                     XS, VEX, VEX_L;
4034 }
4035 }
4036
4037 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4038 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
4039                      (ins i128mem:$dst, VR128:$src),
4040                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4041                      VEX;
4042 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
4043                      (ins i256mem:$dst, VR256:$src),
4044                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
4045                      VEX, VEX_L;
4046 let Predicates = [HasAVX] in {
4047 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4048                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4049                   XS, VEX;
4050 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
4051                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
4052                   XS, VEX, VEX_L;
4053 }
4054 }
4055
4056 let SchedRW = [WriteMove] in {
4057 let hasSideEffects = 0 in
4058 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4059                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
4060
4061 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4062                    "movdqu\t{$src, $dst|$dst, $src}",
4063                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4064
4065 // For Disassembler
4066 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
4067 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4068                        "movdqa\t{$src, $dst|$dst, $src}", [],
4069                        IIC_SSE_MOVA_P_RR>;
4070
4071 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4072                        "movdqu\t{$src, $dst|$dst, $src}",
4073                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
4074 }
4075 } // SchedRW
4076
4077 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
4078     hasSideEffects = 0, SchedRW = [WriteLoad] in {
4079 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4080                    "movdqa\t{$src, $dst|$dst, $src}",
4081                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
4082                    IIC_SSE_MOVA_P_RM>;
4083 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4084                    "movdqu\t{$src, $dst|$dst, $src}",
4085                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
4086                    IIC_SSE_MOVU_P_RM>,
4087                  XS, Requires<[UseSSE2]>;
4088 }
4089
4090 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
4091 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4092                    "movdqa\t{$src, $dst|$dst, $src}",
4093                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
4094                    IIC_SSE_MOVA_P_MR>;
4095 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
4096                    "movdqu\t{$src, $dst|$dst, $src}",
4097                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
4098                    IIC_SSE_MOVU_P_MR>,
4099                  XS, Requires<[UseSSE2]>;
4100 }
4101
4102 } // ExeDomain = SSEPackedInt
4103
4104 let Predicates = [HasAVX] in {
4105   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4106             (VMOVDQUmr addr:$dst, VR128:$src)>;
4107   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
4108             (VMOVDQUYmr addr:$dst, VR256:$src)>;
4109 }
4110 let Predicates = [UseSSE2] in
4111 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
4112           (MOVDQUmr addr:$dst, VR128:$src)>;
4113
4114 //===---------------------------------------------------------------------===//
4115 // SSE2 - Packed Integer Arithmetic Instructions
4116 //===---------------------------------------------------------------------===//
4117
4118 let Sched = WriteVecIMul in
4119 def SSE_PMADD : OpndItins<
4120   IIC_SSE_PMADD, IIC_SSE_PMADD
4121 >;
4122
4123 let ExeDomain = SSEPackedInt in { // SSE integer instructions
4124
4125 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
4126                             RegisterClass RC, PatFrag memop_frag,
4127                             X86MemOperand x86memop,
4128                             OpndItins itins,
4129                             bit IsCommutable = 0,
4130                             bit Is2Addr = 1> {
4131   let isCommutable = IsCommutable in
4132   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4133        (ins RC:$src1, RC:$src2),
4134        !if(Is2Addr,
4135            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4136            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4137        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
4138       Sched<[itins.Sched]>;
4139   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4140        (ins RC:$src1, x86memop:$src2),
4141        !if(Is2Addr,
4142            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4143            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4144        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
4145        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
4146 }
4147
4148 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4149                              Intrinsic IntId256, OpndItins itins,
4150                              bit IsCommutable = 0> {
4151 let Predicates = [HasAVX] in
4152   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4153                                  VR128, loadv2i64, i128mem, itins,
4154                                  IsCommutable, 0>, VEX_4V;
4155
4156 let Constraints = "$src1 = $dst" in
4157   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4158                                i128mem, itins, IsCommutable, 1>;
4159
4160 let Predicates = [HasAVX2] in
4161   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4162                                    VR256, loadv4i64, i256mem, itins,
4163                                    IsCommutable, 0>, VEX_4V, VEX_L;
4164 }
4165
4166 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4167                          string OpcodeStr, SDNode OpNode,
4168                          SDNode OpNode2, RegisterClass RC,
4169                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4170                          ShiftOpndItins itins,
4171                          bit Is2Addr = 1> {
4172   // src2 is always 128-bit
4173   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4174        (ins RC:$src1, VR128:$src2),
4175        !if(Is2Addr,
4176            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4177            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4178        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4179         itins.rr>, Sched<[WriteVecShift]>;
4180   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4181        (ins RC:$src1, i128mem:$src2),
4182        !if(Is2Addr,
4183            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4184            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4185        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4186                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4187       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4188   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4189        (ins RC:$src1, u8imm:$src2),
4190        !if(Is2Addr,
4191            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4192            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4193        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4194        Sched<[WriteVecShift]>;
4195 }
4196
4197 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4198 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4199                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4200                          PatFrag memop_frag, X86MemOperand x86memop,
4201                          OpndItins itins,
4202                          bit IsCommutable = 0, bit Is2Addr = 1> {
4203   let isCommutable = IsCommutable in
4204   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4205        (ins RC:$src1, RC:$src2),
4206        !if(Is2Addr,
4207            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4208            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4209        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4210        Sched<[itins.Sched]>;
4211   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4212        (ins RC:$src1, x86memop:$src2),
4213        !if(Is2Addr,
4214            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4215            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4216        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4217                                      (bitconvert (memop_frag addr:$src2)))))]>,
4218        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4219 }
4220 } // ExeDomain = SSEPackedInt
4221
4222 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4223                              SSE_INTALU_ITINS_P, 1>;
4224 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4225                              SSE_INTALU_ITINS_P, 1>;
4226 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4227                              SSE_INTALU_ITINS_P, 1>;
4228 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4229                              SSE_INTALUQ_ITINS_P, 1>;
4230 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4231                              SSE_INTMUL_ITINS_P, 1>;
4232 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4233                              SSE_INTMUL_ITINS_P, 1>;
4234 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4235                              SSE_INTMUL_ITINS_P, 1>;
4236 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4237                              SSE_INTALU_ITINS_P, 0>;
4238 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4239                              SSE_INTALU_ITINS_P, 0>;
4240 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4241                              SSE_INTALU_ITINS_P, 0>;
4242 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4243                              SSE_INTALUQ_ITINS_P, 0>;
4244 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4245                              SSE_INTALU_ITINS_P, 0>;
4246 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4247                              SSE_INTALU_ITINS_P, 0>;
4248 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4249                              SSE_INTALU_ITINS_P, 1>;
4250 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4251                              SSE_INTALU_ITINS_P, 1>;
4252 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4253                              SSE_INTALU_ITINS_P, 1>;
4254 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4255                              SSE_INTALU_ITINS_P, 1>;
4256
4257 // Intrinsic forms
4258 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4259                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4260 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4261                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4262 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4263                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4264 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4265                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4266 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4267                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4268 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4269                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4270 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4271                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4272 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4273                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4274 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4275                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4276 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4277                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4278
4279 let Predicates = [HasAVX] in
4280 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4281                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4282                               VEX_4V;
4283 let Predicates = [HasAVX2] in
4284 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4285                                VR256, loadv4i64, i256mem,
4286                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4287 let Constraints = "$src1 = $dst" in
4288 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4289                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4290
4291 //===---------------------------------------------------------------------===//
4292 // SSE2 - Packed Integer Logical Instructions
4293 //===---------------------------------------------------------------------===//
4294
4295 let Predicates = [HasAVX] in {
4296 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4297                             VR128, v8i16, v8i16, bc_v8i16,
4298                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4299 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4300                             VR128, v4i32, v4i32, bc_v4i32,
4301                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4302 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4303                             VR128, v2i64, v2i64, bc_v2i64,
4304                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4305
4306 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4307                             VR128, v8i16, v8i16, bc_v8i16,
4308                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4309 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4310                             VR128, v4i32, v4i32, bc_v4i32,
4311                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4312 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4313                             VR128, v2i64, v2i64, bc_v2i64,
4314                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4315
4316 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4317                             VR128, v8i16, v8i16, bc_v8i16,
4318                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4319 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4320                             VR128, v4i32, v4i32, bc_v4i32,
4321                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4322
4323 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4324   // 128-bit logical shifts.
4325   def VPSLLDQri : PDIi8<0x73, MRM7r,
4326                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4327                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4328                     [(set VR128:$dst,
4329                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4330                     VEX_4V;
4331   def VPSRLDQri : PDIi8<0x73, MRM3r,
4332                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4333                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4334                     [(set VR128:$dst,
4335                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4336                     VEX_4V;
4337   // PSRADQri doesn't exist in SSE[1-3].
4338 }
4339 } // Predicates = [HasAVX]
4340
4341 let Predicates = [HasAVX2] in {
4342 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4343                              VR256, v16i16, v8i16, bc_v8i16,
4344                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4345 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4346                              VR256, v8i32, v4i32, bc_v4i32,
4347                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4348 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4349                              VR256, v4i64, v2i64, bc_v2i64,
4350                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4351
4352 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4353                              VR256, v16i16, v8i16, bc_v8i16,
4354                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4355 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4356                              VR256, v8i32, v4i32, bc_v4i32,
4357                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4358 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4359                              VR256, v4i64, v2i64, bc_v2i64,
4360                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4361
4362 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4363                              VR256, v16i16, v8i16, bc_v8i16,
4364                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4365 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4366                              VR256, v8i32, v4i32, bc_v4i32,
4367                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4368
4369 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4370   // 256-bit logical shifts.
4371   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4372                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4373                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4374                     [(set VR256:$dst,
4375                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4376                     VEX_4V, VEX_L;
4377   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4378                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4379                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4380                     [(set VR256:$dst,
4381                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4382                     VEX_4V, VEX_L;
4383   // PSRADQYri doesn't exist in SSE[1-3].
4384 }
4385 } // Predicates = [HasAVX2]
4386
4387 let Constraints = "$src1 = $dst" in {
4388 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4389                            VR128, v8i16, v8i16, bc_v8i16,
4390                            SSE_INTSHIFT_ITINS_P>;
4391 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4392                            VR128, v4i32, v4i32, bc_v4i32,
4393                            SSE_INTSHIFT_ITINS_P>;
4394 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4395                            VR128, v2i64, v2i64, bc_v2i64,
4396                            SSE_INTSHIFT_ITINS_P>;
4397
4398 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4399                            VR128, v8i16, v8i16, bc_v8i16,
4400                            SSE_INTSHIFT_ITINS_P>;
4401 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4402                            VR128, v4i32, v4i32, bc_v4i32,
4403                            SSE_INTSHIFT_ITINS_P>;
4404 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4405                            VR128, v2i64, v2i64, bc_v2i64,
4406                            SSE_INTSHIFT_ITINS_P>;
4407
4408 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4409                            VR128, v8i16, v8i16, bc_v8i16,
4410                            SSE_INTSHIFT_ITINS_P>;
4411 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4412                            VR128, v4i32, v4i32, bc_v4i32,
4413                            SSE_INTSHIFT_ITINS_P>;
4414
4415 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4416   // 128-bit logical shifts.
4417   def PSLLDQri : PDIi8<0x73, MRM7r,
4418                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4419                        "pslldq\t{$src2, $dst|$dst, $src2}",
4420                        [(set VR128:$dst,
4421                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4422                          IIC_SSE_INTSHDQ_P_RI>;
4423   def PSRLDQri : PDIi8<0x73, MRM3r,
4424                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4425                        "psrldq\t{$src2, $dst|$dst, $src2}",
4426                        [(set VR128:$dst,
4427                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4428                          IIC_SSE_INTSHDQ_P_RI>;
4429   // PSRADQri doesn't exist in SSE[1-3].
4430 }
4431 } // Constraints = "$src1 = $dst"
4432
4433 let Predicates = [HasAVX] in {
4434   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4435             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4436   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4437             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4438   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4439             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4440
4441   // Shift up / down and insert zero's.
4442   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4443             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4444   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4445             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4446 }
4447
4448 let Predicates = [HasAVX2] in {
4449   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4450             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4451   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4452             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4453 }
4454
4455 let Predicates = [UseSSE2] in {
4456   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4457             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4458   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4459             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4460   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4461             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4462
4463   // Shift up / down and insert zero's.
4464   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4465             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4466   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4467             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4468 }
4469
4470 //===---------------------------------------------------------------------===//
4471 // SSE2 - Packed Integer Comparison Instructions
4472 //===---------------------------------------------------------------------===//
4473
4474 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4475                              SSE_INTALU_ITINS_P, 1>;
4476 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4477                              SSE_INTALU_ITINS_P, 1>;
4478 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4479                              SSE_INTALU_ITINS_P, 1>;
4480 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4481                              SSE_INTALU_ITINS_P, 0>;
4482 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4483                              SSE_INTALU_ITINS_P, 0>;
4484 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4485                              SSE_INTALU_ITINS_P, 0>;
4486
4487 //===---------------------------------------------------------------------===//
4488 // SSE2 - Packed Integer Shuffle Instructions
4489 //===---------------------------------------------------------------------===//
4490
4491 let ExeDomain = SSEPackedInt in {
4492 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4493                          SDNode OpNode> {
4494 let Predicates = [HasAVX] in {
4495   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4496                       (ins VR128:$src1, u8imm:$src2),
4497                       !strconcat("v", OpcodeStr,
4498                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4499                       [(set VR128:$dst,
4500                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4501                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4502   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4503                       (ins i128mem:$src1, u8imm:$src2),
4504                       !strconcat("v", OpcodeStr,
4505                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4506                      [(set VR128:$dst,
4507                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4508                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4509                   Sched<[WriteShuffleLd]>;
4510 }
4511
4512 let Predicates = [HasAVX2] in {
4513   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4514                        (ins VR256:$src1, u8imm:$src2),
4515                        !strconcat("v", OpcodeStr,
4516                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4517                        [(set VR256:$dst,
4518                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4519                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4520   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4521                        (ins i256mem:$src1, u8imm:$src2),
4522                        !strconcat("v", OpcodeStr,
4523                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4524                       [(set VR256:$dst,
4525                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4526                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4527                    Sched<[WriteShuffleLd]>;
4528 }
4529
4530 let Predicates = [UseSSE2] in {
4531   def ri : Ii8<0x70, MRMSrcReg,
4532                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4533                !strconcat(OpcodeStr,
4534                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4535                 [(set VR128:$dst,
4536                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4537                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4538   def mi : Ii8<0x70, MRMSrcMem,
4539                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4540                !strconcat(OpcodeStr,
4541                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4542                 [(set VR128:$dst,
4543                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4544                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4545            Sched<[WriteShuffleLd, ReadAfterLd]>;
4546 }
4547 }
4548 } // ExeDomain = SSEPackedInt
4549
4550 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4551 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4552 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4553
4554 let Predicates = [HasAVX] in {
4555   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4556             (VPSHUFDmi addr:$src1, imm:$imm)>;
4557   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4558             (VPSHUFDri VR128:$src1, imm:$imm)>;
4559 }
4560
4561 let Predicates = [UseSSE2] in {
4562   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4563             (PSHUFDmi addr:$src1, imm:$imm)>;
4564   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4565             (PSHUFDri VR128:$src1, imm:$imm)>;
4566 }
4567
4568 //===---------------------------------------------------------------------===//
4569 // Packed Integer Pack Instructions (SSE & AVX)
4570 //===---------------------------------------------------------------------===//
4571
4572 let ExeDomain = SSEPackedInt in {
4573 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4574                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4575                      bit Is2Addr = 1> {
4576   def rr : PDI<opc, MRMSrcReg,
4577                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4578                !if(Is2Addr,
4579                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4580                    !strconcat(OpcodeStr,
4581                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4582                [(set VR128:$dst,
4583                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4584                Sched<[WriteShuffle]>;
4585   def rm : PDI<opc, MRMSrcMem,
4586                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4587                !if(Is2Addr,
4588                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4589                    !strconcat(OpcodeStr,
4590                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4591                [(set VR128:$dst,
4592                      (OutVT (OpNode VR128:$src1,
4593                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4594                Sched<[WriteShuffleLd, ReadAfterLd]>;
4595 }
4596
4597 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4598                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4599   def Yrr : PDI<opc, MRMSrcReg,
4600                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4601                 !strconcat(OpcodeStr,
4602                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4603                 [(set VR256:$dst,
4604                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4605                 Sched<[WriteShuffle]>;
4606   def Yrm : PDI<opc, MRMSrcMem,
4607                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4608                 !strconcat(OpcodeStr,
4609                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4610                 [(set VR256:$dst,
4611                       (OutVT (OpNode VR256:$src1,
4612                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4613                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4614 }
4615
4616 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4617                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4618                      bit Is2Addr = 1> {
4619   def rr : SS48I<opc, MRMSrcReg,
4620                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4621                  !if(Is2Addr,
4622                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4623                      !strconcat(OpcodeStr,
4624                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4625                  [(set VR128:$dst,
4626                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4627                  Sched<[WriteShuffle]>;
4628   def rm : SS48I<opc, MRMSrcMem,
4629                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4630                  !if(Is2Addr,
4631                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4632                      !strconcat(OpcodeStr,
4633                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4634                  [(set VR128:$dst,
4635                        (OutVT (OpNode VR128:$src1,
4636                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4637                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4638 }
4639
4640 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4641                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4642   def Yrr : SS48I<opc, MRMSrcReg,
4643                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4644                   !strconcat(OpcodeStr,
4645                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4646                   [(set VR256:$dst,
4647                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4648                   Sched<[WriteShuffle]>;
4649   def Yrm : SS48I<opc, MRMSrcMem,
4650                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4651                   !strconcat(OpcodeStr,
4652                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4653                   [(set VR256:$dst,
4654                         (OutVT (OpNode VR256:$src1,
4655                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4656                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4657 }
4658
4659 let Predicates = [HasAVX] in {
4660   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4661                              bc_v8i16, 0>, VEX_4V;
4662   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4663                              bc_v4i32, 0>, VEX_4V;
4664
4665   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4666                              bc_v8i16, 0>, VEX_4V;
4667   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4668                              bc_v4i32, 0>, VEX_4V;
4669 }
4670
4671 let Predicates = [HasAVX2] in {
4672   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4673                                bc_v16i16>, VEX_4V, VEX_L;
4674   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4675                                bc_v8i32>, VEX_4V, VEX_L;
4676
4677   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4678                                bc_v16i16>, VEX_4V, VEX_L;
4679   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4680                                bc_v8i32>, VEX_4V, VEX_L;
4681 }
4682
4683 let Constraints = "$src1 = $dst" in {
4684   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4685                             bc_v8i16>;
4686   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4687                             bc_v4i32>;
4688
4689   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4690                             bc_v8i16>;
4691
4692   let Predicates = [HasSSE41] in
4693   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4694                             bc_v4i32>;
4695 }
4696 } // ExeDomain = SSEPackedInt
4697
4698 //===---------------------------------------------------------------------===//
4699 // SSE2 - Packed Integer Unpack Instructions
4700 //===---------------------------------------------------------------------===//
4701
4702 let ExeDomain = SSEPackedInt in {
4703 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4704                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4705   def rr : PDI<opc, MRMSrcReg,
4706       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4707       !if(Is2Addr,
4708           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4709           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4710       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4711       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4712   def rm : PDI<opc, MRMSrcMem,
4713       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4714       !if(Is2Addr,
4715           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4716           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4717       [(set VR128:$dst, (OpNode VR128:$src1,
4718                                   (bc_frag (memopv2i64
4719                                                addr:$src2))))],
4720                                                IIC_SSE_UNPCK>,
4721       Sched<[WriteShuffleLd, ReadAfterLd]>;
4722 }
4723
4724 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4725                          SDNode OpNode, PatFrag bc_frag> {
4726   def Yrr : PDI<opc, MRMSrcReg,
4727       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4728       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4729       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4730       Sched<[WriteShuffle]>;
4731   def Yrm : PDI<opc, MRMSrcMem,
4732       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4733       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4734       [(set VR256:$dst, (OpNode VR256:$src1,
4735                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4736       Sched<[WriteShuffleLd, ReadAfterLd]>;
4737 }
4738
4739 let Predicates = [HasAVX] in {
4740   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4741                                  bc_v16i8, 0>, VEX_4V;
4742   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4743                                  bc_v8i16, 0>, VEX_4V;
4744   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4745                                  bc_v4i32, 0>, VEX_4V;
4746   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4747                                  bc_v2i64, 0>, VEX_4V;
4748
4749   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4750                                  bc_v16i8, 0>, VEX_4V;
4751   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4752                                  bc_v8i16, 0>, VEX_4V;
4753   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4754                                  bc_v4i32, 0>, VEX_4V;
4755   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4756                                  bc_v2i64, 0>, VEX_4V;
4757 }
4758
4759 let Predicates = [HasAVX2] in {
4760   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4761                                    bc_v32i8>, VEX_4V, VEX_L;
4762   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4763                                    bc_v16i16>, VEX_4V, VEX_L;
4764   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4765                                    bc_v8i32>, VEX_4V, VEX_L;
4766   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4767                                    bc_v4i64>, VEX_4V, VEX_L;
4768
4769   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4770                                    bc_v32i8>, VEX_4V, VEX_L;
4771   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4772                                    bc_v16i16>, VEX_4V, VEX_L;
4773   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4774                                    bc_v8i32>, VEX_4V, VEX_L;
4775   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4776                                    bc_v4i64>, VEX_4V, VEX_L;
4777 }
4778
4779 let Constraints = "$src1 = $dst" in {
4780   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4781                                 bc_v16i8>;
4782   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4783                                 bc_v8i16>;
4784   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4785                                 bc_v4i32>;
4786   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4787                                 bc_v2i64>;
4788
4789   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4790                                 bc_v16i8>;
4791   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4792                                 bc_v8i16>;
4793   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4794                                 bc_v4i32>;
4795   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4796                                 bc_v2i64>;
4797 }
4798 } // ExeDomain = SSEPackedInt
4799
4800 //===---------------------------------------------------------------------===//
4801 // SSE2 - Packed Integer Extract and Insert
4802 //===---------------------------------------------------------------------===//
4803
4804 let ExeDomain = SSEPackedInt in {
4805 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4806   def rri : Ii8<0xC4, MRMSrcReg,
4807        (outs VR128:$dst), (ins VR128:$src1,
4808         GR32orGR64:$src2, i32i8imm:$src3),
4809        !if(Is2Addr,
4810            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4811            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4812        [(set VR128:$dst,
4813          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4814        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4815   def rmi : Ii8<0xC4, MRMSrcMem,
4816                        (outs VR128:$dst), (ins VR128:$src1,
4817                         i16mem:$src2, i32i8imm:$src3),
4818        !if(Is2Addr,
4819            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4820            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4821        [(set VR128:$dst,
4822          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4823                     imm:$src3))], IIC_SSE_PINSRW>,
4824        Sched<[WriteShuffleLd, ReadAfterLd]>;
4825 }
4826
4827 // Extract
4828 let Predicates = [HasAVX] in
4829 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4830                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4831                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4832                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4833                                             imm:$src2))]>, PD, VEX,
4834                 Sched<[WriteShuffle]>;
4835 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4836                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4837                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4838                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4839                                             imm:$src2))], IIC_SSE_PEXTRW>,
4840                Sched<[WriteShuffleLd, ReadAfterLd]>;
4841
4842 // Insert
4843 let Predicates = [HasAVX] in
4844 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4845
4846 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4847 defm PINSRW : sse2_pinsrw, PD;
4848
4849 } // ExeDomain = SSEPackedInt
4850
4851 //===---------------------------------------------------------------------===//
4852 // SSE2 - Packed Mask Creation
4853 //===---------------------------------------------------------------------===//
4854
4855 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4856
4857 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4858            (ins VR128:$src),
4859            "pmovmskb\t{$src, $dst|$dst, $src}",
4860            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4861            IIC_SSE_MOVMSK>, VEX;
4862
4863 let Predicates = [HasAVX2] in {
4864 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4865            (ins VR256:$src),
4866            "pmovmskb\t{$src, $dst|$dst, $src}",
4867            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4868            VEX, VEX_L;
4869 }
4870
4871 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4872            "pmovmskb\t{$src, $dst|$dst, $src}",
4873            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4874            IIC_SSE_MOVMSK>;
4875
4876 } // ExeDomain = SSEPackedInt
4877
4878 //===---------------------------------------------------------------------===//
4879 // SSE2 - Conditional Store
4880 //===---------------------------------------------------------------------===//
4881
4882 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4883
4884 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4885 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4886            (ins VR128:$src, VR128:$mask),
4887            "maskmovdqu\t{$mask, $src|$src, $mask}",
4888            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4889            IIC_SSE_MASKMOV>, VEX;
4890 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4891 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4892            (ins VR128:$src, VR128:$mask),
4893            "maskmovdqu\t{$mask, $src|$src, $mask}",
4894            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4895            IIC_SSE_MASKMOV>, VEX;
4896
4897 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4898 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4899            "maskmovdqu\t{$mask, $src|$src, $mask}",
4900            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4901            IIC_SSE_MASKMOV>;
4902 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4903 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4904            "maskmovdqu\t{$mask, $src|$src, $mask}",
4905            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4906            IIC_SSE_MASKMOV>;
4907
4908 } // ExeDomain = SSEPackedInt
4909
4910 //===---------------------------------------------------------------------===//
4911 // SSE2 - Move Doubleword
4912 //===---------------------------------------------------------------------===//
4913
4914 //===---------------------------------------------------------------------===//
4915 // Move Int Doubleword to Packed Double Int
4916 //
4917 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4918                       "movd\t{$src, $dst|$dst, $src}",
4919                       [(set VR128:$dst,
4920                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4921                         VEX, Sched<[WriteMove]>;
4922 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4923                       "movd\t{$src, $dst|$dst, $src}",
4924                       [(set VR128:$dst,
4925                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4926                         IIC_SSE_MOVDQ>,
4927                       VEX, Sched<[WriteLoad]>;
4928 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4929                         "movq\t{$src, $dst|$dst, $src}",
4930                         [(set VR128:$dst,
4931                           (v2i64 (scalar_to_vector GR64:$src)))],
4932                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4933 let isCodeGenOnly = 1 in
4934 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4935                        "movq\t{$src, $dst|$dst, $src}",
4936                        [(set FR64:$dst, (bitconvert GR64:$src))],
4937                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4938
4939 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4940                       "movd\t{$src, $dst|$dst, $src}",
4941                       [(set VR128:$dst,
4942                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4943                   Sched<[WriteMove]>;
4944 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4945                       "movd\t{$src, $dst|$dst, $src}",
4946                       [(set VR128:$dst,
4947                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4948                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4949 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4950                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4951                         [(set VR128:$dst,
4952                           (v2i64 (scalar_to_vector GR64:$src)))],
4953                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4954 let isCodeGenOnly = 1 in
4955 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4956                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4957                        [(set FR64:$dst, (bitconvert GR64:$src))],
4958                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4959
4960 //===---------------------------------------------------------------------===//
4961 // Move Int Doubleword to Single Scalar
4962 //
4963 let isCodeGenOnly = 1 in {
4964   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4965                         "movd\t{$src, $dst|$dst, $src}",
4966                         [(set FR32:$dst, (bitconvert GR32:$src))],
4967                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4968
4969   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4970                         "movd\t{$src, $dst|$dst, $src}",
4971                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4972                         IIC_SSE_MOVDQ>,
4973                         VEX, Sched<[WriteLoad]>;
4974   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4975                         "movd\t{$src, $dst|$dst, $src}",
4976                         [(set FR32:$dst, (bitconvert GR32:$src))],
4977                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4978
4979   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4980                         "movd\t{$src, $dst|$dst, $src}",
4981                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4982                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4983 }
4984
4985 //===---------------------------------------------------------------------===//
4986 // Move Packed Doubleword Int to Packed Double Int
4987 //
4988 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4989                        "movd\t{$src, $dst|$dst, $src}",
4990                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4991                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4992                     Sched<[WriteMove]>;
4993 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4994                        (ins i32mem:$dst, VR128:$src),
4995                        "movd\t{$src, $dst|$dst, $src}",
4996                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4997                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4998                                      VEX, Sched<[WriteStore]>;
4999 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
5000                        "movd\t{$src, $dst|$dst, $src}",
5001                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
5002                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
5003                    Sched<[WriteMove]>;
5004 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
5005                        "movd\t{$src, $dst|$dst, $src}",
5006                        [(store (i32 (vector_extract (v4i32 VR128:$src),
5007                                      (iPTR 0))), addr:$dst)],
5008                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5009
5010 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
5011         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5012
5013 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
5014         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5015
5016 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
5017         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
5018
5019 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
5020         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
5021
5022 //===---------------------------------------------------------------------===//
5023 // Move Packed Doubleword Int first element to Doubleword Int
5024 //
5025 let SchedRW = [WriteMove] in {
5026 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5027                           "movq\t{$src, $dst|$dst, $src}",
5028                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5029                                                            (iPTR 0)))],
5030                                                            IIC_SSE_MOVD_ToGP>,
5031                       VEX;
5032
5033 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
5034                         "mov{d|q}\t{$src, $dst|$dst, $src}",
5035                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
5036                                                          (iPTR 0)))],
5037                                                          IIC_SSE_MOVD_ToGP>;
5038 } //SchedRW
5039
5040 //===---------------------------------------------------------------------===//
5041 // Bitcast FR64 <-> GR64
5042 //
5043 let isCodeGenOnly = 1 in {
5044   let Predicates = [UseAVX] in
5045   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5046                           "movq\t{$src, $dst|$dst, $src}",
5047                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
5048                           VEX, Sched<[WriteLoad]>;
5049   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5050                            "movq\t{$src, $dst|$dst, $src}",
5051                            [(set GR64:$dst, (bitconvert FR64:$src))],
5052                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
5053   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5054                            "movq\t{$src, $dst|$dst, $src}",
5055                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5056                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5057
5058   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
5059                          "movq\t{$src, $dst|$dst, $src}",
5060                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
5061                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
5062   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
5063                          "mov{d|q}\t{$src, $dst|$dst, $src}",
5064                          [(set GR64:$dst, (bitconvert FR64:$src))],
5065                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5066   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
5067                          "movq\t{$src, $dst|$dst, $src}",
5068                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
5069                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5070 }
5071
5072 //===---------------------------------------------------------------------===//
5073 // Move Scalar Single to Double Int
5074 //
5075 let isCodeGenOnly = 1 in {
5076   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5077                         "movd\t{$src, $dst|$dst, $src}",
5078                         [(set GR32:$dst, (bitconvert FR32:$src))],
5079                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
5080   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5081                         "movd\t{$src, $dst|$dst, $src}",
5082                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5083                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
5084   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
5085                         "movd\t{$src, $dst|$dst, $src}",
5086                         [(set GR32:$dst, (bitconvert FR32:$src))],
5087                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
5088   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
5089                         "movd\t{$src, $dst|$dst, $src}",
5090                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
5091                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
5092 }
5093
5094 //===---------------------------------------------------------------------===//
5095 // Patterns and instructions to describe movd/movq to XMM register zero-extends
5096 //
5097 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
5098 let AddedComplexity = 15 in {
5099 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5100                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
5101                        [(set VR128:$dst, (v2i64 (X86vzmovl
5102                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5103                                       IIC_SSE_MOVDQ>,
5104                                       VEX, VEX_W;
5105 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
5106                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
5107                        [(set VR128:$dst, (v2i64 (X86vzmovl
5108                                       (v2i64 (scalar_to_vector GR64:$src)))))],
5109                                       IIC_SSE_MOVDQ>;
5110 }
5111 } // isCodeGenOnly, SchedRW
5112
5113 let Predicates = [UseAVX] in {
5114   let AddedComplexity = 15 in
5115     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5116               (VMOVDI2PDIrr GR32:$src)>;
5117
5118   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
5119   let AddedComplexity = 20 in {
5120     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5121               (VMOVDI2PDIrm addr:$src)>;
5122     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5123               (VMOVDI2PDIrm addr:$src)>;
5124     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5125               (VMOVDI2PDIrm addr:$src)>;
5126   }
5127   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
5128   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
5129                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
5130             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
5131   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5132                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
5133             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
5134 }
5135
5136 let Predicates = [UseSSE2] in {
5137   let AddedComplexity = 15 in
5138     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
5139               (MOVDI2PDIrr GR32:$src)>;
5140
5141   let AddedComplexity = 20 in {
5142     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
5143               (MOVDI2PDIrm addr:$src)>;
5144     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
5145               (MOVDI2PDIrm addr:$src)>;
5146     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5147               (MOVDI2PDIrm addr:$src)>;
5148   }
5149 }
5150
5151 // These are the correct encodings of the instructions so that we know how to
5152 // read correct assembly, even though we continue to emit the wrong ones for
5153 // compatibility with Darwin's buggy assembler.
5154 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5155                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5156 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5157                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5158 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5159 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5160                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5161 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5162                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5163
5164 //===---------------------------------------------------------------------===//
5165 // SSE2 - Move Quadword
5166 //===---------------------------------------------------------------------===//
5167
5168 //===---------------------------------------------------------------------===//
5169 // Move Quadword Int to Packed Quadword Int
5170 //
5171
5172 let SchedRW = [WriteLoad] in {
5173 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5174                     "vmovq\t{$src, $dst|$dst, $src}",
5175                     [(set VR128:$dst,
5176                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5177                     VEX, Requires<[UseAVX]>;
5178 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5179                     "movq\t{$src, $dst|$dst, $src}",
5180                     [(set VR128:$dst,
5181                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5182                       IIC_SSE_MOVDQ>, XS,
5183                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5184 } // SchedRW
5185
5186 //===---------------------------------------------------------------------===//
5187 // Move Packed Quadword Int to Quadword Int
5188 //
5189 let SchedRW = [WriteStore] in {
5190 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5191                       "movq\t{$src, $dst|$dst, $src}",
5192                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5193                                     (iPTR 0))), addr:$dst)],
5194                                     IIC_SSE_MOVDQ>, VEX;
5195 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5196                       "movq\t{$src, $dst|$dst, $src}",
5197                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5198                                     (iPTR 0))), addr:$dst)],
5199                                     IIC_SSE_MOVDQ>;
5200 } // SchedRW
5201
5202 // For disassembler only
5203 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5204     SchedRW = [WriteVecLogic] in {
5205 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5206                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5207 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5208                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5209 }
5210
5211 //===---------------------------------------------------------------------===//
5212 // Store / copy lower 64-bits of a XMM register.
5213 //
5214 let Predicates = [UseAVX] in
5215 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5216           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5217 let Predicates = [UseSSE2] in
5218 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5219           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5220
5221 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5222 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5223                      "vmovq\t{$src, $dst|$dst, $src}",
5224                      [(set VR128:$dst,
5225                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5226                                                  (loadi64 addr:$src))))))],
5227                                                  IIC_SSE_MOVDQ>,
5228                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5229
5230 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5231                      "movq\t{$src, $dst|$dst, $src}",
5232                      [(set VR128:$dst,
5233                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5234                                                  (loadi64 addr:$src))))))],
5235                                                  IIC_SSE_MOVDQ>,
5236                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5237 }
5238
5239 let Predicates = [UseAVX], AddedComplexity = 20 in {
5240   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5241             (VMOVZQI2PQIrm addr:$src)>;
5242   def : Pat<(v2i64 (X86vzload addr:$src)),
5243             (VMOVZQI2PQIrm addr:$src)>;
5244 }
5245
5246 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5247   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5248             (MOVZQI2PQIrm addr:$src)>;
5249   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5250 }
5251
5252 let Predicates = [HasAVX] in {
5253 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5254           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5255 def : Pat<(v4i64 (X86vzload addr:$src)),
5256           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5257 }
5258
5259 //===---------------------------------------------------------------------===//
5260 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5261 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5262 //
5263 let SchedRW = [WriteVecLogic] in {
5264 let AddedComplexity = 15 in
5265 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5266                         "vmovq\t{$src, $dst|$dst, $src}",
5267                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5268                     IIC_SSE_MOVQ_RR>,
5269                       XS, VEX, Requires<[UseAVX]>;
5270 let AddedComplexity = 15 in
5271 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5272                         "movq\t{$src, $dst|$dst, $src}",
5273                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5274                     IIC_SSE_MOVQ_RR>,
5275                       XS, Requires<[UseSSE2]>;
5276 } // SchedRW
5277
5278 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5279 let AddedComplexity = 20 in
5280 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5281                         "vmovq\t{$src, $dst|$dst, $src}",
5282                     [(set VR128:$dst, (v2i64 (X86vzmovl
5283                                              (loadv2i64 addr:$src))))],
5284                                              IIC_SSE_MOVDQ>,
5285                       XS, VEX, Requires<[UseAVX]>;
5286 let AddedComplexity = 20 in {
5287 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5288                         "movq\t{$src, $dst|$dst, $src}",
5289                     [(set VR128:$dst, (v2i64 (X86vzmovl
5290                                              (loadv2i64 addr:$src))))],
5291                                              IIC_SSE_MOVDQ>,
5292                       XS, Requires<[UseSSE2]>;
5293 }
5294 } // isCodeGenOnly, SchedRW
5295
5296 let AddedComplexity = 20 in {
5297   let Predicates = [UseAVX] in {
5298     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5299               (VMOVZPQILo2PQIrr VR128:$src)>;
5300   }
5301   let Predicates = [UseSSE2] in {
5302     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5303               (MOVZPQILo2PQIrr VR128:$src)>;
5304   }
5305 }
5306
5307 //===---------------------------------------------------------------------===//
5308 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5309 //===---------------------------------------------------------------------===//
5310 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5311                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5312                               X86MemOperand x86memop> {
5313 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5314                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5315                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5316                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5317 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5318                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5319                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5320                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5321 }
5322
5323 let Predicates = [HasAVX] in {
5324   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5325                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5326   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5327                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5328   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5329                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5330   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5331                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5332 }
5333 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5334                                    memopv4f32, f128mem>;
5335 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5336                                    memopv4f32, f128mem>;
5337
5338 let Predicates = [HasAVX] in {
5339   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5340             (VMOVSHDUPrr VR128:$src)>;
5341   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5342             (VMOVSHDUPrm addr:$src)>;
5343   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5344             (VMOVSLDUPrr VR128:$src)>;
5345   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5346             (VMOVSLDUPrm addr:$src)>;
5347   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5348             (VMOVSHDUPYrr VR256:$src)>;
5349   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5350             (VMOVSHDUPYrm addr:$src)>;
5351   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5352             (VMOVSLDUPYrr VR256:$src)>;
5353   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5354             (VMOVSLDUPYrm addr:$src)>;
5355 }
5356
5357 let Predicates = [UseSSE3] in {
5358   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5359             (MOVSHDUPrr VR128:$src)>;
5360   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5361             (MOVSHDUPrm addr:$src)>;
5362   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5363             (MOVSLDUPrr VR128:$src)>;
5364   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5365             (MOVSLDUPrm addr:$src)>;
5366 }
5367
5368 //===---------------------------------------------------------------------===//
5369 // SSE3 - Replicate Double FP - MOVDDUP
5370 //===---------------------------------------------------------------------===//
5371
5372 multiclass sse3_replicate_dfp<string OpcodeStr> {
5373 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5374                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5375                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5376                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5377 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5378                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5379                     [(set VR128:$dst,
5380                       (v2f64 (X86Movddup
5381                               (scalar_to_vector (loadf64 addr:$src)))))],
5382                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5383 }
5384
5385 // FIXME: Merge with above classe when there're patterns for the ymm version
5386 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5387 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5388                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5389                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5390                     Sched<[WriteFShuffle]>;
5391 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5392                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5393                     [(set VR256:$dst,
5394                       (v4f64 (X86Movddup
5395                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5396                     Sched<[WriteLoad]>;
5397 }
5398
5399 let Predicates = [HasAVX] in {
5400   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5401   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5402 }
5403
5404 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5405
5406 let Predicates = [HasAVX] in {
5407   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5408             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5409   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5410             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5411   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5412             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5413   def : Pat<(X86Movddup (bc_v2f64
5414                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5415             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5416
5417   // 256-bit version
5418   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5419             (VMOVDDUPYrm addr:$src)>;
5420   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5421             (VMOVDDUPYrm addr:$src)>;
5422   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5423             (VMOVDDUPYrm addr:$src)>;
5424   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5425             (VMOVDDUPYrr VR256:$src)>;
5426 }
5427
5428 let Predicates = [UseAVX, OptForSize] in {
5429   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5430   (VMOVDDUPrm addr:$src)>;
5431   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5432   (VMOVDDUPrm addr:$src)>;
5433 }
5434
5435 let Predicates = [UseSSE3] in {
5436   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5437             (MOVDDUPrm addr:$src)>;
5438   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5439             (MOVDDUPrm addr:$src)>;
5440   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5441             (MOVDDUPrm addr:$src)>;
5442   def : Pat<(X86Movddup (bc_v2f64
5443                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5444             (MOVDDUPrm addr:$src)>;
5445 }
5446
5447 //===---------------------------------------------------------------------===//
5448 // SSE3 - Move Unaligned Integer
5449 //===---------------------------------------------------------------------===//
5450
5451 let SchedRW = [WriteLoad] in {
5452 let Predicates = [HasAVX] in {
5453   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5454                    "vlddqu\t{$src, $dst|$dst, $src}",
5455                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5456   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5457                    "vlddqu\t{$src, $dst|$dst, $src}",
5458                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5459                    VEX, VEX_L;
5460 }
5461 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5462                    "lddqu\t{$src, $dst|$dst, $src}",
5463                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5464                    IIC_SSE_LDDQU>;
5465 }
5466
5467 //===---------------------------------------------------------------------===//
5468 // SSE3 - Arithmetic
5469 //===---------------------------------------------------------------------===//
5470
5471 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5472                        X86MemOperand x86memop, OpndItins itins,
5473                        bit Is2Addr = 1> {
5474   def rr : I<0xD0, MRMSrcReg,
5475        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5476        !if(Is2Addr,
5477            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5478            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5479        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5480        Sched<[itins.Sched]>;
5481   def rm : I<0xD0, MRMSrcMem,
5482        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5483        !if(Is2Addr,
5484            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5485            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5486        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5487        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5488 }
5489
5490 let Predicates = [HasAVX] in {
5491   let ExeDomain = SSEPackedSingle in {
5492     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5493                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5494     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5495                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5496   }
5497   let ExeDomain = SSEPackedDouble in {
5498     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5499                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5500     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5501                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5502   }
5503 }
5504 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5505   let ExeDomain = SSEPackedSingle in
5506   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5507                               f128mem, SSE_ALU_F32P>, XD;
5508   let ExeDomain = SSEPackedDouble in
5509   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5510                               f128mem, SSE_ALU_F64P>, PD;
5511 }
5512
5513 // Patterns used to select 'addsub' instructions.
5514 let Predicates = [HasAVX] in {
5515   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5516             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5517   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5518             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5519   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5520             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5521   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5522             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5523
5524   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5525             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5526   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 (memop addr:$rhs)))),
5527             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5528   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5529             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5530   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 (memop addr:$rhs)))),
5531             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5532 }
5533
5534 let Predicates = [UseSSE3] in {
5535   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5536             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5537   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5538             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5539   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5540             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5541   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5542             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5543 }
5544
5545 //===---------------------------------------------------------------------===//
5546 // SSE3 Instructions
5547 //===---------------------------------------------------------------------===//
5548
5549 // Horizontal ops
5550 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5551                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5552   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5553        !if(Is2Addr,
5554          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5555          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5556       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5557       Sched<[WriteFAdd]>;
5558
5559   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5560        !if(Is2Addr,
5561          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5562          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5563       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5564         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5565 }
5566 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5567                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5568   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5569        !if(Is2Addr,
5570          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5571          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5572       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5573       Sched<[WriteFAdd]>;
5574
5575   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5576        !if(Is2Addr,
5577          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5578          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5579       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5580         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5581 }
5582
5583 let Predicates = [HasAVX] in {
5584   let ExeDomain = SSEPackedSingle in {
5585     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5586                             X86fhadd, 0>, VEX_4V;
5587     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5588                             X86fhsub, 0>, VEX_4V;
5589     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5590                             X86fhadd, 0>, VEX_4V, VEX_L;
5591     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5592                             X86fhsub, 0>, VEX_4V, VEX_L;
5593   }
5594   let ExeDomain = SSEPackedDouble in {
5595     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5596                             X86fhadd, 0>, VEX_4V;
5597     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5598                             X86fhsub, 0>, VEX_4V;
5599     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5600                             X86fhadd, 0>, VEX_4V, VEX_L;
5601     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5602                             X86fhsub, 0>, VEX_4V, VEX_L;
5603   }
5604 }
5605
5606 let Constraints = "$src1 = $dst" in {
5607   let ExeDomain = SSEPackedSingle in {
5608     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5609     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5610   }
5611   let ExeDomain = SSEPackedDouble in {
5612     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5613     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5614   }
5615 }
5616
5617 //===---------------------------------------------------------------------===//
5618 // SSSE3 - Packed Absolute Instructions
5619 //===---------------------------------------------------------------------===//
5620
5621
5622 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5623 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5624                             Intrinsic IntId128> {
5625   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5626                     (ins VR128:$src),
5627                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5628                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5629                     Sched<[WriteVecALU]>;
5630
5631   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5632                     (ins i128mem:$src),
5633                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5634                     [(set VR128:$dst,
5635                       (IntId128
5636                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5637                     Sched<[WriteVecALULd]>;
5638 }
5639
5640 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5641 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5642                               Intrinsic IntId256> {
5643   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5644                     (ins VR256:$src),
5645                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5646                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5647                     Sched<[WriteVecALU]>;
5648
5649   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5650                     (ins i256mem:$src),
5651                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5652                     [(set VR256:$dst,
5653                       (IntId256
5654                        (bitconvert (memopv4i64 addr:$src))))]>,
5655                     Sched<[WriteVecALULd]>;
5656 }
5657
5658 // Helper fragments to match sext vXi1 to vXiY.
5659 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5660                                                VR128:$src))>;
5661 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5662 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5663 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5664                                                VR256:$src))>;
5665 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5666 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5667
5668 let Predicates = [HasAVX] in {
5669   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5670                                   int_x86_ssse3_pabs_b_128>, VEX;
5671   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5672                                   int_x86_ssse3_pabs_w_128>, VEX;
5673   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5674                                   int_x86_ssse3_pabs_d_128>, VEX;
5675
5676   def : Pat<(xor
5677             (bc_v2i64 (v16i1sextv16i8)),
5678             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5679             (VPABSBrr128 VR128:$src)>;
5680   def : Pat<(xor
5681             (bc_v2i64 (v8i1sextv8i16)),
5682             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5683             (VPABSWrr128 VR128:$src)>;
5684   def : Pat<(xor
5685             (bc_v2i64 (v4i1sextv4i32)),
5686             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5687             (VPABSDrr128 VR128:$src)>;
5688 }
5689
5690 let Predicates = [HasAVX2] in {
5691   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5692                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5693   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5694                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5695   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5696                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5697
5698   def : Pat<(xor
5699             (bc_v4i64 (v32i1sextv32i8)),
5700             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5701             (VPABSBrr256 VR256:$src)>;
5702   def : Pat<(xor
5703             (bc_v4i64 (v16i1sextv16i16)),
5704             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5705             (VPABSWrr256 VR256:$src)>;
5706   def : Pat<(xor
5707             (bc_v4i64 (v8i1sextv8i32)),
5708             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5709             (VPABSDrr256 VR256:$src)>;
5710 }
5711
5712 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5713                               int_x86_ssse3_pabs_b_128>;
5714 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5715                               int_x86_ssse3_pabs_w_128>;
5716 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5717                               int_x86_ssse3_pabs_d_128>;
5718
5719 let Predicates = [HasSSSE3] in {
5720   def : Pat<(xor
5721             (bc_v2i64 (v16i1sextv16i8)),
5722             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5723             (PABSBrr128 VR128:$src)>;
5724   def : Pat<(xor
5725             (bc_v2i64 (v8i1sextv8i16)),
5726             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5727             (PABSWrr128 VR128:$src)>;
5728   def : Pat<(xor
5729             (bc_v2i64 (v4i1sextv4i32)),
5730             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5731             (PABSDrr128 VR128:$src)>;
5732 }
5733
5734 //===---------------------------------------------------------------------===//
5735 // SSSE3 - Packed Binary Operator Instructions
5736 //===---------------------------------------------------------------------===//
5737
5738 let Sched = WriteVecALU in {
5739 def SSE_PHADDSUBD : OpndItins<
5740   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5741 >;
5742 def SSE_PHADDSUBSW : OpndItins<
5743   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5744 >;
5745 def SSE_PHADDSUBW : OpndItins<
5746   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5747 >;
5748 }
5749 let Sched = WriteShuffle in
5750 def SSE_PSHUFB : OpndItins<
5751   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5752 >;
5753 let Sched = WriteVecALU in
5754 def SSE_PSIGN : OpndItins<
5755   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5756 >;
5757 let Sched = WriteVecIMul in
5758 def SSE_PMULHRSW : OpndItins<
5759   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5760 >;
5761
5762 /// SS3I_binop_rm - Simple SSSE3 bin op
5763 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5764                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5765                          X86MemOperand x86memop, OpndItins itins,
5766                          bit Is2Addr = 1> {
5767   let isCommutable = 1 in
5768   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5769        (ins RC:$src1, RC:$src2),
5770        !if(Is2Addr,
5771          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5772          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5773        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5774        Sched<[itins.Sched]>;
5775   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5776        (ins RC:$src1, x86memop:$src2),
5777        !if(Is2Addr,
5778          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5779          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5780        [(set RC:$dst,
5781          (OpVT (OpNode RC:$src1,
5782           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5783        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5784 }
5785
5786 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5787 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5788                              Intrinsic IntId128, OpndItins itins,
5789                              bit Is2Addr = 1> {
5790   let isCommutable = 1 in
5791   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5792        (ins VR128:$src1, VR128:$src2),
5793        !if(Is2Addr,
5794          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5795          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5796        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5797        Sched<[itins.Sched]>;
5798   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5799        (ins VR128:$src1, i128mem:$src2),
5800        !if(Is2Addr,
5801          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5802          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5803        [(set VR128:$dst,
5804          (IntId128 VR128:$src1,
5805           (bitconvert (memopv2i64 addr:$src2))))]>,
5806        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5807 }
5808
5809 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5810                                Intrinsic IntId256,
5811                                X86FoldableSchedWrite Sched> {
5812   let isCommutable = 1 in
5813   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5814        (ins VR256:$src1, VR256:$src2),
5815        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5816        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5817        Sched<[Sched]>;
5818   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5819        (ins VR256:$src1, i256mem:$src2),
5820        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5821        [(set VR256:$dst,
5822          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5823        Sched<[Sched.Folded, ReadAfterLd]>;
5824 }
5825
5826 let ImmT = NoImm, Predicates = [HasAVX] in {
5827 let isCommutable = 0 in {
5828   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5829                                   loadv2i64, i128mem,
5830                                   SSE_PHADDSUBW, 0>, VEX_4V;
5831   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5832                                   loadv2i64, i128mem,
5833                                   SSE_PHADDSUBD, 0>, VEX_4V;
5834   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5835                                   loadv2i64, i128mem,
5836                                   SSE_PHADDSUBW, 0>, VEX_4V;
5837   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5838                                   loadv2i64, i128mem,
5839                                   SSE_PHADDSUBD, 0>, VEX_4V;
5840   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5841                                   loadv2i64, i128mem,
5842                                   SSE_PSIGN, 0>, VEX_4V;
5843   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5844                                   loadv2i64, i128mem,
5845                                   SSE_PSIGN, 0>, VEX_4V;
5846   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5847                                   loadv2i64, i128mem,
5848                                   SSE_PSIGN, 0>, VEX_4V;
5849   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5850                                   loadv2i64, i128mem,
5851                                   SSE_PSHUFB, 0>, VEX_4V;
5852   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5853                                       int_x86_ssse3_phadd_sw_128,
5854                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5855   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5856                                       int_x86_ssse3_phsub_sw_128,
5857                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5858   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5859                                       int_x86_ssse3_pmadd_ub_sw_128,
5860                                       SSE_PMADD, 0>, VEX_4V;
5861 }
5862 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5863                                       int_x86_ssse3_pmul_hr_sw_128,
5864                                       SSE_PMULHRSW, 0>, VEX_4V;
5865 }
5866
5867 let ImmT = NoImm, Predicates = [HasAVX2] in {
5868 let isCommutable = 0 in {
5869   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5870                                   loadv4i64, i256mem,
5871                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5872   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5873                                   loadv4i64, i256mem,
5874                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5875   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5876                                   loadv4i64, i256mem,
5877                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5878   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5879                                   loadv4i64, i256mem,
5880                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5881   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5882                                   loadv4i64, i256mem,
5883                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5884   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5885                                   loadv4i64, i256mem,
5886                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5887   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5888                                   loadv4i64, i256mem,
5889                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5890   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5891                                   loadv4i64, i256mem,
5892                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5893   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5894                                         int_x86_avx2_phadd_sw,
5895                                         WriteVecALU>, VEX_4V, VEX_L;
5896   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5897                                         int_x86_avx2_phsub_sw,
5898                                         WriteVecALU>, VEX_4V, VEX_L;
5899   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5900                                        int_x86_avx2_pmadd_ub_sw,
5901                                         WriteVecIMul>, VEX_4V, VEX_L;
5902 }
5903 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5904                                         int_x86_avx2_pmul_hr_sw,
5905                                         WriteVecIMul>, VEX_4V, VEX_L;
5906 }
5907
5908 // None of these have i8 immediate fields.
5909 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5910 let isCommutable = 0 in {
5911   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5912                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5913   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5914                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5915   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5916                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5917   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5918                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5919   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5920                                  memopv2i64, i128mem, SSE_PSIGN>;
5921   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5922                                  memopv2i64, i128mem, SSE_PSIGN>;
5923   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5924                                  memopv2i64, i128mem, SSE_PSIGN>;
5925   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5926                                  memopv2i64, i128mem, SSE_PSHUFB>;
5927   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5928                                      int_x86_ssse3_phadd_sw_128,
5929                                      SSE_PHADDSUBSW>;
5930   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5931                                      int_x86_ssse3_phsub_sw_128,
5932                                      SSE_PHADDSUBSW>;
5933   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5934                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5935 }
5936 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5937                                      int_x86_ssse3_pmul_hr_sw_128,
5938                                      SSE_PMULHRSW>;
5939 }
5940
5941 //===---------------------------------------------------------------------===//
5942 // SSSE3 - Packed Align Instruction Patterns
5943 //===---------------------------------------------------------------------===//
5944
5945 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5946   let hasSideEffects = 0 in {
5947   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5948       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5949       !if(Is2Addr,
5950         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5951         !strconcat(asm,
5952                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5953       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5954   let mayLoad = 1 in
5955   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5956       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5957       !if(Is2Addr,
5958         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5959         !strconcat(asm,
5960                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5961       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5962   }
5963 }
5964
5965 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5966   let hasSideEffects = 0 in {
5967   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5968       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5969       !strconcat(asm,
5970                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5971       []>, Sched<[WriteShuffle]>;
5972   let mayLoad = 1 in
5973   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5974       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5975       !strconcat(asm,
5976                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5977       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5978   }
5979 }
5980
5981 let Predicates = [HasAVX] in
5982   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5983 let Predicates = [HasAVX2] in
5984   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5985 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5986   defm PALIGN : ssse3_palignr<"palignr">;
5987
5988 let Predicates = [HasAVX2] in {
5989 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5990           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5991 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5992           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5993 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5994           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5995 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5996           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5997 }
5998
5999 let Predicates = [HasAVX] in {
6000 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6001           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6002 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6003           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6004 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6005           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6006 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6007           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6008 }
6009
6010 let Predicates = [UseSSSE3] in {
6011 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6012           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6013 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6014           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6015 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6016           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6017 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
6018           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
6019 }
6020
6021 //===---------------------------------------------------------------------===//
6022 // SSSE3 - Thread synchronization
6023 //===---------------------------------------------------------------------===//
6024
6025 let SchedRW = [WriteSystem] in {
6026 let usesCustomInserter = 1 in {
6027 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
6028                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
6029                 Requires<[HasSSE3]>;
6030 }
6031
6032 let Uses = [EAX, ECX, EDX] in
6033 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
6034                  TB, Requires<[HasSSE3]>;
6035 let Uses = [ECX, EAX] in
6036 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
6037                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
6038                 TB, Requires<[HasSSE3]>;
6039 } // SchedRW
6040
6041 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
6042 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
6043
6044 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
6045       Requires<[Not64BitMode]>;
6046 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
6047       Requires<[In64BitMode]>;
6048
6049 //===----------------------------------------------------------------------===//
6050 // SSE4.1 - Packed Move with Sign/Zero Extend
6051 //===----------------------------------------------------------------------===//
6052
6053 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
6054                           RegisterClass OutRC, RegisterClass InRC,
6055                           OpndItins itins> {
6056   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
6057                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6058                  [], itins.rr>,
6059                  Sched<[itins.Sched]>;
6060
6061   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
6062                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6063                  [],
6064                  itins.rm>, Sched<[itins.Sched.Folded]>;
6065 }
6066
6067 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
6068                           X86MemOperand MemOp, X86MemOperand MemYOp,
6069                           OpndItins SSEItins, OpndItins AVXItins,
6070                           OpndItins AVX2Itins> {
6071   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
6072   let Predicates = [HasAVX] in
6073     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
6074                                      VR128, VR128, AVXItins>, VEX;
6075   let Predicates = [HasAVX2] in
6076     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
6077                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
6078 }
6079
6080 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
6081                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
6082   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
6083                                         MemOp, MemYOp,
6084                                         SSE_INTALU_ITINS_SHUFF_P,
6085                                         DEFAULT_ITINS_SHUFFLESCHED,
6086                                         DEFAULT_ITINS_SHUFFLESCHED>;
6087   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
6088                                         !strconcat("pmovzx", OpcodeStr),
6089                                         MemOp, MemYOp,
6090                                         SSE_INTALU_ITINS_SHUFF_P,
6091                                         DEFAULT_ITINS_SHUFFLESCHED,
6092                                         DEFAULT_ITINS_SHUFFLESCHED>;
6093 }
6094
6095 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
6096 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
6097 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
6098
6099 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
6100 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
6101
6102 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
6103
6104 // AVX2 Patterns
6105 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
6106   // Register-Register patterns
6107   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
6108             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
6109   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
6110             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
6111   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
6112             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
6113
6114   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
6115             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
6116   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
6117             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
6118
6119   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
6120             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
6121
6122   // On AVX2, we also support 256bit inputs.
6123   // FIXME: remove these patterns when the old shuffle lowering goes away.
6124   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
6125             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6126   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
6127             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6128   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
6129             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6130
6131   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
6132             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6133   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
6134             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6135
6136   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
6137             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6138
6139   // Simple Register-Memory patterns
6140   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6141             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6142   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6143             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6144   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6145             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6146
6147   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6148             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6149   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6150             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6151
6152   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6153             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6154
6155   // AVX2 Register-Memory patterns
6156   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6157             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6158   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6159             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6160   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6161             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6162   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6163             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
6164
6165   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6166             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6167   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6168             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6169   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6170             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6171   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6172             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
6173
6174   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6175             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6176   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6177             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6178   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6179             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6180   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6181             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
6182
6183   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6184             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6185   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6186             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6187   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6188             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6189   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6190             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6191
6192   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6193             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6194   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6195             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6196   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6197             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6198   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6199             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6200
6201   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6202             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6203   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6204             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6205   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6206             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6207   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6208             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6209 }
6210
6211 let Predicates = [HasAVX2] in {
6212   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6213   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6214 }
6215
6216 // SSE4.1/AVX patterns.
6217 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6218                                 SDNode ExtOp, PatFrag ExtLoad16> {
6219   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6220             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6221   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6222             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6223   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6224             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6225
6226   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6227             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6228   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6229             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6230
6231   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6232             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6233
6234   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6235             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6236   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6237             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6238   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6239             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6240
6241   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6242             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6243   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6244             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6245
6246   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6247             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6248
6249   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6250             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6251   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6252             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6253   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6254             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6255   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6256             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6257   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6258             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6259
6260   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6261             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6262   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6263             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6264   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6265             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6266   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6267             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6268
6269   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6270             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6271   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6272             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6273   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6274             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6275   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6276             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6277
6278   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6279             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6280   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6281             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6282   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6283             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6284   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6285             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6286   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6287             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6288
6289   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6290             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6291   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6292             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6293   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6294             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6295   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6296             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6297
6298   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6299             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6300   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6301             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6302   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6303             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6304   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6305             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6306   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6307             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6308 }
6309
6310 let Predicates = [HasAVX] in {
6311   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6312   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6313 }
6314
6315 let Predicates = [UseSSE41] in {
6316   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6317   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6318 }
6319
6320 //===----------------------------------------------------------------------===//
6321 // SSE4.1 - Extract Instructions
6322 //===----------------------------------------------------------------------===//
6323
6324 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6325 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6326   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6327                  (ins VR128:$src1, u8imm:$src2),
6328                  !strconcat(OpcodeStr,
6329                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6330                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6331                                          imm:$src2))]>,
6332                   Sched<[WriteShuffle]>;
6333   let hasSideEffects = 0, mayStore = 1,
6334       SchedRW = [WriteShuffleLd, WriteRMW] in
6335   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6336                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6337                  !strconcat(OpcodeStr,
6338                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6339                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6340                                                  imm:$src2)))), addr:$dst)]>;
6341 }
6342
6343 let Predicates = [HasAVX] in
6344   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6345
6346 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6347
6348
6349 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6350 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6351   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6352   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6353                    (ins VR128:$src1, u8imm:$src2),
6354                    !strconcat(OpcodeStr,
6355                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6356                    []>, Sched<[WriteShuffle]>;
6357
6358   let hasSideEffects = 0, mayStore = 1,
6359       SchedRW = [WriteShuffleLd, WriteRMW] in
6360   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6361                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6362                  !strconcat(OpcodeStr,
6363                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6364                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6365                                                   imm:$src2)))), addr:$dst)]>;
6366 }
6367
6368 let Predicates = [HasAVX] in
6369   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6370
6371 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6372
6373
6374 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6375 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6376   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6377                  (ins VR128:$src1, u8imm:$src2),
6378                  !strconcat(OpcodeStr,
6379                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6380                  [(set GR32:$dst,
6381                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6382                   Sched<[WriteShuffle]>;
6383   let SchedRW = [WriteShuffleLd, WriteRMW] in
6384   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6385                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6386                  !strconcat(OpcodeStr,
6387                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6388                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6389                           addr:$dst)]>;
6390 }
6391
6392 let Predicates = [HasAVX] in
6393   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6394
6395 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6396
6397 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6398 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6399   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6400                  (ins VR128:$src1, u8imm:$src2),
6401                  !strconcat(OpcodeStr,
6402                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6403                  [(set GR64:$dst,
6404                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6405                   Sched<[WriteShuffle]>, REX_W;
6406   let SchedRW = [WriteShuffleLd, WriteRMW] in
6407   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6408                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6409                  !strconcat(OpcodeStr,
6410                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6411                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6412                           addr:$dst)]>, REX_W;
6413 }
6414
6415 let Predicates = [HasAVX] in
6416   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6417
6418 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6419
6420 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6421 /// destination
6422 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6423                             OpndItins itins = DEFAULT_ITINS> {
6424   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6425                  (ins VR128:$src1, u8imm:$src2),
6426                  !strconcat(OpcodeStr,
6427                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6428                  [(set GR32orGR64:$dst,
6429                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6430                     itins.rr>, Sched<[WriteFBlend]>;
6431   let SchedRW = [WriteFBlendLd, WriteRMW] in
6432   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6433                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6434                  !strconcat(OpcodeStr,
6435                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6436                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6437                           addr:$dst)], itins.rm>;
6438 }
6439
6440 let ExeDomain = SSEPackedSingle in {
6441   let Predicates = [UseAVX] in
6442     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6443   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6444 }
6445
6446 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6447 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6448                                               imm:$src2))),
6449                  addr:$dst),
6450           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6451           Requires<[HasAVX]>;
6452 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6453                                               imm:$src2))),
6454                  addr:$dst),
6455           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6456           Requires<[UseSSE41]>;
6457
6458 //===----------------------------------------------------------------------===//
6459 // SSE4.1 - Insert Instructions
6460 //===----------------------------------------------------------------------===//
6461
6462 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6463   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6464       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6465       !if(Is2Addr,
6466         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6467         !strconcat(asm,
6468                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6469       [(set VR128:$dst,
6470         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6471       Sched<[WriteShuffle]>;
6472   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6473       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6474       !if(Is2Addr,
6475         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6476         !strconcat(asm,
6477                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6478       [(set VR128:$dst,
6479         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6480                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6481 }
6482
6483 let Predicates = [HasAVX] in
6484   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6485 let Constraints = "$src1 = $dst" in
6486   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6487
6488 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6489   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6490       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6491       !if(Is2Addr,
6492         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6493         !strconcat(asm,
6494                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6495       [(set VR128:$dst,
6496         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6497       Sched<[WriteShuffle]>;
6498   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6499       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6500       !if(Is2Addr,
6501         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6502         !strconcat(asm,
6503                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6504       [(set VR128:$dst,
6505         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6506                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6507 }
6508
6509 let Predicates = [HasAVX] in
6510   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6511 let Constraints = "$src1 = $dst" in
6512   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6513
6514 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6515   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6516       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6517       !if(Is2Addr,
6518         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6519         !strconcat(asm,
6520                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6521       [(set VR128:$dst,
6522         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6523       Sched<[WriteShuffle]>;
6524   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6525       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6526       !if(Is2Addr,
6527         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6528         !strconcat(asm,
6529                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6530       [(set VR128:$dst,
6531         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6532                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6533 }
6534
6535 let Predicates = [HasAVX] in
6536   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6537 let Constraints = "$src1 = $dst" in
6538   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6539
6540 // insertps has a few different modes, there's the first two here below which
6541 // are optimized inserts that won't zero arbitrary elements in the destination
6542 // vector. The next one matches the intrinsic and could zero arbitrary elements
6543 // in the target vector.
6544 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6545                            OpndItins itins = DEFAULT_ITINS> {
6546   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6547       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6548       !if(Is2Addr,
6549         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6550         !strconcat(asm,
6551                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6552       [(set VR128:$dst,
6553         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6554       Sched<[WriteFShuffle]>;
6555   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6556       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6557       !if(Is2Addr,
6558         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6559         !strconcat(asm,
6560                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6561       [(set VR128:$dst,
6562         (X86insertps VR128:$src1,
6563                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6564                     imm:$src3))], itins.rm>,
6565       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6566 }
6567
6568 let ExeDomain = SSEPackedSingle in {
6569   let Predicates = [UseAVX] in
6570     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6571   let Constraints = "$src1 = $dst" in
6572     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6573 }
6574
6575 let Predicates = [UseSSE41] in {
6576   // If we're inserting an element from a load or a null pshuf of a load,
6577   // fold the load into the insertps instruction.
6578   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6579                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6580                    imm:$src3)),
6581             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6582   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6583                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6584             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6585 }
6586
6587 let Predicates = [UseAVX] in {
6588   // If we're inserting an element from a vbroadcast of a load, fold the
6589   // load into the X86insertps instruction.
6590   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6591                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6592             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6593   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6594                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6595             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6596 }
6597
6598 //===----------------------------------------------------------------------===//
6599 // SSE4.1 - Round Instructions
6600 //===----------------------------------------------------------------------===//
6601
6602 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6603                             X86MemOperand x86memop, RegisterClass RC,
6604                             PatFrag mem_frag32, PatFrag mem_frag64,
6605                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6606 let ExeDomain = SSEPackedSingle in {
6607   // Intrinsic operation, reg.
6608   // Vector intrinsic operation, reg
6609   def PSr : SS4AIi8<opcps, MRMSrcReg,
6610                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6611                     !strconcat(OpcodeStr,
6612                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6613                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6614                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6615
6616   // Vector intrinsic operation, mem
6617   def PSm : SS4AIi8<opcps, MRMSrcMem,
6618                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6619                     !strconcat(OpcodeStr,
6620                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6621                     [(set RC:$dst,
6622                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6623                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6624 } // ExeDomain = SSEPackedSingle
6625
6626 let ExeDomain = SSEPackedDouble in {
6627   // Vector intrinsic operation, reg
6628   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6629                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6630                     !strconcat(OpcodeStr,
6631                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6632                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6633                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6634
6635   // Vector intrinsic operation, mem
6636   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6637                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6638                     !strconcat(OpcodeStr,
6639                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6640                     [(set RC:$dst,
6641                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6642                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6643 } // ExeDomain = SSEPackedDouble
6644 }
6645
6646 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6647                             string OpcodeStr,
6648                             Intrinsic F32Int,
6649                             Intrinsic F64Int, bit Is2Addr = 1> {
6650 let ExeDomain = GenericDomain in {
6651   // Operation, reg.
6652   let hasSideEffects = 0 in
6653   def SSr : SS4AIi8<opcss, MRMSrcReg,
6654       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6655       !if(Is2Addr,
6656           !strconcat(OpcodeStr,
6657               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6658           !strconcat(OpcodeStr,
6659               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6660       []>, Sched<[WriteFAdd]>;
6661
6662   // Intrinsic operation, reg.
6663   let isCodeGenOnly = 1 in
6664   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6665         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6666         !if(Is2Addr,
6667             !strconcat(OpcodeStr,
6668                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6669             !strconcat(OpcodeStr,
6670                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6671         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6672         Sched<[WriteFAdd]>;
6673
6674   // Intrinsic operation, mem.
6675   def SSm : SS4AIi8<opcss, MRMSrcMem,
6676         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6677         !if(Is2Addr,
6678             !strconcat(OpcodeStr,
6679                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6680             !strconcat(OpcodeStr,
6681                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6682         [(set VR128:$dst,
6683              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6684         Sched<[WriteFAddLd, ReadAfterLd]>;
6685
6686   // Operation, reg.
6687   let hasSideEffects = 0 in
6688   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6689         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6690         !if(Is2Addr,
6691             !strconcat(OpcodeStr,
6692                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6693             !strconcat(OpcodeStr,
6694                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6695         []>, Sched<[WriteFAdd]>;
6696
6697   // Intrinsic operation, reg.
6698   let isCodeGenOnly = 1 in
6699   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6700         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6701         !if(Is2Addr,
6702             !strconcat(OpcodeStr,
6703                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6704             !strconcat(OpcodeStr,
6705                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6706         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6707         Sched<[WriteFAdd]>;
6708
6709   // Intrinsic operation, mem.
6710   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6711         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6712         !if(Is2Addr,
6713             !strconcat(OpcodeStr,
6714                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6715             !strconcat(OpcodeStr,
6716                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6717         [(set VR128:$dst,
6718               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6719         Sched<[WriteFAddLd, ReadAfterLd]>;
6720 } // ExeDomain = GenericDomain
6721 }
6722
6723 // FP round - roundss, roundps, roundsd, roundpd
6724 let Predicates = [HasAVX] in {
6725   // Intrinsic form
6726   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6727                                   loadv4f32, loadv2f64,
6728                                   int_x86_sse41_round_ps,
6729                                   int_x86_sse41_round_pd>, VEX;
6730   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6731                                   loadv8f32, loadv4f64,
6732                                   int_x86_avx_round_ps_256,
6733                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6734   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6735                                   int_x86_sse41_round_ss,
6736                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6737
6738   def : Pat<(ffloor FR32:$src),
6739             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6740   def : Pat<(f64 (ffloor FR64:$src)),
6741             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6742   def : Pat<(f32 (fnearbyint FR32:$src)),
6743             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6744   def : Pat<(f64 (fnearbyint FR64:$src)),
6745             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6746   def : Pat<(f32 (fceil FR32:$src)),
6747             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6748   def : Pat<(f64 (fceil FR64:$src)),
6749             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6750   def : Pat<(f32 (frint FR32:$src)),
6751             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6752   def : Pat<(f64 (frint FR64:$src)),
6753             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6754   def : Pat<(f32 (ftrunc FR32:$src)),
6755             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6756   def : Pat<(f64 (ftrunc FR64:$src)),
6757             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6758
6759   def : Pat<(v4f32 (ffloor VR128:$src)),
6760             (VROUNDPSr VR128:$src, (i32 0x1))>;
6761   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6762             (VROUNDPSr VR128:$src, (i32 0xC))>;
6763   def : Pat<(v4f32 (fceil VR128:$src)),
6764             (VROUNDPSr VR128:$src, (i32 0x2))>;
6765   def : Pat<(v4f32 (frint VR128:$src)),
6766             (VROUNDPSr VR128:$src, (i32 0x4))>;
6767   def : Pat<(v4f32 (ftrunc VR128:$src)),
6768             (VROUNDPSr VR128:$src, (i32 0x3))>;
6769
6770   def : Pat<(v2f64 (ffloor VR128:$src)),
6771             (VROUNDPDr VR128:$src, (i32 0x1))>;
6772   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6773             (VROUNDPDr VR128:$src, (i32 0xC))>;
6774   def : Pat<(v2f64 (fceil VR128:$src)),
6775             (VROUNDPDr VR128:$src, (i32 0x2))>;
6776   def : Pat<(v2f64 (frint VR128:$src)),
6777             (VROUNDPDr VR128:$src, (i32 0x4))>;
6778   def : Pat<(v2f64 (ftrunc VR128:$src)),
6779             (VROUNDPDr VR128:$src, (i32 0x3))>;
6780
6781   def : Pat<(v8f32 (ffloor VR256:$src)),
6782             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6783   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6784             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6785   def : Pat<(v8f32 (fceil VR256:$src)),
6786             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6787   def : Pat<(v8f32 (frint VR256:$src)),
6788             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6789   def : Pat<(v8f32 (ftrunc VR256:$src)),
6790             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6791
6792   def : Pat<(v4f64 (ffloor VR256:$src)),
6793             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6794   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6795             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6796   def : Pat<(v4f64 (fceil VR256:$src)),
6797             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6798   def : Pat<(v4f64 (frint VR256:$src)),
6799             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6800   def : Pat<(v4f64 (ftrunc VR256:$src)),
6801             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6802 }
6803
6804 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6805                                memopv4f32, memopv2f64,
6806                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6807 let Constraints = "$src1 = $dst" in
6808 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6809                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6810
6811 let Predicates = [UseSSE41] in {
6812   def : Pat<(ffloor FR32:$src),
6813             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6814   def : Pat<(f64 (ffloor FR64:$src)),
6815             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6816   def : Pat<(f32 (fnearbyint FR32:$src)),
6817             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6818   def : Pat<(f64 (fnearbyint FR64:$src)),
6819             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6820   def : Pat<(f32 (fceil FR32:$src)),
6821             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6822   def : Pat<(f64 (fceil FR64:$src)),
6823             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6824   def : Pat<(f32 (frint FR32:$src)),
6825             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6826   def : Pat<(f64 (frint FR64:$src)),
6827             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6828   def : Pat<(f32 (ftrunc FR32:$src)),
6829             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6830   def : Pat<(f64 (ftrunc FR64:$src)),
6831             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6832
6833   def : Pat<(v4f32 (ffloor VR128:$src)),
6834             (ROUNDPSr VR128:$src, (i32 0x1))>;
6835   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6836             (ROUNDPSr VR128:$src, (i32 0xC))>;
6837   def : Pat<(v4f32 (fceil VR128:$src)),
6838             (ROUNDPSr VR128:$src, (i32 0x2))>;
6839   def : Pat<(v4f32 (frint VR128:$src)),
6840             (ROUNDPSr VR128:$src, (i32 0x4))>;
6841   def : Pat<(v4f32 (ftrunc VR128:$src)),
6842             (ROUNDPSr VR128:$src, (i32 0x3))>;
6843
6844   def : Pat<(v2f64 (ffloor VR128:$src)),
6845             (ROUNDPDr VR128:$src, (i32 0x1))>;
6846   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6847             (ROUNDPDr VR128:$src, (i32 0xC))>;
6848   def : Pat<(v2f64 (fceil VR128:$src)),
6849             (ROUNDPDr VR128:$src, (i32 0x2))>;
6850   def : Pat<(v2f64 (frint VR128:$src)),
6851             (ROUNDPDr VR128:$src, (i32 0x4))>;
6852   def : Pat<(v2f64 (ftrunc VR128:$src)),
6853             (ROUNDPDr VR128:$src, (i32 0x3))>;
6854 }
6855
6856 //===----------------------------------------------------------------------===//
6857 // SSE4.1 - Packed Bit Test
6858 //===----------------------------------------------------------------------===//
6859
6860 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6861 // the intel intrinsic that corresponds to this.
6862 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6863 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6864                 "vptest\t{$src2, $src1|$src1, $src2}",
6865                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6866                 Sched<[WriteVecLogic]>, VEX;
6867 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6868                 "vptest\t{$src2, $src1|$src1, $src2}",
6869                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6870                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6871
6872 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6873                 "vptest\t{$src2, $src1|$src1, $src2}",
6874                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6875                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6876 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6877                 "vptest\t{$src2, $src1|$src1, $src2}",
6878                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6879                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6880 }
6881
6882 let Defs = [EFLAGS] in {
6883 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6884               "ptest\t{$src2, $src1|$src1, $src2}",
6885               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6886               Sched<[WriteVecLogic]>;
6887 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6888               "ptest\t{$src2, $src1|$src1, $src2}",
6889               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6890               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6891 }
6892
6893 // The bit test instructions below are AVX only
6894 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6895                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6896   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6897             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6898             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6899             Sched<[WriteVecLogic]>, VEX;
6900   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6901             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6902             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6903             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6904 }
6905
6906 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6907 let ExeDomain = SSEPackedSingle in {
6908 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6909 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6910                             VEX_L;
6911 }
6912 let ExeDomain = SSEPackedDouble in {
6913 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6914 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6915                             VEX_L;
6916 }
6917 }
6918
6919 //===----------------------------------------------------------------------===//
6920 // SSE4.1 - Misc Instructions
6921 //===----------------------------------------------------------------------===//
6922
6923 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6924   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6925                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6926                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6927                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6928                      OpSize16, XS;
6929   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6930                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6931                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6932                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6933                       Sched<[WriteFAddLd]>, OpSize16, XS;
6934
6935   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6936                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6937                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6938                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6939                      OpSize32, XS;
6940
6941   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6942                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6943                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6944                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6945                       Sched<[WriteFAddLd]>, OpSize32, XS;
6946
6947   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6948                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6949                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6950                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6951   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6952                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6953                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6954                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6955                        Sched<[WriteFAddLd]>, XS;
6956 }
6957
6958
6959
6960 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6961 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6962                                  Intrinsic IntId128,
6963                                  X86FoldableSchedWrite Sched> {
6964   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6965                     (ins VR128:$src),
6966                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6967                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6968                     Sched<[Sched]>;
6969   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6970                      (ins i128mem:$src),
6971                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6972                      [(set VR128:$dst,
6973                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
6974                     Sched<[Sched.Folded]>;
6975 }
6976
6977 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6978 // model, although the naming is misleading.
6979 let Predicates = [HasAVX] in
6980 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6981                                          int_x86_sse41_phminposuw,
6982                                          WriteVecIMul>, VEX;
6983 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6984                                          int_x86_sse41_phminposuw,
6985                                          WriteVecIMul>;
6986
6987 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6988 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6989                               Intrinsic IntId128, bit Is2Addr = 1,
6990                               OpndItins itins = DEFAULT_ITINS> {
6991   let isCommutable = 1 in
6992   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6993        (ins VR128:$src1, VR128:$src2),
6994        !if(Is2Addr,
6995            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6996            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6997        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6998        itins.rr>, Sched<[itins.Sched]>;
6999   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7000        (ins VR128:$src1, i128mem:$src2),
7001        !if(Is2Addr,
7002            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7003            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7004        [(set VR128:$dst,
7005          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7006        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7007 }
7008
7009 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7010 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7011                                 Intrinsic IntId256,
7012                                 X86FoldableSchedWrite Sched> {
7013   let isCommutable = 1 in
7014   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7015        (ins VR256:$src1, VR256:$src2),
7016        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7017        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7018        Sched<[Sched]>;
7019   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7020        (ins VR256:$src1, i256mem:$src2),
7021        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7022        [(set VR256:$dst,
7023          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7024        Sched<[Sched.Folded, ReadAfterLd]>;
7025 }
7026
7027
7028 /// SS48I_binop_rm - Simple SSE41 binary operator.
7029 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7030                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7031                           X86MemOperand x86memop, bit Is2Addr = 1,
7032                           OpndItins itins = SSE_INTALU_ITINS_P> {
7033   let isCommutable = 1 in
7034   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7035        (ins RC:$src1, RC:$src2),
7036        !if(Is2Addr,
7037            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7038            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7039        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7040        Sched<[itins.Sched]>;
7041   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7042        (ins RC:$src1, x86memop:$src2),
7043        !if(Is2Addr,
7044            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7045            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7046        [(set RC:$dst,
7047          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7048        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7049 }
7050
7051 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7052 /// types.
7053 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7054                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7055                          PatFrag memop_frag, X86MemOperand x86memop,
7056                          OpndItins itins,
7057                          bit IsCommutable = 0, bit Is2Addr = 1> {
7058   let isCommutable = IsCommutable in
7059   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7060        (ins RC:$src1, RC:$src2),
7061        !if(Is2Addr,
7062            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7063            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7064        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7065        Sched<[itins.Sched]>;
7066   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7067        (ins RC:$src1, x86memop:$src2),
7068        !if(Is2Addr,
7069            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7070            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7071        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7072                                      (bitconvert (memop_frag addr:$src2)))))]>,
7073        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7074 }
7075
7076 let Predicates = [HasAVX, NoVLX] in {
7077   let isCommutable = 0 in
7078   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7079                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7080                                   VEX_4V;
7081   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7082                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7083                                   VEX_4V;
7084   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7085                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7086                                   VEX_4V;
7087   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7088                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7089                                   VEX_4V;
7090   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7091                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7092                                   VEX_4V;
7093   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7094                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7095                                   VEX_4V;
7096   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7097                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7098                                   VEX_4V;
7099   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7100                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7101                                   VEX_4V;
7102   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7103                                    VR128, loadv2i64, i128mem,
7104                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7105 }
7106
7107 let Predicates = [HasAVX2, NoVLX] in {
7108   let isCommutable = 0 in
7109   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7110                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7111                                   VEX_4V, VEX_L;
7112   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7113                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7114                                   VEX_4V, VEX_L;
7115   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7116                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7117                                   VEX_4V, VEX_L;
7118   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7119                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7120                                   VEX_4V, VEX_L;
7121   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7122                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7123                                   VEX_4V, VEX_L;
7124   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7125                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7126                                   VEX_4V, VEX_L;
7127   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7128                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7129                                   VEX_4V, VEX_L;
7130   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7131                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7132                                   VEX_4V, VEX_L;
7133   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7134                                   VR256, loadv4i64, i256mem,
7135                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7136 }
7137
7138 let Constraints = "$src1 = $dst" in {
7139   let isCommutable = 0 in
7140   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7141                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7142   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7143                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7144   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7145                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7146   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7147                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7148   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7149                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7150   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7151                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7152   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7153                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7154   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7155                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7156   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7157                                   VR128, memopv2i64, i128mem,
7158                                   SSE_INTMUL_ITINS_P, 1>;
7159 }
7160
7161 let Predicates = [HasAVX, NoVLX] in {
7162   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7163                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7164                                  VEX_4V;
7165   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7166                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7167                                  VEX_4V;
7168 }
7169 let Predicates = [HasAVX2] in {
7170   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7171                                   memopv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7172                                   VEX_4V, VEX_L;
7173   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7174                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7175                                   VEX_4V, VEX_L;
7176 }
7177
7178 let Constraints = "$src1 = $dst" in {
7179   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7180                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7181   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7182                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7183 }
7184
7185 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7186 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7187                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7188                  X86MemOperand x86memop, bit Is2Addr = 1,
7189                  OpndItins itins = DEFAULT_ITINS> {
7190   let isCommutable = 1 in
7191   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7192         (ins RC:$src1, RC:$src2, u8imm:$src3),
7193         !if(Is2Addr,
7194             !strconcat(OpcodeStr,
7195                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7196             !strconcat(OpcodeStr,
7197                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7198         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7199         Sched<[itins.Sched]>;
7200   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7201         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
7202         !if(Is2Addr,
7203             !strconcat(OpcodeStr,
7204                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7205             !strconcat(OpcodeStr,
7206                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7207         [(set RC:$dst,
7208           (IntId RC:$src1,
7209            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7210         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7211 }
7212
7213 let Predicates = [HasAVX] in {
7214   let isCommutable = 0 in {
7215     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7216                                         VR128, loadv2i64, i128mem, 0,
7217                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7218   }
7219
7220   let ExeDomain = SSEPackedSingle in {
7221   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7222                                       VR128, loadv4f32, f128mem, 0,
7223                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7224   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7225                                   int_x86_avx_blend_ps_256, VR256, loadv8f32,
7226                                   f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7227                                   VEX_4V, VEX_L;
7228   }
7229   let ExeDomain = SSEPackedDouble in {
7230   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7231                                       VR128, loadv2f64, f128mem, 0,
7232                                       DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7233   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7234                                    int_x86_avx_blend_pd_256,VR256, loadv4f64,
7235                                    f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7236                                    VEX_4V, VEX_L;
7237   }
7238   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7239                                       VR128, loadv2i64, i128mem, 0,
7240                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7241
7242   let ExeDomain = SSEPackedSingle in
7243   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7244                                    VR128, loadv4f32, f128mem, 0,
7245                                    SSE_DPPS_ITINS>, VEX_4V;
7246   let ExeDomain = SSEPackedDouble in
7247   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7248                                    VR128, loadv2f64, f128mem, 0,
7249                                    SSE_DPPS_ITINS>, VEX_4V;
7250   let ExeDomain = SSEPackedSingle in
7251   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7252                                     VR256, loadv8f32, i256mem, 0,
7253                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7254 }
7255
7256 let Predicates = [HasAVX2] in {
7257   let isCommutable = 0 in {
7258   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7259                                   VR256, loadv4i64, i256mem, 0,
7260                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7261   }
7262   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7263                                   VR256, loadv4i64, i256mem, 0,
7264                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7265 }
7266
7267 let Constraints = "$src1 = $dst" in {
7268   let isCommutable = 0 in {
7269   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7270                                      VR128, memopv2i64, i128mem,
7271                                      1, SSE_MPSADBW_ITINS>;
7272   }
7273   let ExeDomain = SSEPackedSingle in
7274   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7275                                      VR128, memopv4f32, f128mem,
7276                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7277   let ExeDomain = SSEPackedDouble in
7278   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7279                                      VR128, memopv2f64, f128mem,
7280                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7281   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7282                                      VR128, memopv2i64, i128mem,
7283                                      1, SSE_INTALU_ITINS_BLEND_P>;
7284   let ExeDomain = SSEPackedSingle in
7285   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7286                                   VR128, memopv4f32, f128mem, 1,
7287                                   SSE_DPPS_ITINS>;
7288   let ExeDomain = SSEPackedDouble in
7289   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7290                                   VR128, memopv2f64, f128mem, 1,
7291                                   SSE_DPPD_ITINS>;
7292 }
7293
7294 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7295 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7296                                     RegisterClass RC, X86MemOperand x86memop,
7297                                     PatFrag mem_frag, Intrinsic IntId,
7298                                     X86FoldableSchedWrite Sched> {
7299   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7300                   (ins RC:$src1, RC:$src2, RC:$src3),
7301                   !strconcat(OpcodeStr,
7302                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7303                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7304                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7305                 Sched<[Sched]>;
7306
7307   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7308                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7309                   !strconcat(OpcodeStr,
7310                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7311                   [(set RC:$dst,
7312                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7313                                RC:$src3))],
7314                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7315                 Sched<[Sched.Folded, ReadAfterLd]>;
7316 }
7317
7318 let Predicates = [HasAVX] in {
7319 let ExeDomain = SSEPackedDouble in {
7320 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7321                                            loadv2f64, int_x86_sse41_blendvpd,
7322                                            WriteFVarBlend>;
7323 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7324                                   loadv4f64, int_x86_avx_blendv_pd_256,
7325                                   WriteFVarBlend>, VEX_L;
7326 } // ExeDomain = SSEPackedDouble
7327 let ExeDomain = SSEPackedSingle in {
7328 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7329                                            loadv4f32, int_x86_sse41_blendvps,
7330                                            WriteFVarBlend>;
7331 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7332                                   loadv8f32, int_x86_avx_blendv_ps_256,
7333                                   WriteFVarBlend>, VEX_L;
7334 } // ExeDomain = SSEPackedSingle
7335 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7336                                            loadv2i64, int_x86_sse41_pblendvb,
7337                                            WriteVarBlend>;
7338 }
7339
7340 let Predicates = [HasAVX2] in {
7341 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7342                                       loadv4i64, int_x86_avx2_pblendvb,
7343                                       WriteVarBlend>, VEX_L;
7344 }
7345
7346 let Predicates = [HasAVX] in {
7347   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7348                             (v16i8 VR128:$src2))),
7349             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7350   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7351                             (v4i32 VR128:$src2))),
7352             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7353   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7354                             (v4f32 VR128:$src2))),
7355             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7356   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7357                             (v2i64 VR128:$src2))),
7358             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7359   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7360                             (v2f64 VR128:$src2))),
7361             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7362   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7363                             (v8i32 VR256:$src2))),
7364             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7365   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7366                             (v8f32 VR256:$src2))),
7367             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7368   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7369                             (v4i64 VR256:$src2))),
7370             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7371   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7372                             (v4f64 VR256:$src2))),
7373             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7374
7375   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7376                                (imm:$mask))),
7377             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7378   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7379                                (imm:$mask))),
7380             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7381
7382   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7383                                (imm:$mask))),
7384             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7385   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7386                                (imm:$mask))),
7387             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7388   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7389                                (imm:$mask))),
7390             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7391 }
7392
7393 let Predicates = [HasAVX2] in {
7394   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7395                             (v32i8 VR256:$src2))),
7396             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7397   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7398                                (imm:$mask))),
7399             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7400 }
7401
7402 // Patterns
7403 let Predicates = [UseAVX] in {
7404   let AddedComplexity = 15 in {
7405   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7406   // MOVS{S,D} to the lower bits.
7407   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7408             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7409   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7410             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7411   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7412             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7413   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7414             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7415
7416   // Move low f32 and clear high bits.
7417   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7418             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7419   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7420             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7421   }
7422
7423   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7424                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7425             (SUBREG_TO_REG (i32 0),
7426                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7427                            sub_xmm)>;
7428   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7429                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7430             (SUBREG_TO_REG (i64 0),
7431                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7432                            sub_xmm)>;
7433
7434   // Move low f64 and clear high bits.
7435   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7436             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7437
7438   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7439             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7440 }
7441
7442 let Predicates = [UseSSE41] in {
7443   // With SSE41 we can use blends for these patterns.
7444   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7445             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7446   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7447             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7448   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7449             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7450 }
7451
7452
7453 /// SS41I_ternary_int - SSE 4.1 ternary operator
7454 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7455   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7456                                X86MemOperand x86memop, Intrinsic IntId,
7457                                OpndItins itins = DEFAULT_ITINS> {
7458     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7459                     (ins VR128:$src1, VR128:$src2),
7460                     !strconcat(OpcodeStr,
7461                      "\t{$src2, $dst|$dst, $src2}"),
7462                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7463                     itins.rr>, Sched<[itins.Sched]>;
7464
7465     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7466                     (ins VR128:$src1, x86memop:$src2),
7467                     !strconcat(OpcodeStr,
7468                      "\t{$src2, $dst|$dst, $src2}"),
7469                     [(set VR128:$dst,
7470                       (IntId VR128:$src1,
7471                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7472                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7473   }
7474 }
7475
7476 let ExeDomain = SSEPackedDouble in
7477 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7478                                   int_x86_sse41_blendvpd,
7479                                   DEFAULT_ITINS_FBLENDSCHED>;
7480 let ExeDomain = SSEPackedSingle in
7481 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7482                                   int_x86_sse41_blendvps,
7483                                   DEFAULT_ITINS_FBLENDSCHED>;
7484 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7485                                   int_x86_sse41_pblendvb,
7486                                   DEFAULT_ITINS_VARBLENDSCHED>;
7487
7488 // Aliases with the implicit xmm0 argument
7489 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7490                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7491 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7492                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7493 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7494                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7495 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7496                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7497 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7498                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7499 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7500                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7501
7502 let Predicates = [UseSSE41] in {
7503   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7504                             (v16i8 VR128:$src2))),
7505             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7506   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7507                             (v4i32 VR128:$src2))),
7508             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7509   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7510                             (v4f32 VR128:$src2))),
7511             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7512   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7513                             (v2i64 VR128:$src2))),
7514             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7515   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7516                             (v2f64 VR128:$src2))),
7517             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7518
7519   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7520                                (imm:$mask))),
7521             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7522   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7523                                (imm:$mask))),
7524             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7525   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7526                                (imm:$mask))),
7527             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7528
7529 }
7530
7531 let SchedRW = [WriteLoad] in {
7532 let Predicates = [HasAVX] in
7533 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7534                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7535                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7536                        VEX;
7537 let Predicates = [HasAVX2] in
7538 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7539                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7540                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7541                          VEX, VEX_L;
7542 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7543                        "movntdqa\t{$src, $dst|$dst, $src}",
7544                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7545 } // SchedRW
7546
7547 //===----------------------------------------------------------------------===//
7548 // SSE4.2 - Compare Instructions
7549 //===----------------------------------------------------------------------===//
7550
7551 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7552 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7553                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7554                           X86MemOperand x86memop, bit Is2Addr = 1> {
7555   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7556        (ins RC:$src1, RC:$src2),
7557        !if(Is2Addr,
7558            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7559            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7560        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7561   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7562        (ins RC:$src1, x86memop:$src2),
7563        !if(Is2Addr,
7564            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7565            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7566        [(set RC:$dst,
7567          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7568 }
7569
7570 let Predicates = [HasAVX] in
7571   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7572                                  loadv2i64, i128mem, 0>, VEX_4V;
7573
7574 let Predicates = [HasAVX2] in
7575   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7576                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7577
7578 let Constraints = "$src1 = $dst" in
7579   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7580                                 memopv2i64, i128mem>;
7581
7582 //===----------------------------------------------------------------------===//
7583 // SSE4.2 - String/text Processing Instructions
7584 //===----------------------------------------------------------------------===//
7585
7586 // Packed Compare Implicit Length Strings, Return Mask
7587 multiclass pseudo_pcmpistrm<string asm> {
7588   def REG : PseudoI<(outs VR128:$dst),
7589                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7590     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7591                                                   imm:$src3))]>;
7592   def MEM : PseudoI<(outs VR128:$dst),
7593                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7594     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7595                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7596 }
7597
7598 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7599   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7600   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7601 }
7602
7603 multiclass pcmpistrm_SS42AI<string asm> {
7604   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7605     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7606     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7607     []>, Sched<[WritePCmpIStrM]>;
7608   let mayLoad = 1 in
7609   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7610     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7611     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7612     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7613 }
7614
7615 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7616   let Predicates = [HasAVX] in
7617   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7618   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7619 }
7620
7621 // Packed Compare Explicit Length Strings, Return Mask
7622 multiclass pseudo_pcmpestrm<string asm> {
7623   def REG : PseudoI<(outs VR128:$dst),
7624                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7625     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7626                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7627   def MEM : PseudoI<(outs VR128:$dst),
7628                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7629     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7630                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7631 }
7632
7633 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7634   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7635   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7636 }
7637
7638 multiclass SS42AI_pcmpestrm<string asm> {
7639   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7640     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7641     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7642     []>, Sched<[WritePCmpEStrM]>;
7643   let mayLoad = 1 in
7644   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7645     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7646     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7647     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7648 }
7649
7650 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7651   let Predicates = [HasAVX] in
7652   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7653   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7654 }
7655
7656 // Packed Compare Implicit Length Strings, Return Index
7657 multiclass pseudo_pcmpistri<string asm> {
7658   def REG : PseudoI<(outs GR32:$dst),
7659                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7660     [(set GR32:$dst, EFLAGS,
7661       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7662   def MEM : PseudoI<(outs GR32:$dst),
7663                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7664     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7665                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7666 }
7667
7668 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7669   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7670   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7671 }
7672
7673 multiclass SS42AI_pcmpistri<string asm> {
7674   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7675     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7676     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7677     []>, Sched<[WritePCmpIStrI]>;
7678   let mayLoad = 1 in
7679   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7680     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7681     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7682     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7683 }
7684
7685 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7686   let Predicates = [HasAVX] in
7687   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7688   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7689 }
7690
7691 // Packed Compare Explicit Length Strings, Return Index
7692 multiclass pseudo_pcmpestri<string asm> {
7693   def REG : PseudoI<(outs GR32:$dst),
7694                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7695     [(set GR32:$dst, EFLAGS,
7696       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7697   def MEM : PseudoI<(outs GR32:$dst),
7698                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7699     [(set GR32:$dst, EFLAGS,
7700       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7701        imm:$src5))]>;
7702 }
7703
7704 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7705   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7706   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7707 }
7708
7709 multiclass SS42AI_pcmpestri<string asm> {
7710   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7711     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7712     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7713     []>, Sched<[WritePCmpEStrI]>;
7714   let mayLoad = 1 in
7715   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7716     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7717     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7718     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7719 }
7720
7721 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7722   let Predicates = [HasAVX] in
7723   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7724   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7725 }
7726
7727 //===----------------------------------------------------------------------===//
7728 // SSE4.2 - CRC Instructions
7729 //===----------------------------------------------------------------------===//
7730
7731 // No CRC instructions have AVX equivalents
7732
7733 // crc intrinsic instruction
7734 // This set of instructions are only rm, the only difference is the size
7735 // of r and m.
7736 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7737                    RegisterClass RCIn, SDPatternOperator Int> :
7738   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7739          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7740          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7741          Sched<[WriteFAdd]>;
7742
7743 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7744                    X86MemOperand x86memop, SDPatternOperator Int> :
7745   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7746          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7747          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7748          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7749
7750 let Constraints = "$src1 = $dst" in {
7751   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7752                                  int_x86_sse42_crc32_32_8>;
7753   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7754                                  int_x86_sse42_crc32_32_8>;
7755   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7756                                  int_x86_sse42_crc32_32_16>, OpSize16;
7757   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7758                                  int_x86_sse42_crc32_32_16>, OpSize16;
7759   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7760                                  int_x86_sse42_crc32_32_32>, OpSize32;
7761   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7762                                  int_x86_sse42_crc32_32_32>, OpSize32;
7763   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7764                                  int_x86_sse42_crc32_64_64>, REX_W;
7765   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7766                                  int_x86_sse42_crc32_64_64>, REX_W;
7767   let hasSideEffects = 0 in {
7768     let mayLoad = 1 in
7769     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7770                                    null_frag>, REX_W;
7771     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7772                                    null_frag>, REX_W;
7773   }
7774 }
7775
7776 //===----------------------------------------------------------------------===//
7777 // SHA-NI Instructions
7778 //===----------------------------------------------------------------------===//
7779
7780 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7781                       bit UsesXMM0 = 0> {
7782   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7783              (ins VR128:$src1, VR128:$src2),
7784              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7785              [!if(UsesXMM0,
7786                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7787                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7788
7789   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7790              (ins VR128:$src1, i128mem:$src2),
7791              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7792              [!if(UsesXMM0,
7793                   (set VR128:$dst, (IntId VR128:$src1,
7794                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7795                   (set VR128:$dst, (IntId VR128:$src1,
7796                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7797 }
7798
7799 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7800   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7801                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7802                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7803                          [(set VR128:$dst,
7804                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7805                             (i8 imm:$src3)))]>, TA;
7806   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7807                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7808                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7809                          [(set VR128:$dst,
7810                            (int_x86_sha1rnds4 VR128:$src1,
7811                             (bc_v4i32 (memopv2i64 addr:$src2)),
7812                             (i8 imm:$src3)))]>, TA;
7813
7814   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7815   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7816   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7817
7818   let Uses=[XMM0] in
7819   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7820
7821   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7822   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7823 }
7824
7825 // Aliases with explicit %xmm0
7826 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7827                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7828 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7829                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7830
7831 //===----------------------------------------------------------------------===//
7832 // AES-NI Instructions
7833 //===----------------------------------------------------------------------===//
7834
7835 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7836                               Intrinsic IntId128, bit Is2Addr = 1> {
7837   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7838        (ins VR128:$src1, VR128:$src2),
7839        !if(Is2Addr,
7840            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7841            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7842        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7843        Sched<[WriteAESDecEnc]>;
7844   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7845        (ins VR128:$src1, i128mem:$src2),
7846        !if(Is2Addr,
7847            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7848            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7849        [(set VR128:$dst,
7850          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7851        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7852 }
7853
7854 // Perform One Round of an AES Encryption/Decryption Flow
7855 let Predicates = [HasAVX, HasAES] in {
7856   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7857                          int_x86_aesni_aesenc, 0>, VEX_4V;
7858   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7859                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7860   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7861                          int_x86_aesni_aesdec, 0>, VEX_4V;
7862   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7863                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7864 }
7865
7866 let Constraints = "$src1 = $dst" in {
7867   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7868                          int_x86_aesni_aesenc>;
7869   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7870                          int_x86_aesni_aesenclast>;
7871   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7872                          int_x86_aesni_aesdec>;
7873   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7874                          int_x86_aesni_aesdeclast>;
7875 }
7876
7877 // Perform the AES InvMixColumn Transformation
7878 let Predicates = [HasAVX, HasAES] in {
7879   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7880       (ins VR128:$src1),
7881       "vaesimc\t{$src1, $dst|$dst, $src1}",
7882       [(set VR128:$dst,
7883         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7884       VEX;
7885   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7886       (ins i128mem:$src1),
7887       "vaesimc\t{$src1, $dst|$dst, $src1}",
7888       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7889       Sched<[WriteAESIMCLd]>, VEX;
7890 }
7891 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7892   (ins VR128:$src1),
7893   "aesimc\t{$src1, $dst|$dst, $src1}",
7894   [(set VR128:$dst,
7895     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7896 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7897   (ins i128mem:$src1),
7898   "aesimc\t{$src1, $dst|$dst, $src1}",
7899   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7900   Sched<[WriteAESIMCLd]>;
7901
7902 // AES Round Key Generation Assist
7903 let Predicates = [HasAVX, HasAES] in {
7904   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7905       (ins VR128:$src1, u8imm:$src2),
7906       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7907       [(set VR128:$dst,
7908         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7909       Sched<[WriteAESKeyGen]>, VEX;
7910   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7911       (ins i128mem:$src1, u8imm:$src2),
7912       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7913       [(set VR128:$dst,
7914         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7915       Sched<[WriteAESKeyGenLd]>, VEX;
7916 }
7917 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7918   (ins VR128:$src1, u8imm:$src2),
7919   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7920   [(set VR128:$dst,
7921     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7922   Sched<[WriteAESKeyGen]>;
7923 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7924   (ins i128mem:$src1, u8imm:$src2),
7925   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7926   [(set VR128:$dst,
7927     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7928   Sched<[WriteAESKeyGenLd]>;
7929
7930 //===----------------------------------------------------------------------===//
7931 // PCLMUL Instructions
7932 //===----------------------------------------------------------------------===//
7933
7934 // AVX carry-less Multiplication instructions
7935 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7936            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7937            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7938            [(set VR128:$dst,
7939              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7940            Sched<[WriteCLMul]>;
7941
7942 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7943            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7944            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7945            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7946                               (loadv2i64 addr:$src2), imm:$src3))]>,
7947            Sched<[WriteCLMulLd, ReadAfterLd]>;
7948
7949 // Carry-less Multiplication instructions
7950 let Constraints = "$src1 = $dst" in {
7951 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7952            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7953            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7954            [(set VR128:$dst,
7955              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7956              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7957
7958 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7959            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7960            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7961            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7962                               (memopv2i64 addr:$src2), imm:$src3))],
7963                               IIC_SSE_PCLMULQDQ_RM>,
7964            Sched<[WriteCLMulLd, ReadAfterLd]>;
7965 } // Constraints = "$src1 = $dst"
7966
7967
7968 multiclass pclmul_alias<string asm, int immop> {
7969   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7970                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7971
7972   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7973                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7974
7975   def : InstAlias<!strconcat("vpclmul", asm,
7976                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7977                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7978                   0>;
7979
7980   def : InstAlias<!strconcat("vpclmul", asm,
7981                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7982                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7983                   0>;
7984 }
7985 defm : pclmul_alias<"hqhq", 0x11>;
7986 defm : pclmul_alias<"hqlq", 0x01>;
7987 defm : pclmul_alias<"lqhq", 0x10>;
7988 defm : pclmul_alias<"lqlq", 0x00>;
7989
7990 //===----------------------------------------------------------------------===//
7991 // SSE4A Instructions
7992 //===----------------------------------------------------------------------===//
7993
7994 let Predicates = [HasSSE4A] in {
7995
7996 let Constraints = "$src = $dst" in {
7997 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7998                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7999                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8000                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8001                                     imm:$idx))]>, PD;
8002 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8003               (ins VR128:$src, VR128:$mask),
8004               "extrq\t{$mask, $src|$src, $mask}",
8005               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8006                                  VR128:$mask))]>, PD;
8007
8008 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8009                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
8010                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8011                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8012                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8013 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8014                  (ins VR128:$src, VR128:$mask),
8015                  "insertq\t{$mask, $src|$src, $mask}",
8016                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8017                                     VR128:$mask))]>, XD;
8018 }
8019
8020 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8021                 "movntss\t{$src, $dst|$dst, $src}",
8022                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8023
8024 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8025                 "movntsd\t{$src, $dst|$dst, $src}",
8026                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8027 }
8028
8029 //===----------------------------------------------------------------------===//
8030 // AVX Instructions
8031 //===----------------------------------------------------------------------===//
8032
8033 //===----------------------------------------------------------------------===//
8034 // VBROADCAST - Load from memory and broadcast to all elements of the
8035 //              destination operand
8036 //
8037 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8038                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8039   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8040         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8041         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8042
8043 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8044                            X86MemOperand x86memop, ValueType VT,
8045                            PatFrag ld_frag, SchedWrite Sched> :
8046   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8047         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8048         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8049         Sched<[Sched]>, VEX {
8050     let mayLoad = 1;
8051 }
8052
8053 // AVX2 adds register forms
8054 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8055                          Intrinsic Int, SchedWrite Sched> :
8056   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8057          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8058          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8059
8060 let ExeDomain = SSEPackedSingle in {
8061   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8062                                              f32mem, v4f32, loadf32, WriteLoad>;
8063   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8064                                              f32mem, v8f32, loadf32,
8065                                              WriteFShuffleLd>, VEX_L;
8066 }
8067 let ExeDomain = SSEPackedDouble in
8068 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8069                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8070 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8071                                    int_x86_avx_vbroadcastf128_pd_256,
8072                                    WriteFShuffleLd>, VEX_L;
8073
8074 let ExeDomain = SSEPackedSingle in {
8075   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8076                                            int_x86_avx2_vbroadcast_ss_ps,
8077                                            WriteFShuffle>;
8078   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8079                                       int_x86_avx2_vbroadcast_ss_ps_256,
8080                                       WriteFShuffle256>, VEX_L;
8081 }
8082 let ExeDomain = SSEPackedDouble in
8083 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8084                                       int_x86_avx2_vbroadcast_sd_pd_256,
8085                                       WriteFShuffle256>, VEX_L;
8086
8087 let Predicates = [HasAVX2] in
8088 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8089                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8090                                    VEX_L;
8091
8092 let Predicates = [HasAVX] in
8093 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8094           (VBROADCASTF128 addr:$src)>;
8095
8096
8097 //===----------------------------------------------------------------------===//
8098 // VINSERTF128 - Insert packed floating-point values
8099 //
8100 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8101 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8102           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8103           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8104           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8105 let mayLoad = 1 in
8106 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8107           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
8108           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8109           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8110 }
8111
8112 let Predicates = [HasAVX] in {
8113 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8114                                    (iPTR imm)),
8115           (VINSERTF128rr VR256:$src1, VR128:$src2,
8116                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8117 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8118                                    (iPTR imm)),
8119           (VINSERTF128rr VR256:$src1, VR128:$src2,
8120                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8121
8122 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8123                                    (iPTR imm)),
8124           (VINSERTF128rm VR256:$src1, addr:$src2,
8125                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8126 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8127                                    (iPTR imm)),
8128           (VINSERTF128rm VR256:$src1, addr:$src2,
8129                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8130 }
8131
8132 // Combine two consecutive 16-byte loads with a common destination register into
8133 // one 32-byte load to that register.
8134 let Predicates = [HasAVX, HasFastMem32] in {
8135   def : Pat<(insert_subvector
8136               (v8f32 (insert_subvector undef, (loadv4f32 addr:$src), (iPTR 0))),
8137               (loadv4f32 (add addr:$src, (iPTR 16))),
8138               (iPTR 4)),
8139             (VMOVUPSYrm addr:$src)>;
8140
8141   def : Pat<(insert_subvector
8142               (v4f64 (insert_subvector undef, (loadv2f64 addr:$src), (iPTR 0))),
8143               (loadv2f64 (add addr:$src, (iPTR 16))),
8144               (iPTR 2)),
8145             (VMOVUPDYrm addr:$src)>;
8146
8147   def : Pat<(insert_subvector
8148               (v32i8 (insert_subvector
8149                 undef, (bc_v16i8 (loadv2i64 addr:$src)), (iPTR 0))),
8150               (bc_v16i8 (loadv2i64 (add addr:$src, (iPTR 16)))),
8151               (iPTR 16)),
8152             (VMOVDQUYrm addr:$src)>;
8153
8154   def : Pat<(insert_subvector
8155               (v16i16 (insert_subvector
8156                 undef, (bc_v8i16 (loadv2i64 addr:$src)), (iPTR 0))),
8157               (bc_v8i16 (loadv2i64 (add addr:$src, (iPTR 16)))),
8158               (iPTR 8)),
8159             (VMOVDQUYrm addr:$src)>;
8160
8161   def : Pat<(insert_subvector
8162               (v8i32 (insert_subvector
8163                 undef, (bc_v4i32 (loadv2i64 addr:$src)), (iPTR 0))),
8164               (bc_v4i32 (loadv2i64 (add addr:$src, (iPTR 16)))),
8165               (iPTR 4)),
8166             (VMOVDQUYrm addr:$src)>;
8167
8168   def : Pat<(insert_subvector
8169               (v4i64 (insert_subvector undef, (loadv2i64 addr:$src), (iPTR 0))),
8170               (loadv2i64 (add addr:$src, (iPTR 16))),
8171               (iPTR 2)),
8172             (VMOVDQUYrm addr:$src)>;
8173 }
8174
8175 let Predicates = [HasAVX1Only] in {
8176 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8177                                    (iPTR imm)),
8178           (VINSERTF128rr VR256:$src1, VR128:$src2,
8179                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8180 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8181                                    (iPTR imm)),
8182           (VINSERTF128rr VR256:$src1, VR128:$src2,
8183                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8184 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8185                                    (iPTR imm)),
8186           (VINSERTF128rr VR256:$src1, VR128:$src2,
8187                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8188 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8189                                    (iPTR imm)),
8190           (VINSERTF128rr VR256:$src1, VR128:$src2,
8191                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8192
8193 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8194                                    (iPTR imm)),
8195           (VINSERTF128rm VR256:$src1, addr:$src2,
8196                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8197 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8198                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8199                                    (iPTR imm)),
8200           (VINSERTF128rm VR256:$src1, addr:$src2,
8201                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8202 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8203                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8204                                    (iPTR imm)),
8205           (VINSERTF128rm VR256:$src1, addr:$src2,
8206                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8207 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8208                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8209                                    (iPTR imm)),
8210           (VINSERTF128rm VR256:$src1, addr:$src2,
8211                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8212 }
8213
8214 //===----------------------------------------------------------------------===//
8215 // VEXTRACTF128 - Extract packed floating-point values
8216 //
8217 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
8218 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8219           (ins VR256:$src1, u8imm:$src2),
8220           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8221           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8222 let mayStore = 1 in
8223 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8224           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
8225           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8226           []>, Sched<[WriteStore]>, VEX, VEX_L;
8227 }
8228
8229 // AVX1 patterns
8230 let Predicates = [HasAVX] in {
8231 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8232           (v4f32 (VEXTRACTF128rr
8233                     (v8f32 VR256:$src1),
8234                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8235 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8236           (v2f64 (VEXTRACTF128rr
8237                     (v4f64 VR256:$src1),
8238                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8239
8240 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8241                          (iPTR imm))), addr:$dst),
8242           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8243            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8244 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8245                          (iPTR imm))), addr:$dst),
8246           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8247            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8248 }
8249
8250 let Predicates = [HasAVX1Only] in {
8251 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8252           (v2i64 (VEXTRACTF128rr
8253                   (v4i64 VR256:$src1),
8254                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8255 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8256           (v4i32 (VEXTRACTF128rr
8257                   (v8i32 VR256:$src1),
8258                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8259 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8260           (v8i16 (VEXTRACTF128rr
8261                   (v16i16 VR256:$src1),
8262                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8263 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8264           (v16i8 (VEXTRACTF128rr
8265                   (v32i8 VR256:$src1),
8266                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8267
8268 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8269                                 (iPTR imm))), addr:$dst),
8270           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8271            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8272 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8273                                 (iPTR imm))), addr:$dst),
8274           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8275            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8276 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8277                                 (iPTR imm))), addr:$dst),
8278           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8279            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8280 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8281                                 (iPTR imm))), addr:$dst),
8282           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8283            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8284 }
8285
8286 //===----------------------------------------------------------------------===//
8287 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8288 //
8289 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8290                           Intrinsic IntLd, Intrinsic IntLd256,
8291                           Intrinsic IntSt, Intrinsic IntSt256> {
8292   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8293              (ins VR128:$src1, f128mem:$src2),
8294              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8295              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8296              VEX_4V;
8297   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8298              (ins VR256:$src1, f256mem:$src2),
8299              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8300              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8301              VEX_4V, VEX_L;
8302   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8303              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8304              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8305              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8306   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8307              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8308              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8309              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8310 }
8311
8312 let ExeDomain = SSEPackedSingle in
8313 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8314                                  int_x86_avx_maskload_ps,
8315                                  int_x86_avx_maskload_ps_256,
8316                                  int_x86_avx_maskstore_ps,
8317                                  int_x86_avx_maskstore_ps_256>;
8318 let ExeDomain = SSEPackedDouble in
8319 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8320                                  int_x86_avx_maskload_pd,
8321                                  int_x86_avx_maskload_pd_256,
8322                                  int_x86_avx_maskstore_pd,
8323                                  int_x86_avx_maskstore_pd_256>;
8324
8325 //===----------------------------------------------------------------------===//
8326 // VPERMIL - Permute Single and Double Floating-Point Values
8327 //
8328 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8329                       RegisterClass RC, X86MemOperand x86memop_f,
8330                       X86MemOperand x86memop_i, PatFrag i_frag,
8331                       Intrinsic IntVar, ValueType vt> {
8332   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8333              (ins RC:$src1, RC:$src2),
8334              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8335              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8336              Sched<[WriteFShuffle]>;
8337   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8338              (ins RC:$src1, x86memop_i:$src2),
8339              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8340              [(set RC:$dst, (IntVar RC:$src1,
8341                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8342              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8343
8344   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8345              (ins RC:$src1, u8imm:$src2),
8346              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8347              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8348              Sched<[WriteFShuffle]>;
8349   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8350              (ins x86memop_f:$src1, u8imm:$src2),
8351              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8352              [(set RC:$dst,
8353                (vt (X86VPermilpi (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8354              Sched<[WriteFShuffleLd]>;
8355 }
8356
8357 let ExeDomain = SSEPackedSingle in {
8358   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8359                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8360   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8361                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8362 }
8363 let ExeDomain = SSEPackedDouble in {
8364   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8365                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8366   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8367                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8368 }
8369
8370 let Predicates = [HasAVX] in {
8371 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8372           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8373 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8374           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8375 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8376           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8377 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8378           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8379
8380 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8381           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8382 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8383           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8384 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8385                                (i8 imm:$imm))),
8386           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8387 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8388           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8389
8390 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8391           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8392 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8393           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8394 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8395           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8396 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8397           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8398
8399 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8400           (VPERMILPDri VR128:$src1, imm:$imm)>;
8401 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8402           (VPERMILPDmi addr:$src1, imm:$imm)>;
8403 }
8404
8405 //===----------------------------------------------------------------------===//
8406 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8407 //
8408 let ExeDomain = SSEPackedSingle in {
8409 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8410           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8411           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8412           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8413                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8414           Sched<[WriteFShuffle]>;
8415 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8416           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8417           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8418           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8419                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8420           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8421 }
8422
8423 let Predicates = [HasAVX] in {
8424 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8425           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8426 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8427                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8428           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8429 }
8430
8431 let Predicates = [HasAVX1Only] in {
8432 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8433           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8434 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8435           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8436 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8437           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8438 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8439           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8440
8441 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8442                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8443           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8444 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8445                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8446           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8447 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8448                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8449           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8450 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8451                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8452           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8453 }
8454
8455 //===----------------------------------------------------------------------===//
8456 // VZERO - Zero YMM registers
8457 //
8458 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8459             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8460   // Zero All YMM registers
8461   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8462                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8463
8464   // Zero Upper bits of YMM registers
8465   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8466                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8467 }
8468
8469 //===----------------------------------------------------------------------===//
8470 // Half precision conversion instructions
8471 //===----------------------------------------------------------------------===//
8472 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8473   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8474              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8475              [(set RC:$dst, (Int VR128:$src))]>,
8476              T8PD, VEX, Sched<[WriteCvtF2F]>;
8477   let hasSideEffects = 0, mayLoad = 1 in
8478   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8479              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8480              Sched<[WriteCvtF2FLd]>;
8481 }
8482
8483 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8484   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8485                (ins RC:$src1, i32i8imm:$src2),
8486                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8487                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8488                TAPD, VEX, Sched<[WriteCvtF2F]>;
8489   let hasSideEffects = 0, mayStore = 1,
8490       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8491   def mr : Ii8<0x1D, MRMDestMem, (outs),
8492                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8493                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8494                TAPD, VEX;
8495 }
8496
8497 let Predicates = [HasF16C] in {
8498   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8499   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8500   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8501   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8502
8503   // Pattern match vcvtph2ps of a scalar i64 load.
8504   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8505             (VCVTPH2PSrm addr:$src)>;
8506   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8507             (VCVTPH2PSrm addr:$src)>;
8508 }
8509
8510 // Patterns for  matching conversions from float to half-float and vice versa.
8511 let Predicates = [HasF16C] in {
8512   def : Pat<(fp_to_f16 FR32:$src),
8513             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8514               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8515
8516   def : Pat<(f16_to_fp GR16:$src),
8517             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8518               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8519
8520   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8521             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8522               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8523 }
8524
8525 //===----------------------------------------------------------------------===//
8526 // AVX2 Instructions
8527 //===----------------------------------------------------------------------===//
8528
8529 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8530 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8531                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8532                  X86MemOperand x86memop> {
8533   let isCommutable = 1 in
8534   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8535         (ins RC:$src1, RC:$src2, u8imm:$src3),
8536         !strconcat(OpcodeStr,
8537             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8538         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8539         Sched<[WriteBlend]>, VEX_4V;
8540   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8541         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8542         !strconcat(OpcodeStr,
8543             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8544         [(set RC:$dst,
8545           (IntId RC:$src1,
8546            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8547         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8548 }
8549
8550 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8551                                    VR128, loadv2i64, i128mem>;
8552 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8553                                     VR256, loadv4i64, i256mem>, VEX_L;
8554
8555 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8556                   imm:$mask)),
8557           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8558 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8559                   imm:$mask)),
8560           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8561
8562 //===----------------------------------------------------------------------===//
8563 // VPBROADCAST - Load from memory and broadcast to all elements of the
8564 //               destination operand
8565 //
8566 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8567                           X86MemOperand x86memop, PatFrag ld_frag,
8568                           Intrinsic Int128, Intrinsic Int256> {
8569   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8570                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8571                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8572                   Sched<[WriteShuffle]>, VEX;
8573   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8574                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8575                   [(set VR128:$dst,
8576                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8577                   Sched<[WriteLoad]>, VEX;
8578   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8579                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8580                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8581                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8582   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8583                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8584                    [(set VR256:$dst,
8585                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8586                    Sched<[WriteLoad]>, VEX, VEX_L;
8587 }
8588
8589 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8590                                     int_x86_avx2_pbroadcastb_128,
8591                                     int_x86_avx2_pbroadcastb_256>;
8592 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8593                                     int_x86_avx2_pbroadcastw_128,
8594                                     int_x86_avx2_pbroadcastw_256>;
8595 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8596                                     int_x86_avx2_pbroadcastd_128,
8597                                     int_x86_avx2_pbroadcastd_256>;
8598 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8599                                     int_x86_avx2_pbroadcastq_128,
8600                                     int_x86_avx2_pbroadcastq_256>;
8601
8602 let Predicates = [HasAVX2] in {
8603   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8604           (VPBROADCASTBrm addr:$src)>;
8605   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8606           (VPBROADCASTBYrm addr:$src)>;
8607   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8608           (VPBROADCASTWrm addr:$src)>;
8609   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8610           (VPBROADCASTWYrm addr:$src)>;
8611   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8612           (VPBROADCASTDrm addr:$src)>;
8613   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8614           (VPBROADCASTDYrm addr:$src)>;
8615   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8616           (VPBROADCASTQrm addr:$src)>;
8617   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8618           (VPBROADCASTQYrm addr:$src)>;
8619
8620   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8621           (VPBROADCASTBrr VR128:$src)>;
8622   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8623           (VPBROADCASTBYrr VR128:$src)>;
8624   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8625           (VPBROADCASTWrr VR128:$src)>;
8626   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8627           (VPBROADCASTWYrr VR128:$src)>;
8628   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8629           (VPBROADCASTDrr VR128:$src)>;
8630   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8631           (VPBROADCASTDYrr VR128:$src)>;
8632   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8633           (VPBROADCASTQrr VR128:$src)>;
8634   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8635           (VPBROADCASTQYrr VR128:$src)>;
8636   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8637           (VBROADCASTSSrr VR128:$src)>;
8638   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8639           (VBROADCASTSSYrr VR128:$src)>;
8640   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8641           (VPBROADCASTQrr VR128:$src)>;
8642   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8643           (VBROADCASTSDYrr VR128:$src)>;
8644
8645   // Provide aliases for broadcast from the same regitser class that
8646   // automatically does the extract.
8647   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8648             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8649                                                     sub_xmm)))>;
8650   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8651             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8652                                                     sub_xmm)))>;
8653   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8654             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8655                                                     sub_xmm)))>;
8656   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8657             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8658                                                     sub_xmm)))>;
8659   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8660             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8661                                                     sub_xmm)))>;
8662   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8663             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8664                                                     sub_xmm)))>;
8665
8666   // Provide fallback in case the load node that is used in the patterns above
8667   // is used by additional users, which prevents the pattern selection.
8668   let AddedComplexity = 20 in {
8669     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8670               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8671     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8672               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8673     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8674               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8675
8676     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8677               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8678     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8679               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8680     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8681               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8682
8683     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8684           (VPBROADCASTBrr (COPY_TO_REGCLASS
8685                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8686                            VR128))>;
8687     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8688           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8689                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8690                             VR128))>;
8691
8692     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8693           (VPBROADCASTWrr (COPY_TO_REGCLASS
8694                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8695                            VR128))>;
8696     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8697           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8698                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8699                             VR128))>;
8700
8701     // The patterns for VPBROADCASTD are not needed because they would match
8702     // the exact same thing as VBROADCASTSS patterns.
8703
8704     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8705           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8706     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8707   }
8708 }
8709
8710 // AVX1 broadcast patterns
8711 let Predicates = [HasAVX1Only] in {
8712 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8713           (VBROADCASTSSYrm addr:$src)>;
8714 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8715           (VBROADCASTSDYrm addr:$src)>;
8716 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8717           (VBROADCASTSSrm addr:$src)>;
8718 }
8719
8720 let Predicates = [HasAVX] in {
8721   // Provide fallback in case the load node that is used in the patterns above
8722   // is used by additional users, which prevents the pattern selection.
8723   let AddedComplexity = 20 in {
8724   // 128bit broadcasts:
8725   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8726             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8727   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8728             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8729               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8730               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8731   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8732             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8733               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8734               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8735
8736   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8737             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8738   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8739             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8740               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8741               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8742   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8743             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8744               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8745               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8746   }
8747
8748   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8749             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8750 }
8751
8752 //===----------------------------------------------------------------------===//
8753 // VPERM - Permute instructions
8754 //
8755
8756 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8757                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8758   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8759                    (ins VR256:$src1, VR256:$src2),
8760                    !strconcat(OpcodeStr,
8761                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8762                    [(set VR256:$dst,
8763                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8764                    Sched<[Sched]>, VEX_4V, VEX_L;
8765   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8766                    (ins VR256:$src1, i256mem:$src2),
8767                    !strconcat(OpcodeStr,
8768                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8769                    [(set VR256:$dst,
8770                      (OpVT (X86VPermv VR256:$src1,
8771                             (bitconvert (mem_frag addr:$src2)))))]>,
8772                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8773 }
8774
8775 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8776 let ExeDomain = SSEPackedSingle in
8777 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8778
8779 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8780                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8781   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8782                      (ins VR256:$src1, u8imm:$src2),
8783                      !strconcat(OpcodeStr,
8784                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8785                      [(set VR256:$dst,
8786                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8787                      Sched<[Sched]>, VEX, VEX_L;
8788   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8789                      (ins i256mem:$src1, u8imm:$src2),
8790                      !strconcat(OpcodeStr,
8791                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8792                      [(set VR256:$dst,
8793                        (OpVT (X86VPermi (mem_frag addr:$src1),
8794                               (i8 imm:$src2))))]>,
8795                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8796 }
8797
8798 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8799                             WriteShuffle256>, VEX_W;
8800 let ExeDomain = SSEPackedDouble in
8801 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8802                              WriteFShuffle256>, VEX_W;
8803
8804 //===----------------------------------------------------------------------===//
8805 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8806 //
8807 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8808           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8809           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8810           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8811                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8812           VEX_4V, VEX_L;
8813 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8814           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8815           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8816           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8817                              (i8 imm:$src3)))]>,
8818           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8819
8820 let Predicates = [HasAVX2] in {
8821 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8822           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8823 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8824           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8825 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8826           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8827
8828 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8829                   (i8 imm:$imm))),
8830           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8831 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8832                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8833           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8834 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8835                   (i8 imm:$imm))),
8836           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8837 }
8838
8839
8840 //===----------------------------------------------------------------------===//
8841 // VINSERTI128 - Insert packed integer values
8842 //
8843 let hasSideEffects = 0 in {
8844 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8845           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8846           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8847           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8848 let mayLoad = 1 in
8849 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8850           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8851           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8852           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8853 }
8854
8855 let Predicates = [HasAVX2] in {
8856 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8857                                    (iPTR imm)),
8858           (VINSERTI128rr VR256:$src1, VR128:$src2,
8859                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8860 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8861                                    (iPTR imm)),
8862           (VINSERTI128rr VR256:$src1, VR128:$src2,
8863                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8864 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8865                                    (iPTR imm)),
8866           (VINSERTI128rr VR256:$src1, VR128:$src2,
8867                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8868 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8869                                    (iPTR imm)),
8870           (VINSERTI128rr VR256:$src1, VR128:$src2,
8871                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8872
8873 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8874                                    (iPTR imm)),
8875           (VINSERTI128rm VR256:$src1, addr:$src2,
8876                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8877 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8878                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8879                                    (iPTR imm)),
8880           (VINSERTI128rm VR256:$src1, addr:$src2,
8881                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8882 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8883                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8884                                    (iPTR imm)),
8885           (VINSERTI128rm VR256:$src1, addr:$src2,
8886                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8887 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8888                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8889                                    (iPTR imm)),
8890           (VINSERTI128rm VR256:$src1, addr:$src2,
8891                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8892 }
8893
8894 //===----------------------------------------------------------------------===//
8895 // VEXTRACTI128 - Extract packed integer values
8896 //
8897 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8898           (ins VR256:$src1, u8imm:$src2),
8899           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8900           [(set VR128:$dst,
8901             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8902           Sched<[WriteShuffle256]>, VEX, VEX_L;
8903 let hasSideEffects = 0, mayStore = 1 in
8904 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8905           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8906           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8907           Sched<[WriteStore]>, VEX, VEX_L;
8908
8909 let Predicates = [HasAVX2] in {
8910 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8911           (v2i64 (VEXTRACTI128rr
8912                     (v4i64 VR256:$src1),
8913                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8914 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8915           (v4i32 (VEXTRACTI128rr
8916                     (v8i32 VR256:$src1),
8917                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8918 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8919           (v8i16 (VEXTRACTI128rr
8920                     (v16i16 VR256:$src1),
8921                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8922 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8923           (v16i8 (VEXTRACTI128rr
8924                     (v32i8 VR256:$src1),
8925                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8926
8927 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8928                          (iPTR imm))), addr:$dst),
8929           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8930            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8931 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8932                          (iPTR imm))), addr:$dst),
8933           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8934            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8935 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8936                          (iPTR imm))), addr:$dst),
8937           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8938            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8939 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8940                          (iPTR imm))), addr:$dst),
8941           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8942            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8943 }
8944
8945 //===----------------------------------------------------------------------===//
8946 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8947 //
8948 multiclass avx2_pmovmask<string OpcodeStr,
8949                          Intrinsic IntLd128, Intrinsic IntLd256,
8950                          Intrinsic IntSt128, Intrinsic IntSt256> {
8951   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8952              (ins VR128:$src1, i128mem:$src2),
8953              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8954              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8955   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8956              (ins VR256:$src1, i256mem:$src2),
8957              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8958              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8959              VEX_4V, VEX_L;
8960   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8961              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8962              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8963              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8964   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8965              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8966              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8967              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8968 }
8969
8970 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8971                                 int_x86_avx2_maskload_d,
8972                                 int_x86_avx2_maskload_d_256,
8973                                 int_x86_avx2_maskstore_d,
8974                                 int_x86_avx2_maskstore_d_256>;
8975 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8976                                 int_x86_avx2_maskload_q,
8977                                 int_x86_avx2_maskload_q_256,
8978                                 int_x86_avx2_maskstore_q,
8979                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8980
8981 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8982          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8983
8984 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8985          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8986
8987 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8988          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8989
8990 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8991          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8992
8993 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8994          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8995
8996 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8997                              (bc_v8f32 (v8i32 immAllZerosV)))),
8998          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8999
9000 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
9001          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
9002                        VR256:$mask)>;
9003
9004 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
9005          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9006
9007 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
9008          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
9009
9010 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
9011          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
9012                        VR256:$mask)>;
9013
9014 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
9015          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
9016
9017 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
9018                              (bc_v4f32 (v4i32 immAllZerosV)))),
9019          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
9020
9021 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
9022          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
9023                        VR128:$mask)>;
9024
9025 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
9026          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9027
9028 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
9029          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
9030
9031 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
9032          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
9033                        VR128:$mask)>;
9034
9035 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
9036          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9037
9038 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
9039          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
9040
9041 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9042          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9043
9044 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9045                              (v4f64 immAllZerosV))),
9046          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
9047
9048 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
9049          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
9050                        VR256:$mask)>;
9051
9052 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
9053          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9054
9055 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
9056                              (bc_v4i64 (v8i32 immAllZerosV)))),
9057          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
9058
9059 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
9060          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
9061                        VR256:$mask)>;
9062
9063 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
9064          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
9065
9066 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
9067          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
9068
9069 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9070          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9071
9072 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9073                              (v2f64 immAllZerosV))),
9074          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
9075
9076 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
9077          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
9078                        VR128:$mask)>;
9079
9080 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
9081          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9082
9083 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
9084                              (bc_v2i64 (v4i32 immAllZerosV)))),
9085          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
9086
9087 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
9088          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
9089                        VR128:$mask)>;
9090
9091 //===----------------------------------------------------------------------===//
9092 // Variable Bit Shifts
9093 //
9094 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9095                           ValueType vt128, ValueType vt256> {
9096   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9097              (ins VR128:$src1, VR128:$src2),
9098              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9099              [(set VR128:$dst,
9100                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9101              VEX_4V, Sched<[WriteVarVecShift]>;
9102   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9103              (ins VR128:$src1, i128mem:$src2),
9104              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9105              [(set VR128:$dst,
9106                (vt128 (OpNode VR128:$src1,
9107                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9108              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9109   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9110              (ins VR256:$src1, VR256:$src2),
9111              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9112              [(set VR256:$dst,
9113                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9114              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9115   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9116              (ins VR256:$src1, i256mem:$src2),
9117              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9118              [(set VR256:$dst,
9119                (vt256 (OpNode VR256:$src1,
9120                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9121              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9122 }
9123
9124 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9125 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9126 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9127 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9128 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9129
9130 //===----------------------------------------------------------------------===//
9131 // VGATHER - GATHER Operations
9132 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9133                        X86MemOperand memop128, X86MemOperand memop256> {
9134   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9135             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9136             !strconcat(OpcodeStr,
9137               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9138             []>, VEX_4VOp3;
9139   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9140             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9141             !strconcat(OpcodeStr,
9142               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9143             []>, VEX_4VOp3, VEX_L;
9144 }
9145
9146 let mayLoad = 1, Constraints
9147   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9148   in {
9149   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9150   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9151   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9152   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9153
9154   let ExeDomain = SSEPackedDouble in {
9155     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9156     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9157   }
9158
9159   let ExeDomain = SSEPackedSingle in {
9160     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9161     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9162   }
9163 }