[X86] Fold (trunc (i32 (zextload i16))) into vbroadcast.
[oota-llvm.git] / lib / Target / X86 / X86InstrSSE.td
1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 SSE instruction set, defining the instructions,
11 // and properties of the instructions which are needed for code generation,
12 // machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
17   InstrItinClass rr = arg_rr;
18   InstrItinClass rm = arg_rm;
19   // InstrSchedModel info.
20   X86FoldableSchedWrite Sched = WriteFAdd;
21 }
22
23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
24   OpndItins s = arg_s;
25   OpndItins d = arg_d;
26 }
27
28
29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
30   InstrItinClass arg_ri> {
31   InstrItinClass rr = arg_rr;
32   InstrItinClass rm = arg_rm;
33   InstrItinClass ri = arg_ri;
34 }
35
36
37 // scalar
38 let Sched = WriteFAdd in {
39 def SSE_ALU_F32S : OpndItins<
40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
41 >;
42
43 def SSE_ALU_F64S : OpndItins<
44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
45 >;
46 }
47
48 def SSE_ALU_ITINS_S : SizeItins<
49   SSE_ALU_F32S, SSE_ALU_F64S
50 >;
51
52 let Sched = WriteFMul in {
53 def SSE_MUL_F32S : OpndItins<
54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
55 >;
56
57 def SSE_MUL_F64S : OpndItins<
58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
59 >;
60 }
61
62 def SSE_MUL_ITINS_S : SizeItins<
63   SSE_MUL_F32S, SSE_MUL_F64S
64 >;
65
66 let Sched = WriteFDiv in {
67 def SSE_DIV_F32S : OpndItins<
68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
69 >;
70
71 def SSE_DIV_F64S : OpndItins<
72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
73 >;
74 }
75
76 def SSE_DIV_ITINS_S : SizeItins<
77   SSE_DIV_F32S, SSE_DIV_F64S
78 >;
79
80 // parallel
81 let Sched = WriteFAdd in {
82 def SSE_ALU_F32P : OpndItins<
83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
84 >;
85
86 def SSE_ALU_F64P : OpndItins<
87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
88 >;
89 }
90
91 def SSE_ALU_ITINS_P : SizeItins<
92   SSE_ALU_F32P, SSE_ALU_F64P
93 >;
94
95 let Sched = WriteFMul in {
96 def SSE_MUL_F32P : OpndItins<
97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
98 >;
99
100 def SSE_MUL_F64P : OpndItins<
101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
102 >;
103 }
104
105 def SSE_MUL_ITINS_P : SizeItins<
106   SSE_MUL_F32P, SSE_MUL_F64P
107 >;
108
109 let Sched = WriteFDiv in {
110 def SSE_DIV_F32P : OpndItins<
111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
112 >;
113
114 def SSE_DIV_F64P : OpndItins<
115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
116 >;
117 }
118
119 def SSE_DIV_ITINS_P : SizeItins<
120   SSE_DIV_F32P, SSE_DIV_F64P
121 >;
122
123 let Sched = WriteVecLogic in
124 def SSE_VEC_BIT_ITINS_P : OpndItins<
125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
126 >;
127
128 def SSE_BIT_ITINS_P : OpndItins<
129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
130 >;
131
132 let Sched = WriteVecALU in {
133 def SSE_INTALU_ITINS_P : OpndItins<
134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
135 >;
136
137 def SSE_INTALUQ_ITINS_P : OpndItins<
138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
139 >;
140 }
141
142 let Sched = WriteVecIMul in
143 def SSE_INTMUL_ITINS_P : OpndItins<
144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
145 >;
146
147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
149 >;
150
151 def SSE_MOVA_ITINS : OpndItins<
152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
153 >;
154
155 def SSE_MOVU_ITINS : OpndItins<
156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
157 >;
158
159 def SSE_DPPD_ITINS : OpndItins<
160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
161 >;
162
163 def SSE_DPPS_ITINS : OpndItins<
164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
165 >;
166
167 def DEFAULT_ITINS : OpndItins<
168   IIC_ALU_NONMEM, IIC_ALU_MEM
169 >;
170
171 def SSE_EXTRACT_ITINS : OpndItins<
172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
173 >;
174
175 def SSE_INSERT_ITINS : OpndItins<
176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
177 >;
178
179 let Sched = WriteMPSAD in
180 def SSE_MPSADBW_ITINS : OpndItins<
181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
182 >;
183
184 let Sched = WriteVecIMul in
185 def SSE_PMULLD_ITINS : OpndItins<
186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
187 >;
188
189 // Definitions for backward compatibility.
190 // The instructions mapped on these definitions uses a different itinerary
191 // than the actual scheduling model.
192 let Sched = WriteShuffle in
193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
194   IIC_ALU_NONMEM, IIC_ALU_MEM
195 >;
196
197 let Sched = WriteVecIMul in
198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
199   IIC_ALU_NONMEM, IIC_ALU_MEM
200 >;
201
202 let Sched = WriteShuffle in
203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
205 >;
206
207 let Sched = WriteMPSAD in
208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
209   IIC_ALU_NONMEM, IIC_ALU_MEM
210 >;
211
212 let Sched = WriteFBlend in
213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
214   IIC_ALU_NONMEM, IIC_ALU_MEM
215 >;
216
217 let Sched = WriteBlend in
218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
219   IIC_ALU_NONMEM, IIC_ALU_MEM
220 >;
221
222 let Sched = WriteVarBlend in
223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
224   IIC_ALU_NONMEM, IIC_ALU_MEM
225 >;
226
227 let Sched = WriteFBlend in
228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
230 >;
231
232 let Sched = WriteBlend in
233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
235 >;
236
237 //===----------------------------------------------------------------------===//
238 // SSE 1 & 2 Instructions Classes
239 //===----------------------------------------------------------------------===//
240
241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
243                            RegisterClass RC, X86MemOperand x86memop,
244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
245   let isCommutable = 1 in {
246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
247        !if(Is2Addr,
248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
251        Sched<[itins.Sched]>;
252   }
253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
254        !if(Is2Addr,
255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
259 }
260
261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
263                              string asm, string SSEVer, string FPSizeStr,
264                              Operand memopr, ComplexPattern mem_cpat,
265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
266 let isCodeGenOnly = 1 in {
267   def rr_Int : SI_Int<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
268        !if(Is2Addr,
269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
271        [(set RC:$dst, (!cast<Intrinsic>(
272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
273              RC:$src1, RC:$src2))], itins.rr, d>,
274        Sched<[itins.Sched]>;
275   def rm_Int : SI_Int<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
276        !if(Is2Addr,
277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
283 }
284 }
285
286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
288                            RegisterClass RC, ValueType vt,
289                            X86MemOperand x86memop, PatFrag mem_frag,
290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
291   let isCommutable = 1 in
292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
293        !if(Is2Addr,
294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
297        Sched<[itins.Sched]>;
298   let mayLoad = 1 in
299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
300        !if(Is2Addr,
301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
304           itins.rm, d>,
305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
306 }
307
308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
310                                       string OpcodeStr, X86MemOperand x86memop,
311                                       list<dag> pat_rr, list<dag> pat_rm,
312                                       bit Is2Addr = 1> {
313   let isCommutable = 1, hasSideEffects = 0 in
314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
315        !if(Is2Addr,
316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
318        pat_rr, NoItinerary, d>,
319        Sched<[WriteVecLogic]>;
320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
321        !if(Is2Addr,
322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
324        pat_rm, NoItinerary, d>,
325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
326 }
327
328 //===----------------------------------------------------------------------===//
329 //  Non-instruction patterns
330 //===----------------------------------------------------------------------===//
331
332 // A vector extract of the first f32/f64 position is a subregister copy
333 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
335 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
337
338 // A 128-bit subvector extract from the first 256-bit vector position
339 // is a subregister copy that needs no instruction.
340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
344
345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
349
350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
354
355 // A 128-bit subvector insert to the first 256-bit vector position
356 // is a subregister copy that needs no instruction.
357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
370 }
371
372 // Implicitly promote a 32-bit scalar to a vector.
373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
377 // Implicitly promote a 64-bit scalar to a vector.
378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
382
383 // Bitcasts between 128-bit vector types. Return the original type since
384 // no instruction is needed for the conversion
385 let Predicates = [HasSSE2] in {
386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
416 }
417
418 // Bitcasts between 256-bit vector types. Return the original type since
419 // no instruction is needed for the conversion
420 let Predicates = [HasAVX] in {
421   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
422   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
423   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
424   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
425   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
426   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
427   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
428   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
429   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
430   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
431   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
432   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
433   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
434   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
435   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
436   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
437   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
438   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
439   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
440   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
441   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
442   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
443   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
444   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
445   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
446   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
447   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
448   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
449   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
450   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
451 }
452
453 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
454 // This is expanded by ExpandPostRAPseudos.
455 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
456     isPseudo = 1, SchedRW = [WriteZero] in {
457   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
458                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
459   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
460                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
461 }
462
463 //===----------------------------------------------------------------------===//
464 // AVX & SSE - Zero/One Vectors
465 //===----------------------------------------------------------------------===//
466
467 // Alias instruction that maps zero vector to pxor / xorp* for sse.
468 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
469 // swizzled by ExecutionDepsFix to pxor.
470 // We set canFoldAsLoad because this can be converted to a constant-pool
471 // load of an all-zeros value if folding it would be beneficial.
472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
473     isPseudo = 1, SchedRW = [WriteZero] in {
474 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
475                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
476 }
477
478 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
479 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
480 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
481 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
482 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
483
484
485 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
486 // and doesn't need it because on sandy bridge the register is set to zero
487 // at the rename stage without using any execution unit, so SET0PSY
488 // and SET0PDY can be used for vector int instructions without penalty
489 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
490     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
491 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
492                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
493 }
494
495 let Predicates = [HasAVX] in
496   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
497
498 let Predicates = [HasAVX2] in {
499   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
500   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
501   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
502   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
503 }
504
505 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
506 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
507 let Predicates = [HasAVX1Only] in {
508 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
509 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
510           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
511
512 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
513 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
514           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
515
516 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
517 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
518           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
519
520 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
521 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
522           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
523 }
524
525 // We set canFoldAsLoad because this can be converted to a constant-pool
526 // load of an all-ones value if folding it would be beneficial.
527 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
528     isPseudo = 1, SchedRW = [WriteZero] in {
529   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
530                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
531   let Predicates = [HasAVX2] in
532   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
533                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
534 }
535
536
537 //===----------------------------------------------------------------------===//
538 // SSE 1 & 2 - Move FP Scalar Instructions
539 //
540 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
541 // register copies because it's a partial register update; Register-to-register
542 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
543 // that the insert be implementable in terms of a copy, and just mentioned, we
544 // don't use movss/movsd for copies.
545 //===----------------------------------------------------------------------===//
546
547 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
548                          X86MemOperand x86memop, string base_opc,
549                          string asm_opr, Domain d = GenericDomain> {
550   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
551               (ins VR128:$src1, RC:$src2),
552               !strconcat(base_opc, asm_opr),
553               [(set VR128:$dst, (vt (OpNode VR128:$src1,
554                                  (scalar_to_vector RC:$src2))))],
555               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
556
557   // For the disassembler
558   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
559   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
560                   (ins VR128:$src1, RC:$src2),
561                   !strconcat(base_opc, asm_opr),
562                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
563 }
564
565 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
566                       X86MemOperand x86memop, string OpcodeStr,
567                       Domain d = GenericDomain> {
568   // AVX
569   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
570                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
571                               VEX_4V, VEX_LIG;
572
573   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
576                      VEX, VEX_LIG, Sched<[WriteStore]>;
577   // SSE1 & 2
578   let Constraints = "$src1 = $dst" in {
579     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
580                               "\t{$src2, $dst|$dst, $src2}", d>;
581   }
582
583   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
585                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
586                   Sched<[WriteStore]>;
587 }
588
589 // Loading from memory automatically zeroing upper bits.
590 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
591                          PatFrag mem_pat, string OpcodeStr,
592                          Domain d = GenericDomain> {
593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
595                      [(set RC:$dst, (mem_pat addr:$src))],
596                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
599                      [(set RC:$dst, (mem_pat addr:$src))],
600                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
601 }
602
603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
604                         SSEPackedSingle>, XS;
605 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
606                         SSEPackedDouble>, XD;
607
608 let canFoldAsLoad = 1, isReMaterializable = 1 in {
609   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
610                              SSEPackedSingle>, XS;
611
612   let AddedComplexity = 20 in
613     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
614                                SSEPackedDouble>, XD;
615 }
616
617 // Patterns
618 let Predicates = [UseAVX] in {
619   let AddedComplexity = 20 in {
620   // MOVSSrm zeros the high parts of the register; represent this
621   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
624   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
626   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
628
629   // MOVSDrm zeros the high parts of the register; represent this
630   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
631   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
633   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
635   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
637   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
639   def : Pat<(v2f64 (X86vzload addr:$src)),
640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
641
642   // Represent the same patterns above but in the form they appear for
643   // 256-bit types
644   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
645                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
646             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
647   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
648                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
649             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
650   }
651
652   // Extract and store.
653   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
654                    addr:$dst),
655             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
656   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
657                    addr:$dst),
658             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
659
660   // Shuffle with VMOVSS
661   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
662             (VMOVSSrr (v4i32 VR128:$src1),
663                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
664   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
665             (VMOVSSrr (v4f32 VR128:$src1),
666                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
667
668   // 256-bit variants
669   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
670             (SUBREG_TO_REG (i32 0),
671               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
672                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
673               sub_xmm)>;
674   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
675             (SUBREG_TO_REG (i32 0),
676               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
677                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
678               sub_xmm)>;
679
680   // Shuffle with VMOVSD
681   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
682             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
683   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
685   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
687   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
689
690   // 256-bit variants
691   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
692             (SUBREG_TO_REG (i32 0),
693               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
694                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
695               sub_xmm)>;
696   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
697             (SUBREG_TO_REG (i32 0),
698               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
699                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
700               sub_xmm)>;
701
702   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
703   // is during lowering, where it's not possible to recognize the fold cause
704   // it has two uses through a bitcast. One use disappears at isel time and the
705   // fold opportunity reappears.
706   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
707             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
708   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
710   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
712   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
714 }
715
716 let Predicates = [UseSSE1] in {
717   let Predicates = [NoSSE41], AddedComplexity = 15 in {
718   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
719   // MOVSS to the lower bits.
720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
721             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
722   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
723             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
725             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
726   }
727
728   let AddedComplexity = 20 in {
729   // MOVSSrm already zeros the high parts of the register.
730   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
731             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
732   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
734   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
736   }
737
738   // Extract and store.
739   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
740                    addr:$dst),
741             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
742
743   // Shuffle with MOVSS
744   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
745             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
746   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
748 }
749
750 let Predicates = [UseSSE2] in {
751   let Predicates = [NoSSE41], AddedComplexity = 15 in {
752   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
753   // MOVSD to the lower bits.
754   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
755             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
756   }
757
758   let AddedComplexity = 20 in {
759   // MOVSDrm already zeros the high parts of the register.
760   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
762   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
764   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
766   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
768   def : Pat<(v2f64 (X86vzload addr:$src)),
769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
770   }
771
772   // Extract and store.
773   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
774                    addr:$dst),
775             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
776
777   // Shuffle with MOVSD
778   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
780   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
782   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
784   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
786
787   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
788   // is during lowering, where it's not possible to recognize the fold because
789   // it has two uses through a bitcast. One use disappears at isel time and the
790   // fold opportunity reappears.
791   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
792             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
793   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
795   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
797   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
799 }
800
801 //===----------------------------------------------------------------------===//
802 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
803 //===----------------------------------------------------------------------===//
804
805 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
806                             X86MemOperand x86memop, PatFrag ld_frag,
807                             string asm, Domain d,
808                             OpndItins itins,
809                             bit IsReMaterializable = 1> {
810 let hasSideEffects = 0 in
811   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
812               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
813            Sched<[WriteFShuffle]>;
814 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
815   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
816               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
817                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
818            Sched<[WriteLoad]>;
819 }
820
821 let Predicates = [HasAVX, NoVLX] in {
822 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
823                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
824                               PS, VEX;
825 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
826                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
827                               PD, VEX;
828 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
829                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
830                               PS, VEX;
831 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
832                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
833                               PD, VEX;
834
835 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
837                               PS, VEX, VEX_L;
838 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
840                               PD, VEX, VEX_L;
841 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
843                               PS, VEX, VEX_L;
844 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
846                               PD, VEX, VEX_L;
847 }
848
849 let Predicates = [UseSSE1] in {
850 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
851                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
852                               PS;
853 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
854                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
855                               PS;
856 }
857 let Predicates = [UseSSE2] in {
858 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
859                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
860                               PD;
861 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
862                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
863                               PD;
864 }
865
866 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
867 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
868                    "movaps\t{$src, $dst|$dst, $src}",
869                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
870                    IIC_SSE_MOVA_P_MR>, VEX;
871 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
872                    "movapd\t{$src, $dst|$dst, $src}",
873                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
874                    IIC_SSE_MOVA_P_MR>, VEX;
875 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
876                    "movups\t{$src, $dst|$dst, $src}",
877                    [(store (v4f32 VR128:$src), addr:$dst)],
878                    IIC_SSE_MOVU_P_MR>, VEX;
879 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
880                    "movupd\t{$src, $dst|$dst, $src}",
881                    [(store (v2f64 VR128:$src), addr:$dst)],
882                    IIC_SSE_MOVU_P_MR>, VEX;
883 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
884                    "movaps\t{$src, $dst|$dst, $src}",
885                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
886                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
887 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
888                    "movapd\t{$src, $dst|$dst, $src}",
889                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
890                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
891 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
892                    "movups\t{$src, $dst|$dst, $src}",
893                    [(store (v8f32 VR256:$src), addr:$dst)],
894                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
895 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
896                    "movupd\t{$src, $dst|$dst, $src}",
897                    [(store (v4f64 VR256:$src), addr:$dst)],
898                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
899 } // SchedRW
900
901 // For disassembler
902 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
903     SchedRW = [WriteFShuffle] in {
904   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
905                           (ins VR128:$src),
906                           "movaps\t{$src, $dst|$dst, $src}", [],
907                           IIC_SSE_MOVA_P_RR>, VEX;
908   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
909                            (ins VR128:$src),
910                            "movapd\t{$src, $dst|$dst, $src}", [],
911                            IIC_SSE_MOVA_P_RR>, VEX;
912   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
913                            (ins VR128:$src),
914                            "movups\t{$src, $dst|$dst, $src}", [],
915                            IIC_SSE_MOVU_P_RR>, VEX;
916   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
917                            (ins VR128:$src),
918                            "movupd\t{$src, $dst|$dst, $src}", [],
919                            IIC_SSE_MOVU_P_RR>, VEX;
920   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
921                             (ins VR256:$src),
922                             "movaps\t{$src, $dst|$dst, $src}", [],
923                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
924   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
925                             (ins VR256:$src),
926                             "movapd\t{$src, $dst|$dst, $src}", [],
927                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
928   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
929                             (ins VR256:$src),
930                             "movups\t{$src, $dst|$dst, $src}", [],
931                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
932   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
933                             (ins VR256:$src),
934                             "movupd\t{$src, $dst|$dst, $src}", [],
935                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
936 }
937
938 let Predicates = [HasAVX] in {
939 def : Pat<(v8i32 (X86vzmovl
940                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
942 def : Pat<(v4i64 (X86vzmovl
943                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
945 def : Pat<(v8f32 (X86vzmovl
946                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
948 def : Pat<(v4f64 (X86vzmovl
949                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
950           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
951 }
952
953
954 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
955           (VMOVUPSYmr addr:$dst, VR256:$src)>;
956 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
957           (VMOVUPDYmr addr:$dst, VR256:$src)>;
958
959 let SchedRW = [WriteStore] in {
960 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
961                    "movaps\t{$src, $dst|$dst, $src}",
962                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
963                    IIC_SSE_MOVA_P_MR>;
964 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
965                    "movapd\t{$src, $dst|$dst, $src}",
966                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
967                    IIC_SSE_MOVA_P_MR>;
968 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
969                    "movups\t{$src, $dst|$dst, $src}",
970                    [(store (v4f32 VR128:$src), addr:$dst)],
971                    IIC_SSE_MOVU_P_MR>;
972 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
973                    "movupd\t{$src, $dst|$dst, $src}",
974                    [(store (v2f64 VR128:$src), addr:$dst)],
975                    IIC_SSE_MOVU_P_MR>;
976 } // SchedRW
977
978 // For disassembler
979 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
980     SchedRW = [WriteFShuffle] in {
981   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
982                          "movaps\t{$src, $dst|$dst, $src}", [],
983                          IIC_SSE_MOVA_P_RR>;
984   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
985                          "movapd\t{$src, $dst|$dst, $src}", [],
986                          IIC_SSE_MOVA_P_RR>;
987   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
988                          "movups\t{$src, $dst|$dst, $src}", [],
989                          IIC_SSE_MOVU_P_RR>;
990   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
991                          "movupd\t{$src, $dst|$dst, $src}", [],
992                          IIC_SSE_MOVU_P_RR>;
993 }
994
995 let Predicates = [HasAVX] in {
996   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
997             (VMOVUPSmr addr:$dst, VR128:$src)>;
998   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
999             (VMOVUPDmr addr:$dst, VR128:$src)>;
1000 }
1001
1002 let Predicates = [UseSSE1] in
1003   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1004             (MOVUPSmr addr:$dst, VR128:$src)>;
1005 let Predicates = [UseSSE2] in
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (MOVUPDmr addr:$dst, VR128:$src)>;
1008
1009 // Use vmovaps/vmovups for AVX integer load/store.
1010 let Predicates = [HasAVX, NoVLX] in {
1011   // 128-bit load/store
1012   def : Pat<(alignedloadv2i64 addr:$src),
1013             (VMOVAPSrm addr:$src)>;
1014   def : Pat<(loadv2i64 addr:$src),
1015             (VMOVUPSrm addr:$src)>;
1016
1017   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033
1034   // 256-bit load/store
1035   def : Pat<(alignedloadv4i64 addr:$src),
1036             (VMOVAPSYrm addr:$src)>;
1037   def : Pat<(loadv4i64 addr:$src),
1038             (VMOVUPSYrm addr:$src)>;
1039   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055
1056   // Special patterns for storing subvector extracts of lower 128-bits
1057   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1058   def : Pat<(alignedstore (v2f64 (extract_subvector
1059                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(alignedstore (v4f32 (extract_subvector
1062                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(alignedstore (v2i64 (extract_subvector
1065                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(alignedstore (v4i32 (extract_subvector
1068                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(alignedstore (v8i16 (extract_subvector
1071                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(alignedstore (v16i8 (extract_subvector
1074                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076
1077   def : Pat<(store (v2f64 (extract_subvector
1078                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080   def : Pat<(store (v4f32 (extract_subvector
1081                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1082             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1083   def : Pat<(store (v2i64 (extract_subvector
1084                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1085             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1086   def : Pat<(store (v4i32 (extract_subvector
1087                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1088             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1089   def : Pat<(store (v8i16 (extract_subvector
1090                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1091             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1092   def : Pat<(store (v16i8 (extract_subvector
1093                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1094             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1095 }
1096
1097 // Use movaps / movups for SSE integer load / store (one byte shorter).
1098 // The instructions selected below are then converted to MOVDQA/MOVDQU
1099 // during the SSE domain pass.
1100 let Predicates = [UseSSE1] in {
1101   def : Pat<(alignedloadv2i64 addr:$src),
1102             (MOVAPSrm addr:$src)>;
1103   def : Pat<(loadv2i64 addr:$src),
1104             (MOVUPSrm addr:$src)>;
1105
1106   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1107             (MOVAPSmr addr:$dst, VR128:$src)>;
1108   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1115             (MOVUPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122 }
1123
1124 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1125 // bits are disregarded. FIXME: Set encoding to pseudo!
1126 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1127 let isCodeGenOnly = 1 in {
1128   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1129                          "movaps\t{$src, $dst|$dst, $src}",
1130                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1131                          IIC_SSE_MOVA_P_RM>, VEX;
1132   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1133                          "movapd\t{$src, $dst|$dst, $src}",
1134                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1135                          IIC_SSE_MOVA_P_RM>, VEX;
1136   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                        "movaps\t{$src, $dst|$dst, $src}",
1138                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                        IIC_SSE_MOVA_P_RM>;
1140   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                        "movapd\t{$src, $dst|$dst, $src}",
1142                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                        IIC_SSE_MOVA_P_RM>;
1144 }
1145 }
1146
1147 //===----------------------------------------------------------------------===//
1148 // SSE 1 & 2 - Move Low packed FP Instructions
1149 //===----------------------------------------------------------------------===//
1150
1151 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1152                                       string base_opc, string asm_opr,
1153                                       InstrItinClass itin> {
1154   def PSrm : PI<opc, MRMSrcMem,
1155          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1156          !strconcat(base_opc, "s", asm_opr),
1157      [(set VR128:$dst,
1158        (psnode VR128:$src1,
1159               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1160               itin, SSEPackedSingle>, PS,
1161      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1162
1163   def PDrm : PI<opc, MRMSrcMem,
1164          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1165          !strconcat(base_opc, "d", asm_opr),
1166      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))))],
1168               itin, SSEPackedDouble>, PD,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171 }
1172
1173 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1174                                  string base_opc, InstrItinClass itin> {
1175   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1176                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                                     itin>, VEX_4V;
1178
1179 let Constraints = "$src1 = $dst" in
1180   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1181                                     "\t{$src2, $dst|$dst, $src2}",
1182                                     itin>;
1183 }
1184
1185 let AddedComplexity = 20 in {
1186   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1187                                     IIC_SSE_MOV_LH>;
1188 }
1189
1190 let SchedRW = [WriteStore] in {
1191 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlps\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>, VEX;
1196 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1197                    "movlpd\t{$src, $dst|$dst, $src}",
1198                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1199                                  (iPTR 0))), addr:$dst)],
1200                                  IIC_SSE_MOV_LH>, VEX;
1201 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movlps\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1204                                  (iPTR 0))), addr:$dst)],
1205                                  IIC_SSE_MOV_LH>;
1206 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movlpd\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1209                                  (iPTR 0))), addr:$dst)],
1210                                  IIC_SSE_MOV_LH>;
1211 } // SchedRW
1212
1213 let Predicates = [HasAVX] in {
1214   // Shuffle with VMOVLPS
1215   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1216             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219
1220   // Shuffle with VMOVLPD
1221   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1226                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1227             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                    addr:$src1),
1232             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1235             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1236   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1237                    addr:$src1),
1238             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1239   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1240                    addr:$src1),
1241             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1242 }
1243
1244 let Predicates = [UseSSE1] in {
1245   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1246   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1247                                  (iPTR 0))), addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249
1250   // Shuffle with MOVLPS
1251   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1252             (MOVLPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(X86Movlps VR128:$src1,
1256                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (MOVLPSrm VR128:$src1, addr:$src2)>;
1258
1259   // Store patterns
1260   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1261                                       addr:$src1),
1262             (MOVLPSmr addr:$src1, VR128:$src2)>;
1263   def : Pat<(store (v4i32 (X86Movlps
1264                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1265                               addr:$src1),
1266             (MOVLPSmr addr:$src1, VR128:$src2)>;
1267 }
1268
1269 let Predicates = [UseSSE2] in {
1270   // Shuffle with MOVLPD
1271   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1272             (MOVLPDrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1276                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1277             (MOVLPDrm VR128:$src1, addr:$src2)>;
1278
1279   // Store patterns
1280   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1281                            addr:$src1),
1282             (MOVLPDmr addr:$src1, VR128:$src2)>;
1283   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1284                            addr:$src1),
1285             (MOVLPDmr addr:$src1, VR128:$src2)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Hi packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1294                                     IIC_SSE_MOV_LH>;
1295 }
1296
1297 let SchedRW = [WriteStore] in {
1298 // v2f64 extract element 1 is always custom lowered to unpack high to low
1299 // and extract element 0 so the non-store version isn't too horrible.
1300 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1301                    "movhps\t{$src, $dst|$dst, $src}",
1302                    [(store (f64 (vector_extract
1303                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1304                                             (bc_v2f64 (v4f32 VR128:$src))),
1305                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1306 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1307                    "movhpd\t{$src, $dst|$dst, $src}",
1308                    [(store (f64 (vector_extract
1309                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1310                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1311 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1312                    "movhps\t{$src, $dst|$dst, $src}",
1313                    [(store (f64 (vector_extract
1314                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1315                                             (bc_v2f64 (v4f32 VR128:$src))),
1316                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1317 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1318                    "movhpd\t{$src, $dst|$dst, $src}",
1319                    [(store (f64 (vector_extract
1320                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1321                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1322 } // SchedRW
1323
1324 let Predicates = [HasAVX] in {
1325   // VMOVHPS patterns
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1328             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1329   def : Pat<(X86Movlhps VR128:$src1,
1330                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1331             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1332
1333   // VMOVHPD patterns
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347
1348   def : Pat<(store (f64 (vector_extract
1349                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1350                           (iPTR 0))), addr:$dst),
1351             (VMOVHPDmr addr:$dst, VR128:$src)>;
1352 }
1353
1354 let Predicates = [UseSSE1] in {
1355   // MOVHPS patterns
1356   def : Pat<(X86Movlhps VR128:$src1,
1357                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1358             (MOVHPSrm VR128:$src1, addr:$src2)>;
1359   def : Pat<(X86Movlhps VR128:$src1,
1360                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1361             (MOVHPSrm VR128:$src1, addr:$src2)>;
1362 }
1363
1364 let Predicates = [UseSSE2] in {
1365   // MOVHPD patterns
1366
1367   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1368   // is during lowering, where it's not possible to recognize the load fold
1369   // cause it has two uses through a bitcast. One use disappears at isel time
1370   // and the fold opportunity reappears.
1371   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1372                       (scalar_to_vector (loadf64 addr:$src2)))),
1373             (MOVHPDrm VR128:$src1, addr:$src2)>;
1374   // Also handle an i64 load because that may get selected as a faster way to
1375   // load the data.
1376   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1377                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1378             (MOVHPDrm VR128:$src1, addr:$src2)>;
1379
1380   def : Pat<(store (f64 (vector_extract
1381                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1382                           (iPTR 0))), addr:$dst),
1383             (MOVHPDmr addr:$dst, VR128:$src)>;
1384 }
1385
1386 //===----------------------------------------------------------------------===//
1387 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1388 //===----------------------------------------------------------------------===//
1389
1390 let AddedComplexity = 20, Predicates = [UseAVX] in {
1391   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1392                                        (ins VR128:$src1, VR128:$src2),
1393                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                       [(set VR128:$dst,
1395                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1396                         IIC_SSE_MOV_LH>,
1397                       VEX_4V, Sched<[WriteFShuffle]>;
1398   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>,
1404                       VEX_4V, Sched<[WriteFShuffle]>;
1405 }
1406 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1407   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1408                                        (ins VR128:$src1, VR128:$src2),
1409                       "movlhps\t{$src2, $dst|$dst, $src2}",
1410                       [(set VR128:$dst,
1411                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1412                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1413   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1414                                        (ins VR128:$src1, VR128:$src2),
1415                       "movhlps\t{$src2, $dst|$dst, $src2}",
1416                       [(set VR128:$dst,
1417                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1418                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1419 }
1420
1421 let Predicates = [UseAVX] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 let Predicates = [UseSSE1] in {
1434   // MOVLHPS patterns
1435   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1436             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1437   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1439
1440   // MOVHLPS patterns
1441   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1442             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // SSE 1 & 2 - Conversion Instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 def SSE_CVT_PD : OpndItins<
1450   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1451 >;
1452
1453 let Sched = WriteCvtI2F in
1454 def SSE_CVT_PS : OpndItins<
1455   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1456 >;
1457
1458 let Sched = WriteCvtI2F in
1459 def SSE_CVT_Scalar : OpndItins<
1460   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1461 >;
1462
1463 let Sched = WriteCvtF2I in
1464 def SSE_CVT_SS2SI_32 : OpndItins<
1465   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1466 >;
1467
1468 let Sched = WriteCvtF2I in
1469 def SSE_CVT_SS2SI_64 : OpndItins<
1470   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1471 >;
1472
1473 let Sched = WriteCvtF2I in
1474 def SSE_CVT_SD2SI : OpndItins<
1475   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1476 >;
1477
1478 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1479                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1480                      string asm, OpndItins itins> {
1481   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1483                         itins.rr>, Sched<[itins.Sched]>;
1484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1486                         itins.rm>, Sched<[itins.Sched.Folded]>;
1487 }
1488
1489 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                        X86MemOperand x86memop, string asm, Domain d,
1491                        OpndItins itins> {
1492 let hasSideEffects = 0 in {
1493   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1494              [], itins.rr, d>, Sched<[itins.Sched]>;
1495   let mayLoad = 1 in
1496   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1497              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1498 }
1499 }
1500
1501 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1502                           X86MemOperand x86memop, string asm> {
1503 let hasSideEffects = 0, Predicates = [UseAVX] in {
1504   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1505               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1506            Sched<[WriteCvtI2F]>;
1507   let mayLoad = 1 in
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1509               (ins DstRC:$src1, x86memop:$src),
1510               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1511            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1512 } // hasSideEffects = 0
1513 }
1514
1515 let Predicates = [UseAVX] in {
1516 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1517                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SS2SI_32>,
1519                                 XS, VEX, VEX_LIG;
1520 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1521                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1522                                 SSE_CVT_SS2SI_64>,
1523                                 XS, VEX, VEX_W, VEX_LIG;
1524 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1525                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SD2SI>,
1527                                 XD, VEX, VEX_LIG;
1528 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1529                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SD2SI>,
1531                                 XD, VEX, VEX_W, VEX_LIG;
1532
1533 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1537 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1541 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1549 }
1550 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1551 // register, but the same isn't true when only using memory operands,
1552 // provide other assembly "l" and "q" forms to address this explicitly
1553 // where appropriate to do so.
1554 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1555                                   XS, VEX_4V, VEX_LIG;
1556 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1557                                   XS, VEX_4V, VEX_W, VEX_LIG;
1558 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1559                                   XD, VEX_4V, VEX_LIG;
1560 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1561                                   XD, VEX_4V, VEX_W, VEX_LIG;
1562
1563 let Predicates = [UseAVX] in {
1564   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1566   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568
1569   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1570             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1571   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1572             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1574             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1576             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577
1578   def : Pat<(f32 (sint_to_fp GR32:$src)),
1579             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1580   def : Pat<(f32 (sint_to_fp GR64:$src)),
1581             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1582   def : Pat<(f64 (sint_to_fp GR32:$src)),
1583             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR64:$src)),
1585             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1586 }
1587
1588 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1589                       "cvttss2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SS2SI_32>, XS;
1591 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1592                       "cvttss2si\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_SS2SI_64>, XS, REX_W;
1594 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1595                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_SD2SI>, XD;
1597 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1598                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_SD2SI>, XD, REX_W;
1600 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1601                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XS;
1603 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1604                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1605                       SSE_CVT_Scalar>, XS, REX_W;
1606 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1607                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1608                       SSE_CVT_Scalar>, XD;
1609 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1610                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1611                       SSE_CVT_Scalar>, XD, REX_W;
1612
1613 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1617 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1621 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1629
1630 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1631                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1632 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1634
1635 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1636 // and/or XMM operand(s).
1637
1638 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1639                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1640                          string asm, OpndItins itins> {
1641   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1642               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1643               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1644            Sched<[itins.Sched]>;
1645   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1646               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1647               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1648            Sched<[itins.Sched.Folded]>;
1649 }
1650
1651 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1652                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1653                     PatFrag ld_frag, string asm, OpndItins itins,
1654                     bit Is2Addr = 1> {
1655   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1656               !if(Is2Addr,
1657                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1658                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1659               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1660               itins.rr>, Sched<[itins.Sched]>;
1661   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1662               (ins DstRC:$src1, x86memop:$src2),
1663               !if(Is2Addr,
1664                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1665                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1666               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1667               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1668 }
1669
1670 let Predicates = [UseAVX] in {
1671 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1672                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1673                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1674 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1675                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1676                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1677 }
1678 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1679                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1680 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1681                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1682
1683
1684 let isCodeGenOnly = 1 in {
1685   let Predicates = [UseAVX] in {
1686   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1687             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1688             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1689   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1690             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1691             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1692             VEX_W;
1693   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1695             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1696   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1698             SSE_CVT_Scalar, 0>, XD,
1699             VEX_4V, VEX_W;
1700   }
1701   let Constraints = "$src1 = $dst" in {
1702     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1703                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1704                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1705     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1706                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1707                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1708     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1709                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1710                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1711     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1712                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1713                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1714   }
1715 } // isCodeGenOnly = 1
1716
1717 /// SSE 1 Only
1718
1719 // Aliases for intrinsics
1720 let isCodeGenOnly = 1 in {
1721 let Predicates = [UseAVX] in {
1722 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1723                                     ssmem, sse_load_f32, "cvttss2si",
1724                                     SSE_CVT_SS2SI_32>, XS, VEX;
1725 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1726                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1727                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1728                                    XS, VEX, VEX_W;
1729 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1730                                     sdmem, sse_load_f64, "cvttsd2si",
1731                                     SSE_CVT_SD2SI>, XD, VEX;
1732 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1733                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1734                                   "cvttsd2si", SSE_CVT_SD2SI>,
1735                                   XD, VEX, VEX_W;
1736 }
1737 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1738                                     ssmem, sse_load_f32, "cvttss2si",
1739                                     SSE_CVT_SS2SI_32>, XS;
1740 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1742                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1743 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1744                                     sdmem, sse_load_f64, "cvttsd2si",
1745                                     SSE_CVT_SD2SI>, XD;
1746 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1747                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1748                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1749 } // isCodeGenOnly = 1
1750
1751 let Predicates = [UseAVX] in {
1752 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1753                                   ssmem, sse_load_f32, "cvtss2si",
1754                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1755 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1756                                   ssmem, sse_load_f32, "cvtss2si",
1757                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1758 }
1759 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1760                                ssmem, sse_load_f32, "cvtss2si",
1761                                SSE_CVT_SS2SI_32>, XS;
1762 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1763                                  ssmem, sse_load_f32, "cvtss2si",
1764                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1765
1766 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1768                                SSEPackedSingle, SSE_CVT_PS>,
1769                                PS, VEX, Requires<[HasAVX]>;
1770 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1771                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1772                                SSEPackedSingle, SSE_CVT_PS>,
1773                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1774
1775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1777                             SSEPackedSingle, SSE_CVT_PS>,
1778                             PS, Requires<[UseSSE2]>;
1779
1780 let Predicates = [UseAVX] in {
1781 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1785 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1789 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1797 }
1798
1799 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1800                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1803 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1807 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1815
1816 /// SSE 2 Only
1817
1818 // Convert scalar double to scalar single
1819 let hasSideEffects = 0, Predicates = [UseAVX] in {
1820 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1821                        (ins FR64:$src1, FR64:$src2),
1822                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1823                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1824                       Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1827                        (ins FR64:$src1, f64mem:$src2),
1828                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                       [], IIC_SSE_CVT_Scalar_RM>,
1830                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1831                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1835           Requires<[UseAVX]>;
1836
1837 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1839                       [(set FR32:$dst, (fround FR64:$src))],
1840                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1841 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1842                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1843                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1844                       IIC_SSE_CVT_Scalar_RM>,
1845                       XD,
1846                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1847
1848 let isCodeGenOnly = 1 in {
1849 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1850                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1852                        [(set VR128:$dst,
1853                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1854                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1855                        Sched<[WriteCvtF2F]>;
1856 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1858                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1860                                           VR128:$src1, sse_load_f64:$src2))],
1861                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1862                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1863
1864 let Constraints = "$src1 = $dst" in {
1865 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1866                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1868                        [(set VR128:$dst,
1869                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1870                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1871                        Sched<[WriteCvtF2F]>;
1872 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1873                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1874                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1875                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1876                                           VR128:$src1, sse_load_f64:$src2))],
1877                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1878                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1879 }
1880 } // isCodeGenOnly = 1
1881
1882 // Convert scalar single to scalar double
1883 // SSE2 instructions with XS prefix
1884 let hasSideEffects = 0, Predicates = [UseAVX] in {
1885 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1886                     (ins FR32:$src1, FR32:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [], IIC_SSE_CVT_Scalar_RR>,
1889                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1890                     Sched<[WriteCvtF2F]>;
1891 let mayLoad = 1 in
1892 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1893                     (ins FR32:$src1, f32mem:$src2),
1894                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1895                     [], IIC_SSE_CVT_Scalar_RM>,
1896                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1897                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1898 }
1899
1900 def : Pat<(f64 (fextend FR32:$src)),
1901     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1902 def : Pat<(fextend (loadf32 addr:$src)),
1903     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1904
1905 def : Pat<(extloadf32 addr:$src),
1906     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1907     Requires<[UseAVX, OptForSize]>;
1908 def : Pat<(extloadf32 addr:$src),
1909     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1910     Requires<[UseAVX, OptForSpeed]>;
1911
1912 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1913                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1914                    [(set FR64:$dst, (fextend FR32:$src))],
1915                    IIC_SSE_CVT_Scalar_RR>, XS,
1916                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1917 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1918                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1919                    [(set FR64:$dst, (extloadf32 addr:$src))],
1920                    IIC_SSE_CVT_Scalar_RM>, XS,
1921                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1922
1923 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1924 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1925 // combine.
1926 // Since these loads aren't folded into the fextend, we have to match it
1927 // explicitly here.
1928 def : Pat<(fextend (loadf32 addr:$src)),
1929           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1930 def : Pat<(extloadf32 addr:$src),
1931           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1932
1933 let isCodeGenOnly = 1 in {
1934 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1935                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1936                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1937                     [(set VR128:$dst,
1938                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1939                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1940                     Sched<[WriteCvtF2F]>;
1941 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1942                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1943                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1944                     [(set VR128:$dst,
1945                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1946                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1947                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1948 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1949 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1950                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1951                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1954                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1955                     Sched<[WriteCvtF2F]>;
1956 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1957                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1958                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1959                     [(set VR128:$dst,
1960                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1961                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1962                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1963 }
1964 } // isCodeGenOnly = 1
1965
1966 // Convert packed single/double fp to doubleword
1967 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1970                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1971 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst,
1974                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1975                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1976 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1977                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1978                         [(set VR256:$dst,
1979                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1980                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1981 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1982                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                         [(set VR256:$dst,
1984                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1985                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1986 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1988                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1989                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1990 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1991                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1992                      [(set VR128:$dst,
1993                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1995
1996
1997 // Convert Packed Double FP to Packed DW Integers
1998 let Predicates = [HasAVX] in {
1999 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2000 // register, but the same isn't true when using memory operands instead.
2001 // Provide other assembly rr and rm forms to address this explicitly.
2002 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2003                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2004                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2005                        VEX, Sched<[WriteCvtF2I]>;
2006
2007 // XMM only
2008 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2009                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2010 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2011                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2014                        Sched<[WriteCvtF2ILd]>;
2015
2016 // YMM only
2017 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2019                        [(set VR128:$dst,
2020                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2021                        Sched<[WriteCvtF2I]>;
2022 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2023                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst,
2025                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2026                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2027 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2028                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2029 }
2030
2031 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2032                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2033                       [(set VR128:$dst,
2034                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2035                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2036 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2037                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2038                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2039                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2040
2041 // Convert with truncation packed single/double fp to doubleword
2042 // SSE2 packed instructions with XS prefix
2043 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2045                          [(set VR128:$dst,
2046                            (int_x86_sse2_cvttps2dq VR128:$src))],
2047                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2048 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2049                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2050                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2051                                             (loadv4f32 addr:$src)))],
2052                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2053 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2054                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                           [(set VR256:$dst,
2056                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2057                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2058 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2059                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2060                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2061                                              (loadv8f32 addr:$src)))],
2062                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2063                           Sched<[WriteCvtF2ILd]>;
2064
2065 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2066                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2067                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2068                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2069 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2071                        [(set VR128:$dst,
2072                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2073                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2074
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2077             (VCVTDQ2PSrr VR128:$src)>;
2078   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2079             (VCVTDQ2PSrm addr:$src)>;
2080 }
2081
2082 let Predicates = [HasAVX, NoVLX] in {
2083   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2084             (VCVTDQ2PSrr VR128:$src)>;
2085   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2086             (VCVTDQ2PSrm addr:$src)>;
2087
2088   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2089             (VCVTTPS2DQrr VR128:$src)>;
2090   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2091             (VCVTTPS2DQrm addr:$src)>;
2092
2093   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2099             (VCVTTPS2DQYrr VR256:$src)>;
2100   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2101             (VCVTTPS2DQYrm addr:$src)>;
2102 }
2103
2104 let Predicates = [UseSSE2] in {
2105   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2106             (CVTDQ2PSrr VR128:$src)>;
2107   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2108             (CVTDQ2PSrm addr:$src)>;
2109
2110   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2111             (CVTDQ2PSrr VR128:$src)>;
2112   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2113             (CVTDQ2PSrm addr:$src)>;
2114
2115   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2116             (CVTTPS2DQrr VR128:$src)>;
2117   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2118             (CVTTPS2DQrm addr:$src)>;
2119 }
2120
2121 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2122                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2123                         [(set VR128:$dst,
2124                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2125                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2126
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130
2131 // XMM only
2132 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2134 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2135                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2136                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2137                                             (loadv2f64 addr:$src)))],
2138                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2139
2140 // YMM only
2141 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2142                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2143                          [(set VR128:$dst,
2144                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2145                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2146 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2147                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2148                          [(set VR128:$dst,
2149                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2150                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2151 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2152                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2153
2154 let Predicates = [HasAVX, NoVLX] in {
2155   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2156             (VCVTTPD2DQYrr VR256:$src)>;
2157   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2158             (VCVTTPD2DQYrm addr:$src)>;
2159 } // Predicates = [HasAVX]
2160
2161 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2163                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2164                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2165 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2166                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2167                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2168                                         (memopv2f64 addr:$src)))],
2169                                         IIC_SSE_CVT_PD_RM>,
2170                       Sched<[WriteCvtF2ILd]>;
2171
2172 // Convert packed single to packed double
2173 let Predicates = [HasAVX] in {
2174                   // SSE2 instructions without OpSize prefix
2175 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2177                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2180                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2182                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2183 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2184                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2185                      [(set VR256:$dst,
2186                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2187                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2188 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2189                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2190                      [(set VR256:$dst,
2191                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2192                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2193 }
2194
2195 let Predicates = [UseSSE2] in {
2196 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2197                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2198                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2199                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2200 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2201                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2202                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2203                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2204 }
2205
2206 // Convert Packed DW Integers to Packed Double FP
2207 let Predicates = [HasAVX] in {
2208 let hasSideEffects = 0, mayLoad = 1 in
2209 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2212 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2213                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2216                    Sched<[WriteCvtI2F]>;
2217 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2218                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2219                      [(set VR256:$dst,
2220                        (int_x86_avx_cvtdq2_pd_256
2221                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2222                     Sched<[WriteCvtI2FLd]>;
2223 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2227                     Sched<[WriteCvtI2F]>;
2228 }
2229
2230 let hasSideEffects = 0, mayLoad = 1 in
2231 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2233                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2234 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2237                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2238
2239 // AVX register conversion intrinsics
2240 let Predicates = [HasAVX] in {
2241   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2242             (VCVTDQ2PDrr VR128:$src)>;
2243   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2244             (VCVTDQ2PDrm addr:$src)>;
2245
2246   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2247             (VCVTDQ2PDYrr VR128:$src)>;
2248   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2249             (VCVTDQ2PDYrm addr:$src)>;
2250 } // Predicates = [HasAVX]
2251
2252 // SSE2 register conversion intrinsics
2253 let Predicates = [HasSSE2] in {
2254   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2255             (CVTDQ2PDrr VR128:$src)>;
2256   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2257             (CVTDQ2PDrm addr:$src)>;
2258 } // Predicates = [HasSSE2]
2259
2260 // Convert packed double to packed single
2261 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2262 // register, but the same isn't true when using memory operands instead.
2263 // Provide other assembly rr and rm forms to address this explicitly.
2264 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2265                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2266                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2267                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2268
2269 // XMM only
2270 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2271                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2272 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2273                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2274                         [(set VR128:$dst,
2275                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2276                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2277
2278 // YMM only
2279 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2280                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2281                         [(set VR128:$dst,
2282                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2283                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2284 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2285                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2286                         [(set VR128:$dst,
2287                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2288                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2289 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2290                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2291
2292 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2293                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2294                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2295                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2296 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2297                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2298                      [(set VR128:$dst,
2299                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2300                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2301
2302
2303 // AVX 256-bit register conversion intrinsics
2304 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2305 // whenever possible to avoid declaring two versions of each one.
2306 let Predicates = [HasAVX] in {
2307   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2308             (VCVTDQ2PSYrr VR256:$src)>;
2309   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2310             (VCVTDQ2PSYrm addr:$src)>;
2311 }
2312
2313 let Predicates = [HasAVX, NoVLX] in {
2314   // Match fround and fextend for 128/256-bit conversions
2315   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2316             (VCVTPD2PSrr VR128:$src)>;
2317   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2318             (VCVTPD2PSXrm addr:$src)>;
2319   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2320             (VCVTPD2PSYrr VR256:$src)>;
2321   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2322             (VCVTPD2PSYrm addr:$src)>;
2323
2324   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2325             (VCVTPS2PDrr VR128:$src)>;
2326   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2327             (VCVTPS2PDYrr VR128:$src)>;
2328   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2329             (VCVTPS2PDYrm addr:$src)>;
2330 }
2331
2332 let Predicates = [UseSSE2] in {
2333   // Match fround and fextend for 128 conversions
2334   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2335             (CVTPD2PSrr VR128:$src)>;
2336   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2337             (CVTPD2PSrm addr:$src)>;
2338
2339   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2340             (CVTPS2PDrr VR128:$src)>;
2341 }
2342
2343 //===----------------------------------------------------------------------===//
2344 // SSE 1 & 2 - Compare Instructions
2345 //===----------------------------------------------------------------------===//
2346
2347 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2348 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2349                             Operand CC, SDNode OpNode, ValueType VT,
2350                             PatFrag ld_frag, string asm, string asm_alt,
2351                             OpndItins itins, ImmLeaf immLeaf> {
2352   def rr : SIi8<0xC2, MRMSrcReg,
2353                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2354                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2355                 itins.rr>, Sched<[itins.Sched]>;
2356   def rm : SIi8<0xC2, MRMSrcMem,
2357                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2358                 [(set RC:$dst, (OpNode (VT RC:$src1),
2359                                          (ld_frag addr:$src2), immLeaf:$cc))],
2360                                          itins.rm>,
2361            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2362
2363   // Accept explicit immediate argument form instead of comparison code.
2364   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2365     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2366                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2367                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2368     let mayLoad = 1 in
2369     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2370                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2371                       IIC_SSE_ALU_F32S_RM>,
2372                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2373   }
2374 }
2375
2376 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2377                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2378                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2379                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2380 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2381                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2382                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2383                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2384                  XD, VEX_4V, VEX_LIG;
2385
2386 let Constraints = "$src1 = $dst" in {
2387   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2388                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2389                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2390                   i8immZExt3>, XS;
2391   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2392                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2393                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2394                   SSE_ALU_F64S, i8immZExt3>, XD;
2395 }
2396
2397 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2398                          Intrinsic Int, string asm, OpndItins itins,
2399                          ImmLeaf immLeaf> {
2400   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2401                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2402                         [(set VR128:$dst, (Int VR128:$src1,
2403                                                VR128:$src, immLeaf:$cc))],
2404                                                itins.rr>,
2405            Sched<[itins.Sched]>;
2406   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2407                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2408                         [(set VR128:$dst, (Int VR128:$src1,
2409                                                (load addr:$src), immLeaf:$cc))],
2410                                                itins.rm>,
2411            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2412 }
2413
2414 let isCodeGenOnly = 1 in {
2415   // Aliases to match intrinsics which expect XMM operand(s).
2416   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2417                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2418                        SSE_ALU_F32S, i8immZExt5>,
2419                        XS, VEX_4V;
2420   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2421                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2422                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2423                        XD, VEX_4V;
2424   let Constraints = "$src1 = $dst" in {
2425     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2426                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2427                          SSE_ALU_F32S, i8immZExt3>, XS;
2428     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2429                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2430                          SSE_ALU_F64S, i8immZExt3>,
2431                          XD;
2432 }
2433 }
2434
2435
2436 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2437 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2438                             ValueType vt, X86MemOperand x86memop,
2439                             PatFrag ld_frag, string OpcodeStr> {
2440   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2441                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2442                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2443                      IIC_SSE_COMIS_RR>,
2444           Sched<[WriteFAdd]>;
2445   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2446                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2447                      [(set EFLAGS, (OpNode (vt RC:$src1),
2448                                            (ld_frag addr:$src2)))],
2449                                            IIC_SSE_COMIS_RM>,
2450           Sched<[WriteFAddLd, ReadAfterLd]>;
2451 }
2452
2453 let Defs = [EFLAGS] in {
2454   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2455                                   "ucomiss">, PS, VEX, VEX_LIG;
2456   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2457                                   "ucomisd">, PD, VEX, VEX_LIG;
2458   let Pattern = []<dag> in {
2459     defm VCOMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2460                                     "comiss">, PS, VEX, VEX_LIG;
2461     defm VCOMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2462                                     "comisd">, PD, VEX, VEX_LIG;
2463   }
2464
2465   let isCodeGenOnly = 1 in {
2466     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2467                               load, "ucomiss">, PS, VEX;
2468     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2469                               load, "ucomisd">, PD, VEX;
2470
2471     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2472                               load, "comiss">, PS, VEX;
2473     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2474                               load, "comisd">, PD, VEX;
2475   }
2476   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2477                                   "ucomiss">, PS;
2478   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2479                                   "ucomisd">, PD;
2480
2481   let Pattern = []<dag> in {
2482     defm COMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2483                                     "comiss">, PS;
2484     defm COMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2485                                     "comisd">, PD;
2486   }
2487
2488   let isCodeGenOnly = 1 in {
2489     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2490                                 load, "ucomiss">, PS;
2491     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2492                                 load, "ucomisd">, PD;
2493
2494     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2495                                     "comiss">, PS;
2496     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2497                                     "comisd">, PD;
2498   }
2499 } // Defs = [EFLAGS]
2500
2501 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2502 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2503                             Operand CC, Intrinsic Int, string asm,
2504                             string asm_alt, Domain d, ImmLeaf immLeaf,
2505                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2506   let isCommutable = 1 in
2507   def rri : PIi8<0xC2, MRMSrcReg,
2508              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2509              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2510              itins.rr, d>,
2511             Sched<[WriteFAdd]>;
2512   def rmi : PIi8<0xC2, MRMSrcMem,
2513              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2514              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2515              itins.rm, d>,
2516             Sched<[WriteFAddLd, ReadAfterLd]>;
2517
2518   // Accept explicit immediate argument form instead of comparison code.
2519   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2520     def rri_alt : PIi8<0xC2, MRMSrcReg,
2521                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2522                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2523     let mayLoad = 1 in
2524     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2525                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2526                asm_alt, [], itins.rm, d>,
2527                Sched<[WriteFAddLd, ReadAfterLd]>;
2528   }
2529 }
2530
2531 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2532                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2533                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2534                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2535 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2536                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2537                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2538                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2539 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2540                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2541                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2542                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2543 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2544                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2545                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2546                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2547 let Constraints = "$src1 = $dst" in {
2548   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2549                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2550                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2551                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2552   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2553                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2554                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2555                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2556 }
2557
2558 let Predicates = [HasAVX] in {
2559 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2560           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2561 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2562           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2564           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2565 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2566           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2567
2568 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2569           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2570 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2571           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2572 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2573           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2574 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2575           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2576 }
2577
2578 let Predicates = [UseSSE1] in {
2579 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2580           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2581 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2582           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2583 }
2584
2585 let Predicates = [UseSSE2] in {
2586 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2587           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2588 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2589           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2590 }
2591
2592 //===----------------------------------------------------------------------===//
2593 // SSE 1 & 2 - Shuffle Instructions
2594 //===----------------------------------------------------------------------===//
2595
2596 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2597 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2598                          ValueType vt, string asm, PatFrag mem_frag,
2599                          Domain d> {
2600   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2601                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2602                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2603                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2604             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2605   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2606                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2607                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2608                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2609             Sched<[WriteFShuffle]>;
2610 }
2611
2612 let Predicates = [HasAVX, NoVLX] in {
2613   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2614            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2615            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2616   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2617            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2618            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2619   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2620            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2621            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2622   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2623            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2624            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2625 }
2626 let Constraints = "$src1 = $dst" in {
2627   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2628                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2629                     memopv4f32, SSEPackedSingle>, PS;
2630   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2631                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2632                     memopv2f64, SSEPackedDouble>, PD;
2633 }
2634
2635 let Predicates = [HasAVX, NoVLX] in {
2636   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2637                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2638             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2639   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2640             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2641
2642   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2643                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2644             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2645   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2646             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2647
2648   // 256-bit patterns
2649   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2650             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2651   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2652                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2653             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2654
2655   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2656             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2657   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2658                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2659             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2660 }
2661
2662 let Predicates = [UseSSE1] in {
2663   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2664                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2665             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2666   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2667             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2668 }
2669
2670 let Predicates = [UseSSE2] in {
2671   // Generic SHUFPD patterns
2672   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2673                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2674             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2675   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2676             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2677 }
2678
2679 //===----------------------------------------------------------------------===//
2680 // SSE 1 & 2 - Unpack FP Instructions
2681 //===----------------------------------------------------------------------===//
2682
2683 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2684 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2685                                    PatFrag mem_frag, RegisterClass RC,
2686                                    X86MemOperand x86memop, string asm,
2687                                    Domain d> {
2688     def rr : PI<opc, MRMSrcReg,
2689                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2690                 asm, [(set RC:$dst,
2691                            (vt (OpNode RC:$src1, RC:$src2)))],
2692                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2693     def rm : PI<opc, MRMSrcMem,
2694                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2695                 asm, [(set RC:$dst,
2696                            (vt (OpNode RC:$src1,
2697                                        (mem_frag addr:$src2))))],
2698                                        IIC_SSE_UNPCK, d>,
2699              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2700 }
2701
2702 let Predicates = [HasAVX, NoVLX] in {
2703 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2704       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedSingle>, PS, VEX_4V;
2706 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2707       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2708                      SSEPackedDouble>, PD, VEX_4V;
2709 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2710       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2711                      SSEPackedSingle>, PS, VEX_4V;
2712 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2713       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2714                      SSEPackedDouble>, PD, VEX_4V;
2715
2716 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2717       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2718                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2719 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2720       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2721                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2722 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2723       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2724                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2725 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2726       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2727                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2728 }// Predicates = [HasAVX, NoVLX]
2729 let Constraints = "$src1 = $dst" in {
2730   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2731         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2732                        SSEPackedSingle>, PS;
2733   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2734         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2735                        SSEPackedDouble>, PD;
2736   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2737         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2738                        SSEPackedSingle>, PS;
2739   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2740         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2741                        SSEPackedDouble>, PD;
2742 } // Constraints = "$src1 = $dst"
2743
2744 let Predicates = [HasAVX1Only] in {
2745   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2746             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2747   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2748             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2749   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2750             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2751   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2752             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2753
2754   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2755             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2756   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2757             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2758   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2759             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2760   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2761             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2762 }
2763
2764 //===----------------------------------------------------------------------===//
2765 // SSE 1 & 2 - Extract Floating-Point Sign mask
2766 //===----------------------------------------------------------------------===//
2767
2768 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2769 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2770                                 Domain d> {
2771   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2773               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2774               Sched<[WriteVecLogic]>;
2775 }
2776
2777 let Predicates = [HasAVX] in {
2778   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2779                                         "movmskps", SSEPackedSingle>, PS, VEX;
2780   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2781                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2782   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2783                                         "movmskps", SSEPackedSingle>, PS,
2784                                         VEX, VEX_L;
2785   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2786                                         "movmskpd", SSEPackedDouble>, PD,
2787                                         VEX, VEX_L;
2788
2789   def : Pat<(i32 (X86fgetsign FR32:$src)),
2790             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2791   def : Pat<(i64 (X86fgetsign FR32:$src)),
2792             (SUBREG_TO_REG (i64 0),
2793              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2794   def : Pat<(i32 (X86fgetsign FR64:$src)),
2795             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2796   def : Pat<(i64 (X86fgetsign FR64:$src)),
2797             (SUBREG_TO_REG (i64 0),
2798              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2799 }
2800
2801 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2802                                      SSEPackedSingle>, PS;
2803 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2804                                      SSEPackedDouble>, PD;
2805
2806 def : Pat<(i32 (X86fgetsign FR32:$src)),
2807           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2808       Requires<[UseSSE1]>;
2809 def : Pat<(i64 (X86fgetsign FR32:$src)),
2810           (SUBREG_TO_REG (i64 0),
2811            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2812       Requires<[UseSSE1]>;
2813 def : Pat<(i32 (X86fgetsign FR64:$src)),
2814           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2815       Requires<[UseSSE2]>;
2816 def : Pat<(i64 (X86fgetsign FR64:$src)),
2817           (SUBREG_TO_REG (i64 0),
2818            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2819       Requires<[UseSSE2]>;
2820
2821 //===---------------------------------------------------------------------===//
2822 // SSE2 - Packed Integer Logical Instructions
2823 //===---------------------------------------------------------------------===//
2824
2825 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2826
2827 /// PDI_binop_rm - Simple SSE2 binary operator.
2828 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2829                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2830                         X86MemOperand x86memop, OpndItins itins,
2831                         bit IsCommutable, bit Is2Addr> {
2832   let isCommutable = IsCommutable in
2833   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2834        (ins RC:$src1, RC:$src2),
2835        !if(Is2Addr,
2836            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2837            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2838        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2839        Sched<[itins.Sched]>;
2840   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2841        (ins RC:$src1, x86memop:$src2),
2842        !if(Is2Addr,
2843            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2844            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2845        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2846                                      (bitconvert (memop_frag addr:$src2)))))],
2847                                      itins.rm>,
2848        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2849 }
2850 } // ExeDomain = SSEPackedInt
2851
2852 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2853                          ValueType OpVT128, ValueType OpVT256,
2854                          OpndItins itins, bit IsCommutable = 0, Predicate prd> {
2855 let Predicates = [HasAVX, prd] in
2856   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2857                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2858
2859 let Constraints = "$src1 = $dst" in
2860   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2861                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2862
2863 let Predicates = [HasAVX2, prd] in
2864   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2865                                OpVT256, VR256, loadv4i64, i256mem, itins,
2866                                IsCommutable, 0>, VEX_4V, VEX_L;
2867 }
2868
2869 // These are ordered here for pattern ordering requirements with the fp versions
2870
2871 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2872                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2873 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2874                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2875 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2876                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2877 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2878                            SSE_VEC_BIT_ITINS_P, 0, NoVLX>;
2879
2880 //===----------------------------------------------------------------------===//
2881 // SSE 1 & 2 - Logical Instructions
2882 //===----------------------------------------------------------------------===//
2883
2884 // Multiclass for scalars using the X86 logical operation aliases for FP.
2885 multiclass sse12_fp_packed_scalar_logical_alias<
2886     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2887   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2888                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2889                 PS, VEX_4V;
2890
2891   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2892                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2893                 PD, VEX_4V;
2894
2895   let Constraints = "$src1 = $dst" in {
2896     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2897                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2898
2899     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2900                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2901   }
2902 }
2903
2904 let isCodeGenOnly = 1 in {
2905   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2906                 SSE_BIT_ITINS_P>;
2907   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2908                 SSE_BIT_ITINS_P>;
2909   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2910                 SSE_BIT_ITINS_P>;
2911
2912   let isCommutable = 0 in
2913     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2914                   SSE_BIT_ITINS_P>;
2915 }
2916
2917 // Multiclass for vectors using the X86 logical operation aliases for FP.
2918 multiclass sse12_fp_packed_vector_logical_alias<
2919     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2920   let Predicates = [HasAVX, NoVLX] in {
2921   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2922               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2923               PS, VEX_4V;
2924
2925   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2926         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2927         PD, VEX_4V;
2928
2929   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2930         VR256, v8f32, f256mem, loadv8f32, SSEPackedSingle, itins, 0>,
2931         PS, VEX_4V, VEX_L;
2932         
2933   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2934         VR256, v4f64, f256mem, loadv4f64, SSEPackedDouble, itins, 0>,
2935         PD, VEX_4V, VEX_L;
2936   }
2937
2938   let Constraints = "$src1 = $dst" in {
2939     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2940                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2941                 PS;
2942
2943     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2944                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2945                 PD;
2946   }
2947 }
2948
2949 let isCodeGenOnly = 1 in {
2950   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2951                 SSE_BIT_ITINS_P>;
2952   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2953                 SSE_BIT_ITINS_P>;
2954   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2955                 SSE_BIT_ITINS_P>;
2956
2957   let isCommutable = 0 in
2958     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2959                   SSE_BIT_ITINS_P>;
2960 }
2961
2962 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2963 ///
2964 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2965                                    SDNode OpNode> {
2966   let Predicates = [HasAVX, NoVLX] in {
2967   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2968         !strconcat(OpcodeStr, "ps"), f256mem,
2969         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2970         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2971                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2972
2973   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2974         !strconcat(OpcodeStr, "pd"), f256mem,
2975         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2976                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2977         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2978                                   (loadv4i64 addr:$src2)))], 0>,
2979                                   PD, VEX_4V, VEX_L;
2980
2981   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2982   // are all promoted to v2i64, and the patterns are covered by the int
2983   // version. This is needed in SSE only, because v2i64 isn't supported on
2984   // SSE1, but only on SSE2.
2985   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2986        !strconcat(OpcodeStr, "ps"), f128mem, [],
2987        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2988                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2989
2990   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2991        !strconcat(OpcodeStr, "pd"), f128mem,
2992        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2993                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2994        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2995                                  (loadv2i64 addr:$src2)))], 0>,
2996                                                  PD, VEX_4V;
2997   }
2998
2999   let Constraints = "$src1 = $dst" in {
3000     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
3001          !strconcat(OpcodeStr, "ps"), f128mem,
3002          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
3003          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
3004                                    (memopv2i64 addr:$src2)))]>, PS;
3005
3006     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
3007          !strconcat(OpcodeStr, "pd"), f128mem,
3008          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3009                                    (bc_v2i64 (v2f64 VR128:$src2))))],
3010          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3011                                    (memopv2i64 addr:$src2)))]>, PD;
3012   }
3013 }
3014
3015 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
3016 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3017 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3018 let isCommutable = 0 in
3019   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3020
3021 // AVX1 requires type coercions in order to fold loads directly into logical
3022 // operations.
3023 let Predicates = [HasAVX1Only] in {
3024   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3025             (VANDPSYrm VR256:$src1, addr:$src2)>;
3026   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3027             (VORPSYrm VR256:$src1, addr:$src2)>;
3028   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3029             (VXORPSYrm VR256:$src1, addr:$src2)>;
3030   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3031             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3032 }
3033
3034 //===----------------------------------------------------------------------===//
3035 // SSE 1 & 2 - Arithmetic Instructions
3036 //===----------------------------------------------------------------------===//
3037
3038 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3039 /// vector forms.
3040 ///
3041 /// In addition, we also have a special variant of the scalar form here to
3042 /// represent the associated intrinsic operation.  This form is unlike the
3043 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3044 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3045 ///
3046 /// These three forms can each be reg+reg or reg+mem.
3047 ///
3048
3049 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3050 /// classes below
3051 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3052                                   SDNode OpNode, SizeItins itins> {
3053   let Predicates = [HasAVX, NoVLX] in {
3054   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3055                                VR128, v4f32, f128mem, loadv4f32,
3056                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3057   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3058                                VR128, v2f64, f128mem, loadv2f64,
3059                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3060
3061   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3062                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3063                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3064   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3065                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3066                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3067   }
3068
3069   let Constraints = "$src1 = $dst" in {
3070     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3071                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3072                               itins.s>, PS;
3073     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3074                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3075                               itins.d>, PD;
3076   }
3077 }
3078
3079 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3080                                   SizeItins itins> {
3081   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3082                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3083                          XS, VEX_4V, VEX_LIG;
3084   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3085                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3086                          XD, VEX_4V, VEX_LIG;
3087
3088   let Constraints = "$src1 = $dst" in {
3089     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3090                               OpNode, FR32, f32mem, SSEPackedSingle,
3091                               itins.s>, XS;
3092     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3093                               OpNode, FR64, f64mem, SSEPackedDouble,
3094                               itins.d>, XD;
3095   }
3096 }
3097
3098 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3099                                       SizeItins itins> {
3100   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3101                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3102                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3103   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3104                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3105                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3106
3107   let Constraints = "$src1 = $dst" in {
3108     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3109                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3110                    SSEPackedSingle, itins.s>, XS;
3111     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3112                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3113                    SSEPackedDouble, itins.d>, XD;
3114   }
3115 }
3116
3117 // Binary Arithmetic instructions
3118 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3119            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3120            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3121 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3122            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,