lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 245   let isCommutable = 1 in {
 246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
 251        Sched<[itins.Sched]>;
 252   }
 253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 254        !if(Is2Addr,
 255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
 258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 259 }
 260
 261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 263                              string asm, string SSEVer, string FPSizeStr,
 264                              Operand memopr, ComplexPattern mem_cpat,
 265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
 266 let isCodeGenOnly = 1 in {
 267   def rr_Int : SI_Int<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 268        !if(Is2Addr,
 269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        [(set RC:$dst, (!cast<Intrinsic>(
 272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 273              RC:$src1, RC:$src2))], itins.rr, d>,
 274        Sched<[itins.Sched]>;
 275   def rm_Int : SI_Int<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 276        !if(Is2Addr,
 277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
 282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 283 }
 284 }
 285
 286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 288                            RegisterClass RC, ValueType vt,
 289                            X86MemOperand x86memop, PatFrag mem_frag,
 290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 291   let isCommutable = 1 in
 292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 293        !if(Is2Addr,
 294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 297        Sched<[itins.Sched]>;
 298   let mayLoad = 1 in
 299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 300        !if(Is2Addr,
 301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 304           itins.rm, d>,
 305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 306 }
 307
 308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 310                                       string OpcodeStr, X86MemOperand x86memop,
 311                                       list<dag> pat_rr, list<dag> pat_rm,
 312                                       bit Is2Addr = 1> {
 313   let isCommutable = 1, hasSideEffects = 0 in
 314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 315        !if(Is2Addr,
 316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 318        pat_rr, NoItinerary, d>,
 319        Sched<[WriteVecLogic]>;
 320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 321        !if(Is2Addr,
 322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 324        pat_rm, NoItinerary, d>,
 325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //  Non-instruction patterns
 330 //===----------------------------------------------------------------------===//
 331
 332 // A vector extract of the first f32/f64 position is a subregister copy
 333 def : Pat<(f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
 334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 335 def : Pat<(f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 337
 338 // A 128-bit subvector extract from the first 256-bit vector position
 339 // is a subregister copy that needs no instruction.
 340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 344
 345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 349
 350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 354
 355 // A 128-bit subvector insert to the first 256-bit vector position
 356 // is a subregister copy that needs no instruction.
 357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 }
 371
 372 // Implicitly promote a 32-bit scalar to a vector.
 373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 // Implicitly promote a 64-bit scalar to a vector.
 378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382
 383 // Bitcasts between 128-bit vector types. Return the original type since
 384 // no instruction is needed for the conversion
 385 let Predicates = [HasSSE2] in {
 386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(f128  (bitconvert (i128  FR128:$src))), (f128  FR128:$src)>;
 417   def : Pat<(i128  (bitconvert (f128  FR128:$src))), (i128  FR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr, Domain d = GenericDomain> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr,
 569                       Domain d = GenericDomain> {
 570   // AVX
 571   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 572                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 573                               VEX_4V, VEX_LIG;
 574
 575   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 576                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 577                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 578                      VEX, VEX_LIG, Sched<[WriteStore]>;
 579   // SSE1 & 2
 580   let Constraints = "$src1 = $dst" in {
 581     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 582                               "\t{$src2, $dst|$dst, $src2}", d>;
 583   }
 584
 585   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 586                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 587                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 588                   Sched<[WriteStore]>;
 589 }
 590
 591 // Loading from memory automatically zeroing upper bits.
 592 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 593                          PatFrag mem_pat, string OpcodeStr,
 594                          Domain d = GenericDomain> {
 595   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 596                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 597                      [(set RC:$dst, (mem_pat addr:$src))],
 598                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 599   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 600                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 601                      [(set RC:$dst, (mem_pat addr:$src))],
 602                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 603 }
 604
 605 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 606                         SSEPackedSingle>, XS;
 607 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 608                         SSEPackedDouble>, XD;
 609
 610 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 611   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 612                              SSEPackedSingle>, XS;
 613
 614   let AddedComplexity = 20 in
 615     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 616                                SSEPackedDouble>, XD;
 617 }
 618
 619 // Patterns
 620 let Predicates = [UseAVX] in {
 621   let AddedComplexity = 20 in {
 622   // MOVSSrm zeros the high parts of the register; represent this
 623   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 629             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 630
 631   // MOVSDrm zeros the high parts of the register; represent this
 632   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 633   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641   def : Pat<(v2f64 (X86vzload addr:$src)),
 642             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 643
 644   // Represent the same patterns above but in the form they appear for
 645   // 256-bit types
 646   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 647                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 649   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 650                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 651             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 652   }
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold because
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let hasSideEffects = 0 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 941           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 942 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 943           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 944
 945 let SchedRW = [WriteStore] in {
 946 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movaps\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movapd\t{$src, $dst|$dst, $src}",
 952                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVA_P_MR>;
 954 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movups\t{$src, $dst|$dst, $src}",
 956                    [(store (v4f32 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 959                    "movupd\t{$src, $dst|$dst, $src}",
 960                    [(store (v2f64 VR128:$src), addr:$dst)],
 961                    IIC_SSE_MOVU_P_MR>;
 962 } // SchedRW
 963
 964 // For disassembler
 965 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 966     SchedRW = [WriteFShuffle] in {
 967   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 968                          "movaps\t{$src, $dst|$dst, $src}", [],
 969                          IIC_SSE_MOVA_P_RR>;
 970   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 971                          "movapd\t{$src, $dst|$dst, $src}", [],
 972                          IIC_SSE_MOVA_P_RR>;
 973   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 974                          "movups\t{$src, $dst|$dst, $src}", [],
 975                          IIC_SSE_MOVU_P_RR>;
 976   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 977                          "movupd\t{$src, $dst|$dst, $src}", [],
 978                          IIC_SSE_MOVU_P_RR>;
 979 }
 980
 981 let Predicates = [HasAVX] in {
 982   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 983             (VMOVUPSmr addr:$dst, VR128:$src)>;
 984   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 985             (VMOVUPDmr addr:$dst, VR128:$src)>;
 986 }
 987
 988 let Predicates = [UseSSE1] in
 989   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 990             (MOVUPSmr addr:$dst, VR128:$src)>;
 991 let Predicates = [UseSSE2] in
 992   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 993             (MOVUPDmr addr:$dst, VR128:$src)>;
 994
 995 // Use vmovaps/vmovups for AVX integer load/store.
 996 let Predicates = [HasAVX, NoVLX] in {
 997   // 128-bit load/store
 998   def : Pat<(alignedloadv2i64 addr:$src),
 999             (VMOVAPSrm addr:$src)>;
1000   def : Pat<(loadv2i64 addr:$src),
1001             (VMOVUPSrm addr:$src)>;
1002
1003   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1004             (VMOVAPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1006             (VMOVAPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1008             (VMOVAPSmr addr:$dst, VR128:$src)>;
1009   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1010             (VMOVAPSmr addr:$dst, VR128:$src)>;
1011   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1012             (VMOVUPSmr addr:$dst, VR128:$src)>;
1013   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1014             (VMOVUPSmr addr:$dst, VR128:$src)>;
1015   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1016             (VMOVUPSmr addr:$dst, VR128:$src)>;
1017   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1018             (VMOVUPSmr addr:$dst, VR128:$src)>;
1019
1020   // 256-bit load/store
1021   def : Pat<(alignedloadv4i64 addr:$src),
1022             (VMOVAPSYrm addr:$src)>;
1023   def : Pat<(loadv4i64 addr:$src),
1024             (VMOVUPSYrm addr:$src)>;
1025   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1026             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1028             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1030             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1031   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1032             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1033   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1034             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1035   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1036             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1037   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1038             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1039   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1040             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1041
1042   // Special patterns for storing subvector extracts of lower 128-bits
1043   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1044   def : Pat<(alignedstore (v2f64 (extract_subvector
1045                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1046             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1047   def : Pat<(alignedstore (v4f32 (extract_subvector
1048                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1049             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1050   def : Pat<(alignedstore (v2i64 (extract_subvector
1051                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1052             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1053   def : Pat<(alignedstore (v4i32 (extract_subvector
1054                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1055             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1056   def : Pat<(alignedstore (v8i16 (extract_subvector
1057                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1058             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1059   def : Pat<(alignedstore (v16i8 (extract_subvector
1060                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1061             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1062
1063   def : Pat<(store (v2f64 (extract_subvector
1064                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(store (v4f32 (extract_subvector
1067                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(store (v2i64 (extract_subvector
1070                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(store (v4i32 (extract_subvector
1073                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(store (v8i16 (extract_subvector
1076                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078   def : Pat<(store (v16i8 (extract_subvector
1079                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1080             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1081 }
1082
1083 // Use movaps / movups for SSE integer load / store (one byte shorter).
1084 // The instructions selected below are then converted to MOVDQA/MOVDQU
1085 // during the SSE domain pass.
1086 let Predicates = [UseSSE1] in {
1087   def : Pat<(alignedloadv2i64 addr:$src),
1088             (MOVAPSrm addr:$src)>;
1089   def : Pat<(loadv2i64 addr:$src),
1090             (MOVUPSrm addr:$src)>;
1091
1092   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1093             (MOVAPSmr addr:$dst, VR128:$src)>;
1094   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1095             (MOVAPSmr addr:$dst, VR128:$src)>;
1096   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1097             (MOVAPSmr addr:$dst, VR128:$src)>;
1098   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1099             (MOVAPSmr addr:$dst, VR128:$src)>;
1100   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1101             (MOVUPSmr addr:$dst, VR128:$src)>;
1102   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1103             (MOVUPSmr addr:$dst, VR128:$src)>;
1104   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1105             (MOVUPSmr addr:$dst, VR128:$src)>;
1106   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1107             (MOVUPSmr addr:$dst, VR128:$src)>;
1108 }
1109
1110 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1111 // bits are disregarded. FIXME: Set encoding to pseudo!
1112 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1113 let isCodeGenOnly = 1 in {
1114   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1115                          "movaps\t{$src, $dst|$dst, $src}",
1116                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1117                          IIC_SSE_MOVA_P_RM>, VEX;
1118   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1119                          "movapd\t{$src, $dst|$dst, $src}",
1120                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1121                          IIC_SSE_MOVA_P_RM>, VEX;
1122   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1123                        "movaps\t{$src, $dst|$dst, $src}",
1124                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1125                        IIC_SSE_MOVA_P_RM>;
1126   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1127                        "movapd\t{$src, $dst|$dst, $src}",
1128                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1129                        IIC_SSE_MOVA_P_RM>;
1130 }
1131 }
1132
1133 //===----------------------------------------------------------------------===//
1134 // SSE 1 & 2 - Move Low packed FP Instructions
1135 //===----------------------------------------------------------------------===//
1136
1137 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1138                                       string base_opc, string asm_opr,
1139                                       InstrItinClass itin> {
1140   def PSrm : PI<opc, MRMSrcMem,
1141          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1142          !strconcat(base_opc, "s", asm_opr),
1143      [(set VR128:$dst,
1144        (psnode VR128:$src1,
1145               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1146               itin, SSEPackedSingle>, PS,
1147      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1148
1149   def PDrm : PI<opc, MRMSrcMem,
1150          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1151          !strconcat(base_opc, "d", asm_opr),
1152      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1153                               (scalar_to_vector (loadf64 addr:$src2)))))],
1154               itin, SSEPackedDouble>, PD,
1155      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1156
1157 }
1158
1159 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1160                                  string base_opc, InstrItinClass itin> {
1161   let Predicates = [UseAVX] in
1162     defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1163                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1164                                     itin>, VEX_4V;
1165
1166   let Constraints = "$src1 = $dst" in
1167     defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1168                                     "\t{$src2, $dst|$dst, $src2}",
1169                                     itin>;
1170 }
1171
1172 let AddedComplexity = 20 in {
1173   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1174                                     IIC_SSE_MOV_LH>;
1175 }
1176
1177 let SchedRW = [WriteStore] in {
1178 let Predicates = [UseAVX] in {
1179 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1180                    "movlps\t{$src, $dst|$dst, $src}",
1181                    [(store (f64 (extractelt (bc_v2f64 (v4f32 VR128:$src)),
1182                                  (iPTR 0))), addr:$dst)],
1183                                  IIC_SSE_MOV_LH>, VEX;
1184 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1185                    "movlpd\t{$src, $dst|$dst, $src}",
1186                    [(store (f64 (extractelt (v2f64 VR128:$src),
1187                                  (iPTR 0))), addr:$dst)],
1188                                  IIC_SSE_MOV_LH>, VEX;
1189 }// UseAVX
1190 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1191                    "movlps\t{$src, $dst|$dst, $src}",
1192                    [(store (f64 (extractelt (bc_v2f64 (v4f32 VR128:$src)),
1193                                  (iPTR 0))), addr:$dst)],
1194                                  IIC_SSE_MOV_LH>;
1195 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1196                    "movlpd\t{$src, $dst|$dst, $src}",
1197                    [(store (f64 (extractelt (v2f64 VR128:$src),
1198                                  (iPTR 0))), addr:$dst)],
1199                                  IIC_SSE_MOV_LH>;
1200 } // SchedRW
1201
1202 let Predicates = [UseAVX] in {
1203   // Shuffle with VMOVLPS
1204   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1205             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1206   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1207             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1208
1209   // Shuffle with VMOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1214   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1215                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1217
1218   // Store patterns
1219   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1220                    addr:$src1),
1221             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1222   def : Pat<(store (v4i32 (X86Movlps
1223                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1224             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1225   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1226                    addr:$src1),
1227             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1228   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1229                    addr:$src1),
1230             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1231 }
1232
1233 let Predicates = [UseSSE1] in {
1234   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1235   def : Pat<(store (i64 (extractelt (bc_v2i64 (v4f32 VR128:$src2)),
1236                                  (iPTR 0))), addr:$src1),
1237             (MOVLPSmr addr:$src1, VR128:$src2)>;
1238
1239   // Shuffle with MOVLPS
1240   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1241             (MOVLPSrm VR128:$src1, addr:$src2)>;
1242   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1243             (MOVLPSrm VR128:$src1, addr:$src2)>;
1244   def : Pat<(X86Movlps VR128:$src1,
1245                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1246             (MOVLPSrm VR128:$src1, addr:$src2)>;
1247
1248   // Store patterns
1249   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1250                                       addr:$src1),
1251             (MOVLPSmr addr:$src1, VR128:$src2)>;
1252   def : Pat<(store (v4i32 (X86Movlps
1253                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1254                               addr:$src1),
1255             (MOVLPSmr addr:$src1, VR128:$src2)>;
1256 }
1257
1258 let Predicates = [UseSSE2] in {
1259   // Shuffle with MOVLPD
1260   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1261             (MOVLPDrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1263             (MOVLPDrm VR128:$src1, addr:$src2)>;
1264   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1265                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1266             (MOVLPDrm VR128:$src1, addr:$src2)>;
1267
1268   // Store patterns
1269   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1270                            addr:$src1),
1271             (MOVLPDmr addr:$src1, VR128:$src2)>;
1272   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1273                            addr:$src1),
1274             (MOVLPDmr addr:$src1, VR128:$src2)>;
1275 }
1276
1277 //===----------------------------------------------------------------------===//
1278 // SSE 1 & 2 - Move Hi packed FP Instructions
1279 //===----------------------------------------------------------------------===//
1280
1281 let AddedComplexity = 20 in {
1282   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1283                                     IIC_SSE_MOV_LH>;
1284 }
1285
1286 let SchedRW = [WriteStore] in {
1287 // v2f64 extract element 1 is always custom lowered to unpack high to low
1288 // and extract element 0 so the non-store version isn't too horrible.
1289 let Predicates = [UseAVX] in {
1290 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1291                    "movhps\t{$src, $dst|$dst, $src}",
1292                    [(store (f64 (extractelt
1293                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1294                                             (bc_v2f64 (v4f32 VR128:$src))),
1295                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1296 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1297                    "movhpd\t{$src, $dst|$dst, $src}",
1298                    [(store (f64 (extractelt
1299                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1300                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1301 } // UseAVX
1302 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (extractelt
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1308 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (extractelt
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1313 } // SchedRW
1314
1315 let Predicates = [UseAVX] in {
1316   // VMOVHPS patterns
1317   def : Pat<(X86Movlhps VR128:$src1,
1318                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1319             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1320   def : Pat<(X86Movlhps VR128:$src1,
1321                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1322             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1323
1324   // VMOVHPD patterns
1325
1326   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1327   // is during lowering, where it's not possible to recognize the load fold
1328   // cause it has two uses through a bitcast. One use disappears at isel time
1329   // and the fold opportunity reappears.
1330   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1331                       (scalar_to_vector (loadf64 addr:$src2)))),
1332             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1333   // Also handle an i64 load because that may get selected as a faster way to
1334   // load the data.
1335   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1336                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1337             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1338
1339   def : Pat<(store (f64 (extractelt
1340                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1341                           (iPTR 0))), addr:$dst),
1342             (VMOVHPDmr addr:$dst, VR128:$src)>;
1343 }
1344
1345 let Predicates = [UseSSE1] in {
1346   // MOVHPS patterns
1347   def : Pat<(X86Movlhps VR128:$src1,
1348                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1349             (MOVHPSrm VR128:$src1, addr:$src2)>;
1350   def : Pat<(X86Movlhps VR128:$src1,
1351                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1352             (MOVHPSrm VR128:$src1, addr:$src2)>;
1353 }
1354
1355 let Predicates = [UseSSE2] in {
1356   // MOVHPD patterns
1357
1358   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1359   // is during lowering, where it's not possible to recognize the load fold
1360   // cause it has two uses through a bitcast. One use disappears at isel time
1361   // and the fold opportunity reappears.
1362   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1363                       (scalar_to_vector (loadf64 addr:$src2)))),
1364             (MOVHPDrm VR128:$src1, addr:$src2)>;
1365   // Also handle an i64 load because that may get selected as a faster way to
1366   // load the data.
1367   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1368                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1369             (MOVHPDrm VR128:$src1, addr:$src2)>;
1370
1371   def : Pat<(store (f64 (extractelt
1372                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1373                           (iPTR 0))), addr:$dst),
1374             (MOVHPDmr addr:$dst, VR128:$src)>;
1375 }
1376
1377 //===----------------------------------------------------------------------===//
1378 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1379 //===----------------------------------------------------------------------===//
1380
1381 let AddedComplexity = 20, Predicates = [UseAVX] in {
1382   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1383                                        (ins VR128:$src1, VR128:$src2),
1384                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1385                       [(set VR128:$dst,
1386                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1387                         IIC_SSE_MOV_LH>,
1388                       VEX_4V, Sched<[WriteFShuffle]>;
1389   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1390                                        (ins VR128:$src1, VR128:$src2),
1391                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1392                       [(set VR128:$dst,
1393                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1394                         IIC_SSE_MOV_LH>,
1395                       VEX_4V, Sched<[WriteFShuffle]>;
1396 }
1397 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1398   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movlhps\t{$src2, $dst|$dst, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1404   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1405                                        (ins VR128:$src1, VR128:$src2),
1406                       "movhlps\t{$src2, $dst|$dst, $src2}",
1407                       [(set VR128:$dst,
1408                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1409                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1410 }
1411
1412 let Predicates = [UseAVX] in {
1413   // MOVLHPS patterns
1414   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1415             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1416   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1417             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1418
1419   // MOVHLPS patterns
1420   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1421             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1422 }
1423
1424 let Predicates = [UseSSE1] in {
1425   // MOVLHPS patterns
1426   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1427             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1428   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1429             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1430
1431   // MOVHLPS patterns
1432   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1433             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1434 }
1435
1436 //===----------------------------------------------------------------------===//
1437 // SSE 1 & 2 - Conversion Instructions
1438 //===----------------------------------------------------------------------===//
1439
1440 def SSE_CVT_PD : OpndItins<
1441   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1442 >;
1443
1444 let Sched = WriteCvtI2F in
1445 def SSE_CVT_PS : OpndItins<
1446   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1447 >;
1448
1449 let Sched = WriteCvtI2F in
1450 def SSE_CVT_Scalar : OpndItins<
1451   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1452 >;
1453
1454 let Sched = WriteCvtF2I in
1455 def SSE_CVT_SS2SI_32 : OpndItins<
1456   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1457 >;
1458
1459 let Sched = WriteCvtF2I in
1460 def SSE_CVT_SS2SI_64 : OpndItins<
1461   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1462 >;
1463
1464 let Sched = WriteCvtF2I in
1465 def SSE_CVT_SD2SI : OpndItins<
1466   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1467 >;
1468
1469 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1470                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1471                      string asm, OpndItins itins> {
1472   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1473                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1474                         itins.rr>, Sched<[itins.Sched]>;
1475   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1476                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1477                         itins.rm>, Sched<[itins.Sched.Folded]>;
1478 }
1479
1480 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1481                        X86MemOperand x86memop, string asm, Domain d,
1482                        OpndItins itins> {
1483 let hasSideEffects = 0 in {
1484   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1485              [], itins.rr, d>, Sched<[itins.Sched]>;
1486   let mayLoad = 1 in
1487   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1488              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1489 }
1490 }
1491
1492 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1493                           X86MemOperand x86memop, string asm> {
1494 let hasSideEffects = 0, Predicates = [UseAVX] in {
1495   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1496               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1497            Sched<[WriteCvtI2F]>;
1498   let mayLoad = 1 in
1499   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1500               (ins DstRC:$src1, x86memop:$src),
1501               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1502            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1503 } // hasSideEffects = 0
1504 }
1505
1506 let Predicates = [UseAVX] in {
1507 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1508                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1509                                 SSE_CVT_SS2SI_32>,
1510                                 XS, VEX, VEX_LIG;
1511 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1512                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1513                                 SSE_CVT_SS2SI_64>,
1514                                 XS, VEX, VEX_W, VEX_LIG;
1515 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1516                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1517                                 SSE_CVT_SD2SI>,
1518                                 XD, VEX, VEX_LIG;
1519 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1520                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1521                                 SSE_CVT_SD2SI>,
1522                                 XD, VEX, VEX_W, VEX_LIG;
1523
1524 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1525                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1526 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1527                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1528 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1529                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1530 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1531                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1532 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1533                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1534 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1535                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1536 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1537                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1538 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1539                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1540 }
1541 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1542 // register, but the same isn't true when only using memory operands,
1543 // provide other assembly "l" and "q" forms to address this explicitly
1544 // where appropriate to do so.
1545 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1546                                   XS, VEX_4V, VEX_LIG;
1547 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1548                                   XS, VEX_4V, VEX_W, VEX_LIG;
1549 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1550                                   XD, VEX_4V, VEX_LIG;
1551 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1552                                   XD, VEX_4V, VEX_W, VEX_LIG;
1553
1554 let Predicates = [UseAVX] in {
1555   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1556                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1557   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1558                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1559
1560   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1561             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1562   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1563             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1564   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1565             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1566   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1567             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1568
1569   def : Pat<(f32 (sint_to_fp GR32:$src)),
1570             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1571   def : Pat<(f32 (sint_to_fp GR64:$src)),
1572             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1573   def : Pat<(f64 (sint_to_fp GR32:$src)),
1574             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1575   def : Pat<(f64 (sint_to_fp GR64:$src)),
1576             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1577 }
1578
1579 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1580                       "cvttss2si\t{$src, $dst|$dst, $src}",
1581                       SSE_CVT_SS2SI_32>, XS;
1582 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1583                       "cvttss2si\t{$src, $dst|$dst, $src}",
1584                       SSE_CVT_SS2SI_64>, XS, REX_W;
1585 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1586                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1587                       SSE_CVT_SD2SI>, XD;
1588 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1589                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SD2SI>, XD, REX_W;
1591 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1592                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_Scalar>, XS;
1594 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1595                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_Scalar>, XS, REX_W;
1597 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1598                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_Scalar>, XD;
1600 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1601                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XD, REX_W;
1603
1604 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1605                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1606 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1607                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1608 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1609                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1610 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1611                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1612 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1613                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1614 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1615                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1616 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1617                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1618 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1619                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1620
1621 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1622                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1623 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1624                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1625
1626 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1627 // and/or XMM operand(s).
1628
1629 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1630                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1631                          string asm, OpndItins itins> {
1632   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1633               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1634               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1635            Sched<[itins.Sched]>;
1636   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1637               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1638               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1639            Sched<[itins.Sched.Folded]>;
1640 }
1641
1642 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1643                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1644                     PatFrag ld_frag, string asm, OpndItins itins,
1645                     bit Is2Addr = 1> {
1646   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1647               !if(Is2Addr,
1648                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1649                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1650               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1651               itins.rr>, Sched<[itins.Sched]>;
1652   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1653               (ins DstRC:$src1, x86memop:$src2),
1654               !if(Is2Addr,
1655                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1656                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1657               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1658               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1659 }
1660
1661 let Predicates = [UseAVX] in {
1662 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1663                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1664                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1665 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1666                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1667                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1668 }
1669 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1670                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1671 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1672                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1673
1674
1675 let isCodeGenOnly = 1 in {
1676   let Predicates = [UseAVX] in {
1677   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1678             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1679             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1680   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1681             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1682             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1683             VEX_W;
1684   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1685             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1686             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1687   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1688             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1689             SSE_CVT_Scalar, 0>, XD,
1690             VEX_4V, VEX_W;
1691   }
1692   let Constraints = "$src1 = $dst" in {
1693     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1695                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1696     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1698                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1699     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1700                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1701                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1702     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1703                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1704                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1705   }
1706 } // isCodeGenOnly = 1
1707
1708 /// SSE 1 Only
1709
1710 // Aliases for intrinsics
1711 let isCodeGenOnly = 1 in {
1712 let Predicates = [UseAVX] in {
1713 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1714                                     ssmem, sse_load_f32, "cvttss2si",
1715                                     SSE_CVT_SS2SI_32>, XS, VEX;
1716 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1717                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1718                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1719                                    XS, VEX, VEX_W;
1720 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1721                                     sdmem, sse_load_f64, "cvttsd2si",
1722                                     SSE_CVT_SD2SI>, XD, VEX;
1723 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1724                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1725                                   "cvttsd2si", SSE_CVT_SD2SI>,
1726                                   XD, VEX, VEX_W;
1727 }
1728 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1729                                     ssmem, sse_load_f32, "cvttss2si",
1730                                     SSE_CVT_SS2SI_32>, XS;
1731 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1732                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1733                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1734 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1735                                     sdmem, sse_load_f64, "cvttsd2si",
1736                                     SSE_CVT_SD2SI>, XD;
1737 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1738                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1739                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1740 } // isCodeGenOnly = 1
1741
1742 let Predicates = [UseAVX] in {
1743 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1744                                   ssmem, sse_load_f32, "cvtss2si",
1745                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1746 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1747                                   ssmem, sse_load_f32, "cvtss2si",
1748                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1749 }
1750 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1751                                ssmem, sse_load_f32, "cvtss2si",
1752                                SSE_CVT_SS2SI_32>, XS;
1753 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1754                                  ssmem, sse_load_f32, "cvtss2si",
1755                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1756
1757 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1758                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1759                                SSEPackedSingle, SSE_CVT_PS>,
1760                                PS, VEX, Requires<[HasAVX]>;
1761 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1762                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1763                                SSEPackedSingle, SSE_CVT_PS>,
1764                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1765
1766 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1768                             SSEPackedSingle, SSE_CVT_PS>,
1769                             PS, Requires<[UseSSE2]>;
1770
1771 let Predicates = [UseAVX] in {
1772 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1773                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1774 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1775                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1776 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1777                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1778 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1779                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1780 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1781                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1782 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1783                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1784 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1785                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1786 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1787                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1788 }
1789
1790 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1791                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1792 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1793                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1794 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1795                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1796 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1797                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1798 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1799                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1800 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1801                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1802 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1803                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1804 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1805                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1806
1807 /// SSE 2 Only
1808
1809 // Convert scalar double to scalar single
1810 let hasSideEffects = 0, Predicates = [UseAVX] in {
1811 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1812                        (ins FR64:$src1, FR64:$src2),
1813                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1814                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1815                       Sched<[WriteCvtF2F]>;
1816 let mayLoad = 1 in
1817 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1818                        (ins FR64:$src1, f64mem:$src2),
1819                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1820                       [], IIC_SSE_CVT_Scalar_RM>,
1821                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1822                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1823 }
1824
1825 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1826           Requires<[UseAVX]>;
1827
1828 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1829                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1830                       [(set FR32:$dst, (fround FR64:$src))],
1831                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1832 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1833                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1834                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1835                       IIC_SSE_CVT_Scalar_RM>,
1836                       XD,
1837                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1838
1839 let isCodeGenOnly = 1 in {
1840 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1841                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1842                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1843                        [(set VR128:$dst,
1844                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1845                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1846                        Sched<[WriteCvtF2F]>;
1847 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1848                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1849                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1850                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1851                                           VR128:$src1, sse_load_f64:$src2))],
1852                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1853                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1854
1855 let Constraints = "$src1 = $dst" in {
1856 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1858                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1859                        [(set VR128:$dst,
1860                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1861                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1862                        Sched<[WriteCvtF2F]>;
1863 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1864                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1865                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1866                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1867                                           VR128:$src1, sse_load_f64:$src2))],
1868                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1869                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1870 }
1871 } // isCodeGenOnly = 1
1872
1873 // Convert scalar single to scalar double
1874 // SSE2 instructions with XS prefix
1875 let hasSideEffects = 0, Predicates = [UseAVX] in {
1876 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1877                     (ins FR32:$src1, FR32:$src2),
1878                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1879                     [], IIC_SSE_CVT_Scalar_RR>,
1880                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1881                     Sched<[WriteCvtF2F]>;
1882 let mayLoad = 1 in
1883 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1884                     (ins FR32:$src1, f32mem:$src2),
1885                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1886                     [], IIC_SSE_CVT_Scalar_RM>,
1887                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1888                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1889 }
1890
1891 def : Pat<(f64 (fextend FR32:$src)),
1892     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1893 def : Pat<(fextend (loadf32 addr:$src)),
1894     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1895
1896 def : Pat<(extloadf32 addr:$src),
1897     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1898     Requires<[UseAVX, OptForSize]>;
1899 def : Pat<(extloadf32 addr:$src),
1900     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1901     Requires<[UseAVX, OptForSpeed]>;
1902
1903 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1904                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1905                    [(set FR64:$dst, (fextend FR32:$src))],
1906                    IIC_SSE_CVT_Scalar_RR>, XS,
1907                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1908 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1909                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1910                    [(set FR64:$dst, (extloadf32 addr:$src))],
1911                    IIC_SSE_CVT_Scalar_RM>, XS,
1912                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1913
1914 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1915 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1916 // combine.
1917 // Since these loads aren't folded into the fextend, we have to match it
1918 // explicitly here.
1919 def : Pat<(fextend (loadf32 addr:$src)),
1920           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1921 def : Pat<(extloadf32 addr:$src),
1922           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1923
1924 let isCodeGenOnly = 1 in {
1925 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1926                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1927                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1928                     [(set VR128:$dst,
1929                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1930                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1931                     Sched<[WriteCvtF2F]>;
1932 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1933                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1934                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1935                     [(set VR128:$dst,
1936                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1937                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1938                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1939 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1940 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1941                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1942                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1943                     [(set VR128:$dst,
1944                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1945                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1946                     Sched<[WriteCvtF2F]>;
1947 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1948                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1949                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1950                     [(set VR128:$dst,
1951                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1952                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1953                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1954 }
1955 } // isCodeGenOnly = 1
1956
1957 // Convert packed single/double fp to doubleword
1958 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1959                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1960                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1961                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1962 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1963                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1964                        [(set VR128:$dst,
1965                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1966                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1967 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1968                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                         [(set VR256:$dst,
1970                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1971                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1972 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1973                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1974                         [(set VR256:$dst,
1975                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1976                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1977 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1979                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1980                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1981 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1982                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                      [(set VR128:$dst,
1984                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1985                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1986
1987
1988 // Convert Packed Double FP to Packed DW Integers
1989 let Predicates = [HasAVX] in {
1990 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1991 // register, but the same isn't true when using memory operands instead.
1992 // Provide other assembly rr and rm forms to address this explicitly.
1993 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1994                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1995                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1996                        VEX, Sched<[WriteCvtF2I]>;
1997
1998 // XMM only
1999 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2000                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2001 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2003                        [(set VR128:$dst,
2004                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2005                        Sched<[WriteCvtF2ILd]>;
2006
2007 // YMM only
2008 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2009                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst,
2011                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2012                        Sched<[WriteCvtF2I]>;
2013 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2014                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2015                        [(set VR128:$dst,
2016                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2017                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2018 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2019                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2020 }
2021
2022 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2023                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2024                       [(set VR128:$dst,
2025                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2026                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2027 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2028                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2029                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2030                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2031
2032 // Convert with truncation packed single/double fp to doubleword
2033 // SSE2 packed instructions with XS prefix
2034 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2035                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2036                          [(set VR128:$dst,
2037                            (int_x86_sse2_cvttps2dq VR128:$src))],
2038                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2039 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2040                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2041                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2042                                             (loadv4f32 addr:$src)))],
2043                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2044 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2045                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2046                           [(set VR256:$dst,
2047                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2048                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2049 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2050                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2051                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2052                                              (loadv8f32 addr:$src)))],
2053                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2054                           Sched<[WriteCvtF2ILd]>;
2055
2056 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2057                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2058                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2059                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2060 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2061                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2062                        [(set VR128:$dst,
2063                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2064                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2065
2066 let Predicates = [HasAVX] in {
2067   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2068             (VCVTDQ2PSrr VR128:$src)>;
2069   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2070             (VCVTDQ2PSrm addr:$src)>;
2071 }
2072
2073 let Predicates = [HasAVX, NoVLX] in {
2074   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2075             (VCVTDQ2PSrr VR128:$src)>;
2076   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2077             (VCVTDQ2PSrm addr:$src)>;
2078
2079   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2080             (VCVTTPS2DQrr VR128:$src)>;
2081   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2082             (VCVTTPS2DQrm addr:$src)>;
2083
2084   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2085             (VCVTDQ2PSYrr VR256:$src)>;
2086   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2087             (VCVTDQ2PSYrm addr:$src)>;
2088
2089   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2090             (VCVTTPS2DQYrr VR256:$src)>;
2091   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2092             (VCVTTPS2DQYrm addr:$src)>;
2093 }
2094
2095 let Predicates = [UseSSE2] in {
2096   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2097             (CVTDQ2PSrr VR128:$src)>;
2098   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2099             (CVTDQ2PSrm addr:$src)>;
2100
2101   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2102             (CVTDQ2PSrr VR128:$src)>;
2103   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2104             (CVTDQ2PSrm addr:$src)>;
2105
2106   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2107             (CVTTPS2DQrr VR128:$src)>;
2108   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2109             (CVTTPS2DQrm addr:$src)>;
2110 }
2111
2112 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2113                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2114                         [(set VR128:$dst,
2115                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2116                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2117
2118 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2119 // register, but the same isn't true when using memory operands instead.
2120 // Provide other assembly rr and rm forms to address this explicitly.
2121
2122 // XMM only
2123 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2124                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2125 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2126                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2127                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2128                                             (loadv2f64 addr:$src)))],
2129                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2130
2131 // YMM only
2132 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2133                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst,
2135                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2136                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2137 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2138                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2139                          [(set VR128:$dst,
2140                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2141                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2142 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2143                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2144
2145 let Predicates = [HasAVX, NoVLX] in {
2146   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2147             (VCVTTPD2DQYrr VR256:$src)>;
2148   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2149             (VCVTTPD2DQYrm addr:$src)>;
2150 } // Predicates = [HasAVX]
2151
2152 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2153                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2154                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2155                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2156 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2157                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2158                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2159                                         (memopv2f64 addr:$src)))],
2160                                         IIC_SSE_CVT_PD_RM>,
2161                       Sched<[WriteCvtF2ILd]>;
2162
2163 // Convert packed single to packed double
2164 let Predicates = [HasAVX] in {
2165                   // SSE2 instructions without OpSize prefix
2166 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2167                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2168                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2169                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2170 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2171                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2172                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2173                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2174 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2175                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2176                      [(set VR256:$dst,
2177                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2180                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                      [(set VR256:$dst,
2182                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2183                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2184 }
2185
2186 let Predicates = [UseSSE2] in {
2187 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2188                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2189                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2190                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2191 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2192                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2193                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2194                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2195 }
2196
2197 // Convert Packed DW Integers to Packed Double FP
2198 let Predicates = [HasAVX] in {
2199 let hasSideEffects = 0, mayLoad = 1 in
2200 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2201                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2202                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2203 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2204                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2205                      [(set VR128:$dst,
2206                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2207                    Sched<[WriteCvtI2F]>;
2208 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2209                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2210                      [(set VR256:$dst,
2211                        (int_x86_avx_cvtdq2_pd_256
2212                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2213                     Sched<[WriteCvtI2FLd]>;
2214 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2215                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2216                      [(set VR256:$dst,
2217                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2218                     Sched<[WriteCvtI2F]>;
2219 }
2220
2221 let hasSideEffects = 0, mayLoad = 1 in
2222 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2223                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2224                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2225 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2226                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2227                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2228                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2229
2230 // AVX register conversion intrinsics
2231 let Predicates = [HasAVX] in {
2232   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2233             (VCVTDQ2PDrr VR128:$src)>;
2234   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2235             (VCVTDQ2PDrm addr:$src)>;
2236
2237   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2238             (VCVTDQ2PDYrr VR128:$src)>;
2239   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2240             (VCVTDQ2PDYrm addr:$src)>;
2241 } // Predicates = [HasAVX]
2242
2243 // SSE2 register conversion intrinsics
2244 let Predicates = [HasSSE2] in {
2245   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2246             (CVTDQ2PDrr VR128:$src)>;
2247   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2248             (CVTDQ2PDrm addr:$src)>;
2249 } // Predicates = [HasSSE2]
2250
2251 // Convert packed double to packed single
2252 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2253 // register, but the same isn't true when using memory operands instead.
2254 // Provide other assembly rr and rm forms to address this explicitly.
2255 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2256                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2257                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2258                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2259
2260 // XMM only
2261 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2262                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2263 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2264                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2265                         [(set VR128:$dst,
2266                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2267                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2268
2269 // YMM only
2270 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2271                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2272                         [(set VR128:$dst,
2273                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2274                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2275 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2276                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2277                         [(set VR128:$dst,
2278                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2279                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2280 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2281                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2282
2283 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2284                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2285                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2286                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2287 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2288                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2289                      [(set VR128:$dst,
2290                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2291                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2292
2293
2294 // AVX 256-bit register conversion intrinsics
2295 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2296 // whenever possible to avoid declaring two versions of each one.
2297 let Predicates = [HasAVX] in {
2298   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2299             (VCVTDQ2PSYrr VR256:$src)>;
2300   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2301             (VCVTDQ2PSYrm addr:$src)>;
2302 }
2303
2304 let Predicates = [HasAVX, NoVLX] in {
2305   // Match fround and fextend for 128/256-bit conversions
2306   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2307             (VCVTPD2PSrr VR128:$src)>;
2308   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2309             (VCVTPD2PSXrm addr:$src)>;
2310   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2311             (VCVTPD2PSYrr VR256:$src)>;
2312   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2313             (VCVTPD2PSYrm addr:$src)>;
2314
2315   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2316             (VCVTPS2PDrr VR128:$src)>;
2317   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2318             (VCVTPS2PDYrr VR128:$src)>;
2319   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2320             (VCVTPS2PDYrm addr:$src)>;
2321 }
2322
2323 let Predicates = [UseSSE2] in {
2324   // Match fround and fextend for 128 conversions
2325   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2326             (CVTPD2PSrr VR128:$src)>;
2327   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2328             (CVTPD2PSrm addr:$src)>;
2329
2330   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2331             (CVTPS2PDrr VR128:$src)>;
2332 }
2333
2334 //===----------------------------------------------------------------------===//
2335 // SSE 1 & 2 - Compare Instructions
2336 //===----------------------------------------------------------------------===//
2337
2338 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2339 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2340                             Operand CC, SDNode OpNode, ValueType VT,
2341                             PatFrag ld_frag, string asm, string asm_alt,
2342                             OpndItins itins, ImmLeaf immLeaf> {
2343   def rr : SIi8<0xC2, MRMSrcReg,
2344                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2345                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2346                 itins.rr>, Sched<[itins.Sched]>;
2347   def rm : SIi8<0xC2, MRMSrcMem,
2348                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2349                 [(set RC:$dst, (OpNode (VT RC:$src1),
2350                                          (ld_frag addr:$src2), immLeaf:$cc))],
2351                                          itins.rm>,
2352            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2353
2354   // Accept explicit immediate argument form instead of comparison code.
2355   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2356     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2357                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2358                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2359     let mayLoad = 1 in
2360     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2361                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2362                       IIC_SSE_ALU_F32S_RM>,
2363                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2364   }
2365 }
2366
2367 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2368                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2369                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2370                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2371 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2372                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2373                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2374                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2375                  XD, VEX_4V, VEX_LIG;
2376
2377 let Constraints = "$src1 = $dst" in {
2378   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2379                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2380                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2381                   i8immZExt3>, XS;
2382   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2383                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2384                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2385                   SSE_ALU_F64S, i8immZExt3>, XD;
2386 }
2387
2388 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2389                          Intrinsic Int, string asm, OpndItins itins,
2390                          ImmLeaf immLeaf> {
2391   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2392                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                VR128:$src, immLeaf:$cc))],
2395                                                itins.rr>,
2396            Sched<[itins.Sched]>;
2397   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2398                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2399                         [(set VR128:$dst, (Int VR128:$src1,
2400                                                (load addr:$src), immLeaf:$cc))],
2401                                                itins.rm>,
2402            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2403 }
2404
2405 let isCodeGenOnly = 1 in {
2406   // Aliases to match intrinsics which expect XMM operand(s).
2407   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2408                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2409                        SSE_ALU_F32S, i8immZExt5>,
2410                        XS, VEX_4V;
2411   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2412                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2413                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2414                        XD, VEX_4V;
2415   let Constraints = "$src1 = $dst" in {
2416     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2417                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2418                          SSE_ALU_F32S, i8immZExt3>, XS;
2419     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2420                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2421                          SSE_ALU_F64S, i8immZExt3>,
2422                          XD;
2423 }
2424 }
2425
2426
2427 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2428 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2429                             ValueType vt, X86MemOperand x86memop,
2430                             PatFrag ld_frag, string OpcodeStr> {
2431   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2432                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2433                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2434                      IIC_SSE_COMIS_RR>,
2435           Sched<[WriteFAdd]>;
2436   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2437                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2438                      [(set EFLAGS, (OpNode (vt RC:$src1),
2439                                            (ld_frag addr:$src2)))],
2440                                            IIC_SSE_COMIS_RM>,
2441           Sched<[WriteFAddLd, ReadAfterLd]>;
2442 }
2443
2444 let Defs = [EFLAGS] in {
2445   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2446                                   "ucomiss">, PS, VEX, VEX_LIG;
2447   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2448                                   "ucomisd">, PD, VEX, VEX_LIG;
2449   let Pattern = []<dag> in {
2450     defm VCOMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2451                                     "comiss">, PS, VEX, VEX_LIG;
2452     defm VCOMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2453                                     "comisd">, PD, VEX, VEX_LIG;
2454   }
2455
2456   let isCodeGenOnly = 1 in {
2457     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2458                               load, "ucomiss">, PS, VEX;
2459     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2460                               load, "ucomisd">, PD, VEX;
2461
2462     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2463                               load, "comiss">, PS, VEX;
2464     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2465                               load, "comisd">, PD, VEX;
2466   }
2467   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2468                                   "ucomiss">, PS;
2469   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2470                                   "ucomisd">, PD;
2471
2472   let Pattern = []<dag> in {
2473     defm COMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2474                                     "comiss">, PS;
2475     defm COMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2476                                     "comisd">, PD;
2477   }
2478
2479   let isCodeGenOnly = 1 in {
2480     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2481                                 load, "ucomiss">, PS;
2482     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2483                                 load, "ucomisd">, PD;
2484
2485     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2486                                     "comiss">, PS;
2487     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2488                                     "comisd">, PD;
2489   }
2490 } // Defs = [EFLAGS]
2491
2492 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2493 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2494                             Operand CC, Intrinsic Int, string asm,
2495                             string asm_alt, Domain d, ImmLeaf immLeaf,
2496                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2497   let isCommutable = 1 in
2498   def rri : PIi8<0xC2, MRMSrcReg,
2499              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2500              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2501              itins.rr, d>,
2502             Sched<[WriteFAdd]>;
2503   def rmi : PIi8<0xC2, MRMSrcMem,
2504              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2505              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2506              itins.rm, d>,
2507             Sched<[WriteFAddLd, ReadAfterLd]>;
2508
2509   // Accept explicit immediate argument form instead of comparison code.
2510   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2511     def rri_alt : PIi8<0xC2, MRMSrcReg,
2512                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2513                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2514     let mayLoad = 1 in
2515     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2516                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2517                asm_alt, [], itins.rm, d>,
2518                Sched<[WriteFAddLd, ReadAfterLd]>;
2519   }
2520 }
2521
2522 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2526 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2530 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2531                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2532                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2533                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2534 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2535                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2537                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2538 let Constraints = "$src1 = $dst" in {
2539   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2540                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2541                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2542                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2543   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2544                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2545                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2546                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2547 }
2548
2549 let Predicates = [HasAVX] in {
2550 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2551           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2552 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2553           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2554 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2555           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2557           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2558
2559 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2560           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2561 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2562           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2564           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2565 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2566           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE1] in {
2570 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2572 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2573           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2574 }
2575
2576 let Predicates = [UseSSE2] in {
2577 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2578           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2579 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2580           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2581 }
2582
2583 //===----------------------------------------------------------------------===//
2584 // SSE 1 & 2 - Shuffle Instructions
2585 //===----------------------------------------------------------------------===//
2586
2587 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2588 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2589                          ValueType vt, string asm, PatFrag mem_frag,
2590                          Domain d> {
2591   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2592                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2593                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2594                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2595             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2596   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2597                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2598                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2599                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2600             Sched<[WriteFShuffle]>;
2601 }
2602
2603 let Predicates = [HasAVX, NoVLX] in {
2604   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2605            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2606            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2607   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2608            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2609            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2610   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2611            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2612            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2613   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2614            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2615            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2616 }
2617 let Constraints = "$src1 = $dst" in {
2618   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2619                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2620                     memopv4f32, SSEPackedSingle>, PS;
2621   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2622                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2623                     memopv2f64, SSEPackedDouble>, PD;
2624 }
2625
2626 let Predicates = [HasAVX, NoVLX] in {
2627   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2628                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2629             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2630   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2631             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2632
2633   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2634                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2635             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2636   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2637             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2638
2639   // 256-bit patterns
2640   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2641             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2642   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2643                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2644             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2645
2646   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2647             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2648   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2649                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2650             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2651 }
2652
2653 let Predicates = [UseSSE1] in {
2654   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2655                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2656             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2657   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2658             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2659 }
2660
2661 let Predicates = [UseSSE2] in {
2662   // Generic SHUFPD patterns
2663   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2664                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2665             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2666   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2667             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2668 }
2669
2670 //===----------------------------------------------------------------------===//
2671 // SSE 1 & 2 - Unpack FP Instructions
2672 //===----------------------------------------------------------------------===//
2673
2674 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2675 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2676                                    PatFrag mem_frag, RegisterClass RC,
2677                                    X86MemOperand x86memop, string asm,
2678                                    Domain d> {
2679     def rr : PI<opc, MRMSrcReg,
2680                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2681                 asm, [(set RC:$dst,
2682                            (vt (OpNode RC:$src1, RC:$src2)))],
2683                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2684     def rm : PI<opc, MRMSrcMem,
2685                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2686                 asm, [(set RC:$dst,
2687                            (vt (OpNode RC:$src1,
2688                                        (mem_frag addr:$src2))))],
2689                                        IIC_SSE_UNPCK, d>,
2690              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2691 }
2692
2693 let Predicates = [HasAVX, NoVLX] in {
2694 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2695       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                      SSEPackedSingle>, PS, VEX_4V;
2697 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2698       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2699                      SSEPackedDouble>, PD, VEX_4V;
2700 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2701       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2702                      SSEPackedSingle>, PS, VEX_4V;
2703 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2704       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedDouble>, PD, VEX_4V;
2706
2707 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2708       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2709                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2710 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2711       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2712                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2713 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2714       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2715                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2716 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2717       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2718                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2719 }// Predicates = [HasAVX, NoVLX]
2720 let Constraints = "$src1 = $dst" in {
2721   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2722         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2723                        SSEPackedSingle>, PS;
2724   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2725         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2726                        SSEPackedDouble>, PD;
2727   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2728         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2729                        SSEPackedSingle>, PS;
2730   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2731         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2732                        SSEPackedDouble>, PD;
2733 } // Constraints = "$src1 = $dst"
2734
2735 let Predicates = [HasAVX1Only] in {
2736   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2737             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2738   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2739             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2740   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2741             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2742   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2743             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2744
2745   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2746             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2747   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2748             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2749   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2750             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2751   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2752             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2753 }
2754
2755 //===----------------------------------------------------------------------===//
2756 // SSE 1 & 2 - Extract Floating-Point Sign mask
2757 //===----------------------------------------------------------------------===//
2758
2759 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2760 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2761                                 Domain d> {
2762   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2763               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2764               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2765               Sched<[WriteVecLogic]>;
2766 }
2767
2768 let Predicates = [HasAVX] in {
2769   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2770                                         "movmskps", SSEPackedSingle>, PS, VEX;
2771   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2772                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2773   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2774                                         "movmskps", SSEPackedSingle>, PS,
2775                                         VEX, VEX_L;
2776   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2777                                         "movmskpd", SSEPackedDouble>, PD,
2778                                         VEX, VEX_L;
2779
2780   def : Pat<(i32 (X86fgetsign FR32:$src)),
2781             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2782   def : Pat<(i64 (X86fgetsign FR32:$src)),
2783             (SUBREG_TO_REG (i64 0),
2784              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2785   def : Pat<(i32 (X86fgetsign FR64:$src)),
2786             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2787   def : Pat<(i64 (X86fgetsign FR64:$src)),
2788             (SUBREG_TO_REG (i64 0),
2789              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2790 }
2791
2792 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2793                                      SSEPackedSingle>, PS;
2794 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2795                                      SSEPackedDouble>, PD;
2796
2797 def : Pat<(i32 (X86fgetsign FR32:$src)),
2798           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2799       Requires<[UseSSE1]>;
2800 def : Pat<(i64 (X86fgetsign FR32:$src)),
2801           (SUBREG_TO_REG (i64 0),
2802            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2803       Requires<[UseSSE1]>;
2804 def : Pat<(i32 (X86fgetsign FR64:$src)),
2805           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2806       Requires<[UseSSE2]>;
2807 def : Pat<(i64 (X86fgetsign FR64:$src)),
2808           (SUBREG_TO_REG (i64 0),
2809            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2810       Requires<[UseSSE2]>;
2811
2812 //===---------------------------------------------------------------------===//
2813 // SSE2 - Packed Integer Logical Instructions
2814 //===---------------------------------------------------------------------===//
2815
2816 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2817
2818 /// PDI_binop_rm - Simple SSE2 binary operator.
2819 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2820                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2821                         X86MemOperand x86memop, OpndItins itins,
2822                         bit IsCommutable, bit Is2Addr> {
2823   let isCommutable = IsCommutable in
2824   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2825        (ins RC:$src1, RC:$src2),
2826        !if(Is2Addr,
2827            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2828            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2829        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2830        Sched<[itins.Sched]>;
2831   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2832        (ins RC:$src1, x86memop:$src2),
2833        !if(Is2Addr,
2834            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2835            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2836        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2837                                      (bitconvert (memop_frag addr:$src2)))))],
2838                                      itins.rm>,
2839        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2840 }
2841 } // ExeDomain = SSEPackedInt
2842
2843 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2844                          ValueType OpVT128, ValueType OpVT256,
2845                          OpndItins itins, bit IsCommutable = 0, Predicate prd> {
2846 let Predicates = [HasAVX, prd] in
2847   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2848                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2849
2850 let Constraints = "$src1 = $dst" in
2851   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2852                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2853
2854 let Predicates = [HasAVX2, prd] in
2855   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2856                                OpVT256, VR256, loadv4i64, i256mem, itins,
2857                                IsCommutable, 0>, VEX_4V, VEX_L;
2858 }
2859
2860 // These are ordered here for pattern ordering requirements with the fp versions
2861
2862 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2863                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2864 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2865                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2866 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2867                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2868 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2869                            SSE_VEC_BIT_ITINS_P, 0, NoVLX>;
2870
2871 //===----------------------------------------------------------------------===//
2872 // SSE 1 & 2 - Logical Instructions
2873 //===----------------------------------------------------------------------===//
2874
2875 // Multiclass for scalars using the X86 logical operation aliases for FP.
2876 multiclass sse12_fp_packed_scalar_logical_alias<
2877     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2878   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2879                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2880                 PS, VEX_4V;
2881
2882   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2883                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2884                 PD, VEX_4V;
2885
2886   let Constraints = "$src1 = $dst" in {
2887     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2888                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2889
2890     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2891                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2892   }
2893 }
2894
2895 let isCodeGenOnly = 1 in {
2896   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2897                 SSE_BIT_ITINS_P>;
2898   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2899                 SSE_BIT_ITINS_P>;
2900   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2901                 SSE_BIT_ITINS_P>;
2902
2903   let isCommutable = 0 in
2904     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2905                   SSE_BIT_ITINS_P>;
2906 }
2907
2908 // Multiclass for vectors using the X86 logical operation aliases for FP.
2909 multiclass sse12_fp_packed_vector_logical_alias<
2910     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2911   let Predicates = [HasAVX, NoVLX_Or_NoDQI] in {
2912   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2913               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2914               PS, VEX_4V;
2915
2916   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2917         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2918         PD, VEX_4V;
2919
2920   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2921         VR256, v8f32, f256mem, loadv8f32, SSEPackedSingle, itins, 0>,
2922         PS, VEX_4V, VEX_L;
2923
2924   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2925         VR256, v4f64, f256mem, loadv4f64, SSEPackedDouble, itins, 0>,
2926         PD, VEX_4V, VEX_L;
2927   }
2928
2929   let Constraints = "$src1 = $dst" in {
2930     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2931                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2932                 PS;
2933
2934     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2935                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2936                 PD;
2937   }
2938 }
2939
2940 let isCodeGenOnly = 1 in {
2941   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2942                 SSE_BIT_ITINS_P>;
2943   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2944                 SSE_BIT_ITINS_P>;
2945   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2946                 SSE_BIT_ITINS_P>;
2947
2948   let isCommutable = 0 in
2949     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2950                   SSE_BIT_ITINS_P>;
2951 }
2952
2953 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2954 ///
2955 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2956                                    SDNode OpNode> {
2957   let Predicates = [HasAVX, NoVLX] in {
2958   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2959         !strconcat(OpcodeStr, "ps"), f256mem,
2960         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2961         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2962                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2963
2964   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2965         !strconcat(OpcodeStr, "pd"), f256mem,
2966         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2967                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2968         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2969                                   (loadv4i64 addr:$src2)))], 0>,
2970                                   PD, VEX_4V, VEX_L;
2971
2972   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2973   // are all promoted to v2i64, and the patterns are covered by the int
2974   // version. This is needed in SSE only, because v2i64 isn't supported on
2975   // SSE1, but only on SSE2.
2976   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2977        !strconcat(OpcodeStr, "ps"), f128mem, [],
2978        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2979                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2980
2981   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2982        !strconcat(OpcodeStr, "pd"), f128mem,
2983        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2984                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2985        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2986                                  (loadv2i64 addr:$src2)))], 0>,
2987                                                  PD, VEX_4V;
2988   }
2989
2990   let Constraints = "$src1 = $dst" in {
2991     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2992          !strconcat(OpcodeStr, "ps"), f128mem,
2993          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2994          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2995                                    (memopv2i64 addr:$src2)))]>, PS;
2996
2997     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2998          !strconcat(OpcodeStr, "pd"), f128mem,
2999          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3000                                    (bc_v2i64 (v2f64 VR128:$src2))))],
3001          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3002                                    (memopv2i64 addr:$src2)))]>, PD;
3003   }
3004 }
3005
3006 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
3007 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3008 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3009 let isCommutable = 0 in
3010   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3011
3012 // AVX1 requires type coercions in order to fold loads directly into logical
3013 // operations.
3014 let Predicates = [HasAVX1Only] in {
3015   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3016             (VANDPSYrm VR256:$src1, addr:$src2)>;
3017   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3018             (VORPSYrm VR256:$src1, addr:$src2)>;
3019   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3020             (VXORPSYrm VR256:$src1, addr:$src2)>;
3021   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3022             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3023 }
3024
3025 //===----------------------------------------------------------------------===//
3026 // SSE 1 & 2 - Arithmetic Instructions
3027 //===----------------------------------------------------------------------===//
3028
3029 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3030 /// vector forms.
3031 ///
3032 /// In addition, we also have a special variant of the scalar form here to
3033 /// represent the associated intrinsic operation.  This form is unlike the
3034 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3035 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3036 ///
3037 /// These three forms can each be reg+reg or reg+mem.
3038 ///
3039
3040 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3041 /// classes below
3042 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3043                                   SDNode OpNode, SizeItins itins> {
3044   let Predicates = [HasAVX, NoVLX] in {
3045   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3046                                VR128, v4f32, f128mem, loadv4f32,
3047                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3048   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3049                                VR128, v2f64, f128mem, loadv2f64,
3050                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3051
3052   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3053                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3054                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3055   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3056                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3057                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3058   }
3059
3060   let Constraints = "$src1 = $dst" in {
3061     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3062                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3063                               itins.s>, PS;
3064     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3065                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3066                               itins.d>, PD;
3067   }
3068 }
3069
3070 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3071                                   SizeItins itins> {
3072   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3073                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3074                          XS, VEX_4V, VEX_LIG;
3075   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3076                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3077                          XD, VEX_4V, VEX_LIG;
3078
3079   let Constraints = "$src1 = $dst" in {
3080     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3081                               OpNode, FR32, f32mem, SSEPackedSingle,
3082                               itins.s>, XS;
3083     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3084                               OpNode, FR64, f64mem, SSEPackedDouble,
3085                               itins.d>, XD;
3086   }
3087 }
3088
3089 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3090                                       SizeItins itins> {
3091   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3092                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3093                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3094   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3095                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3096                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3097
3098   let Constraints = "$src1 = $dst" in {
3099     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3100                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3101                    SSEPackedSingle, itins.s>, XS;
3102     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3103                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3104                    SSEPackedDouble, itins.d>, XD;
3105   }
3106 }
3107
3108 // Binary Arithmetic instructions
3109 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3110            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3111            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3112 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3113            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3114            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3115 let isCommutable = 0 in {
3116   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3117              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3118              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3119   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3120              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3121              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3122   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3123              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3124              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3125   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3126              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3127              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3128 }
3129
3130 let isCodeGenOnly = 1 in {
3131   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3132              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3133   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3134              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3135 }
3136
3137 // Patterns used to select SSE scalar fp arithmetic instructions from
3138 // either:
3139 //
3140 // (1) a scalar fp operation followed by a blend
3141 //
3142 // The effect is that the backend no longer emits unnecessary vector
3143 // insert instructions immediately after SSE scalar fp instructions
3144 // like addss or mulss.
3145 //
3146 // For example, given the following code:
3147 //   __m128 foo(__m128 A, __m128 B) {
3148 //     A[0] += B[0];
3149 //     return A;
3150 //   }
3151 //
3152 // Previously we generated:
3153 //   addss %xmm0, %xmm1
3154 //   movss %xmm1, %xmm0
3155 //
3156 // We now generate:
3157 //   addss %xmm1, %xmm0
3158 //
3159 // (2) a vector packed single/double fp operation followed by a vector insert
3160 //
3161 // The effect is that the backend converts the packed fp instruction
3162 // followed by a vector insert into a single SSE scalar fp instruction.
3163 //
3164 // For example, given the following code:
3165 //   __m128 foo(__m128 A, __m128 B) {
3166 //     __m128 C = A + B;
3167 //     return (__m128) {c[0], a[1], a[2], a[3]};
3168 //   }
3169 //
3170 // Previously we generated:
3171 //   addps %xmm0, %xmm1
3172 //   movss %xmm1, %xmm0
3173 //
3174 // We now generate:
3175 //   addss %xmm1, %xmm0
3176
3177 // TODO: Some canonicalization in lowering would simplify the number of
3178 // patterns we have to try to match.
3179 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3180   let Predicates = [UseSSE1] in {
3181     // extracted scalar math op with insert via movss
3182     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3183           (Op (f32 (extractelt (v4f32 VR128:$dst), (iPTR 0))),
3184           FR32:$src))))),
3185       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3186           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3187
3188     // vector math op with insert via movss
3189     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3190           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3191       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3192   }
3193
3194   // With SSE 4.1, blendi is preferred to movsd, so match that too.
3195   let Predicates = [UseSSE41] in {
3196     // extracted scalar math op with insert via blend
3197     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3198           (Op (f32 (extractelt (v4f32 VR128:$dst), (iPTR 0))),
3199           FR32:$src))), (i8 1))),
3200       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3201           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3202
3203     // vector math op with insert via blend
3204     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3205           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3206       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3207
3208   }
3209
3210   // Repeat everything for AVX, except for the movss + scalar combo...
3211   // because that one shouldn't occur with AVX codegen?
3212   let Predicates = [HasAVX] in {
3213     // extracted scalar math op with insert via blend
3214     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3215           (Op (f32 (extractelt (v4f32 VR128:$dst), (iPTR 0))),
3216           FR32:$src))), (i8 1))),
3217       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3218           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3219
3220     // vector math op with insert via movss
3221     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3222           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3223       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3224
3225     // vector math op with insert via blend
3226     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3227           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3228       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3229   }
3230 }
3231
3232 defm : scalar_math_f32_patterns<fadd, "ADD">;
3233 defm : scalar_math_f32_patterns<fsub, "SUB">;
3234 defm : scalar_math_f32_patterns<fmul, "MUL">;
3235 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3236
3237 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3238   let Predicates = [UseSSE2] in {
3239     // extracted scalar math op with insert via movsd
3240     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3241           (Op (f64 (extractelt (v2f64 VR128:$dst), (iPTR 0))),
3242           FR64:$src))))),
3243       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3244           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3245
3246     // vector math op with insert via movsd
3247     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3248           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3249       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3250   }
3251
3252   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3253   let Predicates = [UseSSE41] in {
3254     // extracted scalar math op with insert via blend
3255     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3256           (Op (f64 (extractelt (v2f64 VR128:$dst), (iPTR 0))),
3257           FR64:$src))), (i8 1))),
3258       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3259           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3260
3261     // vector math op with insert via blend
3262     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3263           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3264       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3265   }
3266
3267   // Repeat everything for AVX.
3268   let Predicates = [HasAVX] in {
3269     // extracted scalar math op with insert via movsd
3270     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3271           (Op (f64 (extractelt (v2f64 VR128:$dst), (iPTR 0))),
3272           FR64:$src))))),
3273       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3274           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3275
3276     // extracted scalar math op with insert via blend
3277     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3278           (Op (f64 (extractelt (v2f64 VR128:$dst), (iPTR 0))),
3279           FR64:$src))), (i8 1))),
3280       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3281           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3282
3283     // vector math op with insert via movsd
3284     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3285           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3286       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3287
3288     // vector math op with insert via blend
3289     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3290           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3291       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3292   }
3293 }
3294
3295 defm : scalar_math_f64_patterns<fadd, "ADD">;
3296 defm : scalar_math_f64_patterns<fsub, "SUB">;
3297 defm : scalar_math_f64_patterns<fmul, "MUL">;
3298 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3299
3300
3301 /// Unop Arithmetic
3302 /// In addition, we also have a special variant of the scalar form here to
3303 /// represent the associated intrinsic operation.  This form is unlike the
3304 /// plain scalar form, in that it takes an entire vector (instead of a
3305 /// scalar) and leaves the top elements undefined.
3306 ///
3307 /// And, we have a special variant form for a full-vector intrinsic form.
3308
3309 let Sched = WriteFSqrt in {
3310 def SSE_SQRTPS : OpndItins<
3311   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3312 >;
3313
3314 def SSE_SQRTSS : OpndItins<
3315   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3316 >;
3317
3318 def SSE_SQRTPD : OpndItins<
3319   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3320 >;
3321
3322 def SSE_SQRTSD : OpndItins<
3323   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3324 >;
3325 }
3326
3327 let Sched = WriteFRsqrt in {
3328 def SSE_RSQRTPS : OpndItins<
3329   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3330 >;
3331
3332 def SSE_RSQRTSS : OpndItins<
3333   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3334 >;
3335 }
3336
3337 let Sched = WriteFRcp in {
3338 def SSE_RCPP : OpndItins<
3339   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3340 >;
3341
3342 def SSE_RCPS : OpndItins<
3343   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3344 >;
3345 }
3346
3347 /// sse_fp_unop_s - SSE1 unops in scalar form
3348 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3349 /// the HW instructions are 2 operand / destructive.
3350 multiclass sse_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3351                           ValueType vt, ValueType ScalarVT,
3352                           X86MemOperand x86memop, Operand vec_memop,
3353                           ComplexPattern mem_cpat, Intrinsic Intr,
3354                           SDNode OpNode, Domain d, OpndItins itins,
3355                           Predicate target, string Suffix> {
3356   let hasSideEffects = 0 in {
3357   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1),
3358               !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3359             [(set RC:$dst, (OpNode RC:$src1))], itins.rr, d>, Sched<[itins.Sched]>,
3360             Requires<[target]>;
3361   let mayLoad = 1 in
3362   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1),
3363             !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3364             [(set RC:$dst, (OpNode (load addr:$src1)))], itins.rm, d>,
3365             Sched<[itins.Sched.Folded, ReadAfterLd]>,
3366             Requires<[target, OptForSize]>;
3367
3368   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3369   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3370               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3371             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3372   let mayLoad = 1 in
3373   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, vec_memop:$src2),
3374               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3375             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3376   }
3377   }
3378
3379   let Predicates = [target] in {
3380   def : Pat<(vt (OpNode mem_cpat:$src)),
3381             (vt (COPY_TO_REGCLASS (vt (!cast<Instruction>(NAME#Suffix##m_Int)
3382                  (vt (IMPLICIT_DEF)), mem_cpat:$src)), RC))>;
3383   // These are unary operations, but they are modeled as having 2 source operands
3384   // because the high elements of the destination are unchanged in SSE.
3385   def : Pat<(Intr VR128:$src),
3386             (!cast<Instruction>(NAME#Suffix##r_Int) VR128:$src, VR128:$src)>;
3387   def : Pat<(Intr (load addr:$src)),
3388             (vt (COPY_TO_REGCLASS(!cast<Instruction>(NAME#Suffix##m)
3389                                       addr:$src), VR128))>;
3390   def : Pat<(Intr mem_cpat:$src),
3391              (!cast<Instruction>(NAME#Suffix##m_Int)
3392                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3393   }
3394 }
3395
3396 multiclass avx_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3397                           ValueType vt, ValueType ScalarVT,
3398                           X86MemOperand x86memop, Operand vec_memop,
3399                           ComplexPattern mem_cpat,
3400                           Intrinsic Intr, SDNode OpNode, Domain d,
3401                           OpndItins itins, string Suffix> {
3402   let hasSideEffects = 0 in {
3403   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3404             !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3405             [], itins.rr, d>, Sched<[itins.Sched]>;
3406   let mayLoad = 1 in
3407   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3408              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3409             [], itins.rm, d>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3410   let isCodeGenOnly = 1 in {
3411   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst),
3412                 (ins VR128:$src1, VR128:$src2),
3413              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3414              []>, Sched<[itins.Sched.Folded]>;
3415   let mayLoad = 1 in
3416   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst),
3417                 (ins VR128:$src1, vec_memop:$src2),
3418              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3419              []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3420   }
3421   }
3422
3423   let Predicates = [UseAVX] in {
3424    def : Pat<(OpNode RC:$src),  (!cast<Instruction>("V"#NAME#Suffix##r)
3425                                 (ScalarVT (IMPLICIT_DEF)), RC:$src)>;
3426
3427    def : Pat<(vt (OpNode mem_cpat:$src)),
3428              (!cast<Instruction>("V"#NAME#Suffix##m_Int) (vt (IMPLICIT_DEF)),
3429                                   mem_cpat:$src)>;
3430
3431   }
3432   let Predicates = [HasAVX] in {
3433    def : Pat<(Intr VR128:$src),
3434              (!cast<Instruction>("V"#NAME#Suffix##r_Int) (vt (IMPLICIT_DEF)),
3435                                  VR128:$src)>;
3436
3437    def : Pat<(Intr mem_cpat:$src),
3438              (!cast<Instruction>("V"#NAME#Suffix##m_Int)
3439                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3440   }
3441   let Predicates = [UseAVX, OptForSize] in
3442   def : Pat<(ScalarVT (OpNode (load addr:$src))),
3443             (!cast<Instruction>("V"#NAME#Suffix##m) (ScalarVT (IMPLICIT_DEF)),
3444              addr:$src)>;
3445 }
3446
3447 /// sse1_fp_unop_p - SSE1 unops in packed form.
3448 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3449                           OpndItins itins, list<Predicate> prds> {
3450 let Predicates = prds in {
3451   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3452                        !strconcat("v", OpcodeStr,
3453                                   "ps\t{$src, $dst|$dst, $src}"),
3454                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3455                        itins.rr>, VEX, Sched<[itins.Sched]>;
3456   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3457                        !strconcat("v", OpcodeStr,
3458                                   "ps\t{$src, $dst|$dst, $src}"),
3459                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3460                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3461   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3462                         !strconcat("v", OpcodeStr,
3463                                    "ps\t{$src, $dst|$dst, $src}"),
3464                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3465                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3466   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3467                         !strconcat("v", OpcodeStr,
3468                                    "ps\t{$src, $dst|$dst, $src}"),
3469                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3470                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3471 }
3472
3473   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3474                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3475                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3476             Sched<[itins.Sched]>;
3477   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3478                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3479                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3480             Sched<[itins.Sched.Folded]>;
3481 }
3482
3483 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3484 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3485                           SDNode OpNode, OpndItins itins> {
3486 let Predicates = [HasAVX] in {
3487   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3488                        !strconcat("v", OpcodeStr,
3489                                   "pd\t{$src, $dst|$dst, $src}"),
3490                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3491                        itins.rr>, VEX, Sched<[itins.Sched]>;
3492   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3493                        !strconcat("v", OpcodeStr,
3494                                   "pd\t{$src, $dst|$dst, $src}"),
3495                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3496                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3497   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3498                         !strconcat("v", OpcodeStr,
3499                                    "pd\t{$src, $dst|$dst, $src}"),
3500                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3501                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3502   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3503                         !strconcat("v", OpcodeStr,
3504                                    "pd\t{$src, $dst|$dst, $src}"),
3505                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3506                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3507 }
3508
3509   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3510               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3511               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3512             Sched<[itins.Sched]>;
3513   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3514                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3515                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3516             Sched<[itins.Sched.Folded]>;
3517 }
3518
3519 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3520                           OpndItins itins> {
3521   defm SS        :  sse_fp_unop_s<opc, OpcodeStr##ss, FR32, v4f32, f32, f32mem,
3522                       ssmem, sse_load_f32,
3523                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3524                       SSEPackedSingle, itins, UseSSE1, "SS">, XS;
3525   defm V#NAME#SS  : avx_fp_unop_s<opc, "v"#OpcodeStr##ss, FR32, v4f32, f32,
3526                       f32mem, ssmem, sse_load_f32,
3527                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3528                       SSEPackedSingle, itins, "SS">, XS, VEX_4V, VEX_LIG;
3529 }
3530
3531 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3532                           OpndItins itins> {
3533   defm SD         : sse_fp_unop_s<opc, OpcodeStr##sd, FR64, v2f64, f64, f64mem,
3534                          sdmem, sse_load_f64,
3535                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3536                          OpNode, SSEPackedDouble, itins, UseSSE2, "SD">, XD;
3537   defm V#NAME#SD  : avx_fp_unop_s<opc, "v"#OpcodeStr##sd, FR64, v2f64, f64,
3538                          f64mem, sdmem, sse_load_f64,
3539                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3540                          OpNode, SSEPackedDouble, itins, "SD">,
3541                          XD, VEX_4V, VEX_LIG;
3542 }
3543
3544 // Square root.
3545 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3546              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS, [HasAVX]>,
3547              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3548              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3549
3550 // Reciprocal approximations. Note that these typically require refinement
3551 // in order to obtain suitable precision.
3552 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3553              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS, [HasAVX, NoVLX] >;
3554 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3555              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP, [HasAVX, NoVLX]>;
3556
3557 // There is no f64 version of the reciprocal approximation instructions.
3558
3559 // TODO: We should add *scalar* op patterns for these just like we have for
3560 // the binops above. If the binop and unop patterns could all be unified
3561 // that would be even better.
3562
3563 multiclass scalar_unary_math_patterns<Intrinsic Intr, string OpcPrefix,
3564                                       SDNode Move, ValueType VT,
3565                                       Predicate BasePredicate> {
3566   let Predicates = [BasePredicate] in {
3567     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3568               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3569   }
3570
3571   // With SSE 4.1, blendi is preferred to movs*, so match that too.
3572   let Predicates = [UseSSE41] in {
3573     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3574               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3575   }
3576
3577   // Repeat for AVX versions of the instructions.
3578   let Predicates = [HasAVX] in {
3579     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3580               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3581
3582     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3583               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3584   }
3585 }
3586
3587 defm : scalar_unary_math_patterns<int_x86_sse_rcp_ss, "RCPSS", X86Movss,
3588                                   v4f32, UseSSE1>;
3589 defm : scalar_unary_math_patterns<int_x86_sse_rsqrt_ss, "RSQRTSS", X86Movss,
3590                                   v4f32, UseSSE1>;
3591 defm : scalar_unary_math_patterns<int_x86_sse_sqrt_ss, "SQRTSS", X86Movss,
3592                                   v4f32, UseSSE1>;
3593 defm : scalar_unary_math_patterns<int_x86_sse2_sqrt_sd, "SQRTSD", X86Movsd,
3594                                   v2f64, UseSSE2>;
3595
3596
3597 //===----------------------------------------------------------------------===//
3598 // SSE 1 & 2 - Non-temporal stores
3599 //===----------------------------------------------------------------------===//
3600
3601 let AddedComplexity = 400 in { // Prefer non-temporal versions
3602 let SchedRW = [WriteStore] in {
3603 let Predicates = [HasAVX, NoVLX] in {
3604 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3605                      (ins f128mem:$dst, VR128:$src),
3606                      "movntps\t{$src, $dst|$dst, $src}",
3607                      [(alignednontemporalstore (v4f32 VR128:$src),
3608                                                addr:$dst)],
3609                                                IIC_SSE_MOVNT>, VEX;
3610 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3611                      (ins f128mem:$dst, VR128:$src),
3612                      "movntpd\t{$src, $dst|$dst, $src}",
3613                      [(alignednontemporalstore (v2f64 VR128:$src),
3614                                                addr:$dst)],
3615                                                IIC_SSE_MOVNT>, VEX;
3616
3617 let ExeDomain = SSEPackedInt in
3618 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3619                          (ins f128mem:$dst, VR128:$src),
3620                          "movntdq\t{$src, $dst|$dst, $src}",
3621                          [(alignednontemporalstore (v2i64 VR128:$src),
3622                                                    addr:$dst)],
3623                                                    IIC_SSE_MOVNT>, VEX;
3624
3625 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3626                      (ins f256mem:$dst, VR256:$src),
3627                      "movntps\t{$src, $dst|$dst, $src}",
3628                      [(alignednontemporalstore (v8f32 VR256:$src),
3629                                                addr:$dst)],
3630                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3631 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3632                      (ins f256mem:$dst, VR256:$src),
3633                      "movntpd\t{$src, $dst|$dst, $src}",
3634                      [(alignednontemporalstore (v4f64 VR256:$src),
3635                                                addr:$dst)],
3636                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3637 let ExeDomain = SSEPackedInt in
3638 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3639                     (ins f256mem:$dst, VR256:$src),
3640                     "movntdq\t{$src, $dst|$dst, $src}",
3641                     [(alignednontemporalstore (v4i64 VR256:$src),
3642                                               addr:$dst)],
3643                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3644 }
3645
3646 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3647                     "movntps\t{$src, $dst|$dst, $src}",
3648                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3649                     IIC_SSE_MOVNT>;
3650 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3651                     "movntpd\t{$src, $dst|$dst, $src}",
3652                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3653                     IIC_SSE_MOVNT>;
3654
3655 let ExeDomain = SSEPackedInt in
3656 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3657                     "movntdq\t{$src, $dst|$dst, $src}",
3658                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3659                     IIC_SSE_MOVNT>;
3660
3661 // There is no AVX form for instructions below this point
3662 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3663                  "movnti{l}\t{$src, $dst|$dst, $src}",
3664                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3665                  IIC_SSE_MOVNT>,
3666                PS, Requires<[HasSSE2]>;
3667 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3668                      "movnti{q}\t{$src, $dst|$dst, $src}",
3669                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3670                      IIC_SSE_MOVNT>,
3671                   PS, Requires<[HasSSE2]>;
3672 } // SchedRW = [WriteStore]
3673
3674 let Predicates = [HasAVX2, NoVLX] in {
3675   def : Pat<(alignednontemporalstore (v8i32 VR256:$src), addr:$dst),
3676             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3677   def : Pat<(alignednontemporalstore (v16i16 VR256:$src), addr:$dst),
3678             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3679   def : Pat<(alignednontemporalstore (v32i8 VR256:$src), addr:$dst),
3680             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3681 }
3682
3683 let Predicates = [HasAVX, NoVLX] in {
3684   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3685             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3686   def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3687             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3688   def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3689             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3690 }
3691
3692 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3693           (MOVNTDQmr addr:$dst, VR128:$src)>;
3694 def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3695           (MOVNTDQmr addr:$dst, VR128:$src)>;
3696 def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3697           (MOVNTDQmr addr:$dst, VR128:$src)>;
3698
3699 } // AddedComplexity
3700
3701 //===----------------------------------------------------------------------===//
3702 // SSE 1 & 2 - Prefetch and memory fence
3703 //===----------------------------------------------------------------------===//
3704
3705 // Prefetch intrinsic.
3706 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3707 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3708     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3709     IIC_SSE_PREFETCH>, TB;
3710 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3711     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3712     IIC_SSE_PREFETCH>, TB;
3713 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3714     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3715     IIC_SSE_PREFETCH>, TB;
3716 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3717     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3718     IIC_SSE_PREFETCH>, TB;
3719 }
3720
3721 // FIXME: How should flush instruction be modeled?
3722 let SchedRW = [WriteLoad] in {
3723 // Flush cache
3724 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3725                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3726                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3727 }
3728
3729 let SchedRW = [WriteNop] in {
3730 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3731 // was introduced with SSE2, it's backward compatible.
3732 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3733               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3734               OBXS, Requires<[HasSSE2]>;
3735 }
3736
3737 let SchedRW = [WriteFence] in {
3738 // Load, store, and memory fence
3739 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3740                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3741                PS, Requires<[HasSSE1]>;
3742 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3743                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3744                TB, Requires<[HasSSE2]>;
3745 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3746                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3747                TB, Requires<[HasSSE2]>;
3748 } // SchedRW
3749
3750 def : Pat<(X86SFence), (SFENCE)>;
3751 def : Pat<(X86LFence), (LFENCE)>;
3752 def : Pat<(X86MFence), (MFENCE)>;
3753
3754 //===----------------------------------------------------------------------===//
3755 // SSE 1 & 2 - Load/Store XCSR register
3756 //===----------------------------------------------------------------------===//
3757
3758 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3759                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3760                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3761 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3762                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3763                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3764
3765 let Predicates = [UseSSE1] in {
3766 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3767                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3768                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3769 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3770                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3771                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3772 }
3773
3774 //===---------------------------------------------------------------------===//
3775 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3776 //===---------------------------------------------------------------------===//
3777
3778 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3779
3780 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3781 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3782                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3783                     VEX;
3784 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3785                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3786                     VEX, VEX_L;
3787 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3788                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3789                     VEX;
3790 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3791                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3792                     VEX, VEX_L;
3793 }
3794
3795 // For Disassembler
3796 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3797     SchedRW = [WriteMove] in {
3798 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3799                         "movdqa\t{$src, $dst|$dst, $src}", [],
3800                         IIC_SSE_MOVA_P_RR>,
3801                         VEX;
3802 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3803                         "movdqa\t{$src, $dst|$dst, $src}", [],
3804                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3805 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3806                         "movdqu\t{$src, $dst|$dst, $src}", [],
3807                         IIC_SSE_MOVU_P_RR>,
3808                         VEX;
3809 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3810                         "movdqu\t{$src, $dst|$dst, $src}", [],
3811                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3812 }
3813
3814 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3815     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3816 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3817                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3818                    VEX;
3819 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3820                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3821                    VEX, VEX_L;
3822 let Predicates = [HasAVX] in {
3823   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3824                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3825                     XS, VEX;
3826   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3827                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3828                     XS, VEX, VEX_L;
3829 }
3830 }
3831
3832 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3833 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3834                      (ins i128mem:$dst, VR128:$src),
3835                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3836                      VEX;
3837 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3838                      (ins i256mem:$dst, VR256:$src),
3839                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3840                      VEX, VEX_L;
3841 let Predicates = [HasAVX] in {
3842 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3843                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3844                   XS, VEX;
3845 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3846                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3847                   XS, VEX, VEX_L;
3848 }
3849 }
3850
3851 let SchedRW = [WriteMove] in {
3852 let hasSideEffects = 0 in
3853 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3854                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3855
3856 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3857                    "movdqu\t{$src, $dst|$dst, $src}",
3858                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3859
3860 // For Disassembler
3861 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3862 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3863                        "movdqa\t{$src, $dst|$dst, $src}", [],
3864                        IIC_SSE_MOVA_P_RR>;
3865
3866 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3867                        "movdqu\t{$src, $dst|$dst, $src}",
3868                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3869 }
3870 } // SchedRW
3871
3872 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3873     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3874 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3875                    "movdqa\t{$src, $dst|$dst, $src}",
3876                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3877                    IIC_SSE_MOVA_P_RM>;
3878 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3879                    "movdqu\t{$src, $dst|$dst, $src}",
3880                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3881                    IIC_SSE_MOVU_P_RM>,
3882                  XS, Requires<[UseSSE2]>;
3883 }
3884
3885 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3886 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3887                    "movdqa\t{$src, $dst|$dst, $src}",
3888                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3889                    IIC_SSE_MOVA_P_MR>;
3890 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3891                    "movdqu\t{$src, $dst|$dst, $src}",
3892                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3893                    IIC_SSE_MOVU_P_MR>,
3894                  XS, Requires<[UseSSE2]>;
3895 }
3896
3897 } // ExeDomain = SSEPackedInt
3898
3899 let Predicates = [HasAVX] in {
3900   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3901             (VMOVDQUmr addr:$dst, VR128:$src)>;
3902   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3903             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3904 }
3905 let Predicates = [UseSSE2] in
3906 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3907           (MOVDQUmr addr:$dst, VR128:$src)>;
3908
3909 //===---------------------------------------------------------------------===//
3910 // SSE2 - Packed Integer Arithmetic Instructions
3911 //===---------------------------------------------------------------------===//
3912
3913 let Sched = WriteVecIMul in
3914 def SSE_PMADD : OpndItins<
3915   IIC_SSE_PMADD, IIC_SSE_PMADD
3916 >;
3917
3918 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3919
3920 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3921                             RegisterClass RC, PatFrag memop_frag,
3922                             X86MemOperand x86memop,
3923                             OpndItins itins,
3924                             bit IsCommutable = 0,
3925                             bit Is2Addr = 1> {
3926   let isCommutable = IsCommutable in
3927   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3928        (ins RC:$src1, RC:$src2),
3929        !if(Is2Addr,
3930            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3931            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3932        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3933       Sched<[itins.Sched]>;
3934   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3935        (ins RC:$src1, x86memop:$src2),
3936        !if(Is2Addr,
3937            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3938            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3939        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3940        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3941 }
3942
3943 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3944                              Intrinsic IntId256, OpndItins itins,
3945                              bit IsCommutable = 0> {
3946 let Predicates = [HasAVX] in
3947   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3948                                  VR128, loadv2i64, i128mem, itins,
3949                                  IsCommutable, 0>, VEX_4V;
3950
3951 let Constraints = "$src1 = $dst" in
3952   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3953                                i128mem, itins, IsCommutable, 1>;
3954
3955 let Predicates = [HasAVX2] in
3956   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3957                                    VR256, loadv4i64, i256mem, itins,
3958                                    IsCommutable, 0>, VEX_4V, VEX_L;
3959 }
3960
3961 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3962                          string OpcodeStr, SDNode OpNode,
3963                          SDNode OpNode2, RegisterClass RC,
3964                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3965                          PatFrag ld_frag, ShiftOpndItins itins,
3966                          bit Is2Addr = 1> {
3967   // src2 is always 128-bit
3968   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3969        (ins RC:$src1, VR128:$src2),
3970        !if(Is2Addr,
3971            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3972            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3973        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3974         itins.rr>, Sched<[WriteVecShift]>;
3975   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3976        (ins RC:$src1, i128mem:$src2),
3977        !if(Is2Addr,
3978            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3979            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3980        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3981                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
3982       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3983   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3984        (ins RC:$src1, u8imm:$src2),
3985        !if(Is2Addr,
3986            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3987            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3988        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3989        Sched<[WriteVecShift]>;
3990 }
3991
3992 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3993 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3994                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3995                          PatFrag memop_frag, X86MemOperand x86memop,
3996                          OpndItins itins,
3997                          bit IsCommutable = 0, bit Is2Addr = 1> {
3998   let isCommutable = IsCommutable in
3999   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4000        (ins RC:$src1, RC:$src2),
4001        !if(Is2Addr,
4002            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4003            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4004        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4005        Sched<[itins.Sched]>;
4006   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4007        (ins RC:$src1, x86memop:$src2),
4008        !if(Is2Addr,
4009            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4010            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4011        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4012                                      (bitconvert (memop_frag addr:$src2)))))]>,
4013        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4014 }
4015 } // ExeDomain = SSEPackedInt
4016
4017 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4018                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4019 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4020                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4021 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4022                              SSE_INTALU_ITINS_P, 1, NoVLX>;
4023 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4024                              SSE_INTALUQ_ITINS_P, 1, NoVLX>;
4025 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4026                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4027 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4028                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4029 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4030                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4031 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4032                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4033 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4034                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4035 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4036                              SSE_INTALU_ITINS_P, 0, NoVLX>;
4037 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4038                              SSE_INTALUQ_ITINS_P, 0, NoVLX>;
4039 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4040                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4041 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4042                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4043 defm PMINUB  : PDI_binop_all<0xDA, "pminub", umin, v16i8, v32i8,
4044                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4045 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", smin, v8i16, v16i16,
4046                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4047 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", umax, v16i8, v32i8,
4048                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4049 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", smax, v8i16, v16i16,
4050                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4051 defm PAVGB   : PDI_binop_all<0xE0, "pavgb", X86avg, v16i8, v32i8,
4052                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4053 defm PAVGW   : PDI_binop_all<0xE3, "pavgw", X86avg, v8i16, v16i16,
4054                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4055
4056 // Intrinsic forms
4057 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4058                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4059 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4060                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4061 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4062                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4063 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4064                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4065 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4066                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4067 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4068                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4069 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4070                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4071
4072 let Predicates = [HasAVX] in
4073 defm VPSADBW : PDI_binop_rm2<0xF6, "vpsadbw", X86psadbw, v2i64, v16i8, VR128,
4074                              loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4075                              VEX_4V;
4076 let Predicates = [HasAVX2] in
4077 defm VPSADBWY : PDI_binop_rm2<0xF6, "vpsadbw", X86psadbw, v4i64, v32i8, VR256,
4078                              loadv4i64, i256mem, SSE_INTMUL_ITINS_P, 1, 0>,
4079                              VEX_4V, VEX_L;
4080 let Constraints = "$src1 = $dst" in
4081 defm PSADBW : PDI_binop_rm2<0xF6, "psadbw", X86psadbw, v2i64, v16i8, VR128,
4082                             memopv2i64, i128mem, SSE_INTALU_ITINS_P, 1>;
4083
4084 let Predicates = [HasAVX] in
4085 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4086                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4087                               VEX_4V;
4088 let Predicates = [HasAVX2] in
4089 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4090                                VR256, loadv4i64, i256mem,
4091                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4092 let Constraints = "$src1 = $dst" in
4093 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4094                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4095
4096 //===---------------------------------------------------------------------===//
4097 // SSE2 - Packed Integer Logical Instructions
4098 //===---------------------------------------------------------------------===//
4099
4100 let Predicates = [HasAVX, NoVLX] in {
4101 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4102                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4103                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4104 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4105                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4106                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4107
4108 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4109                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4110                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4111 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4112                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4113                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4114
4115 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4116                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4117                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4118 } // Predicates = [HasAVX, NoVLX]
4119
4120 let Predicates = [HasAVX, NoVLX_Or_NoBWI] in {
4121 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4122                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4123                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4124 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4125                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4126                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4127 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4128                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4129                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4130 } // Predicates = [HasAVX, NoVLX_Or_NoBWI]
4131
4132
4133 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] ,
4134                                     Predicates = [HasAVX, NoVLX_Or_NoBWI]in {
4135   // 128-bit logical shifts.
4136   def VPSLLDQri : PDIi8<0x73, MRM7r,
4137                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4138                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4139                     [(set VR128:$dst,
4140                       (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))]>,
4141                     VEX_4V;
4142   def VPSRLDQri : PDIi8<0x73, MRM3r,
4143                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4144                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4145                     [(set VR128:$dst,
4146                       (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))]>,
4147                     VEX_4V;
4148   // PSRADQri doesn't exist in SSE[1-3].
4149 } // Predicates = [HasAVX, NoVLX_Or_NoBWI]
4150
4151 let Predicates = [HasAVX2, NoVLX] in {
4152 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4153                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4154                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4155 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4156                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4157                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4158
4159 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4160                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4161                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4162 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4163                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4164                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4165
4166 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4167                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4168                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4169 }// Predicates = [HasAVX2, NoVLX]
4170
4171 let Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
4172 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4173                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4174                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4175 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4176                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4177                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4178 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4179                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4180                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4181 }// Predicates = [HasAVX2, NoVLX_Or_NoBWI]
4182
4183 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 ,
4184                                     Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
4185   // 256-bit logical shifts.
4186   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4187                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4188                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4189                     [(set VR256:$dst,
4190                       (v4i64 (X86vshldq VR256:$src1, (i8 imm:$src2))))]>,
4191                     VEX_4V, VEX_L;
4192   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4193                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4194                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4195                     [(set VR256:$dst,
4196                       (v4i64 (X86vshrdq VR256:$src1, (i8 imm:$src2))))]>,
4197                     VEX_4V, VEX_L;
4198   // PSRADQYri doesn't exist in SSE[1-3].
4199 } // Predicates = [HasAVX2, NoVLX_Or_NoBWI]
4200
4201 let Constraints = "$src1 = $dst" in {
4202 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4203                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4204                            SSE_INTSHIFT_ITINS_P>;
4205 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4206                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4207                            SSE_INTSHIFT_ITINS_P>;
4208 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4209                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4210                            SSE_INTSHIFT_ITINS_P>;
4211
4212 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4213                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4214                            SSE_INTSHIFT_ITINS_P>;
4215 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4216                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4217                            SSE_INTSHIFT_ITINS_P>;
4218 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4219                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4220                            SSE_INTSHIFT_ITINS_P>;
4221
4222 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4223                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4224                            SSE_INTSHIFT_ITINS_P>;
4225 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4226                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4227                            SSE_INTSHIFT_ITINS_P>;
4228
4229 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4230   // 128-bit logical shifts.
4231   def PSLLDQri : PDIi8<0x73, MRM7r,
4232                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4233                        "pslldq\t{$src2, $dst|$dst, $src2}",
4234                        [(set VR128:$dst,
4235                          (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))],
4236                        IIC_SSE_INTSHDQ_P_RI>;
4237   def PSRLDQri : PDIi8<0x73, MRM3r,
4238                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4239                        "psrldq\t{$src2, $dst|$dst, $src2}",
4240                        [(set VR128:$dst,
4241                          (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))],
4242                        IIC_SSE_INTSHDQ_P_RI>;
4243   // PSRADQri doesn't exist in SSE[1-3].
4244 }
4245 } // Constraints = "$src1 = $dst"
4246
4247 //===---------------------------------------------------------------------===//
4248 // SSE2 - Packed Integer Comparison Instructions
4249 //===---------------------------------------------------------------------===//
4250
4251 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4252                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4253 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4254                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4255 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4256                              SSE_INTALU_ITINS_P, 1, NoVLX>;
4257 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4258                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4259 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4260                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4261 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4262                              SSE_INTALU_ITINS_P, 0, NoVLX>;
4263
4264 //===---------------------------------------------------------------------===//
4265 // SSE2 - Packed Integer Shuffle Instructions
4266 //===---------------------------------------------------------------------===//
4267
4268 let ExeDomain = SSEPackedInt in {
4269 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4270                          SDNode OpNode> {
4271 let Predicates = [HasAVX] in {
4272   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4273                       (ins VR128:$src1, u8imm:$src2),
4274                       !strconcat("v", OpcodeStr,
4275                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4276                       [(set VR128:$dst,
4277                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4278                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4279   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4280                       (ins i128mem:$src1, u8imm:$src2),
4281                       !strconcat("v", OpcodeStr,
4282                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4283                      [(set VR128:$dst,
4284                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4285                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4286                   Sched<[WriteShuffleLd]>;
4287 }
4288
4289 let Predicates = [HasAVX2] in {
4290   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4291                        (ins VR256:$src1, u8imm:$src2),
4292                        !strconcat("v", OpcodeStr,
4293                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4294                        [(set VR256:$dst,
4295                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4296                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4297   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4298                        (ins i256mem:$src1, u8imm:$src2),
4299                        !strconcat("v", OpcodeStr,
4300                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4301                       [(set VR256:$dst,
4302                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4303                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4304                    Sched<[WriteShuffleLd]>;
4305 }
4306
4307 let Predicates = [UseSSE2] in {
4308   def ri : Ii8<0x70, MRMSrcReg,
4309                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4310                !strconcat(OpcodeStr,
4311                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4312                 [(set VR128:$dst,
4313                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4314                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4315   def mi : Ii8<0x70, MRMSrcMem,
4316                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4317                !strconcat(OpcodeStr,
4318                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4319                 [(set VR128:$dst,
4320                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4321                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4322            Sched<[WriteShuffleLd, ReadAfterLd]>;
4323 }
4324 }
4325 } // ExeDomain = SSEPackedInt
4326
4327 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4328 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4329 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4330
4331 let Predicates = [HasAVX] in {
4332   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4333             (VPSHUFDmi addr:$src1, imm:$imm)>;
4334   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4335             (VPSHUFDri VR128:$src1, imm:$imm)>;
4336 }
4337
4338 let Predicates = [UseSSE2] in {
4339   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4340             (PSHUFDmi addr:$src1, imm:$imm)>;
4341   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4342             (PSHUFDri VR128:$src1, imm:$imm)>;
4343 }
4344
4345 //===---------------------------------------------------------------------===//
4346 // Packed Integer Pack Instructions (SSE & AVX)
4347 //===---------------------------------------------------------------------===//
4348
4349 let ExeDomain = SSEPackedInt in {
4350 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4351                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4352                      PatFrag ld_frag, bit Is2Addr = 1> {
4353   def rr : PDI<opc, MRMSrcReg,
4354                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4355                !if(Is2Addr,
4356                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4357                    !strconcat(OpcodeStr,
4358                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4359                [(set VR128:$dst,
4360                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4361                Sched<[WriteShuffle]>;
4362   def rm : PDI<opc, MRMSrcMem,
4363                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4364                !if(Is2Addr,
4365                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4366                    !strconcat(OpcodeStr,
4367                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4368                [(set VR128:$dst,
4369                      (OutVT (OpNode VR128:$src1,
4370                                     (bc_frag (ld_frag addr:$src2)))))]>,
4371                Sched<[WriteShuffleLd, ReadAfterLd]>;
4372 }
4373
4374 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4375                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4376   def Yrr : PDI<opc, MRMSrcReg,
4377                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4378                 !strconcat(OpcodeStr,
4379                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4380                 [(set VR256:$dst,
4381                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4382                 Sched<[WriteShuffle]>;
4383   def Yrm : PDI<opc, MRMSrcMem,
4384                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4385                 !strconcat(OpcodeStr,
4386                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4387                 [(set VR256:$dst,
4388                       (OutVT (OpNode VR256:$src1,
4389                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4390                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4391 }
4392
4393 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4394                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4395                      PatFrag ld_frag, bit Is2Addr = 1> {
4396   def rr : SS48I<opc, MRMSrcReg,
4397                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4398                  !if(Is2Addr,
4399                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4400                      !strconcat(OpcodeStr,
4401                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4402                  [(set VR128:$dst,
4403                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4404                  Sched<[WriteShuffle]>;
4405   def rm : SS48I<opc, MRMSrcMem,
4406                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4407                  !if(Is2Addr,
4408                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4409                      !strconcat(OpcodeStr,
4410                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4411                  [(set VR128:$dst,
4412                        (OutVT (OpNode VR128:$src1,
4413                                       (bc_frag (ld_frag addr:$src2)))))]>,
4414                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4415 }
4416
4417 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4418                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4419   def Yrr : SS48I<opc, MRMSrcReg,
4420                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4421                   !strconcat(OpcodeStr,
4422                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4423                   [(set VR256:$dst,
4424                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4425                   Sched<[WriteShuffle]>;
4426   def Yrm : SS48I<opc, MRMSrcMem,
4427                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4428                   !strconcat(OpcodeStr,
4429                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4430                   [(set VR256:$dst,
4431                         (OutVT (OpNode VR256:$src1,
4432                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4433                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4434 }
4435
4436 let Predicates = [HasAVX] in {
4437   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4438                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4439   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4440                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4441
4442   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4443                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4444   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4445                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4446 }
4447
4448 let Predicates = [HasAVX2] in {
4449   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4450                                bc_v16i16>, VEX_4V, VEX_L;
4451   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4452                                bc_v8i32>, VEX_4V, VEX_L;
4453
4454   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4455                                bc_v16i16>, VEX_4V, VEX_L;
4456   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4457                                bc_v8i32>, VEX_4V, VEX_L;
4458 }
4459
4460 let Constraints = "$src1 = $dst" in {
4461   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4462                             bc_v8i16, memopv2i64>;
4463   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4464                             bc_v4i32, memopv2i64>;
4465
4466   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4467                             bc_v8i16, memopv2i64>;
4468
4469   let Predicates = [HasSSE41] in
4470   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4471                             bc_v4i32, memopv2i64>;
4472 }
4473 } // ExeDomain = SSEPackedInt
4474
4475 //===---------------------------------------------------------------------===//
4476 // SSE2 - Packed Integer Unpack Instructions
4477 //===---------------------------------------------------------------------===//
4478
4479 let ExeDomain = SSEPackedInt in {
4480 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4481                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4482                        bit Is2Addr = 1> {
4483   def rr : PDI<opc, MRMSrcReg,
4484       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4485       !if(Is2Addr,
4486           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4487           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4488       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4489       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4490   def rm : PDI<opc, MRMSrcMem,
4491       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4492       !if(Is2Addr,
4493           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4494           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4495       [(set VR128:$dst, (OpNode VR128:$src1,
4496                                   (bc_frag (ld_frag addr:$src2))))],
4497                                                IIC_SSE_UNPCK>,
4498       Sched<[WriteShuffleLd, ReadAfterLd]>;
4499 }
4500
4501 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4502                          SDNode OpNode, PatFrag bc_frag> {
4503   def Yrr : PDI<opc, MRMSrcReg,
4504       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4505       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4506       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4507       Sched<[WriteShuffle]>;
4508   def Yrm : PDI<opc, MRMSrcMem,
4509       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4510       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4511       [(set VR256:$dst, (OpNode VR256:$src1,
4512                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4513       Sched<[WriteShuffleLd, ReadAfterLd]>;
4514 }
4515
4516
4517 let Predicates = [HasAVX, NoVLX_Or_NoBWI] in {
4518   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4519                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4520   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4521                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4522   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4523                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4524   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4525                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4526 }
4527 let Predicates = [HasAVX, NoVLX] in {
4528   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4529                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4530   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4531                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4532   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4533                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4534   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4535                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4536 }
4537
4538 let Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
4539   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4540                                    bc_v32i8>, VEX_4V, VEX_L;
4541   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4542                                    bc_v16i16>, VEX_4V, VEX_L;
4543   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4544                                    bc_v32i8>, VEX_4V, VEX_L;
4545   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4546                                    bc_v16i16>, VEX_4V, VEX_L;
4547 }
4548 let Predicates = [HasAVX2, NoVLX] in {
4549   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4550                                    bc_v8i32>, VEX_4V, VEX_L;
4551   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4552                                    bc_v4i64>, VEX_4V, VEX_L;
4553   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4554                                    bc_v8i32>, VEX_4V, VEX_L;
4555   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4556                                    bc_v4i64>, VEX_4V, VEX_L;
4557 }
4558
4559 let Constraints = "$src1 = $dst" in {
4560   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4561                                 bc_v16i8, memopv2i64>;
4562   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4563                                 bc_v8i16, memopv2i64>;
4564   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4565                                 bc_v4i32, memopv2i64>;
4566   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4567                                 bc_v2i64, memopv2i64>;
4568
4569   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4570                                 bc_v16i8, memopv2i64>;
4571   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4572                                 bc_v8i16, memopv2i64>;
4573   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4574                                 bc_v4i32, memopv2i64>;
4575   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4576                                 bc_v2i64, memopv2i64>;
4577 }
4578 } // ExeDomain = SSEPackedInt
4579
4580 //===---------------------------------------------------------------------===//
4581 // SSE2 - Packed Integer Extract and Insert
4582 //===---------------------------------------------------------------------===//
4583
4584 let ExeDomain = SSEPackedInt in {
4585 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4586   def rri : Ii8<0xC4, MRMSrcReg,
4587        (outs VR128:$dst), (ins VR128:$src1,
4588         GR32orGR64:$src2, u8imm:$src3),
4589        !if(Is2Addr,
4590            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4591            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4592        [(set VR128:$dst,
4593          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4594        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4595   def rmi : Ii8<0xC4, MRMSrcMem,
4596                        (outs VR128:$dst), (ins VR128:$src1,
4597                         i16mem:$src2, u8imm:$src3),
4598        !if(Is2Addr,
4599            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4600            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4601        [(set VR128:$dst,
4602          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4603                     imm:$src3))], IIC_SSE_PINSRW>,
4604        Sched<[WriteShuffleLd, ReadAfterLd]>;
4605 }
4606
4607 // Extract
4608 let Predicates = [HasAVX, NoBWI] in
4609 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4610                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4611                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4612                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4613                                             imm:$src2))]>, PD, VEX,
4614                 Sched<[WriteShuffle]>;
4615 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4616                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4617                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4618                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4619                                             imm:$src2))], IIC_SSE_PEXTRW>,
4620                Sched<[WriteShuffleLd, ReadAfterLd]>;
4621
4622 // Insert
4623 let Predicates = [HasAVX, NoBWI] in
4624 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4625
4626 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4627 defm PINSRW : sse2_pinsrw, PD;
4628
4629 } // ExeDomain = SSEPackedInt
4630
4631 //===---------------------------------------------------------------------===//
4632 // SSE2 - Packed Mask Creation
4633 //===---------------------------------------------------------------------===//
4634
4635 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4636
4637 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4638            (ins VR128:$src),
4639            "pmovmskb\t{$src, $dst|$dst, $src}",
4640            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4641            IIC_SSE_MOVMSK>, VEX;
4642
4643 let Predicates = [HasAVX2] in {
4644 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4645            (ins VR256:$src),
4646            "pmovmskb\t{$src, $dst|$dst, $src}",
4647            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4648            VEX, VEX_L;
4649 }
4650
4651 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4652            "pmovmskb\t{$src, $dst|$dst, $src}",
4653            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4654            IIC_SSE_MOVMSK>;
4655
4656 } // ExeDomain = SSEPackedInt
4657
4658 //===---------------------------------------------------------------------===//
4659 // SSE2 - Conditional Store
4660 //===---------------------------------------------------------------------===//
4661
4662 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4663
4664 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4665 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4666            (ins VR128:$src, VR128:$mask),
4667            "maskmovdqu\t{$mask, $src|$src, $mask}",
4668            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4669            IIC_SSE_MASKMOV>, VEX;
4670 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4671 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4672            (ins VR128:$src, VR128:$mask),
4673            "maskmovdqu\t{$mask, $src|$src, $mask}",
4674            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4675            IIC_SSE_MASKMOV>, VEX;
4676
4677 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4678 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4679            "maskmovdqu\t{$mask, $src|$src, $mask}",
4680            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4681            IIC_SSE_MASKMOV>;
4682 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4683 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4684            "maskmovdqu\t{$mask, $src|$src, $mask}",
4685            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4686            IIC_SSE_MASKMOV>;
4687
4688 } // ExeDomain = SSEPackedInt
4689
4690 //===---------------------------------------------------------------------===//
4691 // SSE2 - Move Doubleword/Quadword
4692 //===---------------------------------------------------------------------===//
4693
4694 //===---------------------------------------------------------------------===//
4695 // Move Int Doubleword to Packed Double Int
4696 //
4697 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4698                       "movd\t{$src, $dst|$dst, $src}",
4699                       [(set VR128:$dst,
4700                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4701                         VEX, Sched<[WriteMove]>;
4702 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4703                       "movd\t{$src, $dst|$dst, $src}",
4704                       [(set VR128:$dst,
4705                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4706                         IIC_SSE_MOVDQ>,
4707                       VEX, Sched<[WriteLoad]>;
4708 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4709                         "movq\t{$src, $dst|$dst, $src}",
4710                         [(set VR128:$dst,
4711                           (v2i64 (scalar_to_vector GR64:$src)))],
4712                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4713 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4714 def VMOV64toPQIrm : VRS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4715                         "movq\t{$src, $dst|$dst, $src}",
4716                         [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteLoad]>;
4717 let isCodeGenOnly = 1 in
4718 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4719                        "movq\t{$src, $dst|$dst, $src}",
4720                        [(set FR64:$dst, (bitconvert GR64:$src))],
4721                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4722
4723 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4724                       "movd\t{$src, $dst|$dst, $src}",
4725                       [(set VR128:$dst,
4726                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4727                   Sched<[WriteMove]>;
4728 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4729                       "movd\t{$src, $dst|$dst, $src}",
4730                       [(set VR128:$dst,
4731                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4732                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4733 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4734                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4735                         [(set VR128:$dst,
4736                           (v2i64 (scalar_to_vector GR64:$src)))],
4737                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4738 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4739 def MOV64toPQIrm : RS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4740                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4741                         [], IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4742 let isCodeGenOnly = 1 in
4743 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4744                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4745                        [(set FR64:$dst, (bitconvert GR64:$src))],
4746                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4747
4748 //===---------------------------------------------------------------------===//
4749 // Move Int Doubleword to Single Scalar
4750 //
4751 let isCodeGenOnly = 1 in {
4752   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4753                         "movd\t{$src, $dst|$dst, $src}",
4754                         [(set FR32:$dst, (bitconvert GR32:$src))],
4755                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4756
4757   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4758                         "movd\t{$src, $dst|$dst, $src}",
4759                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4760                         IIC_SSE_MOVDQ>,
4761                         VEX, Sched<[WriteLoad]>;
4762   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4763                         "movd\t{$src, $dst|$dst, $src}",
4764                         [(set FR32:$dst, (bitconvert GR32:$src))],
4765                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4766
4767   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4768                         "movd\t{$src, $dst|$dst, $src}",
4769                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4770                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4771 }
4772
4773 //===---------------------------------------------------------------------===//
4774 // Move Packed Doubleword Int to Packed Double Int
4775 //
4776 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4777                        "movd\t{$src, $dst|$dst, $src}",
4778                        [(set GR32:$dst, (extractelt (v4i32 VR128:$src),
4779                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4780                     Sched<[WriteMove]>;
4781 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4782                        (ins i32mem:$dst, VR128:$src),
4783                        "movd\t{$src, $dst|$dst, $src}",
4784                        [(store (i32 (extractelt (v4i32 VR128:$src),
4785                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4786                                      VEX, Sched<[WriteStore]>;
4787 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4788                        "movd\t{$src, $dst|$dst, $src}",
4789                        [(set GR32:$dst, (extractelt (v4i32 VR128:$src),
4790                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4791                    Sched<[WriteMove]>;
4792 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4793                        "movd\t{$src, $dst|$dst, $src}",
4794                        [(store (i32 (extractelt (v4i32 VR128:$src),
4795                                      (iPTR 0))), addr:$dst)],
4796                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4797
4798 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4799         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4800
4801 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4802         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4803
4804 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4805         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4806
4807 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4808         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4809
4810 //===---------------------------------------------------------------------===//
4811 // Move Packed Doubleword Int first element to Doubleword Int
4812 //
4813 let SchedRW = [WriteMove] in {
4814 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4815                           "movq\t{$src, $dst|$dst, $src}",
4816                           [(set GR64:$dst, (extractelt (v2i64 VR128:$src),
4817                                                         (iPTR 0)))],
4818                                                            IIC_SSE_MOVD_ToGP>,
4819                       VEX;
4820
4821 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4822                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4823                         [(set GR64:$dst, (extractelt (v2i64 VR128:$src),
4824                                                          (iPTR 0)))],
4825                                                          IIC_SSE_MOVD_ToGP>;
4826 } //SchedRW
4827
4828 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4829 def VMOVPQIto64rm : VRS2I<0x7E, MRMDestMem, (outs),
4830                           (ins i64mem:$dst, VR128:$src),
4831                           "movq\t{$src, $dst|$dst, $src}",
4832                           [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4833 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4834 def MOVPQIto64rm : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4835                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4836                         [], IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4837
4838 //===---------------------------------------------------------------------===//
4839 // Bitcast FR64 <-> GR64
4840 //
4841 let isCodeGenOnly = 1 in {
4842   let Predicates = [UseAVX] in
4843   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4844                           "movq\t{$src, $dst|$dst, $src}",
4845                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4846                           VEX, Sched<[WriteLoad]>;
4847   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4848                            "movq\t{$src, $dst|$dst, $src}",
4849                            [(set GR64:$dst, (bitconvert FR64:$src))],
4850                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4851   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4852                            "movq\t{$src, $dst|$dst, $src}",
4853                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4854                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4855
4856   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4857                          "movq\t{$src, $dst|$dst, $src}",
4858                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4859                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4860   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4861                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4862                          [(set GR64:$dst, (bitconvert FR64:$src))],
4863                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4864   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4865                          "movq\t{$src, $dst|$dst, $src}",
4866                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4867                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4868 }
4869
4870 //===---------------------------------------------------------------------===//
4871 // Move Scalar Single to Double Int
4872 //
4873 let isCodeGenOnly = 1 in {
4874   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4875                         "movd\t{$src, $dst|$dst, $src}",
4876                         [(set GR32:$dst, (bitconvert FR32:$src))],
4877                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4878   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4879                         "movd\t{$src, $dst|$dst, $src}",
4880                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4881                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4882   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4883                         "movd\t{$src, $dst|$dst, $src}",
4884                         [(set GR32:$dst, (bitconvert FR32:$src))],
4885                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4886   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4887                         "movd\t{$src, $dst|$dst, $src}",
4888                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4889                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4890 }
4891
4892 let Predicates = [UseAVX] in {
4893   let AddedComplexity = 15 in {
4894     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4895               (VMOVDI2PDIrr GR32:$src)>;
4896
4897     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
4898               (VMOV64toPQIrr GR64:$src)>;
4899
4900     def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4901                 (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4902               (SUBREG_TO_REG (i64 0), (VMOV64toPQIrr GR64:$src), sub_xmm)>;
4903   }
4904   // AVX 128-bit movd/movq instructions write zeros in the high 128-bit part.
4905   // These instructions also write zeros in the high part of a 256-bit register.
4906   let AddedComplexity = 20 in {
4907     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4908               (VMOVDI2PDIrm addr:$src)>;
4909     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4910               (VMOVDI2PDIrm addr:$src)>;
4911     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4912               (VMOVDI2PDIrm addr:$src)>;
4913     def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4914                 (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
4915               (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrm addr:$src), sub_xmm)>;
4916   }
4917   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4918   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4919                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4920             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4921 }
4922
4923 let Predicates = [UseSSE2] in {
4924   let AddedComplexity = 15 in {
4925     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4926               (MOVDI2PDIrr GR32:$src)>;
4927
4928     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
4929               (MOV64toPQIrr GR64:$src)>;
4930   }
4931   let AddedComplexity = 20 in {
4932     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4933               (MOVDI2PDIrm addr:$src)>;
4934     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4935               (MOVDI2PDIrm addr:$src)>;
4936     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4937               (MOVDI2PDIrm addr:$src)>;
4938   }
4939 }
4940
4941 // These are the correct encodings of the instructions so that we know how to
4942 // read correct assembly, even though we continue to emit the wrong ones for
4943 // compatibility with Darwin's buggy assembler.
4944 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4945                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4946 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4947                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4948 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4949 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4950                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4951 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4952                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4953
4954 //===---------------------------------------------------------------------===//
4955 // SSE2 - Move Quadword
4956 //===---------------------------------------------------------------------===//
4957
4958 //===---------------------------------------------------------------------===//
4959 // Move Quadword Int to Packed Quadword Int
4960 //
4961
4962 let ExeDomain = SSEPackedInt, SchedRW = [WriteLoad] in {
4963 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4964                     "vmovq\t{$src, $dst|$dst, $src}",
4965                     [(set VR128:$dst,
4966                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4967                     VEX, Requires<[UseAVX]>;
4968 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4969                     "movq\t{$src, $dst|$dst, $src}",
4970                     [(set VR128:$dst,
4971                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4972                       IIC_SSE_MOVDQ>, XS,
4973                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4974 } // ExeDomain, SchedRW
4975
4976 //===---------------------------------------------------------------------===//
4977 // Move Packed Quadword Int to Quadword Int
4978 //
4979 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4980 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4981                       "movq\t{$src, $dst|$dst, $src}",
4982                       [(store (i64 (extractelt (v2i64 VR128:$src),
4983                                     (iPTR 0))), addr:$dst)],
4984                                     IIC_SSE_MOVDQ>, VEX;
4985 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4986                       "movq\t{$src, $dst|$dst, $src}",
4987                       [(store (i64 (extractelt (v2i64 VR128:$src),
4988                                     (iPTR 0))), addr:$dst)],
4989                                     IIC_SSE_MOVDQ>;
4990 } // ExeDomain, SchedRW
4991
4992 // For disassembler only
4993 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4994     SchedRW = [WriteVecLogic] in {
4995 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4996                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
4997 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4998                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
4999 }
5000
5001 //===---------------------------------------------------------------------===//
5002 // Store / copy lower 64-bits of a XMM register.
5003 //
5004 let Predicates = [HasAVX] in
5005 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5006           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5007 let Predicates = [UseSSE2] in
5008 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5009           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5010
5011 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, AddedComplexity = 20 in {
5012 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5013                      "vmovq\t{$src, $dst|$dst, $src}",
5014                      [(set VR128:$dst,
5015                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5016                                                  (loadi64 addr:$src))))))],
5017                                                  IIC_SSE_MOVDQ>,
5018                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5019
5020 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5021                      "movq\t{$src, $dst|$dst, $src}",
5022                      [(set VR128:$dst,
5023                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5024                                                  (loadi64 addr:$src))))))],
5025                                                  IIC_SSE_MOVDQ>,
5026                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5027 } // ExeDomain, isCodeGenOnly, AddedComplexity
5028
5029 let Predicates = [UseAVX], AddedComplexity = 20 in {
5030   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5031             (VMOVZQI2PQIrm addr:$src)>;
5032   def : Pat<(v2i64 (X86vzload addr:$src)),
5033             (VMOVZQI2PQIrm addr:$src)>;
5034   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5035               (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
5036             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
5037 }
5038
5039 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5040   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5041             (MOVZQI2PQIrm addr:$src)>;
5042   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5043 }
5044
5045 let Predicates = [HasAVX] in {
5046 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5047           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5048 def : Pat<(v4i64 (X86vzload addr:$src)),
5049           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5050 }
5051
5052 //===---------------------------------------------------------------------===//
5053 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5054 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5055 //
5056 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
5057 let AddedComplexity = 15 in
5058 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5059                         "vmovq\t{$src, $dst|$dst, $src}",
5060                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5061                     IIC_SSE_MOVQ_RR>,
5062                       XS, VEX, Requires<[UseAVX]>;
5063 let AddedComplexity = 15 in
5064 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5065                         "movq\t{$src, $dst|$dst, $src}",
5066                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5067                     IIC_SSE_MOVQ_RR>,
5068                       XS, Requires<[UseSSE2]>;
5069 } // ExeDomain, SchedRW
5070
5071 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5072 let AddedComplexity = 20 in
5073 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5074                         "vmovq\t{$src, $dst|$dst, $src}",
5075                     [(set VR128:$dst, (v2i64 (X86vzmovl
5076                                              (loadv2i64 addr:$src))))],
5077                                              IIC_SSE_MOVDQ>,
5078                       XS, VEX, Requires<[UseAVX]>;
5079 let AddedComplexity = 20 in {
5080 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5081                         "movq\t{$src, $dst|$dst, $src}",
5082                     [(set VR128:$dst, (v2i64 (X86vzmovl
5083                                              (loadv2i64 addr:$src))))],
5084                                              IIC_SSE_MOVDQ>,
5085                       XS, Requires<[UseSSE2]>;
5086 }
5087 } // ExeDomain, isCodeGenOnly, SchedRW
5088
5089 let AddedComplexity = 20 in {
5090   let Predicates = [UseAVX] in {
5091     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5092               (VMOVZPQILo2PQIrr VR128:$src)>;
5093   }
5094   let Predicates = [UseSSE2] in {
5095     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5096               (MOVZPQILo2PQIrr VR128:$src)>;
5097   }
5098 }
5099
5100 //===---------------------------------------------------------------------===//
5101 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5102 //===---------------------------------------------------------------------===//
5103 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5104                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5105                               X86MemOperand x86memop> {
5106 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5107                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5108                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5109                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5110 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5111                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5112                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5113                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5114 }
5115
5116 let Predicates = [HasAVX, NoVLX] in {
5117   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5118                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5119   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5120                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5121   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5122                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5123   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5124                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5125 }
5126 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5127                                    memopv4f32, f128mem>;
5128 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5129                                    memopv4f32, f128mem>;
5130
5131 let Predicates = [HasAVX, NoVLX] in {
5132   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5133             (VMOVSHDUPrr VR128:$src)>;
5134   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5135             (VMOVSHDUPrm addr:$src)>;
5136   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5137             (VMOVSLDUPrr VR128:$src)>;
5138   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5139             (VMOVSLDUPrm addr:$src)>;
5140   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5141             (VMOVSHDUPYrr VR256:$src)>;
5142   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5143             (VMOVSHDUPYrm addr:$src)>;
5144   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5145             (VMOVSLDUPYrr VR256:$src)>;
5146   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5147             (VMOVSLDUPYrm addr:$src)>;
5148 }
5149
5150 let Predicates = [UseSSE3] in {
5151   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5152             (MOVSHDUPrr VR128:$src)>;
5153   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5154             (MOVSHDUPrm addr:$src)>;
5155   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5156             (MOVSLDUPrr VR128:$src)>;
5157   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5158             (MOVSLDUPrm addr:$src)>;
5159 }
5160
5161 //===---------------------------------------------------------------------===//
5162 // SSE3 - Replicate Double FP - MOVDDUP
5163 //===---------------------------------------------------------------------===//
5164
5165 multiclass sse3_replicate_dfp<string OpcodeStr> {
5166 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5169                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5170 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5171                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5172                     [(set VR128:$dst,
5173                       (v2f64 (X86Movddup
5174                               (scalar_to_vector (loadf64 addr:$src)))))],
5175                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5176 }
5177
5178 // FIXME: Merge with above classe when there're patterns for the ymm version
5179 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5180 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5181                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5182                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5183                     Sched<[WriteFShuffle]>;
5184 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5185                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5186                     [(set VR256:$dst,
5187                       (v4f64 (X86Movddup (loadv4f64 addr:$src))))]>,
5188                     Sched<[WriteLoad]>;
5189 }
5190
5191 let Predicates = [HasAVX, NoVLX] in {
5192   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5193   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5194 }
5195
5196 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5197
5198
5199 let Predicates = [HasAVX, NoVLX] in {
5200   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5201             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5202
5203   // 256-bit version
5204   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5205             (VMOVDDUPYrm addr:$src)>;
5206   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5207             (VMOVDDUPYrr VR256:$src)>;
5208 }
5209
5210 let Predicates = [HasAVX] in {
5211   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5212             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5213   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5214             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5215   def : Pat<(X86Movddup (bc_v2f64
5216                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5217             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5218 }
5219
5220 let Predicates = [UseAVX, OptForSize] in {
5221   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5222             (VMOVDDUPrm addr:$src)>;
5223   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5224             (VMOVDDUPrm addr:$src)>;
5225 }
5226
5227 let Predicates = [UseSSE3] in {
5228   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5229             (MOVDDUPrm addr:$src)>;
5230   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5231             (MOVDDUPrm addr:$src)>;
5232   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5233             (MOVDDUPrm addr:$src)>;
5234   def : Pat<(X86Movddup (bc_v2f64
5235                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5236             (MOVDDUPrm addr:$src)>;
5237 }
5238
5239 //===---------------------------------------------------------------------===//
5240 // SSE3 - Move Unaligned Integer
5241 //===---------------------------------------------------------------------===//
5242
5243 let SchedRW = [WriteLoad] in {
5244 let Predicates = [HasAVX] in {
5245   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5246                    "vlddqu\t{$src, $dst|$dst, $src}",
5247                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5248   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5249                    "vlddqu\t{$src, $dst|$dst, $src}",
5250                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5251                    VEX, VEX_L;
5252 }
5253 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5254                    "lddqu\t{$src, $dst|$dst, $src}",
5255                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5256                    IIC_SSE_LDDQU>;
5257 }
5258
5259 //===---------------------------------------------------------------------===//
5260 // SSE3 - Arithmetic
5261 //===---------------------------------------------------------------------===//
5262
5263 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5264                        X86MemOperand x86memop, OpndItins itins,
5265                        PatFrag ld_frag, bit Is2Addr = 1> {
5266   def rr : I<0xD0, MRMSrcReg,
5267        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5268        !if(Is2Addr,
5269            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5270            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5271        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5272        Sched<[itins.Sched]>;
5273   def rm : I<0xD0, MRMSrcMem,
5274        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5275        !if(Is2Addr,
5276            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5277            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5278        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5279        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5280 }
5281
5282 let Predicates = [HasAVX] in {
5283   let ExeDomain = SSEPackedSingle in {
5284     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5285                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5286     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5287                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5288   }
5289   let ExeDomain = SSEPackedDouble in {
5290     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5291                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5292     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5293                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5294   }
5295 }
5296 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5297   let ExeDomain = SSEPackedSingle in
5298   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5299                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5300   let ExeDomain = SSEPackedDouble in
5301   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5302                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5303 }
5304
5305 // Patterns used to select 'addsub' instructions.
5306 let Predicates = [HasAVX] in {
5307   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5308             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5309   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5310             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5311   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5312             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5313   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5314             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5315
5316   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5317             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5318   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5319             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5320   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5321             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5322   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5323             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5324 }
5325
5326 let Predicates = [UseSSE3] in {
5327   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5328             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5329   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5330             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5331   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5332             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5333   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5334             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5335 }
5336
5337 //===---------------------------------------------------------------------===//
5338 // SSE3 Instructions
5339 //===---------------------------------------------------------------------===//
5340
5341 // Horizontal ops
5342 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5343                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5344                    bit Is2Addr = 1> {
5345   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5346        !if(Is2Addr,
5347          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5348          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5349       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5350       Sched<[WriteFAdd]>;
5351
5352   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5353        !if(Is2Addr,
5354          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5355          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5356       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5357         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5358 }
5359 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5360                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5361                   bit Is2Addr = 1> {
5362   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5363        !if(Is2Addr,
5364          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5365          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5366       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5367       Sched<[WriteFAdd]>;
5368
5369   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5370        !if(Is2Addr,
5371          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5372          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5373       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5374         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5375 }
5376
5377 let Predicates = [HasAVX] in {
5378   let ExeDomain = SSEPackedSingle in {
5379     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5380                             X86fhadd, loadv4f32, 0>, VEX_4V;
5381     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5382                             X86fhsub, loadv4f32, 0>, VEX_4V;
5383     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5384                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5385     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5386                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5387   }
5388   let ExeDomain = SSEPackedDouble in {
5389     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5390                             X86fhadd, loadv2f64, 0>, VEX_4V;
5391     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5392                             X86fhsub, loadv2f64, 0>, VEX_4V;
5393     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5394                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5395     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5396                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5397   }
5398 }
5399
5400 let Constraints = "$src1 = $dst" in {
5401   let ExeDomain = SSEPackedSingle in {
5402     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5403                           memopv4f32>;
5404     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5405                           memopv4f32>;
5406   }
5407   let ExeDomain = SSEPackedDouble in {
5408     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5409                          memopv2f64>;
5410     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5411                          memopv2f64>;
5412   }
5413 }
5414
5415 //===---------------------------------------------------------------------===//
5416 // SSSE3 - Packed Absolute Instructions
5417 //===---------------------------------------------------------------------===//
5418
5419
5420 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5421 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5422                             PatFrag ld_frag> {
5423   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5424                     (ins VR128:$src),
5425                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5426                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5427                     Sched<[WriteVecALU]>;
5428
5429   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5430                     (ins i128mem:$src),
5431                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5432                     [(set VR128:$dst,
5433                       (IntId128
5434                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5435                     Sched<[WriteVecALULd]>;
5436 }
5437
5438 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5439 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5440                               Intrinsic IntId256> {
5441   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5442                     (ins VR256:$src),
5443                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5444                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5445                     Sched<[WriteVecALU]>;
5446
5447   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5448                     (ins i256mem:$src),
5449                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5450                     [(set VR256:$dst,
5451                       (IntId256
5452                        (bitconvert (loadv4i64 addr:$src))))]>,
5453                     Sched<[WriteVecALULd]>;
5454 }
5455
5456 // Helper fragments to match sext vXi1 to vXiY.
5457 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5458                                                VR128:$src))>;
5459 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5460 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5461 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5462                                                VR256:$src))>;
5463 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5464 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5465
5466 let Predicates = [HasAVX] in {
5467   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5468                                   loadv2i64>, VEX;
5469   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5470                                   loadv2i64>, VEX;
5471   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5472                                   loadv2i64>, VEX;
5473
5474   def : Pat<(xor
5475             (bc_v2i64 (v16i1sextv16i8)),
5476             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5477             (VPABSBrr128 VR128:$src)>;
5478   def : Pat<(xor
5479             (bc_v2i64 (v8i1sextv8i16)),
5480             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5481             (VPABSWrr128 VR128:$src)>;
5482   def : Pat<(xor
5483             (bc_v2i64 (v4i1sextv4i32)),
5484             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5485             (VPABSDrr128 VR128:$src)>;
5486 }
5487
5488 let Predicates = [HasAVX2] in {
5489   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5490                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5491   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5492                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5493   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5494                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5495
5496   def : Pat<(xor
5497             (bc_v4i64 (v32i1sextv32i8)),
5498             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5499             (VPABSBrr256 VR256:$src)>;
5500   def : Pat<(xor
5501             (bc_v4i64 (v16i1sextv16i16)),
5502             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5503             (VPABSWrr256 VR256:$src)>;
5504   def : Pat<(xor
5505             (bc_v4i64 (v8i1sextv8i32)),
5506             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5507             (VPABSDrr256 VR256:$src)>;
5508 }
5509
5510 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5511                               memopv2i64>;
5512 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5513                               memopv2i64>;
5514 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5515                               memopv2i64>;
5516
5517 let Predicates = [HasSSSE3] in {
5518   def : Pat<(xor
5519             (bc_v2i64 (v16i1sextv16i8)),
5520             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5521             (PABSBrr128 VR128:$src)>;
5522   def : Pat<(xor
5523             (bc_v2i64 (v8i1sextv8i16)),
5524             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5525             (PABSWrr128 VR128:$src)>;
5526   def : Pat<(xor
5527             (bc_v2i64 (v4i1sextv4i32)),
5528             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5529             (PABSDrr128 VR128:$src)>;
5530 }
5531
5532 //===---------------------------------------------------------------------===//
5533 // SSSE3 - Packed Binary Operator Instructions
5534 //===---------------------------------------------------------------------===//
5535
5536 let Sched = WriteVecALU in {
5537 def SSE_PHADDSUBD : OpndItins<
5538   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5539 >;
5540 def SSE_PHADDSUBSW : OpndItins<
5541   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5542 >;
5543 def SSE_PHADDSUBW : OpndItins<
5544   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5545 >;
5546 }
5547 let Sched = WriteShuffle in
5548 def SSE_PSHUFB : OpndItins<
5549   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5550 >;
5551 let Sched = WriteVecALU in
5552 def SSE_PSIGN : OpndItins<
5553   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5554 >;
5555 let Sched = WriteVecIMul in
5556 def SSE_PMULHRSW : OpndItins<
5557   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5558 >;
5559
5560 /// SS3I_binop_rm - Simple SSSE3 bin op
5561 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5562                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5563                          X86MemOperand x86memop, OpndItins itins,
5564                          bit Is2Addr = 1> {
5565   let isCommutable = 1 in
5566   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5567        (ins RC:$src1, RC:$src2),
5568        !if(Is2Addr,
5569          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5570          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5571        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5572        Sched<[itins.Sched]>;
5573   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5574        (ins RC:$src1, x86memop:$src2),
5575        !if(Is2Addr,
5576          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5577          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5578        [(set RC:$dst,
5579          (OpVT (OpNode RC:$src1,
5580           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5581        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5582 }
5583
5584 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5585 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5586                              Intrinsic IntId128, OpndItins itins,
5587                              PatFrag ld_frag, bit Is2Addr = 1> {
5588   let isCommutable = 1 in
5589   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5590        (ins VR128:$src1, VR128:$src2),
5591        !if(Is2Addr,
5592          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5593          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5594        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5595        Sched<[itins.Sched]>;
5596   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5597        (ins VR128:$src1, i128mem:$src2),
5598        !if(Is2Addr,
5599          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5600          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5601        [(set VR128:$dst,
5602          (IntId128 VR128:$src1,
5603           (bitconvert (ld_frag addr:$src2))))]>,
5604        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5605 }
5606
5607 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5608                                Intrinsic IntId256,
5609                                X86FoldableSchedWrite Sched> {
5610   let isCommutable = 1 in
5611   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5612        (ins VR256:$src1, VR256:$src2),
5613        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5614        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5615        Sched<[Sched]>;
5616   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5617        (ins VR256:$src1, i256mem:$src2),
5618        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5619        [(set VR256:$dst,
5620          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5621        Sched<[Sched.Folded, ReadAfterLd]>;
5622 }
5623
5624 let ImmT = NoImm, Predicates = [HasAVX] in {
5625 let isCommutable = 0 in {
5626   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5627                                   loadv2i64, i128mem,
5628                                   SSE_PHADDSUBW, 0>, VEX_4V;
5629   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5630                                   loadv2i64, i128mem,
5631                                   SSE_PHADDSUBD, 0>, VEX_4V;
5632   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5633                                   loadv2i64, i128mem,
5634                                   SSE_PHADDSUBW, 0>, VEX_4V;
5635   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5636                                   loadv2i64, i128mem,
5637                                   SSE_PHADDSUBD, 0>, VEX_4V;
5638   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5639                                   loadv2i64, i128mem,
5640                                   SSE_PSIGN, 0>, VEX_4V;
5641   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5642                                   loadv2i64, i128mem,
5643                                   SSE_PSIGN, 0>, VEX_4V;
5644   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5645                                   loadv2i64, i128mem,
5646                                   SSE_PSIGN, 0>, VEX_4V;
5647   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5648                                   loadv2i64, i128mem,
5649                                   SSE_PSHUFB, 0>, VEX_4V;
5650   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5651                                       int_x86_ssse3_phadd_sw_128,
5652                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5653   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5654                                       int_x86_ssse3_phsub_sw_128,
5655                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5656   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5657                                       int_x86_ssse3_pmadd_ub_sw_128,
5658                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5659 }
5660 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5661                                       int_x86_ssse3_pmul_hr_sw_128,
5662                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5663 }
5664
5665 let ImmT = NoImm, Predicates = [HasAVX2] in {
5666 let isCommutable = 0 in {
5667   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5668                                   loadv4i64, i256mem,
5669                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5670   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5671                                   loadv4i64, i256mem,
5672                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5673   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5674                                   loadv4i64, i256mem,
5675                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5676   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5677                                   loadv4i64, i256mem,
5678                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5679   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5680                                   loadv4i64, i256mem,
5681                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5682   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5683                                   loadv4i64, i256mem,
5684                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5685   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5686                                   loadv4i64, i256mem,
5687                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5688   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5689                                   loadv4i64, i256mem,
5690                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5691   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5692                                         int_x86_avx2_phadd_sw,
5693                                         WriteVecALU>, VEX_4V, VEX_L;
5694   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5695                                         int_x86_avx2_phsub_sw,
5696                                         WriteVecALU>, VEX_4V, VEX_L;
5697   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5698                                        int_x86_avx2_pmadd_ub_sw,
5699                                         WriteVecIMul>, VEX_4V, VEX_L;
5700 }
5701 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5702                                         int_x86_avx2_pmul_hr_sw,
5703                                         WriteVecIMul>, VEX_4V, VEX_L;
5704 }
5705
5706 // None of these have i8 immediate fields.
5707 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5708 let isCommutable = 0 in {
5709   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5710                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5711   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5712                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5713   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5714                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5715   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5716                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5717   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5718                                  memopv2i64, i128mem, SSE_PSIGN>;
5719   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5720                                  memopv2i64, i128mem, SSE_PSIGN>;
5721   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5722                                  memopv2i64, i128mem, SSE_PSIGN>;
5723   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5724                                  memopv2i64, i128mem, SSE_PSHUFB>;
5725   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5726                                      int_x86_ssse3_phadd_sw_128,
5727                                      SSE_PHADDSUBSW, memopv2i64>;
5728   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5729                                      int_x86_ssse3_phsub_sw_128,
5730                                      SSE_PHADDSUBSW, memopv2i64>;
5731   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5732                                      int_x86_ssse3_pmadd_ub_sw_128,
5733                                      SSE_PMADD, memopv2i64>;
5734 }
5735 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5736                                      int_x86_ssse3_pmul_hr_sw_128,
5737                                      SSE_PMULHRSW, memopv2i64>;
5738 }
5739
5740 //===---------------------------------------------------------------------===//
5741 // SSSE3 - Packed Align Instruction Patterns
5742 //===---------------------------------------------------------------------===//
5743
5744 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5745   let hasSideEffects = 0 in {
5746   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5747       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5748       !if(Is2Addr,
5749         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5750         !strconcat(asm,
5751                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5752       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5753   let mayLoad = 1 in
5754   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5755       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5756       !if(Is2Addr,
5757         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5758         !strconcat(asm,
5759                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5760       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5761   }
5762 }
5763
5764 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5765   let hasSideEffects = 0 in {
5766   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5767       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5768       !strconcat(asm,
5769                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5770       []>, Sched<[WriteShuffle]>;
5771   let mayLoad = 1 in
5772   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5773       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5774       !strconcat(asm,
5775                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5776       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5777   }
5778 }
5779
5780 let Predicates = [HasAVX] in
5781   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5782 let Predicates = [HasAVX2] in
5783   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5784 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5785   defm PALIGN : ssse3_palignr<"palignr">;
5786
5787 let Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
5788 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5789           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5790 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5791           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5792 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5793           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5794 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5795           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5796 }
5797
5798 let Predicates = [HasAVX, NoVLX_Or_NoBWI] in {
5799 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5800           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5801 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5802           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5803 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5804           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5805 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5806           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5807 }
5808
5809 let Predicates = [UseSSSE3] in {
5810 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5811           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5812 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5813           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5814 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5815           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5816 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5817           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5818 }
5819
5820 //===---------------------------------------------------------------------===//
5821 // SSSE3 - Thread synchronization
5822 //===---------------------------------------------------------------------===//
5823
5824 let SchedRW = [WriteSystem] in {
5825 let usesCustomInserter = 1 in {
5826 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5827                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5828                 Requires<[HasSSE3]>;
5829 }
5830
5831 let Uses = [EAX, ECX, EDX] in
5832 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5833                  TB, Requires<[HasSSE3]>;
5834 let Uses = [ECX, EAX] in
5835 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5836                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5837                 TB, Requires<[HasSSE3]>;
5838 } // SchedRW
5839
5840 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5841 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5842
5843 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5844       Requires<[Not64BitMode]>;
5845 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5846       Requires<[In64BitMode]>;
5847
5848 //===----------------------------------------------------------------------===//
5849 // SSE4.1 - Packed Move with Sign/Zero Extend
5850 //===----------------------------------------------------------------------===//
5851
5852 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5853                           RegisterClass OutRC, RegisterClass InRC,
5854                           OpndItins itins> {
5855   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5856                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5857                  [], itins.rr>,
5858                  Sched<[itins.Sched]>;
5859
5860   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5861                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5862                  [],
5863                  itins.rm>, Sched<[itins.Sched.Folded]>;
5864 }
5865
5866 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5867                           X86MemOperand MemOp, X86MemOperand MemYOp,
5868                           OpndItins SSEItins, OpndItins AVXItins,
5869                           OpndItins AVX2Itins> {
5870   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5871   let Predicates = [HasAVX, NoVLX] in
5872     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5873                                      VR128, VR128, AVXItins>, VEX;
5874   let Predicates = [HasAVX2, NoVLX] in
5875     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5876                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5877 }
5878
5879 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5880                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5881   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5882                                         MemOp, MemYOp,
5883                                         SSE_INTALU_ITINS_SHUFF_P,
5884                                         DEFAULT_ITINS_SHUFFLESCHED,
5885                                         DEFAULT_ITINS_SHUFFLESCHED>;
5886   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5887                                         !strconcat("pmovzx", OpcodeStr),
5888                                         MemOp, MemYOp,
5889                                         SSE_INTALU_ITINS_SHUFF_P,
5890                                         DEFAULT_ITINS_SHUFFLESCHED,
5891                                         DEFAULT_ITINS_SHUFFLESCHED>;
5892 }
5893
5894 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5895 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5896 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5897
5898 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5899 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5900
5901 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5902
5903 // AVX2 Patterns
5904 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5905   // Register-Register patterns
5906   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5907             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5908   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5909             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5910   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5911             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5912
5913   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5914             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5915   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5916             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5917
5918   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5919             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5920
5921   // On AVX2, we also support 256bit inputs.
5922   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5923             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5924   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5925             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5926   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5927             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5928
5929   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5930             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5931   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5932             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5933
5934   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5935             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5936
5937   // Simple Register-Memory patterns
5938   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5939             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5940   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5941             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5942   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5943             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5944
5945   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5946             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5947   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5948             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5949
5950   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
5951             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5952
5953   // AVX2 Register-Memory patterns
5954   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5955             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5956   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5957             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5958   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5959             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5960   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5961             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5962
5963   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5964             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5965   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5966             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5967   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5968             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5969   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5970             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5971
5972   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
5973             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5974   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
5975             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5976   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5977             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5978   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5979             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5980
5981   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5982             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5983   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5984             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5985   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5986             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5987   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5988             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5989
5990   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5991             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5992   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5993             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5994   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5995             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5996   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5997             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5998
5999   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6000             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6001   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6002             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6003   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6004             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6005   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6006             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6007 }
6008
6009 let Predicates = [HasAVX2, NoVLX] in {
6010   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6011   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6012 }
6013
6014 // SSE4.1/AVX patterns.
6015 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6016                                 SDNode ExtOp, PatFrag ExtLoad16> {
6017   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6018             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6019   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6020             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6021   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6022             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6023
6024   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6025             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6026   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6027             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6028
6029   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6030             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6031
6032   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6033             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6034   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6035             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6036   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6037             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6038
6039   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6040             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6041   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6042             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6043
6044   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6045             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6046
6047   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6048             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6049   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6050             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6051   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6052             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6053   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6054             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6055   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6056             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6057
6058   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6059             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6060   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6061             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6062   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6063             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6064   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6065             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6066
6067   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6068             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6069   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6070             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6071   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6072             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6073   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6074             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6075
6076   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6077             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6078   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6079             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6080   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6081             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6082   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6083             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6084   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6085             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6086
6087   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6088             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6089   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6090             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6091   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6092             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6093   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6094             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6095
6096   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6097             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6098   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6099             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6100   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6101             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6102   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6103             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6104   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6105             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6106 }
6107
6108 let Predicates = [HasAVX, NoVLX] in {
6109   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6110   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6111 }
6112
6113 let Predicates = [UseSSE41] in {
6114   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6115   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6116 }
6117
6118 //===----------------------------------------------------------------------===//
6119 // SSE4.1 - Extract Instructions
6120 //===----------------------------------------------------------------------===//
6121
6122 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6123 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6124   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6125                  (ins VR128:$src1, u8imm:$src2),
6126                  !strconcat(OpcodeStr,
6127                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6128                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6129                                          imm:$src2))]>,
6130                   Sched<[WriteShuffle]>;
6131   let hasSideEffects = 0, mayStore = 1,
6132       SchedRW = [WriteShuffleLd, WriteRMW] in
6133   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6134                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6135                  !strconcat(OpcodeStr,
6136                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6137                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6138                                                  imm:$src2)))), addr:$dst)]>;
6139 }
6140
6141 let Predicates = [HasAVX, NoBWI] in
6142   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6143
6144 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6145
6146
6147 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6148 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6149   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6150   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6151                    (ins VR128:$src1, u8imm:$src2),
6152                    !strconcat(OpcodeStr,
6153                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6154                    []>, Sched<[WriteShuffle]>;
6155
6156   let hasSideEffects = 0, mayStore = 1,
6157       SchedRW = [WriteShuffleLd, WriteRMW] in
6158   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6159                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6160                  !strconcat(OpcodeStr,
6161                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6162                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6163                                                   imm:$src2)))), addr:$dst)]>;
6164 }
6165
6166 let Predicates = [HasAVX, NoBWI] in
6167   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6168
6169 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6170
6171
6172 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6173 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6174   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6175                  (ins VR128:$src1, u8imm:$src2),
6176                  !strconcat(OpcodeStr,
6177                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6178                  [(set GR32:$dst,
6179                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6180                   Sched<[WriteShuffle]>;
6181   let SchedRW = [WriteShuffleLd, WriteRMW] in
6182   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6183                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6184                  !strconcat(OpcodeStr,
6185                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6186                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6187                           addr:$dst)]>;
6188 }
6189
6190 let Predicates = [HasAVX, NoDQI] in
6191   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6192
6193 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6194
6195 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6196 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6197   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6198                  (ins VR128:$src1, u8imm:$src2),
6199                  !strconcat(OpcodeStr,
6200                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6201                  [(set GR64:$dst,
6202                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6203                   Sched<[WriteShuffle]>, REX_W;
6204   let SchedRW = [WriteShuffleLd, WriteRMW] in
6205   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6206                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6207                  !strconcat(OpcodeStr,
6208                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6209                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6210                           addr:$dst)]>, REX_W;
6211 }
6212
6213 let Predicates = [HasAVX, NoDQI] in
6214   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6215
6216 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6217
6218 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6219 /// destination
6220 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6221                             OpndItins itins = DEFAULT_ITINS> {
6222   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6223                  (ins VR128:$src1, u8imm:$src2),
6224                  !strconcat(OpcodeStr,
6225                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6226                  [(set GR32orGR64:$dst,
6227                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6228                     itins.rr>, Sched<[WriteFBlend]>;
6229   let SchedRW = [WriteFBlendLd, WriteRMW] in
6230   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6231                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6232                  !strconcat(OpcodeStr,
6233                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6234                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6235                           addr:$dst)], itins.rm>;
6236 }
6237
6238 let ExeDomain = SSEPackedSingle in {
6239   let Predicates = [UseAVX] in
6240     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6241   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6242 }
6243
6244 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6245 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6246                                               imm:$src2))),
6247                  addr:$dst),
6248           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6249           Requires<[HasAVX]>;
6250 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6251                                               imm:$src2))),
6252                  addr:$dst),
6253           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6254           Requires<[UseSSE41]>;
6255
6256 //===----------------------------------------------------------------------===//
6257 // SSE4.1 - Insert Instructions
6258 //===----------------------------------------------------------------------===//
6259
6260 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6261   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6262       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6263       !if(Is2Addr,
6264         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6265         !strconcat(asm,
6266                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6267       [(set VR128:$dst,
6268         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6269       Sched<[WriteShuffle]>;
6270   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6271       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6272       !if(Is2Addr,
6273         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6274         !strconcat(asm,
6275                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6276       [(set VR128:$dst,
6277         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6278                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6279 }
6280
6281 let Predicates = [HasAVX, NoBWI] in
6282   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6283 let Constraints = "$src1 = $dst" in
6284   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6285
6286 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6287   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6288       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6289       !if(Is2Addr,
6290         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6291         !strconcat(asm,
6292                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6293       [(set VR128:$dst,
6294         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6295       Sched<[WriteShuffle]>;
6296   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6297       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6298       !if(Is2Addr,
6299         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6300         !strconcat(asm,
6301                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6302       [(set VR128:$dst,
6303         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6304                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6305 }
6306
6307 let Predicates = [HasAVX, NoDQI] in
6308   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6309 let Constraints = "$src1 = $dst" in
6310   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6311
6312 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6313   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6314       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6315       !if(Is2Addr,
6316         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6317         !strconcat(asm,
6318                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6319       [(set VR128:$dst,
6320         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6321       Sched<[WriteShuffle]>;
6322   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6323       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6324       !if(Is2Addr,
6325         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6326         !strconcat(asm,
6327                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6328       [(set VR128:$dst,
6329         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6330                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6331 }
6332
6333 let Predicates = [HasAVX, NoDQI] in
6334   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6335 let Constraints = "$src1 = $dst" in
6336   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6337
6338 // insertps has a few different modes, there's the first two here below which
6339 // are optimized inserts that won't zero arbitrary elements in the destination
6340 // vector. The next one matches the intrinsic and could zero arbitrary elements
6341 // in the target vector.
6342 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6343                            OpndItins itins = DEFAULT_ITINS> {
6344   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6345       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6346       !if(Is2Addr,
6347         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6348         !strconcat(asm,
6349                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6350       [(set VR128:$dst,
6351         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6352       Sched<[WriteFShuffle]>;
6353   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6354       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6355       !if(Is2Addr,
6356         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6357         !strconcat(asm,
6358                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6359       [(set VR128:$dst,
6360         (X86insertps VR128:$src1,
6361                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6362                     imm:$src3))], itins.rm>,
6363       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6364 }
6365
6366 let ExeDomain = SSEPackedSingle in {
6367   let Predicates = [UseAVX] in
6368     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6369   let Constraints = "$src1 = $dst" in
6370     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6371 }
6372
6373 let Predicates = [UseSSE41] in {
6374   // If we're inserting an element from a load or a null pshuf of a load,
6375   // fold the load into the insertps instruction.
6376   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6377                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6378                    imm:$src3)),
6379             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6380   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6381                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6382             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6383 }
6384
6385 let Predicates = [UseAVX] in {
6386   // If we're inserting an element from a vbroadcast of a load, fold the
6387   // load into the X86insertps instruction.
6388   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6389                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6390             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6391   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6392                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6393             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6394 }
6395
6396 //===----------------------------------------------------------------------===//
6397 // SSE4.1 - Round Instructions
6398 //===----------------------------------------------------------------------===//
6399
6400 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6401                             X86MemOperand x86memop, RegisterClass RC,
6402                             PatFrag mem_frag32, PatFrag mem_frag64,
6403                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6404 let ExeDomain = SSEPackedSingle in {
6405   // Intrinsic operation, reg.
6406   // Vector intrinsic operation, reg
6407   def PSr : SS4AIi8<opcps, MRMSrcReg,
6408                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6409                     !strconcat(OpcodeStr,
6410                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6411                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6412                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6413
6414   // Vector intrinsic operation, mem
6415   def PSm : SS4AIi8<opcps, MRMSrcMem,
6416                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6417                     !strconcat(OpcodeStr,
6418                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6419                     [(set RC:$dst,
6420                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6421                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6422 } // ExeDomain = SSEPackedSingle
6423
6424 let ExeDomain = SSEPackedDouble in {
6425   // Vector intrinsic operation, reg
6426   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6427                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6428                     !strconcat(OpcodeStr,
6429                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6430                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6431                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6432
6433   // Vector intrinsic operation, mem
6434   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6435                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6436                     !strconcat(OpcodeStr,
6437                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6438                     [(set RC:$dst,
6439                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6440                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6441 } // ExeDomain = SSEPackedDouble
6442 }
6443
6444 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6445                             string OpcodeStr,
6446                             Intrinsic F32Int,
6447                             Intrinsic F64Int, bit Is2Addr = 1> {
6448 let ExeDomain = GenericDomain in {
6449   // Operation, reg.
6450   let hasSideEffects = 0 in
6451   def SSr : SS4AIi8<opcss, MRMSrcReg,
6452       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6453       !if(Is2Addr,
6454           !strconcat(OpcodeStr,
6455               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6456           !strconcat(OpcodeStr,
6457               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6458       []>, Sched<[WriteFAdd]>;
6459
6460   // Intrinsic operation, reg.
6461   let isCodeGenOnly = 1 in
6462   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6463         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6464         !if(Is2Addr,
6465             !strconcat(OpcodeStr,
6466                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6467             !strconcat(OpcodeStr,
6468                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6469         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6470         Sched<[WriteFAdd]>;
6471
6472   // Intrinsic operation, mem.
6473   def SSm : SS4AIi8<opcss, MRMSrcMem,
6474         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6475         !if(Is2Addr,
6476             !strconcat(OpcodeStr,
6477                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6478             !strconcat(OpcodeStr,
6479                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6480         [(set VR128:$dst,
6481              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6482         Sched<[WriteFAddLd, ReadAfterLd]>;
6483
6484   // Operation, reg.
6485   let hasSideEffects = 0 in
6486   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6487         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6488         !if(Is2Addr,
6489             !strconcat(OpcodeStr,
6490                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6491             !strconcat(OpcodeStr,
6492                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6493         []>, Sched<[WriteFAdd]>;
6494
6495   // Intrinsic operation, reg.
6496   let isCodeGenOnly = 1 in
6497   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6498         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6499         !if(Is2Addr,
6500             !strconcat(OpcodeStr,
6501                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6502             !strconcat(OpcodeStr,
6503                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6504         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6505         Sched<[WriteFAdd]>;
6506
6507   // Intrinsic operation, mem.
6508   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6509         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6510         !if(Is2Addr,
6511             !strconcat(OpcodeStr,
6512                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6513             !strconcat(OpcodeStr,
6514                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6515         [(set VR128:$dst,
6516               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6517         Sched<[WriteFAddLd, ReadAfterLd]>;
6518 } // ExeDomain = GenericDomain
6519 }
6520
6521 // FP round - roundss, roundps, roundsd, roundpd
6522 let Predicates = [HasAVX] in {
6523   // Intrinsic form
6524   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6525                                   loadv4f32, loadv2f64,
6526                                   int_x86_sse41_round_ps,
6527                                   int_x86_sse41_round_pd>, VEX;
6528   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6529                                   loadv8f32, loadv4f64,
6530                                   int_x86_avx_round_ps_256,
6531                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6532   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6533                                   int_x86_sse41_round_ss,
6534                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6535 }
6536
6537 let Predicates = [UseAVX] in {
6538   def : Pat<(ffloor FR32:$src),
6539             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x9))>;
6540   def : Pat<(f64 (ffloor FR64:$src)),
6541             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x9))>;
6542   def : Pat<(f32 (fnearbyint FR32:$src)),
6543             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6544   def : Pat<(f64 (fnearbyint FR64:$src)),
6545             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6546   def : Pat<(f32 (fceil FR32:$src)),
6547             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xA))>;
6548   def : Pat<(f64 (fceil FR64:$src)),
6549             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xA))>;
6550   def : Pat<(f32 (frint FR32:$src)),
6551             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6552   def : Pat<(f64 (frint FR64:$src)),
6553             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6554   def : Pat<(f32 (ftrunc FR32:$src)),
6555             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xB))>;
6556   def : Pat<(f64 (ftrunc FR64:$src)),
6557             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xB))>;
6558 }
6559
6560 let Predicates = [HasAVX] in {
6561   def : Pat<(v4f32 (ffloor VR128:$src)),
6562             (VROUNDPSr VR128:$src, (i32 0x9))>;
6563   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6564             (VROUNDPSr VR128:$src, (i32 0xC))>;
6565   def : Pat<(v4f32 (fceil VR128:$src)),
6566             (VROUNDPSr VR128:$src, (i32 0xA))>;
6567   def : Pat<(v4f32 (frint VR128:$src)),
6568             (VROUNDPSr VR128:$src, (i32 0x4))>;
6569   def : Pat<(v4f32 (ftrunc VR128:$src)),
6570             (VROUNDPSr VR128:$src, (i32 0xB))>;
6571
6572   def : Pat<(v2f64 (ffloor VR128:$src)),
6573             (VROUNDPDr VR128:$src, (i32 0x9))>;
6574   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6575             (VROUNDPDr VR128:$src, (i32 0xC))>;
6576   def : Pat<(v2f64 (fceil VR128:$src)),
6577             (VROUNDPDr VR128:$src, (i32 0xA))>;
6578   def : Pat<(v2f64 (frint VR128:$src)),
6579             (VROUNDPDr VR128:$src, (i32 0x4))>;
6580   def : Pat<(v2f64 (ftrunc VR128:$src)),
6581             (VROUNDPDr VR128:$src, (i32 0xB))>;
6582
6583   def : Pat<(v8f32 (ffloor VR256:$src)),
6584             (VROUNDYPSr VR256:$src, (i32 0x9))>;
6585   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6586             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6587   def : Pat<(v8f32 (fceil VR256:$src)),
6588             (VROUNDYPSr VR256:$src, (i32 0xA))>;
6589   def : Pat<(v8f32 (frint VR256:$src)),
6590             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6591   def : Pat<(v8f32 (ftrunc VR256:$src)),
6592             (VROUNDYPSr VR256:$src, (i32 0xB))>;
6593
6594   def : Pat<(v4f64 (ffloor VR256:$src)),
6595             (VROUNDYPDr VR256:$src, (i32 0x9))>;
6596   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6597             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6598   def : Pat<(v4f64 (fceil VR256:$src)),
6599             (VROUNDYPDr VR256:$src, (i32 0xA))>;
6600   def : Pat<(v4f64 (frint VR256:$src)),
6601             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6602   def : Pat<(v4f64 (ftrunc VR256:$src)),
6603             (VROUNDYPDr VR256:$src, (i32 0xB))>;
6604 }
6605
6606 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6607                                memopv4f32, memopv2f64,
6608                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6609 let Constraints = "$src1 = $dst" in
6610 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6611                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6612
6613 let Predicates = [UseSSE41] in {
6614   def : Pat<(ffloor FR32:$src),
6615             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x9))>;
6616   def : Pat<(f64 (ffloor FR64:$src)),
6617             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x9))>;
6618   def : Pat<(f32 (fnearbyint FR32:$src)),
6619             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6620   def : Pat<(f64 (fnearbyint FR64:$src)),
6621             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6622   def : Pat<(f32 (fceil FR32:$src)),
6623             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xA))>;
6624   def : Pat<(f64 (fceil FR64:$src)),
6625             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xA))>;
6626   def : Pat<(f32 (frint FR32:$src)),
6627             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6628   def : Pat<(f64 (frint FR64:$src)),
6629             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6630   def : Pat<(f32 (ftrunc FR32:$src)),
6631             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xB))>;
6632   def : Pat<(f64 (ftrunc FR64:$src)),
6633             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xB))>;
6634
6635   def : Pat<(v4f32 (ffloor VR128:$src)),
6636             (ROUNDPSr VR128:$src, (i32 0x9))>;
6637   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6638             (ROUNDPSr VR128:$src, (i32 0xC))>;
6639   def : Pat<(v4f32 (fceil VR128:$src)),
6640             (ROUNDPSr VR128:$src, (i32 0xA))>;
6641   def : Pat<(v4f32 (frint VR128:$src)),
6642             (ROUNDPSr VR128:$src, (i32 0x4))>;
6643   def : Pat<(v4f32 (ftrunc VR128:$src)),
6644             (ROUNDPSr VR128:$src, (i32 0xB))>;
6645
6646   def : Pat<(v2f64 (ffloor VR128:$src)),
6647             (ROUNDPDr VR128:$src, (i32 0x9))>;
6648   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6649             (ROUNDPDr VR128:$src, (i32 0xC))>;
6650   def : Pat<(v2f64 (fceil VR128:$src)),
6651             (ROUNDPDr VR128:$src, (i32 0xA))>;
6652   def : Pat<(v2f64 (frint VR128:$src)),
6653             (ROUNDPDr VR128:$src, (i32 0x4))>;
6654   def : Pat<(v2f64 (ftrunc VR128:$src)),
6655             (ROUNDPDr VR128:$src, (i32 0xB))>;
6656 }
6657
6658 //===----------------------------------------------------------------------===//
6659 // SSE4.1 - Packed Bit Test
6660 //===----------------------------------------------------------------------===//
6661
6662 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6663 // the intel intrinsic that corresponds to this.
6664 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6665 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6666                 "vptest\t{$src2, $src1|$src1, $src2}",
6667                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6668                 Sched<[WriteVecLogic]>, VEX;
6669 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6670                 "vptest\t{$src2, $src1|$src1, $src2}",
6671                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6672                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6673
6674 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6675                 "vptest\t{$src2, $src1|$src1, $src2}",
6676                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6677                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6678 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6679                 "vptest\t{$src2, $src1|$src1, $src2}",
6680                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6681                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6682 }
6683
6684 let Defs = [EFLAGS] in {
6685 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6686               "ptest\t{$src2, $src1|$src1, $src2}",
6687               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6688               Sched<[WriteVecLogic]>;
6689 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6690               "ptest\t{$src2, $src1|$src1, $src2}",
6691               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6692               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6693 }
6694
6695 // The bit test instructions below are AVX only
6696 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6697                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6698   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6699             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6700             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6701             Sched<[WriteVecLogic]>, VEX;
6702   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6703             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6704             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6705             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6706 }
6707
6708 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6709 let ExeDomain = SSEPackedSingle in {
6710 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6711 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6712                             VEX_L;
6713 }
6714 let ExeDomain = SSEPackedDouble in {
6715 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6716 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6717                             VEX_L;
6718 }
6719 }
6720
6721 //===----------------------------------------------------------------------===//
6722 // SSE4.1 - Misc Instructions
6723 //===----------------------------------------------------------------------===//
6724
6725 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6726   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6727                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6728                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6729                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6730                      OpSize16, XS;
6731   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6732                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6733                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6734                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6735                       Sched<[WriteFAddLd]>, OpSize16, XS;
6736
6737   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6738                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6739                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6740                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6741                      OpSize32, XS;
6742
6743   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6744                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6745                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6746                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6747                       Sched<[WriteFAddLd]>, OpSize32, XS;
6748
6749   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6750                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6751                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6752                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6753   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6754                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6755                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6756                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6757                        Sched<[WriteFAddLd]>, XS;
6758 }
6759
6760
6761
6762 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6763 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6764                                  Intrinsic IntId128, PatFrag ld_frag,
6765                                  X86FoldableSchedWrite Sched> {
6766   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6767                     (ins VR128:$src),
6768                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6769                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6770                     Sched<[Sched]>;
6771   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6772                      (ins i128mem:$src),
6773                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6774                      [(set VR128:$dst,
6775                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6776                     Sched<[Sched.Folded]>;
6777 }
6778
6779 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6780 // model, although the naming is misleading.
6781 let Predicates = [HasAVX] in
6782 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6783                                          int_x86_sse41_phminposuw, loadv2i64,
6784                                          WriteVecIMul>, VEX;
6785 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6786                                          int_x86_sse41_phminposuw, memopv2i64,
6787                                          WriteVecIMul>;
6788
6789 /// SS48I_binop_rm - Simple SSE41 binary operator.
6790 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6791                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6792                           X86MemOperand x86memop, bit Is2Addr = 1,
6793                           OpndItins itins = SSE_INTALU_ITINS_P> {
6794   let isCommutable = 1 in
6795   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6796        (ins RC:$src1, RC:$src2),
6797        !if(Is2Addr,
6798            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6799            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6800        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6801        Sched<[itins.Sched]>;
6802   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6803        (ins RC:$src1, x86memop:$src2),
6804        !if(Is2Addr,
6805            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6806            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6807        [(set RC:$dst,
6808          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6809        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6810 }
6811
6812 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6813 /// types.
6814 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6815                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6816                          PatFrag memop_frag, X86MemOperand x86memop,
6817                          OpndItins itins,
6818                          bit IsCommutable = 0, bit Is2Addr = 1> {
6819   let isCommutable = IsCommutable in
6820   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6821        (ins RC:$src1, RC:$src2),
6822        !if(Is2Addr,
6823            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6824            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6825        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6826        Sched<[itins.Sched]>;
6827   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6828        (ins RC:$src1, x86memop:$src2),
6829        !if(Is2Addr,
6830            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6831            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6832        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6833                                      (bitconvert (memop_frag addr:$src2)))))]>,
6834        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6835 }
6836
6837 let Predicates = [HasAVX, NoVLX] in {
6838   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", smin, v16i8, VR128,
6839                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6840                                   VEX_4V;
6841   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", smin, v4i32, VR128,
6842                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6843                                   VEX_4V;
6844   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", umin, v4i32, VR128,
6845                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6846                                   VEX_4V;
6847   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", umin, v8i16, VR128,
6848                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6849                                   VEX_4V;
6850   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", smax, v16i8, VR128,
6851                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6852                                   VEX_4V;
6853   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", smax, v4i32, VR128,
6854                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6855                                   VEX_4V;
6856   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", umax, v4i32, VR128,
6857                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6858                                   VEX_4V;
6859   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", umax, v8i16, VR128,
6860                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6861                                   VEX_4V;
6862   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6863                                    VR128, loadv2i64, i128mem,
6864                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6865 }
6866
6867 let Predicates = [HasAVX2, NoVLX] in {
6868   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", smin, v32i8, VR256,
6869                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6870                                   VEX_4V, VEX_L;
6871   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", smin, v8i32, VR256,
6872                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6873                                   VEX_4V, VEX_L;
6874   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", umin, v8i32, VR256,
6875                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6876                                   VEX_4V, VEX_L;
6877   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", umin, v16i16, VR256,
6878                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6879                                   VEX_4V, VEX_L;
6880   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", smax, v32i8, VR256,
6881                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6882                                   VEX_4V, VEX_L;
6883   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", smax, v8i32, VR256,
6884                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6885                                   VEX_4V, VEX_L;
6886   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", umax, v8i32, VR256,
6887                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6888                                   VEX_4V, VEX_L;
6889   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", umax, v16i16, VR256,
6890                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6891                                   VEX_4V, VEX_L;
6892   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6893                                   VR256, loadv4i64, i256mem,
6894                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6895 }
6896
6897 let Constraints = "$src1 = $dst" in {
6898   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", smin, v16i8, VR128,
6899                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6900   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", smin, v4i32, VR128,
6901                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6902   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", umin, v4i32, VR128,
6903                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6904   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", umin, v8i16, VR128,
6905                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6906   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", smax, v16i8, VR128,
6907                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6908   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", smax, v4i32, VR128,
6909                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6910   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", umax, v4i32, VR128,
6911                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6912   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", umax, v8i16, VR128,
6913                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6914   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6915                                   VR128, memopv2i64, i128mem,
6916                                   SSE_INTMUL_ITINS_P, 1>;
6917 }
6918
6919 let Predicates = [HasAVX, NoVLX] in {
6920   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6921                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6922                                  VEX_4V;
6923   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6924                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6925                                  VEX_4V;
6926 }
6927 let Predicates = [HasAVX2] in {
6928   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6929                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6930                                   VEX_4V, VEX_L;
6931   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6932                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6933                                   VEX_4V, VEX_L;
6934 }
6935
6936 let Constraints = "$src1 = $dst" in {
6937   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6938                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6939   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6940                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6941 }
6942
6943 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6944 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6945                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6946                  X86MemOperand x86memop, bit Is2Addr = 1,
6947                  OpndItins itins = DEFAULT_ITINS> {
6948   let isCommutable = 1 in
6949   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6950         (ins RC:$src1, RC:$src2, u8imm:$src3),
6951         !if(Is2Addr,
6952             !strconcat(OpcodeStr,
6953                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6954             !strconcat(OpcodeStr,
6955                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6956         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6957         Sched<[itins.Sched]>;
6958   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6959         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6960         !if(Is2Addr,
6961             !strconcat(OpcodeStr,
6962                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6963             !strconcat(OpcodeStr,
6964                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6965         [(set RC:$dst,
6966           (IntId RC:$src1,
6967            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6968         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6969 }
6970
6971 /// SS41I_binop_rmi - SSE 4.1 binary operator with 8-bit immediate
6972 multiclass SS41I_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
6973                            ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6974                            X86MemOperand x86memop, bit Is2Addr = 1,
6975                            OpndItins itins = DEFAULT_ITINS> {
6976   let isCommutable = 1 in
6977   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6978         (ins RC:$src1, RC:$src2, u8imm:$src3),
6979         !if(Is2Addr,
6980             !strconcat(OpcodeStr,
6981                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6982             !strconcat(OpcodeStr,
6983                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6984         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))],
6985         itins.rr>, Sched<[itins.Sched]>;
6986   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6987         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6988         !if(Is2Addr,
6989             !strconcat(OpcodeStr,
6990                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6991             !strconcat(OpcodeStr,
6992                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6993         [(set RC:$dst,
6994           (OpVT (OpNode RC:$src1,
6995                  (bitconvert (memop_frag addr:$src2)), imm:$src3)))], itins.rm>,
6996         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6997 }
6998
6999 let Predicates = [HasAVX] in {
7000   let isCommutable = 0 in {
7001     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7002                                         VR128, loadv2i64, i128mem, 0,
7003                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7004   }
7005
7006   let ExeDomain = SSEPackedSingle in {
7007   defm VBLENDPS : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v4f32,
7008                                   VR128, loadv4f32, f128mem, 0,
7009                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7010   defm VBLENDPSY : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v8f32,
7011                                    VR256, loadv8f32, f256mem, 0,
7012                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7013   }
7014   let ExeDomain = SSEPackedDouble in {
7015   defm VBLENDPD : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v2f64,
7016                                   VR128, loadv2f64, f128mem, 0,
7017                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7018   defm VBLENDPDY : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v4f64,
7019                                    VR256, loadv4f64, f256mem, 0,
7020                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7021   }
7022   defm VPBLENDW : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v8i16,
7023                                   VR128, loadv2i64, i128mem, 0,
7024                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7025
7026   let ExeDomain = SSEPackedSingle in
7027   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7028                                    VR128, loadv4f32, f128mem, 0,
7029                                    SSE_DPPS_ITINS>, VEX_4V;
7030   let ExeDomain = SSEPackedDouble in
7031   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7032                                    VR128, loadv2f64, f128mem, 0,
7033                                    SSE_DPPS_ITINS>, VEX_4V;
7034   let ExeDomain = SSEPackedSingle in
7035   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7036                                     VR256, loadv8f32, i256mem, 0,
7037                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7038 }
7039
7040 let Predicates = [HasAVX2] in {
7041   let isCommutable = 0 in {
7042   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7043                                   VR256, loadv4i64, i256mem, 0,
7044                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7045   }
7046   defm VPBLENDWY : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v16i16,
7047                                    VR256, loadv4i64, i256mem, 0,
7048                                    DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7049 }
7050
7051 let Constraints = "$src1 = $dst" in {
7052   let isCommutable = 0 in {
7053   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7054                                      VR128, memopv2i64, i128mem,
7055                                      1, SSE_MPSADBW_ITINS>;
7056   }
7057   let ExeDomain = SSEPackedSingle in
7058   defm BLENDPS : SS41I_binop_rmi<0x0C, "blendps", X86Blendi, v4f32,
7059                                  VR128, memopv4f32, f128mem,
7060                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7061   let ExeDomain = SSEPackedDouble in
7062   defm BLENDPD : SS41I_binop_rmi<0x0D, "blendpd", X86Blendi, v2f64,
7063                                  VR128, memopv2f64, f128mem,
7064                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7065   defm PBLENDW : SS41I_binop_rmi<0x0E, "pblendw", X86Blendi, v8i16,
7066                                  VR128, memopv2i64, i128mem,
7067                                  1, SSE_INTALU_ITINS_BLEND_P>;
7068   let ExeDomain = SSEPackedSingle in
7069   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7070                                   VR128, memopv4f32, f128mem, 1,
7071                                   SSE_DPPS_ITINS>;
7072   let ExeDomain = SSEPackedDouble in
7073   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7074                                   VR128, memopv2f64, f128mem, 1,
7075                                   SSE_DPPD_ITINS>;
7076 }
7077
7078 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7079 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7080                                     RegisterClass RC, X86MemOperand x86memop,
7081                                     PatFrag mem_frag, Intrinsic IntId,
7082                                     X86FoldableSchedWrite Sched> {
7083   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7084                   (ins RC:$src1, RC:$src2, RC:$src3),
7085                   !strconcat(OpcodeStr,
7086                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7087                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7088                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7089                 Sched<[Sched]>;
7090
7091   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7092                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7093                   !strconcat(OpcodeStr,
7094                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7095                   [(set RC:$dst,
7096                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7097                                RC:$src3))],
7098                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7099                 Sched<[Sched.Folded, ReadAfterLd]>;
7100 }
7101
7102 let Predicates = [HasAVX] in {
7103 let ExeDomain = SSEPackedDouble in {
7104 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7105                                            loadv2f64, int_x86_sse41_blendvpd,
7106                                            WriteFVarBlend>;
7107 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7108                                   loadv4f64, int_x86_avx_blendv_pd_256,
7109                                   WriteFVarBlend>, VEX_L;
7110 } // ExeDomain = SSEPackedDouble
7111 let ExeDomain = SSEPackedSingle in {
7112 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7113                                            loadv4f32, int_x86_sse41_blendvps,
7114                                            WriteFVarBlend>;
7115 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7116                                   loadv8f32, int_x86_avx_blendv_ps_256,
7117                                   WriteFVarBlend>, VEX_L;
7118 } // ExeDomain = SSEPackedSingle
7119 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7120                                            loadv2i64, int_x86_sse41_pblendvb,
7121                                            WriteVarBlend>;
7122 }
7123
7124 let Predicates = [HasAVX2] in {
7125 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7126                                       loadv4i64, int_x86_avx2_pblendvb,
7127                                       WriteVarBlend>, VEX_L;
7128 }
7129
7130 let Predicates = [HasAVX] in {
7131   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7132                             (v16i8 VR128:$src2))),
7133             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7134   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7135                             (v4i32 VR128:$src2))),
7136             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7137   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7138                             (v4f32 VR128:$src2))),
7139             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7140   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7141                             (v2i64 VR128:$src2))),
7142             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7143   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7144                             (v2f64 VR128:$src2))),
7145             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7146   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7147                             (v8i32 VR256:$src2))),
7148             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7149   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7150                             (v8f32 VR256:$src2))),
7151             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7152   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7153                             (v4i64 VR256:$src2))),
7154             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7155   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7156                             (v4f64 VR256:$src2))),
7157             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7158 }
7159
7160 let Predicates = [HasAVX2] in {
7161   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7162                             (v32i8 VR256:$src2))),
7163             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7164 }
7165
7166 // Patterns
7167 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7168 // on targets where they have equal performance. These were changed to use
7169 // blends because blends have better throughput on SandyBridge and Haswell, but
7170 // movs[s/d] are 1-2 byte shorter instructions.
7171 let Predicates = [UseAVX] in {
7172   let AddedComplexity = 15 in {
7173   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7174   // MOVS{S,D} to the lower bits.
7175   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7176             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7177   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7178             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7179   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7180             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7181   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7182             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7183
7184   // Move low f32 and clear high bits.
7185   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7186             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7187
7188   // Move low f64 and clear high bits.
7189   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7190             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7191   }
7192
7193   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7194                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7195             (SUBREG_TO_REG (i32 0),
7196                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7197                            sub_xmm)>;
7198   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7199                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7200             (SUBREG_TO_REG (i64 0),
7201                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7202                            sub_xmm)>;
7203
7204   // These will incur an FP/int domain crossing penalty, but it may be the only
7205   // way without AVX2. Do not add any complexity because we may be able to match
7206   // more optimal patterns defined earlier in this file.
7207   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7208             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7209   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7210             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7211 }
7212
7213 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7214 // on targets where they have equal performance. These were changed to use
7215 // blends because blends have better throughput on SandyBridge and Haswell, but
7216 // movs[s/d] are 1-2 byte shorter instructions.
7217 let Predicates = [UseSSE41] in {
7218   // With SSE41 we can use blends for these patterns.
7219   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7220             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7221   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7222             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7223   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7224             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7225 }
7226
7227
7228 /// SS41I_ternary_int - SSE 4.1 ternary operator
7229 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7230   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7231                                X86MemOperand x86memop, Intrinsic IntId,
7232                                OpndItins itins = DEFAULT_ITINS> {
7233     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7234                     (ins VR128:$src1, VR128:$src2),
7235                     !strconcat(OpcodeStr,
7236                      "\t{$src2, $dst|$dst, $src2}"),
7237                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7238                     itins.rr>, Sched<[itins.Sched]>;
7239
7240     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7241                     (ins VR128:$src1, x86memop:$src2),
7242                     !strconcat(OpcodeStr,
7243                      "\t{$src2, $dst|$dst, $src2}"),
7244                     [(set VR128:$dst,
7245                       (IntId VR128:$src1,
7246                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7247                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7248   }
7249 }
7250
7251 let ExeDomain = SSEPackedDouble in
7252 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7253                                   int_x86_sse41_blendvpd,
7254                                   DEFAULT_ITINS_FBLENDSCHED>;
7255 let ExeDomain = SSEPackedSingle in
7256 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7257                                   int_x86_sse41_blendvps,
7258                                   DEFAULT_ITINS_FBLENDSCHED>;
7259 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7260                                   int_x86_sse41_pblendvb,
7261                                   DEFAULT_ITINS_VARBLENDSCHED>;
7262
7263 // Aliases with the implicit xmm0 argument
7264 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7265                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7266 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7267                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7268 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7269                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7270 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7271                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7272 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7273                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7274 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7275                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7276
7277 let Predicates = [UseSSE41] in {
7278   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7279                             (v16i8 VR128:$src2))),
7280             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7281   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7282                             (v4i32 VR128:$src2))),
7283             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7284   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7285                             (v4f32 VR128:$src2))),
7286             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7287   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7288                             (v2i64 VR128:$src2))),
7289             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7290   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7291                             (v2f64 VR128:$src2))),
7292             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7293 }
7294
7295 let SchedRW = [WriteLoad] in {
7296 let Predicates = [HasAVX] in
7297 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7298                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7299                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7300                        VEX;
7301 let Predicates = [HasAVX2] in
7302 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7303                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7304                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7305                          VEX, VEX_L;
7306 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7307                        "movntdqa\t{$src, $dst|$dst, $src}",
7308                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7309 } // SchedRW
7310
7311 //===----------------------------------------------------------------------===//
7312 // SSE4.2 - Compare Instructions
7313 //===----------------------------------------------------------------------===//
7314
7315 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7316 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7317                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7318                           X86MemOperand x86memop, bit Is2Addr = 1> {
7319   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7320        (ins RC:$src1, RC:$src2),
7321        !if(Is2Addr,
7322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7324        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7325   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7326        (ins RC:$src1, x86memop:$src2),
7327        !if(Is2Addr,
7328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7330        [(set RC:$dst,
7331          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7332 }
7333
7334 let Predicates = [HasAVX] in
7335   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7336                                  loadv2i64, i128mem, 0>, VEX_4V;
7337
7338 let Predicates = [HasAVX2] in
7339   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7340                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7341
7342 let Constraints = "$src1 = $dst" in
7343   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7344                                 memopv2i64, i128mem>;
7345
7346 //===----------------------------------------------------------------------===//
7347 // SSE4.2 - String/text Processing Instructions
7348 //===----------------------------------------------------------------------===//
7349
7350 // Packed Compare Implicit Length Strings, Return Mask
7351 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7352   def REG : PseudoI<(outs VR128:$dst),
7353                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7354     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7355                                                   imm:$src3))]>;
7356   def MEM : PseudoI<(outs VR128:$dst),
7357                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7358     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7359                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7360 }
7361
7362 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7363   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7364                          Requires<[HasAVX]>;
7365   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7366                          Requires<[UseSSE42]>;
7367 }
7368
7369 multiclass pcmpistrm_SS42AI<string asm> {
7370   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7371     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7372     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7373     []>, Sched<[WritePCmpIStrM]>;
7374   let mayLoad = 1 in
7375   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7376     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7377     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7378     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7379 }
7380
7381 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7382   let Predicates = [HasAVX] in
7383   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7384   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7385 }
7386
7387 // Packed Compare Explicit Length Strings, Return Mask
7388 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7389   def REG : PseudoI<(outs VR128:$dst),
7390                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7391     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7392                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7393   def MEM : PseudoI<(outs VR128:$dst),
7394                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7395     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7396                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7397 }
7398
7399 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7400   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7401                          Requires<[HasAVX]>;
7402   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7403                          Requires<[UseSSE42]>;
7404 }
7405
7406 multiclass SS42AI_pcmpestrm<string asm> {
7407   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7408     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7409     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7410     []>, Sched<[WritePCmpEStrM]>;
7411   let mayLoad = 1 in
7412   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7413     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7414     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7415     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7416 }
7417
7418 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7419   let Predicates = [HasAVX] in
7420   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7421   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7422 }
7423
7424 // Packed Compare Implicit Length Strings, Return Index
7425 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7426   def REG : PseudoI<(outs GR32:$dst),
7427                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7428     [(set GR32:$dst, EFLAGS,
7429       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7430   def MEM : PseudoI<(outs GR32:$dst),
7431                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7432     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7433                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7434 }
7435
7436 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7437   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7438                       Requires<[HasAVX]>;
7439   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7440                       Requires<[UseSSE42]>;
7441 }
7442
7443 multiclass SS42AI_pcmpistri<string asm> {
7444   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7445     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7446     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7447     []>, Sched<[WritePCmpIStrI]>;
7448   let mayLoad = 1 in
7449   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7450     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7451     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7452     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7453 }
7454
7455 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7456   let Predicates = [HasAVX] in
7457   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7458   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7459 }
7460
7461 // Packed Compare Explicit Length Strings, Return Index
7462 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7463   def REG : PseudoI<(outs GR32:$dst),
7464                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7465     [(set GR32:$dst, EFLAGS,
7466       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7467   def MEM : PseudoI<(outs GR32:$dst),
7468                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7469     [(set GR32:$dst, EFLAGS,
7470       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7471        imm:$src5))]>;
7472 }
7473
7474 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7475   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7476                       Requires<[HasAVX]>;
7477   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7478                       Requires<[UseSSE42]>;
7479 }
7480
7481 multiclass SS42AI_pcmpestri<string asm> {
7482   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7483     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7484     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7485     []>, Sched<[WritePCmpEStrI]>;
7486   let mayLoad = 1 in
7487   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7488     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7489     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7490     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7491 }
7492
7493 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7494   let Predicates = [HasAVX] in
7495   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7496   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7497 }
7498
7499 //===----------------------------------------------------------------------===//
7500 // SSE4.2 - CRC Instructions
7501 //===----------------------------------------------------------------------===//
7502
7503 // No CRC instructions have AVX equivalents
7504
7505 // crc intrinsic instruction
7506 // This set of instructions are only rm, the only difference is the size
7507 // of r and m.
7508 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7509                    RegisterClass RCIn, SDPatternOperator Int> :
7510   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7511          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7512          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7513          Sched<[WriteFAdd]>;
7514
7515 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7516                    X86MemOperand x86memop, SDPatternOperator Int> :
7517   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7518          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7519          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7520          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7521
7522 let Constraints = "$src1 = $dst" in {
7523   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7524                                  int_x86_sse42_crc32_32_8>;
7525   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7526                                  int_x86_sse42_crc32_32_8>;
7527   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7528                                  int_x86_sse42_crc32_32_16>, OpSize16;
7529   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7530                                  int_x86_sse42_crc32_32_16>, OpSize16;
7531   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7532                                  int_x86_sse42_crc32_32_32>, OpSize32;
7533   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7534                                  int_x86_sse42_crc32_32_32>, OpSize32;
7535   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7536                                  int_x86_sse42_crc32_64_64>, REX_W;
7537   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7538                                  int_x86_sse42_crc32_64_64>, REX_W;
7539   let hasSideEffects = 0 in {
7540     let mayLoad = 1 in
7541     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7542                                    null_frag>, REX_W;
7543     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7544                                    null_frag>, REX_W;
7545   }
7546 }
7547
7548 //===----------------------------------------------------------------------===//
7549 // SHA-NI Instructions
7550 //===----------------------------------------------------------------------===//
7551
7552 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7553                       bit UsesXMM0 = 0> {
7554   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7555              (ins VR128:$src1, VR128:$src2),
7556              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7557              [!if(UsesXMM0,
7558                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7559                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7560
7561   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7562              (ins VR128:$src1, i128mem:$src2),
7563              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7564              [!if(UsesXMM0,
7565                   (set VR128:$dst, (IntId VR128:$src1,
7566                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7567                   (set VR128:$dst, (IntId VR128:$src1,
7568                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7569 }
7570
7571 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7572   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7573                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7574                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7575                          [(set VR128:$dst,
7576                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7577                             (i8 imm:$src3)))]>, TA;
7578   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7579                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7580                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7581                          [(set VR128:$dst,
7582                            (int_x86_sha1rnds4 VR128:$src1,
7583                             (bc_v4i32 (memopv2i64 addr:$src2)),
7584                             (i8 imm:$src3)))]>, TA;
7585
7586   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7587   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7588   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7589
7590   let Uses=[XMM0] in
7591   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7592
7593   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7594   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7595 }
7596
7597 // Aliases with explicit %xmm0
7598 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7599                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7600 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7601                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7602
7603 //===----------------------------------------------------------------------===//
7604 // AES-NI Instructions
7605 //===----------------------------------------------------------------------===//
7606
7607 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7608                              PatFrag ld_frag, bit Is2Addr = 1> {
7609   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7610        (ins VR128:$src1, VR128:$src2),
7611        !if(Is2Addr,
7612            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7613            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7614        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7615        Sched<[WriteAESDecEnc]>;
7616   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7617        (ins VR128:$src1, i128mem:$src2),
7618        !if(Is2Addr,
7619            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7620            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7621        [(set VR128:$dst,
7622          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7623        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7624 }
7625
7626 // Perform One Round of an AES Encryption/Decryption Flow
7627 let Predicates = [HasAVX, HasAES] in {
7628   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7629                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7630   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7631                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7632   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7633                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7634   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7635                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7636 }
7637
7638 let Constraints = "$src1 = $dst" in {
7639   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7640                          int_x86_aesni_aesenc, memopv2i64>;
7641   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7642                          int_x86_aesni_aesenclast, memopv2i64>;
7643   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7644                          int_x86_aesni_aesdec, memopv2i64>;
7645   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7646                          int_x86_aesni_aesdeclast, memopv2i64>;
7647 }
7648
7649 // Perform the AES InvMixColumn Transformation
7650 let Predicates = [HasAVX, HasAES] in {
7651   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7652       (ins VR128:$src1),
7653       "vaesimc\t{$src1, $dst|$dst, $src1}",
7654       [(set VR128:$dst,
7655         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7656       VEX;
7657   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7658       (ins i128mem:$src1),
7659       "vaesimc\t{$src1, $dst|$dst, $src1}",
7660       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7661       Sched<[WriteAESIMCLd]>, VEX;
7662 }
7663 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7664   (ins VR128:$src1),
7665   "aesimc\t{$src1, $dst|$dst, $src1}",
7666   [(set VR128:$dst,
7667     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7668 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7669   (ins i128mem:$src1),
7670   "aesimc\t{$src1, $dst|$dst, $src1}",
7671   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7672   Sched<[WriteAESIMCLd]>;
7673
7674 // AES Round Key Generation Assist
7675 let Predicates = [HasAVX, HasAES] in {
7676   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7677       (ins VR128:$src1, u8imm:$src2),
7678       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7679       [(set VR128:$dst,
7680         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7681       Sched<[WriteAESKeyGen]>, VEX;
7682   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7683       (ins i128mem:$src1, u8imm:$src2),
7684       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7685       [(set VR128:$dst,
7686         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7687       Sched<[WriteAESKeyGenLd]>, VEX;
7688 }
7689 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7690   (ins VR128:$src1, u8imm:$src2),
7691   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7692   [(set VR128:$dst,
7693     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7694   Sched<[WriteAESKeyGen]>;
7695 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7696   (ins i128mem:$src1, u8imm:$src2),
7697   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7698   [(set VR128:$dst,
7699     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7700   Sched<[WriteAESKeyGenLd]>;
7701
7702 //===----------------------------------------------------------------------===//
7703 // PCLMUL Instructions
7704 //===----------------------------------------------------------------------===//
7705
7706 // AVX carry-less Multiplication instructions
7707 let isCommutable = 1 in
7708 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7709            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7710            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7711            [(set VR128:$dst,
7712              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7713            Sched<[WriteCLMul]>;
7714
7715 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7716            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7717            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7718            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7719                               (loadv2i64 addr:$src2), imm:$src3))]>,
7720            Sched<[WriteCLMulLd, ReadAfterLd]>;
7721
7722 // Carry-less Multiplication instructions
7723 let Constraints = "$src1 = $dst" in {
7724 let isCommutable = 1 in
7725 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7726            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7727            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7728            [(set VR128:$dst,
7729              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7730              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7731
7732 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7733            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7734            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7735            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7736                               (memopv2i64 addr:$src2), imm:$src3))],
7737                               IIC_SSE_PCLMULQDQ_RM>,
7738            Sched<[WriteCLMulLd, ReadAfterLd]>;
7739 } // Constraints = "$src1 = $dst"
7740
7741
7742 multiclass pclmul_alias<string asm, int immop> {
7743   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7744                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7745
7746   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7747                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7748
7749   def : InstAlias<!strconcat("vpclmul", asm,
7750                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7751                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7752                   0>;
7753
7754   def : InstAlias<!strconcat("vpclmul", asm,
7755                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7756                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7757                   0>;
7758 }
7759 defm : pclmul_alias<"hqhq", 0x11>;
7760 defm : pclmul_alias<"hqlq", 0x01>;
7761 defm : pclmul_alias<"lqhq", 0x10>;
7762 defm : pclmul_alias<"lqlq", 0x00>;
7763
7764 //===----------------------------------------------------------------------===//
7765 // SSE4A Instructions
7766 //===----------------------------------------------------------------------===//
7767
7768 let Predicates = [HasSSE4A] in {
7769
7770 let Constraints = "$src = $dst" in {
7771 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7772                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7773                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7774                  [(set VR128:$dst, (X86extrqi VR128:$src, imm:$len,
7775                                     imm:$idx))]>, PD;
7776 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7777               (ins VR128:$src, VR128:$mask),
7778               "extrq\t{$mask, $src|$src, $mask}",
7779               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7780                                  VR128:$mask))]>, PD;
7781
7782 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7783                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7784                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7785                    [(set VR128:$dst, (X86insertqi VR128:$src, VR128:$src2,
7786                                       imm:$len, imm:$idx))]>, XD;
7787 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7788                  (ins VR128:$src, VR128:$mask),
7789                  "insertq\t{$mask, $src|$src, $mask}",
7790                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7791                                     VR128:$mask))]>, XD;
7792 }
7793
7794 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7795                 "movntss\t{$src, $dst|$dst, $src}",
7796                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7797
7798 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7799                 "movntsd\t{$src, $dst|$dst, $src}",
7800                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7801 }
7802
7803 //===----------------------------------------------------------------------===//
7804 // AVX Instructions
7805 //===----------------------------------------------------------------------===//
7806
7807 //===----------------------------------------------------------------------===//
7808 // VBROADCAST - Load from memory and broadcast to all elements of the
7809 //              destination operand
7810 //
7811 class avx_broadcast_rm<bits<8> opc, string OpcodeStr, RegisterClass RC,
7812                            X86MemOperand x86memop, ValueType VT,
7813                            PatFrag ld_frag, SchedWrite Sched> :
7814   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7815         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7816         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7817         Sched<[Sched]>, VEX {
7818     let mayLoad = 1;
7819 }
7820
7821 // AVX2 adds register forms
7822 class avx2_broadcast_rr<bits<8> opc, string OpcodeStr, RegisterClass RC,
7823                         ValueType ResVT, ValueType OpVT, SchedWrite Sched> :
7824   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7825          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7826          [(set RC:$dst, (ResVT (X86VBroadcast (OpVT VR128:$src))))]>,
7827          Sched<[Sched]>, VEX;
7828
7829 let ExeDomain = SSEPackedSingle in {
7830   def VBROADCASTSSrm  : avx_broadcast_rm<0x18, "vbroadcastss", VR128,
7831                                              f32mem, v4f32, loadf32, WriteLoad>;
7832   def VBROADCASTSSYrm : avx_broadcast_rm<0x18, "vbroadcastss", VR256,
7833                                              f32mem, v8f32, loadf32,
7834                                              WriteFShuffleLd>, VEX_L;
7835 }
7836 let ExeDomain = SSEPackedDouble in
7837 def VBROADCASTSDYrm  : avx_broadcast_rm<0x19, "vbroadcastsd", VR256, f64mem,
7838                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7839
7840 let ExeDomain = SSEPackedSingle in {
7841   def VBROADCASTSSrr  : avx2_broadcast_rr<0x18, "vbroadcastss", VR128,
7842                                           v4f32, v4f32, WriteFShuffle>;
7843   def VBROADCASTSSYrr : avx2_broadcast_rr<0x18, "vbroadcastss", VR256,
7844                                           v8f32, v4f32, WriteFShuffle256>, VEX_L;
7845 }
7846 let ExeDomain = SSEPackedDouble in
7847 def VBROADCASTSDYrr  : avx2_broadcast_rr<0x19, "vbroadcastsd", VR256,
7848                                          v4f64, v2f64, WriteFShuffle256>, VEX_L;
7849
7850 let mayLoad = 1, Predicates = [HasAVX2] in
7851 def VBROADCASTI128 : AVX8I<0x5A, MRMSrcMem, (outs VR256:$dst),
7852                            (ins i128mem:$src),
7853                            "vbroadcasti128\t{$src, $dst|$dst, $src}", []>,
7854                            Sched<[WriteLoad]>, VEX, VEX_L;
7855
7856 def VBROADCASTF128 : AVX8I<0x1A, MRMSrcMem, (outs VR256:$dst),
7857                            (ins f128mem:$src),
7858                            "vbroadcastf128\t{$src, $dst|$dst, $src}",
7859                            [(set VR256:$dst,
7860                               (int_x86_avx_vbroadcastf128_pd_256 addr:$src))]>,
7861                            Sched<[WriteFShuffleLd]>, VEX, VEX_L;
7862
7863 let Predicates = [HasAVX] in
7864 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7865           (VBROADCASTF128 addr:$src)>;
7866
7867
7868 //===----------------------------------------------------------------------===//
7869 // VINSERTF128 - Insert packed floating-point values
7870 //
7871 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7872 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7873           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7874           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7875           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7876 let mayLoad = 1 in
7877 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7878           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7879           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7880           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7881 }
7882
7883 let Predicates = [HasAVX, NoVLX] in {
7884 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7885                                    (iPTR imm)),
7886           (VINSERTF128rr VR256:$src1, VR128:$src2,
7887                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7888 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7889                                    (iPTR imm)),
7890           (VINSERTF128rr VR256:$src1, VR128:$src2,
7891                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7892
7893 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7894                                    (iPTR imm)),
7895           (VINSERTF128rm VR256:$src1, addr:$src2,
7896                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7897 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7898                                    (iPTR imm)),
7899           (VINSERTF128rm VR256:$src1, addr:$src2,
7900                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7901 }
7902
7903 let Predicates = [HasAVX1Only] in {
7904 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7905                                    (iPTR imm)),
7906           (VINSERTF128rr VR256:$src1, VR128:$src2,
7907                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7908 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7909                                    (iPTR imm)),
7910           (VINSERTF128rr VR256:$src1, VR128:$src2,
7911                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7912 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7913                                    (iPTR imm)),
7914           (VINSERTF128rr VR256:$src1, VR128:$src2,
7915                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7916 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7917                                    (iPTR imm)),
7918           (VINSERTF128rr VR256:$src1, VR128:$src2,
7919                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7920
7921 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7922                                    (iPTR imm)),
7923           (VINSERTF128rm VR256:$src1, addr:$src2,
7924                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7925 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7926                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7927                                    (iPTR imm)),
7928           (VINSERTF128rm VR256:$src1, addr:$src2,
7929                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7930 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7931                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7932                                    (iPTR imm)),
7933           (VINSERTF128rm VR256:$src1, addr:$src2,
7934                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7935 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7936                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7937                                    (iPTR imm)),
7938           (VINSERTF128rm VR256:$src1, addr:$src2,
7939                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7940 }
7941
7942 //===----------------------------------------------------------------------===//
7943 // VEXTRACTF128 - Extract packed floating-point values
7944 //
7945 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7946 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7947           (ins VR256:$src1, u8imm:$src2),
7948           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7949           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
7950 let mayStore = 1 in
7951 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7952           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
7953           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7954           []>, Sched<[WriteStore]>, VEX, VEX_L;
7955 }
7956
7957 // AVX1 patterns
7958 let Predicates = [HasAVX] in {
7959 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7960           (v4f32 (VEXTRACTF128rr
7961                     (v8f32 VR256:$src1),
7962                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7963 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7964           (v2f64 (VEXTRACTF128rr
7965                     (v4f64 VR256:$src1),
7966                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7967
7968 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7969                          (iPTR imm))), addr:$dst),
7970           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7971            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7972 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7973                          (iPTR imm))), addr:$dst),
7974           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7975            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7976 }
7977
7978 let Predicates = [HasAVX1Only] in {
7979 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7980           (v2i64 (VEXTRACTF128rr
7981                   (v4i64 VR256:$src1),
7982                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7983 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7984           (v4i32 (VEXTRACTF128rr
7985                   (v8i32 VR256:$src1),
7986                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7987 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7988           (v8i16 (VEXTRACTF128rr
7989                   (v16i16 VR256:$src1),
7990                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7991 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7992           (v16i8 (VEXTRACTF128rr
7993                   (v32i8 VR256:$src1),
7994                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7995
7996 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7997                                 (iPTR imm))), addr:$dst),
7998           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7999            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8000 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8001                                 (iPTR imm))), addr:$dst),
8002           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8003            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8004 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8005                                 (iPTR imm))), addr:$dst),
8006           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8007            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8008 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8009                                 (iPTR imm))), addr:$dst),
8010           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8011            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8012 }
8013
8014 //===----------------------------------------------------------------------===//
8015 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8016 //
8017 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8018                           Intrinsic IntLd, Intrinsic IntLd256,
8019                           Intrinsic IntSt, Intrinsic IntSt256> {
8020   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8021              (ins VR128:$src1, f128mem:$src2),
8022              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8023              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8024              VEX_4V;
8025   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8026              (ins VR256:$src1, f256mem:$src2),
8027              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8028              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8029              VEX_4V, VEX_L;
8030   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8031              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8032              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8033              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8034   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8035              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8036              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8037              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8038 }
8039
8040 let ExeDomain = SSEPackedSingle in
8041 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8042                                  int_x86_avx_maskload_ps,
8043                                  int_x86_avx_maskload_ps_256,
8044                                  int_x86_avx_maskstore_ps,
8045                                  int_x86_avx_maskstore_ps_256>;
8046 let ExeDomain = SSEPackedDouble in
8047 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8048                                  int_x86_avx_maskload_pd,
8049                                  int_x86_avx_maskload_pd_256,
8050                                  int_x86_avx_maskstore_pd,
8051                                  int_x86_avx_maskstore_pd_256>;
8052
8053 //===----------------------------------------------------------------------===//
8054 // VPERMIL - Permute Single and Double Floating-Point Values
8055 //
8056 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8057                       RegisterClass RC, X86MemOperand x86memop_f,
8058                       X86MemOperand x86memop_i, PatFrag i_frag,
8059                       Intrinsic IntVar, ValueType vt> {
8060   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8061              (ins RC:$src1, RC:$src2),
8062              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8063              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8064              Sched<[WriteFShuffle]>;
8065   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8066              (ins RC:$src1, x86memop_i:$src2),
8067              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8068              [(set RC:$dst, (IntVar RC:$src1,
8069                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8070              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8071
8072   let Predicates = [HasAVX, NoVLX] in {
8073     def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8074              (ins RC:$src1, u8imm:$src2),
8075              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8076              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8077              Sched<[WriteFShuffle]>;
8078     def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8079              (ins x86memop_f:$src1, u8imm:$src2),
8080              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8081              [(set RC:$dst,
8082                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8083              Sched<[WriteFShuffleLd]>;
8084   }// Predicates = [HasAVX, NoVLX]
8085 }
8086
8087 let ExeDomain = SSEPackedSingle in {
8088   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8089                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8090   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8091                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8092 }
8093 let ExeDomain = SSEPackedDouble in {
8094   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8095                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8096   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8097                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8098 }
8099
8100 let Predicates = [HasAVX, NoVLX] in {
8101 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8102           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8103 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8104           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8105 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8106           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8107 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8108           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8109
8110 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8111           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8112 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8113           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8114 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8115                                (i8 imm:$imm))),
8116           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8117 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8118           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8119
8120 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8121           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8122 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8123           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8124 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8125           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8126 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8127           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8128
8129 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8130           (VPERMILPDri VR128:$src1, imm:$imm)>;
8131 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8132           (VPERMILPDmi addr:$src1, imm:$imm)>;
8133 }
8134
8135 //===----------------------------------------------------------------------===//
8136 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8137 //
8138 let ExeDomain = SSEPackedSingle in {
8139 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8140           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8141           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8142           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8143                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8144           Sched<[WriteFShuffle]>;
8145 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8146           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8147           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8148           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8149                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8150           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8151 }
8152
8153 let Predicates = [HasAVX] in {
8154 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8155           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8156 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8157                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8158           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8159 }
8160
8161 let Predicates = [HasAVX1Only] in {
8162 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8163           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8164 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8165           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8166 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8167           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8168 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8169           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8170
8171 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8172                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8173           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8174 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8175                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8176           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8177 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8178                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8179           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8180 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8181                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8182           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8183 }
8184
8185 //===----------------------------------------------------------------------===//
8186 // VZERO - Zero YMM registers
8187 //
8188 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8189             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8190   // Zero All YMM registers
8191   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8192                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8193
8194   // Zero Upper bits of YMM registers
8195   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8196                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8197 }
8198
8199 //===----------------------------------------------------------------------===//
8200 // Half precision conversion instructions
8201 //===----------------------------------------------------------------------===//
8202 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8203   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8204              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8205              [(set RC:$dst, (Int VR128:$src))]>,
8206              T8PD, VEX, Sched<[WriteCvtF2F]>;
8207   let hasSideEffects = 0, mayLoad = 1 in
8208   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8209              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8210              Sched<[WriteCvtF2FLd]>;
8211 }
8212
8213 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8214   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8215                (ins RC:$src1, i32u8imm:$src2),
8216                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8217                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8218                TAPD, VEX, Sched<[WriteCvtF2F]>;
8219   let hasSideEffects = 0, mayStore = 1,
8220       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8221   def mr : Ii8<0x1D, MRMDestMem, (outs),
8222                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8223                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8224                TAPD, VEX;
8225 }
8226
8227 let Predicates = [HasF16C] in {
8228   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8229   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8230   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8231   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8232
8233   // Pattern match vcvtph2ps of a scalar i64 load.
8234   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8235             (VCVTPH2PSrm addr:$src)>;
8236   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8237             (VCVTPH2PSrm addr:$src)>;
8238
8239   def : Pat<(store (f64 (extractelt (bc_v2f64 (v8i16
8240                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8241                    addr:$dst),
8242                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8243   def : Pat<(store (i64 (extractelt (bc_v2i64 (v8i16
8244                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8245                    addr:$dst),
8246                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8247   def : Pat<(store (v8i16 (int_x86_vcvtps2ph_256 VR256:$src1, i32:$src2)),
8248                    addr:$dst),
8249                    (VCVTPS2PHYmr addr:$dst, VR256:$src1, imm:$src2)>;
8250 }
8251
8252 // Patterns for  matching conversions from float to half-float and vice versa.
8253 let Predicates = [HasF16C] in {
8254   def : Pat<(fp_to_f16 FR32:$src),
8255             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8256               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8257
8258   def : Pat<(f16_to_fp GR16:$src),
8259             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8260               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8261
8262   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8263             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8264               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8265 }
8266
8267 //===----------------------------------------------------------------------===//
8268 // AVX2 Instructions
8269 //===----------------------------------------------------------------------===//
8270
8271 /// AVX2_binop_rmi - AVX2 binary operator with 8-bit immediate
8272 multiclass AVX2_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
8273                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
8274                           X86MemOperand x86memop> {
8275   let isCommutable = 1 in
8276   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8277         (ins RC:$src1, RC:$src2, u8imm:$src3),
8278         !strconcat(OpcodeStr,
8279             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8280         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))]>,
8281         Sched<[WriteBlend]>, VEX_4V;
8282   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8283         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8284         !strconcat(OpcodeStr,
8285             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8286         [(set RC:$dst,
8287           (OpVT (OpNode RC:$src1,
8288            (bitconvert (memop_frag addr:$src2)), imm:$src3)))]>,
8289         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8290 }
8291
8292 defm VPBLENDD : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v4i32,
8293                                VR128, loadv2i64, i128mem>;
8294 defm VPBLENDDY : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v8i32,
8295                                 VR256, loadv4i64, i256mem>, VEX_L;
8296
8297 //===----------------------------------------------------------------------===//
8298 // VPBROADCAST - Load from memory and broadcast to all elements of the
8299 //               destination operand
8300 //
8301 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8302                           X86MemOperand x86memop, PatFrag ld_frag,
8303                           ValueType OpVT128, ValueType OpVT256, Predicate prd> {
8304   let Predicates = [HasAVX2, prd] in {
8305     def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8306                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8307                   [(set VR128:$dst,
8308                    (OpVT128 (X86VBroadcast (OpVT128 VR128:$src))))]>,
8309                   Sched<[WriteShuffle]>, VEX;
8310     def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8311                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8312                   [(set VR128:$dst,
8313                    (OpVT128 (X86VBroadcast (ld_frag addr:$src))))]>,
8314                   Sched<[WriteLoad]>, VEX;
8315     def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8316                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8317                    [(set VR256:$dst,
8318                     (OpVT256 (X86VBroadcast (OpVT128 VR128:$src))))]>,
8319                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8320     def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8321                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8322                    [(set VR256:$dst,
8323                     (OpVT256 (X86VBroadcast (ld_frag addr:$src))))]>,
8324                    Sched<[WriteLoad]>, VEX, VEX_L;
8325
8326     // Provide aliases for broadcast from the same register class that
8327     // automatically does the extract.
8328     def : Pat<(OpVT256 (X86VBroadcast (OpVT256 VR256:$src))),
8329               (!cast<Instruction>(NAME#"Yrr")
8330                   (OpVT128 (EXTRACT_SUBREG (OpVT256 VR256:$src),sub_xmm)))>;
8331   }
8332 }
8333
8334 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8335                                     v16i8, v32i8, NoVLX_Or_NoBWI>;
8336 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8337                                     v8i16, v16i16, NoVLX_Or_NoBWI>;
8338 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8339                                     v4i32, v8i32, NoVLX>;
8340 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8341                                     v2i64, v4i64, NoVLX>;
8342
8343 let Predicates = [HasAVX2] in {
8344   // loadi16 is tricky to fold, because !isTypeDesirableForOp, justifiably.
8345   // This means we'll encounter truncated i32 loads; match that here.
8346   def : Pat<(v8i16 (X86VBroadcast (i16 (trunc (i32 (load addr:$src)))))),
8347             (VPBROADCASTWrm addr:$src)>;
8348   def : Pat<(v16i16 (X86VBroadcast (i16 (trunc (i32 (load addr:$src)))))),
8349             (VPBROADCASTWYrm addr:$src)>;
8350   def : Pat<(v8i16 (X86VBroadcast
8351               (i16 (trunc (i32 (zextloadi16 addr:$src)))))),
8352             (VPBROADCASTWrm addr:$src)>;
8353   def : Pat<(v16i16 (X86VBroadcast
8354               (i16 (trunc (i32 (zextloadi16 addr:$src)))))),
8355             (VPBROADCASTWYrm addr:$src)>;
8356
8357   // Provide aliases for broadcast from the same register class that
8358   // automatically does the extract.
8359   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8360             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8361                                                     sub_xmm)))>;
8362   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8363             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8364                                                     sub_xmm)))>;
8365
8366   // Provide fallback in case the load node that is used in the patterns above
8367   // is used by additional users, which prevents the pattern selection.
8368   let AddedComplexity = 20 in {
8369     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8370               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8371     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8372               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8373     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8374               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8375
8376     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8377               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8378     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8379               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8380     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8381               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8382
8383     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8384           (VPBROADCASTBrr (COPY_TO_REGCLASS
8385                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8386                            VR128))>;
8387     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8388           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8389                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8390                             VR128))>;
8391
8392     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8393           (VPBROADCASTWrr (COPY_TO_REGCLASS
8394                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8395                            VR128))>;
8396     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8397           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8398                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8399                             VR128))>;
8400
8401     // The patterns for VPBROADCASTD are not needed because they would match
8402     // the exact same thing as VBROADCASTSS patterns.
8403
8404     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8405           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8406     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8407   }
8408 }
8409
8410 // AVX1 broadcast patterns
8411 let Predicates = [HasAVX1Only] in {
8412 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8413           (VBROADCASTSSYrm addr:$src)>;
8414 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8415           (VBROADCASTSDYrm addr:$src)>;
8416 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8417           (VBROADCASTSSrm addr:$src)>;
8418 }
8419
8420 let Predicates = [HasAVX] in {
8421   // Provide fallback in case the load node that is used in the patterns above
8422   // is used by additional users, which prevents the pattern selection.
8423   let AddedComplexity = 20 in {
8424   // 128bit broadcasts:
8425   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8426             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8427   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8428             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8429               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8430               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8431   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8432             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8433               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8434               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8435
8436   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8437             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8438   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8439             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8440               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8441               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8442   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8443             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8444               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8445               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8446   }
8447
8448   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8449             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8450   def : Pat<(v2i64 (X86VBroadcast i64:$src)),
8451             (VMOVDDUPrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8452 }
8453
8454 //===----------------------------------------------------------------------===//
8455 // VPERM - Permute instructions
8456 //
8457
8458 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8459                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8460   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8461                    (ins VR256:$src1, VR256:$src2),
8462                    !strconcat(OpcodeStr,
8463                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8464                    [(set VR256:$dst,
8465                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8466                    Sched<[Sched]>, VEX_4V, VEX_L;
8467   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8468                    (ins VR256:$src1, i256mem:$src2),
8469                    !strconcat(OpcodeStr,
8470                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8471                    [(set VR256:$dst,
8472                      (OpVT (X86VPermv VR256:$src1,
8473                             (bitconvert (mem_frag addr:$src2)))))]>,
8474                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8475 }
8476
8477 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8478 let ExeDomain = SSEPackedSingle in
8479 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8480
8481 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8482                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8483   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8484                      (ins VR256:$src1, u8imm:$src2),
8485                      !strconcat(OpcodeStr,
8486                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8487                      [(set VR256:$dst,
8488                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8489                      Sched<[Sched]>, VEX, VEX_L;
8490   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8491                      (ins i256mem:$src1, u8imm:$src2),
8492                      !strconcat(OpcodeStr,
8493                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8494                      [(set VR256:$dst,
8495                        (OpVT (X86VPermi (mem_frag addr:$src1),
8496                               (i8 imm:$src2))))]>,
8497                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8498 }
8499
8500 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8501                             WriteShuffle256>, VEX_W;
8502 let ExeDomain = SSEPackedDouble in
8503 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8504                              WriteFShuffle256>, VEX_W;
8505
8506 //===----------------------------------------------------------------------===//
8507 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8508 //
8509 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8510           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8511           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8512           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8513                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8514           VEX_4V, VEX_L;
8515 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8516           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8517           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8518           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8519                              (i8 imm:$src3)))]>,
8520           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8521
8522 let Predicates = [HasAVX2] in {
8523 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8524           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8525 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8526           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8527 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8528           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8529
8530 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8531                   (i8 imm:$imm))),
8532           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8533 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8534                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8535           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8536 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8537                   (i8 imm:$imm))),
8538           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8539 }
8540
8541
8542 //===----------------------------------------------------------------------===//
8543 // VINSERTI128 - Insert packed integer values
8544 //
8545 let hasSideEffects = 0 in {
8546 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8547           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8548           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8549           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8550 let mayLoad = 1 in
8551 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8552           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8553           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8554           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8555 }
8556
8557 let Predicates = [HasAVX2, NoVLX] in {
8558 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8559                                    (iPTR imm)),
8560           (VINSERTI128rr VR256:$src1, VR128:$src2,
8561                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8562 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8563                                    (iPTR imm)),
8564           (VINSERTI128rr VR256:$src1, VR128:$src2,
8565                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8566 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8567                                    (iPTR imm)),
8568           (VINSERTI128rr VR256:$src1, VR128:$src2,
8569                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8570 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8571                                    (iPTR imm)),
8572           (VINSERTI128rr VR256:$src1, VR128:$src2,
8573                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8574
8575 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8576                                    (iPTR imm)),
8577           (VINSERTI128rm VR256:$src1, addr:$src2,
8578                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8579 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8580                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8581                                    (iPTR imm)),
8582           (VINSERTI128rm VR256:$src1, addr:$src2,
8583                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8584 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8585                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8586                                    (iPTR imm)),
8587           (VINSERTI128rm VR256:$src1, addr:$src2,
8588                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8589 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8590                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8591                                    (iPTR imm)),
8592           (VINSERTI128rm VR256:$src1, addr:$src2,
8593                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8594 }
8595
8596 //===----------------------------------------------------------------------===//
8597 // VEXTRACTI128 - Extract packed integer values
8598 //
8599 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8600           (ins VR256:$src1, u8imm:$src2),
8601           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8602           Sched<[WriteShuffle256]>, VEX, VEX_L;
8603 let hasSideEffects = 0, mayStore = 1 in
8604 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8605           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8606           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8607           Sched<[WriteStore]>, VEX, VEX_L;
8608
8609 let Predicates = [HasAVX2] in {
8610 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8611           (v2i64 (VEXTRACTI128rr
8612                     (v4i64 VR256:$src1),
8613                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8614 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8615           (v4i32 (VEXTRACTI128rr
8616                     (v8i32 VR256:$src1),
8617                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8618 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8619           (v8i16 (VEXTRACTI128rr
8620                     (v16i16 VR256:$src1),
8621                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8622 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8623           (v16i8 (VEXTRACTI128rr
8624                     (v32i8 VR256:$src1),
8625                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8626
8627 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8628                          (iPTR imm))), addr:$dst),
8629           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8630            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8631 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8632                          (iPTR imm))), addr:$dst),
8633           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8634            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8635 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8636                          (iPTR imm))), addr:$dst),
8637           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8638            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8639 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8640                          (iPTR imm))), addr:$dst),
8641           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8642            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8643 }
8644
8645 //===----------------------------------------------------------------------===//
8646 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8647 //
8648 multiclass avx2_pmovmask<string OpcodeStr,
8649                          Intrinsic IntLd128, Intrinsic IntLd256,
8650                          Intrinsic IntSt128, Intrinsic IntSt256> {
8651   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8652              (ins VR128:$src1, i128mem:$src2),
8653              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8654              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8655   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8656              (ins VR256:$src1, i256mem:$src2),
8657              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8658              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8659              VEX_4V, VEX_L;
8660   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8661              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8662              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8663              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8664   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8665              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8666              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8667              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8668 }
8669
8670 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8671                                 int_x86_avx2_maskload_d,
8672                                 int_x86_avx2_maskload_d_256,
8673                                 int_x86_avx2_maskstore_d,
8674                                 int_x86_avx2_maskstore_d_256>;
8675 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8676                                 int_x86_avx2_maskload_q,
8677                                 int_x86_avx2_maskload_q_256,
8678                                 int_x86_avx2_maskstore_q,
8679                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8680
8681 def: Pat<(X86mstore addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8682          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8683
8684 def: Pat<(X86mstore addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8685          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8686
8687 def: Pat<(X86mstore addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8688          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8689
8690 def: Pat<(X86mstore addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8691          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8692
8693 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8694          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8695
8696 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8697                              (bc_v8f32 (v8i32 immAllZerosV)))),
8698          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8699
8700 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8701          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8702                        VR256:$mask)>;
8703
8704 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8705          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8706
8707 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8708          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8709
8710 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8711          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8712                        VR256:$mask)>;
8713
8714 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8715          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8716
8717 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8718                              (bc_v4f32 (v4i32 immAllZerosV)))),
8719          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8720
8721 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8722          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8723                        VR128:$mask)>;
8724
8725 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8726          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8727
8728 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8729          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8730
8731 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8732          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8733                        VR128:$mask)>;
8734
8735 def: Pat<(X86mstore addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8736          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8737
8738 def: Pat<(X86mstore addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8739          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8740
8741 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8742          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8743
8744 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8745                              (v4f64 immAllZerosV))),
8746          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8747
8748 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8749          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8750                        VR256:$mask)>;
8751
8752 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8753          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8754
8755 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8756                              (bc_v4i64 (v8i32 immAllZerosV)))),
8757          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8758
8759 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8760          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8761                        VR256:$mask)>;
8762
8763 def: Pat<(X86mstore addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8764          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8765
8766 def: Pat<(X86mstore addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8767          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8768
8769 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8770          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8771
8772 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8773                              (v2f64 immAllZerosV))),
8774          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8775
8776 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8777          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8778                        VR128:$mask)>;
8779
8780 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8781          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8782
8783 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8784                              (bc_v2i64 (v4i32 immAllZerosV)))),
8785          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8786
8787 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8788          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8789                        VR128:$mask)>;
8790
8791 //===----------------------------------------------------------------------===//
8792 // Variable Bit Shifts
8793 //
8794 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8795                           ValueType vt128, ValueType vt256> {
8796   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8797              (ins VR128:$src1, VR128:$src2),
8798              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8799              [(set VR128:$dst,
8800                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8801              VEX_4V, Sched<[WriteVarVecShift]>;
8802   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8803              (ins VR128:$src1, i128mem:$src2),
8804              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8805              [(set VR128:$dst,
8806                (vt128 (OpNode VR128:$src1,
8807                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8808              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8809   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8810              (ins VR256:$src1, VR256:$src2),
8811              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8812              [(set VR256:$dst,
8813                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8814              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8815   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8816              (ins VR256:$src1, i256mem:$src2),
8817              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8818              [(set VR256:$dst,
8819                (vt256 (OpNode VR256:$src1,
8820                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8821              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8822 }
8823
8824 let Predicates = [HasAVX2, NoVLX] in {
8825   defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8826   defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8827   defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8828   defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8829   defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8830 }
8831 //===----------------------------------------------------------------------===//
8832 // VGATHER - GATHER Operations
8833 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8834                        X86MemOperand memop128, X86MemOperand memop256> {
8835   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8836             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8837             !strconcat(OpcodeStr,
8838               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8839             []>, VEX_4VOp3;
8840   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8841             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8842             !strconcat(OpcodeStr,
8843               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8844             []>, VEX_4VOp3, VEX_L;
8845 }
8846
8847 let mayLoad = 1, Constraints
8848   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8849   in {
8850   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8851   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8852   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8853   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8854
8855   let ExeDomain = SSEPackedDouble in {
8856     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8857     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8858   }
8859
8860   let ExeDomain = SSEPackedSingle in {
8861     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8862     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8863   }
8864 }
8865
8866 //===----------------------------------------------------------------------===//
8867 // Extra selection patterns for FR128, f128, f128mem
8868
8869 // movaps is shorter than movdqa. movaps is in SSE and movdqa is in SSE2.
8870 def : Pat<(store (f128 FR128:$src), addr:$dst),
8871           (MOVAPSmr addr:$dst, (COPY_TO_REGCLASS (f128 FR128:$src), VR128))>;
8872
8873 def : Pat<(loadf128 addr:$src),
8874           (COPY_TO_REGCLASS (MOVAPSrm addr:$src), FR128)>;
8875
8876 // andps is shorter than andpd or pand. andps is SSE and andpd/pand are in SSE2
8877 def : Pat<(X86fand FR128:$src1, (loadf128 addr:$src2)),
8878           (COPY_TO_REGCLASS
8879            (ANDPSrm (COPY_TO_REGCLASS FR128:$src1, VR128), f128mem:$src2),
8880            FR128)>;
8881
8882 def : Pat<(X86fand FR128:$src1, FR128:$src2),
8883           (COPY_TO_REGCLASS
8884            (ANDPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8885                     (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;
8886
8887 def : Pat<(and FR128:$src1, FR128:$src2),
8888           (COPY_TO_REGCLASS
8889            (ANDPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8890                     (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;
8891
8892 def : Pat<(X86for FR128:$src1, (loadf128 addr:$src2)),
8893           (COPY_TO_REGCLASS
8894            (ORPSrm (COPY_TO_REGCLASS FR128:$src1, VR128), f128mem:$src2),
8895            FR128)>;
8896
8897 def : Pat<(X86for FR128:$src1, FR128:$src2),
8898           (COPY_TO_REGCLASS
8899            (ORPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8900                    (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;
8901
8902 def : Pat<(or FR128:$src1, FR128:$src2),
8903           (COPY_TO_REGCLASS
8904            (ORPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8905                    (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;
8906
8907 def : Pat<(X86fxor FR128:$src1, (loadf128 addr:$src2)),
8908           (COPY_TO_REGCLASS
8909            (XORPSrm (COPY_TO_REGCLASS FR128:$src1, VR128), f128mem:$src2),
8910            FR128)>;
8911
8912 def : Pat<(X86fxor FR128:$src1, FR128:$src2),
8913           (COPY_TO_REGCLASS
8914            (XORPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8915                     (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;
8916
8917 def : Pat<(xor FR128:$src1, FR128:$src2),
8918           (COPY_TO_REGCLASS
8919            (XORPSrr (COPY_TO_REGCLASS FR128:$src1, VR128),
8920                     (COPY_TO_REGCLASS FR128:$src2, VR128)), FR128)>;