[X86] Move address for store target from outs to ins on a couple instructions.
[oota-llvm.git] / lib / Target / X86 / X86InstrSSE.td
1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 SSE instruction set, defining the instructions,
11 // and properties of the instructions which are needed for code generation,
12 // machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
17   InstrItinClass rr = arg_rr;
18   InstrItinClass rm = arg_rm;
19   // InstrSchedModel info.
20   X86FoldableSchedWrite Sched = WriteFAdd;
21 }
22
23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
24   OpndItins s = arg_s;
25   OpndItins d = arg_d;
26 }
27
28
29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
30   InstrItinClass arg_ri> {
31   InstrItinClass rr = arg_rr;
32   InstrItinClass rm = arg_rm;
33   InstrItinClass ri = arg_ri;
34 }
35
36
37 // scalar
38 let Sched = WriteFAdd in {
39 def SSE_ALU_F32S : OpndItins<
40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
41 >;
42
43 def SSE_ALU_F64S : OpndItins<
44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
45 >;
46 }
47
48 def SSE_ALU_ITINS_S : SizeItins<
49   SSE_ALU_F32S, SSE_ALU_F64S
50 >;
51
52 let Sched = WriteFMul in {
53 def SSE_MUL_F32S : OpndItins<
54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
55 >;
56
57 def SSE_MUL_F64S : OpndItins<
58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
59 >;
60 }
61
62 def SSE_MUL_ITINS_S : SizeItins<
63   SSE_MUL_F32S, SSE_MUL_F64S
64 >;
65
66 let Sched = WriteFDiv in {
67 def SSE_DIV_F32S : OpndItins<
68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
69 >;
70
71 def SSE_DIV_F64S : OpndItins<
72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
73 >;
74 }
75
76 def SSE_DIV_ITINS_S : SizeItins<
77   SSE_DIV_F32S, SSE_DIV_F64S
78 >;
79
80 // parallel
81 let Sched = WriteFAdd in {
82 def SSE_ALU_F32P : OpndItins<
83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
84 >;
85
86 def SSE_ALU_F64P : OpndItins<
87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
88 >;
89 }
90
91 def SSE_ALU_ITINS_P : SizeItins<
92   SSE_ALU_F32P, SSE_ALU_F64P
93 >;
94
95 let Sched = WriteFMul in {
96 def SSE_MUL_F32P : OpndItins<
97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
98 >;
99
100 def SSE_MUL_F64P : OpndItins<
101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
102 >;
103 }
104
105 def SSE_MUL_ITINS_P : SizeItins<
106   SSE_MUL_F32P, SSE_MUL_F64P
107 >;
108
109 let Sched = WriteFDiv in {
110 def SSE_DIV_F32P : OpndItins<
111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
112 >;
113
114 def SSE_DIV_F64P : OpndItins<
115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
116 >;
117 }
118
119 def SSE_DIV_ITINS_P : SizeItins<
120   SSE_DIV_F32P, SSE_DIV_F64P
121 >;
122
123 let Sched = WriteVecLogic in
124 def SSE_VEC_BIT_ITINS_P : OpndItins<
125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
126 >;
127
128 def SSE_BIT_ITINS_P : OpndItins<
129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
130 >;
131
132 let Sched = WriteVecALU in {
133 def SSE_INTALU_ITINS_P : OpndItins<
134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
135 >;
136
137 def SSE_INTALUQ_ITINS_P : OpndItins<
138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
139 >;
140 }
141
142 let Sched = WriteVecIMul in
143 def SSE_INTMUL_ITINS_P : OpndItins<
144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
145 >;
146
147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
149 >;
150
151 def SSE_MOVA_ITINS : OpndItins<
152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
153 >;
154
155 def SSE_MOVU_ITINS : OpndItins<
156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
157 >;
158
159 def SSE_DPPD_ITINS : OpndItins<
160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
161 >;
162
163 def SSE_DPPS_ITINS : OpndItins<
164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
165 >;
166
167 def DEFAULT_ITINS : OpndItins<
168   IIC_ALU_NONMEM, IIC_ALU_MEM
169 >;
170
171 def SSE_EXTRACT_ITINS : OpndItins<
172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
173 >;
174
175 def SSE_INSERT_ITINS : OpndItins<
176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
177 >;
178
179 let Sched = WriteMPSAD in
180 def SSE_MPSADBW_ITINS : OpndItins<
181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
182 >;
183
184 let Sched = WriteVecIMul in
185 def SSE_PMULLD_ITINS : OpndItins<
186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
187 >;
188
189 // Definitions for backward compatibility.
190 // The instructions mapped on these definitions uses a different itinerary
191 // than the actual scheduling model.
192 let Sched = WriteShuffle in
193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
194   IIC_ALU_NONMEM, IIC_ALU_MEM
195 >;
196
197 let Sched = WriteVecIMul in
198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
199   IIC_ALU_NONMEM, IIC_ALU_MEM
200 >;
201
202 let Sched = WriteShuffle in
203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
205 >;
206
207 let Sched = WriteMPSAD in
208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
209   IIC_ALU_NONMEM, IIC_ALU_MEM
210 >;
211
212 let Sched = WriteFBlend in
213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
214   IIC_ALU_NONMEM, IIC_ALU_MEM
215 >;
216
217 let Sched = WriteBlend in
218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
219   IIC_ALU_NONMEM, IIC_ALU_MEM
220 >;
221
222 let Sched = WriteVarBlend in
223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
224   IIC_ALU_NONMEM, IIC_ALU_MEM
225 >;
226
227 let Sched = WriteFBlend in
228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
230 >;
231
232 let Sched = WriteBlend in
233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
235 >;
236
237 //===----------------------------------------------------------------------===//
238 // SSE 1 & 2 Instructions Classes
239 //===----------------------------------------------------------------------===//
240
241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
243                            RegisterClass RC, X86MemOperand x86memop,
244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
245   let isCommutable = 1 in {
246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
247        !if(Is2Addr,
248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
251        Sched<[itins.Sched]>;
252   }
253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
254        !if(Is2Addr,
255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
259 }
260
261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
263                              string asm, string SSEVer, string FPSizeStr,
264                              Operand memopr, ComplexPattern mem_cpat,
265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
266 let isCodeGenOnly = 1 in {
267   def rr_Int : SI_Int<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
268        !if(Is2Addr,
269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
271        [(set RC:$dst, (!cast<Intrinsic>(
272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
273              RC:$src1, RC:$src2))], itins.rr, d>,
274        Sched<[itins.Sched]>;
275   def rm_Int : SI_Int<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
276        !if(Is2Addr,
277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
283 }
284 }
285
286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
288                            RegisterClass RC, ValueType vt,
289                            X86MemOperand x86memop, PatFrag mem_frag,
290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
291   let isCommutable = 1 in
292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
293        !if(Is2Addr,
294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
297        Sched<[itins.Sched]>;
298   let mayLoad = 1 in
299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
300        !if(Is2Addr,
301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
304           itins.rm, d>,
305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
306 }
307
308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
310                                       string OpcodeStr, X86MemOperand x86memop,
311                                       list<dag> pat_rr, list<dag> pat_rm,
312                                       bit Is2Addr = 1> {
313   let isCommutable = 1, hasSideEffects = 0 in
314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
315        !if(Is2Addr,
316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
318        pat_rr, NoItinerary, d>,
319        Sched<[WriteVecLogic]>;
320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
321        !if(Is2Addr,
322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
324        pat_rm, NoItinerary, d>,
325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
326 }
327
328 //===----------------------------------------------------------------------===//
329 //  Non-instruction patterns
330 //===----------------------------------------------------------------------===//
331
332 // A vector extract of the first f32/f64 position is a subregister copy
333 def : Pat<(f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
335 def : Pat<(f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
337
338 // A 128-bit subvector extract from the first 256-bit vector position
339 // is a subregister copy that needs no instruction.
340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
344
345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
349
350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
354
355 // A 128-bit subvector insert to the first 256-bit vector position
356 // is a subregister copy that needs no instruction.
357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
370 }
371
372 // Implicitly promote a 32-bit scalar to a vector.
373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
377 // Implicitly promote a 64-bit scalar to a vector.
378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
382
383 // Bitcasts between 128-bit vector types. Return the original type since
384 // no instruction is needed for the conversion
385 let Predicates = [HasSSE2] in {
386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
416   def : Pat<(f128  (bitconvert (i128  FR128:$src))), (f128  FR128:$src)>;
417   def : Pat<(i128  (bitconvert (f128  FR128:$src))), (i128  FR128:$src)>;
418 }
419
420 // Bitcasts between 256-bit vector types. Return the original type since
421 // no instruction is needed for the conversion
422 let Predicates = [HasAVX] in {
423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
453 }
454
455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
456 // This is expanded by ExpandPostRAPseudos.
457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
458     isPseudo = 1, SchedRW = [WriteZero] in {
459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
463 }
464
465 //===----------------------------------------------------------------------===//
466 // AVX & SSE - Zero/One Vectors
467 //===----------------------------------------------------------------------===//
468
469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
471 // swizzled by ExecutionDepsFix to pxor.
472 // We set canFoldAsLoad because this can be converted to a constant-pool
473 // load of an all-zeros value if folding it would be beneficial.
474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
475     isPseudo = 1, SchedRW = [WriteZero] in {
476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
478 }
479
480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
485
486
487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
488 // and doesn't need it because on sandy bridge the register is set to zero
489 // at the rename stage without using any execution unit, so SET0PSY
490 // and SET0PDY can be used for vector int instructions without penalty
491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
495 }
496
497 let Predicates = [HasAVX] in
498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
499
500 let Predicates = [HasAVX2] in {
501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
505 }
506
507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
509 let Predicates = [HasAVX1Only] in {
510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
513
514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
517
518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
521
522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
525 }
526
527 // We set canFoldAsLoad because this can be converted to a constant-pool
528 // load of an all-ones value if folding it would be beneficial.
529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
530     isPseudo = 1, SchedRW = [WriteZero] in {
531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
533   let Predicates = [HasAVX2] in
534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
536 }
537
538
539 //===----------------------------------------------------------------------===//
540 // SSE 1 & 2 - Move FP Scalar Instructions
541 //
542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
543 // register copies because it's a partial register update; Register-to-register
544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
545 // that the insert be implementable in terms of a copy, and just mentioned, we
546 // don't use movss/movsd for copies.
547 //===----------------------------------------------------------------------===//
548
549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
550                          X86MemOperand x86memop, string base_opc,
551                          string asm_opr, Domain d = GenericDomain> {
552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
553               (ins VR128:$src1, RC:$src2),
554               !strconcat(base_opc, asm_opr),
555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
556                                  (scalar_to_vector RC:$src2))))],
557               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
558
559   // For the disassembler
560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
562                   (ins VR128:$src1, RC:$src2),
563                   !strconcat(base_opc, asm_opr),
564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
565 }
566
567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
568                       X86MemOperand x86memop, string OpcodeStr,
569                       Domain d = GenericDomain> {
570   // AVX
571   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
572                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
573                               VEX_4V, VEX_LIG;
574
575   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
576                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
577                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
578                      VEX, VEX_LIG, Sched<[WriteStore]>;
579   // SSE1 & 2
580   let Constraints = "$src1 = $dst" in {
581     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
582                               "\t{$src2, $dst|$dst, $src2}", d>;
583   }
584
585   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
586                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
587                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
588                   Sched<[WriteStore]>;
589 }
590
591 // Loading from memory automatically zeroing upper bits.
592 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
593                          PatFrag mem_pat, string OpcodeStr,
594                          Domain d = GenericDomain> {
595   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
596                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
597                      [(set RC:$dst, (mem_pat addr:$src))],
598                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
599   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
600                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
601                      [(set RC:$dst, (mem_pat addr:$src))],
602                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
603 }
604
605 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
606                         SSEPackedSingle>, XS;
607 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
608                         SSEPackedDouble>, XD;
609
610 let canFoldAsLoad = 1, isReMaterializable = 1 in {
611   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
612                              SSEPackedSingle>, XS;
613
614   let AddedComplexity = 20 in
615     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
616                                SSEPackedDouble>, XD;
617 }
618
619 // Patterns
620 let Predicates = [UseAVX] in {
621   let AddedComplexity = 20 in {
622   // MOVSSrm zeros the high parts of the register; represent this
623   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
624   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
626   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
628   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
629             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
630
631   // MOVSDrm zeros the high parts of the register; represent this
632   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
633   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
635   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
637   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
639   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
641   def : Pat<(v2f64 (X86vzload addr:$src)),
642             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
643
644   // Represent the same patterns above but in the form they appear for
645   // 256-bit types
646   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
647                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
648             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
649   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
650                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
651             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
652   }
653
654   // Extract and store.
655   def : Pat<(store (f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
656                    addr:$dst),
657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
658   def : Pat<(store (f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
659                    addr:$dst),
660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
661
662   // Shuffle with VMOVSS
663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
664             (VMOVSSrr (v4i32 VR128:$src1),
665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
667             (VMOVSSrr (v4f32 VR128:$src1),
668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
669
670   // 256-bit variants
671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
672             (SUBREG_TO_REG (i32 0),
673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
675               sub_xmm)>;
676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
677             (SUBREG_TO_REG (i32 0),
678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
680               sub_xmm)>;
681
682   // Shuffle with VMOVSD
683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
691
692   // 256-bit variants
693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
694             (SUBREG_TO_REG (i32 0),
695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
697               sub_xmm)>;
698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
699             (SUBREG_TO_REG (i32 0),
700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
702               sub_xmm)>;
703
704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
705   // is during lowering, where it's not possible to recognize the fold cause
706   // it has two uses through a bitcast. One use disappears at isel time and the
707   // fold opportunity reappears.
708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
716 }
717
718 let Predicates = [UseSSE1] in {
719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
721   // MOVSS to the lower bits.
722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
728   }
729
730   let AddedComplexity = 20 in {
731   // MOVSSrm already zeros the high parts of the register.
732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
738   }
739
740   // Extract and store.
741   def : Pat<(store (f32 (extractelt (v4f32 VR128:$src), (iPTR 0))),
742                    addr:$dst),
743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
744
745   // Shuffle with MOVSS
746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
750 }
751
752 let Predicates = [UseSSE2] in {
753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
755   // MOVSD to the lower bits.
756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
758   }
759
760   let AddedComplexity = 20 in {
761   // MOVSDrm already zeros the high parts of the register.
762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
770   def : Pat<(v2f64 (X86vzload addr:$src)),
771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
772   }
773
774   // Extract and store.
775   def : Pat<(store (f64 (extractelt (v2f64 VR128:$src), (iPTR 0))),
776                    addr:$dst),
777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
778
779   // Shuffle with MOVSD
780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
788
789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
790   // is during lowering, where it's not possible to recognize the fold because
791   // it has two uses through a bitcast. One use disappears at isel time and the
792   // fold opportunity reappears.
793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
801 }
802
803 //===----------------------------------------------------------------------===//
804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
805 //===----------------------------------------------------------------------===//
806
807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
808                             X86MemOperand x86memop, PatFrag ld_frag,
809                             string asm, Domain d,
810                             OpndItins itins,
811                             bit IsReMaterializable = 1> {
812 let hasSideEffects = 0 in
813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
815            Sched<[WriteFShuffle]>;
816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
820            Sched<[WriteLoad]>;
821 }
822
823 let Predicates = [HasAVX, NoVLX] in {
824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
826                               PS, VEX;
827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
829                               PD, VEX;
830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
832                               PS, VEX;
833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
835                               PD, VEX;
836
837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
839                               PS, VEX, VEX_L;
840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
842                               PD, VEX, VEX_L;
843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
845                               PS, VEX, VEX_L;
846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
848                               PD, VEX, VEX_L;
849 }
850
851 let Predicates = [UseSSE1] in {
852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
854                               PS;
855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
857                               PS;
858 }
859 let Predicates = [UseSSE2] in {
860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
862                               PD;
863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
865                               PD;
866 }
867
868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
870                    "movaps\t{$src, $dst|$dst, $src}",
871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
872                    IIC_SSE_MOVA_P_MR>, VEX;
873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
874                    "movapd\t{$src, $dst|$dst, $src}",
875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
876                    IIC_SSE_MOVA_P_MR>, VEX;
877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
878                    "movups\t{$src, $dst|$dst, $src}",
879                    [(store (v4f32 VR128:$src), addr:$dst)],
880                    IIC_SSE_MOVU_P_MR>, VEX;
881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
882                    "movupd\t{$src, $dst|$dst, $src}",
883                    [(store (v2f64 VR128:$src), addr:$dst)],
884                    IIC_SSE_MOVU_P_MR>, VEX;
885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
886                    "movaps\t{$src, $dst|$dst, $src}",
887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
890                    "movapd\t{$src, $dst|$dst, $src}",
891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
894                    "movups\t{$src, $dst|$dst, $src}",
895                    [(store (v8f32 VR256:$src), addr:$dst)],
896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
898                    "movupd\t{$src, $dst|$dst, $src}",
899                    [(store (v4f64 VR256:$src), addr:$dst)],
900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
901 } // SchedRW
902
903 // For disassembler
904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
905     SchedRW = [WriteFShuffle] in {
906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
907                           (ins VR128:$src),
908                           "movaps\t{$src, $dst|$dst, $src}", [],
909                           IIC_SSE_MOVA_P_RR>, VEX;
910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
911                            (ins VR128:$src),
912                            "movapd\t{$src, $dst|$dst, $src}", [],
913                            IIC_SSE_MOVA_P_RR>, VEX;
914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
915                            (ins VR128:$src),
916                            "movups\t{$src, $dst|$dst, $src}", [],
917                            IIC_SSE_MOVU_P_RR>, VEX;
918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
919                            (ins VR128:$src),
920                            "movupd\t{$src, $dst|$dst, $src}", [],
921                            IIC_SSE_MOVU_P_RR>, VEX;
922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
923                             (ins VR256:$src),
924                             "movaps\t{$src, $dst|$dst, $src}", [],
925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
927                             (ins VR256:$src),
928                             "movapd\t{$src, $dst|$dst, $src}", [],
929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
931                             (ins VR256:$src),
932                             "movups\t{$src, $dst|$dst, $src}", [],
933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
935                             (ins VR256:$src),
936                             "movupd\t{$src, $dst|$dst, $src}", [],
937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
938 }
939
940 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
941           (VMOVUPSYmr addr:$dst, VR256:$src)>;
942 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
943           (VMOVUPDYmr addr:$dst, VR256:$src)>;
944
945 let SchedRW = [WriteStore] in {
946 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
947                    "movaps\t{$src, $dst|$dst, $src}",
948                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
949                    IIC_SSE_MOVA_P_MR>;
950 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
951                    "movapd\t{$src, $dst|$dst, $src}",
952                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
953                    IIC_SSE_MOVA_P_MR>;
954 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
955                    "movups\t{$src, $dst|$dst, $src}",
956                    [(store (v4f32 VR128:$src), addr:$dst)],
957                    IIC_SSE_MOVU_P_MR>;
958 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
959                    "movupd\t{$src, $dst|$dst, $src}",
960                    [(store (v2f64 VR128:$src), addr:$dst)],
961                    IIC_SSE_MOVU_P_MR>;
962 } // SchedRW
963
964 // For disassembler
965 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
966     SchedRW = [WriteFShuffle] in {
967   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
968                          "movaps\t{$src, $dst|$dst, $src}", [],
969                          IIC_SSE_MOVA_P_RR>;
970   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
971                          "movapd\t{$src, $dst|$dst, $src}", [],
972                          IIC_SSE_MOVA_P_RR>;
973   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
974                          "movups\t{$src, $dst|$dst, $src}", [],
975                          IIC_SSE_MOVU_P_RR>;
976   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
977                          "movupd\t{$src, $dst|$dst, $src}", [],
978                          IIC_SSE_MOVU_P_RR>;
979 }
980
981 let Predicates = [HasAVX] in {
982   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
983             (VMOVUPSmr addr:$dst, VR128:$src)>;
984   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
985             (VMOVUPDmr addr:$dst, VR128:$src)>;
986 }
987
988 let Predicates = [UseSSE1] in
989   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
990             (MOVUPSmr addr:$dst, VR128:$src)>;
991 let Predicates = [UseSSE2] in
992   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
993             (MOVUPDmr addr:$dst, VR128:$src)>;
994
995 // Use vmovaps/vmovups for AVX integer load/store.
996 let Predicates = [HasAVX, NoVLX] in {
997   // 128-bit load/store
998   def : Pat<(alignedloadv2i64 addr:$src),
999             (VMOVAPSrm addr:$src)>;
1000   def : Pat<(loadv2i64 addr:$src),
1001             (VMOVUPSrm addr:$src)>;
1002
1003   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1004             (VMOVAPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1006             (VMOVAPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1008             (VMOVAPSmr addr:$dst, VR128:$src)>;
1009   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1010             (VMOVAPSmr addr:$dst, VR128:$src)>;
1011   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1012             (VMOVUPSmr addr:$dst, VR128:$src)>;
1013   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1014             (VMOVUPSmr addr:$dst, VR128:$src)>;
1015   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1016             (VMOVUPSmr addr:$dst, VR128:$src)>;
1017   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1018             (VMOVUPSmr addr:$dst, VR128:$src)>;
1019
1020   // 256-bit load/store
1021   def : Pat<(alignedloadv4i64 addr:$src),
1022             (VMOVAPSYrm addr:$src)>;
1023   def : Pat<(loadv4i64 addr:$src),
1024             (VMOVUPSYrm addr:$src)>;
1025   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1026             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1028             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1030             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1031   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1032             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1033   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1034             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1035   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1036             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1037   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1038             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1039   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1040             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1041
1042   // Special patterns for storing subvector extracts of lower 128-bits
1043   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1044   def : Pat<(alignedstore (v2f64 (extract_subvector
1045                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1046             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1047   def : Pat<(alignedstore (v4f32 (extract_subvector
1048                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1049             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1050   def : Pat<(alignedstore (v2i64 (extract_subvector
1051                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1052             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1053   def : Pat<(alignedstore (v4i32 (extract_subvector
1054                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1055             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1056   def : Pat<(alignedstore (v8i16 (extract_subvector
1057                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1058             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1059   def : Pat<(alignedstore (v16i8 (extract_subvector
1060                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1061             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1062
1063   def : Pat<(store (v2f64 (extract_subvector
1064                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(store (v4f32 (extract_subvector
1067                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(store (v2i64 (extract_subvector
1070                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(store (v4i32 (extract_subvector
1073                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(store (v8i16 (extract_subvector
1076                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078   def : Pat<(store (v16i8 (extract_subvector
1079                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1080             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1081 }
1082
1083 // Use movaps / movups for SSE integer load / store (one byte shorter).
1084 // The instructions selected below are then converted to MOVDQA/MOVDQU
1085 // during the SSE domain pass.
1086 let Predicates = [UseSSE1] in {
1087   def : Pat<(alignedloadv2i64 addr:$src),
1088             (MOVAPSrm addr:$src)>;
1089   def : Pat<(loadv2i64 addr:$src),
1090             (MOVUPSrm addr:$src)>;
1091
1092   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1093             (MOVAPSmr addr:$dst, VR128:$src)>;
1094   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1095             (MOVAPSmr addr:$dst, VR128:$src)>;
1096   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1097             (MOVAPSmr addr:$dst, VR128:$src)>;
1098   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1099             (MOVAPSmr addr:$dst, VR128:$src)>;
1100   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1101             (MOVUPSmr addr:$dst, VR128:$src)>;
1102   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1103             (MOVUPSmr addr:$dst, VR128:$src)>;
1104   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1105             (MOVUPSmr addr:$dst, VR128:$src)>;
1106   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1107             (MOVUPSmr addr:$dst, VR128:$src)>;
1108 }
1109
1110 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1111 // bits are disregarded. FIXME: Set encoding to pseudo!
1112 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1113 let isCodeGenOnly = 1 in {
1114   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1115                          "movaps\t{$src, $dst|$dst, $src}",
1116                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1117                          IIC_SSE_MOVA_P_RM>, VEX;
1118   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1119                          "movapd\t{$src, $dst|$dst, $src}",
1120                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1121                          IIC_SSE_MOVA_P_RM>, VEX;
1122   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1123                        "movaps\t{$src, $dst|$dst, $src}",
1124                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1125                        IIC_SSE_MOVA_P_RM>;
1126   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1127                        "movapd\t{$src, $dst|$dst, $src}",
1128                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1129                        IIC_SSE_MOVA_P_RM>;
1130 }
1131 }
1132
1133 //===----------------------------------------------------------------------===//
1134 // SSE 1 & 2 - Move Low packed FP Instructions
1135 //===----------------------------------------------------------------------===//
1136
1137 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1138                                       string base_opc, string asm_opr,
1139                                       InstrItinClass itin> {
1140   def PSrm : PI<opc, MRMSrcMem,
1141          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1142          !strconcat(base_opc, "s", asm_opr),
1143      [(set VR128:$dst,
1144        (psnode VR128:$src1,
1145               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1146               itin, SSEPackedSingle>, PS,
1147      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1148
1149   def PDrm : PI<opc, MRMSrcMem,
1150          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1151          !strconcat(base_opc, "d", asm_opr),
1152      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1153                               (scalar_to_vector (loadf64 addr:$src2)))))],
1154               itin, SSEPackedDouble>, PD,
1155      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1156
1157 }
1158
1159 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1160                                  string base_opc, InstrItinClass itin> {
1161   let Predicates = [UseAVX] in
1162     defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1163                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1164                                     itin>, VEX_4V;
1165
1166   let Constraints = "$src1 = $dst" in
1167     defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1168                                     "\t{$src2, $dst|$dst, $src2}",
1169                                     itin>;
1170 }
1171
1172 let AddedComplexity = 20 in {
1173   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1174                                     IIC_SSE_MOV_LH>;
1175 }
1176
1177 let SchedRW = [WriteStore] in {
1178 let Predicates = [UseAVX] in {
1179 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1180                    "movlps\t{$src, $dst|$dst, $src}",
1181                    [(store (f64 (extractelt (bc_v2f64 (v4f32 VR128:$src)),
1182                                  (iPTR 0))), addr:$dst)],
1183                                  IIC_SSE_MOV_LH>, VEX;
1184 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1185                    "movlpd\t{$src, $dst|$dst, $src}",
1186                    [(store (f64 (extractelt (v2f64 VR128:$src),
1187                                  (iPTR 0))), addr:$dst)],
1188                                  IIC_SSE_MOV_LH>, VEX;
1189 }// UseAVX
1190 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1191                    "movlps\t{$src, $dst|$dst, $src}",
1192                    [(store (f64 (extractelt (bc_v2f64 (v4f32 VR128:$src)),
1193                                  (iPTR 0))), addr:$dst)],
1194                                  IIC_SSE_MOV_LH>;
1195 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1196                    "movlpd\t{$src, $dst|$dst, $src}",
1197                    [(store (f64 (extractelt (v2f64 VR128:$src),
1198                                  (iPTR 0))), addr:$dst)],
1199                                  IIC_SSE_MOV_LH>;
1200 } // SchedRW
1201
1202 let Predicates = [UseAVX] in {
1203   // Shuffle with VMOVLPS
1204   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1205             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1206   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1207             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1208
1209   // Shuffle with VMOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1214   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1215                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1216             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1217
1218   // Store patterns
1219   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1220                    addr:$src1),
1221             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1222   def : Pat<(store (v4i32 (X86Movlps
1223                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1224             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1225   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1226                    addr:$src1),
1227             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1228   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1229                    addr:$src1),
1230             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1231 }
1232
1233 let Predicates = [UseSSE1] in {
1234   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1235   def : Pat<(store (i64 (extractelt (bc_v2i64 (v4f32 VR128:$src2)),
1236                                  (iPTR 0))), addr:$src1),
1237             (MOVLPSmr addr:$src1, VR128:$src2)>;
1238
1239   // Shuffle with MOVLPS
1240   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1241             (MOVLPSrm VR128:$src1, addr:$src2)>;
1242   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1243             (MOVLPSrm VR128:$src1, addr:$src2)>;
1244   def : Pat<(X86Movlps VR128:$src1,
1245                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1246             (MOVLPSrm VR128:$src1, addr:$src2)>;
1247
1248   // Store patterns
1249   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1250                                       addr:$src1),
1251             (MOVLPSmr addr:$src1, VR128:$src2)>;
1252   def : Pat<(store (v4i32 (X86Movlps
1253                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1254                               addr:$src1),
1255             (MOVLPSmr addr:$src1, VR128:$src2)>;
1256 }
1257
1258 let Predicates = [UseSSE2] in {
1259   // Shuffle with MOVLPD
1260   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1261             (MOVLPDrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1263             (MOVLPDrm VR128:$src1, addr:$src2)>;
1264   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1265                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1266             (MOVLPDrm VR128:$src1, addr:$src2)>;
1267
1268   // Store patterns
1269   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1270                            addr:$src1),
1271             (MOVLPDmr addr:$src1, VR128:$src2)>;
1272   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1273                            addr:$src1),
1274             (MOVLPDmr addr:$src1, VR128:$src2)>;
1275 }
1276
1277 //===----------------------------------------------------------------------===//
1278 // SSE 1 & 2 - Move Hi packed FP Instructions
1279 //===----------------------------------------------------------------------===//
1280
1281 let AddedComplexity = 20 in {
1282   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1283                                     IIC_SSE_MOV_LH>;
1284 }
1285
1286 let SchedRW = [WriteStore] in {
1287 // v2f64 extract element 1 is always custom lowered to unpack high to low
1288 // and extract element 0 so the non-store version isn't too horrible.
1289 let Predicates = [UseAVX] in {
1290 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1291                    "movhps\t{$src, $dst|$dst, $src}",
1292                    [(store (f64 (extractelt
1293                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1294                                             (bc_v2f64 (v4f32 VR128:$src))),
1295                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1296 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1297                    "movhpd\t{$src, $dst|$dst, $src}",
1298                    [(store (f64 (extractelt
1299                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1300                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1301 } // UseAVX
1302 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (extractelt
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1308 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (extractelt
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1313 } // SchedRW
1314
1315 let Predicates = [UseAVX] in {
1316   // VMOVHPS patterns
1317   def : Pat<(X86Movlhps VR128:$src1,
1318                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1319             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1320   def : Pat<(X86Movlhps VR128:$src1,
1321                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1322             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1323
1324   // VMOVHPD patterns
1325
1326   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1327   // is during lowering, where it's not possible to recognize the load fold
1328   // cause it has two uses through a bitcast. One use disappears at isel time
1329   // and the fold opportunity reappears.
1330   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1331                       (scalar_to_vector (loadf64 addr:$src2)))),
1332             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1333   // Also handle an i64 load because that may get selected as a faster way to
1334   // load the data.
1335   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1336                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1337             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1338
1339   def : Pat<(store (f64 (extractelt
1340                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1341                           (iPTR 0))), addr:$dst),
1342             (VMOVHPDmr addr:$dst, VR128:$src)>;
1343 }
1344
1345 let Predicates = [UseSSE1] in {
1346   // MOVHPS patterns
1347   def : Pat<(X86Movlhps VR128:$src1,
1348                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1349             (MOVHPSrm VR128:$src1, addr:$src2)>;
1350   def : Pat<(X86Movlhps VR128:$src1,
1351                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1352             (MOVHPSrm VR128:$src1, addr:$src2)>;
1353 }
1354
1355 let Predicates = [UseSSE2] in {
1356   // MOVHPD patterns
1357
1358   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1359   // is during lowering, where it's not possible to recognize the load fold
1360   // cause it has two uses through a bitcast. One use disappears at isel time
1361   // and the fold opportunity reappears.
1362   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1363                       (scalar_to_vector (loadf64 addr:$src2)))),
1364             (MOVHPDrm VR128:$src1, addr:$src2)>;
1365   // Also handle an i64 load because that may get selected as a faster way to
1366   // load the data.
1367   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1368                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1369             (MOVHPDrm VR128:$src1, addr:$src2)>;
1370
1371   def : Pat<(store (f64 (extractelt
1372                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1373                           (iPTR 0))), addr:$dst),
1374             (MOVHPDmr addr:$dst, VR128:$src)>;
1375 }
1376
1377 //===----------------------------------------------------------------------===//
1378 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1379 //===----------------------------------------------------------------------===//
1380
1381 let AddedComplexity = 20, Predicates = [UseAVX] in {
1382   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1383                                        (ins VR128:$src1, VR128:$src2),
1384                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1385                       [(set VR128:$dst,
1386                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1387                         IIC_SSE_MOV_LH>,
1388                       VEX_4V, Sched<[WriteFShuffle]>;
1389   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1390                                        (ins VR128:$src1, VR128:$src2),
1391                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1392                       [(set VR128:$dst,
1393                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1394                         IIC_SSE_MOV_LH>,
1395                       VEX_4V, Sched<[WriteFShuffle]>;
1396 }
1397 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1398   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movlhps\t{$src2, $dst|$dst, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1404   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1405                                        (ins VR128:$src1, VR128:$src2),
1406                       "movhlps\t{$src2, $dst|$dst, $src2}",
1407                       [(set VR128:$dst,
1408                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1409                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1410 }
1411
1412 let Predicates = [UseAVX] in {
1413   // MOVLHPS patterns
1414   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1415             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1416   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1417             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1418
1419   // MOVHLPS patterns
1420   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1421             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1422 }
1423
1424 let Predicates = [UseSSE1] in {
1425   // MOVLHPS patterns
1426   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1427             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1428   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1429             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1430
1431   // MOVHLPS patterns
1432   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1433             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1434 }
1435
1436 //===----------------------------------------------------------------------===//
1437 // SSE 1 & 2 - Conversion Instructions
1438 //===----------------------------------------------------------------------===//
1439
1440 def SSE_CVT_PD : OpndItins<
1441   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1442 >;
1443
1444 let Sched = WriteCvtI2F in
1445 def SSE_CVT_PS : OpndItins<
1446   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1447 >;
1448
1449 let Sched = WriteCvtI2F in
1450 def SSE_CVT_Scalar : OpndItins<
1451   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1452 >;
1453
1454 let Sched = WriteCvtF2I in
1455 def SSE_CVT_SS2SI_32 : OpndItins<
1456   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1457 >;
1458
1459 let Sched = WriteCvtF2I in
1460 def SSE_CVT_SS2SI_64 : OpndItins<
1461   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1462 >;
1463
1464 let Sched = WriteCvtF2I in
1465 def SSE_CVT_SD2SI : OpndItins<
1466   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1467 >;
1468
1469 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1470                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1471                      string asm, OpndItins itins> {
1472   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1473                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1474                         itins.rr>, Sched<[itins.Sched]>;
1475   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1476                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1477                         itins.rm>, Sched<[itins.Sched.Folded]>;
1478 }
1479
1480 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1481                        X86MemOperand x86memop, string asm, Domain d,
1482                        OpndItins itins> {
1483 let hasSideEffects = 0 in {
1484   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1485              [], itins.rr, d>, Sched<[itins.Sched]>;
1486   let mayLoad = 1 in
1487   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1488              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1489 }
1490 }
1491
1492 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1493                           X86MemOperand x86memop, string asm> {
1494 let hasSideEffects = 0, Predicates = [UseAVX] in {
1495   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1496               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1497            Sched<[WriteCvtI2F]>;
1498   let mayLoad = 1 in
1499   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1500               (ins DstRC:$src1, x86memop:$src),
1501               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1502            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1503 } // hasSideEffects = 0
1504 }
1505
1506 let Predicates = [UseAVX] in {
1507 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1508                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1509                                 SSE_CVT_SS2SI_32>,
1510                                 XS, VEX, VEX_LIG;
1511 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1512                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1513                                 SSE_CVT_SS2SI_64>,
1514                                 XS, VEX, VEX_W, VEX_LIG;
1515 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1516                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1517                                 SSE_CVT_SD2SI>,
1518                                 XD, VEX, VEX_LIG;
1519 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1520                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1521                                 SSE_CVT_SD2SI>,
1522                                 XD, VEX, VEX_W, VEX_LIG;
1523
1524 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1525                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1526 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1527                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1528 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1529                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1530 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1531                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1532 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1533                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1534 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1535                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1536 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1537                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1538 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1539                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1540 }
1541 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1542 // register, but the same isn't true when only using memory operands,
1543 // provide other assembly "l" and "q" forms to address this explicitly
1544 // where appropriate to do so.
1545 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1546                                   XS, VEX_4V, VEX_LIG;
1547 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1548                                   XS, VEX_4V, VEX_W, VEX_LIG;
1549 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1550                                   XD, VEX_4V, VEX_LIG;
1551 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1552                                   XD, VEX_4V, VEX_W, VEX_LIG;
1553
1554 let Predicates = [UseAVX] in {
1555   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1556                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1557   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1558                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1559
1560   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1561             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1562   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1563             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1564   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1565             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1566   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1567             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1568
1569   def : Pat<(f32 (sint_to_fp GR32:$src)),
1570             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1571   def : Pat<(f32 (sint_to_fp GR64:$src)),
1572             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1573   def : Pat<(f64 (sint_to_fp GR32:$src)),
1574             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1575   def : Pat<(f64 (sint_to_fp GR64:$src)),
1576             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1577 }
1578
1579 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1580                       "cvttss2si\t{$src, $dst|$dst, $src}",
1581                       SSE_CVT_SS2SI_32>, XS;
1582 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1583                       "cvttss2si\t{$src, $dst|$dst, $src}",
1584                       SSE_CVT_SS2SI_64>, XS, REX_W;
1585 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1586                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1587                       SSE_CVT_SD2SI>, XD;
1588 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1589                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SD2SI>, XD, REX_W;
1591 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1592                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_Scalar>, XS;
1594 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1595                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_Scalar>, XS, REX_W;
1597 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1598                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_Scalar>, XD;
1600 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1601                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XD, REX_W;
1603
1604 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1605                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1606 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1607                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1608 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1609                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1610 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1611                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1612 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1613                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1614 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1615                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1616 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1617                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1618 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1619                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1620
1621 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1622                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1623 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1624                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1625
1626 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1627 // and/or XMM operand(s).
1628
1629 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1630                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1631                          string asm, OpndItins itins> {
1632   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1633               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1634               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1635            Sched<[itins.Sched]>;
1636   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1637               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1638               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1639            Sched<[itins.Sched.Folded]>;
1640 }
1641
1642 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1643                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1644                     PatFrag ld_frag, string asm, OpndItins itins,
1645                     bit Is2Addr = 1> {
1646   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1647               !if(Is2Addr,
1648                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1649                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1650               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1651               itins.rr>, Sched<[itins.Sched]>;
1652   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1653               (ins DstRC:$src1, x86memop:$src2),
1654               !if(Is2Addr,
1655                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1656                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1657               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1658               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1659 }
1660
1661 let Predicates = [UseAVX] in {
1662 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1663                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1664                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1665 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1666                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1667                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1668 }
1669 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1670                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1671 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1672                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1673
1674
1675 let isCodeGenOnly = 1 in {
1676   let Predicates = [UseAVX] in {
1677   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1678             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1679             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1680   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1681             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1682             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1683             VEX_W;
1684   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1685             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1686             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1687   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1688             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1689             SSE_CVT_Scalar, 0>, XD,
1690             VEX_4V, VEX_W;
1691   }
1692   let Constraints = "$src1 = $dst" in {
1693     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1695                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1696     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1698                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1699     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1700                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1701                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1702     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1703                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1704                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1705   }
1706 } // isCodeGenOnly = 1
1707
1708 /// SSE 1 Only
1709
1710 // Aliases for intrinsics
1711 let isCodeGenOnly = 1 in {
1712 let Predicates = [UseAVX] in {
1713 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1714                                     ssmem, sse_load_f32, "cvttss2si",
1715                                     SSE_CVT_SS2SI_32>, XS, VEX;
1716 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1717                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1718                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1719                                    XS, VEX, VEX_W;
1720 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1721                                     sdmem, sse_load_f64, "cvttsd2si",
1722                                     SSE_CVT_SD2SI>, XD, VEX;
1723 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1724                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1725                                   "cvttsd2si", SSE_CVT_SD2SI>,
1726                                   XD, VEX, VEX_W;
1727 }
1728 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1729                                     ssmem, sse_load_f32, "cvttss2si",
1730                                     SSE_CVT_SS2SI_32>, XS;
1731 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1732                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1733                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1734 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1735                                     sdmem, sse_load_f64, "cvttsd2si",
1736                                     SSE_CVT_SD2SI>, XD;
1737 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1738                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1739                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1740 } // isCodeGenOnly = 1
1741
1742 let Predicates = [UseAVX] in {
1743 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1744                                   ssmem, sse_load_f32, "cvtss2si",
1745                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1746 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1747                                   ssmem, sse_load_f32, "cvtss2si",
1748                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1749 }
1750 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1751                                ssmem, sse_load_f32, "cvtss2si",
1752                                SSE_CVT_SS2SI_32>, XS;
1753 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1754                                  ssmem, sse_load_f32, "cvtss2si",
1755                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1756
1757 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1758                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1759                                SSEPackedSingle, SSE_CVT_PS>,
1760                                PS, VEX, Requires<[HasAVX]>;
1761 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1762                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1763                                SSEPackedSingle, SSE_CVT_PS>,
1764                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1765
1766 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1768                             SSEPackedSingle, SSE_CVT_PS>,
1769                             PS, Requires<[UseSSE2]>;
1770
1771 let Predicates = [UseAVX] in {
1772 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1773                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1774 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1775                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1776 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1777                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1778 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1779                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1780 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1781                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1782 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1783                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1784 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1785                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1786 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1787                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1788 }
1789
1790 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1791                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1792 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1793                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1794 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1795                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1796 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1797                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1798 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1799                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1800 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1801                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1802 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1803                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1804 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1805                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1806
1807 /// SSE 2 Only
1808
1809 // Convert scalar double to scalar single
1810 let hasSideEffects = 0, Predicates = [UseAVX] in {
1811 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1812                        (ins FR64:$src1, FR64:$src2),
1813                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1814                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1815                       Sched<[WriteCvtF2F]>;
1816 let mayLoad = 1 in
1817 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1818                        (ins FR64:$src1, f64mem:$src2),
1819                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1820                       [], IIC_SSE_CVT_Scalar_RM>,
1821                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1822                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1823 }
1824
1825 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1826           Requires<[UseAVX]>;
1827
1828 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1829                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1830                       [(set FR32:$dst, (fround FR64:$src))],
1831                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1832 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1833                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1834                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1835                       IIC_SSE_CVT_Scalar_RM>,
1836                       XD,
1837                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1838
1839 let isCodeGenOnly = 1 in {
1840 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1841                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1842                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1843                        [(set VR128:$dst,
1844                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1845                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1846                        Sched<[WriteCvtF2F]>;
1847 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1848                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1849                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1850                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1851                                           VR128:$src1, sse_load_f64:$src2))],
1852                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1853                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1854
1855 let Constraints = "$src1 = $dst" in {
1856 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1858                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1859                        [(set VR128:$dst,
1860                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1861                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1862                        Sched<[WriteCvtF2F]>;
1863 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1864                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1865                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1866                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1867                                           VR128:$src1, sse_load_f64:$src2))],
1868                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1869                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1870 }
1871 } // isCodeGenOnly = 1
1872
1873 // Convert scalar single to scalar double
1874 // SSE2 instructions with XS prefix
1875 let hasSideEffects = 0, Predicates = [UseAVX] in {
1876 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1877                     (ins FR32:$src1, FR32:$src2),
1878                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1879                     [], IIC_SSE_CVT_Scalar_RR>,
1880                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1881                     Sched<[WriteCvtF2F]>;
1882 let mayLoad = 1 in
1883 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1884                     (ins FR32:$src1, f32mem:$src2),
1885                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1886                     [], IIC_SSE_CVT_Scalar_RM>,
1887                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1888                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1889 }
1890
1891 def : Pat<(f64 (fextend FR32:$src)),
1892     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1893 def : Pat<(fextend (loadf32 addr:$src)),
1894     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1895
1896 def : Pat<(extloadf32 addr:$src),
1897     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1898     Requires<[UseAVX, OptForSize]>;
1899 def : Pat<(extloadf32 addr:$src),
1900     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1901     Requires<[UseAVX, OptForSpeed]>;
1902
1903 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1904                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1905                    [(set FR64:$dst, (fextend FR32:$src))],
1906                    IIC_SSE_CVT_Scalar_RR>, XS,
1907                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1908 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1909                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1910                    [(set FR64:$dst, (extloadf32 addr:$src))],
1911                    IIC_SSE_CVT_Scalar_RM>, XS,
1912                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1913
1914 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1915 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1916 // combine.
1917 // Since these loads aren't folded into the fextend, we have to match it
1918 // explicitly here.
1919 def : Pat<(fextend (loadf32 addr:$src)),
1920           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1921 def : Pat<(extloadf32 addr:$src),
1922           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1923
1924 let isCodeGenOnly = 1 in {
1925 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1926                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1927                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1928                     [(set VR128:$dst,
1929                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1930                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1931                     Sched<[WriteCvtF2F]>;
1932 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1933                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1934                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1935                     [(set VR128:$dst,
1936                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1937                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1938                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1939 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1940 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1941                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1942                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1943                     [(set VR128:$dst,
1944                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1945                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1946                     Sched<[WriteCvtF2F]>;
1947 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1948                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1949                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1950                     [(set VR128:$dst,
1951                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1952                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1953                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1954 }
1955 } // isCodeGenOnly = 1
1956
1957 // Convert packed single/double fp to doubleword
1958 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1959                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1960                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1961                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1962 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1963                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1964                        [(set VR128:$dst,
1965                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1966                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1967 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1968                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                         [(set VR256:$dst,
1970                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1971                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1972 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1973                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1974                         [(set VR256:$dst,
1975                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1976                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1977 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1979                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1980                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1981 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1982                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                      [(set VR128:$dst,
1984                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1985                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1986
1987
1988 // Convert Packed Double FP to Packed DW Integers
1989 let Predicates = [HasAVX] in {
1990 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1991 // register, but the same isn't true when using memory operands instead.
1992 // Provide other assembly rr and rm forms to address this explicitly.
1993 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1994                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1995                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1996                        VEX, Sched<[WriteCvtF2I]>;
1997
1998 // XMM only
1999 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2000                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2001 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2003                        [(set VR128:$dst,
2004                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2005                        Sched<[WriteCvtF2ILd]>;
2006
2007 // YMM only
2008 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2009                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst,
2011                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2012                        Sched<[WriteCvtF2I]>;
2013 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2014                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2015                        [(set VR128:$dst,
2016                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2017                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2018 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2019                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2020 }
2021
2022 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2023                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2024                       [(set VR128:$dst,
2025                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2026                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2027 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2028                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2029                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2030                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2031
2032 // Convert with truncation packed single/double fp to doubleword
2033 // SSE2 packed instructions with XS prefix
2034 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2035                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2036                          [(set VR128:$dst,
2037                            (int_x86_sse2_cvttps2dq VR128:$src))],
2038                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2039 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2040                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2041                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2042                                             (loadv4f32 addr:$src)))],
2043                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2044 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2045                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2046                           [(set VR256:$dst,
2047                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2048                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2049 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2050                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2051                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2052                                              (loadv8f32 addr:$src)))],
2053                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2054                           Sched<[WriteCvtF2ILd]>;
2055
2056 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2057                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2058                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2059                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2060 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2061                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2062                        [(set VR128:$dst,
2063                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2064                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2065
2066 let Predicates = [HasAVX] in {
2067   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2068             (VCVTDQ2PSrr VR128:$src)>;
2069   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2070             (VCVTDQ2PSrm addr:$src)>;
2071 }
2072
2073 let Predicates = [HasAVX, NoVLX] in {
2074   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2075             (VCVTDQ2PSrr VR128:$src)>;
2076   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2077             (VCVTDQ2PSrm addr:$src)>;
2078
2079   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2080             (VCVTTPS2DQrr VR128:$src)>;
2081   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2082             (VCVTTPS2DQrm addr:$src)>;
2083
2084   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2085             (VCVTDQ2PSYrr VR256:$src)>;
2086   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2087             (VCVTDQ2PSYrm addr:$src)>;
2088
2089   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2090             (VCVTTPS2DQYrr VR256:$src)>;
2091   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2092             (VCVTTPS2DQYrm addr:$src)>;
2093 }
2094
2095 let Predicates = [UseSSE2] in {
2096   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2097             (CVTDQ2PSrr VR128:$src)>;
2098   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2099             (CVTDQ2PSrm addr:$src)>;
2100
2101   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2102             (CVTDQ2PSrr VR128:$src)>;
2103   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2104             (CVTDQ2PSrm addr:$src)>;
2105
2106   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2107             (CVTTPS2DQrr VR128:$src)>;
2108   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2109             (CVTTPS2DQrm addr:$src)>;
2110 }
2111
2112 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2113                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2114                         [(set VR128:$dst,
2115                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2116                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2117
2118 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2119 // register, but the same isn't true when using memory operands instead.
2120 // Provide other assembly rr and rm forms to address this explicitly.
2121
2122 // XMM only
2123 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2124                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2125 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2126                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2127                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2128                                             (loadv2f64 addr:$src)))],
2129                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2130
2131 // YMM only
2132 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2133                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst,
2135                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2136                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2137 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2138                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2139                          [(set VR128:$dst,
2140                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2141                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2142 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2143                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2144
2145 let Predicates = [HasAVX, NoVLX] in {
2146   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2147             (VCVTTPD2DQYrr VR256:$src)>;
2148   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2149             (VCVTTPD2DQYrm addr:$src)>;
2150 } // Predicates = [HasAVX]
2151
2152 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2153                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2154                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2155                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2156 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2157                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2158                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2159                                         (memopv2f64 addr:$src)))],
2160                                         IIC_SSE_CVT_PD_RM>,
2161                       Sched<[WriteCvtF2ILd]>;
2162
2163 // Convert packed single to packed double
2164 let Predicates = [HasAVX] in {
2165                   // SSE2 instructions without OpSize prefix
2166 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2167                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2168                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2169                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2170 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2171                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2172                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2173                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2174 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2175                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2176                      [(set VR256:$dst,
2177                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2180                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                      [(set VR256:$dst,
2182                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2183                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2184 }
2185
2186 let Predicates = [UseSSE2] in {
2187 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2188                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2189                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2190                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2191 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2192                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2193                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2194                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2195 }
2196
2197 // Convert Packed DW Integers to Packed Double FP
2198 let Predicates = [HasAVX] in {
2199 let hasSideEffects = 0, mayLoad = 1 in
2200 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2201                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2202                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2203 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2204                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2205                      [(set VR128:$dst,
2206                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2207                    Sched<[WriteCvtI2F]>;
2208 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2209                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2210                      [(set VR256:$dst,
2211                        (int_x86_avx_cvtdq2_pd_256
2212                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2213                     Sched<[WriteCvtI2FLd]>;
2214 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2215                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2216                      [(set VR256:$dst,
2217                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2218                     Sched<[WriteCvtI2F]>;
2219 }
2220
2221 let hasSideEffects = 0, mayLoad = 1 in
2222 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2223                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2224                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2225 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2226                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2227                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2228                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2229
2230 // AVX register conversion intrinsics
2231 let Predicates = [HasAVX] in {
2232   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2233             (VCVTDQ2PDrr VR128:$src)>;
2234   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2235             (VCVTDQ2PDrm addr:$src)>;
2236
2237   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2238             (VCVTDQ2PDYrr VR128:$src)>;
2239   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2240             (VCVTDQ2PDYrm addr:$src)>;
2241 } // Predicates = [HasAVX]
2242
2243 // SSE2 register conversion intrinsics
2244 let Predicates = [HasSSE2] in {
2245   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2246             (CVTDQ2PDrr VR128:$src)>;
2247   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2248             (CVTDQ2PDrm addr:$src)>;
2249 } // Predicates = [HasSSE2]
2250
2251 // Convert packed double to packed single
2252 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2253 // register, but the same isn't true when using memory operands instead.
2254 // Provide other assembly rr and rm forms to address this explicitly.
2255 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2256                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2257                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2258                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2259
2260 // XMM only
2261 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2262                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2263 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2264                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2265                         [(set VR128:$dst,
2266                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2267                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2268
2269 // YMM only
2270 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2271                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2272                         [(set VR128:$dst,
2273                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2274                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2275 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2276                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2277                         [(set VR128:$dst,
2278                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2279                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2280 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2281                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2282
2283 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2284                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2285                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2286                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2287 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2288                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2289                      [(set VR128:$dst,
2290                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2291                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2292
2293
2294 // AVX 256-bit register conversion intrinsics
2295 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2296 // whenever possible to avoid declaring two versions of each one.
2297 let Predicates = [HasAVX] in {
2298   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2299             (VCVTDQ2PSYrr VR256:$src)>;
2300   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2301             (VCVTDQ2PSYrm addr:$src)>;
2302 }
2303
2304 let Predicates = [HasAVX, NoVLX] in {
2305   // Match fround and fextend for 128/256-bit conversions
2306   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2307             (VCVTPD2PSrr VR128:$src)>;
2308   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2309             (VCVTPD2PSXrm addr:$src)>;
2310   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2311             (VCVTPD2PSYrr VR256:$src)>;
2312   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2313             (VCVTPD2PSYrm addr:$src)>;
2314
2315   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2316             (VCVTPS2PDrr VR128:$src)>;
2317   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2318             (VCVTPS2PDYrr VR128:$src)>;
2319   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2320             (VCVTPS2PDYrm addr:$src)>;
2321 }
2322
2323 let Predicates = [UseSSE2] in {
2324   // Match fround and fextend for 128 conversions
2325   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2326             (CVTPD2PSrr VR128:$src)>;
2327   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2328             (CVTPD2PSrm addr:$src)>;
2329
2330   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2331             (CVTPS2PDrr VR128:$src)>;
2332 }
2333
2334 //===----------------------------------------------------------------------===//
2335 // SSE 1 & 2 - Compare Instructions
2336 //===----------------------------------------------------------------------===//
2337
2338 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2339 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2340                             Operand CC, SDNode OpNode, ValueType VT,
2341                             PatFrag ld_frag, string asm, string asm_alt,
2342                             OpndItins itins, ImmLeaf immLeaf> {
2343   def rr : SIi8<0xC2, MRMSrcReg,
2344                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2345                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2346                 itins.rr>, Sched<[itins.Sched]>;
2347   def rm : SIi8<0xC2, MRMSrcMem,
2348                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2349                 [(set RC:$dst, (OpNode (VT RC:$src1),
2350                                          (ld_frag addr:$src2), immLeaf:$cc))],
2351                                          itins.rm>,
2352            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2353
2354   // Accept explicit immediate argument form instead of comparison code.
2355   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2356     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2357                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2358                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2359     let mayLoad = 1 in
2360     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2361                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2362                       IIC_SSE_ALU_F32S_RM>,
2363                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2364   }
2365 }
2366
2367 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2368                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2369                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2370                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2371 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2372                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2373                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2374                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2375                  XD, VEX_4V, VEX_LIG;
2376
2377 let Constraints = "$src1 = $dst" in {
2378   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2379                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2380                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2381                   i8immZExt3>, XS;
2382   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2383                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2384                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2385                   SSE_ALU_F64S, i8immZExt3>, XD;
2386 }
2387
2388 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2389                          Intrinsic Int, string asm, OpndItins itins,
2390                          ImmLeaf immLeaf> {
2391   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2392                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2393                         [(set VR128:$dst, (Int VR128:$src1,
2394                                                VR128:$src, immLeaf:$cc))],
2395                                                itins.rr>,
2396            Sched<[itins.Sched]>;
2397   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2398                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2399                         [(set VR128:$dst, (Int VR128:$src1,
2400                                                (load addr:$src), immLeaf:$cc))],
2401                                                itins.rm>,
2402            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2403 }
2404
2405 let isCodeGenOnly = 1 in {
2406   // Aliases to match intrinsics which expect XMM operand(s).
2407   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2408                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2409                        SSE_ALU_F32S, i8immZExt5>,
2410                        XS, VEX_4V;
2411   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2412                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2413                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2414                        XD, VEX_4V;
2415   let Constraints = "$src1 = $dst" in {
2416     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2417                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2418                          SSE_ALU_F32S, i8immZExt3>, XS;
2419     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2420                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2421                          SSE_ALU_F64S, i8immZExt3>,
2422                          XD;
2423 }
2424 }
2425
2426
2427 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2428 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2429                             ValueType vt, X86MemOperand x86memop,
2430                             PatFrag ld_frag, string OpcodeStr> {
2431   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2432                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2433                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2434                      IIC_SSE_COMIS_RR>,
2435           Sched<[WriteFAdd]>;
2436   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2437                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2438                      [(set EFLAGS, (OpNode (vt RC:$src1),
2439                                            (ld_frag addr:$src2)))],
2440                                            IIC_SSE_COMIS_RM>,
2441           Sched<[WriteFAddLd, ReadAfterLd]>;
2442 }
2443
2444 let Defs = [EFLAGS] in {
2445   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2446                                   "ucomiss">, PS, VEX, VEX_LIG;
2447   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2448                                   "ucomisd">, PD, VEX, VEX_LIG;
2449   let Pattern = []<dag> in {
2450     defm VCOMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2451                                     "comiss">, PS, VEX, VEX_LIG;
2452     defm VCOMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2453                                     "comisd">, PD, VEX, VEX_LIG;
2454   }
2455
2456   let isCodeGenOnly = 1 in {
2457     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2458                               load, "ucomiss">, PS, VEX;
2459     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2460                               load, "ucomisd">, PD, VEX;
2461
2462     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2463                               load, "comiss">, PS, VEX;
2464     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2465                               load, "comisd">, PD, VEX;
2466   }
2467   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2468                                   "ucomiss">, PS;
2469   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2470                                   "ucomisd">, PD;
2471
2472   let Pattern = []<dag> in {
2473     defm COMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2474                                     "comiss">, PS;
2475     defm COMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2476                                     "comisd">, PD;
2477   }
2478
2479   let isCodeGenOnly = 1 in {
2480     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2481                                 load, "ucomiss">, PS;
2482     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2483                                 load, "ucomisd">, PD;
2484
2485     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2486                                     "comiss">, PS;
2487     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2488                                     "comisd">, PD;
2489   }
2490 } // Defs = [EFLAGS]
2491
2492 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2493 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2494                             Operand CC, Intrinsic Int, string asm,
2495                             string asm_alt, Domain d, ImmLeaf immLeaf,
2496                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2497   let isCommutable = 1 in
2498   def rri : PIi8<0xC2, MRMSrcReg,
2499              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2500              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2501              itins.rr, d>,
2502             Sched<[WriteFAdd]>;
2503   def rmi : PIi8<0xC2, MRMSrcMem,
2504              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2505              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2506              itins.rm, d>,
2507             Sched<[WriteFAddLd, ReadAfterLd]>;
2508
2509   // Accept explicit immediate argument form instead of comparison code.
2510   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2511     def rri_alt : PIi8<0xC2, MRMSrcReg,
2512                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2513                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2514     let mayLoad = 1 in
2515     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2516                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2517                asm_alt, [], itins.rm, d>,
2518                Sched<[WriteFAddLd, ReadAfterLd]>;
2519   }
2520 }
2521
2522 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2526 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2530 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2531                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2532                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2533                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2534 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2535                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2536                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2537                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2538 let Constraints = "$src1 = $dst" in {
2539   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2540                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2541                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2542                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2543   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2544                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2545                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2546                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2547 }
2548
2549 let Predicates = [HasAVX] in {
2550 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2551           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2552 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2553           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2554 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2555           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2557           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2558
2559 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2560           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2561 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2562           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2564           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2565 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2566           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2567 }
2568
2569 let Predicates = [UseSSE1] in {
2570 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2571           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2572 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2573           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2574 }
2575
2576 let Predicates = [UseSSE2] in {
2577 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2578           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2579 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2580           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2581 }
2582
2583 //===----------------------------------------------------------------------===//
2584 // SSE 1 & 2 - Shuffle Instructions
2585 //===----------------------------------------------------------------------===//
2586
2587 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2588 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2589                          ValueType vt, string asm, PatFrag mem_frag,
2590                          Domain d> {
2591   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2592                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2593                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2594                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2595             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2596   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2597                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2598                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2599                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2600             Sched<[WriteFShuffle]>;
2601 }
2602
2603 let Predicates = [HasAVX, NoVLX] in {
2604   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2605            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2606            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2607   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2608            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2609            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2610   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2611            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2612            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2613   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2614            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2615            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2616 }
2617 let Constraints = "$src1 = $dst" in {
2618   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2619                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2620                     memopv4f32, SSEPackedSingle>, PS;
2621   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2622                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2623                     memopv2f64, SSEPackedDouble>, PD;
2624 }
2625
2626 let Predicates = [HasAVX, NoVLX] in {
2627   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2628                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2629             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2630   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2631             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2632
2633   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2634                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2635             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2636   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2637             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2638
2639   // 256-bit patterns
2640   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2641             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2642   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2643                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2644             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2645
2646   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2647             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2648   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2649                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2650             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2651 }
2652
2653 let Predicates = [UseSSE1] in {
2654   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2655                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2656             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2657   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2658             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2659 }
2660
2661 let Predicates = [UseSSE2] in {
2662   // Generic SHUFPD patterns
2663   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2664                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2665             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2666   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2667             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2668 }
2669
2670 //===----------------------------------------------------------------------===//
2671 // SSE 1 & 2 - Unpack FP Instructions
2672 //===----------------------------------------------------------------------===//
2673
2674 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2675 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2676                                    PatFrag mem_frag, RegisterClass RC,
2677                                    X86MemOperand x86memop, string asm,
2678                                    Domain d> {
2679     def rr : PI<opc, MRMSrcReg,
2680                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2681                 asm, [(set RC:$dst,
2682                            (vt (OpNode RC:$src1, RC:$src2)))],
2683                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2684     def rm : PI<opc, MRMSrcMem,
2685                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2686                 asm, [(set RC:$dst,
2687                            (vt (OpNode RC:$src1,
2688                                        (mem_frag addr:$src2))))],
2689                                        IIC_SSE_UNPCK, d>,
2690              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2691 }
2692
2693 let Predicates = [HasAVX, NoVLX] in {
2694 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2695       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                      SSEPackedSingle>, PS, VEX_4V;
2697 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2698       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2699                      SSEPackedDouble>, PD, VEX_4V;
2700 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2701       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2702                      SSEPackedSingle>, PS, VEX_4V;
2703 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2704       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedDouble>, PD, VEX_4V;
2706
2707 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2708       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2709                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2710 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2711       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2712                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2713 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2714       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2715                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2716 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2717       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2718                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2719 }// Predicates = [HasAVX, NoVLX]
2720 let Constraints = "$src1 = $dst" in {
2721   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2722         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2723                        SSEPackedSingle>, PS;
2724   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2725         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2726                        SSEPackedDouble>, PD;
2727   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2728         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2729                        SSEPackedSingle>, PS;
2730   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2731         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2732                        SSEPackedDouble>, PD;
2733 } // Constraints = "$src1 = $dst"
2734
2735 let Predicates = [HasAVX1Only] in {
2736   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2737             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2738   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2739             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2740   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2741             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2742   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2743             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2744
2745   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2746             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2747   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2748             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2749   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2750             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2751   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2752             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2753 }
2754
2755 //===----------------------------------------------------------------------===//
2756 // SSE 1 & 2 - Extract Floating-Point Sign mask
2757 //===----------------------------------------------------------------------===//
2758
2759 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2760 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2761                                 Domain d> {
2762   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2763               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2764               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2765               Sched<[WriteVecLogic]>;
2766 }
2767
2768 let Predicates = [HasAVX] in {
2769   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2770                                         "movmskps", SSEPackedSingle>, PS, VEX;
2771   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2772                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2773   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2774                                         "movmskps", SSEPackedSingle>, PS,
2775                                         VEX, VEX_L;
2776   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2777                                         "movmskpd", SSEPackedDouble>, PD,
2778                                         VEX, VEX_L;
2779
2780   def : Pat<(i32 (X86fgetsign FR32:$src)),
2781             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2782   def : Pat<(i64 (X86fgetsign FR32:$src)),
2783             (SUBREG_TO_REG (i64 0),
2784              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2785   def : Pat<(i32 (X86fgetsign FR64:$src)),
2786             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2787   def : Pat<(i64 (X86fgetsign FR64:$src)),
2788             (SUBREG_TO_REG (i64 0),
2789              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2790 }
2791
2792 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2793                                      SSEPackedSingle>, PS;
2794 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2795                                      SSEPackedDouble>, PD;
2796
2797 def : Pat<(i32 (X86fgetsign FR32:$src)),
2798           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2799       Requires<[UseSSE1]>;
2800 def : Pat<(i64 (X86fgetsign FR32:$src)),
2801           (SUBREG_TO_REG (i64 0),
2802            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2803       Requires<[UseSSE1]>;
2804 def : Pat<(i32 (X86fgetsign FR64:$src)),
2805           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2806       Requires<[UseSSE2]>;
2807 def : Pat<(i64 (X86fgetsign FR64:$src)),
2808           (SUBREG_TO_REG (i64 0),
2809            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2810       Requires<[UseSSE2]>;
2811
2812 //===---------------------------------------------------------------------===//
2813 // SSE2 - Packed Integer Logical Instructions
2814 //===---------------------------------------------------------------------===//
2815
2816 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2817
2818 /// PDI_binop_rm - Simple SSE2 binary operator.
2819 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2820                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2821                         X86MemOperand x86memop, OpndItins itins,
2822                         bit IsCommutable, bit Is2Addr> {
2823   let isCommutable = IsCommutable in
2824   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2825        (ins RC:$src1, RC:$src2),
2826        !if(Is2Addr,
2827            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2828            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2829        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2830        Sched<[itins.Sched]>;
2831   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2832        (ins RC:$src1, x86memop:$src2),
2833        !if(Is2Addr,
2834            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2835            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2836        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2837                                      (bitconvert (memop_frag addr:$src2)))))],
2838                                      itins.rm>,
2839        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2840 }
2841 } // ExeDomain = SSEPackedInt
2842
2843 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2844                          ValueType OpVT128, ValueType OpVT256,
2845                          OpndItins itins, bit IsCommutable = 0, Predicate prd> {
2846 let Predicates = [HasAVX, prd] in
2847   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2848                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2849
2850 let Constraints = "$src1 = $dst" in
2851   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2852                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2853
2854 let Predicates = [HasAVX2, prd] in
2855   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2856                                OpVT256, VR256, loadv4i64, i256mem, itins,
2857                                IsCommutable, 0>, VEX_4V, VEX_L;
2858 }
2859
2860 // These are ordered here for pattern ordering requirements with the fp versions
2861
2862 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2863                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2864 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2865                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2866 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2867                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2868 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2869                            SSE_VEC_BIT_ITINS_P, 0, NoVLX>;
2870
2871 //===----------------------------------------------------------------------===//
2872 // SSE 1 & 2 - Logical Instructions
2873 //===----------------------------------------------------------------------===//
2874
2875 // Multiclass for scalars using the X86 logical operation aliases for FP.
2876 multiclass sse12_fp_packed_scalar_logical_alias<
2877     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2878   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2879                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2880                 PS, VEX_4V;
2881
2882   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2883                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2884                 PD, VEX_4V;
2885
2886   let Constraints = "$src1 = $dst" in {
2887     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2888                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2889
2890     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2891                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2892   }
2893 }
2894
2895 let isCodeGenOnly = 1 in {
2896   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2897                 SSE_BIT_ITINS_P>;
2898   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2899                 SSE_BIT_ITINS_P>;
2900   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2901                 SSE_BIT_ITINS_P>;
2902
2903   let isCommutable = 0 in
2904     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2905                   SSE_BIT_ITINS_P>;
2906 }
2907
2908 // Multiclass for vectors using the X86 logical operation aliases for FP.
2909 multiclass sse12_fp_packed_vector_logical_alias<
2910     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2911   let Predicates = [HasAVX, NoVLX_Or_NoDQI] in {
2912   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2913               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2914               PS, VEX_4V;
2915
2916   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2917         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2918         PD, VEX_4V;
2919
2920   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2921         VR256, v8f32, f256mem, loadv8f32, SSEPackedSingle, itins, 0>,
2922         PS, VEX_4V, VEX_L;
2923
2924   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2925         VR256, v4f64, f256mem, loadv4f64, SSEPackedDouble, itins, 0>,
2926         PD, VEX_4V, VEX_L;
2927   }
2928
2929   let Constraints = "$src1 = $dst" in {
2930     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2931                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2932                 PS;
2933
2934     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2935                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2936                 PD;
2937   }
2938 }
2939
2940 let isCodeGenOnly = 1 in {
2941   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2942                 SSE_BIT_ITINS_P>;
2943   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2944                 SSE_BIT_ITINS_P>;
2945   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2946                 SSE_BIT_ITINS_P>;
2947
2948   let isCommutable = 0 in
2949     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2950                   SSE_BIT_ITINS_P>;
2951 }
2952
2953 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2954 ///
2955 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2956                                    SDNode OpNode> {
2957   let Predicates = [HasAVX, NoVLX] in {
2958   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2959         !strconcat(OpcodeStr, "ps"), f256mem,
2960         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2961         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2962                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2963
2964   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2965         !strconcat(OpcodeStr, "pd"), f256mem,
2966         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2967                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2968         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2969                                   (loadv4i64 addr:$src2)))], 0>,
2970                                   PD, VEX_4V, VEX_L;
2971
2972   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2973   // are all promoted to v2i64, and the patterns are covered by the int
2974   // version. This is needed in SSE only, because v2i64 isn't supported on
2975   // SSE1, but only on SSE2.
2976   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2977        !strconcat(OpcodeStr, "ps"), f128mem, [],
2978        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2979                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2980
2981   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2982        !strconcat(OpcodeStr, "pd"), f128mem,
2983        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2984                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2985        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2986                                  (loadv2i64 addr:$src2)))], 0>,
2987                                                  PD, VEX_4V;
2988   }
2989
2990   let Constraints = "$src1 = $dst" in {
2991     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2992          !strconcat(OpcodeStr, "ps"), f128mem,
2993          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2994          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2995                                    (memopv2i64 addr:$src2)))]>, PS;
2996
2997     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2998          !strconcat(OpcodeStr, "pd"), f128mem,
2999          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3000                                    (bc_v2i64 (v2f64 VR128:$src2))))],
3001          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3002                                    (memopv2i64 addr:$src2)))]>, PD;
3003   }
3004 }
3005
3006 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
3007 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3008 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3009 let isCommutable = 0 in
3010   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3011
3012 // AVX1 requires type coercions in order to fold loads directly into logical
3013 // operations.
3014 let Predicates = [HasAVX1Only] in {
3015   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3016             (VANDPSYrm VR256:$src1, addr:$src2)>;
3017   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3018             (VORPSYrm VR256:$src1, addr:$src2)>;
3019   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3020             (VXORPSYrm VR256:$src1, addr:$src2)>;
3021   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3022             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3023 }
3024
3025 //===----------------------------------------------------------------------===//
3026 // SSE 1 & 2 - Arithmetic Instructions
3027 //===----------------------------------------------------------------------===//
3028
3029 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3030 /// vector forms.
3031 ///
3032 /// In addition, we also have a special variant of the scalar form here to
3033 /// represent the associated intrinsic operation.  This form is unlike the
3034 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3035 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3036 ///
3037 /// These three forms can each be reg+reg or reg+mem.
3038 ///
3039
3040 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3041 /// classes below
3042 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3043                                   SDNode OpNode, SizeItins itins> {
3044   let Predicates = [HasAVX, NoVLX] in {
3045   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3046                                VR128, v4f32, f128mem, loadv4f32,
3047                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3048   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3049                                VR128, v2f64, f128mem, loadv2f64,
3050                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3051
3052   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3053                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3054                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3055   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3056                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3057                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3058   }
3059
3060   let Constraints = "$src1 = $dst" in {
3061     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3062                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3063                               itins.s>, PS;
3064     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3065                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3066                               itins.d>, PD;
3067   }
3068 }
3069
3070 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3071                                   SizeItins itins> {
3072   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3073                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3074                          XS, VEX_4V, VEX_LIG;
3075   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3076                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3077                          XD, VEX_4V, VEX_LIG;
3078
3079   let Constraints = "$src1 = $dst" in {
3080     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3081                               OpNode, FR32, f32mem, SSEPackedSingle,
3082                               itins.s>, XS;
3083     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3084                               OpNode, FR64, f64mem, SSEPackedDouble,
3085                               itins.d>, XD;
3086   }
3087 }
3088
3089 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3090                                       SizeItins itins> {
3091   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3092                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3093                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3094   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3095                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3096                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3097
3098   let Constraints = "$src1 = $dst" in {
3099     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3100                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3101                    SSEPackedSingle, itins.s>, XS;
3102     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3103                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3104                    SSEPackedDouble, itins.d>, XD;
3105   }
3106 }
3107
3108 // Binary Arithmetic instructions
3109 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3110            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3111            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3112 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3113            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3114            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3115 let isCommutable = 0 in {
3116   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3117              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3118              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3119   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3120              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3121              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3122   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,