lib/Target/X86/X86InstrMMX.td

   1 //===-- X86InstrMMX.td - Describe the MMX Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 MMX instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 // All instructions that use MMX should be in this file, even if they also use
  15 // SSE.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 //===----------------------------------------------------------------------===//
  20 // MMX Multiclasses
  21 //===----------------------------------------------------------------------===//
  22
  23 let Sched = WriteVecALU in {
  24 def MMX_INTALU_ITINS : OpndItins<
  25   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  26 >;
  27
  28 def MMX_INTALUQ_ITINS : OpndItins<
  29   IIC_MMX_ALUQ_RR, IIC_MMX_ALUQ_RM
  30 >;
  31
  32 def MMX_PHADDSUBW : OpndItins<
  33   IIC_MMX_PHADDSUBW_RR, IIC_MMX_PHADDSUBW_RM
  34 >;
  35
  36 def MMX_PHADDSUBD : OpndItins<
  37   IIC_MMX_PHADDSUBD_RR, IIC_MMX_PHADDSUBD_RM
  38 >;
  39 }
  40
  41 let Sched = WriteVecLogic in
  42 def MMX_INTALU_ITINS_VECLOGICSCHED : OpndItins<
  43   IIC_MMX_ALU_RR, IIC_MMX_ALU_RM
  44 >;
  45
  46 let Sched = WriteVecIMul in
  47 def MMX_PMUL_ITINS : OpndItins<
  48   IIC_MMX_PMUL, IIC_MMX_PMUL
  49 >;
  50
  51 let Sched = WriteVecIMul in {
  52 def MMX_PSADBW_ITINS : OpndItins<
  53   IIC_MMX_PSADBW, IIC_MMX_PSADBW
  54 >;
  55
  56 def MMX_MISC_FUNC_ITINS : OpndItins<
  57   IIC_MMX_MISC_FUNC_MEM, IIC_MMX_MISC_FUNC_REG
  58 >;
  59 }
  60
  61 def MMX_SHIFT_ITINS : ShiftOpndItins<
  62   IIC_MMX_SHIFT_RR, IIC_MMX_SHIFT_RM, IIC_MMX_SHIFT_RI
  63 >;
  64
  65 let Sched = WriteShuffle in {
  66 def MMX_UNPCK_H_ITINS : OpndItins<
  67   IIC_MMX_UNPCK_H_RR, IIC_MMX_UNPCK_H_RM
  68 >;
  69
  70 def MMX_UNPCK_L_ITINS : OpndItins<
  71   IIC_MMX_UNPCK_L, IIC_MMX_UNPCK_L
  72 >;
  73
  74 def MMX_PCK_ITINS : OpndItins<
  75   IIC_MMX_PCK_RR, IIC_MMX_PCK_RM
  76 >;
  77
  78 def MMX_PSHUF_ITINS : OpndItins<
  79   IIC_MMX_PSHUF, IIC_MMX_PSHUF
  80 >;
  81 } // Sched
  82
  83 let Sched = WriteCvtF2I in {
  84 def MMX_CVT_PD_ITINS : OpndItins<
  85   IIC_MMX_CVT_PD_RR, IIC_MMX_CVT_PD_RM
  86 >;
  87
  88 def MMX_CVT_PS_ITINS : OpndItins<
  89   IIC_MMX_CVT_PS_RR, IIC_MMX_CVT_PS_RM
  90 >;
  91 }
  92
  93 let Constraints = "$src1 = $dst" in {
  94   // MMXI_binop_rm_int - Simple MMX binary operator based on intrinsic.
  95   // When this is cleaned up, remove the FIXME from X86RecognizableInstr.cpp.
  96   multiclass MMXI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
  97                                OpndItins itins, bit Commutable = 0> {
  98     def irr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
  99                  (ins VR64:$src1, VR64:$src2),
 100                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 101                  [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 102               Sched<[itins.Sched]> {
 103       let isCommutable = Commutable;
 104     }
 105     def irm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 106                  (ins VR64:$src1, i64mem:$src2),
 107                  !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 108                  [(set VR64:$dst, (IntId VR64:$src1,
 109                                    (bitconvert (load_mmx addr:$src2))))],
 110                  itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
 111   }
 112
 113   multiclass MMXI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
 114                                 string OpcodeStr, Intrinsic IntId,
 115                                 Intrinsic IntId2, ShiftOpndItins itins> {
 116     def rr : MMXI<opc, MRMSrcReg, (outs VR64:$dst),
 117                                   (ins VR64:$src1, VR64:$src2),
 118                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 119                   [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2))], itins.rr>,
 120              Sched<[WriteVecShift]>;
 121     def rm : MMXI<opc, MRMSrcMem, (outs VR64:$dst),
 122                                   (ins VR64:$src1, i64mem:$src2),
 123                   !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 124                   [(set VR64:$dst, (IntId VR64:$src1,
 125                                     (bitconvert (load_mmx addr:$src2))))],
 126                   itins.rm>, Sched<[WriteVecShiftLd, ReadAfterLd]>;
 127     def ri : MMXIi8<opc2, ImmForm, (outs VR64:$dst),
 128                                    (ins VR64:$src1, i32i8imm:$src2),
 129                     !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 130            [(set VR64:$dst, (IntId2 VR64:$src1, (i32 imm:$src2)))], itins.ri>,
 131            Sched<[WriteVecShift]>;
 132   }
 133 }
 134
 135 /// Unary MMX instructions requiring SSSE3.
 136 multiclass SS3I_unop_rm_int_mm<bits<8> opc, string OpcodeStr,
 137                                Intrinsic IntId64, OpndItins itins> {
 138   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 139                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 140                    [(set VR64:$dst, (IntId64 VR64:$src))], itins.rr>,
 141              Sched<[itins.Sched]>;
 142
 143   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 144                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 145                    [(set VR64:$dst,
 146                      (IntId64 (bitconvert (memopmmx addr:$src))))],
 147                    itins.rm>, Sched<[itins.Sched.Folded]>;
 148 }
 149
 150 /// Binary MMX instructions requiring SSSE3.
 151 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
 152 multiclass SS3I_binop_rm_int_mm<bits<8> opc, string OpcodeStr,
 153                              Intrinsic IntId64, OpndItins itins> {
 154   let isCommutable = 0 in
 155   def rr64 : MMXSS38I<opc, MRMSrcReg, (outs VR64:$dst),
 156        (ins VR64:$src1, VR64:$src2),
 157         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 158        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))], itins.rr>,
 159       Sched<[itins.Sched]>;
 160   def rm64 : MMXSS38I<opc, MRMSrcMem, (outs VR64:$dst),
 161        (ins VR64:$src1, i64mem:$src2),
 162         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 163        [(set VR64:$dst,
 164          (IntId64 VR64:$src1,
 165           (bitconvert (memopmmx addr:$src2))))], itins.rm>,
 166       Sched<[itins.Sched.Folded, ReadAfterLd]>;
 167 }
 168 }
 169
 170 /// PALIGN MMX instructions (require SSSE3).
 171 multiclass ssse3_palign_mm<string asm, Intrinsic IntId> {
 172   def R64irr  : MMXSS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
 173       (ins VR64:$src1, VR64:$src2, i8imm:$src3),
 174       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 175       [(set VR64:$dst, (IntId VR64:$src1, VR64:$src2, (i8 imm:$src3)))]>,
 176       Sched<[WriteShuffle]>;
 177   def R64irm  : MMXSS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
 178       (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
 179       !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 180       [(set VR64:$dst, (IntId VR64:$src1,
 181                        (bitconvert (load_mmx addr:$src2)), (i8 imm:$src3)))]>,
 182       Sched<[WriteShuffleLd, ReadAfterLd]>;
 183 }
 184
 185 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 186                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 187                          string asm, OpndItins itins, Domain d> {
 188   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 189                   [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr, d>,
 190             Sched<[itins.Sched]>;
 191   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 192                   [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm, d>,
 193             Sched<[itins.Sched.Folded]>;
 194 }
 195
 196 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 197                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 198                     PatFrag ld_frag, string asm, Domain d> {
 199   def irr : MMXPI<opc, MRMSrcReg, (outs DstRC:$dst),
 200                   (ins DstRC:$src1, SrcRC:$src2), asm,
 201                   [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
 202                   NoItinerary, d>, Sched<[WriteCvtI2F]>;
 203   def irm : MMXPI<opc, MRMSrcMem, (outs DstRC:$dst),
 204                   (ins DstRC:$src1, x86memop:$src2), asm,
 205                   [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
 206                   NoItinerary, d>, Sched<[WriteCvtI2FLd]>;
 207 }
 208
 209 //===----------------------------------------------------------------------===//
 210 // MMX EMMS Instruction
 211 //===----------------------------------------------------------------------===//
 212
 213 def MMX_EMMS  : MMXI<0x77, RawFrm, (outs), (ins), "emms",
 214                      [(int_x86_mmx_emms)], IIC_MMX_EMMS>;
 215
 216 //===----------------------------------------------------------------------===//
 217 // MMX Scalar Instructions
 218 //===----------------------------------------------------------------------===//
 219
 220 // Data Transfer Instructions
 221 def MMX_MOVD64rr : MMXI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR32:$src),
 222                         "movd\t{$src, $dst|$dst, $src}",
 223                         [(set VR64:$dst,
 224                          (x86mmx (scalar_to_vector GR32:$src)))],
 225                         IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 226 let canFoldAsLoad = 1 in
 227 def MMX_MOVD64rm : MMXI<0x6E, MRMSrcMem, (outs VR64:$dst), (ins i32mem:$src),
 228                         "movd\t{$src, $dst|$dst, $src}",
 229                         [(set VR64:$dst,
 230                         (x86mmx (scalar_to_vector (loadi32 addr:$src))))],
 231                         IIC_MMX_MOV_MM_RM>, Sched<[WriteLoad]>;
 232 let mayStore = 1 in
 233 def MMX_MOVD64mr : MMXI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR64:$src),
 234                         "movd\t{$src, $dst|$dst, $src}", [], IIC_MMX_MOV_MM_RM>,
 235                    Sched<[WriteStore]>;
 236
 237 // Low word of MMX to GPR.
 238 def MMX_X86movd2w : SDNode<"X86ISD::MMX_MOVD2W", SDTypeProfile<1, 1,
 239                             [SDTCisVT<0, i32>, SDTCisVT<1, x86mmx>]>>;
 240 def MMX_MOVD64grr : MMXI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR64:$src),
 241                          "movd\t{$src, $dst|$dst, $src}",
 242                          [(set GR32:$dst,
 243                           (MMX_X86movd2w (x86mmx VR64:$src)))],
 244                           IIC_MMX_MOV_REG_MM>, Sched<[WriteMove]>;
 245
 246 def MMX_MOVD64to64rr : MMXRI<0x6E, MRMSrcReg, (outs VR64:$dst), (ins GR64:$src),
 247                              "movd\t{$src, $dst|$dst, $src}",
 248                              [(set VR64:$dst, (bitconvert GR64:$src))],
 249                              IIC_MMX_MOV_MM_RM>, Sched<[WriteMove]>;
 250
 251 // These are 64 bit moves, but since the OS X assembler doesn't
 252 // recognize a register-register movq, we write them as
 253 // movd.
 254 let SchedRW = [WriteMove] in {
 255 def MMX_MOVD64from64rr : MMXRI<0x7E, MRMDestReg,
 256                                (outs GR64:$dst), (ins VR64:$src),
 257                                "movd\t{$src, $dst|$dst, $src}",
 258                              [(set GR64:$dst,
 259                               (bitconvert VR64:$src))], IIC_MMX_MOV_REG_MM>;
 260 let hasSideEffects = 0 in
 261 def MMX_MOVQ64rr : MMXI<0x6F, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
 262                         "movq\t{$src, $dst|$dst, $src}", [],
 263                         IIC_MMX_MOVQ_RR>;
 264 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
 265 def MMX_MOVQ64rr_REV : MMXI<0x7F, MRMDestReg, (outs VR64:$dst), (ins VR64:$src),
 266                         "movq\t{$src, $dst|$dst, $src}", [],
 267                         IIC_MMX_MOVQ_RR>;
 268 }
 269 } // SchedRW
 270
 271 let SchedRW = [WriteLoad] in {
 272 let canFoldAsLoad = 1 in
 273 def MMX_MOVQ64rm : MMXI<0x6F, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
 274                         "movq\t{$src, $dst|$dst, $src}",
 275                         [(set VR64:$dst, (load_mmx addr:$src))],
 276                         IIC_MMX_MOVQ_RM>;
 277 } // SchedRW
 278 let SchedRW = [WriteStore] in
 279 def MMX_MOVQ64mr : MMXI<0x7F, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 280                         "movq\t{$src, $dst|$dst, $src}",
 281                         [(store (x86mmx VR64:$src), addr:$dst)],
 282                         IIC_MMX_MOVQ_RM>;
 283
 284 let SchedRW = [WriteMove] in {
 285 def MMX_MOVDQ2Qrr : MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 286                              (ins VR128:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 287                              [(set VR64:$dst,
 288                                (x86mmx (bitconvert
 289                                (i64 (vector_extract (v2i64 VR128:$src),
 290                                      (iPTR 0))))))],
 291                              IIC_MMX_MOVQ_RR>;
 292
 293 def MMX_MOVQ2DQrr : MMXS2SIi8<0xD6, MRMSrcReg, (outs VR128:$dst),
 294                               (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 295                               [(set VR128:$dst,
 296                                 (v2i64
 297                                   (scalar_to_vector
 298                                     (i64 (bitconvert (x86mmx VR64:$src))))))],
 299                               IIC_MMX_MOVQ_RR>;
 300
 301 let isCodeGenOnly = 1, hasSideEffects = 1 in {
 302 def MMX_MOVQ2FR64rr: MMXS2SIi8<0xD6, MRMSrcReg, (outs FR64:$dst),
 303                                (ins VR64:$src), "movq2dq\t{$src, $dst|$dst, $src}",
 304                                [], IIC_MMX_MOVQ_RR>;
 305
 306 def MMX_MOVFR642Qrr: MMXSDIi8<0xD6, MRMSrcReg, (outs VR64:$dst),
 307                               (ins FR64:$src), "movdq2q\t{$src, $dst|$dst, $src}",
 308                               [], IIC_MMX_MOVQ_RR>;
 309 }
 310 } // SchedRW
 311
 312 def MMX_MOVNTQmr  : MMXI<0xE7, MRMDestMem, (outs), (ins i64mem:$dst, VR64:$src),
 313                          "movntq\t{$src, $dst|$dst, $src}",
 314                          [(int_x86_mmx_movnt_dq addr:$dst, VR64:$src)],
 315                          IIC_MMX_MOVQ_RM>, Sched<[WriteStore]>;
 316
 317 let Predicates = [HasMMX] in {
 318   let AddedComplexity = 15 in
 319   // movd to MMX register zero-extends
 320   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector GR32:$src)))),
 321             (MMX_MOVD64rr GR32:$src)>;
 322   let AddedComplexity = 20 in
 323   def : Pat<(x86mmx (X86vzmovl (x86mmx (scalar_to_vector (loadi32 addr:$src))))),
 324             (MMX_MOVD64rm addr:$src)>;
 325 }
 326
 327 // Arithmetic Instructions
 328 defm MMX_PABSB : SS3I_unop_rm_int_mm<0x1C, "pabsb", int_x86_ssse3_pabs_b,
 329                                      MMX_INTALU_ITINS>;
 330 defm MMX_PABSW : SS3I_unop_rm_int_mm<0x1D, "pabsw", int_x86_ssse3_pabs_w,
 331                                      MMX_INTALU_ITINS>;
 332 defm MMX_PABSD : SS3I_unop_rm_int_mm<0x1E, "pabsd", int_x86_ssse3_pabs_d,
 333                                      MMX_INTALU_ITINS>;
 334 // -- Addition
 335 defm MMX_PADDB : MMXI_binop_rm_int<0xFC, "paddb", int_x86_mmx_padd_b,
 336                                    MMX_INTALU_ITINS, 1>;
 337 defm MMX_PADDW : MMXI_binop_rm_int<0xFD, "paddw", int_x86_mmx_padd_w,
 338                                    MMX_INTALU_ITINS, 1>;
 339 defm MMX_PADDD : MMXI_binop_rm_int<0xFE, "paddd", int_x86_mmx_padd_d,
 340                                    MMX_INTALU_ITINS, 1>;
 341 defm MMX_PADDQ : MMXI_binop_rm_int<0xD4, "paddq", int_x86_mmx_padd_q,
 342                                    MMX_INTALUQ_ITINS, 1>;
 343 defm MMX_PADDSB  : MMXI_binop_rm_int<0xEC, "paddsb" , int_x86_mmx_padds_b,
 344                                    MMX_INTALU_ITINS, 1>;
 345 defm MMX_PADDSW  : MMXI_binop_rm_int<0xED, "paddsw" , int_x86_mmx_padds_w,
 346                                    MMX_INTALU_ITINS, 1>;
 347
 348 defm MMX_PADDUSB : MMXI_binop_rm_int<0xDC, "paddusb", int_x86_mmx_paddus_b,
 349                                    MMX_INTALU_ITINS, 1>;
 350 defm MMX_PADDUSW : MMXI_binop_rm_int<0xDD, "paddusw", int_x86_mmx_paddus_w,
 351                                    MMX_INTALU_ITINS, 1>;
 352
 353 defm MMX_PHADDW  : SS3I_binop_rm_int_mm<0x01, "phaddw", int_x86_ssse3_phadd_w,
 354                                    MMX_PHADDSUBW>;
 355 defm MMX_PHADD   : SS3I_binop_rm_int_mm<0x02, "phaddd", int_x86_ssse3_phadd_d,
 356                                    MMX_PHADDSUBD>;
 357 defm MMX_PHADDSW : SS3I_binop_rm_int_mm<0x03, "phaddsw",int_x86_ssse3_phadd_sw,
 358                                    MMX_PHADDSUBW>;
 359
 360
 361 // -- Subtraction
 362 defm MMX_PSUBB : MMXI_binop_rm_int<0xF8, "psubb", int_x86_mmx_psub_b,
 363                                    MMX_INTALU_ITINS>;
 364 defm MMX_PSUBW : MMXI_binop_rm_int<0xF9, "psubw", int_x86_mmx_psub_w,
 365                                    MMX_INTALU_ITINS>;
 366 defm MMX_PSUBD : MMXI_binop_rm_int<0xFA, "psubd", int_x86_mmx_psub_d,
 367                                    MMX_INTALU_ITINS>;
 368 defm MMX_PSUBQ : MMXI_binop_rm_int<0xFB, "psubq", int_x86_mmx_psub_q,
 369                                    MMX_INTALUQ_ITINS>;
 370
 371 defm MMX_PSUBSB  : MMXI_binop_rm_int<0xE8, "psubsb" , int_x86_mmx_psubs_b,
 372                                    MMX_INTALU_ITINS>;
 373 defm MMX_PSUBSW  : MMXI_binop_rm_int<0xE9, "psubsw" , int_x86_mmx_psubs_w,
 374                                    MMX_INTALU_ITINS>;
 375
 376 defm MMX_PSUBUSB : MMXI_binop_rm_int<0xD8, "psubusb", int_x86_mmx_psubus_b,
 377                                    MMX_INTALU_ITINS>;
 378 defm MMX_PSUBUSW : MMXI_binop_rm_int<0xD9, "psubusw", int_x86_mmx_psubus_w,
 379                                    MMX_INTALU_ITINS>;
 380
 381 defm MMX_PHSUBW  : SS3I_binop_rm_int_mm<0x05, "phsubw", int_x86_ssse3_phsub_w,
 382                                    MMX_PHADDSUBW>;
 383 defm MMX_PHSUBD  : SS3I_binop_rm_int_mm<0x06, "phsubd", int_x86_ssse3_phsub_d,
 384                                    MMX_PHADDSUBD>;
 385 defm MMX_PHSUBSW : SS3I_binop_rm_int_mm<0x07, "phsubsw",int_x86_ssse3_phsub_sw,
 386                                    MMX_PHADDSUBW>;
 387
 388 // -- Multiplication
 389 defm MMX_PMULLW  : MMXI_binop_rm_int<0xD5, "pmullw", int_x86_mmx_pmull_w,
 390                                      MMX_PMUL_ITINS, 1>;
 391
 392 defm MMX_PMULHW  : MMXI_binop_rm_int<0xE5, "pmulhw",  int_x86_mmx_pmulh_w,
 393                                      MMX_PMUL_ITINS, 1>;
 394 defm MMX_PMULHUW : MMXI_binop_rm_int<0xE4, "pmulhuw", int_x86_mmx_pmulhu_w,
 395                                      MMX_PMUL_ITINS, 1>;
 396 defm MMX_PMULUDQ : MMXI_binop_rm_int<0xF4, "pmuludq", int_x86_mmx_pmulu_dq,
 397                                      MMX_PMUL_ITINS, 1>;
 398 let isCommutable = 1 in
 399 defm MMX_PMULHRSW : SS3I_binop_rm_int_mm<0x0B, "pmulhrsw",
 400                                      int_x86_ssse3_pmul_hr_sw, MMX_PMUL_ITINS>;
 401
 402 // -- Miscellanea
 403 defm MMX_PMADDWD : MMXI_binop_rm_int<0xF5, "pmaddwd", int_x86_mmx_pmadd_wd,
 404                                      MMX_PMUL_ITINS, 1>;
 405
 406 defm MMX_PMADDUBSW : SS3I_binop_rm_int_mm<0x04, "pmaddubsw",
 407                                      int_x86_ssse3_pmadd_ub_sw, MMX_PMUL_ITINS>;
 408 defm MMX_PAVGB   : MMXI_binop_rm_int<0xE0, "pavgb", int_x86_mmx_pavg_b,
 409                                      MMX_MISC_FUNC_ITINS, 1>;
 410 defm MMX_PAVGW   : MMXI_binop_rm_int<0xE3, "pavgw", int_x86_mmx_pavg_w,
 411                                      MMX_MISC_FUNC_ITINS, 1>;
 412
 413 defm MMX_PMINUB  : MMXI_binop_rm_int<0xDA, "pminub", int_x86_mmx_pminu_b,
 414                                      MMX_MISC_FUNC_ITINS, 1>;
 415 defm MMX_PMINSW  : MMXI_binop_rm_int<0xEA, "pminsw", int_x86_mmx_pmins_w,
 416                                      MMX_MISC_FUNC_ITINS, 1>;
 417
 418 defm MMX_PMAXUB  : MMXI_binop_rm_int<0xDE, "pmaxub", int_x86_mmx_pmaxu_b,
 419                                      MMX_MISC_FUNC_ITINS, 1>;
 420 defm MMX_PMAXSW  : MMXI_binop_rm_int<0xEE, "pmaxsw", int_x86_mmx_pmaxs_w,
 421                                      MMX_MISC_FUNC_ITINS, 1>;
 422
 423 defm MMX_PSADBW  : MMXI_binop_rm_int<0xF6, "psadbw", int_x86_mmx_psad_bw,
 424                                      MMX_PSADBW_ITINS, 1>;
 425
 426 defm MMX_PSIGNB :  SS3I_binop_rm_int_mm<0x08, "psignb", int_x86_ssse3_psign_b,
 427                                         MMX_MISC_FUNC_ITINS>;
 428 defm MMX_PSIGNW :  SS3I_binop_rm_int_mm<0x09, "psignw", int_x86_ssse3_psign_w,
 429                                         MMX_MISC_FUNC_ITINS>;
 430 defm MMX_PSIGND :  SS3I_binop_rm_int_mm<0x0A, "psignd", int_x86_ssse3_psign_d,
 431                                         MMX_MISC_FUNC_ITINS>;
 432 let Constraints = "$src1 = $dst" in
 433   defm MMX_PALIGN : ssse3_palign_mm<"palignr", int_x86_mmx_palignr_b>;
 434
 435 // Logical Instructions
 436 defm MMX_PAND : MMXI_binop_rm_int<0xDB, "pand", int_x86_mmx_pand,
 437                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 438 defm MMX_POR  : MMXI_binop_rm_int<0xEB, "por" , int_x86_mmx_por,
 439                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 440 defm MMX_PXOR : MMXI_binop_rm_int<0xEF, "pxor", int_x86_mmx_pxor,
 441                                   MMX_INTALU_ITINS_VECLOGICSCHED, 1>;
 442 defm MMX_PANDN : MMXI_binop_rm_int<0xDF, "pandn", int_x86_mmx_pandn,
 443                                   MMX_INTALU_ITINS_VECLOGICSCHED>;
 444
 445 // Shift Instructions
 446 defm MMX_PSRLW : MMXI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
 447                                     int_x86_mmx_psrl_w, int_x86_mmx_psrli_w,
 448                                     MMX_SHIFT_ITINS>;
 449 defm MMX_PSRLD : MMXI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
 450                                     int_x86_mmx_psrl_d, int_x86_mmx_psrli_d,
 451                                     MMX_SHIFT_ITINS>;
 452 defm MMX_PSRLQ : MMXI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
 453                                     int_x86_mmx_psrl_q, int_x86_mmx_psrli_q,
 454                                     MMX_SHIFT_ITINS>;
 455
 456 defm MMX_PSLLW : MMXI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
 457                                     int_x86_mmx_psll_w, int_x86_mmx_pslli_w,
 458                                     MMX_SHIFT_ITINS>;
 459 defm MMX_PSLLD : MMXI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
 460                                     int_x86_mmx_psll_d, int_x86_mmx_pslli_d,
 461                                     MMX_SHIFT_ITINS>;
 462 defm MMX_PSLLQ : MMXI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
 463                                     int_x86_mmx_psll_q, int_x86_mmx_pslli_q,
 464                                     MMX_SHIFT_ITINS>;
 465
 466 defm MMX_PSRAW : MMXI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
 467                                     int_x86_mmx_psra_w, int_x86_mmx_psrai_w,
 468                                     MMX_SHIFT_ITINS>;
 469 defm MMX_PSRAD : MMXI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
 470                                     int_x86_mmx_psra_d, int_x86_mmx_psrai_d,
 471                                     MMX_SHIFT_ITINS>;
 472
 473 // Comparison Instructions
 474 defm MMX_PCMPEQB : MMXI_binop_rm_int<0x74, "pcmpeqb", int_x86_mmx_pcmpeq_b,
 475                                      MMX_INTALU_ITINS>;
 476 defm MMX_PCMPEQW : MMXI_binop_rm_int<0x75, "pcmpeqw", int_x86_mmx_pcmpeq_w,
 477                                      MMX_INTALU_ITINS>;
 478 defm MMX_PCMPEQD : MMXI_binop_rm_int<0x76, "pcmpeqd", int_x86_mmx_pcmpeq_d,
 479                                      MMX_INTALU_ITINS>;
 480
 481 defm MMX_PCMPGTB : MMXI_binop_rm_int<0x64, "pcmpgtb", int_x86_mmx_pcmpgt_b,
 482                                      MMX_INTALU_ITINS>;
 483 defm MMX_PCMPGTW : MMXI_binop_rm_int<0x65, "pcmpgtw", int_x86_mmx_pcmpgt_w,
 484                                      MMX_INTALU_ITINS>;
 485 defm MMX_PCMPGTD : MMXI_binop_rm_int<0x66, "pcmpgtd", int_x86_mmx_pcmpgt_d,
 486                                      MMX_INTALU_ITINS>;
 487
 488 // -- Unpack Instructions
 489 defm MMX_PUNPCKHBW : MMXI_binop_rm_int<0x68, "punpckhbw",
 490                                        int_x86_mmx_punpckhbw,
 491                                        MMX_UNPCK_H_ITINS>;
 492 defm MMX_PUNPCKHWD : MMXI_binop_rm_int<0x69, "punpckhwd",
 493                                        int_x86_mmx_punpckhwd,
 494                                        MMX_UNPCK_H_ITINS>;
 495 defm MMX_PUNPCKHDQ : MMXI_binop_rm_int<0x6A, "punpckhdq",
 496                                        int_x86_mmx_punpckhdq,
 497                                        MMX_UNPCK_H_ITINS>;
 498 defm MMX_PUNPCKLBW : MMXI_binop_rm_int<0x60, "punpcklbw",
 499                                        int_x86_mmx_punpcklbw,
 500                                        MMX_UNPCK_L_ITINS>;
 501 defm MMX_PUNPCKLWD : MMXI_binop_rm_int<0x61, "punpcklwd",
 502                                        int_x86_mmx_punpcklwd,
 503                                        MMX_UNPCK_L_ITINS>;
 504 defm MMX_PUNPCKLDQ : MMXI_binop_rm_int<0x62, "punpckldq",
 505                                        int_x86_mmx_punpckldq,
 506                                        MMX_UNPCK_L_ITINS>;
 507
 508 // -- Pack Instructions
 509 defm MMX_PACKSSWB : MMXI_binop_rm_int<0x63, "packsswb", int_x86_mmx_packsswb,
 510                                       MMX_PCK_ITINS>;
 511 defm MMX_PACKSSDW : MMXI_binop_rm_int<0x6B, "packssdw", int_x86_mmx_packssdw,
 512                                       MMX_PCK_ITINS>;
 513 defm MMX_PACKUSWB : MMXI_binop_rm_int<0x67, "packuswb", int_x86_mmx_packuswb,
 514                                       MMX_PCK_ITINS>;
 515
 516 // -- Shuffle Instructions
 517 defm MMX_PSHUFB : SS3I_binop_rm_int_mm<0x00, "pshufb", int_x86_ssse3_pshuf_b,
 518                                        MMX_PSHUF_ITINS>;
 519
 520 def MMX_PSHUFWri : MMXIi8<0x70, MRMSrcReg,
 521                           (outs VR64:$dst), (ins VR64:$src1, i8imm:$src2),
 522                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 523                           [(set VR64:$dst,
 524                              (int_x86_sse_pshuf_w VR64:$src1, imm:$src2))],
 525                           IIC_MMX_PSHUF>, Sched<[WriteShuffle]>;
 526 def MMX_PSHUFWmi : MMXIi8<0x70, MRMSrcMem,
 527                           (outs VR64:$dst), (ins i64mem:$src1, i8imm:$src2),
 528                           "pshufw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 529                           [(set VR64:$dst,
 530                              (int_x86_sse_pshuf_w (load_mmx addr:$src1),
 531                                                    imm:$src2))],
 532                           IIC_MMX_PSHUF>, Sched<[WriteShuffleLd]>;
 533
 534
 535
 536
 537 // -- Conversion Instructions
 538 defm MMX_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 539                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 540                       MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 541 defm MMX_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 542                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 543                       MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 544 defm MMX_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 545                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 546                        MMX_CVT_PS_ITINS, SSEPackedSingle>, PS;
 547 defm MMX_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 548                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 549                        MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 550 defm MMX_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 551                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 552                          MMX_CVT_PD_ITINS, SSEPackedDouble>, PD;
 553 let Constraints = "$src1 = $dst" in {
 554   defm MMX_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 555                          int_x86_sse_cvtpi2ps,
 556                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 557                           SSEPackedSingle>, PS;
 558 }
 559
 560 // Extract / Insert
 561 def MMX_PEXTRWirri: MMXIi8<0xC5, MRMSrcReg,
 562                        (outs GR32orGR64:$dst), (ins VR64:$src1, i32i8imm:$src2),
 563                        "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 564                        [(set GR32orGR64:$dst, (int_x86_mmx_pextr_w VR64:$src1,
 565                                          (iPTR imm:$src2)))],
 566                        IIC_MMX_PEXTR>, Sched<[WriteShuffle]>;
 567 let Constraints = "$src1 = $dst" in {
 568   def MMX_PINSRWirri : MMXIi8<0xC4, MRMSrcReg,
 569                       (outs VR64:$dst),
 570                       (ins VR64:$src1, GR32orGR64:$src2, i32i8imm:$src3),
 571                       "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 572                       [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 573                                         GR32orGR64:$src2, (iPTR imm:$src3)))],
 574                       IIC_MMX_PINSRW>, Sched<[WriteShuffle]>;
 575
 576   def MMX_PINSRWirmi : MMXIi8<0xC4, MRMSrcMem,
 577                      (outs VR64:$dst),
 578                      (ins VR64:$src1, i16mem:$src2, i32i8imm:$src3),
 579                      "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 580                      [(set VR64:$dst, (int_x86_mmx_pinsr_w VR64:$src1,
 581                                          (i32 (anyext (loadi16 addr:$src2))),
 582                                        (iPTR imm:$src3)))],
 583                      IIC_MMX_PINSRW>, Sched<[WriteShuffleLd, ReadAfterLd]>;
 584 }
 585
 586 // Mask creation
 587 def MMX_PMOVMSKBrr : MMXI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
 588                           (ins VR64:$src),
 589                           "pmovmskb\t{$src, $dst|$dst, $src}",
 590                           [(set GR32orGR64:$dst,
 591                                 (int_x86_mmx_pmovmskb VR64:$src))]>;
 592
 593
 594 // Low word of XMM to MMX.
 595 def MMX_X86movdq2q : SDNode<"X86ISD::MOVDQ2Q", SDTypeProfile<1, 1,
 596                             [SDTCisVT<0, x86mmx>, SDTCisVT<1, v2i64>]>>;
 597
 598 def : Pat<(x86mmx (MMX_X86movdq2q VR128:$src)),
 599           (x86mmx (MMX_MOVDQ2Qrr VR128:$src))>;
 600
 601 def : Pat<(x86mmx (MMX_X86movdq2q (loadv2i64 addr:$src))),
 602           (x86mmx (MMX_MOVQ64rm addr:$src))>;
 603
 604 // Misc.
 605 let SchedRW = [WriteShuffle] in {
 606 let Uses = [EDI] in
 607 def MMX_MASKMOVQ : MMXI32<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 608                           "maskmovq\t{$mask, $src|$src, $mask}",
 609                           [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, EDI)],
 610                           IIC_MMX_MASKMOV>;
 611 let Uses = [RDI] in
 612 def MMX_MASKMOVQ64: MMXI64<0xF7, MRMSrcReg, (outs), (ins VR64:$src, VR64:$mask),
 613                            "maskmovq\t{$mask, $src|$src, $mask}",
 614                            [(int_x86_mmx_maskmovq VR64:$src, VR64:$mask, RDI)],
 615                            IIC_MMX_MASKMOV>;
 616 }
 617
 618 // 64-bit bit convert.
 619 let Predicates = [HasSSE2] in {
 620 def : Pat<(x86mmx (bitconvert (i64 GR64:$src))),
 621           (MMX_MOVD64to64rr GR64:$src)>;
 622 def : Pat<(i64 (bitconvert (x86mmx VR64:$src))),
 623           (MMX_MOVD64from64rr VR64:$src)>;
 624 def : Pat<(f64 (bitconvert (x86mmx VR64:$src))),
 625           (MMX_MOVQ2FR64rr VR64:$src)>;
 626 def : Pat<(x86mmx (bitconvert (f64 FR64:$src))),
 627           (MMX_MOVFR642Qrr FR64:$src)>;
 628 }
 629
 630