lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251 def X86andn_flag : SDNode<"X86ISD::ANDN", SDTBinaryArithWithFlags>;
 252
 253 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 254 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 255 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 256
 257 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 258
 259 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 260                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 261
 262 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 263                           [SDNPHasChain]>;
 264
 265 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 266                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 267
 268 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 269                         [SDNPHasChain, SDNPOutGlue]>;
 270
 271 //===----------------------------------------------------------------------===//
 272 // X86 Operand Definitions.
 273 //
 274
 275 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 276 // the index operand of an address, to conform to x86 encoding restrictions.
 277 def ptr_rc_nosp : PointerLikeRegClass<1>;
 278
 279 // *mem - Operand definitions for the funky X86 addressing mode operands.
 280 //
 281 def X86MemAsmOperand : AsmOperandClass {
 282  let Name = "Mem"; let PredicateMethod = "isMem";
 283 }
 284 def X86Mem8AsmOperand : AsmOperandClass {
 285   let Name = "Mem8"; let PredicateMethod = "isMem8";
 286 }
 287 def X86Mem16AsmOperand : AsmOperandClass {
 288   let Name = "Mem16"; let PredicateMethod = "isMem16";
 289 }
 290 def X86Mem32AsmOperand : AsmOperandClass {
 291   let Name = "Mem32"; let PredicateMethod = "isMem32";
 292 }
 293 def X86Mem64AsmOperand : AsmOperandClass {
 294   let Name = "Mem64"; let PredicateMethod = "isMem64";
 295 }
 296 def X86Mem80AsmOperand : AsmOperandClass {
 297   let Name = "Mem80"; let PredicateMethod = "isMem80";
 298 }
 299 def X86Mem128AsmOperand : AsmOperandClass {
 300   let Name = "Mem128"; let PredicateMethod = "isMem128";
 301 }
 302 def X86Mem256AsmOperand : AsmOperandClass {
 303   let Name = "Mem256"; let PredicateMethod = "isMem256";
 304 }
 305
 306 // Gather mem operands
 307 def X86MemVX32Operand : AsmOperandClass {
 308   let Name = "MemVX32"; let PredicateMethod = "isMemVX32";
 309 }
 310 def X86MemVY32Operand : AsmOperandClass {
 311   let Name = "MemVY32"; let PredicateMethod = "isMemVY32";
 312 }
 313 def X86MemVX64Operand : AsmOperandClass {
 314   let Name = "MemVX64"; let PredicateMethod = "isMemVX64";
 315 }
 316 def X86MemVY64Operand : AsmOperandClass {
 317   let Name = "MemVY64"; let PredicateMethod = "isMemVY64";
 318 }
 319
 320 def X86MemVZ64Operand : AsmOperandClass {
 321   let Name = "MemVZ64"; let PredicateMethod = "isMemVZ64";
 322 }
 323 def X86MemVZ32Operand : AsmOperandClass {
 324   let Name = "MemVZ32"; let PredicateMethod = "isMemVZ32";
 325 }
 326 def X86Mem512AsmOperand : AsmOperandClass {
 327   let Name = "Mem512"; let PredicateMethod = "isMem512";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86MemOffs8AsmOperand : AsmOperandClass {
 449   let Name = "MemOffs8";
 450   let SuperClasses = [X86Mem8AsmOperand];
 451 }
 452 def X86MemOffs16AsmOperand : AsmOperandClass {
 453   let Name = "MemOffs16";
 454   let SuperClasses = [X86Mem16AsmOperand];
 455 }
 456 def X86MemOffs32AsmOperand : AsmOperandClass {
 457   let Name = "MemOffs32";
 458   let SuperClasses = [X86Mem32AsmOperand];
 459 }
 460 def X86MemOffs64AsmOperand : AsmOperandClass {
 461   let Name = "MemOffs64";
 462   let SuperClasses = [X86Mem64AsmOperand];
 463 }
 464
 465 let OperandType = "OPERAND_MEMORY" in {
 466 def offset8 : Operand<i64> {
 467   let ParserMatchClass = X86MemOffs8AsmOperand;
 468   let PrintMethod = "printMemOffs8"; }
 469 def offset16 : Operand<i64> {
 470   let ParserMatchClass = X86MemOffs16AsmOperand;
 471   let PrintMethod = "printMemOffs16"; }
 472 def offset32 : Operand<i64> {
 473   let ParserMatchClass = X86MemOffs32AsmOperand;
 474   let PrintMethod = "printMemOffs32"; }
 475 def offset64 : Operand<i64> {
 476   let ParserMatchClass = X86MemOffs64AsmOperand;
 477   let PrintMethod = "printMemOffs64"; }
 478 }
 479
 480
 481 def SSECC : Operand<i8> {
 482   let PrintMethod = "printSSECC";
 483   let OperandType = "OPERAND_IMMEDIATE";
 484 }
 485
 486 def AVXCC : Operand<i8> {
 487   let PrintMethod = "printAVXCC";
 488   let OperandType = "OPERAND_IMMEDIATE";
 489 }
 490
 491 class ImmSExtAsmOperandClass : AsmOperandClass {
 492   let SuperClasses = [ImmAsmOperand];
 493   let RenderMethod = "addImmOperands";
 494 }
 495
 496 class ImmZExtAsmOperandClass : AsmOperandClass {
 497   let SuperClasses = [ImmAsmOperand];
 498   let RenderMethod = "addImmOperands";
 499 }
 500
 501 // Sign-extended immediate classes. We don't need to define the full lattice
 502 // here because there is no instruction with an ambiguity between ImmSExti64i32
 503 // and ImmSExti32i8.
 504 //
 505 // The strange ranges come from the fact that the assembler always works with
 506 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 507 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 508
 509 // [0, 0x7FFFFFFF]                                            |
 510 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 511 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 512   let Name = "ImmSExti64i32";
 513 }
 514
 515 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 516 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 517 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 518   let Name = "ImmSExti16i8";
 519   let SuperClasses = [ImmSExti64i32AsmOperand];
 520 }
 521
 522 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 523 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 524 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 525   let Name = "ImmSExti32i8";
 526 }
 527
 528 // [0, 0x000000FF]
 529 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 530   let Name = "ImmZExtu32u8";
 531 }
 532
 533
 534 // [0, 0x0000007F]                                            |
 535 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 536 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 537   let Name = "ImmSExti64i8";
 538   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 539                       ImmSExti64i32AsmOperand];
 540 }
 541
 542 // A couple of more descriptive operand definitions.
 543 // 16-bits but only 8 bits are significant.
 544 def i16i8imm  : Operand<i16> {
 545   let ParserMatchClass = ImmSExti16i8AsmOperand;
 546   let OperandType = "OPERAND_IMMEDIATE";
 547 }
 548 // 32-bits but only 8 bits are significant.
 549 def i32i8imm  : Operand<i32> {
 550   let ParserMatchClass = ImmSExti32i8AsmOperand;
 551   let OperandType = "OPERAND_IMMEDIATE";
 552 }
 553 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 554 def u32u8imm  : Operand<i32> {
 555   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 556   let OperandType = "OPERAND_IMMEDIATE";
 557 }
 558
 559 // 64-bits but only 32 bits are significant.
 560 def i64i32imm  : Operand<i64> {
 561   let ParserMatchClass = ImmSExti64i32AsmOperand;
 562   let OperandType = "OPERAND_IMMEDIATE";
 563 }
 564
 565 // 64-bits but only 32 bits are significant, and those bits are treated as being
 566 // pc relative.
 567 def i64i32imm_pcrel : Operand<i64> {
 568   let PrintMethod = "printPCRelImm";
 569   let ParserMatchClass = X86AbsMemAsmOperand;
 570   let OperandType = "OPERAND_PCREL";
 571 }
 572
 573 // 64-bits but only 8 bits are significant.
 574 def i64i8imm   : Operand<i64> {
 575   let ParserMatchClass = ImmSExti64i8AsmOperand;
 576   let OperandType = "OPERAND_IMMEDIATE";
 577 }
 578
 579 def lea64_32mem : Operand<i32> {
 580   let PrintMethod = "printi32mem";
 581   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 582   let ParserMatchClass = X86MemAsmOperand;
 583 }
 584
 585 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 586 def lea64mem : Operand<i64> {
 587   let PrintMethod = "printi64mem";
 588   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 589   let ParserMatchClass = X86MemAsmOperand;
 590 }
 591
 592
 593 //===----------------------------------------------------------------------===//
 594 // X86 Complex Pattern Definitions.
 595 //
 596
 597 // Define X86 specific addressing mode.
 598 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 599 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 600                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 601                                []>;
 602 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 603 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 604                                   [add, sub, mul, X86mul_imm, shl, or,
 605                                    frameindex, X86WrapperRIP],
 606                                   []>;
 607
 608 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 609                                [tglobaltlsaddr], []>;
 610
 611 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 612                                [tglobaltlsaddr], []>;
 613
 614 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 615                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 616                          X86WrapperRIP], []>;
 617
 618 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 619                                [tglobaltlsaddr], []>;
 620
 621 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 622                                [tglobaltlsaddr], []>;
 623
 624 //===----------------------------------------------------------------------===//
 625 // X86 Instruction Predicate Definitions.
 626 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 627 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 628
 629 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 630 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 631 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 632 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 633 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 634 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 635 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 636 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 637 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 638 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 639 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 640 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 641 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 642 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 643 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 644 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 645 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 646 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 647 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 648 def HasAVX512      : Predicate<"Subtarget->hasAVX512()">;
 649 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 650 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 651 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 652 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 653 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 654 def HasEMI       : Predicate<"Subtarget->hasERI()">;
 655
 656 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 657 def HasAES       : Predicate<"Subtarget->hasAES()">;
 658 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 659 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 660 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 661 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 662 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 663 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 664 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 665 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 666 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 667 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 668 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 669 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 670 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 671 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 672 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 673 def HasADX       : Predicate<"Subtarget->hasADX()">;
 674 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 675 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 676 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 677 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 678 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 679 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 680 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 681                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 682 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 683                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 684 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 685 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 686 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 687 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 688 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 689 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 690                              "TM.getCodeModel() != CodeModel::Kernel">;
 691 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 692                              "TM.getCodeModel() == CodeModel::Kernel">;
 693 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 694 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 695 def OptForSize   : Predicate<"OptForSize">;
 696 def OptForSpeed  : Predicate<"!OptForSize">;
 697 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 698 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 699 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 700
 701 //===----------------------------------------------------------------------===//
 702 // X86 Instruction Format Definitions.
 703 //
 704
 705 include "X86InstrFormats.td"
 706
 707 //===----------------------------------------------------------------------===//
 708 // Pattern fragments.
 709 //
 710
 711 // X86 specific condition code. These correspond to CondCode in
 712 // X86InstrInfo.h. They must be kept in synch.
 713 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 714 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 715 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 716 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 717 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 718 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 719 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 720 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 721 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 722 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 723 def X86_COND_NO  : PatLeaf<(i8 10)>;
 724 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 725 def X86_COND_NS  : PatLeaf<(i8 12)>;
 726 def X86_COND_O   : PatLeaf<(i8 13)>;
 727 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 728 def X86_COND_S   : PatLeaf<(i8 15)>;
 729
 730 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 731   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 732   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 733   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 734 }
 735
 736 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 737
 738
 739 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 740 // unsigned field.
 741 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 742
 743 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 744   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 745 }]>;
 746
 747 // Helper fragments for loads.
 748 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 749 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 750 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 751   LoadSDNode *LD = cast<LoadSDNode>(N);
 752   ISD::LoadExtType ExtType = LD->getExtensionType();
 753   if (ExtType == ISD::NON_EXTLOAD)
 754     return true;
 755   if (ExtType == ISD::EXTLOAD)
 756     return LD->getAlignment() >= 2 && !LD->isVolatile();
 757   return false;
 758 }]>;
 759
 760 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 761   LoadSDNode *LD = cast<LoadSDNode>(N);
 762   ISD::LoadExtType ExtType = LD->getExtensionType();
 763   if (ExtType == ISD::EXTLOAD)
 764     return LD->getAlignment() >= 2 && !LD->isVolatile();
 765   return false;
 766 }]>;
 767
 768 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 769   LoadSDNode *LD = cast<LoadSDNode>(N);
 770   ISD::LoadExtType ExtType = LD->getExtensionType();
 771   if (ExtType == ISD::NON_EXTLOAD)
 772     return true;
 773   if (ExtType == ISD::EXTLOAD)
 774     return LD->getAlignment() >= 4 && !LD->isVolatile();
 775   return false;
 776 }]>;
 777
 778 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 779 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 780 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 781 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 782 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 783
 784 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 785 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 786 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 787 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 788 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 789 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 790
 791 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 792 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 793 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 794 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 795 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 796 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 797 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 798 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 799 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 800 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 801
 802 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 803 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 804 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 805 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 806 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 807 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 808 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 809 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 810 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 811 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 812
 813
 814 // An 'and' node with a single use.
 815 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 816   return N->hasOneUse();
 817 }]>;
 818 // An 'srl' node with a single use.
 819 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 820   return N->hasOneUse();
 821 }]>;
 822 // An 'trunc' node with a single use.
 823 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 824   return N->hasOneUse();
 825 }]>;
 826
 827 //===----------------------------------------------------------------------===//
 828 // Instruction list.
 829 //
 830
 831 // Nop
 832 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 833   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 834   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 835                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 836   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 837                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 838 }
 839
 840
 841 // Constructing a stack frame.
 842 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 843                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 844
 845 let SchedRW = [WriteALU] in {
 846 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 847 def LEAVE    : I<0xC9, RawFrm,
 848                  (outs), (ins), "leave", [], IIC_LEAVE>,
 849                  Requires<[In32BitMode]>;
 850
 851 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 852 def LEAVE64  : I<0xC9, RawFrm,
 853                  (outs), (ins), "leave", [], IIC_LEAVE>,
 854                  Requires<[In64BitMode]>;
 855 } // SchedRW
 856
 857 //===----------------------------------------------------------------------===//
 858 //  Miscellaneous Instructions.
 859 //
 860
 861 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 862 let mayLoad = 1, SchedRW = [WriteLoad] in {
 863 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 864                 IIC_POP_REG16>, OpSize;
 865 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 866                 IIC_POP_REG>;
 867 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 868                 IIC_POP_REG>, OpSize;
 869 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 870                 IIC_POP_MEM>, OpSize;
 871 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 872                 IIC_POP_REG>;
 873 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 874                 IIC_POP_MEM>;
 875
 876 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 877 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 878                Requires<[In32BitMode]>;
 879 } // mayLoad, SchedRW
 880
 881 let mayStore = 1, SchedRW = [WriteStore] in {
 882 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 883                  IIC_PUSH_REG>, OpSize;
 884 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 885                  IIC_PUSH_REG>;
 886 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 887                  IIC_PUSH_REG>, OpSize;
 888 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 889                  IIC_PUSH_MEM>,
 890   OpSize;
 891 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 892                  IIC_PUSH_REG>;
 893 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 894                  IIC_PUSH_MEM>;
 895
 896 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 897                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 898 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 899                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 900 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 901                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 902
 903 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 904                  OpSize;
 905 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 906                Requires<[In32BitMode]>;
 907
 908 } // mayStore, SchedRW
 909 }
 910
 911 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 912 let mayLoad = 1, SchedRW = [WriteLoad] in {
 913 def POP64r   : I<0x58, AddRegFrm,
 914                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 915 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 916                 IIC_POP_REG>;
 917 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
 918                 IIC_POP_MEM>;
 919 } // mayLoad, SchedRW
 920 let mayStore = 1, SchedRW = [WriteStore] in {
 921 def PUSH64r  : I<0x50, AddRegFrm,
 922                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 923 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 924                  IIC_PUSH_REG>;
 925 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 926                  IIC_PUSH_MEM>;
 927 } // mayStore, SchedRW
 928 }
 929
 930 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 931     SchedRW = [WriteStore] in {
 932 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 933                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 934 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 935                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 936 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 937                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 938 }
 939
 940 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 941 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 942                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 943 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 944 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 945                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 946
 947 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 948     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 949 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 950                Requires<[In32BitMode]>;
 951 }
 952 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 953     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 954 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 955                Requires<[In32BitMode]>;
 956 }
 957
 958 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 959 // GR32 = bswap GR32
 960 def BSWAP32r : I<0xC8, AddRegFrm,
 961                  (outs GR32:$dst), (ins GR32:$src),
 962                  "bswap{l}\t$dst",
 963                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 964
 965 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 966                   "bswap{q}\t$dst",
 967                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 968 } // Constraints = "$src = $dst", SchedRW
 969
 970 // Bit scan instructions.
 971 let Defs = [EFLAGS] in {
 972 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 973                  "bsf{w}\t{$src, $dst|$dst, $src}",
 974                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 975                   IIC_BSF>, TB, OpSize, Sched<[WriteShift]>;
 976 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 977                  "bsf{w}\t{$src, $dst|$dst, $src}",
 978                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 979                   IIC_BSF>, TB, OpSize, Sched<[WriteShiftLd]>;
 980 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 981                  "bsf{l}\t{$src, $dst|$dst, $src}",
 982                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))], IIC_BSF>, TB,
 983                Sched<[WriteShift]>;
 984 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 985                  "bsf{l}\t{$src, $dst|$dst, $src}",
 986                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 987                  IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 988 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 989                   "bsf{q}\t{$src, $dst|$dst, $src}",
 990                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 991                   IIC_BSF>, TB, Sched<[WriteShift]>;
 992 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 993                   "bsf{q}\t{$src, $dst|$dst, $src}",
 994                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
 995                   IIC_BSF>, TB, Sched<[WriteShiftLd]>;
 996
 997 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 998                  "bsr{w}\t{$src, $dst|$dst, $src}",
 999                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))], IIC_BSR>,
1000                  TB, OpSize, Sched<[WriteShift]>;
1001 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1002                  "bsr{w}\t{$src, $dst|$dst, $src}",
1003                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1004                  IIC_BSR>, TB,
1005                  OpSize, Sched<[WriteShiftLd]>;
1006 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1007                  "bsr{l}\t{$src, $dst|$dst, $src}",
1008                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))], IIC_BSR>, TB,
1009                Sched<[WriteShift]>;
1010 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1011                  "bsr{l}\t{$src, $dst|$dst, $src}",
1012                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1013                  IIC_BSR>, TB, Sched<[WriteShiftLd]>;
1014 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1015                   "bsr{q}\t{$src, $dst|$dst, $src}",
1016                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BSR>, TB,
1017                Sched<[WriteShift]>;
1018 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1019                   "bsr{q}\t{$src, $dst|$dst, $src}",
1020                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1021                   IIC_BSR>, TB, Sched<[WriteShiftLd]>;
1022 } // Defs = [EFLAGS]
1023
1024 let SchedRW = [WriteMicrocoded] in {
1025 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1026 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1027 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
1028 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
1029 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
1030 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
1031 }
1032
1033 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1034 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1035 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
1036 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1037 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
1038 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1039 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
1040 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1041 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
1042
1043 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
1044 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
1045 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
1046 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
1047
1048 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
1049 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
1050 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
1051 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
1052 } // SchedRW
1053
1054 //===----------------------------------------------------------------------===//
1055 //  Move Instructions.
1056 //
1057 let SchedRW = [WriteMove] in {
1058 let neverHasSideEffects = 1 in {
1059 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1060                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1061 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1062                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1063 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1064                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1065 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1066                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1067 }
1068
1069 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1070 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1071                    "mov{b}\t{$src, $dst|$dst, $src}",
1072                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1073 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1074                    "mov{w}\t{$src, $dst|$dst, $src}",
1075                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1076 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1077                    "mov{l}\t{$src, $dst|$dst, $src}",
1078                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1079 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1080                     "movabs{q}\t{$src, $dst|$dst, $src}",
1081                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1082 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1083                       "mov{q}\t{$src, $dst|$dst, $src}",
1084                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1085 }
1086 } // SchedRW
1087
1088 let SchedRW = [WriteStore] in {
1089 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1090                    "mov{b}\t{$src, $dst|$dst, $src}",
1091                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1092 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1093                    "mov{w}\t{$src, $dst|$dst, $src}",
1094                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1095 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1096                    "mov{l}\t{$src, $dst|$dst, $src}",
1097                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1098 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1099                       "mov{q}\t{$src, $dst|$dst, $src}",
1100                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1101 } // SchedRW
1102
1103 let hasSideEffects = 0 in {
1104
1105 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1106 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1107 let SchedRW = [WriteALU] in {
1108 let mayLoad = 1 in {
1109 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1110                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1111                    Requires<[In32BitMode]>;
1112 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1113                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>, OpSize,
1114                      Requires<[In32BitMode]>;
1115 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1116                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1117                      Requires<[In32BitMode]>;
1118 }
1119 let mayStore = 1 in {
1120 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1121                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1122                   Requires<[In32BitMode]>;
1123 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1124                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>, OpSize,
1125                      Requires<[In32BitMode]>;
1126 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1127                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1128                      Requires<[In32BitMode]>;
1129 }
1130 }
1131
1132 // These forms all have full 64-bit absolute addresses in their instructions
1133 // and use the movabs mnemonic to indicate this specific form.
1134 let mayLoad = 1 in {
1135 def MOV64o8a : RIi64_NOREX<0xA0, RawFrm, (outs), (ins offset8:$src),
1136                      "movabs{b}\t{$src, %al|al, $src}", []>,
1137                      Requires<[In64BitMode]>;
1138 def MOV64o16a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset16:$src),
1139                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize,
1140                      Requires<[In64BitMode]>;
1141 def MOV64o32a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset32:$src),
1142                      "movabs{l}\t{$src, %eax|eax, $src}", []>,
1143                      Requires<[In64BitMode]>;
1144 def MOV64o64a : RIi64<0xA1, RawFrm, (outs), (ins offset64:$src),
1145                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1146                      Requires<[In64BitMode]>;
1147 }
1148
1149 let mayStore = 1 in {
1150 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrm, (outs offset8:$dst), (ins),
1151                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1152                      Requires<[In64BitMode]>;
1153 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrm, (outs offset16:$dst), (ins),
1154                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize,
1155                      Requires<[In64BitMode]>;
1156 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrm, (outs offset32:$dst), (ins),
1157                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>,
1158                      Requires<[In64BitMode]>;
1159 def MOV64ao64 : RIi64<0xA3, RawFrm, (outs offset64:$dst), (ins),
1160                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1161                      Requires<[In64BitMode]>;
1162 }
1163 } // hasSideEffects = 0
1164
1165 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1166 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1167                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1168 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1169                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1170 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1171                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1172 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1173                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1174 }
1175
1176 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1177 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1178                 "mov{b}\t{$src, $dst|$dst, $src}",
1179                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1180 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1181                 "mov{w}\t{$src, $dst|$dst, $src}",
1182                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1183 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1184                 "mov{l}\t{$src, $dst|$dst, $src}",
1185                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1186 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1187                  "mov{q}\t{$src, $dst|$dst, $src}",
1188                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1189 }
1190
1191 let SchedRW = [WriteStore] in {
1192 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1193                 "mov{b}\t{$src, $dst|$dst, $src}",
1194                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1195 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1196                 "mov{w}\t{$src, $dst|$dst, $src}",
1197                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1198 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1199                 "mov{l}\t{$src, $dst|$dst, $src}",
1200                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1201 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1202                  "mov{q}\t{$src, $dst|$dst, $src}",
1203                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1204 } // SchedRW
1205
1206 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1207 // that they can be used for copying and storing h registers, which can't be
1208 // encoded when a REX prefix is present.
1209 let isCodeGenOnly = 1 in {
1210 let neverHasSideEffects = 1 in
1211 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1212                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1213                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1214                    Sched<[WriteMove]>;
1215 let mayStore = 1 in
1216 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1217                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1218                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1219                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1220 let mayLoad = 1, neverHasSideEffects = 1,
1221     canFoldAsLoad = 1, isReMaterializable = 1 in
1222 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1223                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1224                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1225                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1226 }
1227
1228
1229 // Condition code ops, incl. set if equal/not equal/...
1230 let SchedRW = [WriteALU] in {
1231 let Defs = [EFLAGS], Uses = [AH] in
1232 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1233                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1234 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1235 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1236                 IIC_AHF>;  // AH = flags
1237 } // SchedRW
1238
1239 //===----------------------------------------------------------------------===//
1240 // Bit tests instructions: BT, BTS, BTR, BTC.
1241
1242 let Defs = [EFLAGS] in {
1243 let SchedRW = [WriteALU] in {
1244 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1245                "bt{w}\t{$src2, $src1|$src1, $src2}",
1246                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1247                OpSize, TB;
1248 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1249                "bt{l}\t{$src2, $src1|$src1, $src2}",
1250                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1251 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1252                "bt{q}\t{$src2, $src1|$src1, $src2}",
1253                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1254 } // SchedRW
1255
1256 // Unlike with the register+register form, the memory+register form of the
1257 // bt instruction does not ignore the high bits of the index. From ISel's
1258 // perspective, this is pretty bizarre. Make these instructions disassembly
1259 // only for now.
1260
1261 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1262   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1263                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1264   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1265   //                (implicit EFLAGS)]
1266                  [], IIC_BT_MR
1267                  >, OpSize, TB, Requires<[FastBTMem]>;
1268   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1269                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1270   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1271   //                (implicit EFLAGS)]
1272                  [], IIC_BT_MR
1273                  >, TB, Requires<[FastBTMem]>;
1274   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1275                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1276   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1277   //                (implicit EFLAGS)]
1278                   [], IIC_BT_MR
1279                   >, TB;
1280 }
1281
1282 let SchedRW = [WriteALU] in {
1283 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1284                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1285                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1286                 IIC_BT_RI>, OpSize, TB;
1287 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1288                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1289                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1290                 IIC_BT_RI>, TB;
1291 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1292                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1293                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1294                 IIC_BT_RI>, TB;
1295 } // SchedRW
1296
1297 // Note that these instructions don't need FastBTMem because that
1298 // only applies when the other operand is in a register. When it's
1299 // an immediate, bt is still fast.
1300 let SchedRW = [WriteALU] in {
1301 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1302                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1303                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1304                  ], IIC_BT_MI>, OpSize, TB;
1305 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1306                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1307                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1308                  ], IIC_BT_MI>, TB;
1309 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1310                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1311                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1312                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1313 } // SchedRW
1314
1315 let hasSideEffects = 0 in {
1316 let SchedRW = [WriteALU] in {
1317 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1318                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1319                 OpSize, TB;
1320 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1321                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1322 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1323                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1324 } // SchedRW
1325
1326 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1327 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1328                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1329                 OpSize, TB;
1330 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1331                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1332 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1333                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1334 }
1335
1336 let SchedRW = [WriteALU] in {
1337 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1338                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1339                     OpSize, TB;
1340 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1341                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1342 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1343                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1344 } // SchedRW
1345
1346 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1347 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1348                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1349                     OpSize, TB;
1350 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1351                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1352 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1353                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1354 }
1355
1356 let SchedRW = [WriteALU] in {
1357 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1358                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1359                 OpSize, TB;
1360 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1361                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1362 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1363                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1364 } // SchedRW
1365
1366 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1367 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1368                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1369                 OpSize, TB;
1370 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1371                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1372 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1373                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1374 }
1375
1376 let SchedRW = [WriteALU] in {
1377 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1378                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1379                     OpSize, TB;
1380 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1381                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1382 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1383                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1384 } // SchedRW
1385
1386 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1387 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1388                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1389                     OpSize, TB;
1390 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1391                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1392 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1393                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1394 }
1395
1396 let SchedRW = [WriteALU] in {
1397 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1398                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1399                 OpSize, TB;
1400 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1401                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1402 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1403                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1404 } // SchedRW
1405
1406 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1407 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1408                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1409                 OpSize, TB;
1410 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1411                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1412 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1413                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1414 }
1415
1416 let SchedRW = [WriteALU] in {
1417 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1418                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1419                     OpSize, TB;
1420 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1421                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1422 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1423                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1424 } // SchedRW
1425
1426 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1427 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1428                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1429                     OpSize, TB;
1430 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1431                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1432 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1433                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1434 }
1435 } // hasSideEffects = 0
1436 } // Defs = [EFLAGS]
1437
1438
1439 //===----------------------------------------------------------------------===//
1440 // Atomic support
1441 //
1442
1443 // Atomic swap. These are just normal xchg instructions. But since a memory
1444 // operand is referenced, the atomicity is ensured.
1445 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1446                        InstrItinClass itin> {
1447   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1448     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1449                       (ins GR8:$val, i8mem:$ptr),
1450                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1451                       [(set
1452                          GR8:$dst,
1453                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1454                       itin>;
1455     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1456                       (ins GR16:$val, i16mem:$ptr),
1457                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1458                       [(set
1459                          GR16:$dst,
1460                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1461                       itin>, OpSize;
1462     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1463                       (ins GR32:$val, i32mem:$ptr),
1464                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1465                       [(set
1466                          GR32:$dst,
1467                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1468                       itin>;
1469     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1470                        (ins GR64:$val, i64mem:$ptr),
1471                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1472                        [(set
1473                          GR64:$dst,
1474                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1475                        itin>;
1476   }
1477 }
1478
1479 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1480
1481 // Swap between registers.
1482 let SchedRW = [WriteALU] in {
1483 let Constraints = "$val = $dst" in {
1484 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1485                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1486 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1487                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1488 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1489                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1490 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1491                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1492 }
1493
1494 // Swap between EAX and other registers.
1495 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1496                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize;
1497 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1498                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1499                   Requires<[In32BitMode]>;
1500 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1501 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1502 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1503                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1504                    Requires<[In64BitMode]>;
1505 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1506                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1507 } // SchedRW
1508
1509 let SchedRW = [WriteALU] in {
1510 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1511                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1512 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1513                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1514                  OpSize;
1515 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1516                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1517 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1518                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1519 } // SchedRW
1520
1521 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1522 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1523                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1524 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1525                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1526                  OpSize;
1527 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1528                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1529 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1530                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1531
1532 }
1533
1534 let SchedRW = [WriteALU] in {
1535 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1536                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1537                    IIC_CMPXCHG_REG8>, TB;
1538 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1539                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1540                     IIC_CMPXCHG_REG>, TB, OpSize;
1541 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1542                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1543                      IIC_CMPXCHG_REG>, TB;
1544 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1545                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1546                       IIC_CMPXCHG_REG>, TB;
1547 } // SchedRW
1548
1549 let SchedRW = [WriteALULd, WriteRMW] in {
1550 let mayLoad = 1, mayStore = 1 in {
1551 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1552                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1553                      IIC_CMPXCHG_MEM8>, TB;
1554 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1555                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1556                      IIC_CMPXCHG_MEM>, TB, OpSize;
1557 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1558                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1559                      IIC_CMPXCHG_MEM>, TB;
1560 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1561                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1562                       IIC_CMPXCHG_MEM>, TB;
1563 }
1564
1565 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1566 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1567                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1568
1569 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1570 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1571                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1572                     TB, Requires<[HasCmpxchg16b]>;
1573 } // SchedRW
1574
1575
1576 // Lock instruction prefix
1577 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1578
1579 // Rex64 instruction prefix
1580 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1581
1582 // Data16 instruction prefix
1583 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1584
1585 // Repeat string operation instruction prefixes
1586 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1587 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1588 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1589 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1590 // Repeat while not equal (used with CMPS and SCAS)
1591 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1592 }
1593
1594
1595 // String manipulation instructions
1596 let SchedRW = [WriteMicrocoded] in {
1597 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1598 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1599 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1600 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1601 }
1602
1603 let SchedRW = [WriteSystem] in {
1604 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1605 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1606 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1607 }
1608
1609 // Flag instructions
1610 let SchedRW = [WriteALU] in {
1611 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1612 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1613 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1614 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1615 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1616 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1617 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1618
1619 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1620 }
1621
1622 // Table lookup instructions
1623 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1624            Sched<[WriteLoad]>;
1625
1626 let SchedRW = [WriteMicrocoded] in {
1627 // ASCII Adjust After Addition
1628 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1629 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1630             Requires<[In32BitMode]>;
1631
1632 // ASCII Adjust AX Before Division
1633 // sets AL, AH and EFLAGS and uses AL and AH
1634 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1635                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1636
1637 // ASCII Adjust AX After Multiply
1638 // sets AL, AH and EFLAGS and uses AL
1639 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1640                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1641
1642 // ASCII Adjust AL After Subtraction - sets
1643 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1644 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1645             Requires<[In32BitMode]>;
1646
1647 // Decimal Adjust AL after Addition
1648 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1649 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1650             Requires<[In32BitMode]>;
1651
1652 // Decimal Adjust AL after Subtraction
1653 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1654 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1655             Requires<[In32BitMode]>;
1656 } // SchedRW
1657
1658 let SchedRW = [WriteSystem] in {
1659 // Check Array Index Against Bounds
1660 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1661                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1662                    Requires<[In32BitMode]>;
1663 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1664                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1665                    Requires<[In32BitMode]>;
1666
1667 // Adjust RPL Field of Segment Selector
1668 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1669                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1670                  Requires<[In32BitMode]>;
1671 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1672                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1673                  Requires<[In32BitMode]>;
1674 } // SchedRW
1675
1676 //===----------------------------------------------------------------------===//
1677 // MOVBE Instructions
1678 //
1679 let Predicates = [HasMOVBE] in {
1680   let SchedRW = [WriteALULd] in {
1681   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1682                     "movbe{w}\t{$src, $dst|$dst, $src}",
1683                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1684                     OpSize, T8;
1685   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1686                     "movbe{l}\t{$src, $dst|$dst, $src}",
1687                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1688                     T8;
1689   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1690                      "movbe{q}\t{$src, $dst|$dst, $src}",
1691                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1692                      T8;
1693   }
1694   let SchedRW = [WriteStore] in {
1695   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1696                     "movbe{w}\t{$src, $dst|$dst, $src}",
1697                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1698                     OpSize, T8;
1699   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1700                     "movbe{l}\t{$src, $dst|$dst, $src}",
1701                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1702                     T8;
1703   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1704                      "movbe{q}\t{$src, $dst|$dst, $src}",
1705                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1706                      T8;
1707   }
1708 }
1709
1710 //===----------------------------------------------------------------------===//
1711 // RDRAND Instruction
1712 //
1713 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1714   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1715                     "rdrand{w}\t$dst",
1716                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1717   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1718                     "rdrand{l}\t$dst",
1719                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1720   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1721                      "rdrand{q}\t$dst",
1722                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1723 }
1724
1725 //===----------------------------------------------------------------------===//
1726 // RDSEED Instruction
1727 //
1728 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1729   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1730                     "rdseed{w}\t$dst",
1731                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize, TB;
1732   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1733                     "rdseed{l}\t$dst",
1734                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, TB;
1735   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1736                      "rdseed{q}\t$dst",
1737                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1738 }
1739
1740 //===----------------------------------------------------------------------===//
1741 // LZCNT Instruction
1742 //
1743 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1744   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1745                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1746                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1747                     OpSize;
1748   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1749                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1750                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1751                      (implicit EFLAGS)]>, XS, OpSize;
1752
1753   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1754                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1755                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1756   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1757                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1758                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1759                      (implicit EFLAGS)]>, XS;
1760
1761   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1762                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1763                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1764                      XS;
1765   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1766                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1767                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1768                       (implicit EFLAGS)]>, XS;
1769 }
1770
1771 //===----------------------------------------------------------------------===//
1772 // BMI Instructions
1773 //
1774 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1775   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1776                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1777                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1778                     OpSize;
1779   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1780                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1781                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1782                      (implicit EFLAGS)]>, XS, OpSize;
1783
1784   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1785                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1786                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1787   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1788                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1789                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1790                      (implicit EFLAGS)]>, XS;
1791
1792   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1793                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1794                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1795                      XS;
1796   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1797                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1798                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1799                       (implicit EFLAGS)]>, XS;
1800 }
1801
1802 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1803                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1804                   PatFrag ld_frag> {
1805   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1806              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1807              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1808   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1809              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1810              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1811              T8, VEX_4V;
1812 }
1813
1814 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1815   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1816                         X86blsr, loadi32>;
1817   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1818                         X86blsr, loadi64>, VEX_W;
1819   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1820                           X86blsmsk, loadi32>;
1821   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1822                           X86blsmsk, loadi64>, VEX_W;
1823   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1824                         X86blsi, loadi32>;
1825   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1826                         X86blsi, loadi64>, VEX_W;
1827 }
1828
1829 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1830                           X86MemOperand x86memop, Intrinsic Int,
1831                           PatFrag ld_frag> {
1832   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1833              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1834              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1835              T8, VEX_4VOp3;
1836   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1837              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1838              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1839               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1840 }
1841
1842 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1843   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1844                                 int_x86_bmi_bextr_32, loadi32>;
1845   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1846                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1847 }
1848
1849 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1850   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1851                                int_x86_bmi_bzhi_32, loadi32>;
1852   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1853                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1854 }
1855
1856 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1857                          X86MemOperand x86memop, Intrinsic Int,
1858                          PatFrag ld_frag> {
1859   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1860              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1861              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1862              VEX_4V;
1863   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1864              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1865              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1866 }
1867
1868 let Predicates = [HasBMI2] in {
1869   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1870                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1871   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1872                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1873   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1874                                int_x86_bmi_pext_32, loadi32>, T8XS;
1875   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1876                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1877 }
1878
1879 //===----------------------------------------------------------------------===//
1880 // Subsystems.
1881 //===----------------------------------------------------------------------===//
1882
1883 include "X86InstrArithmetic.td"
1884 include "X86InstrCMovSetCC.td"
1885 include "X86InstrExtension.td"
1886 include "X86InstrControl.td"
1887 include "X86InstrShiftRotate.td"
1888
1889 // X87 Floating Point Stack.
1890 include "X86InstrFPStack.td"
1891
1892 // SIMD support (SSE, MMX and AVX)
1893 include "X86InstrFragmentsSIMD.td"
1894
1895 // FMA - Fused Multiply-Add support (requires FMA)
1896 include "X86InstrFMA.td"
1897
1898 // XOP
1899 include "X86InstrXOP.td"
1900
1901 // SSE, MMX and 3DNow! vector support.
1902 include "X86InstrSSE.td"
1903 include "X86InstrAVX512.td"
1904 include "X86InstrMMX.td"
1905 include "X86Instr3DNow.td"
1906
1907 include "X86InstrVMX.td"
1908 include "X86InstrSVM.td"
1909
1910 include "X86InstrTSX.td"
1911
1912 // System instructions.
1913 include "X86InstrSystem.td"
1914
1915 // Compiler Pseudo Instructions and Pat Patterns
1916 include "X86InstrCompiler.td"
1917
1918 //===----------------------------------------------------------------------===//
1919 // Assembler Mnemonic Aliases
1920 //===----------------------------------------------------------------------===//
1921
1922 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
1923 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
1924
1925 def : MnemonicAlias<"cbw",  "cbtw", "att">;
1926 def : MnemonicAlias<"cwde", "cwtl", "att">;
1927 def : MnemonicAlias<"cwd",  "cwtd", "att">;
1928 def : MnemonicAlias<"cdq",  "cltd", "att">;
1929 def : MnemonicAlias<"cdqe", "cltq", "att">;
1930 def : MnemonicAlias<"cqo",  "cqto", "att">;
1931
1932 // lret maps to lretl, it is not ambiguous with lretq.
1933 def : MnemonicAlias<"lret", "lretl", "att">;
1934
1935 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[In32BitMode]>;
1936 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
1937
1938 def : MnemonicAlias<"loopz",  "loope",  "att">;
1939 def : MnemonicAlias<"loopnz", "loopne", "att">;
1940
1941 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
1942 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
1943 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
1944 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
1945 def : MnemonicAlias<"popfd", "popfl", "att">;
1946
1947 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1948 // all modes.  However: "push (addr)" and "push $42" should default to
1949 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1950 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
1951 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
1952 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
1953 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
1954 def : MnemonicAlias<"pushfd", "pushfl", "att">;
1955
1956 def : MnemonicAlias<"popad",   "popa", "intel">, Requires<[In32BitMode]>;
1957 def : MnemonicAlias<"pushad",  "pusha", "intel">, Requires<[In32BitMode]>;
1958
1959 def : MnemonicAlias<"repe",  "rep",   "att">;
1960 def : MnemonicAlias<"repz",  "rep",   "att">;
1961 def : MnemonicAlias<"repnz", "repne", "att">;
1962
1963 def : MnemonicAlias<"retl", "ret", "att">, Requires<[In32BitMode]>;
1964 def : MnemonicAlias<"retq", "ret", "att">, Requires<[In64BitMode]>;
1965
1966 def : MnemonicAlias<"salb", "shlb", "att">;
1967 def : MnemonicAlias<"salw", "shlw", "att">;
1968 def : MnemonicAlias<"sall", "shll", "att">;
1969 def : MnemonicAlias<"salq", "shlq", "att">;
1970
1971 def : MnemonicAlias<"smovb", "movsb", "att">;
1972 def : MnemonicAlias<"smovw", "movsw", "att">;
1973 def : MnemonicAlias<"smovl", "movsl", "att">;
1974 def : MnemonicAlias<"smovq", "movsq", "att">;
1975
1976 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
1977 def : MnemonicAlias<"verrw", "verr", "att">;
1978
1979 // System instruction aliases.
1980 def : MnemonicAlias<"iret",    "iretl",    "att">;
1981 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
1982 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
1983
1984 def : MnemonicAlias<"lgdtl", "lgdt", "att">, Requires<[In32BitMode]>;
1985 def : MnemonicAlias<"lgdtq", "lgdt", "att">, Requires<[In64BitMode]>;
1986 def : MnemonicAlias<"lidtl", "lidt", "att">, Requires<[In32BitMode]>;
1987 def : MnemonicAlias<"lidtq", "lidt", "att">, Requires<[In64BitMode]>;
1988 def : MnemonicAlias<"sgdtl", "sgdt", "att">, Requires<[In32BitMode]>;
1989 def : MnemonicAlias<"sgdtq", "sgdt", "att">, Requires<[In64BitMode]>;
1990 def : MnemonicAlias<"sidtl", "sidt", "att">, Requires<[In32BitMode]>;
1991 def : MnemonicAlias<"sidtq", "sidt", "att">, Requires<[In64BitMode]>;
1992
1993
1994 // Floating point stack aliases.
1995 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
1996 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
1997 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
1998 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
1999 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2000 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2001 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2002 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2003 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2004 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2005 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2006 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2007 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2008 def : MnemonicAlias<"fwait",    "wait",     "att">;
2009
2010
2011 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2012                     string VariantName>
2013   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2014                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2015
2016 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2017 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2018 /// example "setz" -> "sete".
2019 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2020                                         string V = ""> {
2021   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2022   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2023   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2024   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2025   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2026   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2027   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2028   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2029   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2030   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2031
2032   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2033   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2034   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2035   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2036 }
2037
2038 // Aliases for set<CC>
2039 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2040 // Aliases for j<CC>
2041 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2042 // Aliases for cmov<CC>{w,l,q}
2043 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2044 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2045 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2046 // No size suffix for intel-style asm.
2047 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2048
2049
2050 //===----------------------------------------------------------------------===//
2051 // Assembler Instruction Aliases
2052 //===----------------------------------------------------------------------===//
2053
2054 // aad/aam default to base 10 if no operand is specified.
2055 def : InstAlias<"aad", (AAD8i8 10)>;
2056 def : InstAlias<"aam", (AAM8i8 10)>;
2057
2058 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2059 // Likewise for btc/btr/bts.
2060 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2061                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2062 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2063                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2064 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2065                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2066 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2067                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2068
2069 // clr aliases.
2070 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2071 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2072 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2073 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2074
2075 // div and idiv aliases for explicit A register.
2076 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2077 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2078 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2079 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2080 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2081 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2082 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2083 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2084 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2085 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2086 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2087 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2088 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2089 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2090 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2091 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2092
2093
2094
2095 // Various unary fpstack operations default to operating on on ST1.
2096 // For example, "fxch" -> "fxch %st(1)"
2097 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2098 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2099 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2100 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2101 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2102 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2103 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2104 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2105 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2106 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2107 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2108 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2109 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2110 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2111 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2112
2113 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2114 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2115 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2116 // gas.
2117 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2118  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2119                  (Inst RST:$op), EmitAlias>;
2120  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2121                  (Inst ST0), EmitAlias>;
2122 }
2123
2124 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2125 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2126 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2127 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2128 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2129 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2130 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2131 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2132 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2133 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2134 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2135 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2136 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2137 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2138 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2139 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2140
2141
2142 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2143 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2144 // solely because gas supports it.
2145 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2146 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2147 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2148 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2149 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2150 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2151
2152 // We accept "fnstsw %eax" even though it only writes %ax.
2153 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2154 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2155 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2156
2157 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2158 // this is compatible with what GAS does.
2159 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2160 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2161 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2162 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2163
2164 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2165 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2166 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2167 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2168 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2169 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2170 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2171
2172 // inb %dx -> inb %al, %dx
2173 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2174 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2175 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2176 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2177 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2178 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2179
2180
2181 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2182 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2183 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2184 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2185 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2186 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2187 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2188
2189 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2190 // the move.  All segment/mem forms are equivalent, this has the shortest
2191 // encoding.
2192 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2193 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2194
2195 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2196 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2197
2198 // Match 'movq GR64, MMX' as an alias for movd.
2199 def : InstAlias<"movq $src, $dst",
2200                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2201 def : InstAlias<"movq $src, $dst",
2202                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2203
2204 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2205 // alias for movsl. (as in rep; movsd)
2206 def : InstAlias<"movsd", (MOVSD), 0>;
2207
2208 // movsx aliases
2209 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2210 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2211 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2212 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2213 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2214 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2215 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2216
2217 // movzx aliases
2218 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2219 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2220 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2221 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2222 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2223 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2224 // Note: No GR32->GR64 movzx form.
2225
2226 // outb %dx -> outb %al, %dx
2227 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2228 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2229 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2230 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2231 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2232 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2233
2234 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2235 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2236 // errors, since its encoding is the most compact.
2237 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2238
2239 // shld/shrd op,op -> shld op, op, CL
2240 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2241 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2242 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2243 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2244 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2245 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2246
2247 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2248 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2249 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2250 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2251 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2252 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2253
2254 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2255  *  matching a fixed immediate like $1.
2256 // "shl X, $1" is an alias for "shl X".
2257 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2258  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2259                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2260  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2261                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2262  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2263                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2264  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2265                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2266  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2267                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2268  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2269                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2270  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2271                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2272  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2273                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2274 }
2275
2276 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2277 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2278 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2279 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2280 FIXME */
2281
2282 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2283 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2284 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2285 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2286 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2287
2288 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2289 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2290 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2291 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2292 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2293
2294 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2295 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2296 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2297 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2298 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;