lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251
 252 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 253 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 254 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 255 def X86bzhi   : SDNode<"X86ISD::BZHI",   SDTIntShiftOp>;
 256 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntShiftOp>;
 257
 258 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 259
 260 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 261                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 262
 263 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 264                           [SDNPHasChain]>;
 265
 266 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 267                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 268
 269 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 270                         [SDNPHasChain, SDNPOutGlue]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // X86 Operand Definitions.
 274 //
 275
 276 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 277 // the index operand of an address, to conform to x86 encoding restrictions.
 278 def ptr_rc_nosp : PointerLikeRegClass<1>;
 279
 280 // *mem - Operand definitions for the funky X86 addressing mode operands.
 281 //
 282 def X86MemAsmOperand : AsmOperandClass {
 283  let Name = "Mem";
 284 }
 285 def X86Mem8AsmOperand : AsmOperandClass {
 286   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem16AsmOperand : AsmOperandClass {
 289   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem32AsmOperand : AsmOperandClass {
 292   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem64AsmOperand : AsmOperandClass {
 295   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem80AsmOperand : AsmOperandClass {
 298   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem128AsmOperand : AsmOperandClass {
 301   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem256AsmOperand : AsmOperandClass {
 304   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 305 }
 306 def X86Mem512AsmOperand : AsmOperandClass {
 307   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 308 }
 309
 310 // Gather mem operands
 311 def X86MemVX32Operand : AsmOperandClass {
 312   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVY32Operand : AsmOperandClass {
 315   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVZ32Operand : AsmOperandClass {
 318   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVX64Operand : AsmOperandClass {
 321   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVY64Operand : AsmOperandClass {
 324   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 325 }
 326 def X86MemVZ64Operand : AsmOperandClass {
 327   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86MemOffs8AsmOperand : AsmOperandClass {
 449   let Name = "MemOffs8";
 450   let RenderMethod = "addMemOffsOperands";
 451   let SuperClasses = [X86Mem8AsmOperand];
 452 }
 453 def X86MemOffs16AsmOperand : AsmOperandClass {
 454   let Name = "MemOffs16";
 455   let RenderMethod = "addMemOffsOperands";
 456   let SuperClasses = [X86Mem16AsmOperand];
 457 }
 458 def X86MemOffs32AsmOperand : AsmOperandClass {
 459   let Name = "MemOffs32";
 460   let RenderMethod = "addMemOffsOperands";
 461   let SuperClasses = [X86Mem32AsmOperand];
 462 }
 463 def X86MemOffs64AsmOperand : AsmOperandClass {
 464   let Name = "MemOffs64";
 465   let RenderMethod = "addMemOffsOperands";
 466   let SuperClasses = [X86Mem64AsmOperand];
 467 }
 468
 469 let OperandType = "OPERAND_MEMORY" in {
 470 def offset8 : Operand<i64> {
 471   let ParserMatchClass = X86MemOffs8AsmOperand;
 472   let PrintMethod = "printMemOffs8"; }
 473 def offset16 : Operand<i64> {
 474   let ParserMatchClass = X86MemOffs16AsmOperand;
 475   let PrintMethod = "printMemOffs16"; }
 476 def offset32 : Operand<i64> {
 477   let ParserMatchClass = X86MemOffs32AsmOperand;
 478   let PrintMethod = "printMemOffs32"; }
 479 def offset64 : Operand<i64> {
 480   let ParserMatchClass = X86MemOffs64AsmOperand;
 481   let PrintMethod = "printMemOffs64"; }
 482 }
 483
 484
 485 def SSECC : Operand<i8> {
 486   let PrintMethod = "printSSECC";
 487   let OperandType = "OPERAND_IMMEDIATE";
 488 }
 489
 490 def AVXCC : Operand<i8> {
 491   let PrintMethod = "printAVXCC";
 492   let OperandType = "OPERAND_IMMEDIATE";
 493 }
 494
 495 class ImmSExtAsmOperandClass : AsmOperandClass {
 496   let SuperClasses = [ImmAsmOperand];
 497   let RenderMethod = "addImmOperands";
 498 }
 499
 500 class ImmZExtAsmOperandClass : AsmOperandClass {
 501   let SuperClasses = [ImmAsmOperand];
 502   let RenderMethod = "addImmOperands";
 503 }
 504
 505 // Sign-extended immediate classes. We don't need to define the full lattice
 506 // here because there is no instruction with an ambiguity between ImmSExti64i32
 507 // and ImmSExti32i8.
 508 //
 509 // The strange ranges come from the fact that the assembler always works with
 510 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 511 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 512
 513 // [0, 0x7FFFFFFF]                                            |
 514 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 515 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 516   let Name = "ImmSExti64i32";
 517 }
 518
 519 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 520 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 521 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 522   let Name = "ImmSExti16i8";
 523   let SuperClasses = [ImmSExti64i32AsmOperand];
 524 }
 525
 526 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 527 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 528 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 529   let Name = "ImmSExti32i8";
 530 }
 531
 532 // [0, 0x000000FF]
 533 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 534   let Name = "ImmZExtu32u8";
 535 }
 536
 537
 538 // [0, 0x0000007F]                                            |
 539 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 540 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 541   let Name = "ImmSExti64i8";
 542   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 543                       ImmSExti64i32AsmOperand];
 544 }
 545
 546 // A couple of more descriptive operand definitions.
 547 // 16-bits but only 8 bits are significant.
 548 def i16i8imm  : Operand<i16> {
 549   let ParserMatchClass = ImmSExti16i8AsmOperand;
 550   let OperandType = "OPERAND_IMMEDIATE";
 551 }
 552 // 32-bits but only 8 bits are significant.
 553 def i32i8imm  : Operand<i32> {
 554   let ParserMatchClass = ImmSExti32i8AsmOperand;
 555   let OperandType = "OPERAND_IMMEDIATE";
 556 }
 557 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 558 def u32u8imm  : Operand<i32> {
 559   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 560   let OperandType = "OPERAND_IMMEDIATE";
 561 }
 562
 563 // 64-bits but only 32 bits are significant.
 564 def i64i32imm  : Operand<i64> {
 565   let ParserMatchClass = ImmSExti64i32AsmOperand;
 566   let OperandType = "OPERAND_IMMEDIATE";
 567 }
 568
 569 // 64-bits but only 32 bits are significant, and those bits are treated as being
 570 // pc relative.
 571 def i64i32imm_pcrel : Operand<i64> {
 572   let PrintMethod = "printPCRelImm";
 573   let ParserMatchClass = X86AbsMemAsmOperand;
 574   let OperandType = "OPERAND_PCREL";
 575 }
 576
 577 // 64-bits but only 8 bits are significant.
 578 def i64i8imm   : Operand<i64> {
 579   let ParserMatchClass = ImmSExti64i8AsmOperand;
 580   let OperandType = "OPERAND_IMMEDIATE";
 581 }
 582
 583 def lea64_32mem : Operand<i32> {
 584   let PrintMethod = "printi32mem";
 585   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 586   let ParserMatchClass = X86MemAsmOperand;
 587 }
 588
 589 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 590 def lea64mem : Operand<i64> {
 591   let PrintMethod = "printi64mem";
 592   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 593   let ParserMatchClass = X86MemAsmOperand;
 594 }
 595
 596
 597 //===----------------------------------------------------------------------===//
 598 // X86 Complex Pattern Definitions.
 599 //
 600
 601 // Define X86 specific addressing mode.
 602 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 603 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 604                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 605                                []>;
 606 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 607 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 608                                   [add, sub, mul, X86mul_imm, shl, or,
 609                                    frameindex, X86WrapperRIP],
 610                                   []>;
 611
 612 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 613                                [tglobaltlsaddr], []>;
 614
 615 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 616                                [tglobaltlsaddr], []>;
 617
 618 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 619                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 620                          X86WrapperRIP], []>;
 621
 622 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 623                                [tglobaltlsaddr], []>;
 624
 625 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 626                                [tglobaltlsaddr], []>;
 627
 628 //===----------------------------------------------------------------------===//
 629 // X86 Instruction Predicate Definitions.
 630 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 631 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 632
 633 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 634 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 635 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 636 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 637 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 638 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 639 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 640 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 641 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 642 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 643 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 644 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 645 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 646 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 647 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 648 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 649 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 650 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 651 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 652 def HasAVX512      : Predicate<"Subtarget->hasAVX512()">;
 653 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 654 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 655 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 656 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 657 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 658 def HasEMI       : Predicate<"Subtarget->hasERI()">;
 659
 660 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 661 def HasAES       : Predicate<"Subtarget->hasAES()">;
 662 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 663 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 664 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 665 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 666 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 667 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 668 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 669 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 670 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 671 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 672 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 673 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 674 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 675 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 676 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 677 def HasADX       : Predicate<"Subtarget->hasADX()">;
 678 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 679 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 680 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 681 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 682 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 683 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 684 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 685 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 686                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 687 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 688                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 689 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 690 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 691 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 692 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 693 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 694 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 695                              "TM.getCodeModel() != CodeModel::Kernel">;
 696 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 697                              "TM.getCodeModel() == CodeModel::Kernel">;
 698 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 699 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 700 def OptForSize   : Predicate<"OptForSize">;
 701 def OptForSpeed  : Predicate<"!OptForSize">;
 702 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 703 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 704 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 705
 706 //===----------------------------------------------------------------------===//
 707 // X86 Instruction Format Definitions.
 708 //
 709
 710 include "X86InstrFormats.td"
 711
 712 //===----------------------------------------------------------------------===//
 713 // Pattern fragments.
 714 //
 715
 716 // X86 specific condition code. These correspond to CondCode in
 717 // X86InstrInfo.h. They must be kept in synch.
 718 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 719 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 720 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 721 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 722 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 723 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 724 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 725 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 726 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 727 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 728 def X86_COND_NO  : PatLeaf<(i8 10)>;
 729 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 730 def X86_COND_NS  : PatLeaf<(i8 12)>;
 731 def X86_COND_O   : PatLeaf<(i8 13)>;
 732 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 733 def X86_COND_S   : PatLeaf<(i8 15)>;
 734
 735 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 736   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 737   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 738   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 739 }
 740
 741 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 742
 743
 744 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 745 // unsigned field.
 746 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 747
 748 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 749   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 750 }]>;
 751
 752 // Helper fragments for loads.
 753 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 754 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 755 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 756   LoadSDNode *LD = cast<LoadSDNode>(N);
 757   ISD::LoadExtType ExtType = LD->getExtensionType();
 758   if (ExtType == ISD::NON_EXTLOAD)
 759     return true;
 760   if (ExtType == ISD::EXTLOAD)
 761     return LD->getAlignment() >= 2 && !LD->isVolatile();
 762   return false;
 763 }]>;
 764
 765 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 766   LoadSDNode *LD = cast<LoadSDNode>(N);
 767   ISD::LoadExtType ExtType = LD->getExtensionType();
 768   if (ExtType == ISD::EXTLOAD)
 769     return LD->getAlignment() >= 2 && !LD->isVolatile();
 770   return false;
 771 }]>;
 772
 773 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 774   LoadSDNode *LD = cast<LoadSDNode>(N);
 775   ISD::LoadExtType ExtType = LD->getExtensionType();
 776   if (ExtType == ISD::NON_EXTLOAD)
 777     return true;
 778   if (ExtType == ISD::EXTLOAD)
 779     return LD->getAlignment() >= 4 && !LD->isVolatile();
 780   return false;
 781 }]>;
 782
 783 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 784 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 785 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 786 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 787 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 788
 789 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 790 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 791 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 792 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 793 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 794 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 795
 796 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 797 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 798 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 799 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 800 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 801 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 802 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 803 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 804 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 805 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 806
 807 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 808 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 809 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 810 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 811 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 812 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 813 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 814 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 815 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 816 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 817
 818
 819 // An 'and' node with a single use.
 820 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 821   return N->hasOneUse();
 822 }]>;
 823 // An 'srl' node with a single use.
 824 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 825   return N->hasOneUse();
 826 }]>;
 827 // An 'trunc' node with a single use.
 828 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 829   return N->hasOneUse();
 830 }]>;
 831
 832 //===----------------------------------------------------------------------===//
 833 // Instruction list.
 834 //
 835
 836 // Nop
 837 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 838   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 839   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 840                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 841   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 842                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 843 }
 844
 845
 846 // Constructing a stack frame.
 847 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 848                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 849
 850 let SchedRW = [WriteALU] in {
 851 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 852 def LEAVE    : I<0xC9, RawFrm,
 853                  (outs), (ins), "leave", [], IIC_LEAVE>,
 854                  Requires<[In32BitMode]>;
 855
 856 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 857 def LEAVE64  : I<0xC9, RawFrm,
 858                  (outs), (ins), "leave", [], IIC_LEAVE>,
 859                  Requires<[In64BitMode]>;
 860 } // SchedRW
 861
 862 //===----------------------------------------------------------------------===//
 863 //  Miscellaneous Instructions.
 864 //
 865
 866 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 867 let mayLoad = 1, SchedRW = [WriteLoad] in {
 868 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 869                 IIC_POP_REG16>, OpSize;
 870 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 871                 IIC_POP_REG>;
 872 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 873                 IIC_POP_REG>, OpSize;
 874 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 875                 IIC_POP_MEM>, OpSize;
 876 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 877                 IIC_POP_REG>;
 878 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 879                 IIC_POP_MEM>;
 880
 881 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 882 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 883                Requires<[In32BitMode]>;
 884 } // mayLoad, SchedRW
 885
 886 let mayStore = 1, SchedRW = [WriteStore] in {
 887 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 888                  IIC_PUSH_REG>, OpSize;
 889 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 890                  IIC_PUSH_REG>;
 891 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 892                  IIC_PUSH_REG>, OpSize;
 893 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 894                  IIC_PUSH_MEM>,
 895   OpSize;
 896 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 897                  IIC_PUSH_REG>;
 898 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 899                  IIC_PUSH_MEM>;
 900
 901 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 902                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 903 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 904                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 905 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 906                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 907
 908 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 909                  OpSize;
 910 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 911                Requires<[In32BitMode]>;
 912
 913 } // mayStore, SchedRW
 914 }
 915
 916 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 917 let mayLoad = 1, SchedRW = [WriteLoad] in {
 918 def POP64r   : I<0x58, AddRegFrm,
 919                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 920 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 921                 IIC_POP_REG>;
 922 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
 923                 IIC_POP_MEM>;
 924 } // mayLoad, SchedRW
 925 let mayStore = 1, SchedRW = [WriteStore] in {
 926 def PUSH64r  : I<0x50, AddRegFrm,
 927                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 928 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 929                  IIC_PUSH_REG>;
 930 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 931                  IIC_PUSH_MEM>;
 932 } // mayStore, SchedRW
 933 }
 934
 935 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 936     SchedRW = [WriteStore] in {
 937 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 938                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 939 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 940                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 941 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 942                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 943 }
 944
 945 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 946 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 947                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 948 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 949 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 950                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 951
 952 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 953     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 954 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 955                Requires<[In32BitMode]>;
 956 }
 957 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 958     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 959 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 960                Requires<[In32BitMode]>;
 961 }
 962
 963 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 964 // GR32 = bswap GR32
 965 def BSWAP32r : I<0xC8, AddRegFrm,
 966                  (outs GR32:$dst), (ins GR32:$src),
 967                  "bswap{l}\t$dst",
 968                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 969
 970 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 971                   "bswap{q}\t$dst",
 972                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 973 } // Constraints = "$src = $dst", SchedRW
 974
 975 // Bit scan instructions.
 976 let Defs = [EFLAGS] in {
 977 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 978                  "bsf{w}\t{$src, $dst|$dst, $src}",
 979                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 980                   IIC_BIT_SCAN_REG>, TB, OpSize, Sched<[WriteShift]>;
 981 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 982                  "bsf{w}\t{$src, $dst|$dst, $src}",
 983                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 984                   IIC_BIT_SCAN_MEM>, TB, OpSize, Sched<[WriteShiftLd]>;
 985 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 986                  "bsf{l}\t{$src, $dst|$dst, $src}",
 987                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
 988                  IIC_BIT_SCAN_REG>, TB,
 989                Sched<[WriteShift]>;
 990 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 991                  "bsf{l}\t{$src, $dst|$dst, $src}",
 992                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 993                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
 994 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 995                   "bsf{q}\t{$src, $dst|$dst, $src}",
 996                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 997                   IIC_BIT_SCAN_REG>, TB, Sched<[WriteShift]>;
 998 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 999                   "bsf{q}\t{$src, $dst|$dst, $src}",
1000                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1001                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1002
1003 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1004                  "bsr{w}\t{$src, $dst|$dst, $src}",
1005                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1006                  IIC_BIT_SCAN_REG>,
1007                  TB, OpSize, Sched<[WriteShift]>;
1008 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1009                  "bsr{w}\t{$src, $dst|$dst, $src}",
1010                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1011                  IIC_BIT_SCAN_MEM>, TB,
1012                  OpSize, Sched<[WriteShiftLd]>;
1013 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1014                  "bsr{l}\t{$src, $dst|$dst, $src}",
1015                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1016                  IIC_BIT_SCAN_REG>, TB,
1017                Sched<[WriteShift]>;
1018 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1019                  "bsr{l}\t{$src, $dst|$dst, $src}",
1020                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1021                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1022 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1023                   "bsr{q}\t{$src, $dst|$dst, $src}",
1024                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BIT_SCAN_REG>, TB,
1025                Sched<[WriteShift]>;
1026 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1027                   "bsr{q}\t{$src, $dst|$dst, $src}",
1028                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1029                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1030 } // Defs = [EFLAGS]
1031
1032 let SchedRW = [WriteMicrocoded] in {
1033 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1034 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1035 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
1036 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
1037 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
1038 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
1039 }
1040
1041 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1042 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1043 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
1044 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1045 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
1046 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1047 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
1048 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1049 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
1050
1051 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
1052 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
1053 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
1054 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
1055
1056 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
1057 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
1058 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
1059 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
1060 } // SchedRW
1061
1062 //===----------------------------------------------------------------------===//
1063 //  Move Instructions.
1064 //
1065 let SchedRW = [WriteMove] in {
1066 let neverHasSideEffects = 1 in {
1067 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1068                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1069 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1070                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1071 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1072                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1073 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1074                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1075 }
1076
1077 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1078 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1079                    "mov{b}\t{$src, $dst|$dst, $src}",
1080                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1081 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1082                    "mov{w}\t{$src, $dst|$dst, $src}",
1083                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1084 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1085                    "mov{l}\t{$src, $dst|$dst, $src}",
1086                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1087 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1088                     "movabs{q}\t{$src, $dst|$dst, $src}",
1089                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1090 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1091                       "mov{q}\t{$src, $dst|$dst, $src}",
1092                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1093 }
1094 } // SchedRW
1095
1096 let SchedRW = [WriteStore] in {
1097 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1098                    "mov{b}\t{$src, $dst|$dst, $src}",
1099                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1100 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1101                    "mov{w}\t{$src, $dst|$dst, $src}",
1102                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1103 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1104                    "mov{l}\t{$src, $dst|$dst, $src}",
1105                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1106 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1107                       "mov{q}\t{$src, $dst|$dst, $src}",
1108                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1109 } // SchedRW
1110
1111 let hasSideEffects = 0 in {
1112
1113 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1114 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1115 let SchedRW = [WriteALU] in {
1116 let mayLoad = 1 in {
1117 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1118                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1119                    Requires<[In32BitMode]>;
1120 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1121                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>, OpSize,
1122                      Requires<[In32BitMode]>;
1123 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1124                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1125                      Requires<[In32BitMode]>;
1126 }
1127 let mayStore = 1 in {
1128 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1129                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1130                   Requires<[In32BitMode]>;
1131 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1132                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>, OpSize,
1133                      Requires<[In32BitMode]>;
1134 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1135                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1136                      Requires<[In32BitMode]>;
1137 }
1138 }
1139
1140 // These forms all have full 64-bit absolute addresses in their instructions
1141 // and use the movabs mnemonic to indicate this specific form.
1142 let mayLoad = 1 in {
1143 def MOV64o8a : RIi64_NOREX<0xA0, RawFrm, (outs), (ins offset8:$src),
1144                      "movabs{b}\t{$src, %al|al, $src}", []>,
1145                      Requires<[In64BitMode]>;
1146 def MOV64o16a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset16:$src),
1147                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize,
1148                      Requires<[In64BitMode]>;
1149 def MOV64o32a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset32:$src),
1150                      "movabs{l}\t{$src, %eax|eax, $src}", []>,
1151                      Requires<[In64BitMode]>;
1152 def MOV64o64a : RIi64<0xA1, RawFrm, (outs), (ins offset64:$src),
1153                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1154                      Requires<[In64BitMode]>;
1155 }
1156
1157 let mayStore = 1 in {
1158 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrm, (outs offset8:$dst), (ins),
1159                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1160                      Requires<[In64BitMode]>;
1161 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrm, (outs offset16:$dst), (ins),
1162                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize,
1163                      Requires<[In64BitMode]>;
1164 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrm, (outs offset32:$dst), (ins),
1165                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>,
1166                      Requires<[In64BitMode]>;
1167 def MOV64ao64 : RIi64<0xA3, RawFrm, (outs offset64:$dst), (ins),
1168                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1169                      Requires<[In64BitMode]>;
1170 }
1171 } // hasSideEffects = 0
1172
1173 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1174 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1175                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1176 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1177                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1178 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1179                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1180 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1181                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1182 }
1183
1184 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1185 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1186                 "mov{b}\t{$src, $dst|$dst, $src}",
1187                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1188 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1189                 "mov{w}\t{$src, $dst|$dst, $src}",
1190                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1191 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1192                 "mov{l}\t{$src, $dst|$dst, $src}",
1193                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1194 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1195                  "mov{q}\t{$src, $dst|$dst, $src}",
1196                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1197 }
1198
1199 let SchedRW = [WriteStore] in {
1200 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1201                 "mov{b}\t{$src, $dst|$dst, $src}",
1202                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1203 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1204                 "mov{w}\t{$src, $dst|$dst, $src}",
1205                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1206 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1207                 "mov{l}\t{$src, $dst|$dst, $src}",
1208                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1209 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1210                  "mov{q}\t{$src, $dst|$dst, $src}",
1211                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1212 } // SchedRW
1213
1214 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1215 // that they can be used for copying and storing h registers, which can't be
1216 // encoded when a REX prefix is present.
1217 let isCodeGenOnly = 1 in {
1218 let neverHasSideEffects = 1 in
1219 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1220                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1221                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1222                    Sched<[WriteMove]>;
1223 let mayStore = 1, neverHasSideEffects = 1 in
1224 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1225                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1226                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1227                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1228 let mayLoad = 1, neverHasSideEffects = 1,
1229     canFoldAsLoad = 1, isReMaterializable = 1 in
1230 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1231                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1232                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1233                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1234 }
1235
1236
1237 // Condition code ops, incl. set if equal/not equal/...
1238 let SchedRW = [WriteALU] in {
1239 let Defs = [EFLAGS], Uses = [AH] in
1240 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1241                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1242 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1243 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1244                 IIC_AHF>;  // AH = flags
1245 } // SchedRW
1246
1247 //===----------------------------------------------------------------------===//
1248 // Bit tests instructions: BT, BTS, BTR, BTC.
1249
1250 let Defs = [EFLAGS] in {
1251 let SchedRW = [WriteALU] in {
1252 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1253                "bt{w}\t{$src2, $src1|$src1, $src2}",
1254                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1255                OpSize, TB;
1256 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1257                "bt{l}\t{$src2, $src1|$src1, $src2}",
1258                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1259 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1260                "bt{q}\t{$src2, $src1|$src1, $src2}",
1261                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1262 } // SchedRW
1263
1264 // Unlike with the register+register form, the memory+register form of the
1265 // bt instruction does not ignore the high bits of the index. From ISel's
1266 // perspective, this is pretty bizarre. Make these instructions disassembly
1267 // only for now.
1268
1269 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1270   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1271                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1272   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1273   //                (implicit EFLAGS)]
1274                  [], IIC_BT_MR
1275                  >, OpSize, TB, Requires<[FastBTMem]>;
1276   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1277                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1278   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1279   //                (implicit EFLAGS)]
1280                  [], IIC_BT_MR
1281                  >, TB, Requires<[FastBTMem]>;
1282   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1283                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1284   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1285   //                (implicit EFLAGS)]
1286                   [], IIC_BT_MR
1287                   >, TB;
1288 }
1289
1290 let SchedRW = [WriteALU] in {
1291 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1292                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1293                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1294                 IIC_BT_RI>, OpSize, TB;
1295 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1296                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1297                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1298                 IIC_BT_RI>, TB;
1299 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1300                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1301                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1302                 IIC_BT_RI>, TB;
1303 } // SchedRW
1304
1305 // Note that these instructions don't need FastBTMem because that
1306 // only applies when the other operand is in a register. When it's
1307 // an immediate, bt is still fast.
1308 let SchedRW = [WriteALU] in {
1309 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1310                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1311                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1312                  ], IIC_BT_MI>, OpSize, TB;
1313 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1314                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1315                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1316                  ], IIC_BT_MI>, TB;
1317 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1318                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1319                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1320                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1321 } // SchedRW
1322
1323 let hasSideEffects = 0 in {
1324 let SchedRW = [WriteALU] in {
1325 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1326                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1327                 OpSize, TB;
1328 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1329                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1330 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1331                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1332 } // SchedRW
1333
1334 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1335 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1336                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1337                 OpSize, TB;
1338 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1339                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1340 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1341                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1342 }
1343
1344 let SchedRW = [WriteALU] in {
1345 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1346                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1347                     OpSize, TB;
1348 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1349                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1350 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1351                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1352 } // SchedRW
1353
1354 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1355 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1356                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1357                     OpSize, TB;
1358 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1359                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1360 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1361                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1362 }
1363
1364 let SchedRW = [WriteALU] in {
1365 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1366                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1367                 OpSize, TB;
1368 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1369                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1370 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1371                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1372 } // SchedRW
1373
1374 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1375 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1376                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1377                 OpSize, TB;
1378 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1379                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1380 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1381                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1382 }
1383
1384 let SchedRW = [WriteALU] in {
1385 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1386                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1387                     OpSize, TB;
1388 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1389                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1390 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1391                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1392 } // SchedRW
1393
1394 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1395 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1396                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1397                     OpSize, TB;
1398 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1399                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1400 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1401                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1402 }
1403
1404 let SchedRW = [WriteALU] in {
1405 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1406                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1407                 OpSize, TB;
1408 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1409                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1410 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1411                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1412 } // SchedRW
1413
1414 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1415 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1416                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1417                 OpSize, TB;
1418 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1419                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1420 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1421                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1422 }
1423
1424 let SchedRW = [WriteALU] in {
1425 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1426                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1427                     OpSize, TB;
1428 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1429                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1430 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1431                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1432 } // SchedRW
1433
1434 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1435 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1436                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1437                     OpSize, TB;
1438 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1439                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1440 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1441                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1442 }
1443 } // hasSideEffects = 0
1444 } // Defs = [EFLAGS]
1445
1446
1447 //===----------------------------------------------------------------------===//
1448 // Atomic support
1449 //
1450
1451 // Atomic swap. These are just normal xchg instructions. But since a memory
1452 // operand is referenced, the atomicity is ensured.
1453 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1454                        InstrItinClass itin> {
1455   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1456     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1457                       (ins GR8:$val, i8mem:$ptr),
1458                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1459                       [(set
1460                          GR8:$dst,
1461                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1462                       itin>;
1463     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1464                       (ins GR16:$val, i16mem:$ptr),
1465                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1466                       [(set
1467                          GR16:$dst,
1468                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1469                       itin>, OpSize;
1470     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1471                       (ins GR32:$val, i32mem:$ptr),
1472                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1473                       [(set
1474                          GR32:$dst,
1475                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1476                       itin>;
1477     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1478                        (ins GR64:$val, i64mem:$ptr),
1479                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1480                        [(set
1481                          GR64:$dst,
1482                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1483                        itin>;
1484   }
1485 }
1486
1487 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1488
1489 // Swap between registers.
1490 let SchedRW = [WriteALU] in {
1491 let Constraints = "$val = $dst" in {
1492 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1493                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1494 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1495                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1496 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1497                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1498 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1499                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1500 }
1501
1502 // Swap between EAX and other registers.
1503 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1504                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize;
1505 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1506                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1507                   Requires<[In32BitMode]>;
1508 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1509 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1510 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1511                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1512                    Requires<[In64BitMode]>;
1513 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1514                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1515 } // SchedRW
1516
1517 let SchedRW = [WriteALU] in {
1518 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1519                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1520 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1521                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1522                  OpSize;
1523 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1524                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1525 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1526                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1527 } // SchedRW
1528
1529 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1530 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1531                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1532 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1533                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1534                  OpSize;
1535 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1536                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1537 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1538                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1539
1540 }
1541
1542 let SchedRW = [WriteALU] in {
1543 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1544                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1545                    IIC_CMPXCHG_REG8>, TB;
1546 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1547                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1548                     IIC_CMPXCHG_REG>, TB, OpSize;
1549 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1550                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1551                      IIC_CMPXCHG_REG>, TB;
1552 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1553                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1554                       IIC_CMPXCHG_REG>, TB;
1555 } // SchedRW
1556
1557 let SchedRW = [WriteALULd, WriteRMW] in {
1558 let mayLoad = 1, mayStore = 1 in {
1559 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1560                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1561                      IIC_CMPXCHG_MEM8>, TB;
1562 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1563                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1564                      IIC_CMPXCHG_MEM>, TB, OpSize;
1565 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1566                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1567                      IIC_CMPXCHG_MEM>, TB;
1568 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1569                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1570                       IIC_CMPXCHG_MEM>, TB;
1571 }
1572
1573 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1574 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1575                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1576
1577 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1578 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1579                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1580                     TB, Requires<[HasCmpxchg16b]>;
1581 } // SchedRW
1582
1583
1584 // Lock instruction prefix
1585 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1586
1587 // Rex64 instruction prefix
1588 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1589
1590 // Data16 instruction prefix
1591 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1592
1593 // Repeat string operation instruction prefixes
1594 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1595 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1596 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1597 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1598 // Repeat while not equal (used with CMPS and SCAS)
1599 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1600 }
1601
1602
1603 // String manipulation instructions
1604 let SchedRW = [WriteMicrocoded] in {
1605 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1606 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1607 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1608 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1609 }
1610
1611 let SchedRW = [WriteSystem] in {
1612 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1613 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1614 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1615 }
1616
1617 // Flag instructions
1618 let SchedRW = [WriteALU] in {
1619 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1620 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1621 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1622 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1623 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1624 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1625 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1626
1627 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1628 }
1629
1630 // Table lookup instructions
1631 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1632            Sched<[WriteLoad]>;
1633
1634 let SchedRW = [WriteMicrocoded] in {
1635 // ASCII Adjust After Addition
1636 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1637 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1638             Requires<[In32BitMode]>;
1639
1640 // ASCII Adjust AX Before Division
1641 // sets AL, AH and EFLAGS and uses AL and AH
1642 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1643                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1644
1645 // ASCII Adjust AX After Multiply
1646 // sets AL, AH and EFLAGS and uses AL
1647 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1648                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1649
1650 // ASCII Adjust AL After Subtraction - sets
1651 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1652 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1653             Requires<[In32BitMode]>;
1654
1655 // Decimal Adjust AL after Addition
1656 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1657 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1658             Requires<[In32BitMode]>;
1659
1660 // Decimal Adjust AL after Subtraction
1661 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1662 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1663             Requires<[In32BitMode]>;
1664 } // SchedRW
1665
1666 let SchedRW = [WriteSystem] in {
1667 // Check Array Index Against Bounds
1668 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1669                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1670                    Requires<[In32BitMode]>;
1671 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1672                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1673                    Requires<[In32BitMode]>;
1674
1675 // Adjust RPL Field of Segment Selector
1676 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1677                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1678                  Requires<[In32BitMode]>;
1679 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1680                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1681                  Requires<[In32BitMode]>;
1682 } // SchedRW
1683
1684 //===----------------------------------------------------------------------===//
1685 // MOVBE Instructions
1686 //
1687 let Predicates = [HasMOVBE] in {
1688   let SchedRW = [WriteALULd] in {
1689   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1690                     "movbe{w}\t{$src, $dst|$dst, $src}",
1691                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1692                     OpSize, T8;
1693   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1694                     "movbe{l}\t{$src, $dst|$dst, $src}",
1695                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1696                     T8;
1697   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1698                      "movbe{q}\t{$src, $dst|$dst, $src}",
1699                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1700                      T8;
1701   }
1702   let SchedRW = [WriteStore] in {
1703   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1704                     "movbe{w}\t{$src, $dst|$dst, $src}",
1705                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1706                     OpSize, T8;
1707   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1708                     "movbe{l}\t{$src, $dst|$dst, $src}",
1709                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1710                     T8;
1711   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1712                      "movbe{q}\t{$src, $dst|$dst, $src}",
1713                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1714                      T8;
1715   }
1716 }
1717
1718 //===----------------------------------------------------------------------===//
1719 // RDRAND Instruction
1720 //
1721 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1722   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1723                     "rdrand{w}\t$dst",
1724                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1725   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1726                     "rdrand{l}\t$dst",
1727                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1728   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1729                      "rdrand{q}\t$dst",
1730                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1731 }
1732
1733 //===----------------------------------------------------------------------===//
1734 // RDSEED Instruction
1735 //
1736 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1737   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1738                     "rdseed{w}\t$dst",
1739                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize, TB;
1740   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1741                     "rdseed{l}\t$dst",
1742                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, TB;
1743   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1744                      "rdseed{q}\t$dst",
1745                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1746 }
1747
1748 //===----------------------------------------------------------------------===//
1749 // LZCNT Instruction
1750 //
1751 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1752   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1753                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1754                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1755                     OpSize;
1756   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1757                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1758                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1759                      (implicit EFLAGS)]>, XS, OpSize;
1760
1761   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1762                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1763                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1764   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1765                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1766                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1767                      (implicit EFLAGS)]>, XS;
1768
1769   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1770                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1771                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1772                      XS;
1773   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1774                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1775                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1776                       (implicit EFLAGS)]>, XS;
1777 }
1778
1779 //===----------------------------------------------------------------------===//
1780 // BMI Instructions
1781 //
1782 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1783   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1784                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1785                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1786                     OpSize;
1787   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1788                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1789                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1790                      (implicit EFLAGS)]>, XS, OpSize;
1791
1792   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1793                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1794                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1795   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1796                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1797                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1798                      (implicit EFLAGS)]>, XS;
1799
1800   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1801                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1802                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1803                      XS;
1804   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1805                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1806                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1807                       (implicit EFLAGS)]>, XS;
1808 }
1809
1810 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1811                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1812                   PatFrag ld_frag> {
1813   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1814              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1815              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1816   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1817              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1818              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1819              T8, VEX_4V;
1820 }
1821
1822 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1823   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1824                         X86blsr, loadi32>;
1825   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1826                         X86blsr, loadi64>, VEX_W;
1827   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1828                           X86blsmsk, loadi32>;
1829   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1830                           X86blsmsk, loadi64>, VEX_W;
1831   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1832                         X86blsi, loadi32>;
1833   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1834                         X86blsi, loadi64>, VEX_W;
1835 }
1836
1837 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1838                           X86MemOperand x86memop, Intrinsic Int,
1839                           PatFrag ld_frag> {
1840   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1841              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1842              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1843              T8, VEX_4VOp3;
1844   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1845              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1846              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1847               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1848 }
1849
1850 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1851   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1852                                 int_x86_bmi_bextr_32, loadi32>;
1853   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1854                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1855 }
1856
1857 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1858   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1859                                int_x86_bmi_bzhi_32, loadi32>;
1860   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1861                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1862 }
1863
1864 def : Pat<(X86bzhi GR32:$src1, GR8:$src2),
1865           (BZHI32rr GR32:$src1,
1866                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1867 def : Pat<(X86bzhi (loadi32 addr:$src1), GR8:$src2),
1868           (BZHI32rm addr:$src1,
1869                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1870 def : Pat<(X86bzhi GR64:$src1, GR8:$src2),
1871           (BZHI64rr GR64:$src1,
1872                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1873 def : Pat<(X86bzhi (loadi64 addr:$src1), GR8:$src2),
1874           (BZHI64rm addr:$src1,
1875                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1876
1877 def : Pat<(X86bextr GR32:$src1, GR32:$src2),
1878           (BEXTR32rr GR32:$src1, GR32:$src2)>;
1879 def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
1880           (BEXTR32rm addr:$src1, GR32:$src2)>;
1881 def : Pat<(X86bextr GR64:$src1, GR64:$src2),
1882           (BEXTR64rr GR64:$src1, GR64:$src2)>;
1883 def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
1884           (BEXTR64rm addr:$src1, GR64:$src2)>;
1885
1886 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1887                          X86MemOperand x86memop, Intrinsic Int,
1888                          PatFrag ld_frag> {
1889   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1890              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1891              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1892              VEX_4V;
1893   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1894              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1895              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1896 }
1897
1898 let Predicates = [HasBMI2] in {
1899   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1900                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1901   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1902                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1903   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1904                                int_x86_bmi_pext_32, loadi32>, T8XS;
1905   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1906                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1907 }
1908
1909 //===----------------------------------------------------------------------===//
1910 // Subsystems.
1911 //===----------------------------------------------------------------------===//
1912
1913 include "X86InstrArithmetic.td"
1914 include "X86InstrCMovSetCC.td"
1915 include "X86InstrExtension.td"
1916 include "X86InstrControl.td"
1917 include "X86InstrShiftRotate.td"
1918
1919 // X87 Floating Point Stack.
1920 include "X86InstrFPStack.td"
1921
1922 // SIMD support (SSE, MMX and AVX)
1923 include "X86InstrFragmentsSIMD.td"
1924
1925 // FMA - Fused Multiply-Add support (requires FMA)
1926 include "X86InstrFMA.td"
1927
1928 // XOP
1929 include "X86InstrXOP.td"
1930
1931 // SSE, MMX and 3DNow! vector support.
1932 include "X86InstrSSE.td"
1933 include "X86InstrAVX512.td"
1934 include "X86InstrMMX.td"
1935 include "X86Instr3DNow.td"
1936
1937 include "X86InstrVMX.td"
1938 include "X86InstrSVM.td"
1939
1940 include "X86InstrTSX.td"
1941
1942 // System instructions.
1943 include "X86InstrSystem.td"
1944
1945 // Compiler Pseudo Instructions and Pat Patterns
1946 include "X86InstrCompiler.td"
1947
1948 //===----------------------------------------------------------------------===//
1949 // Assembler Mnemonic Aliases
1950 //===----------------------------------------------------------------------===//
1951
1952 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
1953 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
1954
1955 def : MnemonicAlias<"cbw",  "cbtw", "att">;
1956 def : MnemonicAlias<"cwde", "cwtl", "att">;
1957 def : MnemonicAlias<"cwd",  "cwtd", "att">;
1958 def : MnemonicAlias<"cdq",  "cltd", "att">;
1959 def : MnemonicAlias<"cdqe", "cltq", "att">;
1960 def : MnemonicAlias<"cqo",  "cqto", "att">;
1961
1962 // lret maps to lretl, it is not ambiguous with lretq.
1963 def : MnemonicAlias<"lret", "lretl", "att">;
1964
1965 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[In32BitMode]>;
1966 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
1967
1968 def : MnemonicAlias<"loopz",  "loope",  "att">;
1969 def : MnemonicAlias<"loopnz", "loopne", "att">;
1970
1971 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
1972 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
1973 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
1974 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
1975 def : MnemonicAlias<"popfd", "popfl", "att">;
1976
1977 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
1978 // all modes.  However: "push (addr)" and "push $42" should default to
1979 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
1980 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
1981 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
1982 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
1983 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
1984 def : MnemonicAlias<"pushfd", "pushfl", "att">;
1985
1986 def : MnemonicAlias<"popad",   "popa", "intel">, Requires<[In32BitMode]>;
1987 def : MnemonicAlias<"pushad",  "pusha", "intel">, Requires<[In32BitMode]>;
1988
1989 def : MnemonicAlias<"repe",  "rep",   "att">;
1990 def : MnemonicAlias<"repz",  "rep",   "att">;
1991 def : MnemonicAlias<"repnz", "repne", "att">;
1992
1993 def : MnemonicAlias<"retl", "ret", "att">, Requires<[In32BitMode]>;
1994 def : MnemonicAlias<"retq", "ret", "att">, Requires<[In64BitMode]>;
1995
1996 def : MnemonicAlias<"salb", "shlb", "att">;
1997 def : MnemonicAlias<"salw", "shlw", "att">;
1998 def : MnemonicAlias<"sall", "shll", "att">;
1999 def : MnemonicAlias<"salq", "shlq", "att">;
2000
2001 def : MnemonicAlias<"smovb", "movsb", "att">;
2002 def : MnemonicAlias<"smovw", "movsw", "att">;
2003 def : MnemonicAlias<"smovl", "movsl", "att">;
2004 def : MnemonicAlias<"smovq", "movsq", "att">;
2005
2006 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2007 def : MnemonicAlias<"verrw", "verr", "att">;
2008
2009 // System instruction aliases.
2010 def : MnemonicAlias<"iret",    "iretl",    "att">;
2011 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2012 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2013
2014 def : MnemonicAlias<"lgdtl", "lgdt", "att">, Requires<[In32BitMode]>;
2015 def : MnemonicAlias<"lgdtq", "lgdt", "att">, Requires<[In64BitMode]>;
2016 def : MnemonicAlias<"lidtl", "lidt", "att">, Requires<[In32BitMode]>;
2017 def : MnemonicAlias<"lidtq", "lidt", "att">, Requires<[In64BitMode]>;
2018 def : MnemonicAlias<"sgdtl", "sgdt", "att">, Requires<[In32BitMode]>;
2019 def : MnemonicAlias<"sgdtq", "sgdt", "att">, Requires<[In64BitMode]>;
2020 def : MnemonicAlias<"sidtl", "sidt", "att">, Requires<[In32BitMode]>;
2021 def : MnemonicAlias<"sidtq", "sidt", "att">, Requires<[In64BitMode]>;
2022
2023
2024 // Floating point stack aliases.
2025 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2026 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2027 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2028 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2029 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2030 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2031 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2032 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2033 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2034 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2035 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2036 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2037 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2038 def : MnemonicAlias<"fwait",    "wait",     "att">;
2039
2040
2041 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2042                     string VariantName>
2043   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2044                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2045
2046 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2047 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2048 /// example "setz" -> "sete".
2049 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2050                                         string V = ""> {
2051   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2052   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2053   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2054   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2055   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2056   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2057   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2058   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2059   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2060   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2061
2062   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2063   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2064   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2065   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2066 }
2067
2068 // Aliases for set<CC>
2069 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2070 // Aliases for j<CC>
2071 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2072 // Aliases for cmov<CC>{w,l,q}
2073 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2074 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2075 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2076 // No size suffix for intel-style asm.
2077 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2078
2079
2080 //===----------------------------------------------------------------------===//
2081 // Assembler Instruction Aliases
2082 //===----------------------------------------------------------------------===//
2083
2084 // aad/aam default to base 10 if no operand is specified.
2085 def : InstAlias<"aad", (AAD8i8 10)>;
2086 def : InstAlias<"aam", (AAM8i8 10)>;
2087
2088 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2089 // Likewise for btc/btr/bts.
2090 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2091                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2092 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2093                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2094 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2095                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2096 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2097                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2098
2099 // clr aliases.
2100 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2101 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2102 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2103 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2104
2105 // div and idiv aliases for explicit A register.
2106 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2107 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2108 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2109 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2110 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2111 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2112 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2113 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2114 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2115 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2116 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2117 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2118 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2119 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2120 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2121 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2122
2123
2124
2125 // Various unary fpstack operations default to operating on on ST1.
2126 // For example, "fxch" -> "fxch %st(1)"
2127 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2128 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2129 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2130 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2131 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2132 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2133 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2134 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2135 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2136 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2137 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2138 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2139 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2140 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2141 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2142
2143 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2144 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2145 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2146 // gas.
2147 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2148  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2149                  (Inst RST:$op), EmitAlias>;
2150  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2151                  (Inst ST0), EmitAlias>;
2152 }
2153
2154 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2155 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2156 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2157 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2158 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2159 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2160 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2161 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2162 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2163 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2164 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2165 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2166 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2167 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2168 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2169 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2170
2171
2172 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2173 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2174 // solely because gas supports it.
2175 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2176 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2177 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2178 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2179 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2180 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2181
2182 // We accept "fnstsw %eax" even though it only writes %ax.
2183 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2184 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2185 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2186
2187 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2188 // this is compatible with what GAS does.
2189 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2190 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2191 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2192 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2193
2194 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2195 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2196 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2197 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2198 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2199 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2200 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2201
2202 // inb %dx -> inb %al, %dx
2203 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2204 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2205 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2206 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2207 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2208 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2209
2210
2211 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2212 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2213 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2214 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2215 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2216 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2217 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2218
2219 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2220 // the move.  All segment/mem forms are equivalent, this has the shortest
2221 // encoding.
2222 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2223 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2224
2225 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2226 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2227
2228 // Match 'movq GR64, MMX' as an alias for movd.
2229 def : InstAlias<"movq $src, $dst",
2230                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2231 def : InstAlias<"movq $src, $dst",
2232                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2233
2234 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2235 // alias for movsl. (as in rep; movsd)
2236 def : InstAlias<"movsd", (MOVSD), 0>;
2237
2238 // movsx aliases
2239 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2240 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2241 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2242 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2243 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2244 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2245 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2246
2247 // movzx aliases
2248 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2249 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2250 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2251 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2252 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2253 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2254 // Note: No GR32->GR64 movzx form.
2255
2256 // outb %dx -> outb %al, %dx
2257 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2258 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2259 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2260 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2261 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2262 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2263
2264 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2265 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2266 // errors, since its encoding is the most compact.
2267 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2268
2269 // shld/shrd op,op -> shld op, op, CL
2270 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2271 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2272 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2273 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2274 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2275 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2276
2277 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2278 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2279 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2280 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2281 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2282 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2283
2284 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2285  *  matching a fixed immediate like $1.
2286 // "shl X, $1" is an alias for "shl X".
2287 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2288  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2289                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2290  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2291                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2292  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2293                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2294  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2295                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2296  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2297                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2298  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2299                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2300  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2301                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2302  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2303                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2304 }
2305
2306 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2307 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2308 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2309 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2310 FIXME */
2311
2312 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2313 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2314 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2315 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2316 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2317
2318 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2319 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2320 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2321 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2322 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2323
2324 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2325 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2326 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2327 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2328 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;