lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251
 252 def X86bzhi   : SDNode<"X86ISD::BZHI",   SDTIntShiftOp>;
 253 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 254
 255 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 256
 257 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 258                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 259
 260 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 261                           [SDNPHasChain]>;
 262
 263 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 264                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 265
 266 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 267                         [SDNPHasChain, SDNPOutGlue]>;
 268
 269 //===----------------------------------------------------------------------===//
 270 // X86 Operand Definitions.
 271 //
 272
 273 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 274 // the index operand of an address, to conform to x86 encoding restrictions.
 275 def ptr_rc_nosp : PointerLikeRegClass<1>;
 276
 277 // *mem - Operand definitions for the funky X86 addressing mode operands.
 278 //
 279 def X86MemAsmOperand : AsmOperandClass {
 280  let Name = "Mem";
 281 }
 282 def X86Mem8AsmOperand : AsmOperandClass {
 283   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 284 }
 285 def X86Mem16AsmOperand : AsmOperandClass {
 286   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem32AsmOperand : AsmOperandClass {
 289   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem64AsmOperand : AsmOperandClass {
 292   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem80AsmOperand : AsmOperandClass {
 295   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem128AsmOperand : AsmOperandClass {
 298   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem256AsmOperand : AsmOperandClass {
 301   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem512AsmOperand : AsmOperandClass {
 304   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 305 }
 306
 307 // Gather mem operands
 308 def X86MemVX32Operand : AsmOperandClass {
 309   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 310 }
 311 def X86MemVY32Operand : AsmOperandClass {
 312   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVZ32Operand : AsmOperandClass {
 315   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVX64Operand : AsmOperandClass {
 318   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVY64Operand : AsmOperandClass {
 321   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVZ64Operand : AsmOperandClass {
 324   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 325 }
 326
 327 def X86AbsMemAsmOperand : AsmOperandClass {
 328   let Name = "AbsMem";
 329   let SuperClasses = [X86MemAsmOperand];
 330 }
 331 class X86MemOperand<string printMethod> : Operand<iPTR> {
 332   let PrintMethod = printMethod;
 333   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 334   let ParserMatchClass = X86MemAsmOperand;
 335 }
 336
 337 let OperandType = "OPERAND_MEMORY" in {
 338 def opaque32mem : X86MemOperand<"printopaquemem">;
 339 def opaque48mem : X86MemOperand<"printopaquemem">;
 340 def opaque80mem : X86MemOperand<"printopaquemem">;
 341 def opaque512mem : X86MemOperand<"printopaquemem">;
 342
 343 def i8mem   : X86MemOperand<"printi8mem"> {
 344   let ParserMatchClass = X86Mem8AsmOperand; }
 345 def i16mem  : X86MemOperand<"printi16mem"> {
 346   let ParserMatchClass = X86Mem16AsmOperand; }
 347 def i32mem  : X86MemOperand<"printi32mem"> {
 348   let ParserMatchClass = X86Mem32AsmOperand; }
 349 def i64mem  : X86MemOperand<"printi64mem"> {
 350   let ParserMatchClass = X86Mem64AsmOperand; }
 351 def i128mem : X86MemOperand<"printi128mem"> {
 352   let ParserMatchClass = X86Mem128AsmOperand; }
 353 def i256mem : X86MemOperand<"printi256mem"> {
 354   let ParserMatchClass = X86Mem256AsmOperand; }
 355 def i512mem : X86MemOperand<"printi512mem"> {
 356   let ParserMatchClass = X86Mem512AsmOperand; }
 357 def f32mem  : X86MemOperand<"printf32mem"> {
 358   let ParserMatchClass = X86Mem32AsmOperand; }
 359 def f64mem  : X86MemOperand<"printf64mem"> {
 360   let ParserMatchClass = X86Mem64AsmOperand; }
 361 def f80mem  : X86MemOperand<"printf80mem"> {
 362   let ParserMatchClass = X86Mem80AsmOperand; }
 363 def f128mem : X86MemOperand<"printf128mem"> {
 364   let ParserMatchClass = X86Mem128AsmOperand; }
 365 def f256mem : X86MemOperand<"printf256mem">{
 366   let ParserMatchClass = X86Mem256AsmOperand; }
 367 def f512mem : X86MemOperand<"printf512mem">{
 368   let ParserMatchClass = X86Mem512AsmOperand; }
 369 def v512mem : Operand<iPTR> {
 370   let PrintMethod = "printf512mem";
 371   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 372   let ParserMatchClass = X86Mem512AsmOperand; }
 373
 374 // Gather mem operands
 375 def vx32mem : X86MemOperand<"printi32mem">{
 376   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 377   let ParserMatchClass = X86MemVX32Operand; }
 378 def vy32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVY32Operand; }
 381 def vx64mem : X86MemOperand<"printi64mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVX64Operand; }
 384 def vy64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVY64Operand; }
 387 def vy64xmem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vz32mem : X86MemOperand<"printi32mem">{
 391   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVZ32Operand; }
 393 def vz64mem : X86MemOperand<"printi64mem">{
 394   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ64Operand; }
 396 }
 397
 398 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 399 // plain GR64, so that it doesn't potentially require a REX prefix.
 400 def i8mem_NOREX : Operand<i64> {
 401   let PrintMethod = "printi8mem";
 402   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 403   let ParserMatchClass = X86Mem8AsmOperand;
 404   let OperandType = "OPERAND_MEMORY";
 405 }
 406
 407 // GPRs available for tailcall.
 408 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 409 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 410
 411 // Special i32mem for addresses of load folding tail calls. These are not
 412 // allowed to use callee-saved registers since they must be scheduled
 413 // after callee-saved register are popped.
 414 def i32mem_TC : Operand<i32> {
 415   let PrintMethod = "printi32mem";
 416   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 417                        i32imm, i8imm);
 418   let ParserMatchClass = X86Mem32AsmOperand;
 419   let OperandType = "OPERAND_MEMORY";
 420 }
 421
 422 // Special i64mem for addresses of load folding tail calls. These are not
 423 // allowed to use callee-saved registers since they must be scheduled
 424 // after callee-saved register are popped.
 425 def i64mem_TC : Operand<i64> {
 426   let PrintMethod = "printi64mem";
 427   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 428                        ptr_rc_tailcall, i32imm, i8imm);
 429   let ParserMatchClass = X86Mem64AsmOperand;
 430   let OperandType = "OPERAND_MEMORY";
 431 }
 432
 433 let OperandType = "OPERAND_PCREL",
 434     ParserMatchClass = X86AbsMemAsmOperand,
 435     PrintMethod = "printPCRelImm" in {
 436 def i32imm_pcrel : Operand<i32>;
 437 def i16imm_pcrel : Operand<i16>;
 438
 439 // Branch targets have OtherVT type and print as pc-relative values.
 440 def brtarget : Operand<OtherVT>;
 441 def brtarget8 : Operand<OtherVT>;
 442
 443 }
 444
 445 def X86SrcIdx8Operand : AsmOperandClass {
 446   let Name = "SrcIdx8";
 447   let RenderMethod = "addSrcIdxOperands";
 448   let SuperClasses = [X86Mem8AsmOperand];
 449 }
 450 def X86SrcIdx16Operand : AsmOperandClass {
 451   let Name = "SrcIdx16";
 452   let RenderMethod = "addSrcIdxOperands";
 453   let SuperClasses = [X86Mem16AsmOperand];
 454 }
 455 def X86SrcIdx32Operand : AsmOperandClass {
 456   let Name = "SrcIdx32";
 457   let RenderMethod = "addSrcIdxOperands";
 458   let SuperClasses = [X86Mem32AsmOperand];
 459 }
 460 def X86SrcIdx64Operand : AsmOperandClass {
 461   let Name = "SrcIdx64";
 462   let RenderMethod = "addSrcIdxOperands";
 463   let SuperClasses = [X86Mem64AsmOperand];
 464 }
 465 def X86DstIdx8Operand : AsmOperandClass {
 466   let Name = "DstIdx8";
 467   let RenderMethod = "addDstIdxOperands";
 468   let SuperClasses = [X86Mem8AsmOperand];
 469 }
 470 def X86DstIdx16Operand : AsmOperandClass {
 471   let Name = "DstIdx16";
 472   let RenderMethod = "addDstIdxOperands";
 473   let SuperClasses = [X86Mem16AsmOperand];
 474 }
 475 def X86DstIdx32Operand : AsmOperandClass {
 476   let Name = "DstIdx32";
 477   let RenderMethod = "addDstIdxOperands";
 478   let SuperClasses = [X86Mem32AsmOperand];
 479 }
 480 def X86DstIdx64Operand : AsmOperandClass {
 481   let Name = "DstIdx64";
 482   let RenderMethod = "addDstIdxOperands";
 483   let SuperClasses = [X86Mem64AsmOperand];
 484 }
 485 def X86MemOffs8AsmOperand : AsmOperandClass {
 486   let Name = "MemOffs8";
 487   let RenderMethod = "addMemOffsOperands";
 488   let SuperClasses = [X86Mem8AsmOperand];
 489 }
 490 def X86MemOffs16AsmOperand : AsmOperandClass {
 491   let Name = "MemOffs16";
 492   let RenderMethod = "addMemOffsOperands";
 493   let SuperClasses = [X86Mem16AsmOperand];
 494 }
 495 def X86MemOffs32AsmOperand : AsmOperandClass {
 496   let Name = "MemOffs32";
 497   let RenderMethod = "addMemOffsOperands";
 498   let SuperClasses = [X86Mem32AsmOperand];
 499 }
 500 def X86MemOffs64AsmOperand : AsmOperandClass {
 501   let Name = "MemOffs64";
 502   let RenderMethod = "addMemOffsOperands";
 503   let SuperClasses = [X86Mem64AsmOperand];
 504 }
 505 let OperandType = "OPERAND_MEMORY" in {
 506 def srcidx8 : Operand<iPTR> {
 507   let ParserMatchClass = X86SrcIdx8Operand;
 508   let MIOperandInfo = (ops ptr_rc, i8imm);
 509   let PrintMethod = "printSrcIdx8"; }
 510 def srcidx16 : Operand<iPTR> {
 511   let ParserMatchClass = X86SrcIdx16Operand;
 512   let MIOperandInfo = (ops ptr_rc, i8imm);
 513   let PrintMethod = "printSrcIdx16"; }
 514 def srcidx32 : Operand<iPTR> {
 515   let ParserMatchClass = X86SrcIdx32Operand;
 516   let MIOperandInfo = (ops ptr_rc, i8imm);
 517   let PrintMethod = "printSrcIdx32"; }
 518 def srcidx64 : Operand<iPTR> {
 519   let ParserMatchClass = X86SrcIdx64Operand;
 520   let MIOperandInfo = (ops ptr_rc, i8imm);
 521   let PrintMethod = "printSrcIdx64"; }
 522 def dstidx8 : Operand<iPTR> {
 523   let ParserMatchClass = X86DstIdx8Operand;
 524   let MIOperandInfo = (ops ptr_rc);
 525   let PrintMethod = "printDstIdx8"; }
 526 def dstidx16 : Operand<iPTR> {
 527   let ParserMatchClass = X86DstIdx16Operand;
 528   let MIOperandInfo = (ops ptr_rc);
 529   let PrintMethod = "printDstIdx16"; }
 530 def dstidx32 : Operand<iPTR> {
 531   let ParserMatchClass = X86DstIdx32Operand;
 532   let MIOperandInfo = (ops ptr_rc);
 533   let PrintMethod = "printDstIdx32"; }
 534 def dstidx64 : Operand<iPTR> {
 535   let ParserMatchClass = X86DstIdx64Operand;
 536   let MIOperandInfo = (ops ptr_rc);
 537   let PrintMethod = "printDstIdx64"; }
 538 def offset8 : Operand<iPTR> {
 539   let ParserMatchClass = X86MemOffs8AsmOperand;
 540   let MIOperandInfo = (ops i64imm, i8imm);
 541   let PrintMethod = "printMemOffs8"; }
 542 def offset16 : Operand<iPTR> {
 543   let ParserMatchClass = X86MemOffs16AsmOperand;
 544   let MIOperandInfo = (ops i64imm, i8imm);
 545   let PrintMethod = "printMemOffs16"; }
 546 def offset32 : Operand<iPTR> {
 547   let ParserMatchClass = X86MemOffs32AsmOperand;
 548   let MIOperandInfo = (ops i64imm, i8imm);
 549   let PrintMethod = "printMemOffs32"; }
 550 def offset64 : Operand<iPTR> {
 551   let ParserMatchClass = X86MemOffs64AsmOperand;
 552   let MIOperandInfo = (ops i64imm, i8imm);
 553   let PrintMethod = "printMemOffs64"; }
 554 }
 555
 556
 557 def SSECC : Operand<i8> {
 558   let PrintMethod = "printSSECC";
 559   let OperandType = "OPERAND_IMMEDIATE";
 560 }
 561
 562 def AVXCC : Operand<i8> {
 563   let PrintMethod = "printAVXCC";
 564   let OperandType = "OPERAND_IMMEDIATE";
 565 }
 566
 567 class ImmSExtAsmOperandClass : AsmOperandClass {
 568   let SuperClasses = [ImmAsmOperand];
 569   let RenderMethod = "addImmOperands";
 570 }
 571
 572 class ImmZExtAsmOperandClass : AsmOperandClass {
 573   let SuperClasses = [ImmAsmOperand];
 574   let RenderMethod = "addImmOperands";
 575 }
 576
 577 def X86GR32orGR64AsmOperand : AsmOperandClass {
 578   let Name = "GR32orGR64";
 579 }
 580
 581 def GR32orGR64 : RegisterOperand<GR32> {
 582   let ParserMatchClass = X86GR32orGR64AsmOperand;
 583 }
 584
 585 def AVX512RC : Operand<i32> {
 586   let PrintMethod = "printRoundingControl";
 587   let OperandType = "OPERAND_IMMEDIATE";
 588 }
 589 // Sign-extended immediate classes. We don't need to define the full lattice
 590 // here because there is no instruction with an ambiguity between ImmSExti64i32
 591 // and ImmSExti32i8.
 592 //
 593 // The strange ranges come from the fact that the assembler always works with
 594 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 595 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 596
 597 // [0, 0x7FFFFFFF]                                            |
 598 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 599 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 600   let Name = "ImmSExti64i32";
 601 }
 602
 603 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 604 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 605 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 606   let Name = "ImmSExti16i8";
 607   let SuperClasses = [ImmSExti64i32AsmOperand];
 608 }
 609
 610 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 611 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 612 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 613   let Name = "ImmSExti32i8";
 614 }
 615
 616 // [0, 0x000000FF]
 617 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 618   let Name = "ImmZExtu32u8";
 619 }
 620
 621
 622 // [0, 0x0000007F]                                            |
 623 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 624 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 625   let Name = "ImmSExti64i8";
 626   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 627                       ImmSExti64i32AsmOperand];
 628 }
 629
 630 // A couple of more descriptive operand definitions.
 631 // 16-bits but only 8 bits are significant.
 632 def i16i8imm  : Operand<i16> {
 633   let ParserMatchClass = ImmSExti16i8AsmOperand;
 634   let OperandType = "OPERAND_IMMEDIATE";
 635 }
 636 // 32-bits but only 8 bits are significant.
 637 def i32i8imm  : Operand<i32> {
 638   let ParserMatchClass = ImmSExti32i8AsmOperand;
 639   let OperandType = "OPERAND_IMMEDIATE";
 640 }
 641 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 642 def u32u8imm  : Operand<i32> {
 643   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 644   let OperandType = "OPERAND_IMMEDIATE";
 645 }
 646
 647 // 64-bits but only 32 bits are significant.
 648 def i64i32imm  : Operand<i64> {
 649   let ParserMatchClass = ImmSExti64i32AsmOperand;
 650   let OperandType = "OPERAND_IMMEDIATE";
 651 }
 652
 653 // 64-bits but only 32 bits are significant, and those bits are treated as being
 654 // pc relative.
 655 def i64i32imm_pcrel : Operand<i64> {
 656   let PrintMethod = "printPCRelImm";
 657   let ParserMatchClass = X86AbsMemAsmOperand;
 658   let OperandType = "OPERAND_PCREL";
 659 }
 660
 661 // 64-bits but only 8 bits are significant.
 662 def i64i8imm   : Operand<i64> {
 663   let ParserMatchClass = ImmSExti64i8AsmOperand;
 664   let OperandType = "OPERAND_IMMEDIATE";
 665 }
 666
 667 def lea64_32mem : Operand<i32> {
 668   let PrintMethod = "printi32mem";
 669   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 670   let ParserMatchClass = X86MemAsmOperand;
 671 }
 672
 673 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 674 def lea64mem : Operand<i64> {
 675   let PrintMethod = "printi64mem";
 676   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 677   let ParserMatchClass = X86MemAsmOperand;
 678 }
 679
 680
 681 //===----------------------------------------------------------------------===//
 682 // X86 Complex Pattern Definitions.
 683 //
 684
 685 // Define X86 specific addressing mode.
 686 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 687 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 688                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 689                                []>;
 690 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 691 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 692                                   [add, sub, mul, X86mul_imm, shl, or,
 693                                    frameindex, X86WrapperRIP],
 694                                   []>;
 695
 696 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 697                                [tglobaltlsaddr], []>;
 698
 699 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 700                                [tglobaltlsaddr], []>;
 701
 702 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 703                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 704                          X86WrapperRIP], []>;
 705
 706 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 707                                [tglobaltlsaddr], []>;
 708
 709 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 710                                [tglobaltlsaddr], []>;
 711
 712 //===----------------------------------------------------------------------===//
 713 // X86 Instruction Predicate Definitions.
 714 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 715 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 716
 717 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 718 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 719 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 720 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 721 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 722 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 723 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 724 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 725 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 726 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 727 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 728 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 729 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 730 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 731 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 732 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 733 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 734 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 735 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 736 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 737                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 738 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 739 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 740 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 741 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 742 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 743 def HasERI       : Predicate<"Subtarget->hasERI()">;
 744
 745 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 746 def HasAES       : Predicate<"Subtarget->hasAES()">;
 747 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 748 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 749 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 750 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 751 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 752 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 753 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 754 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 755 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 756 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 757 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 758 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 759 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 760 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 761 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 762 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 763 def HasADX       : Predicate<"Subtarget->hasADX()">;
 764 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 765 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 766 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 767 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 768 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 769 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 770 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 771 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 772                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 773 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 774                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 775 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 776                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 777 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 778                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 779 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 780                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 781 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 782 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 783 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 784 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 785 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 786 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 787                              "TM.getCodeModel() != CodeModel::Kernel">;
 788 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 789                              "TM.getCodeModel() == CodeModel::Kernel">;
 790 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 791 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 792 def OptForSize   : Predicate<"OptForSize">;
 793 def OptForSpeed  : Predicate<"!OptForSize">;
 794 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 795 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 796 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 797
 798 //===----------------------------------------------------------------------===//
 799 // X86 Instruction Format Definitions.
 800 //
 801
 802 include "X86InstrFormats.td"
 803
 804 //===----------------------------------------------------------------------===//
 805 // Pattern fragments.
 806 //
 807
 808 // X86 specific condition code. These correspond to CondCode in
 809 // X86InstrInfo.h. They must be kept in synch.
 810 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 811 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 812 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 813 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 814 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 815 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 816 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 817 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 818 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 819 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 820 def X86_COND_NO  : PatLeaf<(i8 10)>;
 821 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 822 def X86_COND_NS  : PatLeaf<(i8 12)>;
 823 def X86_COND_O   : PatLeaf<(i8 13)>;
 824 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 825 def X86_COND_S   : PatLeaf<(i8 15)>;
 826
 827 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 828   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 829   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 830   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 831 }
 832
 833 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 834
 835
 836 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 837 // unsigned field.
 838 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 839
 840 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 841   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 842 }]>;
 843
 844 // Helper fragments for loads.
 845 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 846 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 847 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 848   LoadSDNode *LD = cast<LoadSDNode>(N);
 849   ISD::LoadExtType ExtType = LD->getExtensionType();
 850   if (ExtType == ISD::NON_EXTLOAD)
 851     return true;
 852   if (ExtType == ISD::EXTLOAD)
 853     return LD->getAlignment() >= 2 && !LD->isVolatile();
 854   return false;
 855 }]>;
 856
 857 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 858   LoadSDNode *LD = cast<LoadSDNode>(N);
 859   ISD::LoadExtType ExtType = LD->getExtensionType();
 860   if (ExtType == ISD::EXTLOAD)
 861     return LD->getAlignment() >= 2 && !LD->isVolatile();
 862   return false;
 863 }]>;
 864
 865 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 866   LoadSDNode *LD = cast<LoadSDNode>(N);
 867   ISD::LoadExtType ExtType = LD->getExtensionType();
 868   if (ExtType == ISD::NON_EXTLOAD)
 869     return true;
 870   if (ExtType == ISD::EXTLOAD)
 871     return LD->getAlignment() >= 4 && !LD->isVolatile();
 872   return false;
 873 }]>;
 874
 875 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 876 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 877 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 878 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 879 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 880
 881 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 882 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 883 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 884 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 885 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 886 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 887
 888 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 889 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 890 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 891 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 892 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 893 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 894 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 895 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 896 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 897 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 898
 899 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 900 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 901 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 902 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 903 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 904 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 905 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 906 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 907 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 908 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 909
 910
 911 // An 'and' node with a single use.
 912 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 913   return N->hasOneUse();
 914 }]>;
 915 // An 'srl' node with a single use.
 916 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 917   return N->hasOneUse();
 918 }]>;
 919 // An 'trunc' node with a single use.
 920 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 921   return N->hasOneUse();
 922 }]>;
 923
 924 //===----------------------------------------------------------------------===//
 925 // Instruction list.
 926 //
 927
 928 // Nop
 929 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 930   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 931   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 932                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 933   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 934                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 935 }
 936
 937
 938 // Constructing a stack frame.
 939 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 940                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 941
 942 let SchedRW = [WriteALU] in {
 943 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 944 def LEAVE    : I<0xC9, RawFrm,
 945                  (outs), (ins), "leave", [], IIC_LEAVE>,
 946                  Requires<[Not64BitMode]>;
 947
 948 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 949 def LEAVE64  : I<0xC9, RawFrm,
 950                  (outs), (ins), "leave", [], IIC_LEAVE>,
 951                  Requires<[In64BitMode]>;
 952 } // SchedRW
 953
 954 //===----------------------------------------------------------------------===//
 955 //  Miscellaneous Instructions.
 956 //
 957
 958 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 959 let mayLoad = 1, SchedRW = [WriteLoad] in {
 960 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 961                 IIC_POP_REG16>, OpSize16;
 962 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 963                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 964 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 965                 IIC_POP_REG>, OpSize16;
 966 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 967                 IIC_POP_MEM>, OpSize16;
 968 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 969                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 970 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 971                 IIC_POP_MEM>, Requires<[Not64BitMode]>;
 972
 973 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 974                 OpSize16;
 975 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 976                 OpSize32, Requires<[Not64BitMode]>;
 977 } // mayLoad, SchedRW
 978
 979 let mayStore = 1, SchedRW = [WriteStore] in {
 980 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 981                  IIC_PUSH_REG>, OpSize16;
 982 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 983                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 984 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 985                  IIC_PUSH_REG>, OpSize16;
 986 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 987                  IIC_PUSH_MEM>, OpSize16;
 988 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 989                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 990 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 991                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 992
 993 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 994                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 995                    Requires<[Not64BitMode]>;
 996 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 997                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 998                    Requires<[Not64BitMode]>;
 999 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1000                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1001                    Requires<[Not64BitMode]>;
1002 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1003                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1004                    Requires<[Not64BitMode]>;
1005
1006 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1007                  OpSize16;
1008 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1009                OpSize32, Requires<[Not64BitMode]>;
1010
1011 } // mayStore, SchedRW
1012 }
1013
1014 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
1015 let mayLoad = 1, SchedRW = [WriteLoad] in {
1016 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1017                  IIC_POP_REG>, Requires<[In64BitMode]>;
1018 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1019                 IIC_POP_REG>, Requires<[In64BitMode]>;
1020 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1021                 IIC_POP_MEM>, Requires<[In64BitMode]>;
1022 } // mayLoad, SchedRW
1023 let mayStore = 1, SchedRW = [WriteStore] in {
1024 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1025                  IIC_PUSH_REG>, Requires<[In64BitMode]>;
1026 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1027                  IIC_PUSH_REG>, Requires<[In64BitMode]>;
1028 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1029                  IIC_PUSH_MEM>, Requires<[In64BitMode]>;
1030 } // mayStore, SchedRW
1031 }
1032
1033 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
1034     SchedRW = [WriteStore] in {
1035 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1036                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1037 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1038                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1039                     Requires<[In64BitMode]>;
1040 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1041                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1042 }
1043
1044 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
1045 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1046                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1047 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
1048 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1049                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
1050
1051 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1052     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
1053 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1054                OpSize32, Requires<[Not64BitMode]>;
1055 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1056                OpSize16, Requires<[Not64BitMode]>;
1057 }
1058 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1059     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
1060 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1061                OpSize32, Requires<[Not64BitMode]>;
1062 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1063                OpSize16, Requires<[Not64BitMode]>;
1064 }
1065
1066 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1067 // GR32 = bswap GR32
1068 def BSWAP32r : I<0xC8, AddRegFrm,
1069                  (outs GR32:$dst), (ins GR32:$src),
1070                  "bswap{l}\t$dst",
1071                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1072
1073 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1074                   "bswap{q}\t$dst",
1075                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1076 } // Constraints = "$src = $dst", SchedRW
1077
1078 // Bit scan instructions.
1079 let Defs = [EFLAGS] in {
1080 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1081                  "bsf{w}\t{$src, $dst|$dst, $src}",
1082                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1083                   IIC_BIT_SCAN_REG>, TB, OpSize16, Sched<[WriteShift]>;
1084 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1085                  "bsf{w}\t{$src, $dst|$dst, $src}",
1086                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1087                   IIC_BIT_SCAN_MEM>, TB, OpSize16, Sched<[WriteShiftLd]>;
1088 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1089                  "bsf{l}\t{$src, $dst|$dst, $src}",
1090                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1091                  IIC_BIT_SCAN_REG>, TB, OpSize32,
1092                Sched<[WriteShift]>;
1093 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1094                  "bsf{l}\t{$src, $dst|$dst, $src}",
1095                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1096                  IIC_BIT_SCAN_MEM>, TB, OpSize32, Sched<[WriteShiftLd]>;
1097 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1098                   "bsf{q}\t{$src, $dst|$dst, $src}",
1099                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1100                   IIC_BIT_SCAN_REG>, TB, Sched<[WriteShift]>;
1101 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1102                   "bsf{q}\t{$src, $dst|$dst, $src}",
1103                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1104                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1105
1106 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1107                  "bsr{w}\t{$src, $dst|$dst, $src}",
1108                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1109                  IIC_BIT_SCAN_REG>,
1110                  TB, OpSize16, Sched<[WriteShift]>;
1111 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1112                  "bsr{w}\t{$src, $dst|$dst, $src}",
1113                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1114                  IIC_BIT_SCAN_MEM>, TB,
1115                  OpSize16, Sched<[WriteShiftLd]>;
1116 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1117                  "bsr{l}\t{$src, $dst|$dst, $src}",
1118                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1119                  IIC_BIT_SCAN_REG>, TB, OpSize32,
1120                Sched<[WriteShift]>;
1121 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1122                  "bsr{l}\t{$src, $dst|$dst, $src}",
1123                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1124                  IIC_BIT_SCAN_MEM>, TB, OpSize32, Sched<[WriteShiftLd]>;
1125 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1126                   "bsr{q}\t{$src, $dst|$dst, $src}",
1127                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BIT_SCAN_REG>, TB,
1128                Sched<[WriteShift]>;
1129 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1130                   "bsr{q}\t{$src, $dst|$dst, $src}",
1131                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1132                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1133 } // Defs = [EFLAGS]
1134
1135 let SchedRW = [WriteMicrocoded] in {
1136 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1137 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1138 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1139               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1140 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1141               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1142 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1143               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1144 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1145                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1146 }
1147
1148 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1149 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1150 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1151               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1152 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1153 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1154               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1155 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1156 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1157               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1158 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1159 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1160                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1161
1162 def SCAS8 : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1163               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1164 def SCAS16 : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1165                "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1166 def SCAS32 : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1167                "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1168 def SCAS64 : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1169                 "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1170
1171 def CMPS8 : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1172               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1173 def CMPS16 : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1174                "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1175 def CMPS32 : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1176                "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1177 def CMPS64 : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1178                 "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1179 } // SchedRW
1180
1181 //===----------------------------------------------------------------------===//
1182 //  Move Instructions.
1183 //
1184 let SchedRW = [WriteMove] in {
1185 let neverHasSideEffects = 1 in {
1186 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1187                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1188 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1189                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1190 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1191                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1192 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1193                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1194 }
1195
1196 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1197 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1198                    "mov{b}\t{$src, $dst|$dst, $src}",
1199                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1200 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1201                    "mov{w}\t{$src, $dst|$dst, $src}",
1202                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1203 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1204                    "mov{l}\t{$src, $dst|$dst, $src}",
1205                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1206 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1207                        "mov{q}\t{$src, $dst|$dst, $src}",
1208                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1209 }
1210 let isReMaterializable = 1 in {
1211 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1212                     "movabs{q}\t{$src, $dst|$dst, $src}",
1213                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1214 }
1215 } // SchedRW
1216
1217 let SchedRW = [WriteStore] in {
1218 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1219                    "mov{b}\t{$src, $dst|$dst, $src}",
1220                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1221 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1222                    "mov{w}\t{$src, $dst|$dst, $src}",
1223                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1224 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1225                    "mov{l}\t{$src, $dst|$dst, $src}",
1226                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1227 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1228                        "mov{q}\t{$src, $dst|$dst, $src}",
1229                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1230 } // SchedRW
1231
1232 let hasSideEffects = 0 in {
1233
1234 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1235 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1236 let SchedRW = [WriteALU] in {
1237 let mayLoad = 1 in {
1238 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1239                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1240                    Requires<[In32BitMode]>;
1241 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1242                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1243                       OpSize16, Requires<[In32BitMode]>;
1244 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1245                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1246                       OpSize32, Requires<[In32BitMode]>;
1247
1248 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1249                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1250                    AdSize, Requires<[In16BitMode]>;
1251 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1252                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1253                       OpSize16, AdSize, Requires<[In16BitMode]>;
1254 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1255                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1256                       AdSize, OpSize32, Requires<[In16BitMode]>;
1257 }
1258 let mayStore = 1 in {
1259 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1260                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1261                   Requires<[In32BitMode]>;
1262 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1263                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1264                       OpSize16, Requires<[In32BitMode]>;
1265 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1266                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1267                      OpSize32, Requires<[In32BitMode]>;
1268
1269 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1270                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1271                   AdSize, Requires<[In16BitMode]>;
1272 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1273                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1274                       OpSize16, AdSize, Requires<[In16BitMode]>;
1275 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1276                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1277                      OpSize32, AdSize, Requires<[In16BitMode]>;
1278 }
1279 }
1280
1281 // These forms all have full 64-bit absolute addresses in their instructions
1282 // and use the movabs mnemonic to indicate this specific form.
1283 let mayLoad = 1 in {
1284 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1285                      "movabs{b}\t{$src, %al|al, $src}", []>,
1286                      Requires<[In64BitMode]>;
1287 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1288                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1289                      Requires<[In64BitMode]>;
1290 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1291                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1292                      Requires<[In64BitMode]>;
1293 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1294                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1295                      Requires<[In64BitMode]>;
1296 }
1297
1298 let mayStore = 1 in {
1299 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1300                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1301                      Requires<[In64BitMode]>;
1302 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1303                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1304                      Requires<[In64BitMode]>;
1305 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1306                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1307                      Requires<[In64BitMode]>;
1308 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1309                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1310                      Requires<[In64BitMode]>;
1311 }
1312 } // hasSideEffects = 0
1313
1314 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1315     SchedRW = [WriteMove] in {
1316 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1317                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1318 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1319                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1320 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1321                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1322 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1323                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1324 }
1325
1326 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1327 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1328                 "mov{b}\t{$src, $dst|$dst, $src}",
1329                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1330 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1331                 "mov{w}\t{$src, $dst|$dst, $src}",
1332                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1333 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1334                 "mov{l}\t{$src, $dst|$dst, $src}",
1335                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1336 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1337                  "mov{q}\t{$src, $dst|$dst, $src}",
1338                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1339 }
1340
1341 let SchedRW = [WriteStore] in {
1342 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1343                 "mov{b}\t{$src, $dst|$dst, $src}",
1344                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1345 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1346                 "mov{w}\t{$src, $dst|$dst, $src}",
1347                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1348 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1349                 "mov{l}\t{$src, $dst|$dst, $src}",
1350                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1351 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1352                  "mov{q}\t{$src, $dst|$dst, $src}",
1353                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1354 } // SchedRW
1355
1356 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1357 // that they can be used for copying and storing h registers, which can't be
1358 // encoded when a REX prefix is present.
1359 let isCodeGenOnly = 1 in {
1360 let neverHasSideEffects = 1 in
1361 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1362                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1363                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1364                    Sched<[WriteMove]>;
1365 let mayStore = 1, neverHasSideEffects = 1 in
1366 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1367                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1368                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1369                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1370 let mayLoad = 1, neverHasSideEffects = 1,
1371     canFoldAsLoad = 1, isReMaterializable = 1 in
1372 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1373                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1374                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1375                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1376 }
1377
1378
1379 // Condition code ops, incl. set if equal/not equal/...
1380 let SchedRW = [WriteALU] in {
1381 let Defs = [EFLAGS], Uses = [AH] in
1382 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1383                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1384 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1385 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1386                 IIC_AHF>;  // AH = flags
1387 } // SchedRW
1388
1389 //===----------------------------------------------------------------------===//
1390 // Bit tests instructions: BT, BTS, BTR, BTC.
1391
1392 let Defs = [EFLAGS] in {
1393 let SchedRW = [WriteALU] in {
1394 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1395                "bt{w}\t{$src2, $src1|$src1, $src2}",
1396                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1397                OpSize16, TB;
1398 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1399                "bt{l}\t{$src2, $src1|$src1, $src2}",
1400                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1401                OpSize32, TB;
1402 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1403                "bt{q}\t{$src2, $src1|$src1, $src2}",
1404                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1405 } // SchedRW
1406
1407 // Unlike with the register+register form, the memory+register form of the
1408 // bt instruction does not ignore the high bits of the index. From ISel's
1409 // perspective, this is pretty bizarre. Make these instructions disassembly
1410 // only for now.
1411
1412 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1413   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1414                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1415   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1416   //                (implicit EFLAGS)]
1417                  [], IIC_BT_MR
1418                  >, OpSize16, TB, Requires<[FastBTMem]>;
1419   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1420                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1421   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1422   //                (implicit EFLAGS)]
1423                  [], IIC_BT_MR
1424                  >, OpSize32, TB, Requires<[FastBTMem]>;
1425   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1426                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1427   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1428   //                (implicit EFLAGS)]
1429                   [], IIC_BT_MR
1430                   >, TB;
1431 }
1432
1433 let SchedRW = [WriteALU] in {
1434 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1435                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1436                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1437                 IIC_BT_RI>, OpSize16, TB;
1438 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1439                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1440                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1441                 IIC_BT_RI>, OpSize32, TB;
1442 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1443                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1444                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1445                 IIC_BT_RI>, TB;
1446 } // SchedRW
1447
1448 // Note that these instructions don't need FastBTMem because that
1449 // only applies when the other operand is in a register. When it's
1450 // an immediate, bt is still fast.
1451 let SchedRW = [WriteALU] in {
1452 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1453                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1454                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1455                  ], IIC_BT_MI>, OpSize16, TB;
1456 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1457                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1458                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1459                  ], IIC_BT_MI>, OpSize32, TB;
1460 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1461                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1462                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1463                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1464 } // SchedRW
1465
1466 let hasSideEffects = 0 in {
1467 let SchedRW = [WriteALU] in {
1468 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1469                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1470                 OpSize16, TB;
1471 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1472                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1473                 OpSize32, TB;
1474 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1475                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1476 } // SchedRW
1477
1478 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1479 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1480                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1481                 OpSize16, TB;
1482 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1483                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1484                 OpSize32, TB;
1485 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1486                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1487 }
1488
1489 let SchedRW = [WriteALU] in {
1490 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1491                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1492                     OpSize16, TB;
1493 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1494                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1495                     OpSize32, TB;
1496 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1497                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1498 } // SchedRW
1499
1500 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1501 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1502                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1503                     OpSize16, TB;
1504 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1505                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1506                     OpSize32, TB;
1507 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1508                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1509 }
1510
1511 let SchedRW = [WriteALU] in {
1512 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1513                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1514                 OpSize16, TB;
1515 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1516                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1517                 OpSize32, TB;
1518 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1519                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1520 } // SchedRW
1521
1522 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1523 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1524                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1525                 OpSize16, TB;
1526 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1527                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1528                 OpSize32, TB;
1529 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1530                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1531 }
1532
1533 let SchedRW = [WriteALU] in {
1534 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1535                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1536                     OpSize16, TB;
1537 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1538                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1539                     OpSize32, TB;
1540 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1541                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1542 } // SchedRW
1543
1544 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1545 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1546                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1547                     OpSize16, TB;
1548 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1549                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1550                     OpSize32, TB;
1551 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1552                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1553 }
1554
1555 let SchedRW = [WriteALU] in {
1556 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1557                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1558                 OpSize16, TB;
1559 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1560                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1561               OpSize32, TB;
1562 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1563                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1564 } // SchedRW
1565
1566 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1567 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1568               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1569               OpSize16, TB;
1570 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1571               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1572               OpSize32, TB;
1573 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1574                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1575 }
1576
1577 let SchedRW = [WriteALU] in {
1578 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1579                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1580                     OpSize16, TB;
1581 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1582                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1583                     OpSize32, TB;
1584 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1585                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1586 } // SchedRW
1587
1588 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1589 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1590                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1591                     OpSize16, TB;
1592 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1593                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1594                     OpSize32, TB;
1595 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1596                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1597 }
1598 } // hasSideEffects = 0
1599 } // Defs = [EFLAGS]
1600
1601
1602 //===----------------------------------------------------------------------===//
1603 // Atomic support
1604 //
1605
1606 // Atomic swap. These are just normal xchg instructions. But since a memory
1607 // operand is referenced, the atomicity is ensured.
1608 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1609                        InstrItinClass itin> {
1610   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1611     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1612                       (ins GR8:$val, i8mem:$ptr),
1613                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1614                       [(set
1615                          GR8:$dst,
1616                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1617                       itin>;
1618     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1619                       (ins GR16:$val, i16mem:$ptr),
1620                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1621                       [(set
1622                          GR16:$dst,
1623                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1624                       itin>, OpSize16;
1625     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1626                       (ins GR32:$val, i32mem:$ptr),
1627                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1628                       [(set
1629                          GR32:$dst,
1630                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1631                       itin>, OpSize32;
1632     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1633                        (ins GR64:$val, i64mem:$ptr),
1634                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1635                        [(set
1636                          GR64:$dst,
1637                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1638                        itin>;
1639   }
1640 }
1641
1642 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1643
1644 // Swap between registers.
1645 let SchedRW = [WriteALU] in {
1646 let Constraints = "$val = $dst" in {
1647 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1648                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1649 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1650                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1651                  OpSize16;
1652 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1653                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1654                  OpSize32;
1655 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1656                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1657 }
1658
1659 // Swap between EAX and other registers.
1660 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1661                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1662 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1663                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1664                   OpSize32, Requires<[Not64BitMode]>;
1665 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1666 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1667 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1668                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1669                    Requires<[In64BitMode]>;
1670 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1671                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1672 } // SchedRW
1673
1674 let SchedRW = [WriteALU] in {
1675 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1676                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1677 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1678                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1679                  OpSize16;
1680 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1681                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1682                  OpSize32;
1683 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1684                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1685 } // SchedRW
1686
1687 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1688 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1689                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1690 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1691                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1692                  OpSize16;
1693 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1694                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1695                  OpSize32;
1696 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1697                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1698
1699 }
1700
1701 let SchedRW = [WriteALU] in {
1702 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1703                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1704                    IIC_CMPXCHG_REG8>, TB;
1705 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1706                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1707                     IIC_CMPXCHG_REG>, TB, OpSize16;
1708 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1709                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1710                      IIC_CMPXCHG_REG>, TB, OpSize32;
1711 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1712                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1713                       IIC_CMPXCHG_REG>, TB;
1714 } // SchedRW
1715
1716 let SchedRW = [WriteALULd, WriteRMW] in {
1717 let mayLoad = 1, mayStore = 1 in {
1718 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1719                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1720                      IIC_CMPXCHG_MEM8>, TB;
1721 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1722                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1723                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1724 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1725                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1726                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1727 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1728                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1729                       IIC_CMPXCHG_MEM>, TB;
1730 }
1731
1732 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1733 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1734                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1735
1736 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1737 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1738                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1739                     TB, Requires<[HasCmpxchg16b]>;
1740 } // SchedRW
1741
1742
1743 // Lock instruction prefix
1744 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1745
1746 // Rex64 instruction prefix
1747 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1748                      Requires<[In64BitMode]>;
1749
1750 // Data16 instruction prefix
1751 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1752
1753 // Repeat string operation instruction prefixes
1754 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1755 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1756 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1757 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1758 // Repeat while not equal (used with CMPS and SCAS)
1759 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1760 }
1761
1762
1763 // String manipulation instructions
1764 let SchedRW = [WriteMicrocoded] in {
1765 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1766               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1767 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1768               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1769 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1770               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1771 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1772                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1773 }
1774
1775 let SchedRW = [WriteSystem] in {
1776 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1777              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1778 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1779               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1780 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1781               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1782 }
1783
1784 // Flag instructions
1785 let SchedRW = [WriteALU] in {
1786 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1787 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1788 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1789 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1790 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1791 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1792 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1793
1794 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1795 }
1796
1797 // Table lookup instructions
1798 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1799            Sched<[WriteLoad]>;
1800
1801 let SchedRW = [WriteMicrocoded] in {
1802 // ASCII Adjust After Addition
1803 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1804 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1805             Requires<[Not64BitMode]>;
1806
1807 // ASCII Adjust AX Before Division
1808 // sets AL, AH and EFLAGS and uses AL and AH
1809 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1810                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1811
1812 // ASCII Adjust AX After Multiply
1813 // sets AL, AH and EFLAGS and uses AL
1814 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1815                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1816
1817 // ASCII Adjust AL After Subtraction - sets
1818 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1819 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1820             Requires<[Not64BitMode]>;
1821
1822 // Decimal Adjust AL after Addition
1823 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1824 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1825             Requires<[Not64BitMode]>;
1826
1827 // Decimal Adjust AL after Subtraction
1828 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1829 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1830             Requires<[Not64BitMode]>;
1831 } // SchedRW
1832
1833 let SchedRW = [WriteSystem] in {
1834 // Check Array Index Against Bounds
1835 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1836                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1837                    Requires<[Not64BitMode]>;
1838 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1839                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1840                    Requires<[Not64BitMode]>;
1841
1842 // Adjust RPL Field of Segment Selector
1843 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1844                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1845                  Requires<[Not64BitMode]>;
1846 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1847                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1848                  Requires<[Not64BitMode]>;
1849 } // SchedRW
1850
1851 //===----------------------------------------------------------------------===//
1852 // MOVBE Instructions
1853 //
1854 let Predicates = [HasMOVBE] in {
1855   let SchedRW = [WriteALULd] in {
1856   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1857                     "movbe{w}\t{$src, $dst|$dst, $src}",
1858                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1859                     OpSize16, T8;
1860   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1861                     "movbe{l}\t{$src, $dst|$dst, $src}",
1862                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1863                     OpSize32, T8;
1864   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1865                      "movbe{q}\t{$src, $dst|$dst, $src}",
1866                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1867                      T8;
1868   }
1869   let SchedRW = [WriteStore] in {
1870   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1871                     "movbe{w}\t{$src, $dst|$dst, $src}",
1872                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1873                     OpSize16, T8;
1874   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1875                     "movbe{l}\t{$src, $dst|$dst, $src}",
1876                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1877                     OpSize32, T8;
1878   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1879                      "movbe{q}\t{$src, $dst|$dst, $src}",
1880                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1881                      T8;
1882   }
1883 }
1884
1885 //===----------------------------------------------------------------------===//
1886 // RDRAND Instruction
1887 //
1888 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1889   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1890                     "rdrand{w}\t$dst",
1891                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1892   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1893                     "rdrand{l}\t$dst",
1894                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1895   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1896                      "rdrand{q}\t$dst",
1897                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1898 }
1899
1900 //===----------------------------------------------------------------------===//
1901 // RDSEED Instruction
1902 //
1903 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1904   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1905                     "rdseed{w}\t$dst",
1906                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1907   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1908                     "rdseed{l}\t$dst",
1909                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1910   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1911                      "rdseed{q}\t$dst",
1912                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1913 }
1914
1915 //===----------------------------------------------------------------------===//
1916 // LZCNT Instruction
1917 //
1918 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1919   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1920                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1921                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1922                     OpSize16;
1923   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1924                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1925                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1926                      (implicit EFLAGS)]>, XS, OpSize16;
1927
1928   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1929                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1930                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1931                     OpSize32;
1932   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1933                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1934                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1935                      (implicit EFLAGS)]>, XS, OpSize32;
1936
1937   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1938                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1939                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1940                      XS;
1941   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1942                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1943                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1944                       (implicit EFLAGS)]>, XS;
1945 }
1946
1947 //===----------------------------------------------------------------------===//
1948 // BMI Instructions
1949 //
1950 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1951   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1952                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1953                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1954                     OpSize16;
1955   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1956                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1957                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1958                      (implicit EFLAGS)]>, XS, OpSize16;
1959
1960   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1961                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1962                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
1963                     OpSize32;
1964   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1965                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1966                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1967                      (implicit EFLAGS)]>, XS, OpSize32;
1968
1969   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1970                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1971                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1972                      XS;
1973   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1974                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1975                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1976                       (implicit EFLAGS)]>, XS;
1977 }
1978
1979 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1980                   RegisterClass RC, X86MemOperand x86memop> {
1981 let hasSideEffects = 0 in {
1982   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1983              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1984              []>, T8, VEX_4V;
1985   let mayLoad = 1 in
1986   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1987              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1988              []>, T8, VEX_4V;
1989 }
1990 }
1991
1992 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1993   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
1994   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
1995   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
1996   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
1997   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
1998   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
1999 }
2000
2001 //===----------------------------------------------------------------------===//
2002 // Pattern fragments to auto generate BMI instructions.
2003 //===----------------------------------------------------------------------===//
2004
2005 let Predicates = [HasBMI] in {
2006   // FIXME: patterns for the load versions are not implemented
2007   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2008             (BLSR32rr GR32:$src)>;
2009   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2010             (BLSR64rr GR64:$src)>;
2011
2012   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2013             (BLSMSK32rr GR32:$src)>;
2014   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2015             (BLSMSK64rr GR64:$src)>;
2016
2017   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2018             (BLSI32rr GR32:$src)>;
2019   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2020             (BLSI64rr GR64:$src)>;
2021 }
2022
2023 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2024                           X86MemOperand x86memop, Intrinsic Int,
2025                           PatFrag ld_frag> {
2026   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2027              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2028              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2029              T8, VEX_4VOp3;
2030   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2031              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2032              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2033               (implicit EFLAGS)]>, T8, VEX_4VOp3;
2034 }
2035
2036 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2037   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2038                                 int_x86_bmi_bextr_32, loadi32>;
2039   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2040                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2041 }
2042
2043 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2044   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2045                                int_x86_bmi_bzhi_32, loadi32>;
2046   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2047                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2048 }
2049
2050 def : Pat<(X86bzhi GR32:$src1, GR8:$src2),
2051           (BZHI32rr GR32:$src1,
2052                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2053 def : Pat<(X86bzhi (loadi32 addr:$src1), GR8:$src2),
2054           (BZHI32rm addr:$src1,
2055                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2056 def : Pat<(X86bzhi GR64:$src1, GR8:$src2),
2057           (BZHI64rr GR64:$src1,
2058                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2059 def : Pat<(X86bzhi (loadi64 addr:$src1), GR8:$src2),
2060           (BZHI64rm addr:$src1,
2061                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
2062
2063 let Predicates = [HasBMI] in {
2064   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2065             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2066   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2067             (BEXTR32rm addr:$src1, GR32:$src2)>;
2068   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2069             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2070   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2071             (BEXTR64rm addr:$src1, GR64:$src2)>;
2072 } // HasBMI
2073
2074 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2075                          X86MemOperand x86memop, Intrinsic Int,
2076                          PatFrag ld_frag> {
2077   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2078              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2079              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2080              VEX_4V;
2081   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2082              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2083              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2084 }
2085
2086 let Predicates = [HasBMI2] in {
2087   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2088                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2089   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2090                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2091   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2092                                int_x86_bmi_pext_32, loadi32>, T8XS;
2093   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2094                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2095 }
2096
2097 //===----------------------------------------------------------------------===//
2098 // TBM Instructions
2099 //
2100 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2101
2102 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2103                                 X86MemOperand x86memop, PatFrag ld_frag,
2104                                 Intrinsic Int, Operand immtype,
2105                                 SDPatternOperator immoperator> {
2106   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2107                 !strconcat(OpcodeStr,
2108                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2109                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2110            XOP, XOPA;
2111   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2112                 (ins x86memop:$src1, immtype:$cntl),
2113                 !strconcat(OpcodeStr,
2114                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2115                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2116            XOP, XOPA;
2117 }
2118
2119 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2120                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2121 let ImmT = Imm32S in
2122 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2123                                      int_x86_tbm_bextri_u64, i64i32imm,
2124                                      i64immSExt32>, VEX_W;
2125
2126 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2127                          RegisterClass RC, string OpcodeStr,
2128                          X86MemOperand x86memop, PatFrag ld_frag> {
2129 let hasSideEffects = 0 in {
2130   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2131              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2132              []>, XOP_4V, XOP9;
2133   let mayLoad = 1 in
2134   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2135              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2136              []>, XOP_4V, XOP9;
2137 }
2138 }
2139
2140 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2141                            Format FormReg, Format FormMem> {
2142   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2143                                loadi32>;
2144   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2145                                loadi64>, VEX_W;
2146 }
2147
2148 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2149 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2150 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2151 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2152 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2153 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2154 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2155 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2156 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2157 } // HasTBM, EFLAGS
2158
2159 //===----------------------------------------------------------------------===//
2160 // Pattern fragments to auto generate TBM instructions.
2161 //===----------------------------------------------------------------------===//
2162
2163 let Predicates = [HasTBM] in {
2164   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2165             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2166   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2167             (BEXTRI32mi addr:$src1, imm:$src2)>;
2168   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2169             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2170   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2171             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2172
2173   // FIXME: patterns for the load versions are not implemented
2174   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2175             (BLCFILL32rr GR32:$src)>;
2176   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2177             (BLCFILL64rr GR64:$src)>;
2178
2179   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2180             (BLCI32rr GR32:$src)>;
2181   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2182             (BLCI64rr GR64:$src)>;
2183
2184   // Extra patterns because opt can optimize the above patterns to this.
2185   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2186             (BLCI32rr GR32:$src)>;
2187   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2188             (BLCI64rr GR64:$src)>;
2189
2190   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2191             (BLCIC32rr GR32:$src)>;
2192   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2193             (BLCIC64rr GR64:$src)>;
2194
2195   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2196             (BLCMSK32rr GR32:$src)>;
2197   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2198             (BLCMSK64rr GR64:$src)>;
2199
2200   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2201             (BLCS32rr GR32:$src)>;
2202   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2203             (BLCS64rr GR64:$src)>;
2204
2205   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2206             (BLSFILL32rr GR32:$src)>;
2207   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2208             (BLSFILL64rr GR64:$src)>;
2209
2210   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2211             (BLSIC32rr GR32:$src)>;
2212   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2213             (BLSIC64rr GR64:$src)>;
2214
2215   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2216             (T1MSKC32rr GR32:$src)>;
2217   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2218             (T1MSKC64rr GR64:$src)>;
2219
2220   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2221             (TZMSK32rr GR32:$src)>;
2222   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2223             (TZMSK64rr GR64:$src)>;
2224 } // HasTBM
2225
2226 //===----------------------------------------------------------------------===//
2227 // Subsystems.
2228 //===----------------------------------------------------------------------===//
2229
2230 include "X86InstrArithmetic.td"
2231 include "X86InstrCMovSetCC.td"
2232 include "X86InstrExtension.td"
2233 include "X86InstrControl.td"
2234 include "X86InstrShiftRotate.td"
2235
2236 // X87 Floating Point Stack.
2237 include "X86InstrFPStack.td"
2238
2239 // SIMD support (SSE, MMX and AVX)
2240 include "X86InstrFragmentsSIMD.td"
2241
2242 // FMA - Fused Multiply-Add support (requires FMA)
2243 include "X86InstrFMA.td"
2244
2245 // XOP
2246 include "X86InstrXOP.td"
2247
2248 // SSE, MMX and 3DNow! vector support.
2249 include "X86InstrSSE.td"
2250 include "X86InstrAVX512.td"
2251 include "X86InstrMMX.td"
2252 include "X86Instr3DNow.td"
2253
2254 include "X86InstrVMX.td"
2255 include "X86InstrSVM.td"
2256
2257 include "X86InstrTSX.td"
2258
2259 // System instructions.
2260 include "X86InstrSystem.td"
2261
2262 // Compiler Pseudo Instructions and Pat Patterns
2263 include "X86InstrCompiler.td"
2264
2265 //===----------------------------------------------------------------------===//
2266 // Assembler Mnemonic Aliases
2267 //===----------------------------------------------------------------------===//
2268
2269 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2270 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2271 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2272
2273 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2274 def : MnemonicAlias<"cwde", "cwtl", "att">;
2275 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2276 def : MnemonicAlias<"cdq",  "cltd", "att">;
2277 def : MnemonicAlias<"cdqe", "cltq", "att">;
2278 def : MnemonicAlias<"cqo",  "cqto", "att">;
2279
2280 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2281 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2282 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2283
2284 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2285 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2286
2287 def : MnemonicAlias<"loopz",  "loope",  "att">;
2288 def : MnemonicAlias<"loopnz", "loopne", "att">;
2289
2290 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2291 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2292 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2293 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2294 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2295 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2296 def : MnemonicAlias<"popfd", "popfl", "att">;
2297
2298 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2299 // all modes.  However: "push (addr)" and "push $42" should default to
2300 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2301 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2302 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2303 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2304 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2305 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2306 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2307 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2308
2309 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2310 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2311 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2312 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2313 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2314 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2315
2316 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2317 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2318 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2319 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2320
2321 def : MnemonicAlias<"repe",  "rep",   "att">;
2322 def : MnemonicAlias<"repz",  "rep",   "att">;
2323 def : MnemonicAlias<"repnz", "repne", "att">;
2324
2325 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2326 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2327 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2328
2329 def : MnemonicAlias<"salb", "shlb", "att">;
2330 def : MnemonicAlias<"salw", "shlw", "att">;
2331 def : MnemonicAlias<"sall", "shll", "att">;
2332 def : MnemonicAlias<"salq", "shlq", "att">;
2333
2334 def : MnemonicAlias<"smovb", "movsb", "att">;
2335 def : MnemonicAlias<"smovw", "movsw", "att">;
2336 def : MnemonicAlias<"smovl", "movsl", "att">;
2337 def : MnemonicAlias<"smovq", "movsq", "att">;
2338
2339 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2340 def : MnemonicAlias<"verrw", "verr", "att">;
2341
2342 // System instruction aliases.
2343 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2344 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2345 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2346 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2347
2348 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2349 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2350 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2351 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2352 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2353 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2354 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2355 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2356 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2357 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2358 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2359 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2360
2361
2362 // Floating point stack aliases.
2363 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2364 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2365 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2366 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2367 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2368 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2369 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2370 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2371 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2372 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2373 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2374 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2375 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2376 def : MnemonicAlias<"fwait",    "wait",     "att">;
2377
2378
2379 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2380                     string VariantName>
2381   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2382                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2383
2384 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2385 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2386 /// example "setz" -> "sete".
2387 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2388                                         string V = ""> {
2389   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2390   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2391   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2392   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2393   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2394   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2395   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2396   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2397   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2398   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2399
2400   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2401   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2402   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2403   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2404 }
2405
2406 // Aliases for set<CC>
2407 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2408 // Aliases for j<CC>
2409 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2410 // Aliases for cmov<CC>{w,l,q}
2411 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2412 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2413 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2414 // No size suffix for intel-style asm.
2415 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2416
2417
2418 //===----------------------------------------------------------------------===//
2419 // Assembler Instruction Aliases
2420 //===----------------------------------------------------------------------===//
2421
2422 // aad/aam default to base 10 if no operand is specified.
2423 def : InstAlias<"aad", (AAD8i8 10)>;
2424 def : InstAlias<"aam", (AAM8i8 10)>;
2425
2426 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2427 // Likewise for btc/btr/bts.
2428 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2429                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2430 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2431                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2432 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2433                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2434 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2435                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2436
2437 // clr aliases.
2438 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2439 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2440 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2441 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2442
2443 // lods aliases. Accept the destination being omitted because it's implicit
2444 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2445 // in the destination.
2446 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2447 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2448 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2449 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2450 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2451 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2452 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2453 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2454
2455 // stos aliases. Accept the source being omitted because it's implicit in
2456 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2457 // in the source.
2458 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2459 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2460 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2461 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2462 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2463 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2464 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2465 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2466
2467 // scas aliases. Accept the destination being omitted because it's implicit
2468 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2469 // in the destination.
2470 def : InstAlias<"scasb $dst", (SCAS8 dstidx8:$dst),  0>;
2471 def : InstAlias<"scasw $dst", (SCAS16 dstidx16:$dst), 0>;
2472 def : InstAlias<"scas{l|d} $dst", (SCAS32 dstidx32:$dst), 0>;
2473 def : InstAlias<"scasq $dst", (SCAS64 dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2474 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCAS8 dstidx8:$dst),  0>;
2475 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCAS16 dstidx16:$dst), 0>;
2476 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCAS32 dstidx32:$dst), 0>;
2477 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCAS64 dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2478
2479 // div and idiv aliases for explicit A register.
2480 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2481 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2482 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2483 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2484 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2485 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2486 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2487 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2488 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2489 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2490 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2491 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2492 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2493 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2494 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2495 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2496
2497
2498
2499 // Various unary fpstack operations default to operating on on ST1.
2500 // For example, "fxch" -> "fxch %st(1)"
2501 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2502 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2503 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2504 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2505 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2506 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2507 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2508 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2509 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2510 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2511 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2512 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2513 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2514 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2515 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2516
2517 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2518 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2519 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2520 // gas.
2521 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2522  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2523                  (Inst RST:$op), EmitAlias>;
2524  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2525                  (Inst ST0), EmitAlias>;
2526 }
2527
2528 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2529 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2530 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2531 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2532 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2533 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2534 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2535 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2536 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2537 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2538 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2539 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2540 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2541 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2542 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2543 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2544
2545
2546 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2547 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2548 // solely because gas supports it.
2549 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2550 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2551 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2552 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2553 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2554 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2555
2556 // We accept "fnstsw %eax" even though it only writes %ax.
2557 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2558 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2559 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2560
2561 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2562 // this is compatible with what GAS does.
2563 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2564 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2565 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>, Requires<[Not16BitMode]>;
2566 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>, Requires<[Not16BitMode]>;
2567 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2568 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2569 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst)>, Requires<[In16BitMode]>;
2570 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst)>, Requires<[In16BitMode]>;
2571
2572 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst)>, Requires<[In64BitMode]>;
2573 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst)>, Requires<[In64BitMode]>;
2574 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst)>, Requires<[In32BitMode]>;
2575 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst)>, Requires<[In32BitMode]>;
2576 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst)>, Requires<[In16BitMode]>;
2577 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst)>, Requires<[In16BitMode]>;
2578
2579
2580 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2581 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2582 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2583 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2584 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2585 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2586 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2587
2588 // inb %dx -> inb %al, %dx
2589 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2590 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2591 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2592 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2593 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2594 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2595
2596
2597 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2598 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2599 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2600 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2601 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2602 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2603 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2604 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2605 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2606
2607 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2608 // the move.  All segment/mem forms are equivalent, this has the shortest
2609 // encoding.
2610 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2611 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2612
2613 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2614 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2615
2616 // Match 'movq GR64, MMX' as an alias for movd.
2617 def : InstAlias<"movq $src, $dst",
2618                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2619 def : InstAlias<"movq $src, $dst",
2620                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2621
2622 // movsx aliases
2623 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2624 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2625 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2626 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2627 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2628 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2629 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2630
2631 // movzx aliases
2632 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2633 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2634 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2635 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2636 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2637 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2638 // Note: No GR32->GR64 movzx form.
2639
2640 // outb %dx -> outb %al, %dx
2641 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2642 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2643 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2644 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2645 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2646 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2647
2648 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2649 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2650 // errors, since its encoding is the most compact.
2651 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2652
2653 // shld/shrd op,op -> shld op, op, CL
2654 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2655 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2656 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2657 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2658 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2659 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2660
2661 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2662 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2663 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2664 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2665 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2666 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2667
2668 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2669  *  matching a fixed immediate like $1.
2670 // "shl X, $1" is an alias for "shl X".
2671 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2672  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2673                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2674  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2675                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2676  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2677                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2678  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2679                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2680  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2681                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2682  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2683                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2684  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2685                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2686  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2687                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2688 }
2689
2690 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2691 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2692 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2693 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2694 FIXME */
2695
2696 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2697 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2698 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2699 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2700 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2701
2702 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2703 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2704 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2705 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2706 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2707
2708 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2709 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2710 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[Not64BitMode]>;
2711 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2712 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;