lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmpsd : SDTypeProfile<1, 3, [SDTCisVT<0, f64>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86AtomAdd64 : SDNode<"X86ISD::ATOMADD64_DAG", SDTX86atomicBinary,
 159                         [SDNPHasChain, SDNPMayStore,
 160                          SDNPMayLoad, SDNPMemOperand]>;
 161 def X86AtomSub64 : SDNode<"X86ISD::ATOMSUB64_DAG", SDTX86atomicBinary,
 162                         [SDNPHasChain, SDNPMayStore,
 163                          SDNPMayLoad, SDNPMemOperand]>;
 164 def X86AtomOr64 : SDNode<"X86ISD::ATOMOR64_DAG", SDTX86atomicBinary,
 165                         [SDNPHasChain, SDNPMayStore,
 166                          SDNPMayLoad, SDNPMemOperand]>;
 167 def X86AtomXor64 : SDNode<"X86ISD::ATOMXOR64_DAG", SDTX86atomicBinary,
 168                         [SDNPHasChain, SDNPMayStore,
 169                          SDNPMayLoad, SDNPMemOperand]>;
 170 def X86AtomAnd64 : SDNode<"X86ISD::ATOMAND64_DAG", SDTX86atomicBinary,
 171                         [SDNPHasChain, SDNPMayStore,
 172                          SDNPMayLoad, SDNPMemOperand]>;
 173 def X86AtomNand64 : SDNode<"X86ISD::ATOMNAND64_DAG", SDTX86atomicBinary,
 174                         [SDNPHasChain, SDNPMayStore,
 175                          SDNPMayLoad, SDNPMemOperand]>;
 176 def X86AtomSwap64 : SDNode<"X86ISD::ATOMSWAP64_DAG", SDTX86atomicBinary,
 177                         [SDNPHasChain, SDNPMayStore,
 178                          SDNPMayLoad, SDNPMemOperand]>;
 179 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 180                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 181
 182 def X86vastart_save_xmm_regs :
 183                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 184                         SDT_X86VASTART_SAVE_XMM_REGS,
 185                         [SDNPHasChain, SDNPVariadic]>;
 186 def X86vaarg64 :
 187                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 188                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 189                          SDNPMemOperand]>;
 190 def X86callseq_start :
 191                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 192                         [SDNPHasChain, SDNPOutGlue]>;
 193 def X86callseq_end :
 194                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 195                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 196
 197 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 198                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 199                          SDNPVariadic]>;
 200
 201 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 202                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 203 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 204                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 205                          SDNPMayLoad]>;
 206
 207 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 208                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 209
 210 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 211 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 212
 213 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 214                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 215
 216 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 217                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 218
 219 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 220                         [SDNPHasChain]>;
 221
 222 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 223                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 224                                                      SDTCisPtrTy<1>]>,
 225                                 [SDNPHasChain, SDNPSideEffect]>;
 226 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 227                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 228                                 [SDNPHasChain, SDNPSideEffect]>;
 229
 230 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 231                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 232
 233 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 236 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 237                           [SDNPCommutative]>;
 238 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 239                           [SDNPCommutative]>;
 240 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 241 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 242
 243 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 244 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 245 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 246                           [SDNPCommutative]>;
 247 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 248                           [SDNPCommutative]>;
 249 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 250                           [SDNPCommutative]>;
 251
 252 def X86blsi   : SDNode<"X86ISD::BLSI",   SDTIntUnaryOp>;
 253 def X86blsmsk : SDNode<"X86ISD::BLSMSK", SDTIntUnaryOp>;
 254 def X86blsr   : SDNode<"X86ISD::BLSR",   SDTIntUnaryOp>;
 255 def X86bzhi   : SDNode<"X86ISD::BZHI",   SDTIntShiftOp>;
 256 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 257
 258 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 259
 260 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 261                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 262
 263 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 264                           [SDNPHasChain]>;
 265
 266 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 267                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 268
 269 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 270                         [SDNPHasChain, SDNPOutGlue]>;
 271
 272 //===----------------------------------------------------------------------===//
 273 // X86 Operand Definitions.
 274 //
 275
 276 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 277 // the index operand of an address, to conform to x86 encoding restrictions.
 278 def ptr_rc_nosp : PointerLikeRegClass<1>;
 279
 280 // *mem - Operand definitions for the funky X86 addressing mode operands.
 281 //
 282 def X86MemAsmOperand : AsmOperandClass {
 283  let Name = "Mem";
 284 }
 285 def X86Mem8AsmOperand : AsmOperandClass {
 286   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 287 }
 288 def X86Mem16AsmOperand : AsmOperandClass {
 289   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 290 }
 291 def X86Mem32AsmOperand : AsmOperandClass {
 292   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 293 }
 294 def X86Mem64AsmOperand : AsmOperandClass {
 295   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 296 }
 297 def X86Mem80AsmOperand : AsmOperandClass {
 298   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 299 }
 300 def X86Mem128AsmOperand : AsmOperandClass {
 301   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 302 }
 303 def X86Mem256AsmOperand : AsmOperandClass {
 304   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 305 }
 306 def X86Mem512AsmOperand : AsmOperandClass {
 307   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 308 }
 309
 310 // Gather mem operands
 311 def X86MemVX32Operand : AsmOperandClass {
 312   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 313 }
 314 def X86MemVY32Operand : AsmOperandClass {
 315   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 316 }
 317 def X86MemVZ32Operand : AsmOperandClass {
 318   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 319 }
 320 def X86MemVX64Operand : AsmOperandClass {
 321   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 322 }
 323 def X86MemVY64Operand : AsmOperandClass {
 324   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 325 }
 326 def X86MemVZ64Operand : AsmOperandClass {
 327   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 328 }
 329
 330 def X86AbsMemAsmOperand : AsmOperandClass {
 331   let Name = "AbsMem";
 332   let SuperClasses = [X86MemAsmOperand];
 333 }
 334 class X86MemOperand<string printMethod> : Operand<iPTR> {
 335   let PrintMethod = printMethod;
 336   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 337   let ParserMatchClass = X86MemAsmOperand;
 338 }
 339
 340 let OperandType = "OPERAND_MEMORY" in {
 341 def opaque32mem : X86MemOperand<"printopaquemem">;
 342 def opaque48mem : X86MemOperand<"printopaquemem">;
 343 def opaque80mem : X86MemOperand<"printopaquemem">;
 344 def opaque512mem : X86MemOperand<"printopaquemem">;
 345
 346 def i8mem   : X86MemOperand<"printi8mem"> {
 347   let ParserMatchClass = X86Mem8AsmOperand; }
 348 def i16mem  : X86MemOperand<"printi16mem"> {
 349   let ParserMatchClass = X86Mem16AsmOperand; }
 350 def i32mem  : X86MemOperand<"printi32mem"> {
 351   let ParserMatchClass = X86Mem32AsmOperand; }
 352 def i64mem  : X86MemOperand<"printi64mem"> {
 353   let ParserMatchClass = X86Mem64AsmOperand; }
 354 def i128mem : X86MemOperand<"printi128mem"> {
 355   let ParserMatchClass = X86Mem128AsmOperand; }
 356 def i256mem : X86MemOperand<"printi256mem"> {
 357   let ParserMatchClass = X86Mem256AsmOperand; }
 358 def i512mem : X86MemOperand<"printi512mem"> {
 359   let ParserMatchClass = X86Mem512AsmOperand; }
 360 def f32mem  : X86MemOperand<"printf32mem"> {
 361   let ParserMatchClass = X86Mem32AsmOperand; }
 362 def f64mem  : X86MemOperand<"printf64mem"> {
 363   let ParserMatchClass = X86Mem64AsmOperand; }
 364 def f80mem  : X86MemOperand<"printf80mem"> {
 365   let ParserMatchClass = X86Mem80AsmOperand; }
 366 def f128mem : X86MemOperand<"printf128mem"> {
 367   let ParserMatchClass = X86Mem128AsmOperand; }
 368 def f256mem : X86MemOperand<"printf256mem">{
 369   let ParserMatchClass = X86Mem256AsmOperand; }
 370 def f512mem : X86MemOperand<"printf512mem">{
 371   let ParserMatchClass = X86Mem512AsmOperand; }
 372 def v512mem : Operand<iPTR> {
 373   let PrintMethod = "printf512mem";
 374   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 375   let ParserMatchClass = X86Mem512AsmOperand; }
 376
 377 // Gather mem operands
 378 def vx32mem : X86MemOperand<"printi32mem">{
 379   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 380   let ParserMatchClass = X86MemVX32Operand; }
 381 def vy32mem : X86MemOperand<"printi32mem">{
 382   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 383   let ParserMatchClass = X86MemVY32Operand; }
 384 def vx64mem : X86MemOperand<"printi64mem">{
 385   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 386   let ParserMatchClass = X86MemVX64Operand; }
 387 def vy64mem : X86MemOperand<"printi64mem">{
 388   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 389   let ParserMatchClass = X86MemVY64Operand; }
 390 def vy64xmem : X86MemOperand<"printi64mem">{
 391   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 392   let ParserMatchClass = X86MemVY64Operand; }
 393 def vz32mem : X86MemOperand<"printi32mem">{
 394   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 395   let ParserMatchClass = X86MemVZ32Operand; }
 396 def vz64mem : X86MemOperand<"printi64mem">{
 397   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 398   let ParserMatchClass = X86MemVZ64Operand; }
 399 }
 400
 401 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 402 // plain GR64, so that it doesn't potentially require a REX prefix.
 403 def i8mem_NOREX : Operand<i64> {
 404   let PrintMethod = "printi8mem";
 405   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 406   let ParserMatchClass = X86Mem8AsmOperand;
 407   let OperandType = "OPERAND_MEMORY";
 408 }
 409
 410 // GPRs available for tailcall.
 411 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 412 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 413
 414 // Special i32mem for addresses of load folding tail calls. These are not
 415 // allowed to use callee-saved registers since they must be scheduled
 416 // after callee-saved register are popped.
 417 def i32mem_TC : Operand<i32> {
 418   let PrintMethod = "printi32mem";
 419   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 420                        i32imm, i8imm);
 421   let ParserMatchClass = X86Mem32AsmOperand;
 422   let OperandType = "OPERAND_MEMORY";
 423 }
 424
 425 // Special i64mem for addresses of load folding tail calls. These are not
 426 // allowed to use callee-saved registers since they must be scheduled
 427 // after callee-saved register are popped.
 428 def i64mem_TC : Operand<i64> {
 429   let PrintMethod = "printi64mem";
 430   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 431                        ptr_rc_tailcall, i32imm, i8imm);
 432   let ParserMatchClass = X86Mem64AsmOperand;
 433   let OperandType = "OPERAND_MEMORY";
 434 }
 435
 436 let OperandType = "OPERAND_PCREL",
 437     ParserMatchClass = X86AbsMemAsmOperand,
 438     PrintMethod = "printPCRelImm" in {
 439 def i32imm_pcrel : Operand<i32>;
 440 def i16imm_pcrel : Operand<i16>;
 441
 442 // Branch targets have OtherVT type and print as pc-relative values.
 443 def brtarget : Operand<OtherVT>;
 444 def brtarget8 : Operand<OtherVT>;
 445
 446 }
 447
 448 def X86MemOffs8AsmOperand : AsmOperandClass {
 449   let Name = "MemOffs8";
 450   let RenderMethod = "addMemOffsOperands";
 451   let SuperClasses = [X86Mem8AsmOperand];
 452 }
 453 def X86MemOffs16AsmOperand : AsmOperandClass {
 454   let Name = "MemOffs16";
 455   let RenderMethod = "addMemOffsOperands";
 456   let SuperClasses = [X86Mem16AsmOperand];
 457 }
 458 def X86MemOffs32AsmOperand : AsmOperandClass {
 459   let Name = "MemOffs32";
 460   let RenderMethod = "addMemOffsOperands";
 461   let SuperClasses = [X86Mem32AsmOperand];
 462 }
 463 def X86MemOffs64AsmOperand : AsmOperandClass {
 464   let Name = "MemOffs64";
 465   let RenderMethod = "addMemOffsOperands";
 466   let SuperClasses = [X86Mem64AsmOperand];
 467 }
 468
 469 let OperandType = "OPERAND_MEMORY" in {
 470 def offset8 : Operand<i64> {
 471   let ParserMatchClass = X86MemOffs8AsmOperand;
 472   let PrintMethod = "printMemOffs8"; }
 473 def offset16 : Operand<i64> {
 474   let ParserMatchClass = X86MemOffs16AsmOperand;
 475   let PrintMethod = "printMemOffs16"; }
 476 def offset32 : Operand<i64> {
 477   let ParserMatchClass = X86MemOffs32AsmOperand;
 478   let PrintMethod = "printMemOffs32"; }
 479 def offset64 : Operand<i64> {
 480   let ParserMatchClass = X86MemOffs64AsmOperand;
 481   let PrintMethod = "printMemOffs64"; }
 482 }
 483
 484
 485 def SSECC : Operand<i8> {
 486   let PrintMethod = "printSSECC";
 487   let OperandType = "OPERAND_IMMEDIATE";
 488 }
 489
 490 def AVXCC : Operand<i8> {
 491   let PrintMethod = "printAVXCC";
 492   let OperandType = "OPERAND_IMMEDIATE";
 493 }
 494
 495 class ImmSExtAsmOperandClass : AsmOperandClass {
 496   let SuperClasses = [ImmAsmOperand];
 497   let RenderMethod = "addImmOperands";
 498 }
 499
 500 class ImmZExtAsmOperandClass : AsmOperandClass {
 501   let SuperClasses = [ImmAsmOperand];
 502   let RenderMethod = "addImmOperands";
 503 }
 504
 505 // Sign-extended immediate classes. We don't need to define the full lattice
 506 // here because there is no instruction with an ambiguity between ImmSExti64i32
 507 // and ImmSExti32i8.
 508 //
 509 // The strange ranges come from the fact that the assembler always works with
 510 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 511 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 512
 513 // [0, 0x7FFFFFFF]                                            |
 514 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 515 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 516   let Name = "ImmSExti64i32";
 517 }
 518
 519 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 520 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 521 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 522   let Name = "ImmSExti16i8";
 523   let SuperClasses = [ImmSExti64i32AsmOperand];
 524 }
 525
 526 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 527 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 528 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 529   let Name = "ImmSExti32i8";
 530 }
 531
 532 // [0, 0x000000FF]
 533 def ImmZExtu32u8AsmOperand : ImmZExtAsmOperandClass {
 534   let Name = "ImmZExtu32u8";
 535 }
 536
 537
 538 // [0, 0x0000007F]                                            |
 539 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 540 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 541   let Name = "ImmSExti64i8";
 542   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 543                       ImmSExti64i32AsmOperand];
 544 }
 545
 546 // A couple of more descriptive operand definitions.
 547 // 16-bits but only 8 bits are significant.
 548 def i16i8imm  : Operand<i16> {
 549   let ParserMatchClass = ImmSExti16i8AsmOperand;
 550   let OperandType = "OPERAND_IMMEDIATE";
 551 }
 552 // 32-bits but only 8 bits are significant.
 553 def i32i8imm  : Operand<i32> {
 554   let ParserMatchClass = ImmSExti32i8AsmOperand;
 555   let OperandType = "OPERAND_IMMEDIATE";
 556 }
 557 // 32-bits but only 8 bits are significant, and those 8 bits are unsigned.
 558 def u32u8imm  : Operand<i32> {
 559   let ParserMatchClass = ImmZExtu32u8AsmOperand;
 560   let OperandType = "OPERAND_IMMEDIATE";
 561 }
 562
 563 // 64-bits but only 32 bits are significant.
 564 def i64i32imm  : Operand<i64> {
 565   let ParserMatchClass = ImmSExti64i32AsmOperand;
 566   let OperandType = "OPERAND_IMMEDIATE";
 567 }
 568
 569 // 64-bits but only 32 bits are significant, and those bits are treated as being
 570 // pc relative.
 571 def i64i32imm_pcrel : Operand<i64> {
 572   let PrintMethod = "printPCRelImm";
 573   let ParserMatchClass = X86AbsMemAsmOperand;
 574   let OperandType = "OPERAND_PCREL";
 575 }
 576
 577 // 64-bits but only 8 bits are significant.
 578 def i64i8imm   : Operand<i64> {
 579   let ParserMatchClass = ImmSExti64i8AsmOperand;
 580   let OperandType = "OPERAND_IMMEDIATE";
 581 }
 582
 583 def lea64_32mem : Operand<i32> {
 584   let PrintMethod = "printi32mem";
 585   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 586   let ParserMatchClass = X86MemAsmOperand;
 587 }
 588
 589 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 590 def lea64mem : Operand<i64> {
 591   let PrintMethod = "printi64mem";
 592   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 593   let ParserMatchClass = X86MemAsmOperand;
 594 }
 595
 596
 597 //===----------------------------------------------------------------------===//
 598 // X86 Complex Pattern Definitions.
 599 //
 600
 601 // Define X86 specific addressing mode.
 602 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 603 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 604                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 605                                []>;
 606 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 607 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 608                                   [add, sub, mul, X86mul_imm, shl, or,
 609                                    frameindex, X86WrapperRIP],
 610                                   []>;
 611
 612 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 613                                [tglobaltlsaddr], []>;
 614
 615 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 616                                [tglobaltlsaddr], []>;
 617
 618 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 619                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 620                          X86WrapperRIP], []>;
 621
 622 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 623                                [tglobaltlsaddr], []>;
 624
 625 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 626                                [tglobaltlsaddr], []>;
 627
 628 //===----------------------------------------------------------------------===//
 629 // X86 Instruction Predicate Definitions.
 630 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 631 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 632
 633 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 634 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 635 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 636 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 637 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 638 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 639 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 640 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 641 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 642 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 643 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 644 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 645 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 646 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 647 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 648 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 649 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 650 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 651 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 652 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">;
 653 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 654 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 655 def NoAVX512       : Predicate<"!Subtarget->hasAVX512()">;
 656 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 657 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 658 def HasERI       : Predicate<"Subtarget->hasERI()">;
 659
 660 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 661 def HasAES       : Predicate<"Subtarget->hasAES()">;
 662 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 663 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 664 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 665 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 666 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 667 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 668 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 669 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 670 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 671 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 672 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 673 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 674 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 675 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 676 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 677 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 678 def HasADX       : Predicate<"Subtarget->hasADX()">;
 679 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 680 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 681 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 682 def HasPrefetchW : Predicate<"Subtarget->has3DNow() || Subtarget->hasPRFCHW()">;
 683 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 684 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 685 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 686 def In32BitMode  : Predicate<"!Subtarget->is64Bit()">,
 687                              AssemblerPredicate<"!Mode64Bit", "32-bit mode">;
 688 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 689                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 690 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 691 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 692 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 693 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 694 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 695 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 696                              "TM.getCodeModel() != CodeModel::Kernel">;
 697 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 698                              "TM.getCodeModel() == CodeModel::Kernel">;
 699 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 700 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 701 def OptForSize   : Predicate<"OptForSize">;
 702 def OptForSpeed  : Predicate<"!OptForSize">;
 703 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 704 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 705 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 706
 707 //===----------------------------------------------------------------------===//
 708 // X86 Instruction Format Definitions.
 709 //
 710
 711 include "X86InstrFormats.td"
 712
 713 //===----------------------------------------------------------------------===//
 714 // Pattern fragments.
 715 //
 716
 717 // X86 specific condition code. These correspond to CondCode in
 718 // X86InstrInfo.h. They must be kept in synch.
 719 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 720 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 721 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 722 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 723 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 724 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 725 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 726 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 727 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 728 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 729 def X86_COND_NO  : PatLeaf<(i8 10)>;
 730 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 731 def X86_COND_NS  : PatLeaf<(i8 12)>;
 732 def X86_COND_O   : PatLeaf<(i8 13)>;
 733 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 734 def X86_COND_S   : PatLeaf<(i8 15)>;
 735
 736 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 737   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 738   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 739   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 740 }
 741
 742 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 743
 744
 745 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 746 // unsigned field.
 747 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 748
 749 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 750   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 751 }]>;
 752
 753 // Helper fragments for loads.
 754 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 755 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 756 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 757   LoadSDNode *LD = cast<LoadSDNode>(N);
 758   ISD::LoadExtType ExtType = LD->getExtensionType();
 759   if (ExtType == ISD::NON_EXTLOAD)
 760     return true;
 761   if (ExtType == ISD::EXTLOAD)
 762     return LD->getAlignment() >= 2 && !LD->isVolatile();
 763   return false;
 764 }]>;
 765
 766 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 767   LoadSDNode *LD = cast<LoadSDNode>(N);
 768   ISD::LoadExtType ExtType = LD->getExtensionType();
 769   if (ExtType == ISD::EXTLOAD)
 770     return LD->getAlignment() >= 2 && !LD->isVolatile();
 771   return false;
 772 }]>;
 773
 774 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 775   LoadSDNode *LD = cast<LoadSDNode>(N);
 776   ISD::LoadExtType ExtType = LD->getExtensionType();
 777   if (ExtType == ISD::NON_EXTLOAD)
 778     return true;
 779   if (ExtType == ISD::EXTLOAD)
 780     return LD->getAlignment() >= 4 && !LD->isVolatile();
 781   return false;
 782 }]>;
 783
 784 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 785 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 786 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 787 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 788 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 789
 790 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 791 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 792 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 793 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 794 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 795 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 796
 797 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 798 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 799 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 800 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 801 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 802 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 803 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 804 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 805 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 806 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 807
 808 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 809 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 810 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 811 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 812 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 813 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 814 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 815 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 816 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 817 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 818
 819
 820 // An 'and' node with a single use.
 821 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 822   return N->hasOneUse();
 823 }]>;
 824 // An 'srl' node with a single use.
 825 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 826   return N->hasOneUse();
 827 }]>;
 828 // An 'trunc' node with a single use.
 829 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 830   return N->hasOneUse();
 831 }]>;
 832
 833 //===----------------------------------------------------------------------===//
 834 // Instruction list.
 835 //
 836
 837 // Nop
 838 let neverHasSideEffects = 1, SchedRW = [WriteZero] in {
 839   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 840   def NOOPW : I<0x1f, MRM0m, (outs), (ins i16mem:$zero),
 841                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize;
 842   def NOOPL : I<0x1f, MRM0m, (outs), (ins i32mem:$zero),
 843                 "nop{l}\t$zero", [], IIC_NOP>, TB;
 844 }
 845
 846
 847 // Constructing a stack frame.
 848 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 849                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 850
 851 let SchedRW = [WriteALU] in {
 852 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, neverHasSideEffects=1 in
 853 def LEAVE    : I<0xC9, RawFrm,
 854                  (outs), (ins), "leave", [], IIC_LEAVE>,
 855                  Requires<[In32BitMode]>;
 856
 857 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 858 def LEAVE64  : I<0xC9, RawFrm,
 859                  (outs), (ins), "leave", [], IIC_LEAVE>,
 860                  Requires<[In64BitMode]>;
 861 } // SchedRW
 862
 863 //===----------------------------------------------------------------------===//
 864 //  Miscellaneous Instructions.
 865 //
 866
 867 let Defs = [ESP], Uses = [ESP], neverHasSideEffects=1 in {
 868 let mayLoad = 1, SchedRW = [WriteLoad] in {
 869 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 870                 IIC_POP_REG16>, OpSize;
 871 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 872                 IIC_POP_REG>;
 873 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 874                 IIC_POP_REG>, OpSize;
 875 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 876                 IIC_POP_MEM>, OpSize;
 877 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 878                 IIC_POP_REG>;
 879 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 880                 IIC_POP_MEM>;
 881
 882 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>, OpSize;
 883 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 884                Requires<[In32BitMode]>;
 885 } // mayLoad, SchedRW
 886
 887 let mayStore = 1, SchedRW = [WriteStore] in {
 888 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 889                  IIC_PUSH_REG>, OpSize;
 890 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 891                  IIC_PUSH_REG>;
 892 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 893                  IIC_PUSH_REG>, OpSize;
 894 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 895                  IIC_PUSH_MEM>,
 896   OpSize;
 897 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 898                  IIC_PUSH_REG>;
 899 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 900                  IIC_PUSH_MEM>;
 901
 902 def PUSHi8   : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 903                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 904 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 905                       "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize;
 906 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 907                       "push{l}\t$imm", [], IIC_PUSH_IMM>;
 908
 909 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 910                  OpSize;
 911 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 912                Requires<[In32BitMode]>;
 913
 914 } // mayStore, SchedRW
 915 }
 916
 917 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 918 let mayLoad = 1, SchedRW = [WriteLoad] in {
 919 def POP64r   : I<0x58, AddRegFrm,
 920                  (outs GR64:$reg), (ins), "pop{q}\t$reg", [], IIC_POP_REG>;
 921 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 922                 IIC_POP_REG>;
 923 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
 924                 IIC_POP_MEM>;
 925 } // mayLoad, SchedRW
 926 let mayStore = 1, SchedRW = [WriteStore] in {
 927 def PUSH64r  : I<0x50, AddRegFrm,
 928                  (outs), (ins GR64:$reg), "push{q}\t$reg", [], IIC_PUSH_REG>;
 929 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
 930                  IIC_PUSH_REG>;
 931 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
 932                  IIC_PUSH_MEM>;
 933 } // mayStore, SchedRW
 934 }
 935
 936 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1,
 937     SchedRW = [WriteStore] in {
 938 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
 939                      "push{q}\t$imm", [], IIC_PUSH_IMM>;
 940 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 941                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 942 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
 943                       "push{q}\t$imm", [], IIC_PUSH_IMM>;
 944 }
 945
 946 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, neverHasSideEffects=1 in
 947 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
 948                Requires<[In64BitMode]>, Sched<[WriteLoad]>;
 949 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, neverHasSideEffects=1 in
 950 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
 951                  Requires<[In64BitMode]>, Sched<[WriteStore]>;
 952
 953 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
 954     mayLoad = 1, neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
 955 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popa{l}", [], IIC_POP_A>,
 956                Requires<[In32BitMode]>;
 957 }
 958 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
 959     mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
 960 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pusha{l}", [], IIC_PUSH_A>,
 961                Requires<[In32BitMode]>;
 962 }
 963
 964 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
 965 // GR32 = bswap GR32
 966 def BSWAP32r : I<0xC8, AddRegFrm,
 967                  (outs GR32:$dst), (ins GR32:$src),
 968                  "bswap{l}\t$dst",
 969                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, TB;
 970
 971 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 972                   "bswap{q}\t$dst",
 973                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
 974 } // Constraints = "$src = $dst", SchedRW
 975
 976 // Bit scan instructions.
 977 let Defs = [EFLAGS] in {
 978 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
 979                  "bsf{w}\t{$src, $dst|$dst, $src}",
 980                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
 981                   IIC_BIT_SCAN_REG>, TB, OpSize, Sched<[WriteShift]>;
 982 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
 983                  "bsf{w}\t{$src, $dst|$dst, $src}",
 984                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
 985                   IIC_BIT_SCAN_MEM>, TB, OpSize, Sched<[WriteShiftLd]>;
 986 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
 987                  "bsf{l}\t{$src, $dst|$dst, $src}",
 988                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
 989                  IIC_BIT_SCAN_REG>, TB,
 990                Sched<[WriteShift]>;
 991 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
 992                  "bsf{l}\t{$src, $dst|$dst, $src}",
 993                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
 994                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
 995 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 996                   "bsf{q}\t{$src, $dst|$dst, $src}",
 997                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
 998                   IIC_BIT_SCAN_REG>, TB, Sched<[WriteShift]>;
 999 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1000                   "bsf{q}\t{$src, $dst|$dst, $src}",
1001                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1002                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1003
1004 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1005                  "bsr{w}\t{$src, $dst|$dst, $src}",
1006                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1007                  IIC_BIT_SCAN_REG>,
1008                  TB, OpSize, Sched<[WriteShift]>;
1009 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1010                  "bsr{w}\t{$src, $dst|$dst, $src}",
1011                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1012                  IIC_BIT_SCAN_MEM>, TB,
1013                  OpSize, Sched<[WriteShiftLd]>;
1014 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1015                  "bsr{l}\t{$src, $dst|$dst, $src}",
1016                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1017                  IIC_BIT_SCAN_REG>, TB,
1018                Sched<[WriteShift]>;
1019 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1020                  "bsr{l}\t{$src, $dst|$dst, $src}",
1021                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1022                  IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1023 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1024                   "bsr{q}\t{$src, $dst|$dst, $src}",
1025                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))], IIC_BIT_SCAN_REG>, TB,
1026                Sched<[WriteShift]>;
1027 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1028                   "bsr{q}\t{$src, $dst|$dst, $src}",
1029                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1030                   IIC_BIT_SCAN_MEM>, TB, Sched<[WriteShiftLd]>;
1031 } // Defs = [EFLAGS]
1032
1033 let SchedRW = [WriteMicrocoded] in {
1034 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1035 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1036 def MOVSB : I<0xA4, RawFrm, (outs), (ins), "movsb", [], IIC_MOVS>;
1037 def MOVSW : I<0xA5, RawFrm, (outs), (ins), "movsw", [], IIC_MOVS>, OpSize;
1038 def MOVSD : I<0xA5, RawFrm, (outs), (ins), "movs{l|d}", [], IIC_MOVS>;
1039 def MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "movsq", [], IIC_MOVS>;
1040 }
1041
1042 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1043 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1044 def STOSB : I<0xAA, RawFrm, (outs), (ins), "stosb", [], IIC_STOS>;
1045 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1046 def STOSW : I<0xAB, RawFrm, (outs), (ins), "stosw", [], IIC_STOS>, OpSize;
1047 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1048 def STOSD : I<0xAB, RawFrm, (outs), (ins), "stos{l|d}", [], IIC_STOS>;
1049 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1050 def STOSQ : RI<0xAB, RawFrm, (outs), (ins), "stosq", [], IIC_STOS>;
1051
1052 def SCAS8 : I<0xAE, RawFrm, (outs), (ins), "scasb", [], IIC_SCAS>;
1053 def SCAS16 : I<0xAF, RawFrm, (outs), (ins), "scasw", [], IIC_SCAS>, OpSize;
1054 def SCAS32 : I<0xAF, RawFrm, (outs), (ins), "scas{l|d}", [], IIC_SCAS>;
1055 def SCAS64 : RI<0xAF, RawFrm, (outs), (ins), "scasq", [], IIC_SCAS>;
1056
1057 def CMPS8 : I<0xA6, RawFrm, (outs), (ins), "cmpsb", [], IIC_CMPS>;
1058 def CMPS16 : I<0xA7, RawFrm, (outs), (ins), "cmpsw", [], IIC_CMPS>, OpSize;
1059 def CMPS32 : I<0xA7, RawFrm, (outs), (ins), "cmps{l|d}", [], IIC_CMPS>;
1060 def CMPS64 : RI<0xA7, RawFrm, (outs), (ins), "cmpsq", [], IIC_CMPS>;
1061 } // SchedRW
1062
1063 //===----------------------------------------------------------------------===//
1064 //  Move Instructions.
1065 //
1066 let SchedRW = [WriteMove] in {
1067 let neverHasSideEffects = 1 in {
1068 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1069                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1070 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1071                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1072 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1073                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1074 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1075                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1076 }
1077
1078 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1079 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1080                    "mov{b}\t{$src, $dst|$dst, $src}",
1081                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1082 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1083                    "mov{w}\t{$src, $dst|$dst, $src}",
1084                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize;
1085 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1086                    "mov{l}\t{$src, $dst|$dst, $src}",
1087                    [(set GR32:$dst, imm:$src)], IIC_MOV>;
1088 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1089                     "movabs{q}\t{$src, $dst|$dst, $src}",
1090                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1091 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1092                       "mov{q}\t{$src, $dst|$dst, $src}",
1093                       [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1094 }
1095 } // SchedRW
1096
1097 let SchedRW = [WriteStore] in {
1098 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1099                    "mov{b}\t{$src, $dst|$dst, $src}",
1100                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1101 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1102                    "mov{w}\t{$src, $dst|$dst, $src}",
1103                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize;
1104 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1105                    "mov{l}\t{$src, $dst|$dst, $src}",
1106                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1107 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1108                       "mov{q}\t{$src, $dst|$dst, $src}",
1109                       [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1110 } // SchedRW
1111
1112 let hasSideEffects = 0 in {
1113
1114 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1115 /// 32-bit offset from the PC.  These are only valid in x86-32 mode.
1116 let SchedRW = [WriteALU] in {
1117 let mayLoad = 1 in {
1118 def MOV8o8a : Ii32 <0xA0, RawFrm, (outs), (ins offset8:$src),
1119                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1120                    Requires<[In32BitMode]>;
1121 def MOV16o16a : Ii32 <0xA1, RawFrm, (outs), (ins offset16:$src),
1122                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>, OpSize,
1123                      Requires<[In32BitMode]>;
1124 def MOV32o32a : Ii32 <0xA1, RawFrm, (outs), (ins offset32:$src),
1125                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1126                      Requires<[In32BitMode]>;
1127 }
1128 let mayStore = 1 in {
1129 def MOV8ao8 : Ii32 <0xA2, RawFrm, (outs offset8:$dst), (ins),
1130                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1131                   Requires<[In32BitMode]>;
1132 def MOV16ao16 : Ii32 <0xA3, RawFrm, (outs offset16:$dst), (ins),
1133                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>, OpSize,
1134                      Requires<[In32BitMode]>;
1135 def MOV32ao32 : Ii32 <0xA3, RawFrm, (outs offset32:$dst), (ins),
1136                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1137                      Requires<[In32BitMode]>;
1138 }
1139 }
1140
1141 // These forms all have full 64-bit absolute addresses in their instructions
1142 // and use the movabs mnemonic to indicate this specific form.
1143 let mayLoad = 1 in {
1144 def MOV64o8a : RIi64_NOREX<0xA0, RawFrm, (outs), (ins offset8:$src),
1145                      "movabs{b}\t{$src, %al|al, $src}", []>,
1146                      Requires<[In64BitMode]>;
1147 def MOV64o16a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset16:$src),
1148                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize,
1149                      Requires<[In64BitMode]>;
1150 def MOV64o32a : RIi64_NOREX<0xA1, RawFrm, (outs), (ins offset32:$src),
1151                      "movabs{l}\t{$src, %eax|eax, $src}", []>,
1152                      Requires<[In64BitMode]>;
1153 def MOV64o64a : RIi64<0xA1, RawFrm, (outs), (ins offset64:$src),
1154                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1155                      Requires<[In64BitMode]>;
1156 }
1157
1158 let mayStore = 1 in {
1159 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrm, (outs offset8:$dst), (ins),
1160                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1161                      Requires<[In64BitMode]>;
1162 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrm, (outs offset16:$dst), (ins),
1163                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize,
1164                      Requires<[In64BitMode]>;
1165 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrm, (outs offset32:$dst), (ins),
1166                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>,
1167                      Requires<[In64BitMode]>;
1168 def MOV64ao64 : RIi64<0xA3, RawFrm, (outs offset64:$dst), (ins),
1169                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1170                      Requires<[In64BitMode]>;
1171 }
1172 } // hasSideEffects = 0
1173
1174 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
1175 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1176                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1177 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1178                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize;
1179 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1180                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1181 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1182                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1183 }
1184
1185 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1186 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1187                 "mov{b}\t{$src, $dst|$dst, $src}",
1188                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1189 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1190                 "mov{w}\t{$src, $dst|$dst, $src}",
1191                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize;
1192 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1193                 "mov{l}\t{$src, $dst|$dst, $src}",
1194                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>;
1195 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1196                  "mov{q}\t{$src, $dst|$dst, $src}",
1197                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1198 }
1199
1200 let SchedRW = [WriteStore] in {
1201 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1202                 "mov{b}\t{$src, $dst|$dst, $src}",
1203                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1204 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1205                 "mov{w}\t{$src, $dst|$dst, $src}",
1206                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize;
1207 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1208                 "mov{l}\t{$src, $dst|$dst, $src}",
1209                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>;
1210 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1211                  "mov{q}\t{$src, $dst|$dst, $src}",
1212                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1213 } // SchedRW
1214
1215 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1216 // that they can be used for copying and storing h registers, which can't be
1217 // encoded when a REX prefix is present.
1218 let isCodeGenOnly = 1 in {
1219 let neverHasSideEffects = 1 in
1220 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1221                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1222                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1223                    Sched<[WriteMove]>;
1224 let mayStore = 1, neverHasSideEffects = 1 in
1225 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1226                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1227                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1228                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1229 let mayLoad = 1, neverHasSideEffects = 1,
1230     canFoldAsLoad = 1, isReMaterializable = 1 in
1231 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1232                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1233                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1234                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1235 }
1236
1237
1238 // Condition code ops, incl. set if equal/not equal/...
1239 let SchedRW = [WriteALU] in {
1240 let Defs = [EFLAGS], Uses = [AH] in
1241 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1242                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1243 let Defs = [AH], Uses = [EFLAGS], neverHasSideEffects = 1 in
1244 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1245                 IIC_AHF>;  // AH = flags
1246 } // SchedRW
1247
1248 //===----------------------------------------------------------------------===//
1249 // Bit tests instructions: BT, BTS, BTR, BTC.
1250
1251 let Defs = [EFLAGS] in {
1252 let SchedRW = [WriteALU] in {
1253 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1254                "bt{w}\t{$src2, $src1|$src1, $src2}",
1255                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1256                OpSize, TB;
1257 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1258                "bt{l}\t{$src2, $src1|$src1, $src2}",
1259                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>, TB;
1260 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1261                "bt{q}\t{$src2, $src1|$src1, $src2}",
1262                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1263 } // SchedRW
1264
1265 // Unlike with the register+register form, the memory+register form of the
1266 // bt instruction does not ignore the high bits of the index. From ISel's
1267 // perspective, this is pretty bizarre. Make these instructions disassembly
1268 // only for now.
1269
1270 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1271   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1272                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1273   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1274   //                (implicit EFLAGS)]
1275                  [], IIC_BT_MR
1276                  >, OpSize, TB, Requires<[FastBTMem]>;
1277   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1278                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1279   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1280   //                (implicit EFLAGS)]
1281                  [], IIC_BT_MR
1282                  >, TB, Requires<[FastBTMem]>;
1283   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1284                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1285   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1286   //                (implicit EFLAGS)]
1287                   [], IIC_BT_MR
1288                   >, TB;
1289 }
1290
1291 let SchedRW = [WriteALU] in {
1292 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1293                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1294                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1295                 IIC_BT_RI>, OpSize, TB;
1296 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1297                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1298                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1299                 IIC_BT_RI>, TB;
1300 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1301                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1302                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1303                 IIC_BT_RI>, TB;
1304 } // SchedRW
1305
1306 // Note that these instructions don't need FastBTMem because that
1307 // only applies when the other operand is in a register. When it's
1308 // an immediate, bt is still fast.
1309 let SchedRW = [WriteALU] in {
1310 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1311                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1312                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1313                  ], IIC_BT_MI>, OpSize, TB;
1314 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1315                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1316                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1317                  ], IIC_BT_MI>, TB;
1318 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1319                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1320                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1321                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1322 } // SchedRW
1323
1324 let hasSideEffects = 0 in {
1325 let SchedRW = [WriteALU] in {
1326 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1327                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1328                 OpSize, TB;
1329 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1330                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1331 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1332                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1333 } // SchedRW
1334
1335 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1336 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1337                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1338                 OpSize, TB;
1339 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1340                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1341 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1342                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1343 }
1344
1345 let SchedRW = [WriteALU] in {
1346 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1347                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1348                     OpSize, TB;
1349 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1350                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1351 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1352                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1353 } // SchedRW
1354
1355 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1356 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1357                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1358                     OpSize, TB;
1359 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1360                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1361 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1362                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1363 }
1364
1365 let SchedRW = [WriteALU] in {
1366 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1367                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1368                 OpSize, TB;
1369 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1370                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1371 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1372                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1373 } // SchedRW
1374
1375 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1376 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1377                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1378                 OpSize, TB;
1379 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1380                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1381 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1382                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1383 }
1384
1385 let SchedRW = [WriteALU] in {
1386 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1387                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1388                     OpSize, TB;
1389 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1390                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1391 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1392                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1393 } // SchedRW
1394
1395 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1396 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1397                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1398                     OpSize, TB;
1399 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1400                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1401 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1402                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1403 }
1404
1405 let SchedRW = [WriteALU] in {
1406 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1407                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1408                 OpSize, TB;
1409 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1410                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1411 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1412                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1413 } // SchedRW
1414
1415 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1416 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1417                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1418                 OpSize, TB;
1419 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1420                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1421 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1422                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1423 }
1424
1425 let SchedRW = [WriteALU] in {
1426 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1427                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1428                     OpSize, TB;
1429 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1430                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1431 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1432                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1433 } // SchedRW
1434
1435 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1436 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1437                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1438                     OpSize, TB;
1439 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1440                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1441 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1442                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1443 }
1444 } // hasSideEffects = 0
1445 } // Defs = [EFLAGS]
1446
1447
1448 //===----------------------------------------------------------------------===//
1449 // Atomic support
1450 //
1451
1452 // Atomic swap. These are just normal xchg instructions. But since a memory
1453 // operand is referenced, the atomicity is ensured.
1454 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1455                        InstrItinClass itin> {
1456   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1457     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1458                       (ins GR8:$val, i8mem:$ptr),
1459                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1460                       [(set
1461                          GR8:$dst,
1462                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1463                       itin>;
1464     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1465                       (ins GR16:$val, i16mem:$ptr),
1466                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1467                       [(set
1468                          GR16:$dst,
1469                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1470                       itin>, OpSize;
1471     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1472                       (ins GR32:$val, i32mem:$ptr),
1473                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1474                       [(set
1475                          GR32:$dst,
1476                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1477                       itin>;
1478     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1479                        (ins GR64:$val, i64mem:$ptr),
1480                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1481                        [(set
1482                          GR64:$dst,
1483                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1484                        itin>;
1485   }
1486 }
1487
1488 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1489
1490 // Swap between registers.
1491 let SchedRW = [WriteALU] in {
1492 let Constraints = "$val = $dst" in {
1493 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1494                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1495 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1496                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>, OpSize;
1497 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1498                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1499 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1500                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1501 }
1502
1503 // Swap between EAX and other registers.
1504 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1505                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize;
1506 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1507                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1508                   Requires<[In32BitMode]>;
1509 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1510 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1511 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1512                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1513                    Requires<[In64BitMode]>;
1514 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1515                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1516 } // SchedRW
1517
1518 let SchedRW = [WriteALU] in {
1519 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1520                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1521 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1522                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1523                  OpSize;
1524 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1525                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1526 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1527                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1528 } // SchedRW
1529
1530 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1531 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1532                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1533 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1534                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1535                  OpSize;
1536 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1537                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1538 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1539                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1540
1541 }
1542
1543 let SchedRW = [WriteALU] in {
1544 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1545                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1546                    IIC_CMPXCHG_REG8>, TB;
1547 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1548                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1549                     IIC_CMPXCHG_REG>, TB, OpSize;
1550 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1551                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1552                      IIC_CMPXCHG_REG>, TB;
1553 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1554                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1555                       IIC_CMPXCHG_REG>, TB;
1556 } // SchedRW
1557
1558 let SchedRW = [WriteALULd, WriteRMW] in {
1559 let mayLoad = 1, mayStore = 1 in {
1560 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1561                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1562                      IIC_CMPXCHG_MEM8>, TB;
1563 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1564                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1565                      IIC_CMPXCHG_MEM>, TB, OpSize;
1566 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1567                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1568                      IIC_CMPXCHG_MEM>, TB;
1569 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1570                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1571                       IIC_CMPXCHG_MEM>, TB;
1572 }
1573
1574 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1575 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1576                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1577
1578 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1579 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1580                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1581                     TB, Requires<[HasCmpxchg16b]>;
1582 } // SchedRW
1583
1584
1585 // Lock instruction prefix
1586 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1587
1588 // Rex64 instruction prefix
1589 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>;
1590
1591 // Data16 instruction prefix
1592 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1593
1594 // Repeat string operation instruction prefixes
1595 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1596 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1597 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1598 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1599 // Repeat while not equal (used with CMPS and SCAS)
1600 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1601 }
1602
1603
1604 // String manipulation instructions
1605 let SchedRW = [WriteMicrocoded] in {
1606 def LODSB : I<0xAC, RawFrm, (outs), (ins), "lodsb", [], IIC_LODS>;
1607 def LODSW : I<0xAD, RawFrm, (outs), (ins), "lodsw", [], IIC_LODS>, OpSize;
1608 def LODSD : I<0xAD, RawFrm, (outs), (ins), "lods{l|d}", [], IIC_LODS>;
1609 def LODSQ : RI<0xAD, RawFrm, (outs), (ins), "lodsq", [], IIC_LODS>;
1610 }
1611
1612 let SchedRW = [WriteSystem] in {
1613 def OUTSB : I<0x6E, RawFrm, (outs), (ins), "outsb", [], IIC_OUTS>;
1614 def OUTSW : I<0x6F, RawFrm, (outs), (ins), "outsw", [], IIC_OUTS>, OpSize;
1615 def OUTSD : I<0x6F, RawFrm, (outs), (ins), "outs{l|d}", [], IIC_OUTS>;
1616 }
1617
1618 // Flag instructions
1619 let SchedRW = [WriteALU] in {
1620 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1621 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1622 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1623 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1624 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1625 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1626 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1627
1628 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1629 }
1630
1631 // Table lookup instructions
1632 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1633            Sched<[WriteLoad]>;
1634
1635 let SchedRW = [WriteMicrocoded] in {
1636 // ASCII Adjust After Addition
1637 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1638 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1639             Requires<[In32BitMode]>;
1640
1641 // ASCII Adjust AX Before Division
1642 // sets AL, AH and EFLAGS and uses AL and AH
1643 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1644                  "aad\t$src", [], IIC_AAD>, Requires<[In32BitMode]>;
1645
1646 // ASCII Adjust AX After Multiply
1647 // sets AL, AH and EFLAGS and uses AL
1648 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1649                  "aam\t$src", [], IIC_AAM>, Requires<[In32BitMode]>;
1650
1651 // ASCII Adjust AL After Subtraction - sets
1652 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1653 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1654             Requires<[In32BitMode]>;
1655
1656 // Decimal Adjust AL after Addition
1657 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1658 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1659             Requires<[In32BitMode]>;
1660
1661 // Decimal Adjust AL after Subtraction
1662 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1663 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1664             Requires<[In32BitMode]>;
1665 } // SchedRW
1666
1667 let SchedRW = [WriteSystem] in {
1668 // Check Array Index Against Bounds
1669 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1670                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize,
1671                    Requires<[In32BitMode]>;
1672 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1673                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>,
1674                    Requires<[In32BitMode]>;
1675
1676 // Adjust RPL Field of Segment Selector
1677 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1678                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1679                  Requires<[In32BitMode]>;
1680 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1681                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1682                  Requires<[In32BitMode]>;
1683 } // SchedRW
1684
1685 //===----------------------------------------------------------------------===//
1686 // MOVBE Instructions
1687 //
1688 let Predicates = [HasMOVBE] in {
1689   let SchedRW = [WriteALULd] in {
1690   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1691                     "movbe{w}\t{$src, $dst|$dst, $src}",
1692                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1693                     OpSize, T8;
1694   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1695                     "movbe{l}\t{$src, $dst|$dst, $src}",
1696                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1697                     T8;
1698   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1699                      "movbe{q}\t{$src, $dst|$dst, $src}",
1700                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1701                      T8;
1702   }
1703   let SchedRW = [WriteStore] in {
1704   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1705                     "movbe{w}\t{$src, $dst|$dst, $src}",
1706                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1707                     OpSize, T8;
1708   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1709                     "movbe{l}\t{$src, $dst|$dst, $src}",
1710                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1711                     T8;
1712   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1713                      "movbe{q}\t{$src, $dst|$dst, $src}",
1714                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1715                      T8;
1716   }
1717 }
1718
1719 //===----------------------------------------------------------------------===//
1720 // RDRAND Instruction
1721 //
1722 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1723   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1724                     "rdrand{w}\t$dst",
1725                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize, TB;
1726   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1727                     "rdrand{l}\t$dst",
1728                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, TB;
1729   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1730                      "rdrand{q}\t$dst",
1731                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1732 }
1733
1734 //===----------------------------------------------------------------------===//
1735 // RDSEED Instruction
1736 //
1737 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1738   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1739                     "rdseed{w}\t$dst",
1740                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize, TB;
1741   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1742                     "rdseed{l}\t$dst",
1743                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, TB;
1744   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1745                      "rdseed{q}\t$dst",
1746                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1747 }
1748
1749 //===----------------------------------------------------------------------===//
1750 // LZCNT Instruction
1751 //
1752 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1753   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1754                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1755                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1756                     OpSize;
1757   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1758                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1759                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1760                      (implicit EFLAGS)]>, XS, OpSize;
1761
1762   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1763                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1764                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS;
1765   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1766                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1767                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1768                      (implicit EFLAGS)]>, XS;
1769
1770   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1771                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1772                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1773                      XS;
1774   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1775                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1776                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1777                       (implicit EFLAGS)]>, XS;
1778 }
1779
1780 //===----------------------------------------------------------------------===//
1781 // BMI Instructions
1782 //
1783 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1784   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1785                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1786                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
1787                     OpSize;
1788   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1789                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
1790                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
1791                      (implicit EFLAGS)]>, XS, OpSize;
1792
1793   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1794                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1795                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS;
1796   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1797                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
1798                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
1799                      (implicit EFLAGS)]>, XS;
1800
1801   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1802                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1803                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
1804                      XS;
1805   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1806                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
1807                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
1808                       (implicit EFLAGS)]>, XS;
1809 }
1810
1811 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
1812                   RegisterClass RC, X86MemOperand x86memop, SDNode OpNode,
1813                   PatFrag ld_frag> {
1814   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
1815              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1816              [(set RC:$dst, (OpNode RC:$src)), (implicit EFLAGS)]>, T8, VEX_4V;
1817   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
1818              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
1819              [(set RC:$dst, (OpNode (ld_frag addr:$src))), (implicit EFLAGS)]>,
1820              T8, VEX_4V;
1821 }
1822
1823 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1824   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem,
1825                         X86blsr, loadi32>;
1826   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem,
1827                         X86blsr, loadi64>, VEX_W;
1828   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem,
1829                           X86blsmsk, loadi32>;
1830   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem,
1831                           X86blsmsk, loadi64>, VEX_W;
1832   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem,
1833                         X86blsi, loadi32>;
1834   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem,
1835                         X86blsi, loadi64>, VEX_W;
1836 }
1837
1838 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
1839                           X86MemOperand x86memop, Intrinsic Int,
1840                           PatFrag ld_frag> {
1841   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1842              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1843              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
1844              T8, VEX_4VOp3;
1845   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
1846              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1847              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
1848               (implicit EFLAGS)]>, T8, VEX_4VOp3;
1849 }
1850
1851 let Predicates = [HasBMI], Defs = [EFLAGS] in {
1852   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
1853                                 int_x86_bmi_bextr_32, loadi32>;
1854   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
1855                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
1856 }
1857
1858 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
1859   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
1860                                int_x86_bmi_bzhi_32, loadi32>;
1861   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
1862                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
1863 }
1864
1865 def : Pat<(X86bzhi GR32:$src1, GR8:$src2),
1866           (BZHI32rr GR32:$src1,
1867                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1868 def : Pat<(X86bzhi (loadi32 addr:$src1), GR8:$src2),
1869           (BZHI32rm addr:$src1,
1870                     (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1871 def : Pat<(X86bzhi GR64:$src1, GR8:$src2),
1872           (BZHI64rr GR64:$src1,
1873                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1874 def : Pat<(X86bzhi (loadi64 addr:$src1), GR8:$src2),
1875           (BZHI64rm addr:$src1,
1876                     (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$src2, sub_8bit))>;
1877
1878 let Predicates = [HasBMI] in {
1879   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
1880             (BEXTR32rr GR32:$src1, GR32:$src2)>;
1881   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
1882             (BEXTR32rm addr:$src1, GR32:$src2)>;
1883   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
1884             (BEXTR64rr GR64:$src1, GR64:$src2)>;
1885   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
1886             (BEXTR64rm addr:$src1, GR64:$src2)>;
1887 } // HasBMI
1888
1889 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
1890                          X86MemOperand x86memop, Intrinsic Int,
1891                          PatFrag ld_frag> {
1892   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
1893              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1894              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
1895              VEX_4V;
1896   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1897              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1898              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
1899 }
1900
1901 let Predicates = [HasBMI2] in {
1902   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
1903                                int_x86_bmi_pdep_32, loadi32>, T8XD;
1904   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
1905                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
1906   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
1907                                int_x86_bmi_pext_32, loadi32>, T8XS;
1908   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
1909                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
1910 }
1911
1912 //===----------------------------------------------------------------------===//
1913 // TBM Instructions
1914 //
1915 let Predicates = [HasTBM], Defs = [EFLAGS] in {
1916
1917 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
1918                                 X86MemOperand x86memop, PatFrag ld_frag,
1919                                 Intrinsic Int, Operand immtype,
1920                                 SDPatternOperator immoperator> {
1921   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
1922                 !strconcat(OpcodeStr,
1923                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
1924                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
1925            XOP, XOPA, VEX;
1926   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
1927                 (ins x86memop:$src1, immtype:$cntl),
1928                 !strconcat(OpcodeStr,
1929                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
1930                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
1931            XOP, XOPA, VEX;
1932 }
1933
1934 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
1935                                      int_x86_tbm_bextri_u32, i32imm, imm>;
1936 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
1937                                      int_x86_tbm_bextri_u64, i64i32imm,
1938                                      i64immSExt32>, VEX_W;
1939
1940 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
1941                          RegisterClass RC, string OpcodeStr,
1942                          X86MemOperand x86memop, PatFrag ld_frag> {
1943 let hasSideEffects = 0 in {
1944   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
1945              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
1946              []>, XOP, XOP9, VEX_4V;
1947   let mayLoad = 1 in
1948   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
1949              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
1950              []>, XOP, XOP9, VEX_4V;
1951 }
1952 }
1953
1954 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
1955                            Format FormReg, Format FormMem> {
1956   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
1957                                loadi32>;
1958   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
1959                                loadi64>, VEX_W;
1960 }
1961
1962 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
1963 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
1964 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
1965 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
1966 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
1967 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
1968 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
1969 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
1970 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
1971 } // HasTBM, EFLAGS
1972
1973 //===----------------------------------------------------------------------===//
1974 // Pattern fragments to auto generate TBM instructions.
1975 //===----------------------------------------------------------------------===//
1976
1977 let Predicates = [HasTBM] in {
1978   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
1979             (BEXTRI32ri GR32:$src1, imm:$src2)>;
1980   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
1981             (BEXTRI32mi addr:$src1, imm:$src2)>;
1982   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
1983             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
1984   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
1985             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
1986
1987   // FIXME: patterns for the load versions are not implemented
1988   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
1989             (BLCFILL32rr GR32:$src)>;
1990   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
1991             (BLCFILL64rr GR64:$src)>;
1992
1993   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
1994             (BLCI32rr GR32:$src)>;
1995   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
1996             (BLCI64rr GR64:$src)>;
1997
1998   // Extra patterns because opt can optimize the above patterns to this.
1999   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2000             (BLCI32rr GR32:$src)>;
2001   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2002             (BLCI64rr GR64:$src)>;
2003
2004   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2005             (BLCIC32rr GR32:$src)>;
2006   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2007             (BLCIC64rr GR64:$src)>;
2008
2009   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2010             (BLCMSK32rr GR32:$src)>;
2011   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2012             (BLCMSK64rr GR64:$src)>;
2013
2014   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2015             (BLCS32rr GR32:$src)>;
2016   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2017             (BLCS64rr GR64:$src)>;
2018
2019   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2020             (BLSFILL32rr GR32:$src)>;
2021   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2022             (BLSFILL64rr GR64:$src)>;
2023
2024   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2025             (BLSIC32rr GR32:$src)>;
2026   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2027             (BLSIC64rr GR64:$src)>;
2028
2029   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2030             (T1MSKC32rr GR32:$src)>;
2031   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2032             (T1MSKC64rr GR64:$src)>;
2033
2034   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2035             (TZMSK32rr GR32:$src)>;
2036   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2037             (TZMSK64rr GR64:$src)>;
2038 } // HasTBM
2039
2040 //===----------------------------------------------------------------------===//
2041 // Subsystems.
2042 //===----------------------------------------------------------------------===//
2043
2044 include "X86InstrArithmetic.td"
2045 include "X86InstrCMovSetCC.td"
2046 include "X86InstrExtension.td"
2047 include "X86InstrControl.td"
2048 include "X86InstrShiftRotate.td"
2049
2050 // X87 Floating Point Stack.
2051 include "X86InstrFPStack.td"
2052
2053 // SIMD support (SSE, MMX and AVX)
2054 include "X86InstrFragmentsSIMD.td"
2055
2056 // FMA - Fused Multiply-Add support (requires FMA)
2057 include "X86InstrFMA.td"
2058
2059 // XOP
2060 include "X86InstrXOP.td"
2061
2062 // SSE, MMX and 3DNow! vector support.
2063 include "X86InstrSSE.td"
2064 include "X86InstrAVX512.td"
2065 include "X86InstrMMX.td"
2066 include "X86Instr3DNow.td"
2067
2068 include "X86InstrVMX.td"
2069 include "X86InstrSVM.td"
2070
2071 include "X86InstrTSX.td"
2072
2073 // System instructions.
2074 include "X86InstrSystem.td"
2075
2076 // Compiler Pseudo Instructions and Pat Patterns
2077 include "X86InstrCompiler.td"
2078
2079 //===----------------------------------------------------------------------===//
2080 // Assembler Mnemonic Aliases
2081 //===----------------------------------------------------------------------===//
2082
2083 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2084 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2085
2086 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2087 def : MnemonicAlias<"cwde", "cwtl", "att">;
2088 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2089 def : MnemonicAlias<"cdq",  "cltd", "att">;
2090 def : MnemonicAlias<"cdqe", "cltq", "att">;
2091 def : MnemonicAlias<"cqo",  "cqto", "att">;
2092
2093 // lret maps to lretl, it is not ambiguous with lretq.
2094 def : MnemonicAlias<"lret", "lretl", "att">;
2095
2096 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[In32BitMode]>;
2097 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2098
2099 def : MnemonicAlias<"loopz",  "loope",  "att">;
2100 def : MnemonicAlias<"loopnz", "loopne", "att">;
2101
2102 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2103 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2104 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2105 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2106 def : MnemonicAlias<"popfd", "popfl", "att">;
2107
2108 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2109 // all modes.  However: "push (addr)" and "push $42" should default to
2110 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2111 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2112 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2113 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2114 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2115 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2116
2117 def : MnemonicAlias<"popad",   "popa", "intel">, Requires<[In32BitMode]>;
2118 def : MnemonicAlias<"pushad",  "pusha", "intel">, Requires<[In32BitMode]>;
2119
2120 def : MnemonicAlias<"repe",  "rep",   "att">;
2121 def : MnemonicAlias<"repz",  "rep",   "att">;
2122 def : MnemonicAlias<"repnz", "repne", "att">;
2123
2124 def : MnemonicAlias<"retl", "ret", "att">, Requires<[In32BitMode]>;
2125 def : MnemonicAlias<"retq", "ret", "att">, Requires<[In64BitMode]>;
2126
2127 def : MnemonicAlias<"salb", "shlb", "att">;
2128 def : MnemonicAlias<"salw", "shlw", "att">;
2129 def : MnemonicAlias<"sall", "shll", "att">;
2130 def : MnemonicAlias<"salq", "shlq", "att">;
2131
2132 def : MnemonicAlias<"smovb", "movsb", "att">;
2133 def : MnemonicAlias<"smovw", "movsw", "att">;
2134 def : MnemonicAlias<"smovl", "movsl", "att">;
2135 def : MnemonicAlias<"smovq", "movsq", "att">;
2136
2137 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2138 def : MnemonicAlias<"verrw", "verr", "att">;
2139
2140 // System instruction aliases.
2141 def : MnemonicAlias<"iret",    "iretl",    "att">;
2142 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2143 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2144
2145 def : MnemonicAlias<"lgdtl", "lgdt", "att">, Requires<[In32BitMode]>;
2146 def : MnemonicAlias<"lgdtq", "lgdt", "att">, Requires<[In64BitMode]>;
2147 def : MnemonicAlias<"lidtl", "lidt", "att">, Requires<[In32BitMode]>;
2148 def : MnemonicAlias<"lidtq", "lidt", "att">, Requires<[In64BitMode]>;
2149 def : MnemonicAlias<"sgdtl", "sgdt", "att">, Requires<[In32BitMode]>;
2150 def : MnemonicAlias<"sgdtq", "sgdt", "att">, Requires<[In64BitMode]>;
2151 def : MnemonicAlias<"sidtl", "sidt", "att">, Requires<[In32BitMode]>;
2152 def : MnemonicAlias<"sidtq", "sidt", "att">, Requires<[In64BitMode]>;
2153
2154
2155 // Floating point stack aliases.
2156 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2157 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2158 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2159 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2160 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2161 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2162 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2163 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2164 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2165 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2166 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2167 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2168 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2169 def : MnemonicAlias<"fwait",    "wait",     "att">;
2170
2171
2172 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2173                     string VariantName>
2174   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2175                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2176
2177 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2178 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2179 /// example "setz" -> "sete".
2180 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2181                                         string V = ""> {
2182   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2183   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2184   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2185   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2186   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2187   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2188   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2189   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2190   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2191   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2192
2193   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2194   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2195   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2196   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2197 }
2198
2199 // Aliases for set<CC>
2200 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2201 // Aliases for j<CC>
2202 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2203 // Aliases for cmov<CC>{w,l,q}
2204 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2205 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2206 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2207 // No size suffix for intel-style asm.
2208 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2209
2210
2211 //===----------------------------------------------------------------------===//
2212 // Assembler Instruction Aliases
2213 //===----------------------------------------------------------------------===//
2214
2215 // aad/aam default to base 10 if no operand is specified.
2216 def : InstAlias<"aad", (AAD8i8 10)>;
2217 def : InstAlias<"aam", (AAM8i8 10)>;
2218
2219 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2220 // Likewise for btc/btr/bts.
2221 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2222                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2223 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2224                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2225 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2226                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2227 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2228                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2229
2230 // clr aliases.
2231 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2232 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2233 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2234 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2235
2236 // div and idiv aliases for explicit A register.
2237 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2238 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2239 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2240 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2241 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2242 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2243 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2244 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2245 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2246 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2247 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2248 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2249 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2250 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2251 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2252 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2253
2254
2255
2256 // Various unary fpstack operations default to operating on on ST1.
2257 // For example, "fxch" -> "fxch %st(1)"
2258 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2259 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2260 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2261 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2262 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2263 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2264 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2265 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2266 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2267 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2268 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2269 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2270 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2271 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2272 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2273
2274 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2275 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2276 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2277 // gas.
2278 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2279  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2280                  (Inst RST:$op), EmitAlias>;
2281  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2282                  (Inst ST0), EmitAlias>;
2283 }
2284
2285 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2286 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2287 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2288 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2289 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2290 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2291 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2292 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2293 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2294 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2295 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2296 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2297 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2298 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2299 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2300 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2301
2302
2303 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2304 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2305 // solely because gas supports it.
2306 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2307 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2308 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2309 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2310 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2311 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2312
2313 // We accept "fnstsw %eax" even though it only writes %ax.
2314 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2315 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2316 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2317
2318 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2319 // this is compatible with what GAS does.
2320 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2321 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2322 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst)>;
2323 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst)>;
2324
2325 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2326 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2327 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2328 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2329 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2330 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2331 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2332
2333 // inb %dx -> inb %al, %dx
2334 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2335 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2336 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2337 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2338 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2339 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2340
2341
2342 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2343 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>;
2344 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2345 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2346 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2347 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2348 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2349
2350 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2351 // the move.  All segment/mem forms are equivalent, this has the shortest
2352 // encoding.
2353 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem)>;
2354 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg)>;
2355
2356 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2357 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm)>;
2358
2359 // Match 'movq GR64, MMX' as an alias for movd.
2360 def : InstAlias<"movq $src, $dst",
2361                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2362 def : InstAlias<"movq $src, $dst",
2363                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2364
2365 // movsd with no operands (as opposed to the SSE scalar move of a double) is an
2366 // alias for movsl. (as in rep; movsd)
2367 def : InstAlias<"movsd", (MOVSD), 0>;
2368
2369 // movsx aliases
2370 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2371 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2372 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2373 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2374 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2375 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2376 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2377
2378 // movzx aliases
2379 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2380 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2381 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2382 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2383 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2384 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2385 // Note: No GR32->GR64 movzx form.
2386
2387 // outb %dx -> outb %al, %dx
2388 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2389 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2390 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2391 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2392 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2393 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2394
2395 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2396 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2397 // errors, since its encoding is the most compact.
2398 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem)>;
2399
2400 // shld/shrd op,op -> shld op, op, CL
2401 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2402 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2403 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2404 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2405 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2406 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2407
2408 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2409 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2410 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2411 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2412 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2413 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2414
2415 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2416  *  matching a fixed immediate like $1.
2417 // "shl X, $1" is an alias for "shl X".
2418 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2419  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2420                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2421  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2422                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2423  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2424                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2425  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2426                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2427  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2428                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2429  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2430                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2431  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2432                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2433  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2434                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2435 }
2436
2437 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2438 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2439 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2440 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2441 FIXME */
2442
2443 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2444 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}", (TEST8rm  GR8 :$val, i8mem :$mem)>;
2445 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}", (TEST16rm GR16:$val, i16mem:$mem)>;
2446 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}", (TEST32rm GR32:$val, i32mem:$mem)>;
2447 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}", (TEST64rm GR64:$val, i64mem:$mem)>;
2448
2449 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2450 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}", (XCHG8rm  GR8 :$val, i8mem :$mem)>;
2451 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}", (XCHG16rm GR16:$val, i16mem:$mem)>;
2452 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}", (XCHG32rm GR32:$val, i32mem:$mem)>;
2453 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}", (XCHG64rm GR64:$val, i64mem:$mem)>;
2454
2455 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2456 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src)>;
2457 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar GR32:$src)>, Requires<[In32BitMode]>;
2458 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}", (XCHG32ar64 GR32_NOAX:$src)>, Requires<[In64BitMode]>;
2459 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src)>;