lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisSameAs<0, 2>,
  36                                             SDTCisInt<0>, SDTCisVT<1, i32>]>;
  37
  38 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  39                                             [SDTCisSameAs<0, 2>,
  40                                              SDTCisSameAs<0, 3>,
  41                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  42
  43 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  44 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  45                                             [SDTCisSameAs<0, 2>,
  46                                              SDTCisSameAs<0, 3>,
  47                                              SDTCisInt<0>,
  48                                              SDTCisVT<1, i32>,
  49                                              SDTCisVT<4, i32>]>;
  50 // RES1, RES2, FLAGS = op LHS, RHS
  51 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  52                                             [SDTCisSameAs<0, 1>,
  53                                              SDTCisSameAs<0, 2>,
  54                                              SDTCisSameAs<0, 3>,
  55                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  56 def SDTX86BrCond  : SDTypeProfile<0, 3,
  57                                   [SDTCisVT<0, OtherVT>,
  58                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  59
  60 def SDTX86SetCC   : SDTypeProfile<1, 2,
  61                                   [SDTCisVT<0, i8>,
  62                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  63 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  64                                   [SDTCisInt<0>,
  65                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  66
  67 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  68
  69 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  70
  71 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  72                                      SDTCisVT<2, i8>]>;
  73 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  74
  75 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  76                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  77 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  78
  79 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  80 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  81                                         SDTCisVT<1, i32>]>;
  82
  83 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  84
  85 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  86                                                          SDTCisVT<1, iPTR>,
  87                                                          SDTCisVT<2, iPTR>]>;
  88
  89 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  90                                             SDTCisPtrTy<1>,
  91                                             SDTCisVT<2, i32>,
  92                                             SDTCisVT<3, i8>,
  93                                             SDTCisVT<4, i32>]>;
  94
  95 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  96
  97 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  98
  99 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
 100
 101 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 102
 103 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 104
 105 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 106
 107 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 108
 109 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 110
 111 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 112
 113 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 114
 115 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 116                             [SDNPHasChain,SDNPSideEffect]>;
 117 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 118                         [SDNPHasChain]>;
 119 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 120                         [SDNPHasChain]>;
 121 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 122                         [SDNPHasChain]>;
 123
 124
 125 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 126 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 127 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 128 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 129
 130 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 131 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 132
 133 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 134 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 135                         [SDNPHasChain]>;
 136 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 137 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 138
 139 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 140
 141 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 142                         [SDNPHasChain, SDNPSideEffect]>;
 143
 144 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 145                         [SDNPHasChain, SDNPSideEffect]>;
 146
 147 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 148                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 149                          SDNPMayLoad, SDNPMemOperand]>;
 150 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 151                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 152                          SDNPMayLoad, SDNPMemOperand]>;
 153 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 154                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 155                          SDNPMayLoad, SDNPMemOperand]>;
 156
 157 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 158                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 159
 160 def X86vastart_save_xmm_regs :
 161                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 162                         SDT_X86VASTART_SAVE_XMM_REGS,
 163                         [SDNPHasChain, SDNPVariadic]>;
 164 def X86vaarg64 :
 165                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 166                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 167                          SDNPMemOperand]>;
 168 def X86callseq_start :
 169                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 170                         [SDNPHasChain, SDNPOutGlue]>;
 171 def X86callseq_end :
 172                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 173                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 174
 175 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 176                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 177                          SDNPVariadic]>;
 178
 179 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 180                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 181 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 182                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 183                          SDNPMayLoad]>;
 184
 185 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 186                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 187 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 188                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 189 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 190                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 191
 192 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 193 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 194
 195 def X86RecoverFrameAlloc : SDNode<"ISD::LOCAL_RECOVER",
 196                                   SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>,
 197                                                        SDTCisInt<1>]>>;
 198
 199 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 203                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 204
 205 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 206                         [SDNPHasChain]>;
 207
 208 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 209                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 210                                                      SDTCisPtrTy<1>]>,
 211                                 [SDNPHasChain, SDNPSideEffect]>;
 212 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 213                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 214                                 [SDNPHasChain, SDNPSideEffect]>;
 215
 216 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 217                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 218
 219 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 222 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 223                           [SDNPCommutative]>;
 224 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 225                           [SDNPCommutative]>;
 226 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 227 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 228
 229 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 230 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 231 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 232                           [SDNPCommutative]>;
 233 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 234                           [SDNPCommutative]>;
 235 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 236                           [SDNPCommutative]>;
 237
 238 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 239
 240 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 241
 242 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 243                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 244
 245 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 246                           [SDNPHasChain]>;
 247
 248 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 249                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // X86 Operand Definitions.
 253 //
 254
 255 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 256 // the index operand of an address, to conform to x86 encoding restrictions.
 257 def ptr_rc_nosp : PointerLikeRegClass<1>;
 258
 259 // *mem - Operand definitions for the funky X86 addressing mode operands.
 260 //
 261 def X86MemAsmOperand : AsmOperandClass {
 262  let Name = "Mem";
 263 }
 264 let RenderMethod = "addMemOperands" in {
 265   def X86Mem8AsmOperand   : AsmOperandClass { let Name = "Mem8"; }
 266   def X86Mem16AsmOperand  : AsmOperandClass { let Name = "Mem16"; }
 267   def X86Mem32AsmOperand  : AsmOperandClass { let Name = "Mem32"; }
 268   def X86Mem64AsmOperand  : AsmOperandClass { let Name = "Mem64"; }
 269   def X86Mem80AsmOperand  : AsmOperandClass { let Name = "Mem80"; }
 270   def X86Mem128AsmOperand : AsmOperandClass { let Name = "Mem128"; }
 271   def X86Mem256AsmOperand : AsmOperandClass { let Name = "Mem256"; }
 272   def X86Mem512AsmOperand : AsmOperandClass { let Name = "Mem512"; }
 273   // Gather mem operands
 274   def X86MemVX32Operand : AsmOperandClass { let Name = "MemVX32"; }
 275   def X86MemVY32Operand : AsmOperandClass { let Name = "MemVY32"; }
 276   def X86MemVZ32Operand : AsmOperandClass { let Name = "MemVZ32"; }
 277   def X86MemVX64Operand : AsmOperandClass { let Name = "MemVX64"; }
 278   def X86MemVY64Operand : AsmOperandClass { let Name = "MemVY64"; }
 279   def X86MemVZ64Operand : AsmOperandClass { let Name = "MemVZ64"; }
 280   def X86MemVX32XOperand : AsmOperandClass { let Name = "MemVX32X"; }
 281   def X86MemVY32XOperand : AsmOperandClass { let Name = "MemVY32X"; }
 282   def X86MemVX64XOperand : AsmOperandClass { let Name = "MemVX64X"; }
 283   def X86MemVY64XOperand : AsmOperandClass { let Name = "MemVY64X"; }
 284 }
 285
 286 def X86AbsMemAsmOperand : AsmOperandClass {
 287   let Name = "AbsMem";
 288   let SuperClasses = [X86MemAsmOperand];
 289 }
 290
 291 class X86MemOperand<string printMethod,
 292           AsmOperandClass parserMatchClass = X86MemAsmOperand> : Operand<iPTR> {
 293   let PrintMethod = printMethod;
 294   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 295   let ParserMatchClass = parserMatchClass;
 296   let OperandType = "OPERAND_MEMORY";
 297 }
 298
 299 // Gather mem operands
 300 class X86VMemOperand<RegisterClass RC, string printMethod,
 301                      AsmOperandClass parserMatchClass>
 302     : X86MemOperand<printMethod, parserMatchClass> {
 303   let MIOperandInfo = (ops ptr_rc, i8imm, RC, i32imm, i8imm);
 304 }
 305
 306 def anymem : X86MemOperand<"printanymem">;
 307
 308 def opaque32mem : X86MemOperand<"printopaquemem">;
 309 def opaque48mem : X86MemOperand<"printopaquemem">;
 310 def opaque80mem : X86MemOperand<"printopaquemem">;
 311 def opaque512mem : X86MemOperand<"printopaquemem">;
 312
 313 def i8mem   : X86MemOperand<"printi8mem",   X86Mem8AsmOperand>;
 314 def i16mem  : X86MemOperand<"printi16mem",  X86Mem16AsmOperand>;
 315 def i32mem  : X86MemOperand<"printi32mem",  X86Mem32AsmOperand>;
 316 def i64mem  : X86MemOperand<"printi64mem",  X86Mem64AsmOperand>;
 317 def i128mem : X86MemOperand<"printi128mem", X86Mem128AsmOperand>;
 318 def i256mem : X86MemOperand<"printi256mem", X86Mem256AsmOperand>;
 319 def i512mem : X86MemOperand<"printi512mem", X86Mem512AsmOperand>;
 320 def f32mem  : X86MemOperand<"printf32mem",  X86Mem32AsmOperand>;
 321 def f64mem  : X86MemOperand<"printf64mem",  X86Mem64AsmOperand>;
 322 def f80mem  : X86MemOperand<"printf80mem",  X86Mem80AsmOperand>;
 323 def f128mem : X86MemOperand<"printf128mem", X86Mem128AsmOperand>;
 324 def f256mem : X86MemOperand<"printf256mem", X86Mem256AsmOperand>;
 325 def f512mem : X86MemOperand<"printf512mem", X86Mem512AsmOperand>;
 326
 327 def v512mem : X86VMemOperand<VR512, "printf512mem", X86Mem512AsmOperand>;
 328
 329 // Gather mem operands
 330 def vx32mem  : X86VMemOperand<VR128,  "printi32mem", X86MemVX32Operand>;
 331 def vy32mem  : X86VMemOperand<VR256,  "printi32mem", X86MemVY32Operand>;
 332 def vx64mem  : X86VMemOperand<VR128,  "printi64mem", X86MemVX64Operand>;
 333 def vy64mem  : X86VMemOperand<VR256,  "printi64mem", X86MemVY64Operand>;
 334
 335 def vx32xmem : X86VMemOperand<VR128X, "printi32mem", X86MemVX32XOperand>;
 336 def vx64xmem : X86VMemOperand<VR128X, "printi32mem", X86MemVX64XOperand>;
 337 def vy32xmem : X86VMemOperand<VR256X, "printi32mem", X86MemVY32XOperand>;
 338 def vy64xmem : X86VMemOperand<VR256X, "printi64mem", X86MemVY64XOperand>;
 339 def vz32mem  : X86VMemOperand<VR512,  "printi32mem", X86MemVZ32Operand>;
 340 def vz64mem  : X86VMemOperand<VR512,  "printi64mem", X86MemVZ64Operand>;
 341
 342 // A version of i8mem for use on x86-64 and x32 that uses a NOREX GPR instead
 343 // of a plain GPR, so that it doesn't potentially require a REX prefix.
 344 def ptr_rc_norex : PointerLikeRegClass<2>;
 345 def ptr_rc_norex_nosp : PointerLikeRegClass<3>;
 346
 347 def i8mem_NOREX : Operand<iPTR> {
 348   let PrintMethod = "printi8mem";
 349   let MIOperandInfo = (ops ptr_rc_norex, i8imm, ptr_rc_norex_nosp, i32imm, i8imm);
 350   let ParserMatchClass = X86Mem8AsmOperand;
 351   let OperandType = "OPERAND_MEMORY";
 352 }
 353
 354 // GPRs available for tailcall.
 355 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 356 def ptr_rc_tailcall : PointerLikeRegClass<4>;
 357
 358 // Special i32mem for addresses of load folding tail calls. These are not
 359 // allowed to use callee-saved registers since they must be scheduled
 360 // after callee-saved register are popped.
 361 def i32mem_TC : Operand<i32> {
 362   let PrintMethod = "printi32mem";
 363   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 364                        i32imm, i8imm);
 365   let ParserMatchClass = X86Mem32AsmOperand;
 366   let OperandType = "OPERAND_MEMORY";
 367 }
 368
 369 // Special i64mem for addresses of load folding tail calls. These are not
 370 // allowed to use callee-saved registers since they must be scheduled
 371 // after callee-saved register are popped.
 372 def i64mem_TC : Operand<i64> {
 373   let PrintMethod = "printi64mem";
 374   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 375                        ptr_rc_tailcall, i32imm, i8imm);
 376   let ParserMatchClass = X86Mem64AsmOperand;
 377   let OperandType = "OPERAND_MEMORY";
 378 }
 379
 380 let OperandType = "OPERAND_PCREL",
 381     ParserMatchClass = X86AbsMemAsmOperand,
 382     PrintMethod = "printPCRelImm" in {
 383 def i32imm_pcrel : Operand<i32>;
 384 def i16imm_pcrel : Operand<i16>;
 385
 386 // Branch targets have OtherVT type and print as pc-relative values.
 387 def brtarget : Operand<OtherVT>;
 388 def brtarget8 : Operand<OtherVT>;
 389
 390 }
 391
 392 // Special parser to detect 16-bit mode to select 16-bit displacement.
 393 def X86AbsMem16AsmOperand : AsmOperandClass {
 394   let Name = "AbsMem16";
 395   let RenderMethod = "addAbsMemOperands";
 396   let SuperClasses = [X86AbsMemAsmOperand];
 397 }
 398
 399 // Branch targets have OtherVT type and print as pc-relative values.
 400 let OperandType = "OPERAND_PCREL",
 401     PrintMethod = "printPCRelImm" in {
 402 let ParserMatchClass = X86AbsMem16AsmOperand in
 403   def brtarget16 : Operand<OtherVT>;
 404 let ParserMatchClass = X86AbsMemAsmOperand in
 405   def brtarget32 : Operand<OtherVT>;
 406 }
 407
 408 let RenderMethod = "addSrcIdxOperands" in {
 409   def X86SrcIdx8Operand : AsmOperandClass {
 410     let Name = "SrcIdx8";
 411     let SuperClasses = [X86Mem8AsmOperand];
 412   }
 413   def X86SrcIdx16Operand : AsmOperandClass {
 414     let Name = "SrcIdx16";
 415     let SuperClasses = [X86Mem16AsmOperand];
 416   }
 417   def X86SrcIdx32Operand : AsmOperandClass {
 418     let Name = "SrcIdx32";
 419     let SuperClasses = [X86Mem32AsmOperand];
 420   }
 421   def X86SrcIdx64Operand : AsmOperandClass {
 422     let Name = "SrcIdx64";
 423     let SuperClasses = [X86Mem64AsmOperand];
 424   }
 425 } // RenderMethod = "addSrcIdxOperands"
 426
 427 let RenderMethod = "addDstIdxOperands" in {
 428  def X86DstIdx8Operand : AsmOperandClass {
 429    let Name = "DstIdx8";
 430    let SuperClasses = [X86Mem8AsmOperand];
 431  }
 432  def X86DstIdx16Operand : AsmOperandClass {
 433    let Name = "DstIdx16";
 434    let SuperClasses = [X86Mem16AsmOperand];
 435  }
 436  def X86DstIdx32Operand : AsmOperandClass {
 437    let Name = "DstIdx32";
 438    let SuperClasses = [X86Mem32AsmOperand];
 439  }
 440  def X86DstIdx64Operand : AsmOperandClass {
 441    let Name = "DstIdx64";
 442    let SuperClasses = [X86Mem64AsmOperand];
 443  }
 444 } // RenderMethod = "addDstIdxOperands"
 445
 446 let RenderMethod = "addMemOffsOperands" in {
 447   def X86MemOffs16_8AsmOperand : AsmOperandClass {
 448     let Name = "MemOffs16_8";
 449     let SuperClasses = [X86Mem8AsmOperand];
 450   }
 451   def X86MemOffs16_16AsmOperand : AsmOperandClass {
 452     let Name = "MemOffs16_16";
 453     let SuperClasses = [X86Mem16AsmOperand];
 454   }
 455   def X86MemOffs16_32AsmOperand : AsmOperandClass {
 456     let Name = "MemOffs16_32";
 457     let SuperClasses = [X86Mem32AsmOperand];
 458   }
 459   def X86MemOffs32_8AsmOperand : AsmOperandClass {
 460     let Name = "MemOffs32_8";
 461     let SuperClasses = [X86Mem8AsmOperand];
 462   }
 463   def X86MemOffs32_16AsmOperand : AsmOperandClass {
 464     let Name = "MemOffs32_16";
 465     let SuperClasses = [X86Mem16AsmOperand];
 466   }
 467   def X86MemOffs32_32AsmOperand : AsmOperandClass {
 468     let Name = "MemOffs32_32";
 469     let SuperClasses = [X86Mem32AsmOperand];
 470   }
 471   def X86MemOffs32_64AsmOperand : AsmOperandClass {
 472     let Name = "MemOffs32_64";
 473     let SuperClasses = [X86Mem64AsmOperand];
 474   }
 475   def X86MemOffs64_8AsmOperand : AsmOperandClass {
 476     let Name = "MemOffs64_8";
 477     let SuperClasses = [X86Mem8AsmOperand];
 478   }
 479   def X86MemOffs64_16AsmOperand : AsmOperandClass {
 480     let Name = "MemOffs64_16";
 481     let SuperClasses = [X86Mem16AsmOperand];
 482   }
 483   def X86MemOffs64_32AsmOperand : AsmOperandClass {
 484     let Name = "MemOffs64_32";
 485     let SuperClasses = [X86Mem32AsmOperand];
 486   }
 487   def X86MemOffs64_64AsmOperand : AsmOperandClass {
 488     let Name = "MemOffs64_64";
 489     let SuperClasses = [X86Mem64AsmOperand];
 490   }
 491 } // RenderMethod = "addMemOffsOperands"
 492
 493 class X86SrcIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 494     : X86MemOperand<printMethod, parserMatchClass> {
 495   let MIOperandInfo = (ops ptr_rc, i8imm);
 496 }
 497
 498 class X86DstIdxOperand<string printMethod, AsmOperandClass parserMatchClass>
 499     : X86MemOperand<printMethod, parserMatchClass> {
 500   let MIOperandInfo = (ops ptr_rc);
 501 }
 502
 503 def srcidx8  : X86SrcIdxOperand<"printSrcIdx8",  X86SrcIdx8Operand>;
 504 def srcidx16 : X86SrcIdxOperand<"printSrcIdx16", X86SrcIdx16Operand>;
 505 def srcidx32 : X86SrcIdxOperand<"printSrcIdx32", X86SrcIdx32Operand>;
 506 def srcidx64 : X86SrcIdxOperand<"printSrcIdx64", X86SrcIdx64Operand>;
 507 def dstidx8  : X86DstIdxOperand<"printDstIdx8",  X86DstIdx8Operand>;
 508 def dstidx16 : X86DstIdxOperand<"printDstIdx16", X86DstIdx16Operand>;
 509 def dstidx32 : X86DstIdxOperand<"printDstIdx32", X86DstIdx32Operand>;
 510 def dstidx64 : X86DstIdxOperand<"printDstIdx64", X86DstIdx64Operand>;
 511
 512 class X86MemOffsOperand<Operand immOperand, string printMethod,
 513                         AsmOperandClass parserMatchClass>
 514     : X86MemOperand<printMethod, parserMatchClass> {
 515   let MIOperandInfo = (ops immOperand, i8imm);
 516 }
 517
 518 def offset16_8  : X86MemOffsOperand<i16imm, "printMemOffs8",
 519                                     X86MemOffs16_8AsmOperand>;
 520 def offset16_16 : X86MemOffsOperand<i16imm, "printMemOffs16",
 521                                     X86MemOffs16_16AsmOperand>;
 522 def offset16_32 : X86MemOffsOperand<i16imm, "printMemOffs32",
 523                                     X86MemOffs16_32AsmOperand>;
 524 def offset32_8  : X86MemOffsOperand<i32imm, "printMemOffs8",
 525                                     X86MemOffs32_8AsmOperand>;
 526 def offset32_16 : X86MemOffsOperand<i32imm, "printMemOffs16",
 527                                     X86MemOffs32_16AsmOperand>;
 528 def offset32_32 : X86MemOffsOperand<i32imm, "printMemOffs32",
 529                                     X86MemOffs32_32AsmOperand>;
 530 def offset32_64 : X86MemOffsOperand<i32imm, "printMemOffs64",
 531                                     X86MemOffs32_64AsmOperand>;
 532 def offset64_8  : X86MemOffsOperand<i64imm, "printMemOffs8",
 533                                     X86MemOffs64_8AsmOperand>;
 534 def offset64_16 : X86MemOffsOperand<i64imm, "printMemOffs16",
 535                                     X86MemOffs64_16AsmOperand>;
 536 def offset64_32 : X86MemOffsOperand<i64imm, "printMemOffs32",
 537                                     X86MemOffs64_32AsmOperand>;
 538 def offset64_64 : X86MemOffsOperand<i64imm, "printMemOffs64",
 539                                     X86MemOffs64_64AsmOperand>;
 540
 541 def SSECC : Operand<i8> {
 542   let PrintMethod = "printSSEAVXCC";
 543   let OperandType = "OPERAND_IMMEDIATE";
 544 }
 545
 546 def i8immZExt3 : ImmLeaf<i8, [{
 547   return Imm >= 0 && Imm < 8;
 548 }]>;
 549
 550 def AVXCC : Operand<i8> {
 551   let PrintMethod = "printSSEAVXCC";
 552   let OperandType = "OPERAND_IMMEDIATE";
 553 }
 554
 555 def i8immZExt5 : ImmLeaf<i8, [{
 556   return Imm >= 0 && Imm < 32;
 557 }]>;
 558
 559 def AVX512ICC : Operand<i8> {
 560   let PrintMethod = "printSSEAVXCC";
 561   let OperandType = "OPERAND_IMMEDIATE";
 562 }
 563
 564 def XOPCC : Operand<i8> {
 565   let PrintMethod = "printXOPCC";
 566   let OperandType = "OPERAND_IMMEDIATE";
 567 }
 568
 569 class ImmSExtAsmOperandClass : AsmOperandClass {
 570   let SuperClasses = [ImmAsmOperand];
 571   let RenderMethod = "addImmOperands";
 572 }
 573
 574 def X86GR32orGR64AsmOperand : AsmOperandClass {
 575   let Name = "GR32orGR64";
 576 }
 577
 578 def GR32orGR64 : RegisterOperand<GR32> {
 579   let ParserMatchClass = X86GR32orGR64AsmOperand;
 580 }
 581 def AVX512RCOperand : AsmOperandClass {
 582   let Name = "AVX512RC";
 583 }
 584 def AVX512RC : Operand<i32> {
 585   let PrintMethod = "printRoundingControl";
 586   let OperandType = "OPERAND_IMMEDIATE";
 587   let ParserMatchClass = AVX512RCOperand;
 588 }
 589
 590 // Sign-extended immediate classes. We don't need to define the full lattice
 591 // here because there is no instruction with an ambiguity between ImmSExti64i32
 592 // and ImmSExti32i8.
 593 //
 594 // The strange ranges come from the fact that the assembler always works with
 595 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 596 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 597
 598 // [0, 0x7FFFFFFF]                                            |
 599 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 600 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 601   let Name = "ImmSExti64i32";
 602 }
 603
 604 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 605 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 606 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 607   let Name = "ImmSExti16i8";
 608   let SuperClasses = [ImmSExti64i32AsmOperand];
 609 }
 610
 611 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 612 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 613 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 614   let Name = "ImmSExti32i8";
 615 }
 616
 617 // [0, 0x0000007F]                                            |
 618 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 619 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 620   let Name = "ImmSExti64i8";
 621   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 622                       ImmSExti64i32AsmOperand];
 623 }
 624
 625 // Unsigned immediate used by SSE/AVX instructions
 626 // [0, 0xFF]
 627 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 628 def ImmUnsignedi8AsmOperand : AsmOperandClass {
 629   let Name = "ImmUnsignedi8";
 630   let RenderMethod = "addImmOperands";
 631 }
 632
 633 // A couple of more descriptive operand definitions.
 634 // 16-bits but only 8 bits are significant.
 635 def i16i8imm  : Operand<i16> {
 636   let ParserMatchClass = ImmSExti16i8AsmOperand;
 637   let OperandType = "OPERAND_IMMEDIATE";
 638 }
 639 // 32-bits but only 8 bits are significant.
 640 def i32i8imm  : Operand<i32> {
 641   let ParserMatchClass = ImmSExti32i8AsmOperand;
 642   let OperandType = "OPERAND_IMMEDIATE";
 643 }
 644
 645 // 64-bits but only 32 bits are significant.
 646 def i64i32imm  : Operand<i64> {
 647   let ParserMatchClass = ImmSExti64i32AsmOperand;
 648   let OperandType = "OPERAND_IMMEDIATE";
 649 }
 650
 651 // 64-bits but only 8 bits are significant.
 652 def i64i8imm   : Operand<i64> {
 653   let ParserMatchClass = ImmSExti64i8AsmOperand;
 654   let OperandType = "OPERAND_IMMEDIATE";
 655 }
 656
 657 // Unsigned 8-bit immediate used by SSE/AVX instructions.
 658 def u8imm : Operand<i8> {
 659   let PrintMethod = "printU8Imm";
 660   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 661   let OperandType = "OPERAND_IMMEDIATE";
 662 }
 663
 664 // 32-bit immediate but only 8-bits are significant and they are unsigned.
 665 // Used by some SSE/AVX instructions that use intrinsics.
 666 def i32u8imm : Operand<i32> {
 667   let PrintMethod = "printU8Imm";
 668   let ParserMatchClass = ImmUnsignedi8AsmOperand;
 669   let OperandType = "OPERAND_IMMEDIATE";
 670 }
 671
 672 // 64-bits but only 32 bits are significant, and those bits are treated as being
 673 // pc relative.
 674 def i64i32imm_pcrel : Operand<i64> {
 675   let PrintMethod = "printPCRelImm";
 676   let ParserMatchClass = X86AbsMemAsmOperand;
 677   let OperandType = "OPERAND_PCREL";
 678 }
 679
 680 def lea64_32mem : Operand<i32> {
 681   let PrintMethod = "printanymem";
 682   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 683   let ParserMatchClass = X86MemAsmOperand;
 684 }
 685
 686 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 687 def lea64mem : Operand<i64> {
 688   let PrintMethod = "printanymem";
 689   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 690   let ParserMatchClass = X86MemAsmOperand;
 691 }
 692
 693
 694 //===----------------------------------------------------------------------===//
 695 // X86 Complex Pattern Definitions.
 696 //
 697
 698 // Define X86-specific addressing mode.
 699 def addr      : ComplexPattern<iPTR, 5, "selectAddr", [], [SDNPWantParent]>;
 700 def lea32addr : ComplexPattern<i32, 5, "selectLEAAddr",
 701                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 702                                []>;
 703 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 704 def lea64_32addr : ComplexPattern<i32, 5, "selectLEA64_32Addr",
 705                                   [add, sub, mul, X86mul_imm, shl, or,
 706                                    frameindex, X86WrapperRIP],
 707                                   []>;
 708
 709 def tls32addr : ComplexPattern<i32, 5, "selectTLSADDRAddr",
 710                                [tglobaltlsaddr], []>;
 711
 712 def tls32baseaddr : ComplexPattern<i32, 5, "selectTLSADDRAddr",
 713                                [tglobaltlsaddr], []>;
 714
 715 def lea64addr : ComplexPattern<i64, 5, "selectLEAAddr",
 716                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 717                          X86WrapperRIP], []>;
 718
 719 def tls64addr : ComplexPattern<i64, 5, "selectTLSADDRAddr",
 720                                [tglobaltlsaddr], []>;
 721
 722 def tls64baseaddr : ComplexPattern<i64, 5, "selectTLSADDRAddr",
 723                                [tglobaltlsaddr], []>;
 724
 725 def vectoraddr : ComplexPattern<iPTR, 5, "selectVectorAddr", [],[SDNPWantParent]>;
 726
 727 //===----------------------------------------------------------------------===//
 728 // X86 Instruction Predicate Definitions.
 729 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 730 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 731
 732 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 733 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 734 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 735 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 736 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 737 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 738 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 739 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 740 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 741 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 742 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 743 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 744 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 745 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 746 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 747 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 748 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 749 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 750 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 751 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 752 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 753                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 754 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 755 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 756 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 757 def HasCDI       : Predicate<"Subtarget->hasCDI()">,
 758                      AssemblerPredicate<"FeatureCDI", "AVX-512 CD ISA">;
 759 def HasPFI       : Predicate<"Subtarget->hasPFI()">,
 760                      AssemblerPredicate<"FeaturePFI", "AVX-512 PF ISA">;
 761 def HasERI       : Predicate<"Subtarget->hasERI()">,
 762                      AssemblerPredicate<"FeatureERI", "AVX-512 ER ISA">;
 763 def HasDQI       : Predicate<"Subtarget->hasDQI()">,
 764                      AssemblerPredicate<"FeatureDQI", "AVX-512 DQ ISA">;
 765 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 766 def HasBWI       : Predicate<"Subtarget->hasBWI()">,
 767                      AssemblerPredicate<"FeatureBWI", "AVX-512 BW ISA">;
 768 def NoBWI        : Predicate<"!Subtarget->hasBWI()">;
 769 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 770                      AssemblerPredicate<"FeatureVLX", "AVX-512 VL ISA">;
 771 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 772 def NoVLX_Or_NoBWI : Predicate<"!Subtarget->hasVLX() || !Subtarget->hasBWI()">;
 773
 774 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 775 def HasAES       : Predicate<"Subtarget->hasAES()">;
 776 def HasFXSR      : Predicate<"Subtarget->hasFXSR()">;
 777 def HasXSAVE     : Predicate<"Subtarget->hasXSAVE()">;
 778 def HasXSAVEOPT  : Predicate<"Subtarget->hasXSAVEOPT()">;
 779 def HasXSAVEC    : Predicate<"Subtarget->hasXSAVEC()">;
 780 def HasXSAVES    : Predicate<"Subtarget->hasXSAVES()">;
 781 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 782 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 783 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 784 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 785 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 786 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 787 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 788 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 789 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 790 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 791 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 792 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 793 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 794 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 795 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 796 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 797 def HasADX       : Predicate<"Subtarget->hasADX()">;
 798 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 799 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 800 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 801 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 802 def HasLAHFSAHF  : Predicate<"Subtarget->hasLAHFSAHF()">;
 803 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 804 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 805 def HasMPX       : Predicate<"Subtarget->hasMPX()">;
 806 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 807 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 808                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 809 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 810                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 811 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 812 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 813 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 814                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 815 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 816                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 817 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 818                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 819 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 820 def NotWin64     : Predicate<"!Subtarget->isTargetWin64()">;
 821 def IsPS4        : Predicate<"Subtarget->isTargetPS4()">;
 822 def NotPS4       : Predicate<"!Subtarget->isTargetPS4()">;
 823 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 824 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 825 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 826 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 827 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 828                              "TM.getCodeModel() != CodeModel::Kernel">;
 829 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 830                              "TM.getCodeModel() == CodeModel::Kernel">;
 831 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 832 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 833 def OptForSize   : Predicate<"OptForSize">;
 834 def OptForSpeed  : Predicate<"!OptForSize">;
 835 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 836 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 837 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 838 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 839 def HasFastMem32 : Predicate<"!Subtarget->isUnalignedMem32Slow()">;
 840
 841 //===----------------------------------------------------------------------===//
 842 // X86 Instruction Format Definitions.
 843 //
 844
 845 include "X86InstrFormats.td"
 846
 847 //===----------------------------------------------------------------------===//
 848 // Pattern fragments.
 849 //
 850
 851 // X86 specific condition code. These correspond to CondCode in
 852 // X86InstrInfo.h. They must be kept in synch.
 853 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 854 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 855 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 856 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 857 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 858 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 859 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 860 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 861 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 862 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 863 def X86_COND_NO  : PatLeaf<(i8 10)>;
 864 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 865 def X86_COND_NS  : PatLeaf<(i8 12)>;
 866 def X86_COND_O   : PatLeaf<(i8 13)>;
 867 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 868 def X86_COND_S   : PatLeaf<(i8 15)>;
 869
 870 // Predicate used to help when pattern matching LZCNT/TZCNT.
 871 def X86_COND_E_OR_NE : ImmLeaf<i8, [{
 872   return (Imm == X86::COND_E) || (Imm == X86::COND_NE);
 873 }]>;
 874
 875
 876 def i16immSExt8  : ImmLeaf<i16, [{ return isInt<8>(Imm); }]>;
 877 def i32immSExt8  : ImmLeaf<i32, [{ return isInt<8>(Imm); }]>;
 878 def i64immSExt8  : ImmLeaf<i64, [{ return isInt<8>(Imm); }]>;
 879
 880 // If we have multiple users of an immediate, it's much smaller to reuse
 881 // the register, rather than encode the immediate in every instruction.
 882 // This has the risk of increasing register pressure from stretched live
 883 // ranges, however, the immediates should be trivial to rematerialize by
 884 // the RA in the event of high register pressure.
 885 // TODO : This is currently enabled for stores and binary ops. There are more
 886 // cases for which this can be enabled, though this catches the bulk of the
 887 // issues.
 888 // TODO2 : This should really also be enabled under O2, but there's currently
 889 // an issue with RA where we don't pull the constants into their users
 890 // when we rematerialize them. I'll follow-up on enabling O2 after we fix that
 891 // issue.
 892 // TODO3 : This is currently limited to single basic blocks (DAG creation
 893 // pulls block immediates to the top and merges them if necessary).
 894 // Eventually, it would be nice to allow ConstantHoisting to merge constants
 895 // globally for potentially added savings.
 896 //
 897 def imm8_su : PatLeaf<(i8 imm), [{
 898     return !shouldAvoidImmediateInstFormsForSize(N);
 899 }]>;
 900 def imm16_su : PatLeaf<(i16 imm), [{
 901     return !shouldAvoidImmediateInstFormsForSize(N);
 902 }]>;
 903 def imm32_su : PatLeaf<(i32 imm), [{
 904     return !shouldAvoidImmediateInstFormsForSize(N);
 905 }]>;
 906
 907 def i16immSExt8_su : PatLeaf<(i16immSExt8), [{
 908     return !shouldAvoidImmediateInstFormsForSize(N);
 909 }]>;
 910 def i32immSExt8_su : PatLeaf<(i32immSExt8), [{
 911     return !shouldAvoidImmediateInstFormsForSize(N);
 912 }]>;
 913
 914
 915 def i64immSExt32 : ImmLeaf<i64, [{ return isInt<32>(Imm); }]>;
 916
 917
 918 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 919 // unsigned field.
 920 def i64immZExt32 : ImmLeaf<i64, [{ return isUInt<32>(Imm); }]>;
 921
 922 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 923   return isUInt<32>(Imm) && isInt<8>(static_cast<int32_t>(Imm));
 924 }]>;
 925
 926 // Helper fragments for loads.
 927 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 928 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 929 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 930   LoadSDNode *LD = cast<LoadSDNode>(N);
 931   ISD::LoadExtType ExtType = LD->getExtensionType();
 932   if (ExtType == ISD::NON_EXTLOAD)
 933     return true;
 934   if (ExtType == ISD::EXTLOAD)
 935     return LD->getAlignment() >= 2 && !LD->isVolatile();
 936   return false;
 937 }]>;
 938
 939 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 940   LoadSDNode *LD = cast<LoadSDNode>(N);
 941   ISD::LoadExtType ExtType = LD->getExtensionType();
 942   if (ExtType == ISD::EXTLOAD)
 943     return LD->getAlignment() >= 2 && !LD->isVolatile();
 944   return false;
 945 }]>;
 946
 947 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 948   LoadSDNode *LD = cast<LoadSDNode>(N);
 949   ISD::LoadExtType ExtType = LD->getExtensionType();
 950   if (ExtType == ISD::NON_EXTLOAD)
 951     return true;
 952   if (ExtType == ISD::EXTLOAD)
 953     return LD->getAlignment() >= 4 && !LD->isVolatile();
 954   return false;
 955 }]>;
 956
 957 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 958 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 959 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 960 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 961 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 962
 963 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 964 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 965 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 966 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 967 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 968 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 969
 970 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 971 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 972 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 973 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 974 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 975 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 976 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 977 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 978 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 979 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 980
 981 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 982 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 983 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 984 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 985 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 986 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 987 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 988 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 989 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 990 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 991
 992
 993 // An 'and' node with a single use.
 994 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 995   return N->hasOneUse();
 996 }]>;
 997 // An 'srl' node with a single use.
 998 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 999   return N->hasOneUse();
1000 }]>;
1001 // An 'trunc' node with a single use.
1002 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
1003   return N->hasOneUse();
1004 }]>;
1005
1006 //===----------------------------------------------------------------------===//
1007 // Instruction list.
1008 //
1009
1010 // Nop
1011 let hasSideEffects = 0, SchedRW = [WriteZero] in {
1012   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
1013   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
1014                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
1015   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
1016                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
1017 }
1018
1019
1020 // Constructing a stack frame.
1021 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
1022                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
1023
1024 let SchedRW = [WriteALU] in {
1025 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
1026 def LEAVE    : I<0xC9, RawFrm,
1027                  (outs), (ins), "leave", [], IIC_LEAVE>,
1028                  Requires<[Not64BitMode]>;
1029
1030 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
1031 def LEAVE64  : I<0xC9, RawFrm,
1032                  (outs), (ins), "leave", [], IIC_LEAVE>,
1033                  Requires<[In64BitMode]>;
1034 } // SchedRW
1035
1036 //===----------------------------------------------------------------------===//
1037 //  Miscellaneous Instructions.
1038 //
1039
1040 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
1041 let mayLoad = 1, SchedRW = [WriteLoad] in {
1042 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
1043                 IIC_POP_REG16>, OpSize16;
1044 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
1045                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
1046 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
1047                 IIC_POP_REG>, OpSize16;
1048 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
1049                 IIC_POP_MEM>, OpSize16;
1050 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
1051                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
1052 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
1053                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
1054 } // mayLoad, SchedRW
1055
1056 let mayStore = 1, SchedRW = [WriteStore] in {
1057 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1058                  IIC_PUSH_REG>, OpSize16;
1059 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1060                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1061 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
1062                  IIC_PUSH_REG>, OpSize16;
1063 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
1064                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
1065
1066 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
1067                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16;
1068 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1069                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16;
1070
1071 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
1072                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1073                    Requires<[Not64BitMode]>;
1074 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
1075                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1076                    Requires<[Not64BitMode]>;
1077 } // mayStore, SchedRW
1078
1079 let mayLoad = 1, mayStore = 1, SchedRW = [WriteRMW] in {
1080 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
1081                  IIC_PUSH_MEM>, OpSize16;
1082 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
1083                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
1084 } // mayLoad, mayStore, SchedRW
1085
1086 }
1087
1088 let Defs = [ESP, EFLAGS], Uses = [ESP], mayLoad = 1, hasSideEffects=0,
1089     SchedRW = [WriteLoad] in {
1090 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
1091                 OpSize16;
1092 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
1093                 OpSize32, Requires<[Not64BitMode]>;
1094 }
1095
1096 let Defs = [ESP], Uses = [ESP, EFLAGS], mayStore = 1, hasSideEffects=0,
1097     SchedRW = [WriteStore] in {
1098 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
1099                  OpSize16;
1100 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
1101                OpSize32, Requires<[Not64BitMode]>;
1102 }
1103
1104 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
1105 let mayLoad = 1, SchedRW = [WriteLoad] in {
1106 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1107                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1108 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
1109                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
1110 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1111                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1112 } // mayLoad, SchedRW
1113 let mayStore = 1, SchedRW = [WriteStore] in {
1114 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1115                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1116 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1117                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1118 } // mayStore, SchedRW
1119 let mayLoad = 1, mayStore = 1, SchedRW = [WriteRMW] in {
1120 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1121                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1122 } // mayLoad, mayStore, SchedRW
1123 }
1124
1125 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1126     SchedRW = [WriteStore] in {
1127 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1128                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1129 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1130                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1131                     Requires<[In64BitMode]>;
1132 }
1133
1134 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1135 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1136                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1137 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1138 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1139                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1140
1141 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1142     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1143 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1144                OpSize32, Requires<[Not64BitMode]>;
1145 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1146                OpSize16, Requires<[Not64BitMode]>;
1147 }
1148 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1149     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1150 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1151                OpSize32, Requires<[Not64BitMode]>;
1152 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1153                OpSize16, Requires<[Not64BitMode]>;
1154 }
1155
1156 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1157 // GR32 = bswap GR32
1158 def BSWAP32r : I<0xC8, AddRegFrm,
1159                  (outs GR32:$dst), (ins GR32:$src),
1160                  "bswap{l}\t$dst",
1161                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1162
1163 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1164                   "bswap{q}\t$dst",
1165                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1166 } // Constraints = "$src = $dst", SchedRW
1167
1168 // Bit scan instructions.
1169 let Defs = [EFLAGS] in {
1170 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1171                  "bsf{w}\t{$src, $dst|$dst, $src}",
1172                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1173                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1174 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1175                  "bsf{w}\t{$src, $dst|$dst, $src}",
1176                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1177                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1178 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1179                  "bsf{l}\t{$src, $dst|$dst, $src}",
1180                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1181                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1182 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1183                  "bsf{l}\t{$src, $dst|$dst, $src}",
1184                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1185                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1186 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1187                   "bsf{q}\t{$src, $dst|$dst, $src}",
1188                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1189                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1190 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1191                   "bsf{q}\t{$src, $dst|$dst, $src}",
1192                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1193                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1194
1195 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1196                  "bsr{w}\t{$src, $dst|$dst, $src}",
1197                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1198                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1199 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1200                  "bsr{w}\t{$src, $dst|$dst, $src}",
1201                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1202                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1203 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1204                  "bsr{l}\t{$src, $dst|$dst, $src}",
1205                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1206                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1207 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1208                  "bsr{l}\t{$src, $dst|$dst, $src}",
1209                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1210                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1211 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1212                   "bsr{q}\t{$src, $dst|$dst, $src}",
1213                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1214                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1215 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1216                   "bsr{q}\t{$src, $dst|$dst, $src}",
1217                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1218                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1219 } // Defs = [EFLAGS]
1220
1221 let SchedRW = [WriteMicrocoded] in {
1222 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1223 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1224 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1225               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1226 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1227               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1228 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1229               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1230 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1231                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1232 }
1233
1234 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1235 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1236 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1237               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1238 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1239 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1240               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1241 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1242 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1243               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1244 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1245 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1246                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1247
1248 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1249 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1250 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1251               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1252 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1253 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1254               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1255 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1256 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1257               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1258 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1259 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1260                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1261
1262 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1263 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1264 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1265               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1266 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1267               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1268 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1269               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1270 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1271                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1272 }
1273 } // SchedRW
1274
1275 //===----------------------------------------------------------------------===//
1276 //  Move Instructions.
1277 //
1278 let SchedRW = [WriteMove] in {
1279 let hasSideEffects = 0 in {
1280 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1281                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1282 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1283                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1284 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1285                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1286 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1287                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1288 }
1289
1290 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1291 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1292                    "mov{b}\t{$src, $dst|$dst, $src}",
1293                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1294 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1295                    "mov{w}\t{$src, $dst|$dst, $src}",
1296                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1297 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1298                    "mov{l}\t{$src, $dst|$dst, $src}",
1299                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1300 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1301                        "mov{q}\t{$src, $dst|$dst, $src}",
1302                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1303 }
1304 let isReMaterializable = 1 in {
1305 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1306                     "movabs{q}\t{$src, $dst|$dst, $src}",
1307                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1308 }
1309
1310 // Longer forms that use a ModR/M byte. Needed for disassembler
1311 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1312 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1313                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1314 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1315                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1316 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1317                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1318 }
1319 } // SchedRW
1320
1321 let SchedRW = [WriteStore] in {
1322 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1323                    "mov{b}\t{$src, $dst|$dst, $src}",
1324                    [(store (i8 imm8_su:$src), addr:$dst)], IIC_MOV_MEM>;
1325 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1326                    "mov{w}\t{$src, $dst|$dst, $src}",
1327                    [(store (i16 imm16_su:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1328 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1329                    "mov{l}\t{$src, $dst|$dst, $src}",
1330                    [(store (i32 imm32_su:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1331 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1332                        "mov{q}\t{$src, $dst|$dst, $src}",
1333                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1334 } // SchedRW
1335
1336 let hasSideEffects = 0 in {
1337
1338 /// Memory offset versions of moves. The immediate is an address mode sized
1339 /// offset from the segment base.
1340 let SchedRW = [WriteALU] in {
1341 let mayLoad = 1 in {
1342 let Defs = [AL] in
1343 def MOV8ao32 : Ii32<0xA0, RawFrmMemOffs, (outs), (ins offset32_8:$src),
1344                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1345                     AdSize32;
1346 let Defs = [AX] in
1347 def MOV16ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_16:$src),
1348                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1349                      OpSize16, AdSize32;
1350 let Defs = [EAX] in
1351 def MOV32ao32 : Ii32<0xA1, RawFrmMemOffs, (outs), (ins offset32_32:$src),
1352                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1353                      OpSize32, AdSize32;
1354 let Defs = [RAX] in
1355 def MOV64ao32 : RIi32<0xA1, RawFrmMemOffs, (outs), (ins offset32_64:$src),
1356                       "mov{q}\t{$src, %rax|rax, $src}", [], IIC_MOV_MEM>,
1357                       AdSize32;
1358
1359 let Defs = [AL] in
1360 def MOV8ao16 : Ii16<0xA0, RawFrmMemOffs, (outs), (ins offset16_8:$src),
1361                     "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>, AdSize16;
1362 let Defs = [AX] in
1363 def MOV16ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_16:$src),
1364                      "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1365                      OpSize16, AdSize16;
1366 let Defs = [EAX] in
1367 def MOV32ao16 : Ii16<0xA1, RawFrmMemOffs, (outs), (ins offset16_32:$src),
1368                      "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1369                      AdSize16, OpSize32;
1370 }
1371 let mayStore = 1 in {
1372 let Uses = [AL] in
1373 def MOV8o32a : Ii32<0xA2, RawFrmMemOffs, (outs offset32_8:$dst), (ins),
1374                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize32;
1375 let Uses = [AX] in
1376 def MOV16o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_16:$dst), (ins),
1377                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1378                      OpSize16, AdSize32;
1379 let Uses = [EAX] in
1380 def MOV32o32a : Ii32<0xA3, RawFrmMemOffs, (outs offset32_32:$dst), (ins),
1381                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1382                      OpSize32, AdSize32;
1383 let Uses = [RAX] in
1384 def MOV64o32a : RIi32<0xA3, RawFrmMemOffs, (outs offset32_64:$dst), (ins),
1385                       "mov{q}\t{%rax, $dst|$dst, rax}", [], IIC_MOV_MEM>,
1386                       AdSize32;
1387
1388 let Uses = [AL] in
1389 def MOV8o16a : Ii16<0xA2, RawFrmMemOffs, (outs offset16_8:$dst), (ins),
1390                     "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>, AdSize16;
1391 let Uses = [AX] in
1392 def MOV16o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_16:$dst), (ins),
1393                      "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1394                      OpSize16, AdSize16;
1395 let Uses = [EAX] in
1396 def MOV32o16a : Ii16<0xA3, RawFrmMemOffs, (outs offset16_32:$dst), (ins),
1397                      "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1398                      OpSize32, AdSize16;
1399 }
1400 }
1401
1402 // These forms all have full 64-bit absolute addresses in their instructions
1403 // and use the movabs mnemonic to indicate this specific form.
1404 let mayLoad = 1 in {
1405 let Defs = [AL] in
1406 def MOV8ao64 : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset64_8:$src),
1407                      "movabs{b}\t{$src, %al|al, $src}", []>, AdSize64;
1408 let Defs = [AX] in
1409 def MOV16ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_16:$src),
1410                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16, AdSize64;
1411 let Defs = [EAX] in
1412 def MOV32ao64 : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset64_32:$src),
1413                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1414                      AdSize64;
1415 let Defs = [RAX] in
1416 def MOV64ao64 : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64_64:$src),
1417                      "movabs{q}\t{$src, %rax|rax, $src}", []>, AdSize64;
1418 }
1419
1420 let mayStore = 1 in {
1421 let Uses = [AL] in
1422 def MOV8o64a : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset64_8:$dst), (ins),
1423                      "movabs{b}\t{%al, $dst|$dst, al}", []>, AdSize64;
1424 let Uses = [AX] in
1425 def MOV16o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_16:$dst), (ins),
1426                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16, AdSize64;
1427 let Uses = [EAX] in
1428 def MOV32o64a : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset64_32:$dst), (ins),
1429                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1430                      AdSize64;
1431 let Uses = [RAX] in
1432 def MOV64o64a : RIi64<0xA3, RawFrmMemOffs, (outs offset64_64:$dst), (ins),
1433                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>, AdSize64;
1434 }
1435 } // hasSideEffects = 0
1436
1437 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1438     SchedRW = [WriteMove] in {
1439 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1440                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1441 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1442                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1443 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1444                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1445 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1446                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1447 }
1448
1449 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1450 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1451                 "mov{b}\t{$src, $dst|$dst, $src}",
1452                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1453 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1454                 "mov{w}\t{$src, $dst|$dst, $src}",
1455                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1456 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1457                 "mov{l}\t{$src, $dst|$dst, $src}",
1458                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1459 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1460                  "mov{q}\t{$src, $dst|$dst, $src}",
1461                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1462 }
1463
1464 let SchedRW = [WriteStore] in {
1465 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1466                 "mov{b}\t{$src, $dst|$dst, $src}",
1467                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1468 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1469                 "mov{w}\t{$src, $dst|$dst, $src}",
1470                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1471 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1472                 "mov{l}\t{$src, $dst|$dst, $src}",
1473                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1474 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1475                  "mov{q}\t{$src, $dst|$dst, $src}",
1476                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1477 } // SchedRW
1478
1479 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1480 // that they can be used for copying and storing h registers, which can't be
1481 // encoded when a REX prefix is present.
1482 let isCodeGenOnly = 1 in {
1483 let hasSideEffects = 0 in
1484 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1485                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1486                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1487                    Sched<[WriteMove]>;
1488 let mayStore = 1, hasSideEffects = 0 in
1489 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1490                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1491                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1492                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1493 let mayLoad = 1, hasSideEffects = 0,
1494     canFoldAsLoad = 1, isReMaterializable = 1 in
1495 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1496                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1497                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1498                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1499 }
1500
1501
1502 // Condition code ops, incl. set if equal/not equal/...
1503 let SchedRW = [WriteALU] in {
1504 let Defs = [EFLAGS], Uses = [AH] in
1505 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1506                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>,
1507                Requires<[HasLAHFSAHF]>;
1508 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1509 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1510                 IIC_AHF>,  // AH = flags
1511                Requires<[HasLAHFSAHF]>;
1512 } // SchedRW
1513
1514 //===----------------------------------------------------------------------===//
1515 // Bit tests instructions: BT, BTS, BTR, BTC.
1516
1517 let Defs = [EFLAGS] in {
1518 let SchedRW = [WriteALU] in {
1519 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1520                "bt{w}\t{$src2, $src1|$src1, $src2}",
1521                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1522                OpSize16, TB;
1523 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1524                "bt{l}\t{$src2, $src1|$src1, $src2}",
1525                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1526                OpSize32, TB;
1527 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1528                "bt{q}\t{$src2, $src1|$src1, $src2}",
1529                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1530 } // SchedRW
1531
1532 // Unlike with the register+register form, the memory+register form of the
1533 // bt instruction does not ignore the high bits of the index. From ISel's
1534 // perspective, this is pretty bizarre. Make these instructions disassembly
1535 // only for now.
1536
1537 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1538   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1539                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1540   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1541   //                (implicit EFLAGS)]
1542                  [], IIC_BT_MR
1543                  >, OpSize16, TB, Requires<[FastBTMem]>;
1544   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1545                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1546   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1547   //                (implicit EFLAGS)]
1548                  [], IIC_BT_MR
1549                  >, OpSize32, TB, Requires<[FastBTMem]>;
1550   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1551                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1552   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1553   //                (implicit EFLAGS)]
1554                   [], IIC_BT_MR
1555                   >, TB;
1556 }
1557
1558 let SchedRW = [WriteALU] in {
1559 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1560                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1561                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1562                 IIC_BT_RI>, OpSize16, TB;
1563 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1564                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1565                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1566                 IIC_BT_RI>, OpSize32, TB;
1567 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1568                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1569                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1570                 IIC_BT_RI>, TB;
1571 } // SchedRW
1572
1573 // Note that these instructions don't need FastBTMem because that
1574 // only applies when the other operand is in a register. When it's
1575 // an immediate, bt is still fast.
1576 let SchedRW = [WriteALU] in {
1577 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1578                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1579                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1580                  ], IIC_BT_MI>, OpSize16, TB;
1581 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1582                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1583                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1584                  ], IIC_BT_MI>, OpSize32, TB;
1585 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1586                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1587                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1588                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1589 } // SchedRW
1590
1591 let hasSideEffects = 0 in {
1592 let SchedRW = [WriteALU] in {
1593 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1594                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1595                 OpSize16, TB;
1596 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1597                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1598                 OpSize32, TB;
1599 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1600                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1601 } // SchedRW
1602
1603 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1604 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1605                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1606                 OpSize16, TB;
1607 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1608                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1609                 OpSize32, TB;
1610 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1611                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1612 }
1613
1614 let SchedRW = [WriteALU] in {
1615 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1616                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1617                     OpSize16, TB;
1618 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1619                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1620                     OpSize32, TB;
1621 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1622                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1623 } // SchedRW
1624
1625 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1626 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1627                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1628                     OpSize16, TB;
1629 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1630                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1631                     OpSize32, TB;
1632 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1633                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1634 }
1635
1636 let SchedRW = [WriteALU] in {
1637 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1638                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1639                 OpSize16, TB;
1640 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1641                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1642                 OpSize32, TB;
1643 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1644                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1645 } // SchedRW
1646
1647 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1648 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1649                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1650                 OpSize16, TB;
1651 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1652                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1653                 OpSize32, TB;
1654 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1655                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1656 }
1657
1658 let SchedRW = [WriteALU] in {
1659 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1660                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1661                     OpSize16, TB;
1662 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1663                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1664                     OpSize32, TB;
1665 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1666                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1667 } // SchedRW
1668
1669 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1670 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1671                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1672                     OpSize16, TB;
1673 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1674                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1675                     OpSize32, TB;
1676 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1677                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1678 }
1679
1680 let SchedRW = [WriteALU] in {
1681 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1682                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1683                 OpSize16, TB;
1684 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1685                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1686               OpSize32, TB;
1687 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1688                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1689 } // SchedRW
1690
1691 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1692 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1693               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1694               OpSize16, TB;
1695 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1696               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1697               OpSize32, TB;
1698 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1699                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1700 }
1701
1702 let SchedRW = [WriteALU] in {
1703 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1704                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1705                     OpSize16, TB;
1706 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1707                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1708                     OpSize32, TB;
1709 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1710                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1711 } // SchedRW
1712
1713 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1714 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1715                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1716                     OpSize16, TB;
1717 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1718                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1719                     OpSize32, TB;
1720 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1721                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1722 }
1723 } // hasSideEffects = 0
1724 } // Defs = [EFLAGS]
1725
1726
1727 //===----------------------------------------------------------------------===//
1728 // Atomic support
1729 //
1730
1731 // Atomic swap. These are just normal xchg instructions. But since a memory
1732 // operand is referenced, the atomicity is ensured.
1733 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1734                        InstrItinClass itin> {
1735   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1736     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1737                       (ins GR8:$val, i8mem:$ptr),
1738                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1739                       [(set
1740                          GR8:$dst,
1741                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1742                       itin>;
1743     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1744                       (ins GR16:$val, i16mem:$ptr),
1745                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1746                       [(set
1747                          GR16:$dst,
1748                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1749                       itin>, OpSize16;
1750     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1751                       (ins GR32:$val, i32mem:$ptr),
1752                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1753                       [(set
1754                          GR32:$dst,
1755                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1756                       itin>, OpSize32;
1757     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1758                        (ins GR64:$val, i64mem:$ptr),
1759                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1760                        [(set
1761                          GR64:$dst,
1762                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1763                        itin>;
1764   }
1765 }
1766
1767 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1768
1769 // Swap between registers.
1770 let SchedRW = [WriteALU] in {
1771 let Constraints = "$val = $dst" in {
1772 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1773                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1774 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1775                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1776                  OpSize16;
1777 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1778                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1779                  OpSize32;
1780 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1781                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1782 }
1783
1784 // Swap between EAX and other registers.
1785 let Uses = [AX], Defs = [AX] in
1786 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1787                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1788 let Uses = [EAX], Defs = [EAX] in
1789 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1790                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1791                   OpSize32, Requires<[Not64BitMode]>;
1792 let Uses = [EAX], Defs = [EAX] in
1793 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1794 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1795 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1796                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1797                    OpSize32, Requires<[In64BitMode]>;
1798 let Uses = [RAX], Defs = [RAX] in
1799 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1800                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1801 } // SchedRW
1802
1803 let SchedRW = [WriteALU] in {
1804 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1805                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1806 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1807                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1808                  OpSize16;
1809 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1810                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1811                  OpSize32;
1812 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1813                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1814 } // SchedRW
1815
1816 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1817 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1818                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1819 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1820                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1821                  OpSize16;
1822 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1823                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1824                  OpSize32;
1825 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1826                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1827
1828 }
1829
1830 let SchedRW = [WriteALU] in {
1831 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1832                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1833                    IIC_CMPXCHG_REG8>, TB;
1834 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1835                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1836                     IIC_CMPXCHG_REG>, TB, OpSize16;
1837 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1838                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1839                      IIC_CMPXCHG_REG>, TB, OpSize32;
1840 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1841                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1842                       IIC_CMPXCHG_REG>, TB;
1843 } // SchedRW
1844
1845 let SchedRW = [WriteALULd, WriteRMW] in {
1846 let mayLoad = 1, mayStore = 1 in {
1847 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1848                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1849                      IIC_CMPXCHG_MEM8>, TB;
1850 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1851                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1852                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1853 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1854                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1855                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1856 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1857                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1858                       IIC_CMPXCHG_MEM>, TB;
1859 }
1860
1861 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1862 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1863                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1864
1865 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1866 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1867                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1868                     TB, Requires<[HasCmpxchg16b]>;
1869 } // SchedRW
1870
1871
1872 // Lock instruction prefix
1873 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1874
1875 // Rex64 instruction prefix
1876 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1877                      Requires<[In64BitMode]>;
1878
1879 // Data16 instruction prefix
1880 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1881
1882 // Repeat string operation instruction prefixes
1883 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1884 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1885 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1886 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1887 // Repeat while not equal (used with CMPS and SCAS)
1888 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1889 }
1890
1891
1892 // String manipulation instructions
1893 let SchedRW = [WriteMicrocoded] in {
1894 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1895 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1896 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1897               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1898 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1899 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1900               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1901 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1902 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1903               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1904 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1905 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1906                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1907 }
1908
1909 let SchedRW = [WriteSystem] in {
1910 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1911 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1912 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1913              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1914 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1915               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1916 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1917               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1918 }
1919
1920 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1921 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1922 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1923              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1924 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1925              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1926 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1927              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1928 }
1929 }
1930
1931 // Flag instructions
1932 let SchedRW = [WriteALU] in {
1933 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1934 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1935 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1936 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1937 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1938 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1939 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1940
1941 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1942 }
1943
1944 // Table lookup instructions
1945 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1946            Sched<[WriteLoad]>;
1947
1948 let SchedRW = [WriteMicrocoded] in {
1949 // ASCII Adjust After Addition
1950 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1951 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1952             Requires<[Not64BitMode]>;
1953
1954 // ASCII Adjust AX Before Division
1955 // sets AL, AH and EFLAGS and uses AL and AH
1956 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1957                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1958
1959 // ASCII Adjust AX After Multiply
1960 // sets AL, AH and EFLAGS and uses AL
1961 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1962                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1963
1964 // ASCII Adjust AL After Subtraction - sets
1965 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1966 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1967             Requires<[Not64BitMode]>;
1968
1969 // Decimal Adjust AL after Addition
1970 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1971 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1972             Requires<[Not64BitMode]>;
1973
1974 // Decimal Adjust AL after Subtraction
1975 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1976 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1977             Requires<[Not64BitMode]>;
1978 } // SchedRW
1979
1980 let SchedRW = [WriteSystem] in {
1981 // Check Array Index Against Bounds
1982 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1983                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1984                    Requires<[Not64BitMode]>;
1985 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1986                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1987                    Requires<[Not64BitMode]>;
1988
1989 // Adjust RPL Field of Segment Selector
1990 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1991                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1992                  Requires<[Not64BitMode]>;
1993 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1994                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1995                  Requires<[Not64BitMode]>;
1996 } // SchedRW
1997
1998 //===----------------------------------------------------------------------===//
1999 // MOVBE Instructions
2000 //
2001 let Predicates = [HasMOVBE] in {
2002   let SchedRW = [WriteALULd] in {
2003   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2004                     "movbe{w}\t{$src, $dst|$dst, $src}",
2005                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
2006                     OpSize16, T8PS;
2007   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2008                     "movbe{l}\t{$src, $dst|$dst, $src}",
2009                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
2010                     OpSize32, T8PS;
2011   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2012                      "movbe{q}\t{$src, $dst|$dst, $src}",
2013                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
2014                      T8PS;
2015   }
2016   let SchedRW = [WriteStore] in {
2017   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
2018                     "movbe{w}\t{$src, $dst|$dst, $src}",
2019                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
2020                     OpSize16, T8PS;
2021   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2022                     "movbe{l}\t{$src, $dst|$dst, $src}",
2023                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
2024                     OpSize32, T8PS;
2025   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2026                      "movbe{q}\t{$src, $dst|$dst, $src}",
2027                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
2028                      T8PS;
2029   }
2030 }
2031
2032 //===----------------------------------------------------------------------===//
2033 // RDRAND Instruction
2034 //
2035 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
2036   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
2037                     "rdrand{w}\t$dst",
2038                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
2039   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
2040                     "rdrand{l}\t$dst",
2041                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
2042   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
2043                      "rdrand{q}\t$dst",
2044                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
2045 }
2046
2047 //===----------------------------------------------------------------------===//
2048 // RDSEED Instruction
2049 //
2050 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
2051   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
2052                     "rdseed{w}\t$dst",
2053                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
2054   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
2055                     "rdseed{l}\t$dst",
2056                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
2057   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
2058                      "rdseed{q}\t$dst",
2059                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
2060 }
2061
2062 //===----------------------------------------------------------------------===//
2063 // LZCNT Instruction
2064 //
2065 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
2066   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2067                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2068                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
2069                     OpSize16;
2070   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2071                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
2072                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
2073                      (implicit EFLAGS)]>, XS, OpSize16;
2074
2075   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2076                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2077                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
2078                     OpSize32;
2079   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2080                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
2081                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
2082                      (implicit EFLAGS)]>, XS, OpSize32;
2083
2084   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2085                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2086                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
2087                      XS;
2088   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2089                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
2090                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
2091                       (implicit EFLAGS)]>, XS;
2092 }
2093
2094 let Predicates = [HasLZCNT] in {
2095   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2096               (X86cmp GR16:$src, (i16 0))),
2097             (LZCNT16rr GR16:$src)>;
2098   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2099               (X86cmp GR32:$src, (i32 0))),
2100             (LZCNT32rr GR32:$src)>;
2101   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2102               (X86cmp GR64:$src, (i64 0))),
2103             (LZCNT64rr GR64:$src)>;
2104   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E_OR_NE),
2105               (X86cmp GR16:$src, (i16 0))),
2106             (LZCNT16rr GR16:$src)>;
2107   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E_OR_NE),
2108               (X86cmp GR32:$src, (i32 0))),
2109             (LZCNT32rr GR32:$src)>;
2110   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E_OR_NE),
2111               (X86cmp GR64:$src, (i64 0))),
2112             (LZCNT64rr GR64:$src)>;
2113
2114   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2115               (X86cmp (loadi16 addr:$src), (i16 0))),
2116             (LZCNT16rm addr:$src)>;
2117   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2118               (X86cmp (loadi32 addr:$src), (i32 0))),
2119             (LZCNT32rm addr:$src)>;
2120   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2121               (X86cmp (loadi64 addr:$src), (i64 0))),
2122             (LZCNT64rm addr:$src)>;
2123   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2124               (X86cmp (loadi16 addr:$src), (i16 0))),
2125             (LZCNT16rm addr:$src)>;
2126   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2127               (X86cmp (loadi32 addr:$src), (i32 0))),
2128             (LZCNT32rm addr:$src)>;
2129   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2130               (X86cmp (loadi64 addr:$src), (i64 0))),
2131             (LZCNT64rm addr:$src)>;
2132 }
2133
2134 //===----------------------------------------------------------------------===//
2135 // BMI Instructions
2136 //
2137 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2138   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2139                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2140                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2141                     OpSize16;
2142   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2143                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2144                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2145                      (implicit EFLAGS)]>, XS, OpSize16;
2146
2147   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2148                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2149                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2150                     OpSize32;
2151   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2152                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2153                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2154                      (implicit EFLAGS)]>, XS, OpSize32;
2155
2156   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2157                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2158                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2159                      XS;
2160   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2161                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2162                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2163                       (implicit EFLAGS)]>, XS;
2164 }
2165
2166 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2167                   RegisterClass RC, X86MemOperand x86memop> {
2168 let hasSideEffects = 0 in {
2169   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2170              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2171              []>, T8PS, VEX_4V;
2172   let mayLoad = 1 in
2173   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2174              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2175              []>, T8PS, VEX_4V;
2176 }
2177 }
2178
2179 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2180   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2181   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2182   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2183   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2184   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2185   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2186 }
2187
2188 //===----------------------------------------------------------------------===//
2189 // Pattern fragments to auto generate BMI instructions.
2190 //===----------------------------------------------------------------------===//
2191
2192 let Predicates = [HasBMI] in {
2193   // FIXME: patterns for the load versions are not implemented
2194   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2195             (BLSR32rr GR32:$src)>;
2196   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2197             (BLSR64rr GR64:$src)>;
2198
2199   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2200             (BLSMSK32rr GR32:$src)>;
2201   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2202             (BLSMSK64rr GR64:$src)>;
2203
2204   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2205             (BLSI32rr GR32:$src)>;
2206   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2207             (BLSI64rr GR64:$src)>;
2208 }
2209
2210 let Predicates = [HasBMI] in {
2211   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E_OR_NE),
2212               (X86cmp GR16:$src, (i16 0))),
2213             (TZCNT16rr GR16:$src)>;
2214   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E_OR_NE),
2215               (X86cmp GR32:$src, (i32 0))),
2216             (TZCNT32rr GR32:$src)>;
2217   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E_OR_NE),
2218               (X86cmp GR64:$src, (i64 0))),
2219             (TZCNT64rr GR64:$src)>;
2220   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E_OR_NE),
2221               (X86cmp GR16:$src, (i16 0))),
2222             (TZCNT16rr GR16:$src)>;
2223   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E_OR_NE),
2224               (X86cmp GR32:$src, (i32 0))),
2225             (TZCNT32rr GR32:$src)>;
2226   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E_OR_NE),
2227               (X86cmp GR64:$src, (i64 0))),
2228             (TZCNT64rr GR64:$src)>;
2229
2230   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E_OR_NE),
2231               (X86cmp (loadi16 addr:$src), (i16 0))),
2232             (TZCNT16rm addr:$src)>;
2233   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E_OR_NE),
2234               (X86cmp (loadi32 addr:$src), (i32 0))),
2235             (TZCNT32rm addr:$src)>;
2236   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E_OR_NE),
2237               (X86cmp (loadi64 addr:$src), (i64 0))),
2238             (TZCNT64rm addr:$src)>;
2239   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E_OR_NE),
2240               (X86cmp (loadi16 addr:$src), (i16 0))),
2241             (TZCNT16rm addr:$src)>;
2242   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E_OR_NE),
2243               (X86cmp (loadi32 addr:$src), (i32 0))),
2244             (TZCNT32rm addr:$src)>;
2245   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E_OR_NE),
2246               (X86cmp (loadi64 addr:$src), (i64 0))),
2247             (TZCNT64rm addr:$src)>;
2248 }
2249
2250
2251 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2252                           X86MemOperand x86memop, Intrinsic Int,
2253                           PatFrag ld_frag> {
2254   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2255              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2256              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2257              T8PS, VEX_4VOp3;
2258   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2259              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2260              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2261               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2262 }
2263
2264 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2265   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2266                                 int_x86_bmi_bextr_32, loadi32>;
2267   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2268                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2269 }
2270
2271 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2272   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2273                                int_x86_bmi_bzhi_32, loadi32>;
2274   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2275                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2276 }
2277
2278
2279 def CountTrailingOnes : SDNodeXForm<imm, [{
2280   // Count the trailing ones in the immediate.
2281   return getI8Imm(countTrailingOnes(N->getZExtValue()), SDLoc(N));
2282 }]>;
2283
2284 def BZHIMask : ImmLeaf<i64, [{
2285   return isMask_64(Imm) && (countTrailingOnes<uint64_t>(Imm) > 32);
2286 }]>;
2287
2288 let Predicates = [HasBMI2] in {
2289   def : Pat<(and GR64:$src, BZHIMask:$mask),
2290             (BZHI64rr GR64:$src,
2291               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2292                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2293
2294   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2295             (BZHI32rr GR32:$src,
2296               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2297
2298   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2299             (BZHI32rm addr:$src,
2300               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2301
2302   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2303             (BZHI64rr GR64:$src,
2304               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2305
2306   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2307             (BZHI64rm addr:$src,
2308               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2309 } // HasBMI2
2310
2311 let Predicates = [HasBMI] in {
2312   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2313             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2314   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2315             (BEXTR32rm addr:$src1, GR32:$src2)>;
2316   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2317             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2318   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2319             (BEXTR64rm addr:$src1, GR64:$src2)>;
2320 } // HasBMI
2321
2322 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2323                          X86MemOperand x86memop, Intrinsic Int,
2324                          PatFrag ld_frag> {
2325   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2326              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2327              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2328              VEX_4V;
2329   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2330              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2331              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2332 }
2333
2334 let Predicates = [HasBMI2] in {
2335   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2336                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2337   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2338                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2339   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2340                                int_x86_bmi_pext_32, loadi32>, T8XS;
2341   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2342                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2343 }
2344
2345 //===----------------------------------------------------------------------===//
2346 // TBM Instructions
2347 //
2348 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2349
2350 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2351                                 X86MemOperand x86memop, PatFrag ld_frag,
2352                                 Intrinsic Int, Operand immtype,
2353                                 SDPatternOperator immoperator> {
2354   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2355                 !strconcat(OpcodeStr,
2356                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2357                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2358            XOP, XOPA;
2359   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2360                 (ins x86memop:$src1, immtype:$cntl),
2361                 !strconcat(OpcodeStr,
2362                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2363                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2364            XOP, XOPA;
2365 }
2366
2367 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2368                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2369 let ImmT = Imm32S in
2370 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2371                                      int_x86_tbm_bextri_u64, i64i32imm,
2372                                      i64immSExt32>, VEX_W;
2373
2374 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2375                          RegisterClass RC, string OpcodeStr,
2376                          X86MemOperand x86memop, PatFrag ld_frag> {
2377 let hasSideEffects = 0 in {
2378   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2379              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2380              []>, XOP_4V, XOP9;
2381   let mayLoad = 1 in
2382   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2383              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2384              []>, XOP_4V, XOP9;
2385 }
2386 }
2387
2388 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2389                            Format FormReg, Format FormMem> {
2390   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2391                                loadi32>;
2392   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2393                                loadi64>, VEX_W;
2394 }
2395
2396 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2397 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2398 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2399 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2400 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2401 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2402 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2403 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2404 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2405 } // HasTBM, EFLAGS
2406
2407 //===----------------------------------------------------------------------===//
2408 // MONITORX/MWAITX Instructions
2409 //
2410 let SchedRW = [WriteSystem] in {
2411 let Uses = [EAX, ECX, EDX] in
2412 def MONITORXrrr : I<0x01, MRM_FA, (outs), (ins), "monitorx", [],
2413                     IIC_SSE_MONITOR>, TB;
2414 let Uses = [ECX, EAX, EBX] in
2415 def MWAITXrr   : I<0x01, MRM_FB, (outs), (ins), "mwaitx", [], IIC_SSE_MWAIT>,
2416                  TB;
2417 } // SchedRW
2418
2419 def : InstAlias<"mwaitx\t{%eax, %ecx, %ebx|ebx, ecx, eax}", (MWAITXrr)>, Requires<[Not64BitMode]>;
2420 def : InstAlias<"mwaitx\t{%rax, %rcx, %rbx|rbx, rcx, rax}", (MWAITXrr)>, Requires<[In64BitMode]>;
2421
2422 def : InstAlias<"monitorx\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORXrrr)>,
2423       Requires<[Not64BitMode]>;
2424 def : InstAlias<"monitorx\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORXrrr)>,
2425       Requires<[In64BitMode]>;
2426
2427 //===----------------------------------------------------------------------===//
2428 // CLZERO Instruction
2429 //
2430 let Uses = [EAX] in
2431 def CLZEROr : I<0x01, MRM_FC, (outs), (ins), "clzero", []>, TB;
2432
2433 //===----------------------------------------------------------------------===//
2434 // Pattern fragments to auto generate TBM instructions.
2435 //===----------------------------------------------------------------------===//
2436
2437 let Predicates = [HasTBM] in {
2438   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2439             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2440   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2441             (BEXTRI32mi addr:$src1, imm:$src2)>;
2442   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2443             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2444   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2445             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2446
2447   // FIXME: patterns for the load versions are not implemented
2448   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2449             (BLCFILL32rr GR32:$src)>;
2450   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2451             (BLCFILL64rr GR64:$src)>;
2452
2453   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2454             (BLCI32rr GR32:$src)>;
2455   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2456             (BLCI64rr GR64:$src)>;
2457
2458   // Extra patterns because opt can optimize the above patterns to this.
2459   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2460             (BLCI32rr GR32:$src)>;
2461   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2462             (BLCI64rr GR64:$src)>;
2463
2464   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2465             (BLCIC32rr GR32:$src)>;
2466   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2467             (BLCIC64rr GR64:$src)>;
2468
2469   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2470             (BLCMSK32rr GR32:$src)>;
2471   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2472             (BLCMSK64rr GR64:$src)>;
2473
2474   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2475             (BLCS32rr GR32:$src)>;
2476   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2477             (BLCS64rr GR64:$src)>;
2478
2479   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2480             (BLSFILL32rr GR32:$src)>;
2481   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2482             (BLSFILL64rr GR64:$src)>;
2483
2484   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2485             (BLSIC32rr GR32:$src)>;
2486   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2487             (BLSIC64rr GR64:$src)>;
2488
2489   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2490             (T1MSKC32rr GR32:$src)>;
2491   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2492             (T1MSKC64rr GR64:$src)>;
2493
2494   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2495             (TZMSK32rr GR32:$src)>;
2496   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2497             (TZMSK64rr GR64:$src)>;
2498 } // HasTBM
2499
2500 //===----------------------------------------------------------------------===//
2501 // Memory Instructions
2502 //
2503
2504 def CLFLUSHOPT : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2505                    "clflushopt\t$src", []>, PD;
2506 def CLWB       : I<0xAE, MRM6m, (outs), (ins i8mem:$src), "clwb\t$src", []>, PD;
2507 def PCOMMIT    : I<0xAE, MRM_F8, (outs), (ins), "pcommit", []>, PD;
2508
2509
2510 //===----------------------------------------------------------------------===//
2511 // Subsystems.
2512 //===----------------------------------------------------------------------===//
2513
2514 include "X86InstrArithmetic.td"
2515 include "X86InstrCMovSetCC.td"
2516 include "X86InstrExtension.td"
2517 include "X86InstrControl.td"
2518 include "X86InstrShiftRotate.td"
2519
2520 // X87 Floating Point Stack.
2521 include "X86InstrFPStack.td"
2522
2523 // SIMD support (SSE, MMX and AVX)
2524 include "X86InstrFragmentsSIMD.td"
2525
2526 // FMA - Fused Multiply-Add support (requires FMA)
2527 include "X86InstrFMA.td"
2528
2529 // XOP
2530 include "X86InstrXOP.td"
2531
2532 // SSE, MMX and 3DNow! vector support.
2533 include "X86InstrSSE.td"
2534 include "X86InstrAVX512.td"
2535 include "X86InstrMMX.td"
2536 include "X86Instr3DNow.td"
2537
2538 // MPX instructions
2539 include "X86InstrMPX.td"
2540
2541 include "X86InstrVMX.td"
2542 include "X86InstrSVM.td"
2543
2544 include "X86InstrTSX.td"
2545 include "X86InstrSGX.td"
2546
2547 // System instructions.
2548 include "X86InstrSystem.td"
2549
2550 // Compiler Pseudo Instructions and Pat Patterns
2551 include "X86InstrCompiler.td"
2552
2553 //===----------------------------------------------------------------------===//
2554 // Assembler Mnemonic Aliases
2555 //===----------------------------------------------------------------------===//
2556
2557 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2558 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2559 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2560
2561 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2562 def : MnemonicAlias<"cwde", "cwtl", "att">;
2563 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2564 def : MnemonicAlias<"cdq",  "cltd", "att">;
2565 def : MnemonicAlias<"cdqe", "cltq", "att">;
2566 def : MnemonicAlias<"cqo",  "cqto", "att">;
2567
2568 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2569 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2570 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2571
2572 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2573 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2574
2575 def : MnemonicAlias<"loopz",  "loope",  "att">;
2576 def : MnemonicAlias<"loopnz", "loopne", "att">;
2577
2578 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2579 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2580 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2581 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2582 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2583 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2584 def : MnemonicAlias<"popfd", "popfl", "att">;
2585
2586 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2587 // all modes.  However: "push (addr)" and "push $42" should default to
2588 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2589 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2590 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2591 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2592 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2593 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2594 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2595 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2596
2597 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2598 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2599 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2600 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2601 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2602 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2603
2604 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2605 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2606 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2607 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2608
2609 def : MnemonicAlias<"repe",  "rep">;
2610 def : MnemonicAlias<"repz",  "rep">;
2611 def : MnemonicAlias<"repnz", "repne">;
2612
2613 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2614 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2615 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2616
2617 def : MnemonicAlias<"sal", "shl", "intel">;
2618 def : MnemonicAlias<"salb", "shlb", "att">;
2619 def : MnemonicAlias<"salw", "shlw", "att">;
2620 def : MnemonicAlias<"sall", "shll", "att">;
2621 def : MnemonicAlias<"salq", "shlq", "att">;
2622
2623 def : MnemonicAlias<"smovb", "movsb", "att">;
2624 def : MnemonicAlias<"smovw", "movsw", "att">;
2625 def : MnemonicAlias<"smovl", "movsl", "att">;
2626 def : MnemonicAlias<"smovq", "movsq", "att">;
2627
2628 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2629 def : MnemonicAlias<"verrw", "verr", "att">;
2630
2631 // System instruction aliases.
2632 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2633 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2634 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2635 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2636
2637 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2638 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2639 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2640 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2641 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2642 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2643 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2644 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2645 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2646 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2647 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2648 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2649
2650
2651 // Floating point stack aliases.
2652 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2653 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2654 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2655 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2656 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2657 def : MnemonicAlias<"fcomip",   "fcompi">;
2658 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2659 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2660 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2661 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2662 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2663 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2664 def : MnemonicAlias<"fucomip",  "fucompi">;
2665 def : MnemonicAlias<"fwait",    "wait">;
2666
2667 def : MnemonicAlias<"fxsaveq",   "fxsave64",   "att">;
2668 def : MnemonicAlias<"fxrstorq",  "fxrstor64",  "att">;
2669 def : MnemonicAlias<"xsaveq",    "xsave64",    "att">;
2670 def : MnemonicAlias<"xrstorq",   "xrstor64",   "att">;
2671 def : MnemonicAlias<"xsaveoptq", "xsaveopt64", "att">;
2672 def : MnemonicAlias<"xrstorsq",  "xrstors64",  "att">;
2673 def : MnemonicAlias<"xsavecq",   "xsavec64",   "att">;
2674 def : MnemonicAlias<"xsavesq",   "xsaves64",   "att">;
2675
2676 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2677                     string VariantName>
2678   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2679                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2680
2681 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2682 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2683 /// example "setz" -> "sete".
2684 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2685                                         string V = ""> {
2686   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2687   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2688   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2689   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2690   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2691   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2692   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2693   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2694   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2695   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2696
2697   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2698   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2699   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2700   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2701 }
2702
2703 // Aliases for set<CC>
2704 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2705 // Aliases for j<CC>
2706 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2707 // Aliases for cmov<CC>{w,l,q}
2708 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2709 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2710 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2711 // No size suffix for intel-style asm.
2712 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2713
2714
2715 //===----------------------------------------------------------------------===//
2716 // Assembler Instruction Aliases
2717 //===----------------------------------------------------------------------===//
2718
2719 // aad/aam default to base 10 if no operand is specified.
2720 def : InstAlias<"aad", (AAD8i8 10)>, Requires<[Not64BitMode]>;
2721 def : InstAlias<"aam", (AAM8i8 10)>, Requires<[Not64BitMode]>;
2722
2723 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2724 // Likewise for btc/btr/bts.
2725 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2726                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2727 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2728                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2729 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2730                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2731 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2732                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2733
2734 // clr aliases.
2735 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2736 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2737 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2738 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2739
2740 // lods aliases. Accept the destination being omitted because it's implicit
2741 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2742 // in the destination.
2743 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2744 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2745 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2746 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2747 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2748 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2749 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2750 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2751
2752 // stos aliases. Accept the source being omitted because it's implicit in
2753 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2754 // in the source.
2755 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2756 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2757 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2758 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2759 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2760 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2761 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2762 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2763
2764 // scas aliases. Accept the destination being omitted because it's implicit
2765 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2766 // in the destination.
2767 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2768 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2769 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2770 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2771 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2772 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2773 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2774 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2775
2776 // div and idiv aliases for explicit A register.
2777 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2778 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2779 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2780 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2781 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2782 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2783 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2784 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2785 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2786 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2787 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2788 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2789 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2790 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2791 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2792 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2793
2794
2795
2796 // Various unary fpstack operations default to operating on on ST1.
2797 // For example, "fxch" -> "fxch %st(1)"
2798 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2799 def:  InstAlias<"fadd",         (ADD_FPrST0  ST1), 0>;
2800 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2801 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2802 def : InstAlias<"fmul",         (MUL_FPrST0  ST1), 0>;
2803 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2804 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2805 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2806 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2807 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2808 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2809 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2810 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2811 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2812 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2813 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2814 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2815
2816 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2817 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2818 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2819 // gas.
2820 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2821  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2822                  (Inst RST:$op), EmitAlias>;
2823  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2824                  (Inst ST0), EmitAlias>;
2825 }
2826
2827 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2828 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2829 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2830 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2831 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2832 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2833 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2834 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2835 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2836 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2837 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2838 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2839 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2840 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2841 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2842 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2843
2844
2845 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2846 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2847 // solely because gas supports it.
2848 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2849 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2850 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2851 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2852 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2853 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2854
2855 // We accept "fnstsw %eax" even though it only writes %ax.
2856 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2857 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2858 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2859
2860 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2861 // this is compatible with what GAS does.
2862 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2863 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2864 def : InstAlias<"lcall {*}$dst",    (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2865 def : InstAlias<"ljmp {*}$dst",     (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2866 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2867 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2868 def : InstAlias<"lcall {*}$dst",    (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2869 def : InstAlias<"ljmp {*}$dst",     (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2870
2871 def : InstAlias<"call {*}$dst",     (CALL64m i64mem:$dst), 0>, Requires<[In64BitMode]>;
2872 def : InstAlias<"jmp {*}$dst",      (JMP64m  i64mem:$dst), 0>, Requires<[In64BitMode]>;
2873 def : InstAlias<"call {*}$dst",     (CALL32m i32mem:$dst), 0>, Requires<[In32BitMode]>;
2874 def : InstAlias<"jmp {*}$dst",      (JMP32m  i32mem:$dst), 0>, Requires<[In32BitMode]>;
2875 def : InstAlias<"call {*}$dst",     (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2876 def : InstAlias<"jmp {*}$dst",      (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2877
2878
2879 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2880 def : InstAlias<"imul{w} {$imm, $r|$r, $imm}", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm), 0>;
2881 def : InstAlias<"imul{w} {$imm, $r|$r, $imm}", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm), 0>;
2882 def : InstAlias<"imul{l} {$imm, $r|$r, $imm}", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm), 0>;
2883 def : InstAlias<"imul{l} {$imm, $r|$r, $imm}", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm), 0>;
2884 def : InstAlias<"imul{q} {$imm, $r|$r, $imm}", (IMUL64rri32 GR64:$r, GR64:$r, i64i32imm:$imm), 0>;
2885 def : InstAlias<"imul{q} {$imm, $r|$r, $imm}", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm), 0>;
2886
2887 // inb %dx -> inb %al, %dx
2888 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2889 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2890 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2891 def : InstAlias<"inb\t$port", (IN8ri u8imm:$port), 0>;
2892 def : InstAlias<"inw\t$port", (IN16ri u8imm:$port), 0>;
2893 def : InstAlias<"inl\t$port", (IN32ri u8imm:$port), 0>;
2894
2895
2896 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2897 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2898 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2899 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2900 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2901 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2902 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2903 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2904 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2905
2906 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2907 // the move.  All segment/mem forms are equivalent, this has the shortest
2908 // encoding.
2909 def : InstAlias<"mov {$mem, $seg|$seg, $mem}", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2910 def : InstAlias<"mov {$seg, $mem|$mem, $seg}", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2911
2912 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2913 def : InstAlias<"movq {$imm, $reg|$reg, $imm}", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2914
2915 // Match 'movq GR64, MMX' as an alias for movd.
2916 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2917                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2918 def : InstAlias<"movq {$src, $dst|$dst, $src}",
2919                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2920
2921 // movsx aliases
2922 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2923 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2924 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2925 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2926 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2927 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2928 def : InstAlias<"movsx {$src, $dst|$dst, $src}", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2929
2930 // movzx aliases
2931 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2932 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2933 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2934 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2935 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2936 def : InstAlias<"movzx {$src, $dst|$dst, $src}", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2937 // Note: No GR32->GR64 movzx form.
2938
2939 // outb %dx -> outb %al, %dx
2940 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2941 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2942 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2943 def : InstAlias<"outb\t$port", (OUT8ir u8imm:$port), 0>;
2944 def : InstAlias<"outw\t$port", (OUT16ir u8imm:$port), 0>;
2945 def : InstAlias<"outl\t$port", (OUT32ir u8imm:$port), 0>;
2946
2947 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2948 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2949 // errors, since its encoding is the most compact.
2950 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2951
2952 // shld/shrd op,op -> shld op, op, CL
2953 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2954 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2955 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2956 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2957 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2958 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2959
2960 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2961 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2962 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2963 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2964 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2965 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2966
2967 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2968  *  matching a fixed immediate like $1.
2969 // "shl X, $1" is an alias for "shl X".
2970 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2971  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2972                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2973  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2974                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2975  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2976                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2977  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2978                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2979  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2980                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2981  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2982                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2983  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2984                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2985  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2986                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2987 }
2988
2989 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2990 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2991 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2992 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2993 FIXME */
2994
2995 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2996 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2997                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2998 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2999                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
3000 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
3001                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
3002 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
3003                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
3004
3005 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
3006 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
3007                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
3008 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
3009                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
3010 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
3011                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
3012 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
3013                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
3014
3015 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
3016 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
3017 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
3018                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
3019 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
3020                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
3021 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;
3022
3023 // These aliases exist to get the parser to prioritize matching 8-bit
3024 // immediate encodings over matching the implicit ax/eax/rax encodings. By
3025 // explicitly mentioning the A register here, these entries will be ordered
3026 // first due to the more explicit immediate type.
3027 def : InstAlias<"adc{w}\t{$imm, %ax|ax, $imm}", (ADC16ri8 AX, i16i8imm:$imm), 0>;
3028 def : InstAlias<"add{w}\t{$imm, %ax|ax, $imm}", (ADD16ri8 AX, i16i8imm:$imm), 0>;
3029 def : InstAlias<"and{w}\t{$imm, %ax|ax, $imm}", (AND16ri8 AX, i16i8imm:$imm), 0>;
3030 def : InstAlias<"cmp{w}\t{$imm, %ax|ax, $imm}", (CMP16ri8 AX, i16i8imm:$imm), 0>;
3031 def : InstAlias<"or{w}\t{$imm, %ax|ax, $imm}",  (OR16ri8 AX,  i16i8imm:$imm), 0>;
3032 def : InstAlias<"sbb{w}\t{$imm, %ax|ax, $imm}", (SBB16ri8 AX, i16i8imm:$imm), 0>;
3033 def : InstAlias<"sub{w}\t{$imm, %ax|ax, $imm}", (SUB16ri8 AX, i16i8imm:$imm), 0>;
3034 def : InstAlias<"xor{w}\t{$imm, %ax|ax, $imm}", (XOR16ri8 AX, i16i8imm:$imm), 0>;
3035
3036 def : InstAlias<"adc{l}\t{$imm, %eax|eax, $imm}", (ADC32ri8 EAX, i32i8imm:$imm), 0>;
3037 def : InstAlias<"add{l}\t{$imm, %eax|eax, $imm}", (ADD32ri8 EAX, i32i8imm:$imm), 0>;
3038 def : InstAlias<"and{l}\t{$imm, %eax|eax, $imm}", (AND32ri8 EAX, i32i8imm:$imm), 0>;
3039 def : InstAlias<"cmp{l}\t{$imm, %eax|eax, $imm}", (CMP32ri8 EAX, i32i8imm:$imm), 0>;
3040 def : InstAlias<"or{l}\t{$imm, %eax|eax, $imm}",  (OR32ri8 EAX,  i32i8imm:$imm), 0>;
3041 def : InstAlias<"sbb{l}\t{$imm, %eax|eax, $imm}", (SBB32ri8 EAX, i32i8imm:$imm), 0>;
3042 def : InstAlias<"sub{l}\t{$imm, %eax|eax, $imm}", (SUB32ri8 EAX, i32i8imm:$imm), 0>;
3043 def : InstAlias<"xor{l}\t{$imm, %eax|eax, $imm}", (XOR32ri8 EAX, i32i8imm:$imm), 0>;
3044
3045 def : InstAlias<"adc{q}\t{$imm, %rax|rax, $imm}", (ADC64ri8 RAX, i64i8imm:$imm), 0>;
3046 def : InstAlias<"add{q}\t{$imm, %rax|rax, $imm}", (ADD64ri8 RAX, i64i8imm:$imm), 0>;
3047 def : InstAlias<"and{q}\t{$imm, %rax|rax, $imm}", (AND64ri8 RAX, i64i8imm:$imm), 0>;
3048 def : InstAlias<"cmp{q}\t{$imm, %rax|rax, $imm}", (CMP64ri8 RAX, i64i8imm:$imm), 0>;
3049 def : InstAlias<"or{q}\t{$imm, %rax|rax, $imm}",  (OR64ri8 RAX,  i64i8imm:$imm), 0>;
3050 def : InstAlias<"sbb{q}\t{$imm, %rax|rax, $imm}", (SBB64ri8 RAX, i64i8imm:$imm), 0>;
3051 def : InstAlias<"sub{q}\t{$imm, %rax|rax, $imm}", (SUB64ri8 RAX, i64i8imm:$imm), 0>;
3052 def : InstAlias<"xor{q}\t{$imm, %rax|rax, $imm}", (XOR64ri8 RAX, i64i8imm:$imm), 0>;