lib/Target/X86/X86InstrInfo.td

   1 //===- X86InstrInfo.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Format specifies the encoding used by the instruction.  This is part of the
  17 // ad-hoc solution used to emit machine instruction encodings by our machine
  18 // code emitter.
  19 class Format<bits<5> val> {
  20   bits<5> Value = val;
  21 }
  22
  23 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  24 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  25 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  26 def MRMSrcMem  : Format<6>;
  27 def MRMS0r : Format<16>; def MRMS1r : Format<17>; def MRMS2r : Format<18>;
  28 def MRMS3r : Format<19>; def MRMS4r : Format<20>; def MRMS5r : Format<21>;
  29 def MRMS6r : Format<22>; def MRMS7r : Format<23>;
  30 def MRMS0m : Format<24>; def MRMS1m : Format<25>; def MRMS2m : Format<26>;
  31 def MRMS3m : Format<27>; def MRMS4m : Format<28>; def MRMS5m : Format<29>;
  32 def MRMS6m : Format<30>; def MRMS7m : Format<31>;
  33
  34 // ArgType - This specifies the argument type used by an instruction. This is
  35 // part of the ad-hoc solution used to emit machine instruction encodings by our
  36 // machine code emitter.
  37 class ArgType<bits<3> val> {
  38   bits<3> Value = val;
  39 }
  40 def NoArg  : ArgType<0>;
  41 def Arg8   : ArgType<1>;
  42 def Arg16  : ArgType<2>;
  43 def Arg32  : ArgType<3>;
  44 def Arg64  : ArgType<4>;   // 64 bit int argument for FILD64
  45 def ArgF32 : ArgType<5>;
  46 def ArgF64 : ArgType<6>;
  47 def ArgF80 : ArgType<6>;
  48
  49 // FPFormat - This specifies what form this FP instruction has.  This is used by
  50 // the Floating-Point stackifier pass.
  51 class FPFormat<bits<3> val> {
  52   bits<3> Value = val;
  53 }
  54 def NotFP      : FPFormat<0>;
  55 def ZeroArgFP  : FPFormat<1>;
  56 def OneArgFP   : FPFormat<2>;
  57 def OneArgFPRW : FPFormat<3>;
  58 def TwoArgFP   : FPFormat<4>;
  59 def SpecialFP  : FPFormat<5>;
  60
  61
  62 class X86Inst<string nam, bits<8> opcod, Format f, ArgType a> : Instruction {
  63   let Namespace = "X86";
  64
  65   let Name = nam;
  66   bits<8> Opcode = opcod;
  67   Format Form = f;
  68   bits<5> FormBits = Form.Value;
  69   ArgType Type = a;
  70   bits<3> TypeBits = Type.Value;
  71
  72   // Attributes specific to X86 instructions...
  73   bit hasOpSizePrefix = 0; // Does this inst have a 0x66 prefix?
  74   bit printImplicitUses = 0; // Should we print implicit uses of this inst?
  75
  76   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
  77   FPFormat FPForm;          // What flavor of FP instruction is this?
  78   bits<3> FPFormBits = 0;
  79 }
  80
  81 class Imp<list<Register> uses, list<Register> defs> {
  82   list<Register> Uses = uses;
  83   list<Register> Defs = defs;
  84 }
  85
  86 class Pattern<dag P> {
  87   dag Pattern = P;
  88 }
  89
  90
  91 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  92 // emitter that various prefix bytes are required.
  93 class OpSize { bit hasOpSizePrefix = 1; }
  94 class TB     { bits<4> Prefix = 1; }
  95 class D8     { bits<4> Prefix = 2; }
  96 class D9     { bits<4> Prefix = 3; }
  97 class DA     { bits<4> Prefix = 4; }
  98 class DB     { bits<4> Prefix = 5; }
  99 class DC     { bits<4> Prefix = 6; }
 100 class DD     { bits<4> Prefix = 7; }
 101 class DE     { bits<4> Prefix = 8; }
 102 class DF     { bits<4> Prefix = 9; }
 103
 104
 105
 106 //===----------------------------------------------------------------------===//
 107 // Instruction list...
 108 //
 109
 110 def PHI : X86Inst<"PHI", 0, Pseudo, NoArg>;          // PHI node...
 111
 112 def NOOP : X86Inst<"nop", 0x90, RawFrm, NoArg>;    // nop
 113
 114 def ADJCALLSTACKDOWN : X86Inst<"ADJCALLSTACKDOWN", 0, Pseudo, NoArg>;
 115 def ADJCALLSTACKUP   : X86Inst<"ADJCALLSTACKUP",   0, Pseudo, NoArg>;
 116 def IMPLICIT_USE     : X86Inst<"IMPLICIT_USE",     0, Pseudo, NoArg>;
 117 def IMPLICIT_DEF     : X86Inst<"IMPLICIT_DEF",     0, Pseudo, NoArg>;
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Control Flow Instructions...
 121 //
 122
 123 // Return instruction...
 124 let isTerminator = 1, isReturn = 1 in
 125   def RET : X86Inst<"ret", 0xC3, RawFrm, NoArg>, Pattern<(retvoid)>;
 126
 127 // All branches are RawFrm, Void, Branch, and Terminators
 128 let isBranch = 1, isTerminator = 1 in
 129   class IBr<string name, bits<8> opcode> : X86Inst<name, opcode, RawFrm, NoArg>;
 130
 131 def JMP : IBr<"jmp", 0xE9>, Pattern<(br basicblock)>;
 132 def JB  : IBr<"jb" , 0x82>, TB;
 133 def JAE : IBr<"jae", 0x83>, TB;
 134 def JE  : IBr<"je" , 0x84>, TB, Pattern<(isVoid (unspec1 basicblock))>;
 135 def JNE : IBr<"jne", 0x85>, TB;
 136 def JBE : IBr<"jbe", 0x86>, TB;
 137 def JA  : IBr<"ja" , 0x87>, TB;
 138 def JS  : IBr<"js" , 0x88>, TB;
 139 def JNS : IBr<"jns", 0x89>, TB;
 140 def JL  : IBr<"jl" , 0x8C>, TB;
 141 def JGE : IBr<"jge", 0x8D>, TB;
 142 def JLE : IBr<"jle", 0x8E>, TB;
 143 def JG  : IBr<"jg" , 0x8F>, TB;
 144
 145
 146 //===----------------------------------------------------------------------===//
 147 //  Call Instructions...
 148 //
 149 let isCall = 1 in
 150   // All calls clobber the non-callee saved registers...
 151   let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6] in {
 152     def CALLpcrel32 : X86Inst<"call", 0xE8, RawFrm, NoArg>;
 153     def CALLr32     : X86Inst<"call", 0xFF, MRMS2r, Arg32>;
 154     def CALLm32     : X86Inst<"call", 0xFF, MRMS2m, Arg32>;
 155   }
 156
 157
 158 //===----------------------------------------------------------------------===//
 159 //  Miscellaneous Instructions...
 160 //
 161 def LEAVE    : X86Inst<"leave", 0xC9, RawFrm, NoArg>, Imp<[EBP], [EBP]>;
 162
 163 let isTwoAddress = 1 in                                      // R32 = bswap R32
 164   def BSWAPr32 : X86Inst<"bswap", 0xC8, AddRegFrm, Arg32>, TB;
 165
 166 def XCHGrr8  : X86Inst<"xchg", 0x86, MRMDestReg, Arg8>;         // xchg R8, R8
 167 def XCHGrr16 : X86Inst<"xchg", 0x87, MRMDestReg, Arg16>, OpSize;// xchg R16, R16
 168 def XCHGrr32 : X86Inst<"xchg", 0x87, MRMDestReg, Arg32>;        // xchg R32, R32
 169
 170 def LEAr16 : X86Inst<"lea", 0x8D, MRMSrcMem, Arg16>, OpSize; // R16 = lea [mem]
 171 def LEAr32 : X86Inst<"lea", 0x8D, MRMSrcMem, Arg32>;         // R32 = lea [mem]
 172
 173 //===----------------------------------------------------------------------===//
 174 //  Move Instructions...
 175 //
 176 def MOVrr8  : X86Inst<"mov", 0x88, MRMDestReg, Arg8>,          Pattern<(set R8 , R8 )>;
 177 def MOVrr16 : X86Inst<"mov", 0x89, MRMDestReg, Arg16>, OpSize, Pattern<(set R16, R16)>;
 178 def MOVrr32 : X86Inst<"mov", 0x89, MRMDestReg, Arg32>,         Pattern<(set R32, R32)>;
 179 def MOVir8  : X86Inst<"mov", 0xB0, AddRegFrm , Arg8>,          Pattern<(set R8 , imm )>;
 180 def MOVir16 : X86Inst<"mov", 0xB8, AddRegFrm , Arg16>, OpSize, Pattern<(set R16, imm)>;
 181 def MOVir32 : X86Inst<"mov", 0xB8, AddRegFrm , Arg32>,         Pattern<(set R32, imm)>;
 182 def MOVim8  : X86Inst<"mov", 0xC6, MRMS0m    , Arg8>;             // [mem] = imm8
 183 def MOVim16 : X86Inst<"mov", 0xC7, MRMS0m    , Arg16>, OpSize;    // [mem] = imm16
 184 def MOVim32 : X86Inst<"mov", 0xC7, MRMS0m    , Arg32>;            // [mem] = imm32
 185
 186 def MOVmr8  : X86Inst<"mov", 0x8A, MRMSrcMem , Arg8>;             // R8  = [mem]
 187 def MOVmr16 : X86Inst<"mov", 0x8B, MRMSrcMem , Arg16>, OpSize,    // R16 = [mem]
 188               Pattern<(set R16, (load (plus R32, (plus (times imm, R32), imm))))>;
 189 def MOVmr32 : X86Inst<"mov", 0x8B, MRMSrcMem , Arg32>,            // R32 = [mem]
 190               Pattern<(set R32, (load (plus R32, (plus (times imm, R32), imm))))>;
 191
 192 def MOVrm8  : X86Inst<"mov", 0x88, MRMDestMem, Arg8>;             // [mem] = R8
 193 def MOVrm16 : X86Inst<"mov", 0x89, MRMDestMem, Arg16>, OpSize;    // [mem] = R16
 194 def MOVrm32 : X86Inst<"mov", 0x89, MRMDestMem, Arg32>;            // [mem] = R32
 195
 196 //===----------------------------------------------------------------------===//
 197 //  Fixed-Register Multiplication and Division Instructions...
 198 //
 199
 200 // Extra precision multiplication
 201 def MULr8  : X86Inst<"mul", 0xF6, MRMS4r, Arg8 >, Imp<[AL],[AX]>;               // AL,AH = AL*R8
 202 def MULr16 : X86Inst<"mul", 0xF7, MRMS4r, Arg16>, Imp<[AX],[AX,DX]>, OpSize;    // AX,DX = AX*R16
 203 def MULr32 : X86Inst<"mul", 0xF7, MRMS4r, Arg32>, Imp<[EAX],[EAX,EDX]>;         // EAX,EDX = EAX*R32
 204
 205 // unsigned division/remainder
 206 def DIVr8  : X86Inst<"div", 0xF6, MRMS6r, Arg8 >, Imp<[AX],[AX]>;               // AX/r8 = AL,AH
 207 def DIVr16 : X86Inst<"div", 0xF7, MRMS6r, Arg16>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/r16 = AX,DX
 208 def DIVr32 : X86Inst<"div", 0xF7, MRMS6r, Arg32>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/r32 = EAX,EDX
 209
 210 // signed division/remainder
 211 def IDIVr8 : X86Inst<"idiv",0xF6, MRMS7r, Arg8 >, Imp<[AX],[AX]>;               // AX/r8 = AL,AH
 212 def IDIVr16: X86Inst<"idiv",0xF7, MRMS7r, Arg16>, Imp<[AX,DX],[AX,DX]>, OpSize; // DX:AX/r16 = AX,DX
 213 def IDIVr32: X86Inst<"idiv",0xF7, MRMS7r, Arg32>, Imp<[EAX,EDX],[EAX,EDX]>;     // EDX:EAX/r32 = EAX,EDX
 214
 215 // Sign-extenders for division
 216 def CBW    : X86Inst<"cbw", 0x98, RawFrm, Arg8 >, Imp<[AL],[AH]>;               // AX = signext(AL)
 217 def CWD    : X86Inst<"cwd", 0x99, RawFrm, Arg8 >, Imp<[AX],[DX]>;               // DX:AX = signext(AX)
 218 def CDQ    : X86Inst<"cdq", 0x99, RawFrm, Arg8 >, Imp<[EAX],[EDX]>;             // EDX:EAX = signext(EAX)
 219
 220 //===----------------------------------------------------------------------===//
 221 //  Two address Instructions...
 222 //
 223 let isTwoAddress = 1 in {  // Define some helper classes to make defs shorter.
 224   class I2A8 <string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg8>;
 225   class I2A16<string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg16>;
 226   class I2A32<string n, bits<8> o, Format F> : X86Inst<n, o, F, Arg32>;
 227 }
 228
 229 // unary instructions
 230 def NEGr8  : I2A8 <"neg", 0xF6, MRMS3r>;         // R8  = -R8  = 0-R8
 231 def NEGr16 : I2A16<"neg", 0xF7, MRMS3r>, OpSize; // R16 = -R16 = 0-R16
 232 def NEGr32 : I2A32<"neg", 0xF7, MRMS3r>;         // R32 = -R32 = 0-R32
 233 def NOTr8  : I2A8 <"not", 0xF6, MRMS2r>;         // R8  = ~R8  = R8^-1
 234 def NOTr16 : I2A16<"not", 0xF7, MRMS2r>, OpSize; // R16 = ~R16 = R16^-1
 235 def NOTr32 : I2A32<"not", 0xF7, MRMS2r>;         // R32 = ~R32 = R32^-1
 236
 237 def INCr8  : I2A8 <"inc", 0xFE, MRMS0r>;         // R8  = R8 +1
 238 def INCr16 : I2A16<"inc", 0xFF, MRMS0r>, OpSize; // R16 = R16+1
 239 def INCr32 : I2A32<"inc", 0xFF, MRMS0r>;         // R32 = R32+1
 240 def DECr8  : I2A8 <"dec", 0xFE, MRMS1r>;         // R8  = R8 -1
 241 def DECr16 : I2A16<"dec", 0xFF, MRMS1r>, OpSize; // R16 = R16-1
 242 def DECr32 : I2A32<"dec", 0xFF, MRMS1r>;         // R32 = R32-1
 243
 244
 245
 246 // Arithmetic...
 247 def ADDrr8   : I2A8 <"add", 0x00, MRMDestReg>,         Pattern<(set R8 , (plus R8 , R8 ))>;
 248 def ADDrr16  : I2A16<"add", 0x01, MRMDestReg>, OpSize, Pattern<(set R16, (plus R16, R16))>;
 249 def ADDrr32  : I2A32<"add", 0x01, MRMDestReg>,         Pattern<(set R32, (plus R32, R32))>;
 250 def ADDri8   : I2A8 <"add", 0x80, MRMS0r    >,         Pattern<(set R8 , (plus R8 , imm))>;
 251 def ADDri16  : I2A16<"add", 0x81, MRMS0r    >, OpSize, Pattern<(set R16, (plus R16, imm))>;
 252 def ADDri32  : I2A32<"add", 0x81, MRMS0r    >,         Pattern<(set R32, (plus R32, imm))>;
 253 def ADDri16b : I2A8 <"add", 0x83, MRMS0r    >, OpSize;   // ADDri with sign extended 8 bit imm
 254 def ADDri32b : I2A8 <"add", 0x83, MRMS0r    >;
 255
 256 def ADCrr32  : I2A32<"adc", 0x11, MRMDestReg>;                // R32 += imm32+Carry
 257
 258 def SUBrr8   : I2A8 <"sub", 0x28, MRMDestReg>,         Pattern<(set R8 , (minus R8 , R8 ))>;
 259 def SUBrr16  : I2A16<"sub", 0x29, MRMDestReg>, OpSize, Pattern<(set R16, (minus R16, R16))>;
 260 def SUBrr32  : I2A32<"sub", 0x29, MRMDestReg>,         Pattern<(set R32, (minus R32, R32))>;
 261 def SUBri8   : I2A8 <"sub", 0x80, MRMS5r    >,         Pattern<(set R8 , (minus R8 , imm))>;
 262 def SUBri16  : I2A16<"sub", 0x81, MRMS5r    >, OpSize, Pattern<(set R16, (minus R16, imm))>;
 263 def SUBri32  : I2A32<"sub", 0x81, MRMS5r    >,         Pattern<(set R32, (minus R32, imm))>;
 264 def SUBri16b : I2A8 <"sub", 0x83, MRMS5r    >, OpSize;
 265 def SUBri32b : I2A8 <"sub", 0x83, MRMS5r    >;
 266
 267 def SBBrr32  : I2A32<"sbb", 0x19, MRMDestReg>;                // R32 -= R32+Carry
 268
 269 def IMULrr16 : I2A16<"imul", 0xAF, MRMSrcReg>, TB, OpSize, Pattern<(set R16, (times R16, R16))>;
 270 def IMULrr32 : I2A32<"imul", 0xAF, MRMSrcReg>, TB        , Pattern<(set R32, (times R32, R32))>;
 271 def IMULri16 : I2A16<"imul", 0x69, MRMSrcReg>,     OpSize;
 272 def IMULri32 : I2A32<"imul", 0x69, MRMSrcReg>;
 273 def IMULri16b : I2A8<"imul", 0x6B, MRMSrcReg>,     OpSize;
 274 def IMULri32b : I2A8<"imul", 0x6B, MRMSrcReg>;
 275
 276
 277 // Logical operators...
 278 def ANDrr8   : I2A8 <"and", 0x20, MRMDestReg>,         Pattern<(set R8 , (and R8 , R8 ))>;
 279 def ANDrr16  : I2A16<"and", 0x21, MRMDestReg>, OpSize, Pattern<(set R16, (and R16, R16))>;
 280 def ANDrr32  : I2A32<"and", 0x21, MRMDestReg>,         Pattern<(set R32, (and R32, R32))>;
 281 def ANDri8   : I2A8 <"and", 0x80, MRMS4r    >,         Pattern<(set R8 , (and R8 , imm))>;
 282 def ANDri16  : I2A16<"and", 0x81, MRMS4r    >, OpSize, Pattern<(set R16, (and R16, imm))>;
 283 def ANDri32  : I2A32<"and", 0x81, MRMS4r    >,         Pattern<(set R32, (and R32, imm))>;
 284 def ANDri16b : I2A8 <"and", 0x83, MRMS4r    >, OpSize;
 285 def ANDri32b : I2A8 <"and", 0x83, MRMS4r    >;
 286
 287 def ORrr8    : I2A8 <"or" , 0x08, MRMDestReg>,         Pattern<(set R8 , (or  R8 , R8 ))>;
 288 def ORrr16   : I2A16<"or" , 0x09, MRMDestReg>, OpSize, Pattern<(set R16, (or  R16, R16))>;
 289 def ORrr32   : I2A32<"or" , 0x09, MRMDestReg>,         Pattern<(set R32, (or  R32, R32))>;
 290 def ORri8    : I2A8 <"or" , 0x80, MRMS1r    >,         Pattern<(set R8 , (or  R8 , imm))>;
 291 def ORri16   : I2A16<"or" , 0x81, MRMS1r    >, OpSize, Pattern<(set R16, (or  R16, imm))>;
 292 def ORri32   : I2A32<"or" , 0x81, MRMS1r    >,         Pattern<(set R32, (or  R32, imm))>;
 293 def ORri16b  : I2A8 <"or" , 0x83, MRMS1r    >, OpSize;
 294 def ORri32b  : I2A8 <"or" , 0x83, MRMS1r    >;
 295
 296
 297 def XORrr8   : I2A8 <"xor", 0x30, MRMDestReg>,         Pattern<(set R8 , (xor R8 , R8 ))>;
 298 def XORrr16  : I2A16<"xor", 0x31, MRMDestReg>, OpSize, Pattern<(set R16, (xor R16, R16))>;
 299 def XORrr32  : I2A32<"xor", 0x31, MRMDestReg>,         Pattern<(set R32, (xor R32, R32))>;
 300 def XORri8   : I2A8 <"xor", 0x80, MRMS6r    >,         Pattern<(set R8 , (xor R8 , imm))>;
 301 def XORri16  : I2A16<"xor", 0x81, MRMS6r    >, OpSize, Pattern<(set R16, (xor R16, imm))>;
 302 def XORri32  : I2A32<"xor", 0x81, MRMS6r    >,         Pattern<(set R32, (xor R32, imm))>;
 303 def XORri16b : I2A8 <"xor", 0x83, MRMS6r    >, OpSize;
 304 def XORri32b : I2A8 <"xor", 0x83, MRMS6r    >;
 305
 306 // Test instructions are just like AND, except they don't generate a result.
 307 def TESTrr8  : X86Inst<"test", 0x84, MRMDestReg, Arg8 >;          // flags = R8  & R8
 308 def TESTrr16 : X86Inst<"test", 0x85, MRMDestReg, Arg16>, OpSize;  // flags = R16 & R16
 309 def TESTrr32 : X86Inst<"test", 0x85, MRMDestReg, Arg32>;          // flags = R32 & R32
 310 def TESTri8  : X86Inst<"test", 0xF6, MRMS0r    , Arg8 >;          // flags = R8  & imm8
 311 def TESTri16 : X86Inst<"test", 0xF7, MRMS0r    , Arg16>, OpSize;  // flags = R16 & imm16
 312 def TESTri32 : X86Inst<"test", 0xF7, MRMS0r    , Arg32>;          // flags = R32 & imm32
 313
 314 // Shift instructions
 315 class UsesCL { list<Register> Uses = [CL]; bit printImplicitUses = 1; }
 316
 317 def SHLrr8   : I2A8 <"shl", 0xD2, MRMS4r    >        , UsesCL; // R8  <<= cl
 318 def SHLrr16  : I2A8 <"shl", 0xD3, MRMS4r    >, OpSize, UsesCL; // R16 <<= cl
 319 def SHLrr32  : I2A8 <"shl", 0xD3, MRMS4r    >        , UsesCL; // R32 <<= cl
 320 def SHLir8   : I2A8 <"shl", 0xC0, MRMS4r    >;                 // R8  <<= imm8
 321 def SHLir16  : I2A8 <"shl", 0xC1, MRMS4r    >, OpSize;         // R16 <<= imm16
 322 def SHLir32  : I2A8 <"shl", 0xC1, MRMS4r    >;                 // R32 <<= imm32
 323 def SHRrr8   : I2A8 <"shr", 0xD2, MRMS5r    >        , UsesCL; // R8  >>= cl
 324 def SHRrr16  : I2A8 <"shr", 0xD3, MRMS5r    >, OpSize, UsesCL; // R16 >>= cl
 325 def SHRrr32  : I2A8 <"shr", 0xD3, MRMS5r    >        , UsesCL; // R32 >>= cl
 326 def SHRir8   : I2A8 <"shr", 0xC0, MRMS5r    >;                 // R8  >>= imm8
 327 def SHRir16  : I2A8 <"shr", 0xC1, MRMS5r    >, OpSize;         // R16 >>= imm16
 328 def SHRir32  : I2A8 <"shr", 0xC1, MRMS5r    >;                 // R32 >>= imm32
 329 def SARrr8   : I2A8 <"sar", 0xD2, MRMS7r    >        , UsesCL; // R8  >>>= cl
 330 def SARrr16  : I2A8 <"sar", 0xD3, MRMS7r    >, OpSize, UsesCL; // R16 >>>= cl
 331 def SARrr32  : I2A8 <"sar", 0xD3, MRMS7r    >        , UsesCL; // R32 >>>= cl
 332 def SARir8   : I2A8 <"sar", 0xC0, MRMS7r    >;                 // R8  >>>= imm8
 333 def SARir16  : I2A8 <"sar", 0xC1, MRMS7r    >, OpSize;         // R16 >>>= imm16
 334 def SARir32  : I2A8 <"sar", 0xC1, MRMS7r    >;                 // R32 >>>= imm32
 335
 336 def SHLDrr32 : I2A8 <"shld", 0xA5, MRMDestReg>, TB, UsesCL;   // R32 <<= R32,R32 cl
 337 def SHLDir32 : I2A8 <"shld", 0xA4, MRMDestReg>, TB;           // R32 <<= R32,R32 imm8
 338 def SHRDrr32 : I2A8 <"shrd", 0xAD, MRMDestReg>, TB, UsesCL;   // R32 >>= R32,R32 cl
 339 def SHRDir32 : I2A8 <"shrd", 0xAC, MRMDestReg>, TB;           // R32 >>= R32,R32 imm8
 340
 341 // Condition code ops, incl. set if equal/not equal/...
 342 def SAHF     : X86Inst<"sahf" , 0x9E, RawFrm, Arg8>, Imp<[AH],[]>;  // flags = AH
 343 def SETBr    : X86Inst<"setb" , 0x92, MRMS0r, Arg8>, TB;            // R8 = <  unsign
 344 def SETAEr   : X86Inst<"setae", 0x93, MRMS0r, Arg8>, TB;            // R8 = >= unsign
 345 def SETEr    : X86Inst<"sete" , 0x94, MRMS0r, Arg8>, TB;            // R8 = ==
 346 def SETNEr   : X86Inst<"setne", 0x95, MRMS0r, Arg8>, TB;            // R8 = !=
 347 def SETBEr   : X86Inst<"setbe", 0x96, MRMS0r, Arg8>, TB;            // R8 = <= unsign
 348 def SETAr    : X86Inst<"seta" , 0x97, MRMS0r, Arg8>, TB;            // R8 = >  signed
 349 def SETSr    : X86Inst<"sets" , 0x98, MRMS0r, Arg8>, TB;            // R8 = <sign bit>
 350 def SETNSr   : X86Inst<"setns", 0x99, MRMS0r, Arg8>, TB;            // R8 = !<sign bit>
 351 def SETLr    : X86Inst<"setl" , 0x9C, MRMS0r, Arg8>, TB;            // R8 = <  signed
 352 def SETGEr   : X86Inst<"setge", 0x9D, MRMS0r, Arg8>, TB;            // R8 = >= signed
 353 def SETLEr   : X86Inst<"setle", 0x9E, MRMS0r, Arg8>, TB;            // R8 = <= signed
 354 def SETGr    : X86Inst<"setg" , 0x9F, MRMS0r, Arg8>, TB;            // R8 = <  signed
 355
 356 // Conditional moves.  These are modelled as X = cmovXX Y, Z.  Eventually
 357 // register allocated to cmovXX XY, Z
 358 def CMOVErr16 : I2A16<"cmove", 0x44, MRMSrcReg>, TB, OpSize;        // if ==, R16 = R16
 359 def CMOVNErr32: I2A32<"cmovne",0x45, MRMSrcReg>, TB;                // if !=, R32 = R32
 360
 361 // Integer comparisons
 362 def CMPrr8  : X86Inst<"cmp", 0x38, MRMDestReg, Arg8 >;              // compare R8, R8
 363 def CMPrr16 : X86Inst<"cmp", 0x39, MRMDestReg, Arg16>, OpSize;      // compare R16, R16
 364 def CMPrr32 : X86Inst<"cmp", 0x39, MRMDestReg, Arg32>,              // compare R32, R32
 365               Pattern<(isVoid (unspec2 R32, R32))>;
 366 def CMPri8  : X86Inst<"cmp", 0x80, MRMS7r    , Arg8 >;              // compare R8, imm8
 367 def CMPri16 : X86Inst<"cmp", 0x81, MRMS7r    , Arg16>, OpSize;      // compare R16, imm16
 368 def CMPri32 : X86Inst<"cmp", 0x81, MRMS7r    , Arg32>;              // compare R32, imm32
 369
 370 // Sign/Zero extenders
 371 def MOVSXr16r8 : X86Inst<"movsx", 0xBE, MRMSrcReg, Arg8>, TB, OpSize; // R16 = signext(R8)
 372 def MOVSXr32r8 : X86Inst<"movsx", 0xBE, MRMSrcReg, Arg8>, TB;         // R32 = signext(R8)
 373 def MOVSXr32r16: X86Inst<"movsx", 0xBF, MRMSrcReg, Arg8>, TB;         // R32 = signext(R16)
 374 def MOVZXr16r8 : X86Inst<"movzx", 0xB6, MRMSrcReg, Arg8>, TB, OpSize; // R16 = zeroext(R8)
 375 def MOVZXr32r8 : X86Inst<"movzx", 0xB6, MRMSrcReg, Arg8>, TB;         // R32 = zeroext(R8)
 376 def MOVZXr32r16: X86Inst<"movzx", 0xB7, MRMSrcReg, Arg8>, TB;         // R32 = zeroext(R16)
 377
 378
 379 //===----------------------------------------------------------------------===//
 380 // Floating point support
 381 //===----------------------------------------------------------------------===//
 382
 383 // FIXME: These need to indicate mod/ref sets for FP regs... & FP 'TOP'
 384
 385 // Floating point pseudo instructions...
 386 class FPInst<string n, bits<8> o, Format F, ArgType t, FPFormat fp>
 387   : X86Inst<n, o, F, t> { let FPForm = fp; let FPFormBits = FPForm.Value; }
 388
 389 def FpMOV : FPInst<"FMOV", 0, Pseudo, ArgF80, SpecialFP>;   // f1 = fmov f2
 390 def FpADD : FPInst<"FADD", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fadd f2, f3
 391 def FpSUB : FPInst<"FSUB", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fsub f2, f3
 392 def FpMUL : FPInst<"FMUL", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fmul f2, f3
 393 def FpDIV : FPInst<"FDIV", 0, Pseudo, ArgF80, TwoArgFP>;    // f1 = fdiv f2, f3
 394
 395 def FpUCOM : FPInst<"FUCOM", 0, Pseudo, ArgF80, TwoArgFP>;  // FPSW = fucom f1, f2
 396
 397 def FpGETRESULT : FPInst<"FGETRESULT",0, Pseudo, ArgF80, SpecialFP>;  // FPR = ST(0)
 398
 399 def FpSETRESULT : FPInst<"FSETRESULT",0, Pseudo, ArgF80, SpecialFP>;  // ST(0) = FPR
 400
 401 // Floating point loads & stores...
 402 def FLDrr   : FPInst<"fld"   , 0xC0, AddRegFrm, ArgF80, NotFP>, D9;   // push(ST(i))
 403 def FLDr32  : FPInst<"fld"   , 0xD9, MRMS0m   , ArgF32, ZeroArgFP>;        // load float
 404 def FLDr64  : FPInst<"fld"   , 0xDD, MRMS0m   , ArgF64, ZeroArgFP>;        // load double
 405 def FLDr80  : FPInst<"fld"   , 0xDB, MRMS5m   , ArgF80, ZeroArgFP>;        // load extended
 406 def FILDr16 : FPInst<"fild"  , 0xDF, MRMS0m   , Arg16 , ZeroArgFP>;        // load signed short
 407 def FILDr32 : FPInst<"fild"  , 0xDB, MRMS0m   , Arg32 , ZeroArgFP>;        // load signed int
 408 def FILDr64 : FPInst<"fild"  , 0xDF, MRMS5m   , Arg64 , ZeroArgFP>;        // load signed long
 409
 410 def FSTr32   : FPInst<"fst" , 0xD9, MRMS2m   , ArgF32, OneArgFP>;          // store float
 411 def FSTr64   : FPInst<"fst" , 0xDD, MRMS2m   , ArgF64, OneArgFP>;          // store double
 412 def FSTPr32  : FPInst<"fstp", 0xD9, MRMS3m   , ArgF32, OneArgFP>;          // store float, pop
 413 def FSTPr64  : FPInst<"fstp", 0xDD, MRMS3m   , ArgF64, OneArgFP>;          // store double, pop
 414 def FSTPr80  : FPInst<"fstp", 0xDB, MRMS7m   , ArgF80, OneArgFP>;          // store extended, pop
 415 def FSTrr    : FPInst<"fst" , 0xD0, AddRegFrm, ArgF80, NotFP   >, DD;      // ST(i) = ST(0)
 416 def FSTPrr   : FPInst<"fstp", 0xD8, AddRegFrm, ArgF80, NotFP   >, DD;      // ST(i) = ST(0), pop
 417
 418 def FISTr16  : FPInst<"fist",    0xDF, MRMS2m, Arg16 , OneArgFP>;          // store signed short
 419 def FISTr32  : FPInst<"fist",    0xDB, MRMS2m, Arg32 , OneArgFP>;          // store signed int
 420 def FISTPr16 : FPInst<"fistp",   0xDF, MRMS3m, Arg16 , NotFP   >;          // store signed short, pop
 421 def FISTPr32 : FPInst<"fistp",   0xDB, MRMS3m, Arg32 , NotFP   >;          // store signed int, pop
 422 def FISTPr64 : FPInst<"fistpll", 0xDF, MRMS7m, Arg64 , OneArgFP>;          // store signed long, pop
 423
 424 def FXCH     : FPInst<"fxch",    0xC8, AddRegFrm, ArgF80, NotFP>, D9;      // fxch ST(i), ST(0)
 425
 426 // Floating point constant loads...
 427 def FLD0 : FPInst<"fldz", 0xEE, RawFrm, ArgF80, ZeroArgFP>, D9;
 428 def FLD1 : FPInst<"fld1", 0xE8, RawFrm, ArgF80, ZeroArgFP>, D9;
 429
 430 // Binary arithmetic operations...
 431 class FPST0rInst<string n, bits<8> o>
 432   : X86Inst<n, o, AddRegFrm, ArgF80>, D8 {
 433   list<Register> Uses = [ST0];
 434   list<Register> Defs = [ST0];
 435 }
 436 class FPrST0Inst<string n, bits<8> o>
 437   : X86Inst<n, o, AddRegFrm, ArgF80>, DC {
 438   bit printImplicitUses = 1;
 439   list<Register> Uses = [ST0];
 440 }
 441 class FPrST0PInst<string n, bits<8> o>
 442   : X86Inst<n, o, AddRegFrm, ArgF80>, DE {
 443   list<Register> Uses = [ST0];
 444 }
 445
 446 def FADDST0r   : FPST0rInst <"fadd",    0xC0>;
 447 def FADDrST0   : FPrST0Inst <"fadd",    0xC0>;
 448 def FADDPrST0  : FPrST0PInst<"faddp",   0xC0>;
 449
 450 def FSUBRST0r  : FPST0rInst <"fsubr",   0xE8>;
 451 def FSUBrST0   : FPrST0Inst <"fsub",    0xE8>;
 452 def FSUBPrST0  : FPrST0PInst<"fsubp",   0xE8>;
 453
 454 def FSUBST0r   : FPST0rInst <"fsub",    0xE0>;
 455 def FSUBRrST0  : FPrST0Inst <"fsubr",   0xE0>;
 456 def FSUBRPrST0 : FPrST0PInst<"fsubrp",  0xE0>;
 457
 458 def FMULST0r   : FPST0rInst <"fmul",    0xC8>;
 459 def FMULrST0   : FPrST0Inst <"fmul",    0xC8>;
 460 def FMULPrST0  : FPrST0PInst<"fmulp",   0xC8>;
 461
 462 def FDIVRST0r  : FPST0rInst <"fdivr",   0xF8>;
 463 def FDIVrST0   : FPrST0Inst <"fdiv",    0xF8>;
 464 def FDIVPrST0  : FPrST0PInst<"fdivp",   0xF8>;
 465
 466 def FDIVST0r   : FPST0rInst <"fdiv",    0xF0>;   // ST(0) = ST(0) / ST(i)
 467 def FDIVRrST0  : FPrST0Inst <"fdivr",   0xF0>;   // ST(i) = ST(0) / ST(i)
 468 def FDIVRPrST0 : FPrST0PInst<"fdivrp",  0xF0>;   // ST(i) = ST(0) / ST(i), pop
 469
 470 // Floating point compares
 471 def FUCOMr    : X86Inst<"fucom"  , 0xE0, AddRegFrm, ArgF80>, DD, Imp<[ST0],[]>;  // FPSW = compare ST(0) with ST(i)
 472 def FUCOMPr   : X86Inst<"fucomp" , 0xE8, AddRegFrm, ArgF80>, DD, Imp<[ST0],[]>;  // FPSW = compare ST(0) with ST(i), pop
 473 def FUCOMPPr  : X86Inst<"fucompp", 0xE9, RawFrm   , ArgF80>, DA, Imp<[ST0],[]>;  // compare ST(0) with ST(1), pop, pop
 474
 475 // Floating point flag ops
 476 def FNSTSWr8  : X86Inst<"fnstsw" , 0xE0, RawFrm   , ArgF80>, DF, Imp<[],[AX]>;   // AX = fp flags
 477 def FNSTCWm16 : X86Inst<"fnstcw" , 0xD9, MRMS7m   , Arg16 >;                     // [mem16] = X87 control world
 478 def FLDCWm16  : X86Inst<"fldcw"  , 0xD9, MRMS5m   , Arg16 >;                     // X87 control world = [mem16]
 479
 480
 481 //===----------------------------------------------------------------------===//
 482 //  Instruction Expanders
 483 //
 484
 485 def RET_R32 : Expander<(ret R32:$reg),
 486                        [(MOVrr32 EAX, R32:$reg),
 487                         (RET)]>;
 488
 489 // FIXME: This should eventually just be implemented by defining a frameidx as a
 490 // value address for a load.
 491 def LOAD_FI16 : Expander<(set R16:$dest, (load frameidx:$fi)),
 492                          [(MOVmr16 R16:$dest, frameidx:$fi, 1, 0/*NoReg*/, 0)]>;
 493
 494 def LOAD_FI32 : Expander<(set R32:$dest, (load frameidx:$fi)),
 495                          [(MOVmr32 R32:$dest, frameidx:$fi, 1, 0/*NoReg*/, 0)]>;
 496
 497
 498 def LOAD_R16 : Expander<(set R16:$dest, (load R32:$src)),
 499                          [(MOVmr16 R16:$dest, R32:$src, 1, 0/*NoReg*/, 0)]>;
 500
 501 def LOAD_R32 : Expander<(set R32:$dest, (load R32:$src)),
 502                          [(MOVmr32 R32:$dest, R32:$src, 1, 0/*NoReg*/, 0)]>;
 503
 504 def BR_EQ : Expander<(brcond (seteq R32:$a1, R32:$a2),
 505                              basicblock:$d1, basicblock:$d2),
 506                      [(CMPrr32 R32:$a1, R32:$a2),
 507                       (JE basicblock:$d1),
 508                       (JMP basicblock:$d2)]>;