lib/Target/X86/X86InstrInfo.td

   1 //===-- X86InstrInfo.td - Main X86 Instruction Definition --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 instruction set, defining the instructions, and
  11 // properties of the instructions which are needed for code generation, machine
  12 // code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // X86 specific DAG Nodes.
  18 //
  19
  20 def SDTIntShiftDOp: SDTypeProfile<1, 3,
  21                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  22                                    SDTCisInt<0>, SDTCisInt<3>]>;
  23
  24 def SDTX86CmpTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisSameAs<1, 2>]>;
  25
  26 def SDTX86Cmps : SDTypeProfile<1, 3, [SDTCisFP<0>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  27 //def SDTX86Cmpss : SDTypeProfile<1, 3, [SDTCisVT<0, f32>, SDTCisSameAs<1, 2>, SDTCisVT<3, i8>]>;
  28
  29 def SDTX86Cmov    : SDTypeProfile<1, 4,
  30                                   [SDTCisSameAs<0, 1>, SDTCisSameAs<1, 2>,
  31                                    SDTCisVT<3, i8>, SDTCisVT<4, i32>]>;
  32
  33 // Unary and binary operator instructions that set EFLAGS as a side-effect.
  34 def SDTUnaryArithWithFlags : SDTypeProfile<2, 1,
  35                                            [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  36
  37 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  38                                             [SDTCisSameAs<0, 2>,
  39                                              SDTCisSameAs<0, 3>,
  40                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  41
  42 // SDTBinaryArithWithFlagsInOut - RES1, EFLAGS = op LHS, RHS, EFLAGS
  43 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  44                                             [SDTCisSameAs<0, 2>,
  45                                              SDTCisSameAs<0, 3>,
  46                                              SDTCisInt<0>,
  47                                              SDTCisVT<1, i32>,
  48                                              SDTCisVT<4, i32>]>;
  49 // RES1, RES2, FLAGS = op LHS, RHS
  50 def SDT2ResultBinaryArithWithFlags : SDTypeProfile<3, 2,
  51                                             [SDTCisSameAs<0, 1>,
  52                                              SDTCisSameAs<0, 2>,
  53                                              SDTCisSameAs<0, 3>,
  54                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  55 def SDTX86BrCond  : SDTypeProfile<0, 3,
  56                                   [SDTCisVT<0, OtherVT>,
  57                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  58
  59 def SDTX86SetCC   : SDTypeProfile<1, 2,
  60                                   [SDTCisVT<0, i8>,
  61                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  62 def SDTX86SetCC_C : SDTypeProfile<1, 2,
  63                                   [SDTCisInt<0>,
  64                                    SDTCisVT<1, i8>, SDTCisVT<2, i32>]>;
  65
  66 def SDTX86sahf : SDTypeProfile<1, 1, [SDTCisVT<0, i32>, SDTCisVT<1, i8>]>;
  67
  68 def SDTX86rdrand : SDTypeProfile<2, 0, [SDTCisInt<0>, SDTCisVT<1, i32>]>;
  69
  70 def SDTX86cas : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisInt<1>,
  71                                      SDTCisVT<2, i8>]>;
  72 def SDTX86caspair : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  73
  74 def SDTX86atomicBinary : SDTypeProfile<2, 3, [SDTCisInt<0>, SDTCisInt<1>,
  75                                 SDTCisPtrTy<2>, SDTCisInt<3>,SDTCisInt<4>]>;
  76 def SDTX86Ret     : SDTypeProfile<0, -1, [SDTCisVT<0, i16>]>;
  77
  78 def SDT_X86CallSeqStart : SDCallSeqStart<[SDTCisVT<0, i32>]>;
  79 def SDT_X86CallSeqEnd   : SDCallSeqEnd<[SDTCisVT<0, i32>,
  80                                         SDTCisVT<1, i32>]>;
  81
  82 def SDT_X86Call   : SDTypeProfile<0, -1, [SDTCisVT<0, iPTR>]>;
  83
  84 def SDT_X86VASTART_SAVE_XMM_REGS : SDTypeProfile<0, -1, [SDTCisVT<0, i8>,
  85                                                          SDTCisVT<1, iPTR>,
  86                                                          SDTCisVT<2, iPTR>]>;
  87
  88 def SDT_X86VAARG_64 : SDTypeProfile<1, -1, [SDTCisPtrTy<0>,
  89                                             SDTCisPtrTy<1>,
  90                                             SDTCisVT<2, i32>,
  91                                             SDTCisVT<3, i8>,
  92                                             SDTCisVT<4, i32>]>;
  93
  94 def SDTX86RepStr  : SDTypeProfile<0, 1, [SDTCisVT<0, OtherVT>]>;
  95
  96 def SDTX86Void    : SDTypeProfile<0, 0, []>;
  97
  98 def SDTX86Wrapper : SDTypeProfile<1, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  99
 100 def SDT_X86TLSADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 101
 102 def SDT_X86TLSBASEADDR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 103
 104 def SDT_X86TLSCALL : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 105
 106 def SDT_X86SEG_ALLOCA : SDTypeProfile<1, 1, [SDTCisVT<0, iPTR>, SDTCisVT<1, iPTR>]>;
 107
 108 def SDT_X86WIN_FTOL : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
 109
 110 def SDT_X86EHRET : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
 111
 112 def SDT_X86TCRET : SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
 113
 114 def SDT_X86MEMBARRIER : SDTypeProfile<0, 0, []>;
 115
 116 def X86MemBarrier : SDNode<"X86ISD::MEMBARRIER", SDT_X86MEMBARRIER,
 117                             [SDNPHasChain,SDNPSideEffect]>;
 118 def X86MFence : SDNode<"X86ISD::MFENCE", SDT_X86MEMBARRIER,
 119                         [SDNPHasChain]>;
 120 def X86SFence : SDNode<"X86ISD::SFENCE", SDT_X86MEMBARRIER,
 121                         [SDNPHasChain]>;
 122 def X86LFence : SDNode<"X86ISD::LFENCE", SDT_X86MEMBARRIER,
 123                         [SDNPHasChain]>;
 124
 125
 126 def X86bsf     : SDNode<"X86ISD::BSF",      SDTUnaryArithWithFlags>;
 127 def X86bsr     : SDNode<"X86ISD::BSR",      SDTUnaryArithWithFlags>;
 128 def X86shld    : SDNode<"X86ISD::SHLD",     SDTIntShiftDOp>;
 129 def X86shrd    : SDNode<"X86ISD::SHRD",     SDTIntShiftDOp>;
 130
 131 def X86cmp     : SDNode<"X86ISD::CMP" ,     SDTX86CmpTest>;
 132 def X86bt      : SDNode<"X86ISD::BT",       SDTX86CmpTest>;
 133
 134 def X86cmov    : SDNode<"X86ISD::CMOV",     SDTX86Cmov>;
 135 def X86brcond  : SDNode<"X86ISD::BRCOND",   SDTX86BrCond,
 136                         [SDNPHasChain]>;
 137 def X86setcc   : SDNode<"X86ISD::SETCC",    SDTX86SetCC>;
 138 def X86setcc_c : SDNode<"X86ISD::SETCC_CARRY", SDTX86SetCC_C>;
 139
 140 def X86sahf    : SDNode<"X86ISD::SAHF",     SDTX86sahf>;
 141
 142 def X86rdrand  : SDNode<"X86ISD::RDRAND",   SDTX86rdrand,
 143                         [SDNPHasChain, SDNPSideEffect]>;
 144
 145 def X86rdseed  : SDNode<"X86ISD::RDSEED",   SDTX86rdrand,
 146                         [SDNPHasChain, SDNPSideEffect]>;
 147
 148 def X86cas : SDNode<"X86ISD::LCMPXCHG_DAG", SDTX86cas,
 149                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 150                          SDNPMayLoad, SDNPMemOperand]>;
 151 def X86cas8 : SDNode<"X86ISD::LCMPXCHG8_DAG", SDTX86caspair,
 152                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 153                          SDNPMayLoad, SDNPMemOperand]>;
 154 def X86cas16 : SDNode<"X86ISD::LCMPXCHG16_DAG", SDTX86caspair,
 155                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 156                          SDNPMayLoad, SDNPMemOperand]>;
 157
 158 def X86retflag : SDNode<"X86ISD::RET_FLAG", SDTX86Ret,
 159                         [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 160
 161 def X86vastart_save_xmm_regs :
 162                  SDNode<"X86ISD::VASTART_SAVE_XMM_REGS",
 163                         SDT_X86VASTART_SAVE_XMM_REGS,
 164                         [SDNPHasChain, SDNPVariadic]>;
 165 def X86vaarg64 :
 166                  SDNode<"X86ISD::VAARG_64", SDT_X86VAARG_64,
 167                         [SDNPHasChain, SDNPMayLoad, SDNPMayStore,
 168                          SDNPMemOperand]>;
 169 def X86callseq_start :
 170                  SDNode<"ISD::CALLSEQ_START", SDT_X86CallSeqStart,
 171                         [SDNPHasChain, SDNPOutGlue]>;
 172 def X86callseq_end :
 173                  SDNode<"ISD::CALLSEQ_END",   SDT_X86CallSeqEnd,
 174                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 175
 176 def X86call    : SDNode<"X86ISD::CALL",     SDT_X86Call,
 177                         [SDNPHasChain, SDNPOutGlue, SDNPOptInGlue,
 178                          SDNPVariadic]>;
 179
 180 def X86rep_stos: SDNode<"X86ISD::REP_STOS", SDTX86RepStr,
 181                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore]>;
 182 def X86rep_movs: SDNode<"X86ISD::REP_MOVS", SDTX86RepStr,
 183                         [SDNPHasChain, SDNPInGlue, SDNPOutGlue, SDNPMayStore,
 184                          SDNPMayLoad]>;
 185
 186 def X86rdtsc   : SDNode<"X86ISD::RDTSC_DAG", SDTX86Void,
 187                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 188 def X86rdtscp  : SDNode<"X86ISD::RDTSCP_DAG", SDTX86Void,
 189                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 190 def X86rdpmc   : SDNode<"X86ISD::RDPMC_DAG", SDTX86Void,
 191                         [SDNPHasChain, SDNPOutGlue, SDNPSideEffect]>;
 192
 193 def X86Wrapper    : SDNode<"X86ISD::Wrapper",     SDTX86Wrapper>;
 194 def X86WrapperRIP : SDNode<"X86ISD::WrapperRIP",  SDTX86Wrapper>;
 195
 196 def X86tlsaddr : SDNode<"X86ISD::TLSADDR", SDT_X86TLSADDR,
 197                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 198
 199 def X86tlsbaseaddr : SDNode<"X86ISD::TLSBASEADDR", SDT_X86TLSBASEADDR,
 200                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 201
 202 def X86ehret : SDNode<"X86ISD::EH_RETURN", SDT_X86EHRET,
 203                         [SDNPHasChain]>;
 204
 205 def X86eh_sjlj_setjmp  : SDNode<"X86ISD::EH_SJLJ_SETJMP",
 206                                 SDTypeProfile<1, 1, [SDTCisInt<0>,
 207                                                      SDTCisPtrTy<1>]>,
 208                                 [SDNPHasChain, SDNPSideEffect]>;
 209 def X86eh_sjlj_longjmp : SDNode<"X86ISD::EH_SJLJ_LONGJMP",
 210                                 SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>,
 211                                 [SDNPHasChain, SDNPSideEffect]>;
 212
 213 def X86tcret : SDNode<"X86ISD::TC_RETURN", SDT_X86TCRET,
 214                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 215
 216 def X86add_flag  : SDNode<"X86ISD::ADD",  SDTBinaryArithWithFlags,
 217                           [SDNPCommutative]>;
 218 def X86sub_flag  : SDNode<"X86ISD::SUB",  SDTBinaryArithWithFlags>;
 219 def X86smul_flag : SDNode<"X86ISD::SMUL", SDTBinaryArithWithFlags,
 220                           [SDNPCommutative]>;
 221 def X86umul_flag : SDNode<"X86ISD::UMUL", SDT2ResultBinaryArithWithFlags,
 222                           [SDNPCommutative]>;
 223 def X86adc_flag  : SDNode<"X86ISD::ADC",  SDTBinaryArithWithFlagsInOut>;
 224 def X86sbb_flag  : SDNode<"X86ISD::SBB",  SDTBinaryArithWithFlagsInOut>;
 225
 226 def X86inc_flag  : SDNode<"X86ISD::INC",  SDTUnaryArithWithFlags>;
 227 def X86dec_flag  : SDNode<"X86ISD::DEC",  SDTUnaryArithWithFlags>;
 228 def X86or_flag   : SDNode<"X86ISD::OR",   SDTBinaryArithWithFlags,
 229                           [SDNPCommutative]>;
 230 def X86xor_flag  : SDNode<"X86ISD::XOR",  SDTBinaryArithWithFlags,
 231                           [SDNPCommutative]>;
 232 def X86and_flag  : SDNode<"X86ISD::AND",  SDTBinaryArithWithFlags,
 233                           [SDNPCommutative]>;
 234
 235 def X86bextr  : SDNode<"X86ISD::BEXTR",  SDTIntBinOp>;
 236
 237 def X86mul_imm : SDNode<"X86ISD::MUL_IMM", SDTIntBinOp>;
 238
 239 def X86WinAlloca : SDNode<"X86ISD::WIN_ALLOCA", SDTX86Void,
 240                           [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 241
 242 def X86SegAlloca : SDNode<"X86ISD::SEG_ALLOCA", SDT_X86SEG_ALLOCA,
 243                           [SDNPHasChain]>;
 244
 245 def X86TLSCall : SDNode<"X86ISD::TLSCALL", SDT_X86TLSCALL,
 246                         [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
 247
 248 def X86WinFTOL : SDNode<"X86ISD::WIN_FTOL", SDT_X86WIN_FTOL,
 249                         [SDNPHasChain, SDNPOutGlue]>;
 250
 251 //===----------------------------------------------------------------------===//
 252 // X86 Operand Definitions.
 253 //
 254
 255 // A version of ptr_rc which excludes SP, ESP, and RSP. This is used for
 256 // the index operand of an address, to conform to x86 encoding restrictions.
 257 def ptr_rc_nosp : PointerLikeRegClass<1>;
 258
 259 // *mem - Operand definitions for the funky X86 addressing mode operands.
 260 //
 261 def X86MemAsmOperand : AsmOperandClass {
 262  let Name = "Mem";
 263 }
 264 def X86Mem8AsmOperand : AsmOperandClass {
 265   let Name = "Mem8"; let RenderMethod = "addMemOperands";
 266 }
 267 def X86Mem16AsmOperand : AsmOperandClass {
 268   let Name = "Mem16"; let RenderMethod = "addMemOperands";
 269 }
 270 def X86Mem32AsmOperand : AsmOperandClass {
 271   let Name = "Mem32"; let RenderMethod = "addMemOperands";
 272 }
 273 def X86Mem64AsmOperand : AsmOperandClass {
 274   let Name = "Mem64"; let RenderMethod = "addMemOperands";
 275 }
 276 def X86Mem80AsmOperand : AsmOperandClass {
 277   let Name = "Mem80"; let RenderMethod = "addMemOperands";
 278 }
 279 def X86Mem128AsmOperand : AsmOperandClass {
 280   let Name = "Mem128"; let RenderMethod = "addMemOperands";
 281 }
 282 def X86Mem256AsmOperand : AsmOperandClass {
 283   let Name = "Mem256"; let RenderMethod = "addMemOperands";
 284 }
 285 def X86Mem512AsmOperand : AsmOperandClass {
 286   let Name = "Mem512"; let RenderMethod = "addMemOperands";
 287 }
 288
 289 // Gather mem operands
 290 def X86MemVX32Operand : AsmOperandClass {
 291   let Name = "MemVX32"; let RenderMethod = "addMemOperands";
 292 }
 293 def X86MemVY32Operand : AsmOperandClass {
 294   let Name = "MemVY32"; let RenderMethod = "addMemOperands";
 295 }
 296 def X86MemVZ32Operand : AsmOperandClass {
 297   let Name = "MemVZ32"; let RenderMethod = "addMemOperands";
 298 }
 299 def X86MemVX64Operand : AsmOperandClass {
 300   let Name = "MemVX64"; let RenderMethod = "addMemOperands";
 301 }
 302 def X86MemVY64Operand : AsmOperandClass {
 303   let Name = "MemVY64"; let RenderMethod = "addMemOperands";
 304 }
 305 def X86MemVZ64Operand : AsmOperandClass {
 306   let Name = "MemVZ64"; let RenderMethod = "addMemOperands";
 307 }
 308
 309 def X86AbsMemAsmOperand : AsmOperandClass {
 310   let Name = "AbsMem";
 311   let SuperClasses = [X86MemAsmOperand];
 312 }
 313 class X86MemOperand<string printMethod> : Operand<iPTR> {
 314   let PrintMethod = printMethod;
 315   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 316   let ParserMatchClass = X86MemAsmOperand;
 317 }
 318
 319 let OperandType = "OPERAND_MEMORY" in {
 320 def opaque32mem : X86MemOperand<"printopaquemem">;
 321 def opaque48mem : X86MemOperand<"printopaquemem">;
 322 def opaque80mem : X86MemOperand<"printopaquemem">;
 323 def opaque512mem : X86MemOperand<"printopaquemem">;
 324
 325 def i8mem   : X86MemOperand<"printi8mem"> {
 326   let ParserMatchClass = X86Mem8AsmOperand; }
 327 def i16mem  : X86MemOperand<"printi16mem"> {
 328   let ParserMatchClass = X86Mem16AsmOperand; }
 329 def i32mem  : X86MemOperand<"printi32mem"> {
 330   let ParserMatchClass = X86Mem32AsmOperand; }
 331 def i64mem  : X86MemOperand<"printi64mem"> {
 332   let ParserMatchClass = X86Mem64AsmOperand; }
 333 def i128mem : X86MemOperand<"printi128mem"> {
 334   let ParserMatchClass = X86Mem128AsmOperand; }
 335 def i256mem : X86MemOperand<"printi256mem"> {
 336   let ParserMatchClass = X86Mem256AsmOperand; }
 337 def i512mem : X86MemOperand<"printi512mem"> {
 338   let ParserMatchClass = X86Mem512AsmOperand; }
 339 def f32mem  : X86MemOperand<"printf32mem"> {
 340   let ParserMatchClass = X86Mem32AsmOperand; }
 341 def f64mem  : X86MemOperand<"printf64mem"> {
 342   let ParserMatchClass = X86Mem64AsmOperand; }
 343 def f80mem  : X86MemOperand<"printf80mem"> {
 344   let ParserMatchClass = X86Mem80AsmOperand; }
 345 def f128mem : X86MemOperand<"printf128mem"> {
 346   let ParserMatchClass = X86Mem128AsmOperand; }
 347 def f256mem : X86MemOperand<"printf256mem">{
 348   let ParserMatchClass = X86Mem256AsmOperand; }
 349 def f512mem : X86MemOperand<"printf512mem">{
 350   let ParserMatchClass = X86Mem512AsmOperand; }
 351 def v512mem : Operand<iPTR> {
 352   let PrintMethod = "printf512mem";
 353   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 354   let ParserMatchClass = X86Mem512AsmOperand; }
 355
 356 // Gather mem operands
 357 def vx32mem : X86MemOperand<"printi32mem">{
 358   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 359   let ParserMatchClass = X86MemVX32Operand; }
 360 def vy32mem : X86MemOperand<"printi32mem">{
 361   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 362   let ParserMatchClass = X86MemVY32Operand; }
 363 def vx64mem : X86MemOperand<"printi64mem">{
 364   let MIOperandInfo = (ops ptr_rc, i8imm, VR128, i32imm, i8imm);
 365   let ParserMatchClass = X86MemVX64Operand; }
 366 def vy64mem : X86MemOperand<"printi64mem">{
 367   let MIOperandInfo = (ops ptr_rc, i8imm, VR256, i32imm, i8imm);
 368   let ParserMatchClass = X86MemVY64Operand; }
 369 def vy64xmem : X86MemOperand<"printi64mem">{
 370   let MIOperandInfo = (ops ptr_rc, i8imm, VR256X, i32imm, i8imm);
 371   let ParserMatchClass = X86MemVY64Operand; }
 372 def vz32mem : X86MemOperand<"printi32mem">{
 373   let MIOperandInfo = (ops ptr_rc, i16imm, VR512, i32imm, i8imm);
 374   let ParserMatchClass = X86MemVZ32Operand; }
 375 def vz64mem : X86MemOperand<"printi64mem">{
 376   let MIOperandInfo = (ops ptr_rc, i8imm, VR512, i32imm, i8imm);
 377   let ParserMatchClass = X86MemVZ64Operand; }
 378 }
 379
 380 // A version of i8mem for use on x86-64 that uses GR64_NOREX instead of
 381 // plain GR64, so that it doesn't potentially require a REX prefix.
 382 def i8mem_NOREX : Operand<i64> {
 383   let PrintMethod = "printi8mem";
 384   let MIOperandInfo = (ops GR64_NOREX, i8imm, GR64_NOREX_NOSP, i32imm, i8imm);
 385   let ParserMatchClass = X86Mem8AsmOperand;
 386   let OperandType = "OPERAND_MEMORY";
 387 }
 388
 389 // GPRs available for tailcall.
 390 // It represents GR32_TC, GR64_TC or GR64_TCW64.
 391 def ptr_rc_tailcall : PointerLikeRegClass<2>;
 392
 393 // Special i32mem for addresses of load folding tail calls. These are not
 394 // allowed to use callee-saved registers since they must be scheduled
 395 // after callee-saved register are popped.
 396 def i32mem_TC : Operand<i32> {
 397   let PrintMethod = "printi32mem";
 398   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm, ptr_rc_tailcall,
 399                        i32imm, i8imm);
 400   let ParserMatchClass = X86Mem32AsmOperand;
 401   let OperandType = "OPERAND_MEMORY";
 402 }
 403
 404 // Special i64mem for addresses of load folding tail calls. These are not
 405 // allowed to use callee-saved registers since they must be scheduled
 406 // after callee-saved register are popped.
 407 def i64mem_TC : Operand<i64> {
 408   let PrintMethod = "printi64mem";
 409   let MIOperandInfo = (ops ptr_rc_tailcall, i8imm,
 410                        ptr_rc_tailcall, i32imm, i8imm);
 411   let ParserMatchClass = X86Mem64AsmOperand;
 412   let OperandType = "OPERAND_MEMORY";
 413 }
 414
 415 let OperandType = "OPERAND_PCREL",
 416     ParserMatchClass = X86AbsMemAsmOperand,
 417     PrintMethod = "printPCRelImm" in {
 418 def i32imm_pcrel : Operand<i32>;
 419 def i16imm_pcrel : Operand<i16>;
 420
 421 // Branch targets have OtherVT type and print as pc-relative values.
 422 def brtarget : Operand<OtherVT>;
 423 def brtarget8 : Operand<OtherVT>;
 424
 425 }
 426
 427 def X86SrcIdx8Operand : AsmOperandClass {
 428   let Name = "SrcIdx8";
 429   let RenderMethod = "addSrcIdxOperands";
 430   let SuperClasses = [X86Mem8AsmOperand];
 431 }
 432 def X86SrcIdx16Operand : AsmOperandClass {
 433   let Name = "SrcIdx16";
 434   let RenderMethod = "addSrcIdxOperands";
 435   let SuperClasses = [X86Mem16AsmOperand];
 436 }
 437 def X86SrcIdx32Operand : AsmOperandClass {
 438   let Name = "SrcIdx32";
 439   let RenderMethod = "addSrcIdxOperands";
 440   let SuperClasses = [X86Mem32AsmOperand];
 441 }
 442 def X86SrcIdx64Operand : AsmOperandClass {
 443   let Name = "SrcIdx64";
 444   let RenderMethod = "addSrcIdxOperands";
 445   let SuperClasses = [X86Mem64AsmOperand];
 446 }
 447 def X86DstIdx8Operand : AsmOperandClass {
 448   let Name = "DstIdx8";
 449   let RenderMethod = "addDstIdxOperands";
 450   let SuperClasses = [X86Mem8AsmOperand];
 451 }
 452 def X86DstIdx16Operand : AsmOperandClass {
 453   let Name = "DstIdx16";
 454   let RenderMethod = "addDstIdxOperands";
 455   let SuperClasses = [X86Mem16AsmOperand];
 456 }
 457 def X86DstIdx32Operand : AsmOperandClass {
 458   let Name = "DstIdx32";
 459   let RenderMethod = "addDstIdxOperands";
 460   let SuperClasses = [X86Mem32AsmOperand];
 461 }
 462 def X86DstIdx64Operand : AsmOperandClass {
 463   let Name = "DstIdx64";
 464   let RenderMethod = "addDstIdxOperands";
 465   let SuperClasses = [X86Mem64AsmOperand];
 466 }
 467 def X86MemOffs8AsmOperand : AsmOperandClass {
 468   let Name = "MemOffs8";
 469   let RenderMethod = "addMemOffsOperands";
 470   let SuperClasses = [X86Mem8AsmOperand];
 471 }
 472 def X86MemOffs16AsmOperand : AsmOperandClass {
 473   let Name = "MemOffs16";
 474   let RenderMethod = "addMemOffsOperands";
 475   let SuperClasses = [X86Mem16AsmOperand];
 476 }
 477 def X86MemOffs32AsmOperand : AsmOperandClass {
 478   let Name = "MemOffs32";
 479   let RenderMethod = "addMemOffsOperands";
 480   let SuperClasses = [X86Mem32AsmOperand];
 481 }
 482 def X86MemOffs64AsmOperand : AsmOperandClass {
 483   let Name = "MemOffs64";
 484   let RenderMethod = "addMemOffsOperands";
 485   let SuperClasses = [X86Mem64AsmOperand];
 486 }
 487 let OperandType = "OPERAND_MEMORY" in {
 488 def srcidx8 : Operand<iPTR> {
 489   let ParserMatchClass = X86SrcIdx8Operand;
 490   let MIOperandInfo = (ops ptr_rc, i8imm);
 491   let PrintMethod = "printSrcIdx8"; }
 492 def srcidx16 : Operand<iPTR> {
 493   let ParserMatchClass = X86SrcIdx16Operand;
 494   let MIOperandInfo = (ops ptr_rc, i8imm);
 495   let PrintMethod = "printSrcIdx16"; }
 496 def srcidx32 : Operand<iPTR> {
 497   let ParserMatchClass = X86SrcIdx32Operand;
 498   let MIOperandInfo = (ops ptr_rc, i8imm);
 499   let PrintMethod = "printSrcIdx32"; }
 500 def srcidx64 : Operand<iPTR> {
 501   let ParserMatchClass = X86SrcIdx64Operand;
 502   let MIOperandInfo = (ops ptr_rc, i8imm);
 503   let PrintMethod = "printSrcIdx64"; }
 504 def dstidx8 : Operand<iPTR> {
 505   let ParserMatchClass = X86DstIdx8Operand;
 506   let MIOperandInfo = (ops ptr_rc);
 507   let PrintMethod = "printDstIdx8"; }
 508 def dstidx16 : Operand<iPTR> {
 509   let ParserMatchClass = X86DstIdx16Operand;
 510   let MIOperandInfo = (ops ptr_rc);
 511   let PrintMethod = "printDstIdx16"; }
 512 def dstidx32 : Operand<iPTR> {
 513   let ParserMatchClass = X86DstIdx32Operand;
 514   let MIOperandInfo = (ops ptr_rc);
 515   let PrintMethod = "printDstIdx32"; }
 516 def dstidx64 : Operand<iPTR> {
 517   let ParserMatchClass = X86DstIdx64Operand;
 518   let MIOperandInfo = (ops ptr_rc);
 519   let PrintMethod = "printDstIdx64"; }
 520 def offset8 : Operand<iPTR> {
 521   let ParserMatchClass = X86MemOffs8AsmOperand;
 522   let MIOperandInfo = (ops i64imm, i8imm);
 523   let PrintMethod = "printMemOffs8"; }
 524 def offset16 : Operand<iPTR> {
 525   let ParserMatchClass = X86MemOffs16AsmOperand;
 526   let MIOperandInfo = (ops i64imm, i8imm);
 527   let PrintMethod = "printMemOffs16"; }
 528 def offset32 : Operand<iPTR> {
 529   let ParserMatchClass = X86MemOffs32AsmOperand;
 530   let MIOperandInfo = (ops i64imm, i8imm);
 531   let PrintMethod = "printMemOffs32"; }
 532 def offset64 : Operand<iPTR> {
 533   let ParserMatchClass = X86MemOffs64AsmOperand;
 534   let MIOperandInfo = (ops i64imm, i8imm);
 535   let PrintMethod = "printMemOffs64"; }
 536 }
 537
 538
 539 def SSECC : Operand<i8> {
 540   let PrintMethod = "printSSECC";
 541   let OperandType = "OPERAND_IMMEDIATE";
 542 }
 543
 544 def AVXCC : Operand<i8> {
 545   let PrintMethod = "printAVXCC";
 546   let OperandType = "OPERAND_IMMEDIATE";
 547 }
 548
 549 class ImmSExtAsmOperandClass : AsmOperandClass {
 550   let SuperClasses = [ImmAsmOperand];
 551   let RenderMethod = "addImmOperands";
 552 }
 553
 554 def X86GR32orGR64AsmOperand : AsmOperandClass {
 555   let Name = "GR32orGR64";
 556 }
 557
 558 def GR32orGR64 : RegisterOperand<GR32> {
 559   let ParserMatchClass = X86GR32orGR64AsmOperand;
 560 }
 561
 562 def AVX512RC : Operand<i32> {
 563   let PrintMethod = "printRoundingControl";
 564   let OperandType = "OPERAND_IMMEDIATE";
 565 }
 566
 567 // Sign-extended immediate classes. We don't need to define the full lattice
 568 // here because there is no instruction with an ambiguity between ImmSExti64i32
 569 // and ImmSExti32i8.
 570 //
 571 // The strange ranges come from the fact that the assembler always works with
 572 // 64-bit immediates, but for a 16-bit target value we want to accept both "-1"
 573 // (which will be a -1ULL), and "0xFF" (-1 in 16-bits).
 574
 575 // [0, 0x7FFFFFFF]                                            |
 576 //   [0xFFFFFFFF80000000, 0xFFFFFFFFFFFFFFFF]
 577 def ImmSExti64i32AsmOperand : ImmSExtAsmOperandClass {
 578   let Name = "ImmSExti64i32";
 579 }
 580
 581 // [0, 0x0000007F] | [0x000000000000FF80, 0x000000000000FFFF] |
 582 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 583 def ImmSExti16i8AsmOperand : ImmSExtAsmOperandClass {
 584   let Name = "ImmSExti16i8";
 585   let SuperClasses = [ImmSExti64i32AsmOperand];
 586 }
 587
 588 // [0, 0x0000007F] | [0x00000000FFFFFF80, 0x00000000FFFFFFFF] |
 589 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 590 def ImmSExti32i8AsmOperand : ImmSExtAsmOperandClass {
 591   let Name = "ImmSExti32i8";
 592 }
 593
 594 // [0, 0x0000007F]                                            |
 595 //   [0xFFFFFFFFFFFFFF80, 0xFFFFFFFFFFFFFFFF]
 596 def ImmSExti64i8AsmOperand : ImmSExtAsmOperandClass {
 597   let Name = "ImmSExti64i8";
 598   let SuperClasses = [ImmSExti16i8AsmOperand, ImmSExti32i8AsmOperand,
 599                       ImmSExti64i32AsmOperand];
 600 }
 601
 602 // A couple of more descriptive operand definitions.
 603 // 16-bits but only 8 bits are significant.
 604 def i16i8imm  : Operand<i16> {
 605   let ParserMatchClass = ImmSExti16i8AsmOperand;
 606   let OperandType = "OPERAND_IMMEDIATE";
 607 }
 608 // 32-bits but only 8 bits are significant.
 609 def i32i8imm  : Operand<i32> {
 610   let ParserMatchClass = ImmSExti32i8AsmOperand;
 611   let OperandType = "OPERAND_IMMEDIATE";
 612 }
 613
 614 // 64-bits but only 32 bits are significant.
 615 def i64i32imm  : Operand<i64> {
 616   let ParserMatchClass = ImmSExti64i32AsmOperand;
 617   let OperandType = "OPERAND_IMMEDIATE";
 618 }
 619
 620 // 64-bits but only 32 bits are significant, and those bits are treated as being
 621 // pc relative.
 622 def i64i32imm_pcrel : Operand<i64> {
 623   let PrintMethod = "printPCRelImm";
 624   let ParserMatchClass = X86AbsMemAsmOperand;
 625   let OperandType = "OPERAND_PCREL";
 626 }
 627
 628 // 64-bits but only 8 bits are significant.
 629 def i64i8imm   : Operand<i64> {
 630   let ParserMatchClass = ImmSExti64i8AsmOperand;
 631   let OperandType = "OPERAND_IMMEDIATE";
 632 }
 633
 634 def lea64_32mem : Operand<i32> {
 635   let PrintMethod = "printi32mem";
 636   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 637   let ParserMatchClass = X86MemAsmOperand;
 638 }
 639
 640 // Memory operands that use 64-bit pointers in both ILP32 and LP64.
 641 def lea64mem : Operand<i64> {
 642   let PrintMethod = "printi64mem";
 643   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm, i8imm);
 644   let ParserMatchClass = X86MemAsmOperand;
 645 }
 646
 647
 648 //===----------------------------------------------------------------------===//
 649 // X86 Complex Pattern Definitions.
 650 //
 651
 652 // Define X86 specific addressing mode.
 653 def addr      : ComplexPattern<iPTR, 5, "SelectAddr", [], [SDNPWantParent]>;
 654 def lea32addr : ComplexPattern<i32, 5, "SelectLEAAddr",
 655                                [add, sub, mul, X86mul_imm, shl, or, frameindex],
 656                                []>;
 657 // In 64-bit mode 32-bit LEAs can use RIP-relative addressing.
 658 def lea64_32addr : ComplexPattern<i32, 5, "SelectLEA64_32Addr",
 659                                   [add, sub, mul, X86mul_imm, shl, or,
 660                                    frameindex, X86WrapperRIP],
 661                                   []>;
 662
 663 def tls32addr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 664                                [tglobaltlsaddr], []>;
 665
 666 def tls32baseaddr : ComplexPattern<i32, 5, "SelectTLSADDRAddr",
 667                                [tglobaltlsaddr], []>;
 668
 669 def lea64addr : ComplexPattern<i64, 5, "SelectLEAAddr",
 670                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
 671                          X86WrapperRIP], []>;
 672
 673 def tls64addr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 674                                [tglobaltlsaddr], []>;
 675
 676 def tls64baseaddr : ComplexPattern<i64, 5, "SelectTLSADDRAddr",
 677                                [tglobaltlsaddr], []>;
 678
 679 //===----------------------------------------------------------------------===//
 680 // X86 Instruction Predicate Definitions.
 681 def HasCMov      : Predicate<"Subtarget->hasCMov()">;
 682 def NoCMov       : Predicate<"!Subtarget->hasCMov()">;
 683
 684 def HasMMX       : Predicate<"Subtarget->hasMMX()">;
 685 def Has3DNow     : Predicate<"Subtarget->has3DNow()">;
 686 def Has3DNowA    : Predicate<"Subtarget->has3DNowA()">;
 687 def HasSSE1      : Predicate<"Subtarget->hasSSE1()">;
 688 def UseSSE1      : Predicate<"Subtarget->hasSSE1() && !Subtarget->hasAVX()">;
 689 def HasSSE2      : Predicate<"Subtarget->hasSSE2()">;
 690 def UseSSE2      : Predicate<"Subtarget->hasSSE2() && !Subtarget->hasAVX()">;
 691 def HasSSE3      : Predicate<"Subtarget->hasSSE3()">;
 692 def UseSSE3      : Predicate<"Subtarget->hasSSE3() && !Subtarget->hasAVX()">;
 693 def HasSSSE3     : Predicate<"Subtarget->hasSSSE3()">;
 694 def UseSSSE3     : Predicate<"Subtarget->hasSSSE3() && !Subtarget->hasAVX()">;
 695 def HasSSE41     : Predicate<"Subtarget->hasSSE41()">;
 696 def NoSSE41      : Predicate<"!Subtarget->hasSSE41()">;
 697 def UseSSE41     : Predicate<"Subtarget->hasSSE41() && !Subtarget->hasAVX()">;
 698 def HasSSE42     : Predicate<"Subtarget->hasSSE42()">;
 699 def UseSSE42     : Predicate<"Subtarget->hasSSE42() && !Subtarget->hasAVX()">;
 700 def HasSSE4A     : Predicate<"Subtarget->hasSSE4A()">;
 701 def HasAVX       : Predicate<"Subtarget->hasAVX()">;
 702 def HasAVX2      : Predicate<"Subtarget->hasAVX2()">;
 703 def HasAVX1Only  : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX2()">;
 704 def HasAVX512    : Predicate<"Subtarget->hasAVX512()">,
 705                      AssemblerPredicate<"FeatureAVX512", "AVX-512 ISA">;
 706 def UseAVX       : Predicate<"Subtarget->hasAVX() && !Subtarget->hasAVX512()">;
 707 def UseAVX2      : Predicate<"Subtarget->hasAVX2() && !Subtarget->hasAVX512()">;
 708 def NoAVX512     : Predicate<"!Subtarget->hasAVX512()">;
 709 def HasCDI       : Predicate<"Subtarget->hasCDI()">;
 710 def HasPFI       : Predicate<"Subtarget->hasPFI()">;
 711 def HasERI       : Predicate<"Subtarget->hasERI()">;
 712 def HasDQI       : Predicate<"Subtarget->hasDQI()">;
 713 def NoDQI        : Predicate<"!Subtarget->hasDQI()">;
 714 def HasBWI       : Predicate<"Subtarget->hasBWI()">;
 715 def HasVLX       : Predicate<"Subtarget->hasVLX()">,
 716                      AssemblerPredicate<"FeatureVLX", "AVX-512 VLX ISA">;
 717 def NoVLX        : Predicate<"!Subtarget->hasVLX()">;
 718
 719 def HasPOPCNT    : Predicate<"Subtarget->hasPOPCNT()">;
 720 def HasAES       : Predicate<"Subtarget->hasAES()">;
 721 def HasPCLMUL    : Predicate<"Subtarget->hasPCLMUL()">;
 722 def HasFMA       : Predicate<"Subtarget->hasFMA()">;
 723 def UseFMAOnAVX  : Predicate<"Subtarget->hasFMA() && !Subtarget->hasAVX512()">;
 724 def HasFMA4      : Predicate<"Subtarget->hasFMA4()">;
 725 def HasXOP       : Predicate<"Subtarget->hasXOP()">;
 726 def HasTBM       : Predicate<"Subtarget->hasTBM()">;
 727 def HasMOVBE     : Predicate<"Subtarget->hasMOVBE()">;
 728 def HasRDRAND    : Predicate<"Subtarget->hasRDRAND()">;
 729 def HasF16C      : Predicate<"Subtarget->hasF16C()">;
 730 def HasFSGSBase  : Predicate<"Subtarget->hasFSGSBase()">;
 731 def HasLZCNT     : Predicate<"Subtarget->hasLZCNT()">;
 732 def HasBMI       : Predicate<"Subtarget->hasBMI()">;
 733 def HasBMI2      : Predicate<"Subtarget->hasBMI2()">;
 734 def HasRTM       : Predicate<"Subtarget->hasRTM()">;
 735 def HasHLE       : Predicate<"Subtarget->hasHLE()">;
 736 def HasTSX       : Predicate<"Subtarget->hasRTM() || Subtarget->hasHLE()">;
 737 def HasADX       : Predicate<"Subtarget->hasADX()">;
 738 def HasSHA       : Predicate<"Subtarget->hasSHA()">;
 739 def HasSGX       : Predicate<"Subtarget->hasSGX()">;
 740 def HasPRFCHW    : Predicate<"Subtarget->hasPRFCHW()">;
 741 def HasRDSEED    : Predicate<"Subtarget->hasRDSEED()">;
 742 def HasSMAP      : Predicate<"Subtarget->hasSMAP()">;
 743 def HasPrefetchW : Predicate<"Subtarget->hasPRFCHW()">;
 744 def FPStackf32   : Predicate<"!Subtarget->hasSSE1()">;
 745 def FPStackf64   : Predicate<"!Subtarget->hasSSE2()">;
 746 def HasCmpxchg16b: Predicate<"Subtarget->hasCmpxchg16b()">;
 747 def Not64BitMode : Predicate<"!Subtarget->is64Bit()">,
 748                              AssemblerPredicate<"!Mode64Bit", "Not 64-bit mode">;
 749 def In64BitMode  : Predicate<"Subtarget->is64Bit()">,
 750                              AssemblerPredicate<"Mode64Bit", "64-bit mode">;
 751 def IsLP64  : Predicate<"Subtarget->isTarget64BitLP64()">;
 752 def NotLP64 : Predicate<"!Subtarget->isTarget64BitLP64()">;
 753 def In16BitMode  : Predicate<"Subtarget->is16Bit()">,
 754                              AssemblerPredicate<"Mode16Bit", "16-bit mode">;
 755 def Not16BitMode : Predicate<"!Subtarget->is16Bit()">,
 756                              AssemblerPredicate<"!Mode16Bit", "Not 16-bit mode">;
 757 def In32BitMode  : Predicate<"Subtarget->is32Bit()">,
 758                              AssemblerPredicate<"Mode32Bit", "32-bit mode">;
 759 def IsWin64      : Predicate<"Subtarget->isTargetWin64()">;
 760 def IsNaCl       : Predicate<"Subtarget->isTargetNaCl()">;
 761 def NotNaCl      : Predicate<"!Subtarget->isTargetNaCl()">;
 762 def SmallCode    : Predicate<"TM.getCodeModel() == CodeModel::Small">;
 763 def KernelCode   : Predicate<"TM.getCodeModel() == CodeModel::Kernel">;
 764 def FarData      : Predicate<"TM.getCodeModel() != CodeModel::Small &&"
 765                              "TM.getCodeModel() != CodeModel::Kernel">;
 766 def NearData     : Predicate<"TM.getCodeModel() == CodeModel::Small ||"
 767                              "TM.getCodeModel() == CodeModel::Kernel">;
 768 def IsStatic     : Predicate<"TM.getRelocationModel() == Reloc::Static">;
 769 def IsNotPIC     : Predicate<"TM.getRelocationModel() != Reloc::PIC_">;
 770 def OptForSize   : Predicate<"OptForSize">;
 771 def OptForSpeed  : Predicate<"!OptForSize">;
 772 def FastBTMem    : Predicate<"!Subtarget->isBTMemSlow()">;
 773 def CallImmAddr  : Predicate<"Subtarget->IsLegalToCallImmediateAddr(TM)">;
 774 def FavorMemIndirectCall  : Predicate<"!Subtarget->callRegIndirect()">;
 775 def NotSlowIncDec : Predicate<"!Subtarget->slowIncDec()">;
 776
 777 //===----------------------------------------------------------------------===//
 778 // X86 Instruction Format Definitions.
 779 //
 780
 781 include "X86InstrFormats.td"
 782
 783 //===----------------------------------------------------------------------===//
 784 // Pattern fragments.
 785 //
 786
 787 // X86 specific condition code. These correspond to CondCode in
 788 // X86InstrInfo.h. They must be kept in synch.
 789 def X86_COND_A   : PatLeaf<(i8 0)>;  // alt. COND_NBE
 790 def X86_COND_AE  : PatLeaf<(i8 1)>;  // alt. COND_NC
 791 def X86_COND_B   : PatLeaf<(i8 2)>;  // alt. COND_C
 792 def X86_COND_BE  : PatLeaf<(i8 3)>;  // alt. COND_NA
 793 def X86_COND_E   : PatLeaf<(i8 4)>;  // alt. COND_Z
 794 def X86_COND_G   : PatLeaf<(i8 5)>;  // alt. COND_NLE
 795 def X86_COND_GE  : PatLeaf<(i8 6)>;  // alt. COND_NL
 796 def X86_COND_L   : PatLeaf<(i8 7)>;  // alt. COND_NGE
 797 def X86_COND_LE  : PatLeaf<(i8 8)>;  // alt. COND_NG
 798 def X86_COND_NE  : PatLeaf<(i8 9)>;  // alt. COND_NZ
 799 def X86_COND_NO  : PatLeaf<(i8 10)>;
 800 def X86_COND_NP  : PatLeaf<(i8 11)>; // alt. COND_PO
 801 def X86_COND_NS  : PatLeaf<(i8 12)>;
 802 def X86_COND_O   : PatLeaf<(i8 13)>;
 803 def X86_COND_P   : PatLeaf<(i8 14)>; // alt. COND_PE
 804 def X86_COND_S   : PatLeaf<(i8 15)>;
 805
 806 let FastIselShouldIgnore = 1 in { // FastIsel should ignore all simm8 instrs.
 807   def i16immSExt8  : ImmLeaf<i16, [{ return Imm == (int8_t)Imm; }]>;
 808   def i32immSExt8  : ImmLeaf<i32, [{ return Imm == (int8_t)Imm; }]>;
 809   def i64immSExt8  : ImmLeaf<i64, [{ return Imm == (int8_t)Imm; }]>;
 810 }
 811
 812 def i64immSExt32 : ImmLeaf<i64, [{ return Imm == (int32_t)Imm; }]>;
 813
 814
 815 // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
 816 // unsigned field.
 817 def i64immZExt32 : ImmLeaf<i64, [{ return (uint64_t)Imm == (uint32_t)Imm; }]>;
 818
 819 def i64immZExt32SExt8 : ImmLeaf<i64, [{
 820   return (uint64_t)Imm == (uint32_t)Imm && (int32_t)Imm == (int8_t)Imm;
 821 }]>;
 822
 823 // Helper fragments for loads.
 824 // It's always safe to treat a anyext i16 load as a i32 load if the i16 is
 825 // known to be 32-bit aligned or better. Ditto for i8 to i16.
 826 def loadi16 : PatFrag<(ops node:$ptr), (i16 (unindexedload node:$ptr)), [{
 827   LoadSDNode *LD = cast<LoadSDNode>(N);
 828   ISD::LoadExtType ExtType = LD->getExtensionType();
 829   if (ExtType == ISD::NON_EXTLOAD)
 830     return true;
 831   if (ExtType == ISD::EXTLOAD)
 832     return LD->getAlignment() >= 2 && !LD->isVolatile();
 833   return false;
 834 }]>;
 835
 836 def loadi16_anyext : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)),[{
 837   LoadSDNode *LD = cast<LoadSDNode>(N);
 838   ISD::LoadExtType ExtType = LD->getExtensionType();
 839   if (ExtType == ISD::EXTLOAD)
 840     return LD->getAlignment() >= 2 && !LD->isVolatile();
 841   return false;
 842 }]>;
 843
 844 def loadi32 : PatFrag<(ops node:$ptr), (i32 (unindexedload node:$ptr)), [{
 845   LoadSDNode *LD = cast<LoadSDNode>(N);
 846   ISD::LoadExtType ExtType = LD->getExtensionType();
 847   if (ExtType == ISD::NON_EXTLOAD)
 848     return true;
 849   if (ExtType == ISD::EXTLOAD)
 850     return LD->getAlignment() >= 4 && !LD->isVolatile();
 851   return false;
 852 }]>;
 853
 854 def loadi8  : PatFrag<(ops node:$ptr), (i8  (load node:$ptr))>;
 855 def loadi64 : PatFrag<(ops node:$ptr), (i64 (load node:$ptr))>;
 856 def loadf32 : PatFrag<(ops node:$ptr), (f32 (load node:$ptr))>;
 857 def loadf64 : PatFrag<(ops node:$ptr), (f64 (load node:$ptr))>;
 858 def loadf80 : PatFrag<(ops node:$ptr), (f80 (load node:$ptr))>;
 859
 860 def sextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (sextloadi8 node:$ptr))>;
 861 def sextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (sextloadi8 node:$ptr))>;
 862 def sextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (sextloadi16 node:$ptr))>;
 863 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
 864 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
 865 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
 866
 867 def zextloadi8i1   : PatFrag<(ops node:$ptr), (i8  (zextloadi1 node:$ptr))>;
 868 def zextloadi16i1  : PatFrag<(ops node:$ptr), (i16 (zextloadi1 node:$ptr))>;
 869 def zextloadi32i1  : PatFrag<(ops node:$ptr), (i32 (zextloadi1 node:$ptr))>;
 870 def zextloadi16i8  : PatFrag<(ops node:$ptr), (i16 (zextloadi8 node:$ptr))>;
 871 def zextloadi32i8  : PatFrag<(ops node:$ptr), (i32 (zextloadi8 node:$ptr))>;
 872 def zextloadi32i16 : PatFrag<(ops node:$ptr), (i32 (zextloadi16 node:$ptr))>;
 873 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
 874 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
 875 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
 876 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
 877
 878 def extloadi8i1    : PatFrag<(ops node:$ptr), (i8  (extloadi1 node:$ptr))>;
 879 def extloadi16i1   : PatFrag<(ops node:$ptr), (i16 (extloadi1 node:$ptr))>;
 880 def extloadi32i1   : PatFrag<(ops node:$ptr), (i32 (extloadi1 node:$ptr))>;
 881 def extloadi16i8   : PatFrag<(ops node:$ptr), (i16 (extloadi8 node:$ptr))>;
 882 def extloadi32i8   : PatFrag<(ops node:$ptr), (i32 (extloadi8 node:$ptr))>;
 883 def extloadi32i16  : PatFrag<(ops node:$ptr), (i32 (extloadi16 node:$ptr))>;
 884 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
 885 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
 886 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
 887 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
 888
 889
 890 // An 'and' node with a single use.
 891 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 892   return N->hasOneUse();
 893 }]>;
 894 // An 'srl' node with a single use.
 895 def srl_su : PatFrag<(ops node:$lhs, node:$rhs), (srl node:$lhs, node:$rhs), [{
 896   return N->hasOneUse();
 897 }]>;
 898 // An 'trunc' node with a single use.
 899 def trunc_su : PatFrag<(ops node:$src), (trunc node:$src), [{
 900   return N->hasOneUse();
 901 }]>;
 902
 903 //===----------------------------------------------------------------------===//
 904 // Instruction list.
 905 //
 906
 907 // Nop
 908 let hasSideEffects = 0, SchedRW = [WriteZero] in {
 909   def NOOP : I<0x90, RawFrm, (outs), (ins), "nop", [], IIC_NOP>;
 910   def NOOPW : I<0x1f, MRMXm, (outs), (ins i16mem:$zero),
 911                 "nop{w}\t$zero", [], IIC_NOP>, TB, OpSize16;
 912   def NOOPL : I<0x1f, MRMXm, (outs), (ins i32mem:$zero),
 913                 "nop{l}\t$zero", [], IIC_NOP>, TB, OpSize32;
 914 }
 915
 916
 917 // Constructing a stack frame.
 918 def ENTER : Ii16<0xC8, RawFrmImm8, (outs), (ins i16imm:$len, i8imm:$lvl),
 919                  "enter\t$len, $lvl", [], IIC_ENTER>, Sched<[WriteMicrocoded]>;
 920
 921 let SchedRW = [WriteALU] in {
 922 let Defs = [EBP, ESP], Uses = [EBP, ESP], mayLoad = 1, hasSideEffects=0 in
 923 def LEAVE    : I<0xC9, RawFrm,
 924                  (outs), (ins), "leave", [], IIC_LEAVE>,
 925                  Requires<[Not64BitMode]>;
 926
 927 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, hasSideEffects = 0 in
 928 def LEAVE64  : I<0xC9, RawFrm,
 929                  (outs), (ins), "leave", [], IIC_LEAVE>,
 930                  Requires<[In64BitMode]>;
 931 } // SchedRW
 932
 933 //===----------------------------------------------------------------------===//
 934 //  Miscellaneous Instructions.
 935 //
 936
 937 let Defs = [ESP], Uses = [ESP], hasSideEffects=0 in {
 938 let mayLoad = 1, SchedRW = [WriteLoad] in {
 939 def POP16r  : I<0x58, AddRegFrm, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 940                 IIC_POP_REG16>, OpSize16;
 941 def POP32r  : I<0x58, AddRegFrm, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 942                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 943 def POP16rmr: I<0x8F, MRM0r, (outs GR16:$reg), (ins), "pop{w}\t$reg", [],
 944                 IIC_POP_REG>, OpSize16;
 945 def POP16rmm: I<0x8F, MRM0m, (outs), (ins i16mem:$dst), "pop{w}\t$dst", [],
 946                 IIC_POP_MEM>, OpSize16;
 947 def POP32rmr: I<0x8F, MRM0r, (outs GR32:$reg), (ins), "pop{l}\t$reg", [],
 948                 IIC_POP_REG>, OpSize32, Requires<[Not64BitMode]>;
 949 def POP32rmm: I<0x8F, MRM0m, (outs), (ins i32mem:$dst), "pop{l}\t$dst", [],
 950                 IIC_POP_MEM>, OpSize32, Requires<[Not64BitMode]>;
 951
 952 def POPF16   : I<0x9D, RawFrm, (outs), (ins), "popf{w}", [], IIC_POP_F>,
 953                 OpSize16;
 954 def POPF32   : I<0x9D, RawFrm, (outs), (ins), "popf{l|d}", [], IIC_POP_FD>,
 955                 OpSize32, Requires<[Not64BitMode]>;
 956 } // mayLoad, SchedRW
 957
 958 let mayStore = 1, SchedRW = [WriteStore] in {
 959 def PUSH16r  : I<0x50, AddRegFrm, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 960                  IIC_PUSH_REG>, OpSize16;
 961 def PUSH32r  : I<0x50, AddRegFrm, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 962                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 963 def PUSH16rmr: I<0xFF, MRM6r, (outs), (ins GR16:$reg), "push{w}\t$reg",[],
 964                  IIC_PUSH_REG>, OpSize16;
 965 def PUSH16rmm: I<0xFF, MRM6m, (outs), (ins i16mem:$src), "push{w}\t$src",[],
 966                  IIC_PUSH_MEM>, OpSize16;
 967 def PUSH32rmr: I<0xFF, MRM6r, (outs), (ins GR32:$reg), "push{l}\t$reg",[],
 968                  IIC_PUSH_REG>, OpSize32, Requires<[Not64BitMode]>;
 969 def PUSH32rmm: I<0xFF, MRM6m, (outs), (ins i32mem:$src), "push{l}\t$src",[],
 970                  IIC_PUSH_MEM>, OpSize32, Requires<[Not64BitMode]>;
 971
 972 def PUSH16i8 : Ii8<0x6a, RawFrm, (outs), (ins i16i8imm:$imm),
 973                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 974                    Requires<[Not64BitMode]>;
 975 def PUSH32i8 : Ii8<0x6a, RawFrm, (outs), (ins i32i8imm:$imm),
 976                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 977                    Requires<[Not64BitMode]>;
 978 def PUSHi16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 979                    "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
 980                    Requires<[Not64BitMode]>;
 981 def PUSHi32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 982                    "push{l}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
 983                    Requires<[Not64BitMode]>;
 984
 985 def PUSHF16  : I<0x9C, RawFrm, (outs), (ins), "pushf{w}", [], IIC_PUSH_F>,
 986                  OpSize16;
 987 def PUSHF32  : I<0x9C, RawFrm, (outs), (ins), "pushf{l|d}", [], IIC_PUSH_F>,
 988                OpSize32, Requires<[Not64BitMode]>;
 989
 990 } // mayStore, SchedRW
 991 }
 992
 993 let Defs = [RSP], Uses = [RSP], hasSideEffects=0 in {
 994 let mayLoad = 1, SchedRW = [WriteLoad] in {
 995 def POP64r   : I<0x58, AddRegFrm, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 996                  IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
 997 def POP64rmr: I<0x8F, MRM0r, (outs GR64:$reg), (ins), "pop{q}\t$reg", [],
 998                 IIC_POP_REG>, OpSize32, Requires<[In64BitMode]>;
 999 def POP64rmm: I<0x8F, MRM0m, (outs), (ins i64mem:$dst), "pop{q}\t$dst", [],
1000                 IIC_POP_MEM>, OpSize32, Requires<[In64BitMode]>;
1001 } // mayLoad, SchedRW
1002 let mayStore = 1, SchedRW = [WriteStore] in {
1003 def PUSH64r  : I<0x50, AddRegFrm, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1004                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1005 def PUSH64rmr: I<0xFF, MRM6r, (outs), (ins GR64:$reg), "push{q}\t$reg", [],
1006                  IIC_PUSH_REG>, OpSize32, Requires<[In64BitMode]>;
1007 def PUSH64rmm: I<0xFF, MRM6m, (outs), (ins i64mem:$src), "push{q}\t$src", [],
1008                  IIC_PUSH_MEM>, OpSize32, Requires<[In64BitMode]>;
1009 } // mayStore, SchedRW
1010 }
1011
1012 let Defs = [RSP], Uses = [RSP], hasSideEffects = 0, mayStore = 1,
1013     SchedRW = [WriteStore] in {
1014 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i64i8imm:$imm),
1015                     "push{q}\t$imm", [], IIC_PUSH_IMM>, Requires<[In64BitMode]>;
1016 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
1017                     "push{w}\t$imm", [], IIC_PUSH_IMM>, OpSize16,
1018                     Requires<[In64BitMode]>;
1019 def PUSH64i32  : Ii32S<0x68, RawFrm, (outs), (ins i64i32imm:$imm),
1020                     "push{q}\t$imm", [], IIC_PUSH_IMM>, OpSize32,
1021                     Requires<[In64BitMode]>;
1022 }
1023
1024 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1, hasSideEffects=0 in
1025 def POPF64   : I<0x9D, RawFrm, (outs), (ins), "popfq", [], IIC_POP_FD>,
1026                OpSize32, Requires<[In64BitMode]>, Sched<[WriteLoad]>;
1027 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1, hasSideEffects=0 in
1028 def PUSHF64    : I<0x9C, RawFrm, (outs), (ins), "pushfq", [], IIC_PUSH_F>,
1029                  OpSize32, Requires<[In64BitMode]>, Sched<[WriteStore]>;
1030
1031 let Defs = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP], Uses = [ESP],
1032     mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteLoad] in {
1033 def POPA32   : I<0x61, RawFrm, (outs), (ins), "popal", [], IIC_POP_A>,
1034                OpSize32, Requires<[Not64BitMode]>;
1035 def POPA16   : I<0x61, RawFrm, (outs), (ins), "popaw", [], IIC_POP_A>,
1036                OpSize16, Requires<[Not64BitMode]>;
1037 }
1038 let Defs = [ESP], Uses = [EDI, ESI, EBP, EBX, EDX, ECX, EAX, ESP],
1039     mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
1040 def PUSHA32  : I<0x60, RawFrm, (outs), (ins), "pushal", [], IIC_PUSH_A>,
1041                OpSize32, Requires<[Not64BitMode]>;
1042 def PUSHA16  : I<0x60, RawFrm, (outs), (ins), "pushaw", [], IIC_PUSH_A>,
1043                OpSize16, Requires<[Not64BitMode]>;
1044 }
1045
1046 let Constraints = "$src = $dst", SchedRW = [WriteALU] in {
1047 // GR32 = bswap GR32
1048 def BSWAP32r : I<0xC8, AddRegFrm,
1049                  (outs GR32:$dst), (ins GR32:$src),
1050                  "bswap{l}\t$dst",
1051                  [(set GR32:$dst, (bswap GR32:$src))], IIC_BSWAP>, OpSize32, TB;
1052
1053 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
1054                   "bswap{q}\t$dst",
1055                   [(set GR64:$dst, (bswap GR64:$src))], IIC_BSWAP>, TB;
1056 } // Constraints = "$src = $dst", SchedRW
1057
1058 // Bit scan instructions.
1059 let Defs = [EFLAGS] in {
1060 def BSF16rr  : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1061                  "bsf{w}\t{$src, $dst|$dst, $src}",
1062                  [(set GR16:$dst, EFLAGS, (X86bsf GR16:$src))],
1063                   IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1064 def BSF16rm  : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1065                  "bsf{w}\t{$src, $dst|$dst, $src}",
1066                  [(set GR16:$dst, EFLAGS, (X86bsf (loadi16 addr:$src)))],
1067                   IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1068 def BSF32rr  : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1069                  "bsf{l}\t{$src, $dst|$dst, $src}",
1070                  [(set GR32:$dst, EFLAGS, (X86bsf GR32:$src))],
1071                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1072 def BSF32rm  : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1073                  "bsf{l}\t{$src, $dst|$dst, $src}",
1074                  [(set GR32:$dst, EFLAGS, (X86bsf (loadi32 addr:$src)))],
1075                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1076 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1077                   "bsf{q}\t{$src, $dst|$dst, $src}",
1078                   [(set GR64:$dst, EFLAGS, (X86bsf GR64:$src))],
1079                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1080 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1081                   "bsf{q}\t{$src, $dst|$dst, $src}",
1082                   [(set GR64:$dst, EFLAGS, (X86bsf (loadi64 addr:$src)))],
1083                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1084
1085 def BSR16rr  : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1086                  "bsr{w}\t{$src, $dst|$dst, $src}",
1087                  [(set GR16:$dst, EFLAGS, (X86bsr GR16:$src))],
1088                  IIC_BIT_SCAN_REG>, PS, OpSize16, Sched<[WriteShift]>;
1089 def BSR16rm  : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1090                  "bsr{w}\t{$src, $dst|$dst, $src}",
1091                  [(set GR16:$dst, EFLAGS, (X86bsr (loadi16 addr:$src)))],
1092                  IIC_BIT_SCAN_MEM>, PS, OpSize16, Sched<[WriteShiftLd]>;
1093 def BSR32rr  : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1094                  "bsr{l}\t{$src, $dst|$dst, $src}",
1095                  [(set GR32:$dst, EFLAGS, (X86bsr GR32:$src))],
1096                  IIC_BIT_SCAN_REG>, PS, OpSize32, Sched<[WriteShift]>;
1097 def BSR32rm  : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1098                  "bsr{l}\t{$src, $dst|$dst, $src}",
1099                  [(set GR32:$dst, EFLAGS, (X86bsr (loadi32 addr:$src)))],
1100                  IIC_BIT_SCAN_MEM>, PS, OpSize32, Sched<[WriteShiftLd]>;
1101 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1102                   "bsr{q}\t{$src, $dst|$dst, $src}",
1103                   [(set GR64:$dst, EFLAGS, (X86bsr GR64:$src))],
1104                   IIC_BIT_SCAN_REG>, PS, Sched<[WriteShift]>;
1105 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1106                   "bsr{q}\t{$src, $dst|$dst, $src}",
1107                   [(set GR64:$dst, EFLAGS, (X86bsr (loadi64 addr:$src)))],
1108                   IIC_BIT_SCAN_MEM>, PS, Sched<[WriteShiftLd]>;
1109 } // Defs = [EFLAGS]
1110
1111 let SchedRW = [WriteMicrocoded] in {
1112 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1113 let Defs = [EDI,ESI], Uses = [EDI,ESI,EFLAGS] in {
1114 def MOVSB : I<0xA4, RawFrmDstSrc, (outs dstidx8:$dst), (ins srcidx8:$src),
1115               "movsb\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1116 def MOVSW : I<0xA5, RawFrmDstSrc, (outs dstidx16:$dst), (ins srcidx16:$src),
1117               "movsw\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize16;
1118 def MOVSL : I<0xA5, RawFrmDstSrc, (outs dstidx32:$dst), (ins srcidx32:$src),
1119               "movs{l|d}\t{$src, $dst|$dst, $src}", [], IIC_MOVS>, OpSize32;
1120 def MOVSQ : RI<0xA5, RawFrmDstSrc, (outs dstidx64:$dst), (ins srcidx64:$src),
1121                "movsq\t{$src, $dst|$dst, $src}", [], IIC_MOVS>;
1122 }
1123
1124 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1125 let Defs = [EDI], Uses = [AL,EDI,EFLAGS] in
1126 def STOSB : I<0xAA, RawFrmDst, (outs dstidx8:$dst), (ins),
1127               "stosb\t{%al, $dst|$dst, al}", [], IIC_STOS>;
1128 let Defs = [EDI], Uses = [AX,EDI,EFLAGS] in
1129 def STOSW : I<0xAB, RawFrmDst, (outs dstidx16:$dst), (ins),
1130               "stosw\t{%ax, $dst|$dst, ax}", [], IIC_STOS>, OpSize16;
1131 let Defs = [EDI], Uses = [EAX,EDI,EFLAGS] in
1132 def STOSL : I<0xAB, RawFrmDst, (outs dstidx32:$dst), (ins),
1133               "stos{l|d}\t{%eax, $dst|$dst, eax}", [], IIC_STOS>, OpSize32;
1134 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI,EFLAGS] in
1135 def STOSQ : RI<0xAB, RawFrmDst, (outs dstidx64:$dst), (ins),
1136                "stosq\t{%rax, $dst|$dst, rax}", [], IIC_STOS>;
1137
1138 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1139 let Defs = [EDI,EFLAGS], Uses = [AL,EDI,EFLAGS] in
1140 def SCASB : I<0xAE, RawFrmDst, (outs), (ins dstidx8:$dst),
1141               "scasb\t{$dst, %al|al, $dst}", [], IIC_SCAS>;
1142 let Defs = [EDI,EFLAGS], Uses = [AX,EDI,EFLAGS] in
1143 def SCASW : I<0xAF, RawFrmDst, (outs), (ins dstidx16:$dst),
1144               "scasw\t{$dst, %ax|ax, $dst}", [], IIC_SCAS>, OpSize16;
1145 let Defs = [EDI,EFLAGS], Uses = [EAX,EDI,EFLAGS] in
1146 def SCASL : I<0xAF, RawFrmDst, (outs), (ins dstidx32:$dst),
1147               "scas{l|d}\t{$dst, %eax|eax, $dst}", [], IIC_SCAS>, OpSize32;
1148 let Defs = [EDI,EFLAGS], Uses = [RAX,EDI,EFLAGS] in
1149 def SCASQ : RI<0xAF, RawFrmDst, (outs), (ins dstidx64:$dst),
1150                "scasq\t{$dst, %rax|rax, $dst}", [], IIC_SCAS>;
1151
1152 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1153 let Defs = [EDI,ESI,EFLAGS], Uses = [EDI,ESI,EFLAGS] in {
1154 def CMPSB : I<0xA6, RawFrmDstSrc, (outs), (ins dstidx8:$dst, srcidx8:$src),
1155               "cmpsb\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1156 def CMPSW : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx16:$dst, srcidx16:$src),
1157               "cmpsw\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize16;
1158 def CMPSL : I<0xA7, RawFrmDstSrc, (outs), (ins dstidx32:$dst, srcidx32:$src),
1159               "cmps{l|d}\t{$dst, $src|$src, $dst}", [], IIC_CMPS>, OpSize32;
1160 def CMPSQ : RI<0xA7, RawFrmDstSrc, (outs), (ins dstidx64:$dst, srcidx64:$src),
1161                "cmpsq\t{$dst, $src|$src, $dst}", [], IIC_CMPS>;
1162 }
1163 } // SchedRW
1164
1165 //===----------------------------------------------------------------------===//
1166 //  Move Instructions.
1167 //
1168 let SchedRW = [WriteMove] in {
1169 let hasSideEffects = 0 in {
1170 def MOV8rr  : I<0x88, MRMDestReg, (outs GR8 :$dst), (ins GR8 :$src),
1171                 "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1172 def MOV16rr : I<0x89, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1173                 "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1174 def MOV32rr : I<0x89, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1175                 "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1176 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1177                  "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1178 }
1179
1180 let isReMaterializable = 1, isAsCheapAsAMove = 1 in {
1181 def MOV8ri  : Ii8 <0xB0, AddRegFrm, (outs GR8 :$dst), (ins i8imm :$src),
1182                    "mov{b}\t{$src, $dst|$dst, $src}",
1183                    [(set GR8:$dst, imm:$src)], IIC_MOV>;
1184 def MOV16ri : Ii16<0xB8, AddRegFrm, (outs GR16:$dst), (ins i16imm:$src),
1185                    "mov{w}\t{$src, $dst|$dst, $src}",
1186                    [(set GR16:$dst, imm:$src)], IIC_MOV>, OpSize16;
1187 def MOV32ri : Ii32<0xB8, AddRegFrm, (outs GR32:$dst), (ins i32imm:$src),
1188                    "mov{l}\t{$src, $dst|$dst, $src}",
1189                    [(set GR32:$dst, imm:$src)], IIC_MOV>, OpSize32;
1190 def MOV64ri32 : RIi32S<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
1191                        "mov{q}\t{$src, $dst|$dst, $src}",
1192                        [(set GR64:$dst, i64immSExt32:$src)], IIC_MOV>;
1193 }
1194 let isReMaterializable = 1 in {
1195 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
1196                     "movabs{q}\t{$src, $dst|$dst, $src}",
1197                     [(set GR64:$dst, imm:$src)], IIC_MOV>;
1198 }
1199
1200 // Longer forms that use a ModR/M byte. Needed for disassembler
1201 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
1202 def MOV8ri_alt  : Ii8 <0xC6, MRM0r, (outs GR8 :$dst), (ins i8imm :$src),
1203                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1204 def MOV16ri_alt : Ii16<0xC7, MRM0r, (outs GR16:$dst), (ins i16imm:$src),
1205                    "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1206 def MOV32ri_alt : Ii32<0xC7, MRM0r, (outs GR32:$dst), (ins i32imm:$src),
1207                    "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1208 }
1209 } // SchedRW
1210
1211 let SchedRW = [WriteStore] in {
1212 def MOV8mi  : Ii8 <0xC6, MRM0m, (outs), (ins i8mem :$dst, i8imm :$src),
1213                    "mov{b}\t{$src, $dst|$dst, $src}",
1214                    [(store (i8 imm:$src), addr:$dst)], IIC_MOV_MEM>;
1215 def MOV16mi : Ii16<0xC7, MRM0m, (outs), (ins i16mem:$dst, i16imm:$src),
1216                    "mov{w}\t{$src, $dst|$dst, $src}",
1217                    [(store (i16 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize16;
1218 def MOV32mi : Ii32<0xC7, MRM0m, (outs), (ins i32mem:$dst, i32imm:$src),
1219                    "mov{l}\t{$src, $dst|$dst, $src}",
1220                    [(store (i32 imm:$src), addr:$dst)], IIC_MOV_MEM>, OpSize32;
1221 def MOV64mi32 : RIi32S<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
1222                        "mov{q}\t{$src, $dst|$dst, $src}",
1223                        [(store i64immSExt32:$src, addr:$dst)], IIC_MOV_MEM>;
1224 } // SchedRW
1225
1226 let hasSideEffects = 0 in {
1227
1228 /// moffs8, moffs16 and moffs32 versions of moves.  The immediate is a
1229 /// 32-bit offset from the segment base. These are only valid in x86-32 mode.
1230 let SchedRW = [WriteALU] in {
1231 let mayLoad = 1 in {
1232 let Defs = [AL] in
1233 def MOV8o8a : Ii32 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1234                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1235                    Requires<[In32BitMode]>;
1236 let Defs = [AX] in
1237 def MOV16o16a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1238                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1239                       OpSize16, Requires<[In32BitMode]>;
1240 let Defs = [EAX] in
1241 def MOV32o32a : Ii32 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1242                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1243                       OpSize32, Requires<[In32BitMode]>;
1244
1245 let Defs = [AL] in
1246 def MOV8o8a_16 : Ii16 <0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1247                    "mov{b}\t{$src, %al|al, $src}", [], IIC_MOV_MEM>,
1248                    AdSize, Requires<[In16BitMode]>;
1249 let Defs = [AX] in
1250 def MOV16o16a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1251                       "mov{w}\t{$src, %ax|ax, $src}", [], IIC_MOV_MEM>,
1252                       OpSize16, AdSize, Requires<[In16BitMode]>;
1253 let Defs = [EAX] in
1254 def MOV32o32a_16 : Ii16 <0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1255                       "mov{l}\t{$src, %eax|eax, $src}", [], IIC_MOV_MEM>,
1256                       AdSize, OpSize32, Requires<[In16BitMode]>;
1257 }
1258 let mayStore = 1 in {
1259 let Uses = [AL] in
1260 def MOV8ao8 : Ii32 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1261                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1262                   Requires<[In32BitMode]>;
1263 let Uses = [AX] in
1264 def MOV16ao16 : Ii32 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1265                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1266                       OpSize16, Requires<[In32BitMode]>;
1267 let Uses = [EAX] in
1268 def MOV32ao32 : Ii32 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1269                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1270                      OpSize32, Requires<[In32BitMode]>;
1271
1272 let Uses = [AL] in
1273 def MOV8ao8_16 : Ii16 <0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1274                    "mov{b}\t{%al, $dst|$dst, al}", [], IIC_MOV_MEM>,
1275                   AdSize, Requires<[In16BitMode]>;
1276 let Uses = [AX] in
1277 def MOV16ao16_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1278                       "mov{w}\t{%ax, $dst|$dst, ax}", [], IIC_MOV_MEM>,
1279                       OpSize16, AdSize, Requires<[In16BitMode]>;
1280 let Uses = [EAX] in
1281 def MOV32ao32_16 : Ii16 <0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1282                       "mov{l}\t{%eax, $dst|$dst, eax}", [], IIC_MOV_MEM>,
1283                      OpSize32, AdSize, Requires<[In16BitMode]>;
1284 }
1285 }
1286
1287 // These forms all have full 64-bit absolute addresses in their instructions
1288 // and use the movabs mnemonic to indicate this specific form.
1289 let mayLoad = 1 in {
1290 let Defs = [AL] in
1291 def MOV64o8a : RIi64_NOREX<0xA0, RawFrmMemOffs, (outs), (ins offset8:$src),
1292                      "movabs{b}\t{$src, %al|al, $src}", []>,
1293                      Requires<[In64BitMode]>;
1294 let Defs = [AX] in
1295 def MOV64o16a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset16:$src),
1296                      "movabs{w}\t{$src, %ax|ax, $src}", []>, OpSize16,
1297                      Requires<[In64BitMode]>;
1298 let Defs = [EAX] in
1299 def MOV64o32a : RIi64_NOREX<0xA1, RawFrmMemOffs, (outs), (ins offset32:$src),
1300                      "movabs{l}\t{$src, %eax|eax, $src}", []>, OpSize32,
1301                      Requires<[In64BitMode]>;
1302 let Defs = [RAX] in
1303 def MOV64o64a : RIi64<0xA1, RawFrmMemOffs, (outs), (ins offset64:$src),
1304                      "movabs{q}\t{$src, %rax|rax, $src}", []>,
1305                      Requires<[In64BitMode]>;
1306 }
1307
1308 let mayStore = 1 in {
1309 let Uses = [AL] in
1310 def MOV64ao8 : RIi64_NOREX<0xA2, RawFrmMemOffs, (outs offset8:$dst), (ins),
1311                      "movabs{b}\t{%al, $dst|$dst, al}", []>,
1312                      Requires<[In64BitMode]>;
1313 let Uses = [AX] in
1314 def MOV64ao16 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset16:$dst), (ins),
1315                      "movabs{w}\t{%ax, $dst|$dst, ax}", []>, OpSize16,
1316                      Requires<[In64BitMode]>;
1317 let Uses = [EAX] in
1318 def MOV64ao32 : RIi64_NOREX<0xA3, RawFrmMemOffs, (outs offset32:$dst), (ins),
1319                      "movabs{l}\t{%eax, $dst|$dst, eax}", []>, OpSize32,
1320                      Requires<[In64BitMode]>;
1321 let Uses = [RAX] in
1322 def MOV64ao64 : RIi64<0xA3, RawFrmMemOffs, (outs offset64:$dst), (ins),
1323                      "movabs{q}\t{%rax, $dst|$dst, rax}", []>,
1324                      Requires<[In64BitMode]>;
1325 }
1326 } // hasSideEffects = 0
1327
1328 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
1329     SchedRW = [WriteMove] in {
1330 def MOV8rr_REV : I<0x8A, MRMSrcReg, (outs GR8:$dst), (ins GR8:$src),
1331                    "mov{b}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1332 def MOV16rr_REV : I<0x8B, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1333                     "mov{w}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize16;
1334 def MOV32rr_REV : I<0x8B, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1335                     "mov{l}\t{$src, $dst|$dst, $src}", [], IIC_MOV>, OpSize32;
1336 def MOV64rr_REV : RI<0x8B, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1337                      "mov{q}\t{$src, $dst|$dst, $src}", [], IIC_MOV>;
1338 }
1339
1340 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1341 def MOV8rm  : I<0x8A, MRMSrcMem, (outs GR8 :$dst), (ins i8mem :$src),
1342                 "mov{b}\t{$src, $dst|$dst, $src}",
1343                 [(set GR8:$dst, (loadi8 addr:$src))], IIC_MOV_MEM>;
1344 def MOV16rm : I<0x8B, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1345                 "mov{w}\t{$src, $dst|$dst, $src}",
1346                 [(set GR16:$dst, (loadi16 addr:$src))], IIC_MOV_MEM>, OpSize16;
1347 def MOV32rm : I<0x8B, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1348                 "mov{l}\t{$src, $dst|$dst, $src}",
1349                 [(set GR32:$dst, (loadi32 addr:$src))], IIC_MOV_MEM>, OpSize32;
1350 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1351                  "mov{q}\t{$src, $dst|$dst, $src}",
1352                  [(set GR64:$dst, (load addr:$src))], IIC_MOV_MEM>;
1353 }
1354
1355 let SchedRW = [WriteStore] in {
1356 def MOV8mr  : I<0x88, MRMDestMem, (outs), (ins i8mem :$dst, GR8 :$src),
1357                 "mov{b}\t{$src, $dst|$dst, $src}",
1358                 [(store GR8:$src, addr:$dst)], IIC_MOV_MEM>;
1359 def MOV16mr : I<0x89, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1360                 "mov{w}\t{$src, $dst|$dst, $src}",
1361                 [(store GR16:$src, addr:$dst)], IIC_MOV_MEM>, OpSize16;
1362 def MOV32mr : I<0x89, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1363                 "mov{l}\t{$src, $dst|$dst, $src}",
1364                 [(store GR32:$src, addr:$dst)], IIC_MOV_MEM>, OpSize32;
1365 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1366                  "mov{q}\t{$src, $dst|$dst, $src}",
1367                  [(store GR64:$src, addr:$dst)], IIC_MOV_MEM>;
1368 } // SchedRW
1369
1370 // Versions of MOV8rr, MOV8mr, and MOV8rm that use i8mem_NOREX and GR8_NOREX so
1371 // that they can be used for copying and storing h registers, which can't be
1372 // encoded when a REX prefix is present.
1373 let isCodeGenOnly = 1 in {
1374 let hasSideEffects = 0 in
1375 def MOV8rr_NOREX : I<0x88, MRMDestReg,
1376                      (outs GR8_NOREX:$dst), (ins GR8_NOREX:$src),
1377                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [], IIC_MOV>,
1378                    Sched<[WriteMove]>;
1379 let mayStore = 1, hasSideEffects = 0 in
1380 def MOV8mr_NOREX : I<0x88, MRMDestMem,
1381                      (outs), (ins i8mem_NOREX:$dst, GR8_NOREX:$src),
1382                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1383                      IIC_MOV_MEM>, Sched<[WriteStore]>;
1384 let mayLoad = 1, hasSideEffects = 0,
1385     canFoldAsLoad = 1, isReMaterializable = 1 in
1386 def MOV8rm_NOREX : I<0x8A, MRMSrcMem,
1387                      (outs GR8_NOREX:$dst), (ins i8mem_NOREX:$src),
1388                      "mov{b}\t{$src, $dst|$dst, $src}  # NOREX", [],
1389                      IIC_MOV_MEM>, Sched<[WriteLoad]>;
1390 }
1391
1392
1393 // Condition code ops, incl. set if equal/not equal/...
1394 let SchedRW = [WriteALU] in {
1395 let Defs = [EFLAGS], Uses = [AH] in
1396 def SAHF     : I<0x9E, RawFrm, (outs),  (ins), "sahf",
1397                  [(set EFLAGS, (X86sahf AH))], IIC_AHF>;
1398 let Defs = [AH], Uses = [EFLAGS], hasSideEffects = 0 in
1399 def LAHF     : I<0x9F, RawFrm, (outs),  (ins), "lahf", [],
1400                 IIC_AHF>;  // AH = flags
1401 } // SchedRW
1402
1403 //===----------------------------------------------------------------------===//
1404 // Bit tests instructions: BT, BTS, BTR, BTC.
1405
1406 let Defs = [EFLAGS] in {
1407 let SchedRW = [WriteALU] in {
1408 def BT16rr : I<0xA3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1409                "bt{w}\t{$src2, $src1|$src1, $src2}",
1410                [(set EFLAGS, (X86bt GR16:$src1, GR16:$src2))], IIC_BT_RR>,
1411                OpSize16, TB;
1412 def BT32rr : I<0xA3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1413                "bt{l}\t{$src2, $src1|$src1, $src2}",
1414                [(set EFLAGS, (X86bt GR32:$src1, GR32:$src2))], IIC_BT_RR>,
1415                OpSize32, TB;
1416 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1417                "bt{q}\t{$src2, $src1|$src1, $src2}",
1418                [(set EFLAGS, (X86bt GR64:$src1, GR64:$src2))], IIC_BT_RR>, TB;
1419 } // SchedRW
1420
1421 // Unlike with the register+register form, the memory+register form of the
1422 // bt instruction does not ignore the high bits of the index. From ISel's
1423 // perspective, this is pretty bizarre. Make these instructions disassembly
1424 // only for now.
1425
1426 let mayLoad = 1, hasSideEffects = 0, SchedRW = [WriteALULd] in {
1427   def BT16mr : I<0xA3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1428                  "bt{w}\t{$src2, $src1|$src1, $src2}",
1429   //               [(X86bt (loadi16 addr:$src1), GR16:$src2),
1430   //                (implicit EFLAGS)]
1431                  [], IIC_BT_MR
1432                  >, OpSize16, TB, Requires<[FastBTMem]>;
1433   def BT32mr : I<0xA3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1434                  "bt{l}\t{$src2, $src1|$src1, $src2}",
1435   //               [(X86bt (loadi32 addr:$src1), GR32:$src2),
1436   //                (implicit EFLAGS)]
1437                  [], IIC_BT_MR
1438                  >, OpSize32, TB, Requires<[FastBTMem]>;
1439   def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1440                  "bt{q}\t{$src2, $src1|$src1, $src2}",
1441   //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1442   //                (implicit EFLAGS)]
1443                   [], IIC_BT_MR
1444                   >, TB;
1445 }
1446
1447 let SchedRW = [WriteALU] in {
1448 def BT16ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1449                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1450                 [(set EFLAGS, (X86bt GR16:$src1, i16immSExt8:$src2))],
1451                 IIC_BT_RI>, OpSize16, TB;
1452 def BT32ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1453                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1454                 [(set EFLAGS, (X86bt GR32:$src1, i32immSExt8:$src2))],
1455                 IIC_BT_RI>, OpSize32, TB;
1456 def BT64ri8 : RIi8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1457                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1458                 [(set EFLAGS, (X86bt GR64:$src1, i64immSExt8:$src2))],
1459                 IIC_BT_RI>, TB;
1460 } // SchedRW
1461
1462 // Note that these instructions don't need FastBTMem because that
1463 // only applies when the other operand is in a register. When it's
1464 // an immediate, bt is still fast.
1465 let SchedRW = [WriteALU] in {
1466 def BT16mi8 : Ii8<0xBA, MRM4m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1467                 "bt{w}\t{$src2, $src1|$src1, $src2}",
1468                 [(set EFLAGS, (X86bt (loadi16 addr:$src1), i16immSExt8:$src2))
1469                  ], IIC_BT_MI>, OpSize16, TB;
1470 def BT32mi8 : Ii8<0xBA, MRM4m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1471                 "bt{l}\t{$src2, $src1|$src1, $src2}",
1472                 [(set EFLAGS, (X86bt (loadi32 addr:$src1), i32immSExt8:$src2))
1473                  ], IIC_BT_MI>, OpSize32, TB;
1474 def BT64mi8 : RIi8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1475                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1476                 [(set EFLAGS, (X86bt (loadi64 addr:$src1),
1477                                      i64immSExt8:$src2))], IIC_BT_MI>, TB;
1478 } // SchedRW
1479
1480 let hasSideEffects = 0 in {
1481 let SchedRW = [WriteALU] in {
1482 def BTC16rr : I<0xBB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1483                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1484                 OpSize16, TB;
1485 def BTC32rr : I<0xBB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1486                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1487                 OpSize32, TB;
1488 def BTC64rr : RI<0xBB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1489                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1490 } // SchedRW
1491
1492 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1493 def BTC16mr : I<0xBB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1494                 "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1495                 OpSize16, TB;
1496 def BTC32mr : I<0xBB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1497                 "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1498                 OpSize32, TB;
1499 def BTC64mr : RI<0xBB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1500                  "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1501 }
1502
1503 let SchedRW = [WriteALU] in {
1504 def BTC16ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1505                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1506                     OpSize16, TB;
1507 def BTC32ri8 : Ii8<0xBA, MRM7r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1508                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1509                     OpSize32, TB;
1510 def BTC64ri8 : RIi8<0xBA, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1511                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1512 } // SchedRW
1513
1514 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1515 def BTC16mi8 : Ii8<0xBA, MRM7m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1516                     "btc{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1517                     OpSize16, TB;
1518 def BTC32mi8 : Ii8<0xBA, MRM7m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1519                     "btc{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1520                     OpSize32, TB;
1521 def BTC64mi8 : RIi8<0xBA, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1522                     "btc{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1523 }
1524
1525 let SchedRW = [WriteALU] in {
1526 def BTR16rr : I<0xB3, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1527                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1528                 OpSize16, TB;
1529 def BTR32rr : I<0xB3, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1530                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1531                 OpSize32, TB;
1532 def BTR64rr : RI<0xB3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1533                  "btr{q}\t{$src2, $src1|$src1, $src2}", []>, TB;
1534 } // SchedRW
1535
1536 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1537 def BTR16mr : I<0xB3, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1538                 "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1539                 OpSize16, TB;
1540 def BTR32mr : I<0xB3, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1541                 "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1542                 OpSize32, TB;
1543 def BTR64mr : RI<0xB3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1544                  "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1545 }
1546
1547 let SchedRW = [WriteALU] in {
1548 def BTR16ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1549                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1550                     OpSize16, TB;
1551 def BTR32ri8 : Ii8<0xBA, MRM6r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1552                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1553                     OpSize32, TB;
1554 def BTR64ri8 : RIi8<0xBA, MRM6r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1555                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1556 } // SchedRW
1557
1558 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1559 def BTR16mi8 : Ii8<0xBA, MRM6m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1560                     "btr{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1561                     OpSize16, TB;
1562 def BTR32mi8 : Ii8<0xBA, MRM6m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1563                     "btr{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1564                     OpSize32, TB;
1565 def BTR64mi8 : RIi8<0xBA, MRM6m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1566                     "btr{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1567 }
1568
1569 let SchedRW = [WriteALU] in {
1570 def BTS16rr : I<0xAB, MRMDestReg, (outs), (ins GR16:$src1, GR16:$src2),
1571                 "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1572                 OpSize16, TB;
1573 def BTS32rr : I<0xAB, MRMDestReg, (outs), (ins GR32:$src1, GR32:$src2),
1574                 "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>,
1575               OpSize32, TB;
1576 def BTS64rr : RI<0xAB, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1577                "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RR>, TB;
1578 } // SchedRW
1579
1580 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1581 def BTS16mr : I<0xAB, MRMDestMem, (outs), (ins i16mem:$src1, GR16:$src2),
1582               "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1583               OpSize16, TB;
1584 def BTS32mr : I<0xAB, MRMDestMem, (outs), (ins i32mem:$src1, GR32:$src2),
1585               "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>,
1586               OpSize32, TB;
1587 def BTS64mr : RI<0xAB, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1588                  "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MR>, TB;
1589 }
1590
1591 let SchedRW = [WriteALU] in {
1592 def BTS16ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR16:$src1, i16i8imm:$src2),
1593                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1594                     OpSize16, TB;
1595 def BTS32ri8 : Ii8<0xBA, MRM5r, (outs), (ins GR32:$src1, i32i8imm:$src2),
1596                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>,
1597                     OpSize32, TB;
1598 def BTS64ri8 : RIi8<0xBA, MRM5r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1599                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_RI>, TB;
1600 } // SchedRW
1601
1602 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1603 def BTS16mi8 : Ii8<0xBA, MRM5m, (outs), (ins i16mem:$src1, i16i8imm:$src2),
1604                     "bts{w}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1605                     OpSize16, TB;
1606 def BTS32mi8 : Ii8<0xBA, MRM5m, (outs), (ins i32mem:$src1, i32i8imm:$src2),
1607                     "bts{l}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>,
1608                     OpSize32, TB;
1609 def BTS64mi8 : RIi8<0xBA, MRM5m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1610                     "bts{q}\t{$src2, $src1|$src1, $src2}", [], IIC_BTX_MI>, TB;
1611 }
1612 } // hasSideEffects = 0
1613 } // Defs = [EFLAGS]
1614
1615
1616 //===----------------------------------------------------------------------===//
1617 // Atomic support
1618 //
1619
1620 // Atomic swap. These are just normal xchg instructions. But since a memory
1621 // operand is referenced, the atomicity is ensured.
1622 multiclass ATOMIC_SWAP<bits<8> opc8, bits<8> opc, string mnemonic, string frag,
1623                        InstrItinClass itin> {
1624   let Constraints = "$val = $dst", SchedRW = [WriteALULd, WriteRMW] in {
1625     def NAME#8rm  : I<opc8, MRMSrcMem, (outs GR8:$dst),
1626                       (ins GR8:$val, i8mem:$ptr),
1627                       !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
1628                       [(set
1629                          GR8:$dst,
1630                          (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
1631                       itin>;
1632     def NAME#16rm : I<opc, MRMSrcMem, (outs GR16:$dst),
1633                       (ins GR16:$val, i16mem:$ptr),
1634                       !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
1635                       [(set
1636                          GR16:$dst,
1637                          (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
1638                       itin>, OpSize16;
1639     def NAME#32rm : I<opc, MRMSrcMem, (outs GR32:$dst),
1640                       (ins GR32:$val, i32mem:$ptr),
1641                       !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
1642                       [(set
1643                          GR32:$dst,
1644                          (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
1645                       itin>, OpSize32;
1646     def NAME#64rm : RI<opc, MRMSrcMem, (outs GR64:$dst),
1647                        (ins GR64:$val, i64mem:$ptr),
1648                        !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
1649                        [(set
1650                          GR64:$dst,
1651                          (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
1652                        itin>;
1653   }
1654 }
1655
1656 defm XCHG    : ATOMIC_SWAP<0x86, 0x87, "xchg", "atomic_swap", IIC_XCHG_MEM>;
1657
1658 // Swap between registers.
1659 let SchedRW = [WriteALU] in {
1660 let Constraints = "$val = $dst" in {
1661 def XCHG8rr : I<0x86, MRMSrcReg, (outs GR8:$dst), (ins GR8:$val, GR8:$src),
1662                 "xchg{b}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1663 def XCHG16rr : I<0x87, MRMSrcReg, (outs GR16:$dst), (ins GR16:$val, GR16:$src),
1664                  "xchg{w}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1665                  OpSize16;
1666 def XCHG32rr : I<0x87, MRMSrcReg, (outs GR32:$dst), (ins GR32:$val, GR32:$src),
1667                  "xchg{l}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>,
1668                  OpSize32;
1669 def XCHG64rr : RI<0x87, MRMSrcReg, (outs GR64:$dst), (ins GR64:$val,GR64:$src),
1670                   "xchg{q}\t{$val, $src|$src, $val}", [], IIC_XCHG_REG>;
1671 }
1672
1673 // Swap between EAX and other registers.
1674 let Uses = [AX], Defs = [AX] in
1675 def XCHG16ar : I<0x90, AddRegFrm, (outs), (ins GR16:$src),
1676                   "xchg{w}\t{$src, %ax|ax, $src}", [], IIC_XCHG_REG>, OpSize16;
1677 let Uses = [EAX], Defs = [EAX] in
1678 def XCHG32ar : I<0x90, AddRegFrm, (outs), (ins GR32:$src),
1679                   "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1680                   OpSize32, Requires<[Not64BitMode]>;
1681 let Uses = [EAX], Defs = [EAX] in
1682 // Uses GR32_NOAX in 64-bit mode to prevent encoding using the 0x90 NOP encoding.
1683 // xchg %eax, %eax needs to clear upper 32-bits of RAX so is not a NOP.
1684 def XCHG32ar64 : I<0x90, AddRegFrm, (outs), (ins GR32_NOAX:$src),
1685                    "xchg{l}\t{$src, %eax|eax, $src}", [], IIC_XCHG_REG>,
1686                    OpSize32, Requires<[In64BitMode]>;
1687 let Uses = [RAX], Defs = [RAX] in
1688 def XCHG64ar : RI<0x90, AddRegFrm, (outs), (ins GR64:$src),
1689                   "xchg{q}\t{$src, %rax|rax, $src}", [], IIC_XCHG_REG>;
1690 } // SchedRW
1691
1692 let SchedRW = [WriteALU] in {
1693 def XADD8rr : I<0xC0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1694                 "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1695 def XADD16rr : I<0xC1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1696                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1697                  OpSize16;
1698 def XADD32rr  : I<0xC1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1699                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB,
1700                  OpSize32;
1701 def XADD64rr  : RI<0xC1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1702                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_REG>, TB;
1703 } // SchedRW
1704
1705 let mayLoad = 1, mayStore = 1, SchedRW = [WriteALULd, WriteRMW] in {
1706 def XADD8rm   : I<0xC0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1707                  "xadd{b}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1708 def XADD16rm  : I<0xC1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1709                  "xadd{w}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1710                  OpSize16;
1711 def XADD32rm  : I<0xC1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1712                  "xadd{l}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB,
1713                  OpSize32;
1714 def XADD64rm  : RI<0xC1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1715                    "xadd{q}\t{$src, $dst|$dst, $src}", [], IIC_XADD_MEM>, TB;
1716
1717 }
1718
1719 let SchedRW = [WriteALU] in {
1720 def CMPXCHG8rr : I<0xB0, MRMDestReg, (outs GR8:$dst), (ins GR8:$src),
1721                    "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1722                    IIC_CMPXCHG_REG8>, TB;
1723 def CMPXCHG16rr : I<0xB1, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1724                     "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1725                     IIC_CMPXCHG_REG>, TB, OpSize16;
1726 def CMPXCHG32rr  : I<0xB1, MRMDestReg, (outs GR32:$dst), (ins GR32:$src),
1727                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1728                      IIC_CMPXCHG_REG>, TB, OpSize32;
1729 def CMPXCHG64rr  : RI<0xB1, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
1730                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1731                       IIC_CMPXCHG_REG>, TB;
1732 } // SchedRW
1733
1734 let SchedRW = [WriteALULd, WriteRMW] in {
1735 let mayLoad = 1, mayStore = 1 in {
1736 def CMPXCHG8rm   : I<0xB0, MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src),
1737                      "cmpxchg{b}\t{$src, $dst|$dst, $src}", [],
1738                      IIC_CMPXCHG_MEM8>, TB;
1739 def CMPXCHG16rm  : I<0xB1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1740                      "cmpxchg{w}\t{$src, $dst|$dst, $src}", [],
1741                      IIC_CMPXCHG_MEM>, TB, OpSize16;
1742 def CMPXCHG32rm  : I<0xB1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1743                      "cmpxchg{l}\t{$src, $dst|$dst, $src}", [],
1744                      IIC_CMPXCHG_MEM>, TB, OpSize32;
1745 def CMPXCHG64rm  : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1746                       "cmpxchg{q}\t{$src, $dst|$dst, $src}", [],
1747                       IIC_CMPXCHG_MEM>, TB;
1748 }
1749
1750 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX] in
1751 def CMPXCHG8B : I<0xC7, MRM1m, (outs), (ins i64mem:$dst),
1752                   "cmpxchg8b\t$dst", [], IIC_CMPXCHG_8B>, TB;
1753
1754 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX] in
1755 def CMPXCHG16B : RI<0xC7, MRM1m, (outs), (ins i128mem:$dst),
1756                     "cmpxchg16b\t$dst", [], IIC_CMPXCHG_16B>,
1757                     TB, Requires<[HasCmpxchg16b]>;
1758 } // SchedRW
1759
1760
1761 // Lock instruction prefix
1762 def LOCK_PREFIX : I<0xF0, RawFrm, (outs),  (ins), "lock", []>;
1763
1764 // Rex64 instruction prefix
1765 def REX64_PREFIX : I<0x48, RawFrm, (outs),  (ins), "rex64", []>,
1766                      Requires<[In64BitMode]>;
1767
1768 // Data16 instruction prefix
1769 def DATA16_PREFIX : I<0x66, RawFrm, (outs),  (ins), "data16", []>;
1770
1771 // Repeat string operation instruction prefixes
1772 // These uses the DF flag in the EFLAGS register to inc or dec ECX
1773 let Defs = [ECX], Uses = [ECX,EFLAGS] in {
1774 // Repeat (used with INS, OUTS, MOVS, LODS and STOS)
1775 def REP_PREFIX : I<0xF3, RawFrm, (outs),  (ins), "rep", []>;
1776 // Repeat while not equal (used with CMPS and SCAS)
1777 def REPNE_PREFIX : I<0xF2, RawFrm, (outs),  (ins), "repne", []>;
1778 }
1779
1780
1781 // String manipulation instructions
1782 let SchedRW = [WriteMicrocoded] in {
1783 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1784 let Defs = [AL,ESI], Uses = [ESI,EFLAGS] in
1785 def LODSB : I<0xAC, RawFrmSrc, (outs), (ins srcidx8:$src),
1786               "lodsb\t{$src, %al|al, $src}", [], IIC_LODS>;
1787 let Defs = [AX,ESI], Uses = [ESI,EFLAGS] in
1788 def LODSW : I<0xAD, RawFrmSrc, (outs), (ins srcidx16:$src),
1789               "lodsw\t{$src, %ax|ax, $src}", [], IIC_LODS>, OpSize16;
1790 let Defs = [EAX,ESI], Uses = [ESI,EFLAGS] in
1791 def LODSL : I<0xAD, RawFrmSrc, (outs), (ins srcidx32:$src),
1792               "lods{l|d}\t{$src, %eax|eax, $src}", [], IIC_LODS>, OpSize32;
1793 let Defs = [RAX,ESI], Uses = [ESI,EFLAGS] in
1794 def LODSQ : RI<0xAD, RawFrmSrc, (outs), (ins srcidx64:$src),
1795                "lodsq\t{$src, %rax|rax, $src}", [], IIC_LODS>;
1796 }
1797
1798 let SchedRW = [WriteSystem] in {
1799 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1800 let Defs = [ESI], Uses = [DX,ESI,EFLAGS] in {
1801 def OUTSB : I<0x6E, RawFrmSrc, (outs), (ins srcidx8:$src),
1802              "outsb\t{$src, %dx|dx, $src}", [], IIC_OUTS>;
1803 def OUTSW : I<0x6F, RawFrmSrc, (outs), (ins srcidx16:$src),
1804               "outsw\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize16;
1805 def OUTSL : I<0x6F, RawFrmSrc, (outs), (ins srcidx32:$src),
1806               "outs{l|d}\t{$src, %dx|dx, $src}", [], IIC_OUTS>, OpSize32;
1807 }
1808
1809 // These uses the DF flag in the EFLAGS register to inc or dec EDI and ESI
1810 let Defs = [EDI], Uses = [DX,EDI,EFLAGS] in {
1811 def INSB : I<0x6C, RawFrmDst, (outs dstidx8:$dst), (ins),
1812              "insb\t{%dx, $dst|$dst, dx}", [], IIC_INS>;
1813 def INSW : I<0x6D, RawFrmDst, (outs dstidx16:$dst), (ins),
1814              "insw\t{%dx, $dst|$dst, dx}", [], IIC_INS>,  OpSize16;
1815 def INSL : I<0x6D, RawFrmDst, (outs dstidx32:$dst), (ins),
1816              "ins{l|d}\t{%dx, $dst|$dst, dx}", [], IIC_INS>, OpSize32;
1817 }
1818 }
1819
1820 // Flag instructions
1821 let SchedRW = [WriteALU] in {
1822 def CLC : I<0xF8, RawFrm, (outs), (ins), "clc", [], IIC_CLC>;
1823 def STC : I<0xF9, RawFrm, (outs), (ins), "stc", [], IIC_STC>;
1824 def CLI : I<0xFA, RawFrm, (outs), (ins), "cli", [], IIC_CLI>;
1825 def STI : I<0xFB, RawFrm, (outs), (ins), "sti", [], IIC_STI>;
1826 def CLD : I<0xFC, RawFrm, (outs), (ins), "cld", [], IIC_CLD>;
1827 def STD : I<0xFD, RawFrm, (outs), (ins), "std", [], IIC_STD>;
1828 def CMC : I<0xF5, RawFrm, (outs), (ins), "cmc", [], IIC_CMC>;
1829
1830 def CLTS : I<0x06, RawFrm, (outs), (ins), "clts", [], IIC_CLTS>, TB;
1831 }
1832
1833 // Table lookup instructions
1834 def XLAT : I<0xD7, RawFrm, (outs), (ins), "xlatb", [], IIC_XLAT>,
1835            Sched<[WriteLoad]>;
1836
1837 let SchedRW = [WriteMicrocoded] in {
1838 // ASCII Adjust After Addition
1839 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1840 def AAA : I<0x37, RawFrm, (outs), (ins), "aaa", [], IIC_AAA>,
1841             Requires<[Not64BitMode]>;
1842
1843 // ASCII Adjust AX Before Division
1844 // sets AL, AH and EFLAGS and uses AL and AH
1845 def AAD8i8 : Ii8<0xD5, RawFrm, (outs), (ins i8imm:$src),
1846                  "aad\t$src", [], IIC_AAD>, Requires<[Not64BitMode]>;
1847
1848 // ASCII Adjust AX After Multiply
1849 // sets AL, AH and EFLAGS and uses AL
1850 def AAM8i8 : Ii8<0xD4, RawFrm, (outs), (ins i8imm:$src),
1851                  "aam\t$src", [], IIC_AAM>, Requires<[Not64BitMode]>;
1852
1853 // ASCII Adjust AL After Subtraction - sets
1854 // sets AL, AH and CF and AF of EFLAGS and uses AL and AF of EFLAGS
1855 def AAS : I<0x3F, RawFrm, (outs), (ins), "aas", [], IIC_AAS>,
1856             Requires<[Not64BitMode]>;
1857
1858 // Decimal Adjust AL after Addition
1859 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1860 def DAA : I<0x27, RawFrm, (outs), (ins), "daa", [], IIC_DAA>,
1861             Requires<[Not64BitMode]>;
1862
1863 // Decimal Adjust AL after Subtraction
1864 // sets AL, CF and AF of EFLAGS and uses AL, CF and AF of EFLAGS
1865 def DAS : I<0x2F, RawFrm, (outs), (ins), "das", [], IIC_DAS>,
1866             Requires<[Not64BitMode]>;
1867 } // SchedRW
1868
1869 let SchedRW = [WriteSystem] in {
1870 // Check Array Index Against Bounds
1871 def BOUNDS16rm : I<0x62, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1872                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize16,
1873                    Requires<[Not64BitMode]>;
1874 def BOUNDS32rm : I<0x62, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1875                    "bound\t{$src, $dst|$dst, $src}", [], IIC_BOUND>, OpSize32,
1876                    Requires<[Not64BitMode]>;
1877
1878 // Adjust RPL Field of Segment Selector
1879 def ARPL16rr : I<0x63, MRMDestReg, (outs GR16:$dst), (ins GR16:$src),
1880                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_REG>,
1881                  Requires<[Not64BitMode]>;
1882 def ARPL16mr : I<0x63, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1883                  "arpl\t{$src, $dst|$dst, $src}", [], IIC_ARPL_MEM>,
1884                  Requires<[Not64BitMode]>;
1885 } // SchedRW
1886
1887 //===----------------------------------------------------------------------===//
1888 // MOVBE Instructions
1889 //
1890 let Predicates = [HasMOVBE] in {
1891   let SchedRW = [WriteALULd] in {
1892   def MOVBE16rm : I<0xF0, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1893                     "movbe{w}\t{$src, $dst|$dst, $src}",
1894                     [(set GR16:$dst, (bswap (loadi16 addr:$src)))], IIC_MOVBE>,
1895                     OpSize16, T8PS;
1896   def MOVBE32rm : I<0xF0, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1897                     "movbe{l}\t{$src, $dst|$dst, $src}",
1898                     [(set GR32:$dst, (bswap (loadi32 addr:$src)))], IIC_MOVBE>,
1899                     OpSize32, T8PS;
1900   def MOVBE64rm : RI<0xF0, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1901                      "movbe{q}\t{$src, $dst|$dst, $src}",
1902                      [(set GR64:$dst, (bswap (loadi64 addr:$src)))], IIC_MOVBE>,
1903                      T8PS;
1904   }
1905   let SchedRW = [WriteStore] in {
1906   def MOVBE16mr : I<0xF1, MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src),
1907                     "movbe{w}\t{$src, $dst|$dst, $src}",
1908                     [(store (bswap GR16:$src), addr:$dst)], IIC_MOVBE>,
1909                     OpSize16, T8PS;
1910   def MOVBE32mr : I<0xF1, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1911                     "movbe{l}\t{$src, $dst|$dst, $src}",
1912                     [(store (bswap GR32:$src), addr:$dst)], IIC_MOVBE>,
1913                     OpSize32, T8PS;
1914   def MOVBE64mr : RI<0xF1, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1915                      "movbe{q}\t{$src, $dst|$dst, $src}",
1916                      [(store (bswap GR64:$src), addr:$dst)], IIC_MOVBE>,
1917                      T8PS;
1918   }
1919 }
1920
1921 //===----------------------------------------------------------------------===//
1922 // RDRAND Instruction
1923 //
1924 let Predicates = [HasRDRAND], Defs = [EFLAGS] in {
1925   def RDRAND16r : I<0xC7, MRM6r, (outs GR16:$dst), (ins),
1926                     "rdrand{w}\t$dst",
1927                     [(set GR16:$dst, EFLAGS, (X86rdrand))]>, OpSize16, TB;
1928   def RDRAND32r : I<0xC7, MRM6r, (outs GR32:$dst), (ins),
1929                     "rdrand{l}\t$dst",
1930                     [(set GR32:$dst, EFLAGS, (X86rdrand))]>, OpSize32, TB;
1931   def RDRAND64r : RI<0xC7, MRM6r, (outs GR64:$dst), (ins),
1932                      "rdrand{q}\t$dst",
1933                      [(set GR64:$dst, EFLAGS, (X86rdrand))]>, TB;
1934 }
1935
1936 //===----------------------------------------------------------------------===//
1937 // RDSEED Instruction
1938 //
1939 let Predicates = [HasRDSEED], Defs = [EFLAGS] in {
1940   def RDSEED16r : I<0xC7, MRM7r, (outs GR16:$dst), (ins),
1941                     "rdseed{w}\t$dst",
1942                     [(set GR16:$dst, EFLAGS, (X86rdseed))]>, OpSize16, TB;
1943   def RDSEED32r : I<0xC7, MRM7r, (outs GR32:$dst), (ins),
1944                     "rdseed{l}\t$dst",
1945                     [(set GR32:$dst, EFLAGS, (X86rdseed))]>, OpSize32, TB;
1946   def RDSEED64r : RI<0xC7, MRM7r, (outs GR64:$dst), (ins),
1947                      "rdseed{q}\t$dst",
1948                      [(set GR64:$dst, EFLAGS, (X86rdseed))]>, TB;
1949 }
1950
1951 //===----------------------------------------------------------------------===//
1952 // LZCNT Instruction
1953 //
1954 let Predicates = [HasLZCNT], Defs = [EFLAGS] in {
1955   def LZCNT16rr : I<0xBD, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
1956                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1957                     [(set GR16:$dst, (ctlz GR16:$src)), (implicit EFLAGS)]>, XS,
1958                     OpSize16;
1959   def LZCNT16rm : I<0xBD, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
1960                     "lzcnt{w}\t{$src, $dst|$dst, $src}",
1961                     [(set GR16:$dst, (ctlz (loadi16 addr:$src))),
1962                      (implicit EFLAGS)]>, XS, OpSize16;
1963
1964   def LZCNT32rr : I<0xBD, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
1965                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1966                     [(set GR32:$dst, (ctlz GR32:$src)), (implicit EFLAGS)]>, XS,
1967                     OpSize32;
1968   def LZCNT32rm : I<0xBD, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
1969                     "lzcnt{l}\t{$src, $dst|$dst, $src}",
1970                     [(set GR32:$dst, (ctlz (loadi32 addr:$src))),
1971                      (implicit EFLAGS)]>, XS, OpSize32;
1972
1973   def LZCNT64rr : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
1974                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1975                      [(set GR64:$dst, (ctlz GR64:$src)), (implicit EFLAGS)]>,
1976                      XS;
1977   def LZCNT64rm : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1978                      "lzcnt{q}\t{$src, $dst|$dst, $src}",
1979                      [(set GR64:$dst, (ctlz (loadi64 addr:$src))),
1980                       (implicit EFLAGS)]>, XS;
1981 }
1982
1983 let Predicates = [HasLZCNT] in {
1984   def : Pat<(X86cmov (ctlz GR16:$src), (i16 16), (X86_COND_E),
1985               (X86cmp GR16:$src, (i16 0))),
1986             (LZCNT16rr GR16:$src)>;
1987   def : Pat<(X86cmov (ctlz GR32:$src), (i32 32), (X86_COND_E),
1988               (X86cmp GR32:$src, (i32 0))),
1989             (LZCNT32rr GR32:$src)>;
1990   def : Pat<(X86cmov (ctlz GR64:$src), (i64 64), (X86_COND_E),
1991               (X86cmp GR64:$src, (i64 0))),
1992             (LZCNT64rr GR64:$src)>;
1993   def : Pat<(X86cmov (i16 16), (ctlz GR16:$src), (X86_COND_E),
1994               (X86cmp GR16:$src, (i16 0))),
1995             (LZCNT16rr GR16:$src)>;
1996   def : Pat<(X86cmov (i32 32), (ctlz GR32:$src), (X86_COND_E),
1997               (X86cmp GR32:$src, (i32 0))),
1998             (LZCNT32rr GR32:$src)>;
1999   def : Pat<(X86cmov (i64 64), (ctlz GR64:$src), (X86_COND_E),
2000               (X86cmp GR64:$src, (i64 0))),
2001             (LZCNT64rr GR64:$src)>;
2002
2003   def : Pat<(X86cmov (ctlz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2004               (X86cmp (loadi16 addr:$src), (i16 0))),
2005             (LZCNT16rm addr:$src)>;
2006   def : Pat<(X86cmov (ctlz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2007               (X86cmp (loadi32 addr:$src), (i32 0))),
2008             (LZCNT32rm addr:$src)>;
2009   def : Pat<(X86cmov (ctlz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2010               (X86cmp (loadi64 addr:$src), (i64 0))),
2011             (LZCNT64rm addr:$src)>;
2012   def : Pat<(X86cmov (i16 16), (ctlz (loadi16 addr:$src)), (X86_COND_E),
2013               (X86cmp (loadi16 addr:$src), (i16 0))),
2014             (LZCNT16rm addr:$src)>;
2015   def : Pat<(X86cmov (i32 32), (ctlz (loadi32 addr:$src)), (X86_COND_E),
2016               (X86cmp (loadi32 addr:$src), (i32 0))),
2017             (LZCNT32rm addr:$src)>;
2018   def : Pat<(X86cmov (i64 64), (ctlz (loadi64 addr:$src)), (X86_COND_E),
2019               (X86cmp (loadi64 addr:$src), (i64 0))),
2020             (LZCNT64rm addr:$src)>;
2021 }
2022
2023 //===----------------------------------------------------------------------===//
2024 // BMI Instructions
2025 //
2026 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2027   def TZCNT16rr : I<0xBC, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
2028                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2029                     [(set GR16:$dst, (cttz GR16:$src)), (implicit EFLAGS)]>, XS,
2030                     OpSize16;
2031   def TZCNT16rm : I<0xBC, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
2032                     "tzcnt{w}\t{$src, $dst|$dst, $src}",
2033                     [(set GR16:$dst, (cttz (loadi16 addr:$src))),
2034                      (implicit EFLAGS)]>, XS, OpSize16;
2035
2036   def TZCNT32rr : I<0xBC, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
2037                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2038                     [(set GR32:$dst, (cttz GR32:$src)), (implicit EFLAGS)]>, XS,
2039                     OpSize32;
2040   def TZCNT32rm : I<0xBC, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
2041                     "tzcnt{l}\t{$src, $dst|$dst, $src}",
2042                     [(set GR32:$dst, (cttz (loadi32 addr:$src))),
2043                      (implicit EFLAGS)]>, XS, OpSize32;
2044
2045   def TZCNT64rr : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
2046                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2047                      [(set GR64:$dst, (cttz GR64:$src)), (implicit EFLAGS)]>,
2048                      XS;
2049   def TZCNT64rm : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
2050                      "tzcnt{q}\t{$src, $dst|$dst, $src}",
2051                      [(set GR64:$dst, (cttz (loadi64 addr:$src))),
2052                       (implicit EFLAGS)]>, XS;
2053 }
2054
2055 multiclass bmi_bls<string mnemonic, Format RegMRM, Format MemMRM,
2056                   RegisterClass RC, X86MemOperand x86memop> {
2057 let hasSideEffects = 0 in {
2058   def rr : I<0xF3, RegMRM, (outs RC:$dst), (ins RC:$src),
2059              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2060              []>, T8PS, VEX_4V;
2061   let mayLoad = 1 in
2062   def rm : I<0xF3, MemMRM, (outs RC:$dst), (ins x86memop:$src),
2063              !strconcat(mnemonic, "\t{$src, $dst|$dst, $src}"),
2064              []>, T8PS, VEX_4V;
2065 }
2066 }
2067
2068 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2069   defm BLSR32 : bmi_bls<"blsr{l}", MRM1r, MRM1m, GR32, i32mem>;
2070   defm BLSR64 : bmi_bls<"blsr{q}", MRM1r, MRM1m, GR64, i64mem>, VEX_W;
2071   defm BLSMSK32 : bmi_bls<"blsmsk{l}", MRM2r, MRM2m, GR32, i32mem>;
2072   defm BLSMSK64 : bmi_bls<"blsmsk{q}", MRM2r, MRM2m, GR64, i64mem>, VEX_W;
2073   defm BLSI32 : bmi_bls<"blsi{l}", MRM3r, MRM3m, GR32, i32mem>;
2074   defm BLSI64 : bmi_bls<"blsi{q}", MRM3r, MRM3m, GR64, i64mem>, VEX_W;
2075 }
2076
2077 //===----------------------------------------------------------------------===//
2078 // Pattern fragments to auto generate BMI instructions.
2079 //===----------------------------------------------------------------------===//
2080
2081 let Predicates = [HasBMI] in {
2082   // FIXME: patterns for the load versions are not implemented
2083   def : Pat<(and GR32:$src, (add GR32:$src, -1)),
2084             (BLSR32rr GR32:$src)>;
2085   def : Pat<(and GR64:$src, (add GR64:$src, -1)),
2086             (BLSR64rr GR64:$src)>;
2087
2088   def : Pat<(xor GR32:$src, (add GR32:$src, -1)),
2089             (BLSMSK32rr GR32:$src)>;
2090   def : Pat<(xor GR64:$src, (add GR64:$src, -1)),
2091             (BLSMSK64rr GR64:$src)>;
2092
2093   def : Pat<(and GR32:$src, (ineg GR32:$src)),
2094             (BLSI32rr GR32:$src)>;
2095   def : Pat<(and GR64:$src, (ineg GR64:$src)),
2096             (BLSI64rr GR64:$src)>;
2097 }
2098
2099 let Predicates = [HasBMI] in {
2100   def : Pat<(X86cmov (cttz GR16:$src), (i16 16), (X86_COND_E),
2101               (X86cmp GR16:$src, (i16 0))),
2102             (TZCNT16rr GR16:$src)>;
2103   def : Pat<(X86cmov (cttz GR32:$src), (i32 32), (X86_COND_E),
2104               (X86cmp GR32:$src, (i32 0))),
2105             (TZCNT32rr GR32:$src)>;
2106   def : Pat<(X86cmov (cttz GR64:$src), (i64 64), (X86_COND_E),
2107               (X86cmp GR64:$src, (i64 0))),
2108             (TZCNT64rr GR64:$src)>;
2109   def : Pat<(X86cmov (i16 16), (cttz GR16:$src), (X86_COND_E),
2110               (X86cmp GR16:$src, (i16 0))),
2111             (TZCNT16rr GR16:$src)>;
2112   def : Pat<(X86cmov (i32 32), (cttz GR32:$src), (X86_COND_E),
2113               (X86cmp GR32:$src, (i32 0))),
2114             (TZCNT32rr GR32:$src)>;
2115   def : Pat<(X86cmov (i64 64), (cttz GR64:$src), (X86_COND_E),
2116               (X86cmp GR64:$src, (i64 0))),
2117             (TZCNT64rr GR64:$src)>;
2118
2119   def : Pat<(X86cmov (cttz (loadi16 addr:$src)), (i16 16), (X86_COND_E),
2120               (X86cmp (loadi16 addr:$src), (i16 0))),
2121             (TZCNT16rm addr:$src)>;
2122   def : Pat<(X86cmov (cttz (loadi32 addr:$src)), (i32 32), (X86_COND_E),
2123               (X86cmp (loadi32 addr:$src), (i32 0))),
2124             (TZCNT32rm addr:$src)>;
2125   def : Pat<(X86cmov (cttz (loadi64 addr:$src)), (i64 64), (X86_COND_E),
2126               (X86cmp (loadi64 addr:$src), (i64 0))),
2127             (TZCNT64rm addr:$src)>;
2128   def : Pat<(X86cmov (i16 16), (cttz (loadi16 addr:$src)), (X86_COND_E),
2129               (X86cmp (loadi16 addr:$src), (i16 0))),
2130             (TZCNT16rm addr:$src)>;
2131   def : Pat<(X86cmov (i32 32), (cttz (loadi32 addr:$src)), (X86_COND_E),
2132               (X86cmp (loadi32 addr:$src), (i32 0))),
2133             (TZCNT32rm addr:$src)>;
2134   def : Pat<(X86cmov (i64 64), (cttz (loadi64 addr:$src)), (X86_COND_E),
2135               (X86cmp (loadi64 addr:$src), (i64 0))),
2136             (TZCNT64rm addr:$src)>;
2137 }
2138
2139
2140 multiclass bmi_bextr_bzhi<bits<8> opc, string mnemonic, RegisterClass RC,
2141                           X86MemOperand x86memop, Intrinsic Int,
2142                           PatFrag ld_frag> {
2143   def rr : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2144              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2145              [(set RC:$dst, (Int RC:$src1, RC:$src2)), (implicit EFLAGS)]>,
2146              T8PS, VEX_4VOp3;
2147   def rm : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1, RC:$src2),
2148              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2149              [(set RC:$dst, (Int (ld_frag addr:$src1), RC:$src2)),
2150               (implicit EFLAGS)]>, T8PS, VEX_4VOp3;
2151 }
2152
2153 let Predicates = [HasBMI], Defs = [EFLAGS] in {
2154   defm BEXTR32 : bmi_bextr_bzhi<0xF7, "bextr{l}", GR32, i32mem,
2155                                 int_x86_bmi_bextr_32, loadi32>;
2156   defm BEXTR64 : bmi_bextr_bzhi<0xF7, "bextr{q}", GR64, i64mem,
2157                                 int_x86_bmi_bextr_64, loadi64>, VEX_W;
2158 }
2159
2160 let Predicates = [HasBMI2], Defs = [EFLAGS] in {
2161   defm BZHI32 : bmi_bextr_bzhi<0xF5, "bzhi{l}", GR32, i32mem,
2162                                int_x86_bmi_bzhi_32, loadi32>;
2163   defm BZHI64 : bmi_bextr_bzhi<0xF5, "bzhi{q}", GR64, i64mem,
2164                                int_x86_bmi_bzhi_64, loadi64>, VEX_W;
2165 }
2166
2167
2168 def CountTrailingOnes : SDNodeXForm<imm, [{
2169   // Count the trailing ones in the immediate.
2170   return getI8Imm(CountTrailingOnes_64(N->getZExtValue()));
2171 }]>;
2172
2173 def BZHIMask : ImmLeaf<i64, [{
2174   return isMask_64(Imm) && (CountTrailingOnes_64(Imm) > 32);
2175 }]>;
2176
2177 let Predicates = [HasBMI2] in {
2178   def : Pat<(and GR64:$src, BZHIMask:$mask),
2179             (BZHI64rr GR64:$src,
2180               (INSERT_SUBREG (i64 (IMPLICIT_DEF)),
2181                              (MOV8ri (CountTrailingOnes imm:$mask)), sub_8bit))>;
2182
2183   def : Pat<(and GR32:$src, (add (shl 1, GR8:$lz), -1)),
2184             (BZHI32rr GR32:$src,
2185               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2186
2187   def : Pat<(and (loadi32 addr:$src), (add (shl 1, GR8:$lz), -1)),
2188             (BZHI32rm addr:$src,
2189               (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2190
2191   def : Pat<(and GR64:$src, (add (shl 1, GR8:$lz), -1)),
2192             (BZHI64rr GR64:$src,
2193               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2194
2195   def : Pat<(and (loadi64 addr:$src), (add (shl 1, GR8:$lz), -1)),
2196             (BZHI64rm addr:$src,
2197               (INSERT_SUBREG (i64 (IMPLICIT_DEF)), GR8:$lz, sub_8bit))>;
2198 } // HasBMI2
2199
2200 let Predicates = [HasBMI] in {
2201   def : Pat<(X86bextr GR32:$src1, GR32:$src2),
2202             (BEXTR32rr GR32:$src1, GR32:$src2)>;
2203   def : Pat<(X86bextr (loadi32 addr:$src1), GR32:$src2),
2204             (BEXTR32rm addr:$src1, GR32:$src2)>;
2205   def : Pat<(X86bextr GR64:$src1, GR64:$src2),
2206             (BEXTR64rr GR64:$src1, GR64:$src2)>;
2207   def : Pat<(X86bextr (loadi64 addr:$src1), GR64:$src2),
2208             (BEXTR64rm addr:$src1, GR64:$src2)>;
2209 } // HasBMI
2210
2211 multiclass bmi_pdep_pext<string mnemonic, RegisterClass RC,
2212                          X86MemOperand x86memop, Intrinsic Int,
2213                          PatFrag ld_frag> {
2214   def rr : I<0xF5, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
2215              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2216              [(set RC:$dst, (Int RC:$src1, RC:$src2))]>,
2217              VEX_4V;
2218   def rm : I<0xF5, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2219              !strconcat(mnemonic, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2220              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))]>, VEX_4V;
2221 }
2222
2223 let Predicates = [HasBMI2] in {
2224   defm PDEP32 : bmi_pdep_pext<"pdep{l}", GR32, i32mem,
2225                                int_x86_bmi_pdep_32, loadi32>, T8XD;
2226   defm PDEP64 : bmi_pdep_pext<"pdep{q}", GR64, i64mem,
2227                                int_x86_bmi_pdep_64, loadi64>, T8XD, VEX_W;
2228   defm PEXT32 : bmi_pdep_pext<"pext{l}", GR32, i32mem,
2229                                int_x86_bmi_pext_32, loadi32>, T8XS;
2230   defm PEXT64 : bmi_pdep_pext<"pext{q}", GR64, i64mem,
2231                                int_x86_bmi_pext_64, loadi64>, T8XS, VEX_W;
2232 }
2233
2234 //===----------------------------------------------------------------------===//
2235 // TBM Instructions
2236 //
2237 let Predicates = [HasTBM], Defs = [EFLAGS] in {
2238
2239 multiclass tbm_ternary_imm_intr<bits<8> opc, RegisterClass RC, string OpcodeStr,
2240                                 X86MemOperand x86memop, PatFrag ld_frag,
2241                                 Intrinsic Int, Operand immtype,
2242                                 SDPatternOperator immoperator> {
2243   def ri : Ii32<opc,  MRMSrcReg, (outs RC:$dst), (ins RC:$src1, immtype:$cntl),
2244                 !strconcat(OpcodeStr,
2245                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2246                 [(set RC:$dst, (Int RC:$src1, immoperator:$cntl))]>,
2247            XOP, XOPA;
2248   def mi : Ii32<opc,  MRMSrcMem, (outs RC:$dst),
2249                 (ins x86memop:$src1, immtype:$cntl),
2250                 !strconcat(OpcodeStr,
2251                            "\t{$cntl, $src1, $dst|$dst, $src1, $cntl}"),
2252                 [(set RC:$dst, (Int (ld_frag addr:$src1), immoperator:$cntl))]>,
2253            XOP, XOPA;
2254 }
2255
2256 defm BEXTRI32 : tbm_ternary_imm_intr<0x10, GR32, "bextr", i32mem, loadi32,
2257                                      int_x86_tbm_bextri_u32, i32imm, imm>;
2258 let ImmT = Imm32S in
2259 defm BEXTRI64 : tbm_ternary_imm_intr<0x10, GR64, "bextr", i64mem, loadi64,
2260                                      int_x86_tbm_bextri_u64, i64i32imm,
2261                                      i64immSExt32>, VEX_W;
2262
2263 multiclass tbm_binary_rm<bits<8> opc, Format FormReg, Format FormMem,
2264                          RegisterClass RC, string OpcodeStr,
2265                          X86MemOperand x86memop, PatFrag ld_frag> {
2266 let hasSideEffects = 0 in {
2267   def rr : I<opc,  FormReg, (outs RC:$dst), (ins RC:$src),
2268              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2269              []>, XOP_4V, XOP9;
2270   let mayLoad = 1 in
2271   def rm : I<opc,  FormMem, (outs RC:$dst), (ins x86memop:$src),
2272              !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
2273              []>, XOP_4V, XOP9;
2274 }
2275 }
2276
2277 multiclass tbm_binary_intr<bits<8> opc, string OpcodeStr,
2278                            Format FormReg, Format FormMem> {
2279   defm NAME#32 : tbm_binary_rm<opc, FormReg, FormMem, GR32, OpcodeStr, i32mem,
2280                                loadi32>;
2281   defm NAME#64 : tbm_binary_rm<opc, FormReg, FormMem, GR64, OpcodeStr, i64mem,
2282                                loadi64>, VEX_W;
2283 }
2284
2285 defm BLCFILL : tbm_binary_intr<0x01, "blcfill", MRM1r, MRM1m>;
2286 defm BLCI    : tbm_binary_intr<0x02, "blci", MRM6r, MRM6m>;
2287 defm BLCIC   : tbm_binary_intr<0x01, "blcic", MRM5r, MRM5m>;
2288 defm BLCMSK  : tbm_binary_intr<0x02, "blcmsk", MRM1r, MRM1m>;
2289 defm BLCS    : tbm_binary_intr<0x01, "blcs", MRM3r, MRM3m>;
2290 defm BLSFILL : tbm_binary_intr<0x01, "blsfill", MRM2r, MRM2m>;
2291 defm BLSIC   : tbm_binary_intr<0x01, "blsic", MRM6r, MRM6m>;
2292 defm T1MSKC  : tbm_binary_intr<0x01, "t1mskc", MRM7r, MRM7m>;
2293 defm TZMSK   : tbm_binary_intr<0x01, "tzmsk", MRM4r, MRM4m>;
2294 } // HasTBM, EFLAGS
2295
2296 //===----------------------------------------------------------------------===//
2297 // Pattern fragments to auto generate TBM instructions.
2298 //===----------------------------------------------------------------------===//
2299
2300 let Predicates = [HasTBM] in {
2301   def : Pat<(X86bextr GR32:$src1, (i32 imm:$src2)),
2302             (BEXTRI32ri GR32:$src1, imm:$src2)>;
2303   def : Pat<(X86bextr (loadi32 addr:$src1), (i32 imm:$src2)),
2304             (BEXTRI32mi addr:$src1, imm:$src2)>;
2305   def : Pat<(X86bextr GR64:$src1, i64immSExt32:$src2),
2306             (BEXTRI64ri GR64:$src1, i64immSExt32:$src2)>;
2307   def : Pat<(X86bextr (loadi64 addr:$src1), i64immSExt32:$src2),
2308             (BEXTRI64mi addr:$src1, i64immSExt32:$src2)>;
2309
2310   // FIXME: patterns for the load versions are not implemented
2311   def : Pat<(and GR32:$src, (add GR32:$src, 1)),
2312             (BLCFILL32rr GR32:$src)>;
2313   def : Pat<(and GR64:$src, (add GR64:$src, 1)),
2314             (BLCFILL64rr GR64:$src)>;
2315
2316   def : Pat<(or GR32:$src, (not (add GR32:$src, 1))),
2317             (BLCI32rr GR32:$src)>;
2318   def : Pat<(or GR64:$src, (not (add GR64:$src, 1))),
2319             (BLCI64rr GR64:$src)>;
2320
2321   // Extra patterns because opt can optimize the above patterns to this.
2322   def : Pat<(or GR32:$src, (sub -2, GR32:$src)),
2323             (BLCI32rr GR32:$src)>;
2324   def : Pat<(or GR64:$src, (sub -2, GR64:$src)),
2325             (BLCI64rr GR64:$src)>;
2326
2327   def : Pat<(and (not GR32:$src), (add GR32:$src, 1)),
2328             (BLCIC32rr GR32:$src)>;
2329   def : Pat<(and (not GR64:$src), (add GR64:$src, 1)),
2330             (BLCIC64rr GR64:$src)>;
2331
2332   def : Pat<(xor GR32:$src, (add GR32:$src, 1)),
2333             (BLCMSK32rr GR32:$src)>;
2334   def : Pat<(xor GR64:$src, (add GR64:$src, 1)),
2335             (BLCMSK64rr GR64:$src)>;
2336
2337   def : Pat<(or GR32:$src, (add GR32:$src, 1)),
2338             (BLCS32rr GR32:$src)>;
2339   def : Pat<(or GR64:$src, (add GR64:$src, 1)),
2340             (BLCS64rr GR64:$src)>;
2341
2342   def : Pat<(or GR32:$src, (add GR32:$src, -1)),
2343             (BLSFILL32rr GR32:$src)>;
2344   def : Pat<(or GR64:$src, (add GR64:$src, -1)),
2345             (BLSFILL64rr GR64:$src)>;
2346
2347   def : Pat<(or (not GR32:$src), (add GR32:$src, -1)),
2348             (BLSIC32rr GR32:$src)>;
2349   def : Pat<(or (not GR64:$src), (add GR64:$src, -1)),
2350             (BLSIC64rr GR64:$src)>;
2351
2352   def : Pat<(or (not GR32:$src), (add GR32:$src, 1)),
2353             (T1MSKC32rr GR32:$src)>;
2354   def : Pat<(or (not GR64:$src), (add GR64:$src, 1)),
2355             (T1MSKC64rr GR64:$src)>;
2356
2357   def : Pat<(and (not GR32:$src), (add GR32:$src, -1)),
2358             (TZMSK32rr GR32:$src)>;
2359   def : Pat<(and (not GR64:$src), (add GR64:$src, -1)),
2360             (TZMSK64rr GR64:$src)>;
2361 } // HasTBM
2362
2363 //===----------------------------------------------------------------------===//
2364 // Subsystems.
2365 //===----------------------------------------------------------------------===//
2366
2367 include "X86InstrArithmetic.td"
2368 include "X86InstrCMovSetCC.td"
2369 include "X86InstrExtension.td"
2370 include "X86InstrControl.td"
2371 include "X86InstrShiftRotate.td"
2372
2373 // X87 Floating Point Stack.
2374 include "X86InstrFPStack.td"
2375
2376 // SIMD support (SSE, MMX and AVX)
2377 include "X86InstrFragmentsSIMD.td"
2378
2379 // FMA - Fused Multiply-Add support (requires FMA)
2380 include "X86InstrFMA.td"
2381
2382 // XOP
2383 include "X86InstrXOP.td"
2384
2385 // SSE, MMX and 3DNow! vector support.
2386 include "X86InstrSSE.td"
2387 include "X86InstrAVX512.td"
2388 include "X86InstrMMX.td"
2389 include "X86Instr3DNow.td"
2390
2391 include "X86InstrVMX.td"
2392 include "X86InstrSVM.td"
2393
2394 include "X86InstrTSX.td"
2395 include "X86InstrSGX.td"
2396
2397 // System instructions.
2398 include "X86InstrSystem.td"
2399
2400 // Compiler Pseudo Instructions and Pat Patterns
2401 include "X86InstrCompiler.td"
2402
2403 //===----------------------------------------------------------------------===//
2404 // Assembler Mnemonic Aliases
2405 //===----------------------------------------------------------------------===//
2406
2407 def : MnemonicAlias<"call", "callw", "att">, Requires<[In16BitMode]>;
2408 def : MnemonicAlias<"call", "calll", "att">, Requires<[In32BitMode]>;
2409 def : MnemonicAlias<"call", "callq", "att">, Requires<[In64BitMode]>;
2410
2411 def : MnemonicAlias<"cbw",  "cbtw", "att">;
2412 def : MnemonicAlias<"cwde", "cwtl", "att">;
2413 def : MnemonicAlias<"cwd",  "cwtd", "att">;
2414 def : MnemonicAlias<"cdq",  "cltd", "att">;
2415 def : MnemonicAlias<"cdqe", "cltq", "att">;
2416 def : MnemonicAlias<"cqo",  "cqto", "att">;
2417
2418 // In 64-bit mode lret maps to lretl; it is not ambiguous with lretq.
2419 def : MnemonicAlias<"lret", "lretw", "att">, Requires<[In16BitMode]>;
2420 def : MnemonicAlias<"lret", "lretl", "att">, Requires<[Not16BitMode]>;
2421
2422 def : MnemonicAlias<"leavel", "leave", "att">, Requires<[Not64BitMode]>;
2423 def : MnemonicAlias<"leaveq", "leave", "att">, Requires<[In64BitMode]>;
2424
2425 def : MnemonicAlias<"loopz",  "loope",  "att">;
2426 def : MnemonicAlias<"loopnz", "loopne", "att">;
2427
2428 def : MnemonicAlias<"pop",   "popw",  "att">, Requires<[In16BitMode]>;
2429 def : MnemonicAlias<"pop",   "popl",  "att">, Requires<[In32BitMode]>;
2430 def : MnemonicAlias<"pop",   "popq",  "att">, Requires<[In64BitMode]>;
2431 def : MnemonicAlias<"popf",  "popfw", "att">, Requires<[In16BitMode]>;
2432 def : MnemonicAlias<"popf",  "popfl", "att">, Requires<[In32BitMode]>;
2433 def : MnemonicAlias<"popf",  "popfq", "att">, Requires<[In64BitMode]>;
2434 def : MnemonicAlias<"popfd", "popfl", "att">;
2435
2436 // FIXME: This is wrong for "push reg".  "push %bx" should turn into pushw in
2437 // all modes.  However: "push (addr)" and "push $42" should default to
2438 // pushl/pushq depending on the current mode.  Similar for "pop %bx"
2439 def : MnemonicAlias<"push",   "pushw",  "att">, Requires<[In16BitMode]>;
2440 def : MnemonicAlias<"push",   "pushl",  "att">, Requires<[In32BitMode]>;
2441 def : MnemonicAlias<"push",   "pushq",  "att">, Requires<[In64BitMode]>;
2442 def : MnemonicAlias<"pushf",  "pushfw", "att">, Requires<[In16BitMode]>;
2443 def : MnemonicAlias<"pushf",  "pushfl", "att">, Requires<[In32BitMode]>;
2444 def : MnemonicAlias<"pushf",  "pushfq", "att">, Requires<[In64BitMode]>;
2445 def : MnemonicAlias<"pushfd", "pushfl", "att">;
2446
2447 def : MnemonicAlias<"popad",  "popal",  "intel">, Requires<[Not64BitMode]>;
2448 def : MnemonicAlias<"pushad", "pushal", "intel">, Requires<[Not64BitMode]>;
2449 def : MnemonicAlias<"popa",   "popaw",  "intel">, Requires<[In16BitMode]>;
2450 def : MnemonicAlias<"pusha",  "pushaw", "intel">, Requires<[In16BitMode]>;
2451 def : MnemonicAlias<"popa",   "popal",  "intel">, Requires<[In32BitMode]>;
2452 def : MnemonicAlias<"pusha",  "pushal", "intel">, Requires<[In32BitMode]>;
2453
2454 def : MnemonicAlias<"popa",   "popaw",  "att">, Requires<[In16BitMode]>;
2455 def : MnemonicAlias<"pusha",  "pushaw", "att">, Requires<[In16BitMode]>;
2456 def : MnemonicAlias<"popa",   "popal",  "att">, Requires<[In32BitMode]>;
2457 def : MnemonicAlias<"pusha",  "pushal", "att">, Requires<[In32BitMode]>;
2458
2459 def : MnemonicAlias<"repe",  "rep",   "att">;
2460 def : MnemonicAlias<"repz",  "rep",   "att">;
2461 def : MnemonicAlias<"repnz", "repne", "att">;
2462
2463 def : MnemonicAlias<"ret", "retw", "att">, Requires<[In16BitMode]>;
2464 def : MnemonicAlias<"ret", "retl", "att">, Requires<[In32BitMode]>;
2465 def : MnemonicAlias<"ret", "retq", "att">, Requires<[In64BitMode]>;
2466
2467 def : MnemonicAlias<"salb", "shlb", "att">;
2468 def : MnemonicAlias<"salw", "shlw", "att">;
2469 def : MnemonicAlias<"sall", "shll", "att">;
2470 def : MnemonicAlias<"salq", "shlq", "att">;
2471
2472 def : MnemonicAlias<"smovb", "movsb", "att">;
2473 def : MnemonicAlias<"smovw", "movsw", "att">;
2474 def : MnemonicAlias<"smovl", "movsl", "att">;
2475 def : MnemonicAlias<"smovq", "movsq", "att">;
2476
2477 def : MnemonicAlias<"ud2a",  "ud2",  "att">;
2478 def : MnemonicAlias<"verrw", "verr", "att">;
2479
2480 // System instruction aliases.
2481 def : MnemonicAlias<"iret",    "iretw",    "att">, Requires<[In16BitMode]>;
2482 def : MnemonicAlias<"iret",    "iretl",    "att">, Requires<[Not16BitMode]>;
2483 def : MnemonicAlias<"sysret",  "sysretl",  "att">;
2484 def : MnemonicAlias<"sysexit", "sysexitl", "att">;
2485
2486 def : MnemonicAlias<"lgdt", "lgdtw", "att">, Requires<[In16BitMode]>;
2487 def : MnemonicAlias<"lgdt", "lgdtl", "att">, Requires<[In32BitMode]>;
2488 def : MnemonicAlias<"lgdt", "lgdtq", "att">, Requires<[In64BitMode]>;
2489 def : MnemonicAlias<"lidt", "lidtw", "att">, Requires<[In16BitMode]>;
2490 def : MnemonicAlias<"lidt", "lidtl", "att">, Requires<[In32BitMode]>;
2491 def : MnemonicAlias<"lidt", "lidtq", "att">, Requires<[In64BitMode]>;
2492 def : MnemonicAlias<"sgdt", "sgdtw", "att">, Requires<[In16BitMode]>;
2493 def : MnemonicAlias<"sgdt", "sgdtl", "att">, Requires<[In32BitMode]>;
2494 def : MnemonicAlias<"sgdt", "sgdtq", "att">, Requires<[In64BitMode]>;
2495 def : MnemonicAlias<"sidt", "sidtw", "att">, Requires<[In16BitMode]>;
2496 def : MnemonicAlias<"sidt", "sidtl", "att">, Requires<[In32BitMode]>;
2497 def : MnemonicAlias<"sidt", "sidtq", "att">, Requires<[In64BitMode]>;
2498
2499
2500 // Floating point stack aliases.
2501 def : MnemonicAlias<"fcmovz",   "fcmove",   "att">;
2502 def : MnemonicAlias<"fcmova",   "fcmovnbe", "att">;
2503 def : MnemonicAlias<"fcmovnae", "fcmovb",   "att">;
2504 def : MnemonicAlias<"fcmovna",  "fcmovbe",  "att">;
2505 def : MnemonicAlias<"fcmovae",  "fcmovnb",  "att">;
2506 def : MnemonicAlias<"fcomip",   "fcompi",   "att">;
2507 def : MnemonicAlias<"fildq",    "fildll",   "att">;
2508 def : MnemonicAlias<"fistpq",   "fistpll",  "att">;
2509 def : MnemonicAlias<"fisttpq",  "fisttpll", "att">;
2510 def : MnemonicAlias<"fldcww",   "fldcw",    "att">;
2511 def : MnemonicAlias<"fnstcww",  "fnstcw",   "att">;
2512 def : MnemonicAlias<"fnstsww",  "fnstsw",   "att">;
2513 def : MnemonicAlias<"fucomip",  "fucompi",  "att">;
2514 def : MnemonicAlias<"fwait",    "wait">;
2515
2516
2517 class CondCodeAlias<string Prefix,string Suffix, string OldCond, string NewCond,
2518                     string VariantName>
2519   : MnemonicAlias<!strconcat(Prefix, OldCond, Suffix),
2520                   !strconcat(Prefix, NewCond, Suffix), VariantName>;
2521
2522 /// IntegerCondCodeMnemonicAlias - This multiclass defines a bunch of
2523 /// MnemonicAlias's that canonicalize the condition code in a mnemonic, for
2524 /// example "setz" -> "sete".
2525 multiclass IntegerCondCodeMnemonicAlias<string Prefix, string Suffix,
2526                                         string V = ""> {
2527   def C   : CondCodeAlias<Prefix, Suffix, "c",   "b",  V>; // setc   -> setb
2528   def Z   : CondCodeAlias<Prefix, Suffix, "z" ,  "e",  V>; // setz   -> sete
2529   def NA  : CondCodeAlias<Prefix, Suffix, "na",  "be", V>; // setna  -> setbe
2530   def NB  : CondCodeAlias<Prefix, Suffix, "nb",  "ae", V>; // setnb  -> setae
2531   def NC  : CondCodeAlias<Prefix, Suffix, "nc",  "ae", V>; // setnc  -> setae
2532   def NG  : CondCodeAlias<Prefix, Suffix, "ng",  "le", V>; // setng  -> setle
2533   def NL  : CondCodeAlias<Prefix, Suffix, "nl",  "ge", V>; // setnl  -> setge
2534   def NZ  : CondCodeAlias<Prefix, Suffix, "nz",  "ne", V>; // setnz  -> setne
2535   def PE  : CondCodeAlias<Prefix, Suffix, "pe",  "p",  V>; // setpe  -> setp
2536   def PO  : CondCodeAlias<Prefix, Suffix, "po",  "np", V>; // setpo  -> setnp
2537
2538   def NAE : CondCodeAlias<Prefix, Suffix, "nae", "b",  V>; // setnae -> setb
2539   def NBE : CondCodeAlias<Prefix, Suffix, "nbe", "a",  V>; // setnbe -> seta
2540   def NGE : CondCodeAlias<Prefix, Suffix, "nge", "l",  V>; // setnge -> setl
2541   def NLE : CondCodeAlias<Prefix, Suffix, "nle", "g",  V>; // setnle -> setg
2542 }
2543
2544 // Aliases for set<CC>
2545 defm : IntegerCondCodeMnemonicAlias<"set", "">;
2546 // Aliases for j<CC>
2547 defm : IntegerCondCodeMnemonicAlias<"j", "">;
2548 // Aliases for cmov<CC>{w,l,q}
2549 defm : IntegerCondCodeMnemonicAlias<"cmov", "w", "att">;
2550 defm : IntegerCondCodeMnemonicAlias<"cmov", "l", "att">;
2551 defm : IntegerCondCodeMnemonicAlias<"cmov", "q", "att">;
2552 // No size suffix for intel-style asm.
2553 defm : IntegerCondCodeMnemonicAlias<"cmov", "", "intel">;
2554
2555
2556 //===----------------------------------------------------------------------===//
2557 // Assembler Instruction Aliases
2558 //===----------------------------------------------------------------------===//
2559
2560 // aad/aam default to base 10 if no operand is specified.
2561 def : InstAlias<"aad", (AAD8i8 10)>;
2562 def : InstAlias<"aam", (AAM8i8 10)>;
2563
2564 // Disambiguate the mem/imm form of bt-without-a-suffix as btl.
2565 // Likewise for btc/btr/bts.
2566 def : InstAlias<"bt {$imm, $mem|$mem, $imm}",
2567                 (BT32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2568 def : InstAlias<"btc {$imm, $mem|$mem, $imm}",
2569                 (BTC32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2570 def : InstAlias<"btr {$imm, $mem|$mem, $imm}",
2571                 (BTR32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2572 def : InstAlias<"bts {$imm, $mem|$mem, $imm}",
2573                 (BTS32mi8 i32mem:$mem, i32i8imm:$imm), 0>;
2574
2575 // clr aliases.
2576 def : InstAlias<"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg), 0>;
2577 def : InstAlias<"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg), 0>;
2578 def : InstAlias<"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg), 0>;
2579 def : InstAlias<"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg), 0>;
2580
2581 // lods aliases. Accept the destination being omitted because it's implicit
2582 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2583 // in the destination.
2584 def : InstAlias<"lodsb $src", (LODSB srcidx8:$src),  0>;
2585 def : InstAlias<"lodsw $src", (LODSW srcidx16:$src), 0>;
2586 def : InstAlias<"lods{l|d} $src", (LODSL srcidx32:$src), 0>;
2587 def : InstAlias<"lodsq $src", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2588 def : InstAlias<"lods {$src, %al|al, $src}", (LODSB srcidx8:$src),  0>;
2589 def : InstAlias<"lods {$src, %ax|ax, $src}", (LODSW srcidx16:$src), 0>;
2590 def : InstAlias<"lods {$src, %eax|eax, $src}", (LODSL srcidx32:$src), 0>;
2591 def : InstAlias<"lods {$src, %rax|rax, $src}", (LODSQ srcidx64:$src), 0>, Requires<[In64BitMode]>;
2592
2593 // stos aliases. Accept the source being omitted because it's implicit in
2594 // the mnemonic, or the mnemonic suffix being omitted because it's implicit
2595 // in the source.
2596 def : InstAlias<"stosb $dst", (STOSB dstidx8:$dst),  0>;
2597 def : InstAlias<"stosw $dst", (STOSW dstidx16:$dst), 0>;
2598 def : InstAlias<"stos{l|d} $dst", (STOSL dstidx32:$dst), 0>;
2599 def : InstAlias<"stosq $dst", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2600 def : InstAlias<"stos {%al, $dst|$dst, al}", (STOSB dstidx8:$dst),  0>;
2601 def : InstAlias<"stos {%ax, $dst|$dst, ax}", (STOSW dstidx16:$dst), 0>;
2602 def : InstAlias<"stos {%eax, $dst|$dst, eax}", (STOSL dstidx32:$dst), 0>;
2603 def : InstAlias<"stos {%rax, $dst|$dst, rax}", (STOSQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2604
2605 // scas aliases. Accept the destination being omitted because it's implicit
2606 // in the mnemonic, or the mnemonic suffix being omitted because it's implicit
2607 // in the destination.
2608 def : InstAlias<"scasb $dst", (SCASB dstidx8:$dst),  0>;
2609 def : InstAlias<"scasw $dst", (SCASW dstidx16:$dst), 0>;
2610 def : InstAlias<"scas{l|d} $dst", (SCASL dstidx32:$dst), 0>;
2611 def : InstAlias<"scasq $dst", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2612 def : InstAlias<"scas {$dst, %al|al, $dst}", (SCASB dstidx8:$dst),  0>;
2613 def : InstAlias<"scas {$dst, %ax|ax, $dst}", (SCASW dstidx16:$dst), 0>;
2614 def : InstAlias<"scas {$dst, %eax|eax, $dst}", (SCASL dstidx32:$dst), 0>;
2615 def : InstAlias<"scas {$dst, %rax|rax, $dst}", (SCASQ dstidx64:$dst), 0>, Requires<[In64BitMode]>;
2616
2617 // div and idiv aliases for explicit A register.
2618 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8r  GR8 :$src)>;
2619 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16r GR16:$src)>;
2620 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32r GR32:$src)>;
2621 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64r GR64:$src)>;
2622 def : InstAlias<"div{b}\t{$src, %al|al, $src}", (DIV8m  i8mem :$src)>;
2623 def : InstAlias<"div{w}\t{$src, %ax|ax, $src}", (DIV16m i16mem:$src)>;
2624 def : InstAlias<"div{l}\t{$src, %eax|eax, $src}", (DIV32m i32mem:$src)>;
2625 def : InstAlias<"div{q}\t{$src, %rax|rax, $src}", (DIV64m i64mem:$src)>;
2626 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8r  GR8 :$src)>;
2627 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16r GR16:$src)>;
2628 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32r GR32:$src)>;
2629 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64r GR64:$src)>;
2630 def : InstAlias<"idiv{b}\t{$src, %al|al, $src}", (IDIV8m  i8mem :$src)>;
2631 def : InstAlias<"idiv{w}\t{$src, %ax|ax, $src}", (IDIV16m i16mem:$src)>;
2632 def : InstAlias<"idiv{l}\t{$src, %eax|eax, $src}", (IDIV32m i32mem:$src)>;
2633 def : InstAlias<"idiv{q}\t{$src, %rax|rax, $src}", (IDIV64m i64mem:$src)>;
2634
2635
2636
2637 // Various unary fpstack operations default to operating on on ST1.
2638 // For example, "fxch" -> "fxch %st(1)"
2639 def : InstAlias<"faddp",        (ADD_FPrST0  ST1), 0>;
2640 def : InstAlias<"fsub{|r}p",    (SUBR_FPrST0 ST1), 0>;
2641 def : InstAlias<"fsub{r|}p",    (SUB_FPrST0  ST1), 0>;
2642 def : InstAlias<"fmulp",        (MUL_FPrST0  ST1), 0>;
2643 def : InstAlias<"fdiv{|r}p",    (DIVR_FPrST0 ST1), 0>;
2644 def : InstAlias<"fdiv{r|}p",    (DIV_FPrST0  ST1), 0>;
2645 def : InstAlias<"fxch",         (XCH_F       ST1), 0>;
2646 def : InstAlias<"fcom",         (COM_FST0r   ST1), 0>;
2647 def : InstAlias<"fcomp",        (COMP_FST0r  ST1), 0>;
2648 def : InstAlias<"fcomi",        (COM_FIr     ST1), 0>;
2649 def : InstAlias<"fcompi",       (COM_FIPr    ST1), 0>;
2650 def : InstAlias<"fucom",        (UCOM_Fr     ST1), 0>;
2651 def : InstAlias<"fucomp",       (UCOM_FPr    ST1), 0>;
2652 def : InstAlias<"fucomi",       (UCOM_FIr    ST1), 0>;
2653 def : InstAlias<"fucompi",      (UCOM_FIPr   ST1), 0>;
2654
2655 // Handle fmul/fadd/fsub/fdiv instructions with explicitly written st(0) op.
2656 // For example, "fadd %st(4), %st(0)" -> "fadd %st(4)".  We also disambiguate
2657 // instructions like "fadd %st(0), %st(0)" as "fadd %st(0)" for consistency with
2658 // gas.
2659 multiclass FpUnaryAlias<string Mnemonic, Instruction Inst, bit EmitAlias = 1> {
2660  def : InstAlias<!strconcat(Mnemonic, "\t{$op, %st(0)|st(0), $op}"),
2661                  (Inst RST:$op), EmitAlias>;
2662  def : InstAlias<!strconcat(Mnemonic, "\t{%st(0), %st(0)|st(0), st(0)}"),
2663                  (Inst ST0), EmitAlias>;
2664 }
2665
2666 defm : FpUnaryAlias<"fadd",   ADD_FST0r>;
2667 defm : FpUnaryAlias<"faddp",  ADD_FPrST0, 0>;
2668 defm : FpUnaryAlias<"fsub",   SUB_FST0r>;
2669 defm : FpUnaryAlias<"fsub{|r}p",  SUBR_FPrST0>;
2670 defm : FpUnaryAlias<"fsubr",  SUBR_FST0r>;
2671 defm : FpUnaryAlias<"fsub{r|}p", SUB_FPrST0>;
2672 defm : FpUnaryAlias<"fmul",   MUL_FST0r>;
2673 defm : FpUnaryAlias<"fmulp",  MUL_FPrST0>;
2674 defm : FpUnaryAlias<"fdiv",   DIV_FST0r>;
2675 defm : FpUnaryAlias<"fdiv{|r}p",  DIVR_FPrST0>;
2676 defm : FpUnaryAlias<"fdivr",  DIVR_FST0r>;
2677 defm : FpUnaryAlias<"fdiv{r|}p", DIV_FPrST0>;
2678 defm : FpUnaryAlias<"fcomi",   COM_FIr, 0>;
2679 defm : FpUnaryAlias<"fucomi",  UCOM_FIr, 0>;
2680 defm : FpUnaryAlias<"fcompi",   COM_FIPr>;
2681 defm : FpUnaryAlias<"fucompi",  UCOM_FIPr>;
2682
2683
2684 // Handle "f{mulp,addp} st(0), $op" the same as "f{mulp,addp} $op", since they
2685 // commute.  We also allow fdiv[r]p/fsubrp even though they don't commute,
2686 // solely because gas supports it.
2687 def : InstAlias<"faddp\t{%st(0), $op|$op, st(0)}", (ADD_FPrST0 RST:$op), 0>;
2688 def : InstAlias<"fmulp\t{%st(0), $op|$op, st(0)}", (MUL_FPrST0 RST:$op)>;
2689 def : InstAlias<"fsub{|r}p\t{%st(0), $op|$op, st(0)}", (SUBR_FPrST0 RST:$op)>;
2690 def : InstAlias<"fsub{r|}p\t{%st(0), $op|$op, st(0)}", (SUB_FPrST0 RST:$op)>;
2691 def : InstAlias<"fdiv{|r}p\t{%st(0), $op|$op, st(0)}", (DIVR_FPrST0 RST:$op)>;
2692 def : InstAlias<"fdiv{r|}p\t{%st(0), $op|$op, st(0)}", (DIV_FPrST0 RST:$op)>;
2693
2694 // We accept "fnstsw %eax" even though it only writes %ax.
2695 def : InstAlias<"fnstsw\t{%eax|eax}", (FNSTSW16r)>;
2696 def : InstAlias<"fnstsw\t{%al|al}" , (FNSTSW16r)>;
2697 def : InstAlias<"fnstsw"     , (FNSTSW16r)>;
2698
2699 // lcall and ljmp aliases.  This seems to be an odd mapping in 64-bit mode, but
2700 // this is compatible with what GAS does.
2701 def : InstAlias<"lcall $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2702 def : InstAlias<"ljmp $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg), 0>, Requires<[Not16BitMode]>;
2703 def : InstAlias<"lcall *$dst",      (FARCALL32m opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2704 def : InstAlias<"ljmp *$dst",       (FARJMP32m  opaque48mem:$dst), 0>, Requires<[Not16BitMode]>;
2705 def : InstAlias<"lcall $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2706 def : InstAlias<"ljmp $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg), 0>, Requires<[In16BitMode]>;
2707 def : InstAlias<"lcall *$dst",      (FARCALL16m opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2708 def : InstAlias<"ljmp *$dst",       (FARJMP16m  opaque32mem:$dst), 0>, Requires<[In16BitMode]>;
2709
2710 def : InstAlias<"call *$dst",       (CALL64m i16mem:$dst), 0>, Requires<[In64BitMode]>;
2711 def : InstAlias<"jmp *$dst",        (JMP64m  i16mem:$dst), 0>, Requires<[In64BitMode]>;
2712 def : InstAlias<"call *$dst",       (CALL32m i16mem:$dst), 0>, Requires<[In32BitMode]>;
2713 def : InstAlias<"jmp *$dst",        (JMP32m  i16mem:$dst), 0>, Requires<[In32BitMode]>;
2714 def : InstAlias<"call *$dst",       (CALL16m i16mem:$dst), 0>, Requires<[In16BitMode]>;
2715 def : InstAlias<"jmp *$dst",        (JMP16m  i16mem:$dst), 0>, Requires<[In16BitMode]>;
2716
2717
2718 // "imul <imm>, B" is an alias for "imul <imm>, B, B".
2719 def : InstAlias<"imulw $imm, $r", (IMUL16rri  GR16:$r, GR16:$r, i16imm:$imm)>;
2720 def : InstAlias<"imulw $imm, $r", (IMUL16rri8 GR16:$r, GR16:$r, i16i8imm:$imm)>;
2721 def : InstAlias<"imull $imm, $r", (IMUL32rri  GR32:$r, GR32:$r, i32imm:$imm)>;
2722 def : InstAlias<"imull $imm, $r", (IMUL32rri8 GR32:$r, GR32:$r, i32i8imm:$imm)>;
2723 def : InstAlias<"imulq $imm, $r",(IMUL64rri32 GR64:$r, GR64:$r,i64i32imm:$imm)>;
2724 def : InstAlias<"imulq $imm, $r", (IMUL64rri8 GR64:$r, GR64:$r, i64i8imm:$imm)>;
2725
2726 // inb %dx -> inb %al, %dx
2727 def : InstAlias<"inb\t{%dx|dx}", (IN8rr), 0>;
2728 def : InstAlias<"inw\t{%dx|dx}", (IN16rr), 0>;
2729 def : InstAlias<"inl\t{%dx|dx}", (IN32rr), 0>;
2730 def : InstAlias<"inb\t$port", (IN8ri i8imm:$port), 0>;
2731 def : InstAlias<"inw\t$port", (IN16ri i8imm:$port), 0>;
2732 def : InstAlias<"inl\t$port", (IN32ri i8imm:$port), 0>;
2733
2734
2735 // jmp and call aliases for lcall and ljmp.  jmp $42,$5 -> ljmp
2736 def : InstAlias<"call $seg, $off",  (FARCALL16i i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2737 def : InstAlias<"jmp $seg, $off",   (FARJMP16i  i16imm:$off, i16imm:$seg)>, Requires<[In16BitMode]>;
2738 def : InstAlias<"call $seg, $off",  (FARCALL32i i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2739 def : InstAlias<"jmp $seg, $off",   (FARJMP32i  i32imm:$off, i16imm:$seg)>, Requires<[Not16BitMode]>;
2740 def : InstAlias<"callw $seg, $off", (FARCALL16i i16imm:$off, i16imm:$seg)>;
2741 def : InstAlias<"jmpw $seg, $off",  (FARJMP16i  i16imm:$off, i16imm:$seg)>;
2742 def : InstAlias<"calll $seg, $off", (FARCALL32i i32imm:$off, i16imm:$seg)>;
2743 def : InstAlias<"jmpl $seg, $off",  (FARJMP32i  i32imm:$off, i16imm:$seg)>;
2744
2745 // Force mov without a suffix with a segment and mem to prefer the 'l' form of
2746 // the move.  All segment/mem forms are equivalent, this has the shortest
2747 // encoding.
2748 def : InstAlias<"mov $mem, $seg", (MOV32sm SEGMENT_REG:$seg, i32mem:$mem), 0>;
2749 def : InstAlias<"mov $seg, $mem", (MOV32ms i32mem:$mem, SEGMENT_REG:$seg), 0>;
2750
2751 // Match 'movq <largeimm>, <reg>' as an alias for movabsq.
2752 def : InstAlias<"movq $imm, $reg", (MOV64ri GR64:$reg, i64imm:$imm), 0>;
2753
2754 // Match 'movq GR64, MMX' as an alias for movd.
2755 def : InstAlias<"movq $src, $dst",
2756                 (MMX_MOVD64to64rr VR64:$dst, GR64:$src), 0>;
2757 def : InstAlias<"movq $src, $dst",
2758                 (MMX_MOVD64from64rr GR64:$dst, VR64:$src), 0>;
2759
2760 // movsx aliases
2761 def : InstAlias<"movsx $src, $dst", (MOVSX16rr8 GR16:$dst, GR8:$src), 0>;
2762 def : InstAlias<"movsx $src, $dst", (MOVSX16rm8 GR16:$dst, i8mem:$src), 0>;
2763 def : InstAlias<"movsx $src, $dst", (MOVSX32rr8 GR32:$dst, GR8:$src), 0>;
2764 def : InstAlias<"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16:$src), 0>;
2765 def : InstAlias<"movsx $src, $dst", (MOVSX64rr8 GR64:$dst, GR8:$src), 0>;
2766 def : InstAlias<"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16:$src), 0>;
2767 def : InstAlias<"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32:$src), 0>;
2768
2769 // movzx aliases
2770 def : InstAlias<"movzx $src, $dst", (MOVZX16rr8 GR16:$dst, GR8:$src), 0>;
2771 def : InstAlias<"movzx $src, $dst", (MOVZX16rm8 GR16:$dst, i8mem:$src), 0>;
2772 def : InstAlias<"movzx $src, $dst", (MOVZX32rr8 GR32:$dst, GR8:$src), 0>;
2773 def : InstAlias<"movzx $src, $dst", (MOVZX32rr16 GR32:$dst, GR16:$src), 0>;
2774 def : InstAlias<"movzx $src, $dst", (MOVZX64rr8_Q GR64:$dst, GR8:$src), 0>;
2775 def : InstAlias<"movzx $src, $dst", (MOVZX64rr16_Q GR64:$dst, GR16:$src), 0>;
2776 // Note: No GR32->GR64 movzx form.
2777
2778 // outb %dx -> outb %al, %dx
2779 def : InstAlias<"outb\t{%dx|dx}", (OUT8rr), 0>;
2780 def : InstAlias<"outw\t{%dx|dx}", (OUT16rr), 0>;
2781 def : InstAlias<"outl\t{%dx|dx}", (OUT32rr), 0>;
2782 def : InstAlias<"outb\t$port", (OUT8ir i8imm:$port), 0>;
2783 def : InstAlias<"outw\t$port", (OUT16ir i8imm:$port), 0>;
2784 def : InstAlias<"outl\t$port", (OUT32ir i8imm:$port), 0>;
2785
2786 // 'sldt <mem>' can be encoded with either sldtw or sldtq with the same
2787 // effect (both store to a 16-bit mem).  Force to sldtw to avoid ambiguity
2788 // errors, since its encoding is the most compact.
2789 def : InstAlias<"sldt $mem", (SLDT16m i16mem:$mem), 0>;
2790
2791 // shld/shrd op,op -> shld op, op, CL
2792 def : InstAlias<"shld{w}\t{$r2, $r1|$r1, $r2}", (SHLD16rrCL GR16:$r1, GR16:$r2), 0>;
2793 def : InstAlias<"shld{l}\t{$r2, $r1|$r1, $r2}", (SHLD32rrCL GR32:$r1, GR32:$r2), 0>;
2794 def : InstAlias<"shld{q}\t{$r2, $r1|$r1, $r2}", (SHLD64rrCL GR64:$r1, GR64:$r2), 0>;
2795 def : InstAlias<"shrd{w}\t{$r2, $r1|$r1, $r2}", (SHRD16rrCL GR16:$r1, GR16:$r2), 0>;
2796 def : InstAlias<"shrd{l}\t{$r2, $r1|$r1, $r2}", (SHRD32rrCL GR32:$r1, GR32:$r2), 0>;
2797 def : InstAlias<"shrd{q}\t{$r2, $r1|$r1, $r2}", (SHRD64rrCL GR64:$r1, GR64:$r2), 0>;
2798
2799 def : InstAlias<"shld{w}\t{$reg, $mem|$mem, $reg}", (SHLD16mrCL i16mem:$mem, GR16:$reg), 0>;
2800 def : InstAlias<"shld{l}\t{$reg, $mem|$mem, $reg}", (SHLD32mrCL i32mem:$mem, GR32:$reg), 0>;
2801 def : InstAlias<"shld{q}\t{$reg, $mem|$mem, $reg}", (SHLD64mrCL i64mem:$mem, GR64:$reg), 0>;
2802 def : InstAlias<"shrd{w}\t{$reg, $mem|$mem, $reg}", (SHRD16mrCL i16mem:$mem, GR16:$reg), 0>;
2803 def : InstAlias<"shrd{l}\t{$reg, $mem|$mem, $reg}", (SHRD32mrCL i32mem:$mem, GR32:$reg), 0>;
2804 def : InstAlias<"shrd{q}\t{$reg, $mem|$mem, $reg}", (SHRD64mrCL i64mem:$mem, GR64:$reg), 0>;
2805
2806 /*  FIXME: This is disabled because the asm matcher is currently incapable of
2807  *  matching a fixed immediate like $1.
2808 // "shl X, $1" is an alias for "shl X".
2809 multiclass ShiftRotateByOneAlias<string Mnemonic, string Opc> {
2810  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2811                  (!cast<Instruction>(!strconcat(Opc, "8r1")) GR8:$op)>;
2812  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2813                  (!cast<Instruction>(!strconcat(Opc, "16r1")) GR16:$op)>;
2814  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2815                  (!cast<Instruction>(!strconcat(Opc, "32r1")) GR32:$op)>;
2816  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2817                  (!cast<Instruction>(!strconcat(Opc, "64r1")) GR64:$op)>;
2818  def : InstAlias<!strconcat(Mnemonic, "b $op, $$1"),
2819                  (!cast<Instruction>(!strconcat(Opc, "8m1")) i8mem:$op)>;
2820  def : InstAlias<!strconcat(Mnemonic, "w $op, $$1"),
2821                  (!cast<Instruction>(!strconcat(Opc, "16m1")) i16mem:$op)>;
2822  def : InstAlias<!strconcat(Mnemonic, "l $op, $$1"),
2823                  (!cast<Instruction>(!strconcat(Opc, "32m1")) i32mem:$op)>;
2824  def : InstAlias<!strconcat(Mnemonic, "q $op, $$1"),
2825                  (!cast<Instruction>(!strconcat(Opc, "64m1")) i64mem:$op)>;
2826 }
2827
2828 defm : ShiftRotateByOneAlias<"rcl", "RCL">;
2829 defm : ShiftRotateByOneAlias<"rcr", "RCR">;
2830 defm : ShiftRotateByOneAlias<"rol", "ROL">;
2831 defm : ShiftRotateByOneAlias<"ror", "ROR">;
2832 FIXME */
2833
2834 // test: We accept "testX <reg>, <mem>" and "testX <mem>, <reg>" as synonyms.
2835 def : InstAlias<"test{b}\t{$val, $mem|$mem, $val}",
2836                 (TEST8rm  GR8 :$val, i8mem :$mem), 0>;
2837 def : InstAlias<"test{w}\t{$val, $mem|$mem, $val}",
2838                 (TEST16rm GR16:$val, i16mem:$mem), 0>;
2839 def : InstAlias<"test{l}\t{$val, $mem|$mem, $val}",
2840                 (TEST32rm GR32:$val, i32mem:$mem), 0>;
2841 def : InstAlias<"test{q}\t{$val, $mem|$mem, $val}",
2842                 (TEST64rm GR64:$val, i64mem:$mem), 0>;
2843
2844 // xchg: We accept "xchgX <reg>, <mem>" and "xchgX <mem>, <reg>" as synonyms.
2845 def : InstAlias<"xchg{b}\t{$mem, $val|$val, $mem}",
2846                 (XCHG8rm  GR8 :$val, i8mem :$mem), 0>;
2847 def : InstAlias<"xchg{w}\t{$mem, $val|$val, $mem}",
2848                 (XCHG16rm GR16:$val, i16mem:$mem), 0>;
2849 def : InstAlias<"xchg{l}\t{$mem, $val|$val, $mem}",
2850                 (XCHG32rm GR32:$val, i32mem:$mem), 0>;
2851 def : InstAlias<"xchg{q}\t{$mem, $val|$val, $mem}",
2852                 (XCHG64rm GR64:$val, i64mem:$mem), 0>;
2853
2854 // xchg: We accept "xchgX <reg>, %eax" and "xchgX %eax, <reg>" as synonyms.
2855 def : InstAlias<"xchg{w}\t{%ax, $src|$src, ax}", (XCHG16ar GR16:$src), 0>;
2856 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2857                 (XCHG32ar GR32:$src), 0>, Requires<[Not64BitMode]>;
2858 def : InstAlias<"xchg{l}\t{%eax, $src|$src, eax}",
2859                 (XCHG32ar64 GR32_NOAX:$src), 0>, Requires<[In64BitMode]>;
2860 def : InstAlias<"xchg{q}\t{%rax, $src|$src, rax}", (XCHG64ar GR64:$src), 0>;