c4c090b5c953c8f6a17d9130654275137a0c89ca
[oota-llvm.git] / lib / Target / X86 / X86InstrInfo.cpp
1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the X86 implementation of the TargetInstrInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "X86InstrInfo.h"
15 #include "X86.h"
16 #include "X86InstrBuilder.h"
17 #include "X86MachineFunctionInfo.h"
18 #include "X86Subtarget.h"
19 #include "X86TargetMachine.h"
20 #include "llvm/ADT/STLExtras.h"
21 #include "llvm/CodeGen/LiveVariables.h"
22 #include "llvm/CodeGen/MachineConstantPool.h"
23 #include "llvm/CodeGen/MachineDominators.h"
24 #include "llvm/CodeGen/MachineFrameInfo.h"
25 #include "llvm/CodeGen/MachineInstrBuilder.h"
26 #include "llvm/CodeGen/MachineRegisterInfo.h"
27 #include "llvm/IR/DerivedTypes.h"
28 #include "llvm/IR/LLVMContext.h"
29 #include "llvm/MC/MCAsmInfo.h"
30 #include "llvm/MC/MCInst.h"
31 #include "llvm/Support/CommandLine.h"
32 #include "llvm/Support/Debug.h"
33 #include "llvm/Support/ErrorHandling.h"
34 #include "llvm/Support/raw_ostream.h"
35 #include "llvm/Target/TargetOptions.h"
36 #include <limits>
37
38 #define GET_INSTRINFO_CTOR
39 #include "X86GenInstrInfo.inc"
40
41 using namespace llvm;
42
43 static cl::opt<bool>
44 NoFusing("disable-spill-fusing",
45          cl::desc("Disable fusing of spill code into instructions"));
46 static cl::opt<bool>
47 PrintFailedFusing("print-failed-fuse-candidates",
48                   cl::desc("Print instructions that the allocator wants to"
49                            " fuse, but the X86 backend currently can't"),
50                   cl::Hidden);
51 static cl::opt<bool>
52 ReMatPICStubLoad("remat-pic-stub-load",
53                  cl::desc("Re-materialize load from stub in PIC mode"),
54                  cl::init(false), cl::Hidden);
55
56 enum {
57   // Select which memory operand is being unfolded.
58   // (stored in bits 0 - 3)
59   TB_INDEX_0    = 0,
60   TB_INDEX_1    = 1,
61   TB_INDEX_2    = 2,
62   TB_INDEX_3    = 3,
63   TB_INDEX_MASK = 0xf,
64
65   // Do not insert the reverse map (MemOp -> RegOp) into the table.
66   // This may be needed because there is a many -> one mapping.
67   TB_NO_REVERSE   = 1 << 4,
68
69   // Do not insert the forward map (RegOp -> MemOp) into the table.
70   // This is needed for Native Client, which prohibits branch
71   // instructions from using a memory operand.
72   TB_NO_FORWARD   = 1 << 5,
73
74   TB_FOLDED_LOAD  = 1 << 6,
75   TB_FOLDED_STORE = 1 << 7,
76
77   // Minimum alignment required for load/store.
78   // Used for RegOp->MemOp conversion.
79   // (stored in bits 8 - 15)
80   TB_ALIGN_SHIFT = 8,
81   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
82   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
83   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
84   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
85   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
86 };
87
88 struct X86OpTblEntry {
89   uint16_t RegOp;
90   uint16_t MemOp;
91   uint16_t Flags;
92 };
93
94 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
95   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
96                      ? X86::ADJCALLSTACKDOWN64
97                      : X86::ADJCALLSTACKDOWN32),
98                     (tm.getSubtarget<X86Subtarget>().is64Bit()
99                      ? X86::ADJCALLSTACKUP64
100                      : X86::ADJCALLSTACKUP32)),
101     TM(tm), RI(tm) {
102
103   static const X86OpTblEntry OpTbl2Addr[] = {
104     { X86::ADC32ri,     X86::ADC32mi,    0 },
105     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
106     { X86::ADC32rr,     X86::ADC32mr,    0 },
107     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
108     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
109     { X86::ADC64rr,     X86::ADC64mr,    0 },
110     { X86::ADD16ri,     X86::ADD16mi,    0 },
111     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
112     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
113     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
114     { X86::ADD16rr,     X86::ADD16mr,    0 },
115     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
116     { X86::ADD32ri,     X86::ADD32mi,    0 },
117     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
118     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
119     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
120     { X86::ADD32rr,     X86::ADD32mr,    0 },
121     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
122     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
123     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
124     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
125     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
126     { X86::ADD64rr,     X86::ADD64mr,    0 },
127     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
128     { X86::ADD8ri,      X86::ADD8mi,     0 },
129     { X86::ADD8rr,      X86::ADD8mr,     0 },
130     { X86::AND16ri,     X86::AND16mi,    0 },
131     { X86::AND16ri8,    X86::AND16mi8,   0 },
132     { X86::AND16rr,     X86::AND16mr,    0 },
133     { X86::AND32ri,     X86::AND32mi,    0 },
134     { X86::AND32ri8,    X86::AND32mi8,   0 },
135     { X86::AND32rr,     X86::AND32mr,    0 },
136     { X86::AND64ri32,   X86::AND64mi32,  0 },
137     { X86::AND64ri8,    X86::AND64mi8,   0 },
138     { X86::AND64rr,     X86::AND64mr,    0 },
139     { X86::AND8ri,      X86::AND8mi,     0 },
140     { X86::AND8rr,      X86::AND8mr,     0 },
141     { X86::DEC16r,      X86::DEC16m,     0 },
142     { X86::DEC32r,      X86::DEC32m,     0 },
143     { X86::DEC64_16r,   X86::DEC64_16m,  0 },
144     { X86::DEC64_32r,   X86::DEC64_32m,  0 },
145     { X86::DEC64r,      X86::DEC64m,     0 },
146     { X86::DEC8r,       X86::DEC8m,      0 },
147     { X86::INC16r,      X86::INC16m,     0 },
148     { X86::INC32r,      X86::INC32m,     0 },
149     { X86::INC64_16r,   X86::INC64_16m,  0 },
150     { X86::INC64_32r,   X86::INC64_32m,  0 },
151     { X86::INC64r,      X86::INC64m,     0 },
152     { X86::INC8r,       X86::INC8m,      0 },
153     { X86::NEG16r,      X86::NEG16m,     0 },
154     { X86::NEG32r,      X86::NEG32m,     0 },
155     { X86::NEG64r,      X86::NEG64m,     0 },
156     { X86::NEG8r,       X86::NEG8m,      0 },
157     { X86::NOT16r,      X86::NOT16m,     0 },
158     { X86::NOT32r,      X86::NOT32m,     0 },
159     { X86::NOT64r,      X86::NOT64m,     0 },
160     { X86::NOT8r,       X86::NOT8m,      0 },
161     { X86::OR16ri,      X86::OR16mi,     0 },
162     { X86::OR16ri8,     X86::OR16mi8,    0 },
163     { X86::OR16rr,      X86::OR16mr,     0 },
164     { X86::OR32ri,      X86::OR32mi,     0 },
165     { X86::OR32ri8,     X86::OR32mi8,    0 },
166     { X86::OR32rr,      X86::OR32mr,     0 },
167     { X86::OR64ri32,    X86::OR64mi32,   0 },
168     { X86::OR64ri8,     X86::OR64mi8,    0 },
169     { X86::OR64rr,      X86::OR64mr,     0 },
170     { X86::OR8ri,       X86::OR8mi,      0 },
171     { X86::OR8rr,       X86::OR8mr,      0 },
172     { X86::ROL16r1,     X86::ROL16m1,    0 },
173     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
174     { X86::ROL16ri,     X86::ROL16mi,    0 },
175     { X86::ROL32r1,     X86::ROL32m1,    0 },
176     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
177     { X86::ROL32ri,     X86::ROL32mi,    0 },
178     { X86::ROL64r1,     X86::ROL64m1,    0 },
179     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
180     { X86::ROL64ri,     X86::ROL64mi,    0 },
181     { X86::ROL8r1,      X86::ROL8m1,     0 },
182     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
183     { X86::ROL8ri,      X86::ROL8mi,     0 },
184     { X86::ROR16r1,     X86::ROR16m1,    0 },
185     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
186     { X86::ROR16ri,     X86::ROR16mi,    0 },
187     { X86::ROR32r1,     X86::ROR32m1,    0 },
188     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
189     { X86::ROR32ri,     X86::ROR32mi,    0 },
190     { X86::ROR64r1,     X86::ROR64m1,    0 },
191     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
192     { X86::ROR64ri,     X86::ROR64mi,    0 },
193     { X86::ROR8r1,      X86::ROR8m1,     0 },
194     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
195     { X86::ROR8ri,      X86::ROR8mi,     0 },
196     { X86::SAR16r1,     X86::SAR16m1,    0 },
197     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
198     { X86::SAR16ri,     X86::SAR16mi,    0 },
199     { X86::SAR32r1,     X86::SAR32m1,    0 },
200     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
201     { X86::SAR32ri,     X86::SAR32mi,    0 },
202     { X86::SAR64r1,     X86::SAR64m1,    0 },
203     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
204     { X86::SAR64ri,     X86::SAR64mi,    0 },
205     { X86::SAR8r1,      X86::SAR8m1,     0 },
206     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
207     { X86::SAR8ri,      X86::SAR8mi,     0 },
208     { X86::SBB32ri,     X86::SBB32mi,    0 },
209     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
210     { X86::SBB32rr,     X86::SBB32mr,    0 },
211     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
212     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
213     { X86::SBB64rr,     X86::SBB64mr,    0 },
214     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
215     { X86::SHL16ri,     X86::SHL16mi,    0 },
216     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
217     { X86::SHL32ri,     X86::SHL32mi,    0 },
218     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
219     { X86::SHL64ri,     X86::SHL64mi,    0 },
220     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
221     { X86::SHL8ri,      X86::SHL8mi,     0 },
222     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
223     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
224     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
225     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
226     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
227     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
228     { X86::SHR16r1,     X86::SHR16m1,    0 },
229     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
230     { X86::SHR16ri,     X86::SHR16mi,    0 },
231     { X86::SHR32r1,     X86::SHR32m1,    0 },
232     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
233     { X86::SHR32ri,     X86::SHR32mi,    0 },
234     { X86::SHR64r1,     X86::SHR64m1,    0 },
235     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
236     { X86::SHR64ri,     X86::SHR64mi,    0 },
237     { X86::SHR8r1,      X86::SHR8m1,     0 },
238     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
239     { X86::SHR8ri,      X86::SHR8mi,     0 },
240     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
241     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
242     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
243     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
244     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
245     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
246     { X86::SUB16ri,     X86::SUB16mi,    0 },
247     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
248     { X86::SUB16rr,     X86::SUB16mr,    0 },
249     { X86::SUB32ri,     X86::SUB32mi,    0 },
250     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
251     { X86::SUB32rr,     X86::SUB32mr,    0 },
252     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
253     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
254     { X86::SUB64rr,     X86::SUB64mr,    0 },
255     { X86::SUB8ri,      X86::SUB8mi,     0 },
256     { X86::SUB8rr,      X86::SUB8mr,     0 },
257     { X86::XOR16ri,     X86::XOR16mi,    0 },
258     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
259     { X86::XOR16rr,     X86::XOR16mr,    0 },
260     { X86::XOR32ri,     X86::XOR32mi,    0 },
261     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
262     { X86::XOR32rr,     X86::XOR32mr,    0 },
263     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
264     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
265     { X86::XOR64rr,     X86::XOR64mr,    0 },
266     { X86::XOR8ri,      X86::XOR8mi,     0 },
267     { X86::XOR8rr,      X86::XOR8mr,     0 }
268   };
269
270   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
271     unsigned RegOp = OpTbl2Addr[i].RegOp;
272     unsigned MemOp = OpTbl2Addr[i].MemOp;
273     unsigned Flags = OpTbl2Addr[i].Flags;
274     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
275                   RegOp, MemOp,
276                   // Index 0, folded load and store, no alignment requirement.
277                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
278   }
279
280   static const X86OpTblEntry OpTbl0[] = {
281     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
282     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
283     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
284     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
285     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
286     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
287     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
288     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
289     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
290     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
291     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
292     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
293     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
294     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
295     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
296     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
297     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
298     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
299     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
300     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
301     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
302     { X86::FsMOVAPDrr,  X86::MOVSDmr,       TB_FOLDED_STORE | TB_NO_REVERSE },
303     { X86::FsMOVAPSrr,  X86::MOVSSmr,       TB_FOLDED_STORE | TB_NO_REVERSE },
304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
336     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
337     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
338     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
339     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
340     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
341     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
342     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
343     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
344     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
345     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
346     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
347     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
348     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
349     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
350     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
351     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
352     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
353     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
354     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
355     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
356     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
357     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
358     // AVX 128-bit versions of foldable instructions
359     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
360     { X86::FsVMOVAPDrr, X86::VMOVSDmr,      TB_FOLDED_STORE | TB_NO_REVERSE },
361     { X86::FsVMOVAPSrr, X86::VMOVSSmr,      TB_FOLDED_STORE | TB_NO_REVERSE },
362     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
363     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
364     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
365     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
366     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
367     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
368     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
369     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
370     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
371     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
372     // AVX 256-bit foldable instructions
373     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
374     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
375     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
376     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
377     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
378     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE }
379   };
380
381   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
382     unsigned RegOp      = OpTbl0[i].RegOp;
383     unsigned MemOp      = OpTbl0[i].MemOp;
384     unsigned Flags      = OpTbl0[i].Flags;
385     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
386                   RegOp, MemOp, TB_INDEX_0 | Flags);
387   }
388
389   static const X86OpTblEntry OpTbl1[] = {
390     { X86::CMP16rr,         X86::CMP16rm,             0 },
391     { X86::CMP32rr,         X86::CMP32rm,             0 },
392     { X86::CMP64rr,         X86::CMP64rm,             0 },
393     { X86::CMP8rr,          X86::CMP8rm,              0 },
394     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
395     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
396     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
397     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
398     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
399     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
400     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
401     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
402     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
403     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
404     { X86::FsMOVAPDrr,      X86::MOVSDrm,             TB_NO_REVERSE },
405     { X86::FsMOVAPSrr,      X86::MOVSSrm,             TB_NO_REVERSE },
406     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
407     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
408     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
409     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
410     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
411     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
412     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
413     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
414     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
415     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
416     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
417     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
418     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
419     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
420     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
421     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
422     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
423     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
424     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
425     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
426     { X86::MOV16rr,         X86::MOV16rm,             0 },
427     { X86::MOV32rr,         X86::MOV32rm,             0 },
428     { X86::MOV64rr,         X86::MOV64rm,             0 },
429     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
430     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
431     { X86::MOV8rr,          X86::MOV8rm,              0 },
432     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
433     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
434     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
435     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
436     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
437     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
438     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
439     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
440     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
441     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
442     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
443     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
444     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
445     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
446     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
447     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
448     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm,        0 },
449     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
450     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
451     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
452     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
453     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
454     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
455     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
456     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
457     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
458     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
459     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
460     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
461     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
462     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
463     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
464     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
465     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
466     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
467     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
468     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
469     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
470     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
471     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
472     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
473     { X86::TEST16rr,        X86::TEST16rm,            0 },
474     { X86::TEST32rr,        X86::TEST32rm,            0 },
475     { X86::TEST64rr,        X86::TEST64rm,            0 },
476     { X86::TEST8rr,         X86::TEST8rm,             0 },
477     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
478     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
479     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
480     // AVX 128-bit versions of foldable instructions
481     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
482     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
483     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
484     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
485     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
486     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
487     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
488     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
489     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
490     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
491     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
492     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
493     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
494     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
495     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
496     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
497     { X86::FsVMOVAPDrr,     X86::VMOVSDrm,            TB_NO_REVERSE },
498     { X86::FsVMOVAPSrr,     X86::VMOVSSrm,            TB_NO_REVERSE },
499     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
500     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
501     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
502     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
503     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
504     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
505     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
506     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
507     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         TB_ALIGN_16 },
508     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         TB_ALIGN_16 },
509     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
510     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
511     { X86::VMOVZDI2PDIrr,   X86::VMOVZDI2PDIrm,       0 },
512     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
513     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
514     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
515     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
516     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
517     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
518     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
519     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
520     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
521     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
522     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
523     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
524     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
525     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
526     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
527     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
528     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
529     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
530     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
531
532     // AVX 256-bit foldable instructions
533     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
534     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
535     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
536     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
537     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
538     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
539     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
540
541     // AVX2 foldable instructions
542     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
543     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
544     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
545     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
546     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
547     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
548     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
549     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
550     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
551     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
552     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
553     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
554     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
555
556     // BMI/BMI2/LZCNT/POPCNT foldable instructions
557     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
558     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
559     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
560     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
561     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
562     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
563     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
564     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
565     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
566     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
567     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
568     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
569     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
570     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
571     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
572     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
573     { X86::RORX32ri,        X86::RORX32mi,            0 },
574     { X86::RORX64ri,        X86::RORX64mi,            0 },
575     { X86::SARX32rr,        X86::SARX32rm,            0 },
576     { X86::SARX64rr,        X86::SARX64rm,            0 },
577     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
578     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
579     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
580     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
581     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
582     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
583     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
584   };
585
586   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
587     unsigned RegOp = OpTbl1[i].RegOp;
588     unsigned MemOp = OpTbl1[i].MemOp;
589     unsigned Flags = OpTbl1[i].Flags;
590     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
591                   RegOp, MemOp,
592                   // Index 1, folded load
593                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
594   }
595
596   static const X86OpTblEntry OpTbl2[] = {
597     { X86::ADC32rr,         X86::ADC32rm,       0 },
598     { X86::ADC64rr,         X86::ADC64rm,       0 },
599     { X86::ADD16rr,         X86::ADD16rm,       0 },
600     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
601     { X86::ADD32rr,         X86::ADD32rm,       0 },
602     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
603     { X86::ADD64rr,         X86::ADD64rm,       0 },
604     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
605     { X86::ADD8rr,          X86::ADD8rm,        0 },
606     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
607     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
608     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
609     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
610     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
611     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
612     { X86::AND16rr,         X86::AND16rm,       0 },
613     { X86::AND32rr,         X86::AND32rm,       0 },
614     { X86::AND64rr,         X86::AND64rm,       0 },
615     { X86::AND8rr,          X86::AND8rm,        0 },
616     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
617     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
618     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
619     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
620     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
621     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
622     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
623     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
624     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
625     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
626     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
627     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
628     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
629     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
630     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
631     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
632     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
633     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
634     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
635     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
636     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
637     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
638     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
639     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
640     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
641     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
642     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
643     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
644     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
645     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
646     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
647     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
648     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
649     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
650     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
651     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
652     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
653     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
654     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
655     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
656     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
657     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
658     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
659     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
660     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
661     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
662     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
663     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
664     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
665     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
666     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
667     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
668     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
669     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
670     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
671     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
672     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
673     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
674     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
675     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
676     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
677     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
678     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
679     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
680     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
681     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
682     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
683     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
684     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
685     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
686     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
687     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
688     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
689     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
690     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
691     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
692     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
693     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
694     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
695     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
696     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
697     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
698     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
699     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
700     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
701     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
702     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
703     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
704     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
705     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
706     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
707     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
708     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
709     { X86::MINSDrr,         X86::MINSDrm,       0 },
710     { X86::MINSSrr,         X86::MINSSrm,       0 },
711     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
712     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
713     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
714     { X86::MULSDrr,         X86::MULSDrm,       0 },
715     { X86::MULSSrr,         X86::MULSSrm,       0 },
716     { X86::OR16rr,          X86::OR16rm,        0 },
717     { X86::OR32rr,          X86::OR32rm,        0 },
718     { X86::OR64rr,          X86::OR64rm,        0 },
719     { X86::OR8rr,           X86::OR8rm,         0 },
720     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
721     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
722     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
723     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
724     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
725     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
726     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
727     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
728     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
729     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
730     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
731     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
732     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
733     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
734     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
735     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
736     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
737     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
738     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
739     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
740     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
741     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
742     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
743     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
744     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
745     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
746     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
747     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
748     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
749     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
750     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
751     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
752     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
753     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
754     { X86::PINSRWrri,       X86::PINSRWrmi,     TB_ALIGN_16 },
755     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
756     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
757     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
758     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
759     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
760     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
761     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
762     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
763     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
764     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
765     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
766     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
767     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
768     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
769     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
770     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
771     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
772     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
773     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
774     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
775     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
776     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
777     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
778     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
779     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
780     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
781     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
782     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
783     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
784     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
785     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
786     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
787     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
788     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
789     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
790     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
791     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
792     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
793     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
794     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
795     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
796     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
797     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
798     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
799     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
800     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
801     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
802     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
803     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
804     { X86::SBB32rr,         X86::SBB32rm,       0 },
805     { X86::SBB64rr,         X86::SBB64rm,       0 },
806     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
807     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
808     { X86::SUB16rr,         X86::SUB16rm,       0 },
809     { X86::SUB32rr,         X86::SUB32rm,       0 },
810     { X86::SUB64rr,         X86::SUB64rm,       0 },
811     { X86::SUB8rr,          X86::SUB8rm,        0 },
812     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
813     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
814     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
815     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
816     // FIXME: TEST*rr -> swapped operand of TEST*mr.
817     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
818     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
819     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
820     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
821     { X86::XOR16rr,         X86::XOR16rm,       0 },
822     { X86::XOR32rr,         X86::XOR32rm,       0 },
823     { X86::XOR64rr,         X86::XOR64rm,       0 },
824     { X86::XOR8rr,          X86::XOR8rm,        0 },
825     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
826     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
827     // AVX 128-bit versions of foldable instructions
828     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
829     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
830     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
831     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
832     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
833     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
834     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
835     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
836     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
837     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
838     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
839     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
840     { X86::VCVTTPD2DQrr,      X86::VCVTTPD2DQXrm,      0 },
841     { X86::VCVTTPS2DQrr,      X86::VCVTTPS2DQrm,       0 },
842     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
843     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
844     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
845     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
846     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
847     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
848     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
849     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
850     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
851     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
852     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
853     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
854     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
855     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
856     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
857     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
858     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
859     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
860     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
861     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
862     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
863     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
864     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
865     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
866     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
867     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
868     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
869     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
870     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
871     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
872     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
873     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
874     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
875     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
876     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
877     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
878     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
879     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
880     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
881     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
882     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
883     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
884     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
885     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
886     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
887     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
888     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
889     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
890     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
891     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
892     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
893     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
894     { X86::VORPDrr,           X86::VORPDrm,            0 },
895     { X86::VORPSrr,           X86::VORPSrm,            0 },
896     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
897     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
898     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
899     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
900     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
901     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
902     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
903     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
904     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
905     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
906     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
907     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
908     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
909     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
910     { X86::VPANDrr,           X86::VPANDrm,            0 },
911     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
912     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
913     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
914     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
915     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
916     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
917     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
918     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
919     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
920     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
921     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
922     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
923     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
924     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
925     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
926     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
927     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
928     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
929     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
930     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
931     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
932     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
933     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
934     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
935     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
936     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
937     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
938     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
939     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
940     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
941     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
942     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
943     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
944     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
945     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
946     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
947     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
948     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
949     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
950     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
951     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
952     { X86::VPORrr,            X86::VPORrm,             0 },
953     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
954     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
955     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
956     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
957     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
958     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
959     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
960     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
961     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
962     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
963     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
964     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
965     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
966     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
967     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
968     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
969     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
970     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
971     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
972     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
973     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
974     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
975     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
976     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
977     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
978     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
979     { X86::VPXORrr,           X86::VPXORrm,            0 },
980     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
981     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
982     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
983     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
984     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
985     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
986     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
987     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
988     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
989     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
990     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
991     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
992     // AVX 256-bit foldable instructions
993     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
994     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
995     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
996     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
997     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
998     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
999     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1000     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1001     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1002     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1003     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1004     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1005     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1006     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1007     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1008     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1009     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1010     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1011     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1012     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1013     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1014     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1015     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1016     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1017     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1018     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1019     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1020     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1021     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1022     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1023     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1024     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1025     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1026     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1027     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1028     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1029     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1030     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1031     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1032     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1033     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1034     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1035     // AVX2 foldable instructions
1036     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1037     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1038     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1039     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1040     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1041     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1042     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1043     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1044     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1045     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1046     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1047     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1048     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1049     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1050     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1051     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1052     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1053     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1054     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1055     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1056     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1057     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1058     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1059     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1060     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1061     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1062     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1063     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1064     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1065     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1066     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1067     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1068     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1069     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1070     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1071     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1072     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1073     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1074     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1075     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1076     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1077     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1078     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1079     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1080     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1081     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1082     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1083     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1084     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1085     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1086     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1087     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1088     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1089     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1090     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1091     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1092     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1093     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1094     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1095     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1096     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1097     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1098     { X86::VPORYrr,           X86::VPORYrm,            0 },
1099     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1100     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1101     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1102     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1103     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1104     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1105     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1106     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1107     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1108     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1109     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1110     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1111     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1112     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1113     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1114     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1115     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1116     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1117     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1118     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1119     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1120     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1121     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1122     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1123     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1124     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1125     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1126     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1127     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1128     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1129     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1130     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1131     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1132     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1133     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1134     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1135     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1136     // FIXME: add AVX 256-bit foldable instructions
1137
1138     // FMA4 foldable patterns
1139     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1140     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1141     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1142     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1143     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1144     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1145     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1146     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1147     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1148     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1149     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1150     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1151     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1152     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1153     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1154     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1155     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1156     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1157     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1158     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1159     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1160     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1161     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1162     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1163     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1164     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1165     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1166     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1167     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1168     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1169     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1170     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1171
1172     // BMI/BMI2 foldable instructions
1173     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1174     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1175     { X86::MULX32rr,          X86::MULX32rm,            0 },
1176     { X86::MULX64rr,          X86::MULX64rm,            0 },
1177     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1178     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1179     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1180     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1181
1182     // AVX-512 foldable instructions
1183     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1184     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1185     { X86::VPERMI2Drr,        X86::VPERMI2Drm,          0 },
1186     { X86::VPERMI2Qrr,        X86::VPERMI2Qrm,          0 },
1187     { X86::VPERMI2PSrr,       X86::VPERMI2PSrm,         0 },
1188     { X86::VPERMI2PDrr,       X86::VPERMI2PDrm,         0 },
1189   };
1190
1191   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1192     unsigned RegOp = OpTbl2[i].RegOp;
1193     unsigned MemOp = OpTbl2[i].MemOp;
1194     unsigned Flags = OpTbl2[i].Flags;
1195     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1196                   RegOp, MemOp,
1197                   // Index 2, folded load
1198                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1199   }
1200
1201   static const X86OpTblEntry OpTbl3[] = {
1202     // FMA foldable instructions
1203     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         0 },
1204     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         0 },
1205     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         0 },
1206     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         0 },
1207     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         0 },
1208     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         0 },
1209     { X86::VFMADDSSr213r_Int,     X86::VFMADDSSr213m_Int,     0 },
1210     { X86::VFMADDSDr213r_Int,     X86::VFMADDSDr213m_Int,     0 },
1211
1212     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_16 },
1213     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_16 },
1214     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_16 },
1215     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_16 },
1216     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_16 },
1217     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_16 },
1218     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_32 },
1219     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_32 },
1220     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_32 },
1221     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_32 },
1222     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_32 },
1223     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_32 },
1224
1225     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        0 },
1226     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        0 },
1227     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        0 },
1228     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        0 },
1229     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        0 },
1230     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        0 },
1231     { X86::VFNMADDSSr213r_Int,    X86::VFNMADDSSr213m_Int,    0 },
1232     { X86::VFNMADDSDr213r_Int,    X86::VFNMADDSDr213m_Int,    0 },
1233
1234     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_16 },
1235     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_16 },
1236     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_16 },
1237     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_16 },
1238     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_16 },
1239     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_16 },
1240     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_32 },
1241     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_32 },
1242     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_32 },
1243     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_32 },
1244     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_32 },
1245     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_32 },
1246
1247     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         0 },
1248     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         0 },
1249     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         0 },
1250     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         0 },
1251     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         0 },
1252     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         0 },
1253     { X86::VFMSUBSSr213r_Int,     X86::VFMSUBSSr213m_Int,     0 },
1254     { X86::VFMSUBSDr213r_Int,     X86::VFMSUBSDr213m_Int,     0 },
1255
1256     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_16 },
1257     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_16 },
1258     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_16 },
1259     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_16 },
1260     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_16 },
1261     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_16 },
1262     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_32 },
1263     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_32 },
1264     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_32 },
1265     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_32 },
1266     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_32 },
1267     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_32 },
1268
1269     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        0 },
1270     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        0 },
1271     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        0 },
1272     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        0 },
1273     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        0 },
1274     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        0 },
1275     { X86::VFNMSUBSSr213r_Int,    X86::VFNMSUBSSr213m_Int,    0 },
1276     { X86::VFNMSUBSDr213r_Int,    X86::VFNMSUBSDr213m_Int,    0 },
1277
1278     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_16 },
1279     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_16 },
1280     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_16 },
1281     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_16 },
1282     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_16 },
1283     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_16 },
1284     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_32 },
1285     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_32 },
1286     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_32 },
1287     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_32 },
1288     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_32 },
1289     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_32 },
1290
1291     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_16 },
1292     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_16 },
1293     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_16 },
1294     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_16 },
1295     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_16 },
1296     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_16 },
1297     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_32 },
1298     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_32 },
1299     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_32 },
1300     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_32 },
1301     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_32 },
1302     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_32 },
1303
1304     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_16 },
1305     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_16 },
1306     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_16 },
1307     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_16 },
1308     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_16 },
1309     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_16 },
1310     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_32 },
1311     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_32 },
1312     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_32 },
1313     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_32 },
1314     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_32 },
1315     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_32 },
1316
1317     // FMA4 foldable patterns
1318     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1319     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1320     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1321     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1322     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1323     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1324     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1325     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1326     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1327     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1328     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1329     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1330     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1331     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1332     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1333     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1334     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1335     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1336     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1337     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1338     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1339     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1340     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1341     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1342     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1343     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1344     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1345     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1346     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1347     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1348     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1349     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1350   };
1351
1352   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1353     unsigned RegOp = OpTbl3[i].RegOp;
1354     unsigned MemOp = OpTbl3[i].MemOp;
1355     unsigned Flags = OpTbl3[i].Flags;
1356     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1357                   RegOp, MemOp,
1358                   // Index 3, folded load
1359                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1360   }
1361
1362 }
1363
1364 void
1365 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1366                             MemOp2RegOpTableType &M2RTable,
1367                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1368     if ((Flags & TB_NO_FORWARD) == 0) {
1369       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1370       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1371     }
1372     if ((Flags & TB_NO_REVERSE) == 0) {
1373       assert(!M2RTable.count(MemOp) &&
1374            "Duplicated entries in unfolding maps?");
1375       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1376     }
1377 }
1378
1379 bool
1380 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1381                                     unsigned &SrcReg, unsigned &DstReg,
1382                                     unsigned &SubIdx) const {
1383   switch (MI.getOpcode()) {
1384   default: break;
1385   case X86::MOVSX16rr8:
1386   case X86::MOVZX16rr8:
1387   case X86::MOVSX32rr8:
1388   case X86::MOVZX32rr8:
1389   case X86::MOVSX64rr8:
1390     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
1391       // It's not always legal to reference the low 8-bit of the larger
1392       // register in 32-bit mode.
1393       return false;
1394   case X86::MOVSX32rr16:
1395   case X86::MOVZX32rr16:
1396   case X86::MOVSX64rr16:
1397   case X86::MOVSX64rr32: {
1398     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1399       // Be conservative.
1400       return false;
1401     SrcReg = MI.getOperand(1).getReg();
1402     DstReg = MI.getOperand(0).getReg();
1403     switch (MI.getOpcode()) {
1404     default: llvm_unreachable("Unreachable!");
1405     case X86::MOVSX16rr8:
1406     case X86::MOVZX16rr8:
1407     case X86::MOVSX32rr8:
1408     case X86::MOVZX32rr8:
1409     case X86::MOVSX64rr8:
1410       SubIdx = X86::sub_8bit;
1411       break;
1412     case X86::MOVSX32rr16:
1413     case X86::MOVZX32rr16:
1414     case X86::MOVSX64rr16:
1415       SubIdx = X86::sub_16bit;
1416       break;
1417     case X86::MOVSX64rr32:
1418       SubIdx = X86::sub_32bit;
1419       break;
1420     }
1421     return true;
1422   }
1423   }
1424   return false;
1425 }
1426
1427 /// isFrameOperand - Return true and the FrameIndex if the specified
1428 /// operand and follow operands form a reference to the stack frame.
1429 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1430                                   int &FrameIndex) const {
1431   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
1432       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
1433       MI->getOperand(Op+1).getImm() == 1 &&
1434       MI->getOperand(Op+2).getReg() == 0 &&
1435       MI->getOperand(Op+3).getImm() == 0) {
1436     FrameIndex = MI->getOperand(Op).getIndex();
1437     return true;
1438   }
1439   return false;
1440 }
1441
1442 static bool isFrameLoadOpcode(int Opcode) {
1443   switch (Opcode) {
1444   default:
1445     return false;
1446   case X86::MOV8rm:
1447   case X86::MOV16rm:
1448   case X86::MOV32rm:
1449   case X86::MOV64rm:
1450   case X86::LD_Fp64m:
1451   case X86::MOVSSrm:
1452   case X86::MOVSDrm:
1453   case X86::MOVAPSrm:
1454   case X86::MOVAPDrm:
1455   case X86::MOVDQArm:
1456   case X86::VMOVSSrm:
1457   case X86::VMOVSDrm:
1458   case X86::VMOVAPSrm:
1459   case X86::VMOVAPDrm:
1460   case X86::VMOVDQArm:
1461   case X86::VMOVAPSYrm:
1462   case X86::VMOVAPDYrm:
1463   case X86::VMOVDQAYrm:
1464   case X86::MMX_MOVD64rm:
1465   case X86::MMX_MOVQ64rm:
1466   case X86::VMOVDQA32rm:
1467   case X86::VMOVDQA64rm:
1468     return true;
1469   }
1470 }
1471
1472 static bool isFrameStoreOpcode(int Opcode) {
1473   switch (Opcode) {
1474   default: break;
1475   case X86::MOV8mr:
1476   case X86::MOV16mr:
1477   case X86::MOV32mr:
1478   case X86::MOV64mr:
1479   case X86::ST_FpP64m:
1480   case X86::MOVSSmr:
1481   case X86::MOVSDmr:
1482   case X86::MOVAPSmr:
1483   case X86::MOVAPDmr:
1484   case X86::MOVDQAmr:
1485   case X86::VMOVSSmr:
1486   case X86::VMOVSDmr:
1487   case X86::VMOVAPSmr:
1488   case X86::VMOVAPDmr:
1489   case X86::VMOVDQAmr:
1490   case X86::VMOVAPSYmr:
1491   case X86::VMOVAPDYmr:
1492   case X86::VMOVDQAYmr:
1493   case X86::MMX_MOVD64mr:
1494   case X86::MMX_MOVQ64mr:
1495   case X86::MMX_MOVNTQmr:
1496     return true;
1497   }
1498   return false;
1499 }
1500
1501 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1502                                            int &FrameIndex) const {
1503   if (isFrameLoadOpcode(MI->getOpcode()))
1504     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1505       return MI->getOperand(0).getReg();
1506   return 0;
1507 }
1508
1509 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1510                                                  int &FrameIndex) const {
1511   if (isFrameLoadOpcode(MI->getOpcode())) {
1512     unsigned Reg;
1513     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1514       return Reg;
1515     // Check for post-frame index elimination operations
1516     const MachineMemOperand *Dummy;
1517     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1518   }
1519   return 0;
1520 }
1521
1522 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1523                                           int &FrameIndex) const {
1524   if (isFrameStoreOpcode(MI->getOpcode()))
1525     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1526         isFrameOperand(MI, 0, FrameIndex))
1527       return MI->getOperand(X86::AddrNumOperands).getReg();
1528   return 0;
1529 }
1530
1531 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1532                                                 int &FrameIndex) const {
1533   if (isFrameStoreOpcode(MI->getOpcode())) {
1534     unsigned Reg;
1535     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1536       return Reg;
1537     // Check for post-frame index elimination operations
1538     const MachineMemOperand *Dummy;
1539     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1540   }
1541   return 0;
1542 }
1543
1544 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1545 /// X86::MOVPC32r.
1546 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1547   // Don't waste compile time scanning use-def chains of physregs.
1548   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1549     return false;
1550   bool isPICBase = false;
1551   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
1552          E = MRI.def_end(); I != E; ++I) {
1553     MachineInstr *DefMI = I.getOperand().getParent();
1554     if (DefMI->getOpcode() != X86::MOVPC32r)
1555       return false;
1556     assert(!isPICBase && "More than one PIC base?");
1557     isPICBase = true;
1558   }
1559   return isPICBase;
1560 }
1561
1562 bool
1563 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
1564                                                 AliasAnalysis *AA) const {
1565   switch (MI->getOpcode()) {
1566   default: break;
1567   case X86::MOV8rm:
1568   case X86::MOV16rm:
1569   case X86::MOV32rm:
1570   case X86::MOV64rm:
1571   case X86::LD_Fp64m:
1572   case X86::MOVSSrm:
1573   case X86::MOVSDrm:
1574   case X86::MOVAPSrm:
1575   case X86::MOVUPSrm:
1576   case X86::MOVAPDrm:
1577   case X86::MOVDQArm:
1578   case X86::MOVDQUrm:
1579   case X86::VMOVSSrm:
1580   case X86::VMOVSDrm:
1581   case X86::VMOVAPSrm:
1582   case X86::VMOVUPSrm:
1583   case X86::VMOVAPDrm:
1584   case X86::VMOVDQArm:
1585   case X86::VMOVDQUrm:
1586   case X86::VMOVAPSYrm:
1587   case X86::VMOVUPSYrm:
1588   case X86::VMOVAPDYrm:
1589   case X86::VMOVDQAYrm:
1590   case X86::VMOVDQUYrm:
1591   case X86::MMX_MOVD64rm:
1592   case X86::MMX_MOVQ64rm:
1593   case X86::FsVMOVAPSrm:
1594   case X86::FsVMOVAPDrm:
1595   case X86::FsMOVAPSrm:
1596   case X86::FsMOVAPDrm: {
1597     // Loads from constant pools are trivially rematerializable.
1598     if (MI->getOperand(1).isReg() &&
1599         MI->getOperand(2).isImm() &&
1600         MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
1601         MI->isInvariantLoad(AA)) {
1602       unsigned BaseReg = MI->getOperand(1).getReg();
1603       if (BaseReg == 0 || BaseReg == X86::RIP)
1604         return true;
1605       // Allow re-materialization of PIC load.
1606       if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
1607         return false;
1608       const MachineFunction &MF = *MI->getParent()->getParent();
1609       const MachineRegisterInfo &MRI = MF.getRegInfo();
1610       return regIsPICBase(BaseReg, MRI);
1611     }
1612     return false;
1613   }
1614
1615   case X86::LEA32r:
1616   case X86::LEA64r: {
1617     if (MI->getOperand(2).isImm() &&
1618         MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
1619         !MI->getOperand(4).isReg()) {
1620       // lea fi#, lea GV, etc. are all rematerializable.
1621       if (!MI->getOperand(1).isReg())
1622         return true;
1623       unsigned BaseReg = MI->getOperand(1).getReg();
1624       if (BaseReg == 0)
1625         return true;
1626       // Allow re-materialization of lea PICBase + x.
1627       const MachineFunction &MF = *MI->getParent()->getParent();
1628       const MachineRegisterInfo &MRI = MF.getRegInfo();
1629       return regIsPICBase(BaseReg, MRI);
1630     }
1631     return false;
1632   }
1633   }
1634
1635   // All other instructions marked M_REMATERIALIZABLE are always trivially
1636   // rematerializable.
1637   return true;
1638 }
1639
1640 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
1641 /// would clobber the EFLAGS condition register. Note the result may be
1642 /// conservative. If it cannot definitely determine the safety after visiting
1643 /// a few instructions in each direction it assumes it's not safe.
1644 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1645                                   MachineBasicBlock::iterator I) {
1646   MachineBasicBlock::iterator E = MBB.end();
1647
1648   // For compile time consideration, if we are not able to determine the
1649   // safety after visiting 4 instructions in each direction, we will assume
1650   // it's not safe.
1651   MachineBasicBlock::iterator Iter = I;
1652   for (unsigned i = 0; Iter != E && i < 4; ++i) {
1653     bool SeenDef = false;
1654     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1655       MachineOperand &MO = Iter->getOperand(j);
1656       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1657         SeenDef = true;
1658       if (!MO.isReg())
1659         continue;
1660       if (MO.getReg() == X86::EFLAGS) {
1661         if (MO.isUse())
1662           return false;
1663         SeenDef = true;
1664       }
1665     }
1666
1667     if (SeenDef)
1668       // This instruction defines EFLAGS, no need to look any further.
1669       return true;
1670     ++Iter;
1671     // Skip over DBG_VALUE.
1672     while (Iter != E && Iter->isDebugValue())
1673       ++Iter;
1674   }
1675
1676   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1677   // live in.
1678   if (Iter == E) {
1679     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1680            SE = MBB.succ_end(); SI != SE; ++SI)
1681       if ((*SI)->isLiveIn(X86::EFLAGS))
1682         return false;
1683     return true;
1684   }
1685
1686   MachineBasicBlock::iterator B = MBB.begin();
1687   Iter = I;
1688   for (unsigned i = 0; i < 4; ++i) {
1689     // If we make it to the beginning of the block, it's safe to clobber
1690     // EFLAGS iff EFLAGS is not live-in.
1691     if (Iter == B)
1692       return !MBB.isLiveIn(X86::EFLAGS);
1693
1694     --Iter;
1695     // Skip over DBG_VALUE.
1696     while (Iter != B && Iter->isDebugValue())
1697       --Iter;
1698
1699     bool SawKill = false;
1700     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1701       MachineOperand &MO = Iter->getOperand(j);
1702       // A register mask may clobber EFLAGS, but we should still look for a
1703       // live EFLAGS def.
1704       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
1705         SawKill = true;
1706       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1707         if (MO.isDef()) return MO.isDead();
1708         if (MO.isKill()) SawKill = true;
1709       }
1710     }
1711
1712     if (SawKill)
1713       // This instruction kills EFLAGS and doesn't redefine it, so
1714       // there's no need to look further.
1715       return true;
1716   }
1717
1718   // Conservative answer.
1719   return false;
1720 }
1721
1722 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1723                                  MachineBasicBlock::iterator I,
1724                                  unsigned DestReg, unsigned SubIdx,
1725                                  const MachineInstr *Orig,
1726                                  const TargetRegisterInfo &TRI) const {
1727   // MOV32r0 is implemented with a xor which clobbers condition code.
1728   // Re-materialize it as movri instructions to avoid side effects.
1729   unsigned Opc = Orig->getOpcode();
1730   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
1731     DebugLoc DL = Orig->getDebugLoc();
1732     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
1733       .addImm(0);
1734   } else {
1735     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1736     MBB.insert(I, MI);
1737   }
1738
1739   MachineInstr *NewMI = prior(I);
1740   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1741 }
1742
1743 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1744 /// is not marked dead.
1745 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1746   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1747     MachineOperand &MO = MI->getOperand(i);
1748     if (MO.isReg() && MO.isDef() &&
1749         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1750       return true;
1751     }
1752   }
1753   return false;
1754 }
1755
1756 /// getTruncatedShiftCount - check whether the shift count for a machine operand
1757 /// is non-zero.
1758 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
1759                                               unsigned ShiftAmtOperandIdx) {
1760   // The shift count is six bits with the REX.W prefix and five bits without.
1761   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
1762   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
1763   return Imm & ShiftCountMask;
1764 }
1765
1766 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
1767 /// can be represented by a LEA instruction.
1768 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
1769   // Left shift instructions can be transformed into load-effective-address
1770   // instructions if we can encode them appropriately.
1771   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
1772   // The SIB.scale field is two bits wide which means that we can encode any
1773   // shift amount less than 4.
1774   return ShAmt < 4 && ShAmt > 0;
1775 }
1776
1777 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
1778                                   unsigned Opc, bool AllowSP,
1779                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
1780                                   MachineOperand &ImplicitOp) const {
1781   MachineFunction &MF = *MI->getParent()->getParent();
1782   const TargetRegisterClass *RC;
1783   if (AllowSP) {
1784     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
1785   } else {
1786     RC = Opc != X86::LEA32r ?
1787       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
1788   }
1789   unsigned SrcReg = Src.getReg();
1790
1791   // For both LEA64 and LEA32 the register already has essentially the right
1792   // type (32-bit or 64-bit) we may just need to forbid SP.
1793   if (Opc != X86::LEA64_32r) {
1794     NewSrc = SrcReg;
1795     isKill = Src.isKill();
1796     isUndef = Src.isUndef();
1797
1798     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
1799         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
1800       return false;
1801
1802     return true;
1803   }
1804
1805   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
1806   // another we need to add 64-bit registers to the final MI.
1807   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
1808     ImplicitOp = Src;
1809     ImplicitOp.setImplicit();
1810
1811     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
1812     MachineBasicBlock::LivenessQueryResult LQR =
1813       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
1814
1815     switch (LQR) {
1816     case MachineBasicBlock::LQR_Unknown:
1817       // We can't give sane liveness flags to the instruction, abandon LEA
1818       // formation.
1819       return false;
1820     case MachineBasicBlock::LQR_Live:
1821       isKill = MI->killsRegister(SrcReg);
1822       isUndef = false;
1823       break;
1824     default:
1825       // The physreg itself is dead, so we have to use it as an <undef>.
1826       isKill = false;
1827       isUndef = true;
1828       break;
1829     }
1830   } else {
1831     // Virtual register of the wrong class, we have to create a temporary 64-bit
1832     // vreg to feed into the LEA.
1833     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
1834     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
1835             get(TargetOpcode::COPY))
1836       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
1837         .addOperand(Src);
1838
1839     // Which is obviously going to be dead after we're done with it.
1840     isKill = true;
1841     isUndef = false;
1842   }
1843
1844   // We've set all the parameters without issue.
1845   return true;
1846 }
1847
1848 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1849 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1850 /// to a 32-bit superregister and then truncating back down to a 16-bit
1851 /// subregister.
1852 MachineInstr *
1853 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1854                                            MachineFunction::iterator &MFI,
1855                                            MachineBasicBlock::iterator &MBBI,
1856                                            LiveVariables *LV) const {
1857   MachineInstr *MI = MBBI;
1858   unsigned Dest = MI->getOperand(0).getReg();
1859   unsigned Src = MI->getOperand(1).getReg();
1860   bool isDead = MI->getOperand(0).isDead();
1861   bool isKill = MI->getOperand(1).isKill();
1862
1863   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1864   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1865   unsigned Opc, leaInReg;
1866   if (TM.getSubtarget<X86Subtarget>().is64Bit()) {
1867     Opc = X86::LEA64_32r;
1868     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
1869   } else {
1870     Opc = X86::LEA32r;
1871     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1872   }
1873
1874   // Build and insert into an implicit UNDEF value. This is OK because
1875   // well be shifting and then extracting the lower 16-bits.
1876   // This has the potential to cause partial register stall. e.g.
1877   //   movw    (%rbp,%rcx,2), %dx
1878   //   leal    -65(%rdx), %esi
1879   // But testing has shown this *does* help performance in 64-bit mode (at
1880   // least on modern x86 machines).
1881   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1882   MachineInstr *InsMI =
1883     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1884     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1885     .addReg(Src, getKillRegState(isKill));
1886
1887   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1888                                     get(Opc), leaOutReg);
1889   switch (MIOpc) {
1890   default: llvm_unreachable("Unreachable!");
1891   case X86::SHL16ri: {
1892     unsigned ShAmt = MI->getOperand(2).getImm();
1893     MIB.addReg(0).addImm(1 << ShAmt)
1894        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1895     break;
1896   }
1897   case X86::INC16r:
1898   case X86::INC64_16r:
1899     addRegOffset(MIB, leaInReg, true, 1);
1900     break;
1901   case X86::DEC16r:
1902   case X86::DEC64_16r:
1903     addRegOffset(MIB, leaInReg, true, -1);
1904     break;
1905   case X86::ADD16ri:
1906   case X86::ADD16ri8:
1907   case X86::ADD16ri_DB:
1908   case X86::ADD16ri8_DB:
1909     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1910     break;
1911   case X86::ADD16rr:
1912   case X86::ADD16rr_DB: {
1913     unsigned Src2 = MI->getOperand(2).getReg();
1914     bool isKill2 = MI->getOperand(2).isKill();
1915     unsigned leaInReg2 = 0;
1916     MachineInstr *InsMI2 = 0;
1917     if (Src == Src2) {
1918       // ADD16rr %reg1028<kill>, %reg1028
1919       // just a single insert_subreg.
1920       addRegReg(MIB, leaInReg, true, leaInReg, false);
1921     } else {
1922       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1923         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
1924       else
1925         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1926       // Build and insert into an implicit UNDEF value. This is OK because
1927       // well be shifting and then extracting the lower 16-bits.
1928       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
1929       InsMI2 =
1930         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1931         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1932         .addReg(Src2, getKillRegState(isKill2));
1933       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1934     }
1935     if (LV && isKill2 && InsMI2)
1936       LV->replaceKillInstruction(Src2, MI, InsMI2);
1937     break;
1938   }
1939   }
1940
1941   MachineInstr *NewMI = MIB;
1942   MachineInstr *ExtMI =
1943     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1944     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1945     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1946
1947   if (LV) {
1948     // Update live variables
1949     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1950     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1951     if (isKill)
1952       LV->replaceKillInstruction(Src, MI, InsMI);
1953     if (isDead)
1954       LV->replaceKillInstruction(Dest, MI, ExtMI);
1955   }
1956
1957   return ExtMI;
1958 }
1959
1960 /// convertToThreeAddress - This method must be implemented by targets that
1961 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1962 /// may be able to convert a two-address instruction into a true
1963 /// three-address instruction on demand.  This allows the X86 target (for
1964 /// example) to convert ADD and SHL instructions into LEA instructions if they
1965 /// would require register copies due to two-addressness.
1966 ///
1967 /// This method returns a null pointer if the transformation cannot be
1968 /// performed, otherwise it returns the new instruction.
1969 ///
1970 MachineInstr *
1971 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1972                                     MachineBasicBlock::iterator &MBBI,
1973                                     LiveVariables *LV) const {
1974   MachineInstr *MI = MBBI;
1975
1976   // The following opcodes also sets the condition code register(s). Only
1977   // convert them to equivalent lea if the condition code register def's
1978   // are dead!
1979   if (hasLiveCondCodeDef(MI))
1980     return 0;
1981
1982   MachineFunction &MF = *MI->getParent()->getParent();
1983   // All instructions input are two-addr instructions.  Get the known operands.
1984   const MachineOperand &Dest = MI->getOperand(0);
1985   const MachineOperand &Src = MI->getOperand(1);
1986
1987   MachineInstr *NewMI = NULL;
1988   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1989   // we have better subtarget support, enable the 16-bit LEA generation here.
1990   // 16-bit LEA is also slow on Core2.
1991   bool DisableLEA16 = true;
1992   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1993
1994   unsigned MIOpc = MI->getOpcode();
1995   switch (MIOpc) {
1996   case X86::SHUFPSrri: {
1997     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1998     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1999
2000     unsigned B = MI->getOperand(1).getReg();
2001     unsigned C = MI->getOperand(2).getReg();
2002     if (B != C) return 0;
2003     unsigned M = MI->getOperand(3).getImm();
2004     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
2005       .addOperand(Dest).addOperand(Src).addImm(M);
2006     break;
2007   }
2008   case X86::SHUFPDrri: {
2009     assert(MI->getNumOperands() == 4 && "Unknown shufpd instruction!");
2010     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
2011
2012     unsigned B = MI->getOperand(1).getReg();
2013     unsigned C = MI->getOperand(2).getReg();
2014     if (B != C) return 0;
2015     unsigned M = MI->getOperand(3).getImm();
2016
2017     // Convert to PSHUFD mask.
2018     M = ((M & 1) << 1) | ((M & 1) << 3) | ((M & 2) << 4) | ((M & 2) << 6)| 0x44;
2019
2020     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
2021       .addOperand(Dest).addOperand(Src).addImm(M);
2022     break;
2023   }
2024   case X86::SHL64ri: {
2025     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2026     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2027     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2028
2029     // LEA can't handle RSP.
2030     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2031         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2032                                            &X86::GR64_NOSPRegClass))
2033       return 0;
2034
2035     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2036       .addOperand(Dest)
2037       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2038     break;
2039   }
2040   case X86::SHL32ri: {
2041     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2042     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2043     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2044
2045     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2046
2047     // LEA can't handle ESP.
2048     bool isKill, isUndef;
2049     unsigned SrcReg;
2050     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2051     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2052                         SrcReg, isKill, isUndef, ImplicitOp))
2053       return 0;
2054
2055     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2056       .addOperand(Dest)
2057       .addReg(0).addImm(1 << ShAmt)
2058       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2059       .addImm(0).addReg(0);
2060     if (ImplicitOp.getReg() != 0)
2061       MIB.addOperand(ImplicitOp);
2062     NewMI = MIB;
2063
2064     break;
2065   }
2066   case X86::SHL16ri: {
2067     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2068     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2069     if (!isTruncatedShiftCountForLEA(ShAmt)) return 0;
2070
2071     if (DisableLEA16)
2072       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2073     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2074       .addOperand(Dest)
2075       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2076     break;
2077   }
2078   default: {
2079
2080     switch (MIOpc) {
2081     default: return 0;
2082     case X86::INC64r:
2083     case X86::INC32r:
2084     case X86::INC64_32r: {
2085       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2086       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2087         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2088       bool isKill, isUndef;
2089       unsigned SrcReg;
2090       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2091       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2092                           SrcReg, isKill, isUndef, ImplicitOp))
2093         return 0;
2094
2095       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2096           .addOperand(Dest)
2097           .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2098       if (ImplicitOp.getReg() != 0)
2099         MIB.addOperand(ImplicitOp);
2100
2101       NewMI = addOffset(MIB, 1);
2102       break;
2103     }
2104     case X86::INC16r:
2105     case X86::INC64_16r:
2106       if (DisableLEA16)
2107         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2108       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2109       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2110                         .addOperand(Dest).addOperand(Src), 1);
2111       break;
2112     case X86::DEC64r:
2113     case X86::DEC32r:
2114     case X86::DEC64_32r: {
2115       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2116       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2117         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2118
2119       bool isKill, isUndef;
2120       unsigned SrcReg;
2121       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2122       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2123                           SrcReg, isKill, isUndef, ImplicitOp))
2124         return 0;
2125
2126       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2127           .addOperand(Dest)
2128           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2129       if (ImplicitOp.getReg() != 0)
2130         MIB.addOperand(ImplicitOp);
2131
2132       NewMI = addOffset(MIB, -1);
2133
2134       break;
2135     }
2136     case X86::DEC16r:
2137     case X86::DEC64_16r:
2138       if (DisableLEA16)
2139         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2140       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2141       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2142                         .addOperand(Dest).addOperand(Src), -1);
2143       break;
2144     case X86::ADD64rr:
2145     case X86::ADD64rr_DB:
2146     case X86::ADD32rr:
2147     case X86::ADD32rr_DB: {
2148       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2149       unsigned Opc;
2150       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2151         Opc = X86::LEA64r;
2152       else
2153         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2154
2155       bool isKill, isUndef;
2156       unsigned SrcReg;
2157       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2158       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2159                           SrcReg, isKill, isUndef, ImplicitOp))
2160         return 0;
2161
2162       const MachineOperand &Src2 = MI->getOperand(2);
2163       bool isKill2, isUndef2;
2164       unsigned SrcReg2;
2165       MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2166       if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2167                           SrcReg2, isKill2, isUndef2, ImplicitOp2))
2168         return 0;
2169
2170       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2171         .addOperand(Dest);
2172       if (ImplicitOp.getReg() != 0)
2173         MIB.addOperand(ImplicitOp);
2174       if (ImplicitOp2.getReg() != 0)
2175         MIB.addOperand(ImplicitOp2);
2176
2177       NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2178
2179       // Preserve undefness of the operands.
2180       NewMI->getOperand(1).setIsUndef(isUndef);
2181       NewMI->getOperand(3).setIsUndef(isUndef2);
2182
2183       if (LV && Src2.isKill())
2184         LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2185       break;
2186     }
2187     case X86::ADD16rr:
2188     case X86::ADD16rr_DB: {
2189       if (DisableLEA16)
2190         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2191       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2192       unsigned Src2 = MI->getOperand(2).getReg();
2193       bool isKill2 = MI->getOperand(2).isKill();
2194       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2195                         .addOperand(Dest),
2196                         Src.getReg(), Src.isKill(), Src2, isKill2);
2197
2198       // Preserve undefness of the operands.
2199       bool isUndef = MI->getOperand(1).isUndef();
2200       bool isUndef2 = MI->getOperand(2).isUndef();
2201       NewMI->getOperand(1).setIsUndef(isUndef);
2202       NewMI->getOperand(3).setIsUndef(isUndef2);
2203
2204       if (LV && isKill2)
2205         LV->replaceKillInstruction(Src2, MI, NewMI);
2206       break;
2207     }
2208     case X86::ADD64ri32:
2209     case X86::ADD64ri8:
2210     case X86::ADD64ri32_DB:
2211     case X86::ADD64ri8_DB:
2212       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2213       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2214                         .addOperand(Dest).addOperand(Src),
2215                         MI->getOperand(2).getImm());
2216       break;
2217     case X86::ADD32ri:
2218     case X86::ADD32ri8:
2219     case X86::ADD32ri_DB:
2220     case X86::ADD32ri8_DB: {
2221       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2222       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2223
2224       bool isKill, isUndef;
2225       unsigned SrcReg;
2226       MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2227       if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2228                           SrcReg, isKill, isUndef, ImplicitOp))
2229         return 0;
2230
2231       MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2232           .addOperand(Dest)
2233           .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2234       if (ImplicitOp.getReg() != 0)
2235         MIB.addOperand(ImplicitOp);
2236
2237       NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2238       break;
2239     }
2240     case X86::ADD16ri:
2241     case X86::ADD16ri8:
2242     case X86::ADD16ri_DB:
2243     case X86::ADD16ri8_DB:
2244       if (DisableLEA16)
2245         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
2246       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2247       NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2248                         .addOperand(Dest).addOperand(Src),
2249                         MI->getOperand(2).getImm());
2250       break;
2251     }
2252   }
2253   }
2254
2255   if (!NewMI) return 0;
2256
2257   if (LV) {  // Update live variables
2258     if (Src.isKill())
2259       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2260     if (Dest.isDead())
2261       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2262   }
2263
2264   MFI->insert(MBBI, NewMI);          // Insert the new inst
2265   return NewMI;
2266 }
2267
2268 /// commuteInstruction - We have a few instructions that must be hacked on to
2269 /// commute them.
2270 ///
2271 MachineInstr *
2272 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2273   switch (MI->getOpcode()) {
2274   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2275   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2276   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2277   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2278   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2279   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2280     unsigned Opc;
2281     unsigned Size;
2282     switch (MI->getOpcode()) {
2283     default: llvm_unreachable("Unreachable!");
2284     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2285     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2286     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2287     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2288     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2289     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2290     }
2291     unsigned Amt = MI->getOperand(3).getImm();
2292     if (NewMI) {
2293       MachineFunction &MF = *MI->getParent()->getParent();
2294       MI = MF.CloneMachineInstr(MI);
2295       NewMI = false;
2296     }
2297     MI->setDesc(get(Opc));
2298     MI->getOperand(3).setImm(Size-Amt);
2299     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2300   }
2301   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2302   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2303   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2304   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2305   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2306   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2307   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2308   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2309   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2310   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2311   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2312   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2313   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2314   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2315   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2316   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2317     unsigned Opc;
2318     switch (MI->getOpcode()) {
2319     default: llvm_unreachable("Unreachable!");
2320     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2321     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2322     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2323     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2324     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2325     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2326     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2327     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2328     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2329     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2330     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2331     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2332     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2333     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2334     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2335     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2336     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2337     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2338     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2339     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2340     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2341     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2342     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2343     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2344     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2345     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2346     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2347     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2348     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2349     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2350     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2351     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2352     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2353     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2354     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2355     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2356     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2357     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2358     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2359     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2360     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2361     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2362     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2363     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2364     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2365     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2366     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2367     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2368     }
2369     if (NewMI) {
2370       MachineFunction &MF = *MI->getParent()->getParent();
2371       MI = MF.CloneMachineInstr(MI);
2372       NewMI = false;
2373     }
2374     MI->setDesc(get(Opc));
2375     // Fallthrough intended.
2376   }
2377   default:
2378     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2379   }
2380 }
2381
2382 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2383   switch (BrOpc) {
2384   default: return X86::COND_INVALID;
2385   case X86::JE_4:  return X86::COND_E;
2386   case X86::JNE_4: return X86::COND_NE;
2387   case X86::JL_4:  return X86::COND_L;
2388   case X86::JLE_4: return X86::COND_LE;
2389   case X86::JG_4:  return X86::COND_G;
2390   case X86::JGE_4: return X86::COND_GE;
2391   case X86::JB_4:  return X86::COND_B;
2392   case X86::JBE_4: return X86::COND_BE;
2393   case X86::JA_4:  return X86::COND_A;
2394   case X86::JAE_4: return X86::COND_AE;
2395   case X86::JS_4:  return X86::COND_S;
2396   case X86::JNS_4: return X86::COND_NS;
2397   case X86::JP_4:  return X86::COND_P;
2398   case X86::JNP_4: return X86::COND_NP;
2399   case X86::JO_4:  return X86::COND_O;
2400   case X86::JNO_4: return X86::COND_NO;
2401   }
2402 }
2403
2404 /// getCondFromSETOpc - return condition code of a SET opcode.
2405 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2406   switch (Opc) {
2407   default: return X86::COND_INVALID;
2408   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2409   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2410   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2411   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2412   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2413   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2414   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2415   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2416   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2417   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2418   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2419   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2420   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2421   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2422   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2423   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2424   }
2425 }
2426
2427 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2428 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2429   switch (Opc) {
2430   default: return X86::COND_INVALID;
2431   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2432   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2433     return X86::COND_A;
2434   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2435   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2436     return X86::COND_AE;
2437   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2438   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2439     return X86::COND_B;
2440   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2441   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2442     return X86::COND_BE;
2443   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2444   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2445     return X86::COND_E;
2446   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2447   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2448     return X86::COND_G;
2449   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2450   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2451     return X86::COND_GE;
2452   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2453   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2454     return X86::COND_L;
2455   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2456   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2457     return X86::COND_LE;
2458   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2459   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2460     return X86::COND_NE;
2461   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2462   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2463     return X86::COND_NO;
2464   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2465   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2466     return X86::COND_NP;
2467   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2468   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2469     return X86::COND_NS;
2470   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2471   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2472     return X86::COND_O;
2473   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2474   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2475     return X86::COND_P;
2476   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2477   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2478     return X86::COND_S;
2479   }
2480 }
2481
2482 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2483   switch (CC) {
2484   default: llvm_unreachable("Illegal condition code!");
2485   case X86::COND_E:  return X86::JE_4;
2486   case X86::COND_NE: return X86::JNE_4;
2487   case X86::COND_L:  return X86::JL_4;
2488   case X86::COND_LE: return X86::JLE_4;
2489   case X86::COND_G:  return X86::JG_4;
2490   case X86::COND_GE: return X86::JGE_4;
2491   case X86::COND_B:  return X86::JB_4;
2492   case X86::COND_BE: return X86::JBE_4;
2493   case X86::COND_A:  return X86::JA_4;
2494   case X86::COND_AE: return X86::JAE_4;
2495   case X86::COND_S:  return X86::JS_4;
2496   case X86::COND_NS: return X86::JNS_4;
2497   case X86::COND_P:  return X86::JP_4;
2498   case X86::COND_NP: return X86::JNP_4;
2499   case X86::COND_O:  return X86::JO_4;
2500   case X86::COND_NO: return X86::JNO_4;
2501   }
2502 }
2503
2504 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
2505 /// e.g. turning COND_E to COND_NE.
2506 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2507   switch (CC) {
2508   default: llvm_unreachable("Illegal condition code!");
2509   case X86::COND_E:  return X86::COND_NE;
2510   case X86::COND_NE: return X86::COND_E;
2511   case X86::COND_L:  return X86::COND_GE;
2512   case X86::COND_LE: return X86::COND_G;
2513   case X86::COND_G:  return X86::COND_LE;
2514   case X86::COND_GE: return X86::COND_L;
2515   case X86::COND_B:  return X86::COND_AE;
2516   case X86::COND_BE: return X86::COND_A;
2517   case X86::COND_A:  return X86::COND_BE;
2518   case X86::COND_AE: return X86::COND_B;
2519   case X86::COND_S:  return X86::COND_NS;
2520   case X86::COND_NS: return X86::COND_S;
2521   case X86::COND_P:  return X86::COND_NP;
2522   case X86::COND_NP: return X86::COND_P;
2523   case X86::COND_O:  return X86::COND_NO;
2524   case X86::COND_NO: return X86::COND_O;
2525   }
2526 }
2527
2528 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2529 /// the condition code if we modify the instructions such that flags are
2530 /// set by MI(b,a).
2531 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2532   switch (CC) {
2533   default: return X86::COND_INVALID;
2534   case X86::COND_E:  return X86::COND_E;
2535   case X86::COND_NE: return X86::COND_NE;
2536   case X86::COND_L:  return X86::COND_G;
2537   case X86::COND_LE: return X86::COND_GE;
2538   case X86::COND_G:  return X86::COND_L;
2539   case X86::COND_GE: return X86::COND_LE;
2540   case X86::COND_B:  return X86::COND_A;
2541   case X86::COND_BE: return X86::COND_AE;
2542   case X86::COND_A:  return X86::COND_B;
2543   case X86::COND_AE: return X86::COND_BE;
2544   }
2545 }
2546
2547 /// getSETFromCond - Return a set opcode for the given condition and
2548 /// whether it has memory operand.
2549 static unsigned getSETFromCond(X86::CondCode CC,
2550                                bool HasMemoryOperand) {
2551   static const uint16_t Opc[16][2] = {
2552     { X86::SETAr,  X86::SETAm  },
2553     { X86::SETAEr, X86::SETAEm },
2554     { X86::SETBr,  X86::SETBm  },
2555     { X86::SETBEr, X86::SETBEm },
2556     { X86::SETEr,  X86::SETEm  },
2557     { X86::SETGr,  X86::SETGm  },
2558     { X86::SETGEr, X86::SETGEm },
2559     { X86::SETLr,  X86::SETLm  },
2560     { X86::SETLEr, X86::SETLEm },
2561     { X86::SETNEr, X86::SETNEm },
2562     { X86::SETNOr, X86::SETNOm },
2563     { X86::SETNPr, X86::SETNPm },
2564     { X86::SETNSr, X86::SETNSm },
2565     { X86::SETOr,  X86::SETOm  },
2566     { X86::SETPr,  X86::SETPm  },
2567     { X86::SETSr,  X86::SETSm  }
2568   };
2569
2570   assert(CC < 16 && "Can only handle standard cond codes");
2571   return Opc[CC][HasMemoryOperand ? 1 : 0];
2572 }
2573
2574 /// getCMovFromCond - Return a cmov opcode for the given condition,
2575 /// register size in bytes, and operand type.
2576 static unsigned getCMovFromCond(X86::CondCode CC, unsigned RegBytes,
2577                                 bool HasMemoryOperand) {
2578   static const uint16_t Opc[32][3] = {
2579     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
2580     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
2581     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
2582     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
2583     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
2584     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
2585     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
2586     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
2587     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
2588     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
2589     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
2590     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
2591     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
2592     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
2593     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
2594     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
2595     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
2596     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
2597     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
2598     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
2599     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
2600     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
2601     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
2602     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
2603     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
2604     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
2605     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
2606     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
2607     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
2608     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
2609     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
2610     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
2611   };
2612
2613   assert(CC < 16 && "Can only handle standard cond codes");
2614   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
2615   switch(RegBytes) {
2616   default: llvm_unreachable("Illegal register size!");
2617   case 2: return Opc[Idx][0];
2618   case 4: return Opc[Idx][1];
2619   case 8: return Opc[Idx][2];
2620   }
2621 }
2622
2623 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
2624   if (!MI->isTerminator()) return false;
2625
2626   // Conditional branch is a special case.
2627   if (MI->isBranch() && !MI->isBarrier())
2628     return true;
2629   if (!MI->isPredicable())
2630     return true;
2631   return !isPredicated(MI);
2632 }
2633
2634 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
2635                                  MachineBasicBlock *&TBB,
2636                                  MachineBasicBlock *&FBB,
2637                                  SmallVectorImpl<MachineOperand> &Cond,
2638                                  bool AllowModify) const {
2639   // Start from the bottom of the block and work up, examining the
2640   // terminator instructions.
2641   MachineBasicBlock::iterator I = MBB.end();
2642   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
2643   while (I != MBB.begin()) {
2644     --I;
2645     if (I->isDebugValue())
2646       continue;
2647
2648     // Working from the bottom, when we see a non-terminator instruction, we're
2649     // done.
2650     if (!isUnpredicatedTerminator(I))
2651       break;
2652
2653     // A terminator that isn't a branch can't easily be handled by this
2654     // analysis.
2655     if (!I->isBranch())
2656       return true;
2657
2658     // Handle unconditional branches.
2659     if (I->getOpcode() == X86::JMP_4) {
2660       UnCondBrIter = I;
2661
2662       if (!AllowModify) {
2663         TBB = I->getOperand(0).getMBB();
2664         continue;
2665       }
2666
2667       // If the block has any instructions after a JMP, delete them.
2668       while (llvm::next(I) != MBB.end())
2669         llvm::next(I)->eraseFromParent();
2670
2671       Cond.clear();
2672       FBB = 0;
2673
2674       // Delete the JMP if it's equivalent to a fall-through.
2675       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
2676         TBB = 0;
2677         I->eraseFromParent();
2678         I = MBB.end();
2679         UnCondBrIter = MBB.end();
2680         continue;
2681       }
2682
2683       // TBB is used to indicate the unconditional destination.
2684       TBB = I->getOperand(0).getMBB();
2685       continue;
2686     }
2687
2688     // Handle conditional branches.
2689     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
2690     if (BranchCode == X86::COND_INVALID)
2691       return true;  // Can't handle indirect branch.
2692
2693     // Working from the bottom, handle the first conditional branch.
2694     if (Cond.empty()) {
2695       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
2696       if (AllowModify && UnCondBrIter != MBB.end() &&
2697           MBB.isLayoutSuccessor(TargetBB)) {
2698         // If we can modify the code and it ends in something like:
2699         //
2700         //     jCC L1
2701         //     jmp L2
2702         //   L1:
2703         //     ...
2704         //   L2:
2705         //
2706         // Then we can change this to:
2707         //
2708         //     jnCC L2
2709         //   L1:
2710         //     ...
2711         //   L2:
2712         //
2713         // Which is a bit more efficient.
2714         // We conditionally jump to the fall-through block.
2715         BranchCode = GetOppositeBranchCondition(BranchCode);
2716         unsigned JNCC = GetCondBranchFromCond(BranchCode);
2717         MachineBasicBlock::iterator OldInst = I;
2718
2719         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
2720           .addMBB(UnCondBrIter->getOperand(0).getMBB());
2721         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
2722           .addMBB(TargetBB);
2723
2724         OldInst->eraseFromParent();
2725         UnCondBrIter->eraseFromParent();
2726
2727         // Restart the analysis.
2728         UnCondBrIter = MBB.end();
2729         I = MBB.end();
2730         continue;
2731       }
2732
2733       FBB = TBB;
2734       TBB = I->getOperand(0).getMBB();
2735       Cond.push_back(MachineOperand::CreateImm(BranchCode));
2736       continue;
2737     }
2738
2739     // Handle subsequent conditional branches. Only handle the case where all
2740     // conditional branches branch to the same destination and their condition
2741     // opcodes fit one of the special multi-branch idioms.
2742     assert(Cond.size() == 1);
2743     assert(TBB);
2744
2745     // Only handle the case where all conditional branches branch to the same
2746     // destination.
2747     if (TBB != I->getOperand(0).getMBB())
2748       return true;
2749
2750     // If the conditions are the same, we can leave them alone.
2751     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
2752     if (OldBranchCode == BranchCode)
2753       continue;
2754
2755     // If they differ, see if they fit one of the known patterns. Theoretically,
2756     // we could handle more patterns here, but we shouldn't expect to see them
2757     // if instruction selection has done a reasonable job.
2758     if ((OldBranchCode == X86::COND_NP &&
2759          BranchCode == X86::COND_E) ||
2760         (OldBranchCode == X86::COND_E &&
2761          BranchCode == X86::COND_NP))
2762       BranchCode = X86::COND_NP_OR_E;
2763     else if ((OldBranchCode == X86::COND_P &&
2764               BranchCode == X86::COND_NE) ||
2765              (OldBranchCode == X86::COND_NE &&
2766               BranchCode == X86::COND_P))
2767       BranchCode = X86::COND_NE_OR_P;
2768     else
2769       return true;
2770
2771     // Update the MachineOperand.
2772     Cond[0].setImm(BranchCode);
2773   }
2774
2775   return false;
2776 }
2777
2778 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
2779   MachineBasicBlock::iterator I = MBB.end();
2780   unsigned Count = 0;
2781
2782   while (I != MBB.begin()) {
2783     --I;
2784     if (I->isDebugValue())
2785       continue;
2786     if (I->getOpcode() != X86::JMP_4 &&
2787         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
2788       break;
2789     // Remove the branch.
2790     I->eraseFromParent();
2791     I = MBB.end();
2792     ++Count;
2793   }
2794
2795   return Count;
2796 }
2797
2798 unsigned
2799 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
2800                            MachineBasicBlock *FBB,
2801                            const SmallVectorImpl<MachineOperand> &Cond,
2802                            DebugLoc DL) const {
2803   // Shouldn't be a fall through.
2804   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
2805   assert((Cond.size() == 1 || Cond.size() == 0) &&
2806          "X86 branch conditions have one component!");
2807
2808   if (Cond.empty()) {
2809     // Unconditional branch?
2810     assert(!FBB && "Unconditional branch with multiple successors!");
2811     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
2812     return 1;
2813   }
2814
2815   // Conditional branch.
2816   unsigned Count = 0;
2817   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
2818   switch (CC) {
2819   case X86::COND_NP_OR_E:
2820     // Synthesize NP_OR_E with two branches.
2821     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
2822     ++Count;
2823     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
2824     ++Count;
2825     break;
2826   case X86::COND_NE_OR_P:
2827     // Synthesize NE_OR_P with two branches.
2828     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
2829     ++Count;
2830     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
2831     ++Count;
2832     break;
2833   default: {
2834     unsigned Opc = GetCondBranchFromCond(CC);
2835     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
2836     ++Count;
2837   }
2838   }
2839   if (FBB) {
2840     // Two-way Conditional branch. Insert the second branch.
2841     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
2842     ++Count;
2843   }
2844   return Count;
2845 }
2846
2847 bool X86InstrInfo::
2848 canInsertSelect(const MachineBasicBlock &MBB,
2849                 const SmallVectorImpl<MachineOperand> &Cond,
2850                 unsigned TrueReg, unsigned FalseReg,
2851                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
2852   // Not all subtargets have cmov instructions.
2853   if (!TM.getSubtarget<X86Subtarget>().hasCMov())
2854     return false;
2855   if (Cond.size() != 1)
2856     return false;
2857   // We cannot do the composite conditions, at least not in SSA form.
2858   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
2859     return false;
2860
2861   // Check register classes.
2862   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2863   const TargetRegisterClass *RC =
2864     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
2865   if (!RC)
2866     return false;
2867
2868   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
2869   if (X86::GR16RegClass.hasSubClassEq(RC) ||
2870       X86::GR32RegClass.hasSubClassEq(RC) ||
2871       X86::GR64RegClass.hasSubClassEq(RC)) {
2872     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
2873     // Bridge. Probably Ivy Bridge as well.
2874     CondCycles = 2;
2875     TrueCycles = 2;
2876     FalseCycles = 2;
2877     return true;
2878   }
2879
2880   // Can't do vectors.
2881   return false;
2882 }
2883
2884 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
2885                                 MachineBasicBlock::iterator I, DebugLoc DL,
2886                                 unsigned DstReg,
2887                                 const SmallVectorImpl<MachineOperand> &Cond,
2888                                 unsigned TrueReg, unsigned FalseReg) const {
2889    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
2890    assert(Cond.size() == 1 && "Invalid Cond array");
2891    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
2892                                   MRI.getRegClass(DstReg)->getSize(),
2893                                   false/*HasMemoryOperand*/);
2894    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
2895 }
2896
2897 /// isHReg - Test if the given register is a physical h register.
2898 static bool isHReg(unsigned Reg) {
2899   return X86::GR8_ABCD_HRegClass.contains(Reg);
2900 }
2901
2902 // Try and copy between VR128/VR64 and GR64 registers.
2903 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
2904                                         const X86Subtarget& Subtarget) {
2905
2906
2907   // SrcReg(VR128) -> DestReg(GR64)
2908   // SrcReg(VR64)  -> DestReg(GR64)
2909   // SrcReg(GR64)  -> DestReg(VR128)
2910   // SrcReg(GR64)  -> DestReg(VR64)
2911
2912   bool HasAVX = Subtarget.hasAVX();
2913   bool HasAVX512 = Subtarget.hasAVX512();
2914   if (X86::GR64RegClass.contains(DestReg)) {
2915     if (X86::VR128XRegClass.contains(SrcReg))
2916       // Copy from a VR128 register to a GR64 register.
2917       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
2918                                                X86::MOVPQIto64rr);
2919     if (X86::VR64RegClass.contains(SrcReg))
2920       // Copy from a VR64 register to a GR64 register.
2921       return X86::MOVSDto64rr;
2922   } else if (X86::GR64RegClass.contains(SrcReg)) {
2923     // Copy from a GR64 register to a VR128 register.
2924     if (X86::VR128XRegClass.contains(DestReg))
2925       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
2926                                                X86::MOV64toPQIrr);
2927     // Copy from a GR64 register to a VR64 register.
2928     if (X86::VR64RegClass.contains(DestReg))
2929       return X86::MOV64toSDrr;
2930   }
2931
2932   // SrcReg(FR32) -> DestReg(GR32)
2933   // SrcReg(GR32) -> DestReg(FR32)
2934
2935   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
2936     // Copy from a FR32 register to a GR32 register.
2937     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
2938
2939   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
2940     // Copy from a GR32 register to a FR32 register.
2941     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
2942   return 0;
2943 }
2944
2945 static
2946 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
2947   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
2948       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
2949       X86::VR512RegClass.contains(DestReg, SrcReg)) {
2950      DestReg = get512BitSuperRegister(DestReg);
2951      SrcReg = get512BitSuperRegister(SrcReg);
2952      return X86::VMOVAPSZrr;
2953   }
2954   if ((X86::VK8RegClass.contains(DestReg) ||
2955        X86::VK16RegClass.contains(DestReg)) &&
2956       (X86::VK8RegClass.contains(SrcReg) ||
2957        X86::VK16RegClass.contains(SrcReg)))
2958     return X86::KMOVWkk;
2959   return 0;
2960 }
2961
2962 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
2963                                MachineBasicBlock::iterator MI, DebugLoc DL,
2964                                unsigned DestReg, unsigned SrcReg,
2965                                bool KillSrc) const {
2966   // First deal with the normal symmetric copies.
2967   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
2968   bool HasAVX512 = TM.getSubtarget<X86Subtarget>().hasAVX512();
2969   unsigned Opc = 0;
2970   if (X86::GR64RegClass.contains(DestReg, SrcReg))
2971     Opc = X86::MOV64rr;
2972   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
2973     Opc = X86::MOV32rr;
2974   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
2975     Opc = X86::MOV16rr;
2976   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
2977     // Copying to or from a physical H register on x86-64 requires a NOREX
2978     // move.  Otherwise use a normal move.
2979     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
2980         TM.getSubtarget<X86Subtarget>().is64Bit()) {
2981       Opc = X86::MOV8rr_NOREX;
2982       // Both operands must be encodable without an REX prefix.
2983       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
2984              "8-bit H register can not be copied outside GR8_NOREX");
2985     } else
2986       Opc = X86::MOV8rr;
2987   }
2988   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
2989     Opc = X86::MMX_MOVQ64rr;
2990   else if (HasAVX512)
2991     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
2992   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
2993     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
2994   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
2995     Opc = X86::VMOVAPSYrr;
2996   if (!Opc)
2997     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, TM.getSubtarget<X86Subtarget>());
2998
2999   if (Opc) {
3000     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3001       .addReg(SrcReg, getKillRegState(KillSrc));
3002     return;
3003   }
3004
3005   // Moving EFLAGS to / from another register requires a push and a pop.
3006   // Notice that we have to adjust the stack if we don't want to clobber the
3007   // first frame index. See X86FrameLowering.cpp - colobbersTheStack.
3008   if (SrcReg == X86::EFLAGS) {
3009     if (X86::GR64RegClass.contains(DestReg)) {
3010       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3011       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3012       return;
3013     }
3014     if (X86::GR32RegClass.contains(DestReg)) {
3015       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3016       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3017       return;
3018     }
3019   }
3020   if (DestReg == X86::EFLAGS) {
3021     if (X86::GR64RegClass.contains(SrcReg)) {
3022       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3023         .addReg(SrcReg, getKillRegState(KillSrc));
3024       BuildMI(MBB, MI, DL, get(X86::POPF64));
3025       return;
3026     }
3027     if (X86::GR32RegClass.contains(SrcReg)) {
3028       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3029         .addReg(SrcReg, getKillRegState(KillSrc));
3030       BuildMI(MBB, MI, DL, get(X86::POPF32));
3031       return;
3032     }
3033   }
3034
3035   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3036                << " to " << RI.getName(DestReg) << '\n');
3037   llvm_unreachable("Cannot emit physreg copy instruction");
3038 }
3039
3040 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3041                                       const TargetRegisterClass *RC,
3042                                       bool isStackAligned,
3043                                       const TargetMachine &TM,
3044                                       bool load) {
3045   if (TM.getSubtarget<X86Subtarget>().hasAVX512()) {
3046     if (X86::VK8RegClass.hasSubClassEq(RC)  || 
3047       X86::VK16RegClass.hasSubClassEq(RC))
3048       return load ? X86::KMOVWkm : X86::KMOVWmk;
3049
3050     if (X86::FR32XRegClass.hasSubClassEq(RC))
3051       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3052     if (X86::FR64XRegClass.hasSubClassEq(RC))
3053       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3054     if (X86::VR128XRegClass.hasSubClassEq(RC) ||
3055         X86::VR256XRegClass.hasSubClassEq(RC) ||
3056         X86::VR512RegClass.hasSubClassEq(RC))
3057       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3058   }
3059
3060   bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
3061   switch (RC->getSize()) {
3062   default:
3063     llvm_unreachable("Unknown spill size");
3064   case 1:
3065     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3066     if (TM.getSubtarget<X86Subtarget>().is64Bit())
3067       // Copying to or from a physical H register on x86-64 requires a NOREX
3068       // move.  Otherwise use a normal move.
3069       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3070         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3071     return load ? X86::MOV8rm : X86::MOV8mr;
3072   case 2:
3073     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3074     return load ? X86::MOV16rm : X86::MOV16mr;
3075   case 4:
3076     if (X86::GR32RegClass.hasSubClassEq(RC))
3077       return load ? X86::MOV32rm : X86::MOV32mr;
3078     if (X86::FR32RegClass.hasSubClassEq(RC))
3079       return load ?
3080         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3081         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3082     if (X86::RFP32RegClass.hasSubClassEq(RC))
3083       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3084     llvm_unreachable("Unknown 4-byte regclass");
3085   case 8:
3086     if (X86::GR64RegClass.hasSubClassEq(RC))
3087       return load ? X86::MOV64rm : X86::MOV64mr;
3088     if (X86::FR64RegClass.hasSubClassEq(RC))
3089       return load ?
3090         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3091         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3092     if (X86::VR64RegClass.hasSubClassEq(RC))
3093       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3094     if (X86::RFP64RegClass.hasSubClassEq(RC))
3095       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3096     llvm_unreachable("Unknown 8-byte regclass");
3097   case 10:
3098     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3099     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3100   case 16: {
3101     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
3102     // If stack is realigned we can use aligned stores.
3103     if (isStackAligned)
3104       return load ?
3105         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3106         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3107     else
3108       return load ?
3109         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3110         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3111   }
3112   case 32:
3113     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
3114     // If stack is realigned we can use aligned stores.
3115     if (isStackAligned)
3116       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3117     else
3118       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3119   case 64:
3120     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3121     if (isStackAligned)
3122       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3123     else
3124       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3125   }
3126 }
3127
3128 static unsigned getStoreRegOpcode(unsigned SrcReg,
3129                                   const TargetRegisterClass *RC,
3130                                   bool isStackAligned,
3131                                   TargetMachine &TM) {
3132   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
3133 }
3134
3135
3136 static unsigned getLoadRegOpcode(unsigned DestReg,
3137                                  const TargetRegisterClass *RC,
3138                                  bool isStackAligned,
3139                                  const TargetMachine &TM) {
3140   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
3141 }
3142
3143 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3144                                        MachineBasicBlock::iterator MI,
3145                                        unsigned SrcReg, bool isKill, int FrameIdx,
3146                                        const TargetRegisterClass *RC,
3147                                        const TargetRegisterInfo *TRI) const {
3148   const MachineFunction &MF = *MBB.getParent();
3149   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3150          "Stack slot too small for store");
3151   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3152   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= Alignment) ||
3153     RI.canRealignStack(MF);
3154   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
3155   DebugLoc DL = MBB.findDebugLoc(MI);
3156   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3157     .addReg(SrcReg, getKillRegState(isKill));
3158 }
3159
3160 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3161                                   bool isKill,
3162                                   SmallVectorImpl<MachineOperand> &Addr,
3163                                   const TargetRegisterClass *RC,
3164                                   MachineInstr::mmo_iterator MMOBegin,
3165                                   MachineInstr::mmo_iterator MMOEnd,
3166                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3167   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3168   bool isAligned = MMOBegin != MMOEnd &&
3169                    (*MMOBegin)->getAlignment() >= Alignment;
3170   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
3171   DebugLoc DL;
3172   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3173   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3174     MIB.addOperand(Addr[i]);
3175   MIB.addReg(SrcReg, getKillRegState(isKill));
3176   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3177   NewMIs.push_back(MIB);
3178 }
3179
3180
3181 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3182                                         MachineBasicBlock::iterator MI,
3183                                         unsigned DestReg, int FrameIdx,
3184                                         const TargetRegisterClass *RC,
3185                                         const TargetRegisterInfo *TRI) const {
3186   const MachineFunction &MF = *MBB.getParent();
3187   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3188   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= Alignment) ||
3189     RI.canRealignStack(MF);
3190   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
3191   DebugLoc DL = MBB.findDebugLoc(MI);
3192   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3193 }
3194
3195 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3196                                  SmallVectorImpl<MachineOperand> &Addr,
3197                                  const TargetRegisterClass *RC,
3198                                  MachineInstr::mmo_iterator MMOBegin,
3199                                  MachineInstr::mmo_iterator MMOEnd,
3200                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3201   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3202   bool isAligned = MMOBegin != MMOEnd &&
3203                    (*MMOBegin)->getAlignment() >= Alignment;
3204   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
3205   DebugLoc DL;
3206   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3207   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3208     MIB.addOperand(Addr[i]);
3209   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3210   NewMIs.push_back(MIB);
3211 }
3212
3213 bool X86InstrInfo::
3214 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3215                int &CmpMask, int &CmpValue) const {
3216   switch (MI->getOpcode()) {
3217   default: break;
3218   case X86::CMP64ri32:
3219   case X86::CMP64ri8:
3220   case X86::CMP32ri:
3221   case X86::CMP32ri8:
3222   case X86::CMP16ri:
3223   case X86::CMP16ri8:
3224   case X86::CMP8ri:
3225     SrcReg = MI->getOperand(0).getReg();
3226     SrcReg2 = 0;
3227     CmpMask = ~0;
3228     CmpValue = MI->getOperand(1).getImm();
3229     return true;
3230   // A SUB can be used to perform comparison.
3231   case X86::SUB64rm:
3232   case X86::SUB32rm:
3233   case X86::SUB16rm:
3234   case X86::SUB8rm:
3235     SrcReg = MI->getOperand(1).getReg();
3236     SrcReg2 = 0;
3237     CmpMask = ~0;
3238     CmpValue = 0;
3239     return true;
3240   case X86::SUB64rr:
3241   case X86::SUB32rr:
3242   case X86::SUB16rr:
3243   case X86::SUB8rr:
3244     SrcReg = MI->getOperand(1).getReg();
3245     SrcReg2 = MI->getOperand(2).getReg();
3246     CmpMask = ~0;
3247     CmpValue = 0;
3248     return true;
3249   case X86::SUB64ri32:
3250   case X86::SUB64ri8:
3251   case X86::SUB32ri:
3252   case X86::SUB32ri8:
3253   case X86::SUB16ri:
3254   case X86::SUB16ri8:
3255   case X86::SUB8ri:
3256     SrcReg = MI->getOperand(1).getReg();
3257     SrcReg2 = 0;
3258     CmpMask = ~0;
3259     CmpValue = MI->getOperand(2).getImm();
3260     return true;
3261   case X86::CMP64rr:
3262   case X86::CMP32rr:
3263   case X86::CMP16rr:
3264   case X86::CMP8rr:
3265     SrcReg = MI->getOperand(0).getReg();
3266     SrcReg2 = MI->getOperand(1).getReg();
3267     CmpMask = ~0;
3268     CmpValue = 0;
3269     return true;
3270   case X86::TEST8rr:
3271   case X86::TEST16rr:
3272   case X86::TEST32rr:
3273   case X86::TEST64rr:
3274     SrcReg = MI->getOperand(0).getReg();
3275     if (MI->getOperand(1).getReg() != SrcReg) return false;
3276     // Compare against zero.
3277     SrcReg2 = 0;
3278     CmpMask = ~0;
3279     CmpValue = 0;
3280     return true;
3281   }
3282   return false;
3283 }
3284
3285 /// isRedundantFlagInstr - check whether the first instruction, whose only
3286 /// purpose is to update flags, can be made redundant.
3287 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3288 /// This function can be extended later on.
3289 /// SrcReg, SrcRegs: register operands for FlagI.
3290 /// ImmValue: immediate for FlagI if it takes an immediate.
3291 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3292                                         unsigned SrcReg2, int ImmValue,
3293                                         MachineInstr *OI) {
3294   if (((FlagI->getOpcode() == X86::CMP64rr &&
3295         OI->getOpcode() == X86::SUB64rr) ||
3296        (FlagI->getOpcode() == X86::CMP32rr &&
3297         OI->getOpcode() == X86::SUB32rr)||
3298        (FlagI->getOpcode() == X86::CMP16rr &&
3299         OI->getOpcode() == X86::SUB16rr)||
3300        (FlagI->getOpcode() == X86::CMP8rr &&
3301         OI->getOpcode() == X86::SUB8rr)) &&
3302       ((OI->getOperand(1).getReg() == SrcReg &&
3303         OI->getOperand(2).getReg() == SrcReg2) ||
3304        (OI->getOperand(1).getReg() == SrcReg2 &&
3305         OI->getOperand(2).getReg() == SrcReg)))
3306     return true;
3307
3308   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3309         OI->getOpcode() == X86::SUB64ri32) ||
3310        (FlagI->getOpcode() == X86::CMP64ri8 &&
3311         OI->getOpcode() == X86::SUB64ri8) ||
3312        (FlagI->getOpcode() == X86::CMP32ri &&
3313         OI->getOpcode() == X86::SUB32ri) ||
3314        (FlagI->getOpcode() == X86::CMP32ri8 &&
3315         OI->getOpcode() == X86::SUB32ri8) ||
3316        (FlagI->getOpcode() == X86::CMP16ri &&
3317         OI->getOpcode() == X86::SUB16ri) ||
3318        (FlagI->getOpcode() == X86::CMP16ri8 &&
3319         OI->getOpcode() == X86::SUB16ri8) ||
3320        (FlagI->getOpcode() == X86::CMP8ri &&
3321         OI->getOpcode() == X86::SUB8ri)) &&
3322       OI->getOperand(1).getReg() == SrcReg &&
3323       OI->getOperand(2).getImm() == ImmValue)
3324     return true;
3325   return false;
3326 }
3327
3328 /// isDefConvertible - check whether the definition can be converted
3329 /// to remove a comparison against zero.
3330 inline static bool isDefConvertible(MachineInstr *MI) {
3331   switch (MI->getOpcode()) {
3332   default: return false;
3333
3334   // The shift instructions only modify ZF if their shift count is non-zero.
3335   // N.B.: The processor truncates the shift count depending on the encoding.
3336   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3337   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3338      return getTruncatedShiftCount(MI, 2) != 0;
3339
3340   // Some left shift instructions can be turned into LEA instructions but only
3341   // if their flags aren't used. Avoid transforming such instructions.
3342   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3343     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3344     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3345     return ShAmt != 0;
3346   }
3347
3348   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3349   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3350      return getTruncatedShiftCount(MI, 3) != 0;
3351
3352   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3353   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3354   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3355   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3356   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3357   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3358   case X86::DEC64_32r: case X86::DEC64_16r:
3359   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3360   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3361   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3362   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3363   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3364   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3365   case X86::INC64_32r: case X86::INC64_16r:
3366   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3367   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3368   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3369   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3370   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3371   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3372   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3373   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3374   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3375   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3376   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3377   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3378   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3379   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3380   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3381   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3382   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3383   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3384   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3385   case X86::ADC32ri:   case X86::ADC32ri8:
3386   case X86::ADC32rr:   case X86::ADC64ri32:
3387   case X86::ADC64ri8:  case X86::ADC64rr:
3388   case X86::SBB32ri:   case X86::SBB32ri8:
3389   case X86::SBB32rr:   case X86::SBB64ri32:
3390   case X86::SBB64ri8:  case X86::SBB64rr:
3391   case X86::ANDN32rr:  case X86::ANDN32rm:
3392   case X86::ANDN64rr:  case X86::ANDN64rm:
3393   case X86::BEXTR32rr: case X86::BEXTR64rr:
3394   case X86::BEXTR32rm: case X86::BEXTR64rm:
3395   case X86::BLSI32rr:  case X86::BLSI32rm:
3396   case X86::BLSI64rr:  case X86::BLSI64rm:
3397   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3398   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3399   case X86::BLSR32rr:  case X86::BLSR32rm:
3400   case X86::BLSR64rr:  case X86::BLSR64rm:
3401   case X86::BZHI32rr:  case X86::BZHI32rm:
3402   case X86::BZHI64rr:  case X86::BZHI64rm:
3403   case X86::LZCNT16rr: case X86::LZCNT16rm:
3404   case X86::LZCNT32rr: case X86::LZCNT32rm:
3405   case X86::LZCNT64rr: case X86::LZCNT64rm:
3406   case X86::POPCNT16rr:case X86::POPCNT16rm:
3407   case X86::POPCNT32rr:case X86::POPCNT32rm:
3408   case X86::POPCNT64rr:case X86::POPCNT64rm:
3409   case X86::TZCNT16rr: case X86::TZCNT16rm:
3410   case X86::TZCNT32rr: case X86::TZCNT32rm:
3411   case X86::TZCNT64rr: case X86::TZCNT64rm:
3412     return true;
3413   }
3414 }
3415
3416 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3417 /// operates on the same source operands and sets flags in the same way as
3418 /// Compare; remove Compare if possible.
3419 bool X86InstrInfo::
3420 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3421                      int CmpMask, int CmpValue,
3422                      const MachineRegisterInfo *MRI) const {
3423   // Check whether we can replace SUB with CMP.
3424   unsigned NewOpcode = 0;
3425   switch (CmpInstr->getOpcode()) {
3426   default: break;
3427   case X86::SUB64ri32:
3428   case X86::SUB64ri8:
3429   case X86::SUB32ri:
3430   case X86::SUB32ri8:
3431   case X86::SUB16ri:
3432   case X86::SUB16ri8:
3433   case X86::SUB8ri:
3434   case X86::SUB64rm:
3435   case X86::SUB32rm:
3436   case X86::SUB16rm:
3437   case X86::SUB8rm:
3438   case X86::SUB64rr:
3439   case X86::SUB32rr:
3440   case X86::SUB16rr:
3441   case X86::SUB8rr: {
3442     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
3443       return false;
3444     // There is no use of the destination register, we can replace SUB with CMP.
3445     switch (CmpInstr->getOpcode()) {
3446     default: llvm_unreachable("Unreachable!");
3447     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3448     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3449     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3450     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3451     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3452     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3453     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3454     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3455     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3456     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3457     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3458     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3459     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3460     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3461     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3462     }
3463     CmpInstr->setDesc(get(NewOpcode));
3464     CmpInstr->RemoveOperand(0);
3465     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3466     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3467         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3468       return false;
3469   }
3470   }
3471
3472   // Get the unique definition of SrcReg.
3473   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3474   if (!MI) return false;
3475
3476   // CmpInstr is the first instruction of the BB.
3477   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3478
3479   // If we are comparing against zero, check whether we can use MI to update
3480   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3481   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
3482   if (IsCmpZero && (MI->getParent() != CmpInstr->getParent() ||
3483       !isDefConvertible(MI)))
3484     return false;
3485
3486   // We are searching for an earlier instruction that can make CmpInstr
3487   // redundant and that instruction will be saved in Sub.
3488   MachineInstr *Sub = NULL;
3489   const TargetRegisterInfo *TRI = &getRegisterInfo();
3490
3491   // We iterate backward, starting from the instruction before CmpInstr and
3492   // stop when reaching the definition of a source register or done with the BB.
3493   // RI points to the instruction before CmpInstr.
3494   // If the definition is in this basic block, RE points to the definition;
3495   // otherwise, RE is the rend of the basic block.
3496   MachineBasicBlock::reverse_iterator
3497       RI = MachineBasicBlock::reverse_iterator(I),
3498       RE = CmpInstr->getParent() == MI->getParent() ?
3499            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
3500            CmpInstr->getParent()->rend();
3501   MachineInstr *Movr0Inst = 0;
3502   for (; RI != RE; ++RI) {
3503     MachineInstr *Instr = &*RI;
3504     // Check whether CmpInstr can be made redundant by the current instruction.
3505     if (!IsCmpZero &&
3506         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
3507       Sub = Instr;
3508       break;
3509     }
3510
3511     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
3512         Instr->readsRegister(X86::EFLAGS, TRI)) {
3513       // This instruction modifies or uses EFLAGS.
3514
3515       // MOV32r0 etc. are implemented with xor which clobbers condition code.
3516       // They are safe to move up, if the definition to EFLAGS is dead and
3517       // earlier instructions do not read or write EFLAGS.
3518       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
3519           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
3520         Movr0Inst = Instr;
3521         continue;
3522       }
3523
3524       // We can't remove CmpInstr.
3525       return false;
3526     }
3527   }
3528
3529   // Return false if no candidates exist.
3530   if (!IsCmpZero && !Sub)
3531     return false;
3532
3533   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
3534                     Sub->getOperand(2).getReg() == SrcReg);
3535
3536   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
3537   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
3538   // If we are done with the basic block, we need to check whether EFLAGS is
3539   // live-out.
3540   bool IsSafe = false;
3541   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
3542   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
3543   for (++I; I != E; ++I) {
3544     const MachineInstr &Instr = *I;
3545     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
3546     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
3547     // We should check the usage if this instruction uses and updates EFLAGS.
3548     if (!UseEFLAGS && ModifyEFLAGS) {
3549       // It is safe to remove CmpInstr if EFLAGS is updated again.
3550       IsSafe = true;
3551       break;
3552     }
3553     if (!UseEFLAGS && !ModifyEFLAGS)
3554       continue;
3555
3556     // EFLAGS is used by this instruction.
3557     X86::CondCode OldCC;
3558     bool OpcIsSET = false;
3559     if (IsCmpZero || IsSwapped) {
3560       // We decode the condition code from opcode.
3561       if (Instr.isBranch())
3562         OldCC = getCondFromBranchOpc(Instr.getOpcode());
3563       else {
3564         OldCC = getCondFromSETOpc(Instr.getOpcode());
3565         if (OldCC != X86::COND_INVALID)
3566           OpcIsSET = true;
3567         else
3568           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
3569       }
3570       if (OldCC == X86::COND_INVALID) return false;
3571     }
3572     if (IsCmpZero) {
3573       switch (OldCC) {
3574       default: break;
3575       case X86::COND_A: case X86::COND_AE:
3576       case X86::COND_B: case X86::COND_BE:
3577       case X86::COND_G: case X86::COND_GE:
3578       case X86::COND_L: case X86::COND_LE:
3579       case X86::COND_O: case X86::COND_NO:
3580         // CF and OF are used, we can't perform this optimization.
3581         return false;
3582       }
3583     } else if (IsSwapped) {
3584       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
3585       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
3586       // We swap the condition code and synthesize the new opcode.
3587       X86::CondCode NewCC = getSwappedCondition(OldCC);
3588       if (NewCC == X86::COND_INVALID) return false;
3589
3590       // Synthesize the new opcode.
3591       bool HasMemoryOperand = Instr.hasOneMemOperand();
3592       unsigned NewOpc;
3593       if (Instr.isBranch())
3594         NewOpc = GetCondBranchFromCond(NewCC);
3595       else if(OpcIsSET)
3596         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
3597       else {
3598         unsigned DstReg = Instr.getOperand(0).getReg();
3599         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
3600                                  HasMemoryOperand);
3601       }
3602
3603       // Push the MachineInstr to OpsToUpdate.
3604       // If it is safe to remove CmpInstr, the condition code of these
3605       // instructions will be modified.
3606       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
3607     }
3608     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
3609       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
3610       IsSafe = true;
3611       break;
3612     }
3613   }
3614
3615   // If EFLAGS is not killed nor re-defined, we should check whether it is
3616   // live-out. If it is live-out, do not optimize.
3617   if ((IsCmpZero || IsSwapped) && !IsSafe) {
3618     MachineBasicBlock *MBB = CmpInstr->getParent();
3619     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
3620              SE = MBB->succ_end(); SI != SE; ++SI)
3621       if ((*SI)->isLiveIn(X86::EFLAGS))
3622         return false;
3623   }
3624
3625   // The instruction to be updated is either Sub or MI.
3626   Sub = IsCmpZero ? MI : Sub;
3627   // Move Movr0Inst to the appropriate place before Sub.
3628   if (Movr0Inst) {
3629     // Look backwards until we find a def that doesn't use the current EFLAGS.
3630     Def = Sub;
3631     MachineBasicBlock::reverse_iterator
3632       InsertI = MachineBasicBlock::reverse_iterator(++Def),
3633                 InsertE = Sub->getParent()->rend();
3634     for (; InsertI != InsertE; ++InsertI) {
3635       MachineInstr *Instr = &*InsertI;
3636       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
3637           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
3638         Sub->getParent()->remove(Movr0Inst);
3639         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
3640                                    Movr0Inst);
3641         break;
3642       }
3643     }
3644     if (InsertI == InsertE)
3645       return false;
3646   }
3647
3648   // Make sure Sub instruction defines EFLAGS and mark the def live.
3649   unsigned i = 0, e = Sub->getNumOperands();
3650   for (; i != e; ++i) {
3651     MachineOperand &MO = Sub->getOperand(i);
3652     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
3653       MO.setIsDead(false);
3654       break;
3655     }
3656   }
3657   assert(i != e && "Unable to locate a def EFLAGS operand");
3658
3659   CmpInstr->eraseFromParent();
3660
3661   // Modify the condition code of instructions in OpsToUpdate.
3662   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
3663     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
3664   return true;
3665 }
3666
3667 /// optimizeLoadInstr - Try to remove the load by folding it to a register
3668 /// operand at the use. We fold the load instructions if load defines a virtual
3669 /// register, the virtual register is used once in the same BB, and the
3670 /// instructions in-between do not load or store, and have no side effects.
3671 MachineInstr* X86InstrInfo::
3672 optimizeLoadInstr(MachineInstr *MI, const MachineRegisterInfo *MRI,
3673                   unsigned &FoldAsLoadDefReg,
3674                   MachineInstr *&DefMI) const {
3675   if (FoldAsLoadDefReg == 0)
3676     return 0;
3677   // To be conservative, if there exists another load, clear the load candidate.
3678   if (MI->mayLoad()) {
3679     FoldAsLoadDefReg = 0;
3680     return 0;
3681   }
3682
3683   // Check whether we can move DefMI here.
3684   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
3685   assert(DefMI);
3686   bool SawStore = false;
3687   if (!DefMI->isSafeToMove(this, 0, SawStore))
3688     return 0;
3689
3690   // We try to commute MI if possible.
3691   unsigned IdxEnd = (MI->isCommutable()) ? 2 : 1;
3692   for (unsigned Idx = 0; Idx < IdxEnd; Idx++) {
3693     // Collect information about virtual register operands of MI.
3694     unsigned SrcOperandId = 0;
3695     bool FoundSrcOperand = false;
3696     for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {