lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86MemoryFoldTableEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI.getTargetTriple()) {
 108
 109   static const X86MemoryFoldTableEntry MemoryFoldTable2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable2Addr); i != e; ++i) {
 273     unsigned RegOp = MemoryFoldTable2Addr[i].RegOp;
 274     unsigned MemOp = MemoryFoldTable2Addr[i].MemOp;
 275     unsigned Flags = MemoryFoldTable2Addr[i].Flags;
 276     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 277                   RegOp, MemOp,
 278                   // Index 0, folded load and store, no alignment requirement.
 279                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 280   }
 281
 282   static const X86MemoryFoldTableEntry MemoryFoldTable0[] = {
 283     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 284     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 285     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 286     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 287     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 289     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 292     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 294     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 295     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 297     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 298     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 299     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 300     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 301     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 302     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 303     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 337     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361
 362     // AVX 128-bit versions of foldable instructions
 363     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 364     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 368     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 369     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 370     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 371     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 372     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 373     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 374     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 375     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 376
 377     // AVX 256-bit foldable instructions
 378     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 379     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 380     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 381     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 382     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 383     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 384
 385     // AVX-512 foldable instructions
 386     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 387     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 389     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 390     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 391     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 392     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 393     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 394     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 395     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 396     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 397
 398     // AVX-512 foldable instructions (256-bit versions)
 399     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 400     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 401     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 402     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 403     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 404     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 405     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 406     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 407     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 408     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 409
 410     // AVX-512 foldable instructions (128-bit versions)
 411     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 412     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 413     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 414     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 415     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 416     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 417     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 418     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 419     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 420     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 421
 422     // F16C foldable instructions
 423     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 424     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 425   };
 426
 427   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable0); i != e; ++i) {
 428     unsigned RegOp      = MemoryFoldTable0[i].RegOp;
 429     unsigned MemOp      = MemoryFoldTable0[i].MemOp;
 430     unsigned Flags      = MemoryFoldTable0[i].Flags;
 431     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 432                   RegOp, MemOp, TB_INDEX_0 | Flags);
 433   }
 434
 435   static const X86MemoryFoldTableEntry MemoryFoldTable1[] = {
 436     { X86::BSF16rr,         X86::BSF16rm,             0 },
 437     { X86::BSF32rr,         X86::BSF32rm,             0 },
 438     { X86::BSF64rr,         X86::BSF64rm,             0 },
 439     { X86::BSR16rr,         X86::BSR16rm,             0 },
 440     { X86::BSR32rr,         X86::BSR32rm,             0 },
 441     { X86::BSR64rr,         X86::BSR64rm,             0 },
 442     { X86::CMP16rr,         X86::CMP16rm,             0 },
 443     { X86::CMP32rr,         X86::CMP32rm,             0 },
 444     { X86::CMP64rr,         X86::CMP64rm,             0 },
 445     { X86::CMP8rr,          X86::CMP8rm,              0 },
 446     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 447     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 448     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 449     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 450     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 451     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 452     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 453     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 454     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 455     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 456     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 457     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 458     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 459     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 460     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 461     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 462     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 463     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 464     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 465     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 466     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 467     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 468     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 469     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 470     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 471     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 472     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 473     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 474     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 475     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 476     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 477     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 478     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 479     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 480     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 481     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 482     { X86::MOV16rr,         X86::MOV16rm,             0 },
 483     { X86::MOV32rr,         X86::MOV32rm,             0 },
 484     { X86::MOV64rr,         X86::MOV64rm,             0 },
 485     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 486     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 487     { X86::MOV8rr,          X86::MOV8rm,              0 },
 488     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 489     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 490     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 491     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 492     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 493     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 494     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 495     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 496     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 497     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 498     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 499     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 500     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 501     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 502     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 503     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 504     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 505     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 506     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 507     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 508     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 509     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 510     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 511     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 512     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 513     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 514     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 515     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 516     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 517     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 518     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 519     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 520     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 521     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 522     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 523     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 524     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 525     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 526     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 527     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 528     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 529     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 530     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 531     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 532     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 533     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 534     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 535     { X86::RCPSSr,          X86::RCPSSm,              0 },
 536     { X86::RCPSSr_Int,      X86::RCPSSm_Int,          0 },
 537     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 538     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 539     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 540     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 541     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 542     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 543     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 544     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 545     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 546     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 547     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 548     { X86::TEST16rr,        X86::TEST16rm,            0 },
 549     { X86::TEST32rr,        X86::TEST32rm,            0 },
 550     { X86::TEST64rr,        X86::TEST64rm,            0 },
 551     { X86::TEST8rr,         X86::TEST8rm,             0 },
 552     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 553     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 554     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 555
 556     // MMX version of foldable instructions
 557     { X86::MMX_CVTPD2PIirr,   X86::MMX_CVTPD2PIirm,   0 },
 558     { X86::MMX_CVTPI2PDirr,   X86::MMX_CVTPI2PDirm,   0 },
 559     { X86::MMX_CVTPS2PIirr,   X86::MMX_CVTPS2PIirm,   0 },
 560     { X86::MMX_CVTTPD2PIirr,  X86::MMX_CVTTPD2PIirm,  0 },
 561     { X86::MMX_CVTTPS2PIirr,  X86::MMX_CVTTPS2PIirm,  0 },
 562     { X86::MMX_MOVD64to64rr,  X86::MMX_MOVQ64rm,      0 },
 563     { X86::MMX_PABSBrr64,     X86::MMX_PABSBrm64,     0 },
 564     { X86::MMX_PABSDrr64,     X86::MMX_PABSDrm64,     0 },
 565     { X86::MMX_PABSWrr64,     X86::MMX_PABSWrm64,     0 },
 566     { X86::MMX_PSHUFWri,      X86::MMX_PSHUFWmi,      0 },
 567
 568     // 3DNow! version of foldable instructions
 569     { X86::PF2IDrr,         X86::PF2IDrm,             0 },
 570     { X86::PF2IWrr,         X86::PF2IWrm,             0 },
 571     { X86::PFRCPrr,         X86::PFRCPrm,             0 },
 572     { X86::PFRSQRTrr,       X86::PFRSQRTrm,           0 },
 573     { X86::PI2FDrr,         X86::PI2FDrm,             0 },
 574     { X86::PI2FWrr,         X86::PI2FWrm,             0 },
 575     { X86::PSWAPDrr,        X86::PSWAPDrm,            0 },
 576
 577     // AVX 128-bit versions of foldable instructions
 578     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 579     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 580     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 581     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 582     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 583     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 584     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 585     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 586     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 587     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 588     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 589     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 590     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 591     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 592     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 593     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 594     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 595     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 596     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 597     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 598     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 599     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 600     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 601     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 602     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 603     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 604     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 605     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 606     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 607     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 608     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 609     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 610     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 611     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 612     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 613     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 614     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 615     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 616     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 617     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 618     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 619     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 620     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 621     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 622     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 623     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 624     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 625     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 626     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 627     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 628     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 629     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 630     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 631     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 632     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 633     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 634     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 635     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 636     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 637     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 638     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 639     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 640     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 641     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 642     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 643     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 644     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 645     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 646     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 647     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 648     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 649     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 650     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 651     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 652
 653     // AVX 256-bit foldable instructions
 654     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 655     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 656     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 657     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 658     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 659     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 660     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 661     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 662     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 663     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 664     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 665     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 666     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 667     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 668     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 669     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 670     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 671     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 672     { X86::VPTESTYrr,       X86::VPTESTYrm,           0 },
 673     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 674     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 675     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 676     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 677     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 678     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 679     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 680     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 681
 682     // AVX2 foldable instructions
 683
 684     // VBROADCASTS{SD}rr register instructions were an AVX2 addition while the
 685     // VBROADCASTS{SD}rm memory instructions were available from AVX1.
 686     // TB_NO_REVERSE prevents unfolding from introducing an illegal instruction
 687     // on AVX1 targets. The VPBROADCAST instructions are all AVX2 instructions
 688     // so they don't need an equivalent limitation.
 689     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 690     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 691     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 692     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 693     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 694     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 695     { X86::VPBROADCASTBrr,  X86::VPBROADCASTBrm,      0 },
 696     { X86::VPBROADCASTBYrr, X86::VPBROADCASTBYrm,     0 },
 697     { X86::VPBROADCASTDrr,  X86::VPBROADCASTDrm,      0 },
 698     { X86::VPBROADCASTDYrr, X86::VPBROADCASTDYrm,     0 },
 699     { X86::VPBROADCASTQrr,  X86::VPBROADCASTQrm,      0 },
 700     { X86::VPBROADCASTQYrr, X86::VPBROADCASTQYrm,     0 },
 701     { X86::VPBROADCASTWrr,  X86::VPBROADCASTWrm,      0 },
 702     { X86::VPBROADCASTWYrr, X86::VPBROADCASTWYrm,     0 },
 703     { X86::VPERMPDYri,      X86::VPERMPDYmi,          0 },
 704     { X86::VPERMQYri,       X86::VPERMQYmi,           0 },
 705     { X86::VPMOVSXBDYrr,    X86::VPMOVSXBDYrm,        0 },
 706     { X86::VPMOVSXBQYrr,    X86::VPMOVSXBQYrm,        0 },
 707     { X86::VPMOVSXBWYrr,    X86::VPMOVSXBWYrm,        0 },
 708     { X86::VPMOVSXDQYrr,    X86::VPMOVSXDQYrm,        0 },
 709     { X86::VPMOVSXWDYrr,    X86::VPMOVSXWDYrm,        0 },
 710     { X86::VPMOVSXWQYrr,    X86::VPMOVSXWQYrm,        0 },
 711     { X86::VPMOVZXBDYrr,    X86::VPMOVZXBDYrm,        0 },
 712     { X86::VPMOVZXBQYrr,    X86::VPMOVZXBQYrm,        0 },
 713     { X86::VPMOVZXBWYrr,    X86::VPMOVZXBWYrm,        0 },
 714     { X86::VPMOVZXDQYrr,    X86::VPMOVZXDQYrm,        0 },
 715     { X86::VPMOVZXWDYrr,    X86::VPMOVZXWDYrm,        0 },
 716     { X86::VPMOVZXWQYrr,    X86::VPMOVZXWQYrm,        0 },
 717     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 718     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 719     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 720
 721     // XOP foldable instructions
 722     { X86::VFRCZPDrr,          X86::VFRCZPDrm,        0 },
 723     { X86::VFRCZPDrrY,         X86::VFRCZPDrmY,       0 },
 724     { X86::VFRCZPSrr,          X86::VFRCZPSrm,        0 },
 725     { X86::VFRCZPSrrY,         X86::VFRCZPSrmY,       0 },
 726     { X86::VFRCZSDrr,          X86::VFRCZSDrm,        0 },
 727     { X86::VFRCZSSrr,          X86::VFRCZSSrm,        0 },
 728     { X86::VPHADDBDrr,         X86::VPHADDBDrm,       0 },
 729     { X86::VPHADDBQrr,         X86::VPHADDBQrm,       0 },
 730     { X86::VPHADDBWrr,         X86::VPHADDBWrm,       0 },
 731     { X86::VPHADDDQrr,         X86::VPHADDDQrm,       0 },
 732     { X86::VPHADDWDrr,         X86::VPHADDWDrm,       0 },
 733     { X86::VPHADDWQrr,         X86::VPHADDWQrm,       0 },
 734     { X86::VPHADDUBDrr,        X86::VPHADDUBDrm,      0 },
 735     { X86::VPHADDUBQrr,        X86::VPHADDUBQrm,      0 },
 736     { X86::VPHADDUBWrr,        X86::VPHADDUBWrm,      0 },
 737     { X86::VPHADDUDQrr,        X86::VPHADDUDQrm,      0 },
 738     { X86::VPHADDUWDrr,        X86::VPHADDUWDrm,      0 },
 739     { X86::VPHADDUWQrr,        X86::VPHADDUWQrm,      0 },
 740     { X86::VPHSUBBWrr,         X86::VPHSUBBWrm,       0 },
 741     { X86::VPHSUBDQrr,         X86::VPHSUBDQrm,       0 },
 742     { X86::VPHSUBWDrr,         X86::VPHSUBWDrm,       0 },
 743     { X86::VPROTBri,           X86::VPROTBmi,         0 },
 744     { X86::VPROTBrr,           X86::VPROTBmr,         0 },
 745     { X86::VPROTDri,           X86::VPROTDmi,         0 },
 746     { X86::VPROTDrr,           X86::VPROTDmr,         0 },
 747     { X86::VPROTQri,           X86::VPROTQmi,         0 },
 748     { X86::VPROTQrr,           X86::VPROTQmr,         0 },
 749     { X86::VPROTWri,           X86::VPROTWmi,         0 },
 750     { X86::VPROTWrr,           X86::VPROTWmr,         0 },
 751     { X86::VPSHABrr,           X86::VPSHABmr,         0 },
 752     { X86::VPSHADrr,           X86::VPSHADmr,         0 },
 753     { X86::VPSHAQrr,           X86::VPSHAQmr,         0 },
 754     { X86::VPSHAWrr,           X86::VPSHAWmr,         0 },
 755     { X86::VPSHLBrr,           X86::VPSHLBmr,         0 },
 756     { X86::VPSHLDrr,           X86::VPSHLDmr,         0 },
 757     { X86::VPSHLQrr,           X86::VPSHLQmr,         0 },
 758     { X86::VPSHLWrr,           X86::VPSHLWmr,         0 },
 759
 760     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 761     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 762     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 763     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 764     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 765     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 766     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 767     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 768     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 769     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 770     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 771     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 772     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 773     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 774     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 775     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 776     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 777     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 778     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 779     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 780     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 781     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 782     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 783     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 784     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 785     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 786     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 787     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 788     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 789     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 790     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 791     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 792     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 793     { X86::RORX32ri,        X86::RORX32mi,            0 },
 794     { X86::RORX64ri,        X86::RORX64mi,            0 },
 795     { X86::SARX32rr,        X86::SARX32rm,            0 },
 796     { X86::SARX64rr,        X86::SARX64rm,            0 },
 797     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 798     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 799     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 800     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 801     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 802     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 803     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 804     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 805     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 806     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 807     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 808
 809     // AVX-512 foldable instructions
 810     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 811     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 812     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 813     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 814     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 815     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 816     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 817     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 818     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 819     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 820     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 821     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 822     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 823     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 824     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 825     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 826
 827     // AVX-512 foldable instructions (256-bit versions)
 828     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 829     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 830     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 831     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 832     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 833     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 834     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 835     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 836     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 837     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 838     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 839     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 840
 841     // AVX-512 foldable instructions (256-bit versions)
 842     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 843     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 844     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 845     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 846     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 847     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 848     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 849     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 850     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 851     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 852     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 853
 854     // F16C foldable instructions
 855     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 856     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 857
 858     // AES foldable instructions
 859     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 860     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 861     { X86::VAESIMCrr,             X86::VAESIMCrm,             0 },
 862     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, 0 }
 863   };
 864
 865   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable1); i != e; ++i) {
 866     unsigned RegOp = MemoryFoldTable1[i].RegOp;
 867     unsigned MemOp = MemoryFoldTable1[i].MemOp;
 868     unsigned Flags = MemoryFoldTable1[i].Flags;
 869     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 870                   RegOp, MemOp,
 871                   // Index 1, folded load
 872                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 873   }
 874
 875   static const X86MemoryFoldTableEntry MemoryFoldTable2[] = {
 876     { X86::ADC32rr,         X86::ADC32rm,       0 },
 877     { X86::ADC64rr,         X86::ADC64rm,       0 },
 878     { X86::ADD16rr,         X86::ADD16rm,       0 },
 879     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 880     { X86::ADD32rr,         X86::ADD32rm,       0 },
 881     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 882     { X86::ADD64rr,         X86::ADD64rm,       0 },
 883     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 884     { X86::ADD8rr,          X86::ADD8rm,        0 },
 885     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 886     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 887     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 888     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 889     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 890     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 891     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 892     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 893     { X86::AND16rr,         X86::AND16rm,       0 },
 894     { X86::AND32rr,         X86::AND32rm,       0 },
 895     { X86::AND64rr,         X86::AND64rm,       0 },
 896     { X86::AND8rr,          X86::AND8rm,        0 },
 897     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 898     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 899     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 900     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 901     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 902     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 903     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 904     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 905     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 906     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 907     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 908     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 909     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 910     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 911     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 912     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 913     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 914     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 915     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 916     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 917     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 918     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 919     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 920     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 921     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 922     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 923     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 924     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 925     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 926     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 927     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 928     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 929     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 930     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 931     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 932     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 933     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 934     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 935     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 936     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 937     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 938     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 939     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 940     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 941     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 942     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 943     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 944     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 945     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 946     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 947     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 948     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 949     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 950     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 951     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 952     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 953     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 954     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 955     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 956     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 957     { X86::CRC32r32r32,     X86::CRC32r32m32,   0 },
 958     { X86::CRC32r64r64,     X86::CRC32r64m64,   0 },
 959     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 960     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 961     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 962     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 963     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 964     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 965     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 966     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 967
 968     // FIXME: We should not be folding Fs* scalar loads into vector
 969     // instructions because the vector instructions require vector-sized
 970     // loads. Lowering should create vector-sized instructions (the Fv*
 971     // variants below) to allow load folding.
 972     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 973     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 974     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 975     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 976     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 977     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 978     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 979     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 980
 981     { X86::FvANDNPDrr,      X86::FvANDNPDrm,    TB_ALIGN_16 },
 982     { X86::FvANDNPSrr,      X86::FvANDNPSrm,    TB_ALIGN_16 },
 983     { X86::FvANDPDrr,       X86::FvANDPDrm,     TB_ALIGN_16 },
 984     { X86::FvANDPSrr,       X86::FvANDPSrm,     TB_ALIGN_16 },
 985     { X86::FvORPDrr,        X86::FvORPDrm,      TB_ALIGN_16 },
 986     { X86::FvORPSrr,        X86::FvORPSrm,      TB_ALIGN_16 },
 987     { X86::FvXORPDrr,       X86::FvXORPDrm,     TB_ALIGN_16 },
 988     { X86::FvXORPSrr,       X86::FvXORPSrm,     TB_ALIGN_16 },
 989     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 990     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 991     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 992     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 993     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 994     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 995     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 996     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 997     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 998     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 999     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
1000     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
1001     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
1002     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
1003     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
1004     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
1005     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
1006     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
1007     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
1008     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
1009     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
1010     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
1011     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
1012     { X86::MINSDrr,         X86::MINSDrm,       0 },
1013     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
1014     { X86::MINSSrr,         X86::MINSSrm,       0 },
1015     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
1016     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
1017     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
1018     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
1019     { X86::MULSDrr,         X86::MULSDrm,       0 },
1020     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
1021     { X86::MULSSrr,         X86::MULSSrm,       0 },
1022     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
1023     { X86::OR16rr,          X86::OR16rm,        0 },
1024     { X86::OR32rr,          X86::OR32rm,        0 },
1025     { X86::OR64rr,          X86::OR64rm,        0 },
1026     { X86::OR8rr,           X86::OR8rm,         0 },
1027     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
1028     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
1029     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
1030     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
1031     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
1032     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
1033     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
1034     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
1035     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
1036     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
1037     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
1038     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
1039     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
1040     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
1041     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
1042     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
1043     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
1044     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
1045     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
1046     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
1047     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
1048     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
1049     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
1050     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
1051     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
1052     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
1053     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
1054     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
1055     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
1056     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
1057     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
1058     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
1059     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
1060     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
1061     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
1062     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
1063     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
1064     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
1065     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
1066     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
1067     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
1068     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
1069     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
1070     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
1071     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
1072     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
1073     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
1074     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
1075     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
1076     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
1077     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
1078     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
1079     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
1080     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
1081     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
1082     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
1083     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
1084     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
1085     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
1086     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
1087     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
1088     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
1089     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
1090     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
1091     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
1092     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
1093     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
1094     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
1095     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
1096     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
1097     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
1098     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
1099     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
1100     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
1101     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
1102     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
1103     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
1104     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
1105     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
1106     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
1107     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
1108     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
1109     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
1110     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
1111     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
1112     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
1113     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
1114     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
1115     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
1116     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
1117     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1118     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1119     { X86::SBB32rr,         X86::SBB32rm,       0 },
1120     { X86::SBB64rr,         X86::SBB64rm,       0 },
1121     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1122     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1123     { X86::SUB16rr,         X86::SUB16rm,       0 },
1124     { X86::SUB32rr,         X86::SUB32rm,       0 },
1125     { X86::SUB64rr,         X86::SUB64rm,       0 },
1126     { X86::SUB8rr,          X86::SUB8rm,        0 },
1127     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1128     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1129     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1130     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1131     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1132     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1133     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1134     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1135     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1136     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1137     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1138     { X86::XOR16rr,         X86::XOR16rm,       0 },
1139     { X86::XOR32rr,         X86::XOR32rm,       0 },
1140     { X86::XOR64rr,         X86::XOR64rm,       0 },
1141     { X86::XOR8rr,          X86::XOR8rm,        0 },
1142     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1143     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1144
1145     // MMX version of foldable instructions
1146     { X86::MMX_CVTPI2PSirr,   X86::MMX_CVTPI2PSirm,   0 },
1147     { X86::MMX_PACKSSDWirr,   X86::MMX_PACKSSDWirm,   0 },
1148     { X86::MMX_PACKSSWBirr,   X86::MMX_PACKSSWBirm,   0 },
1149     { X86::MMX_PACKUSWBirr,   X86::MMX_PACKUSWBirm,   0 },
1150     { X86::MMX_PADDBirr,      X86::MMX_PADDBirm,      0 },
1151     { X86::MMX_PADDDirr,      X86::MMX_PADDDirm,      0 },
1152     { X86::MMX_PADDQirr,      X86::MMX_PADDQirm,      0 },
1153     { X86::MMX_PADDSBirr,     X86::MMX_PADDSBirm,     0 },
1154     { X86::MMX_PADDSWirr,     X86::MMX_PADDSWirm,     0 },
1155     { X86::MMX_PADDUSBirr,    X86::MMX_PADDUSBirm,    0 },
1156     { X86::MMX_PADDUSWirr,    X86::MMX_PADDUSWirm,    0 },
1157     { X86::MMX_PADDWirr,      X86::MMX_PADDWirm,      0 },
1158     { X86::MMX_PALIGNR64irr,  X86::MMX_PALIGNR64irm,  0 },
1159     { X86::MMX_PANDNirr,      X86::MMX_PANDNirm,      0 },
1160     { X86::MMX_PANDirr,       X86::MMX_PANDirm,       0 },
1161     { X86::MMX_PAVGBirr,      X86::MMX_PAVGBirm,      0 },
1162     { X86::MMX_PAVGWirr,      X86::MMX_PAVGWirm,      0 },
1163     { X86::MMX_PCMPEQBirr,    X86::MMX_PCMPEQBirm,    0 },
1164     { X86::MMX_PCMPEQDirr,    X86::MMX_PCMPEQDirm,    0 },
1165     { X86::MMX_PCMPEQWirr,    X86::MMX_PCMPEQWirm,    0 },
1166     { X86::MMX_PCMPGTBirr,    X86::MMX_PCMPGTBirm,    0 },
1167     { X86::MMX_PCMPGTDirr,    X86::MMX_PCMPGTDirm,    0 },
1168     { X86::MMX_PCMPGTWirr,    X86::MMX_PCMPGTWirm,    0 },
1169     { X86::MMX_PHADDSWrr64,   X86::MMX_PHADDSWrm64,   0 },
1170     { X86::MMX_PHADDWrr64,    X86::MMX_PHADDWrm64,    0 },
1171     { X86::MMX_PHADDrr64,     X86::MMX_PHADDrm64,     0 },
1172     { X86::MMX_PHSUBDrr64,    X86::MMX_PHSUBDrm64,    0 },
1173     { X86::MMX_PHSUBSWrr64,   X86::MMX_PHSUBSWrm64,   0 },
1174     { X86::MMX_PHSUBWrr64,    X86::MMX_PHSUBWrm64,    0 },
1175     { X86::MMX_PINSRWirri,    X86::MMX_PINSRWirmi,    0 },
1176     { X86::MMX_PMADDUBSWrr64, X86::MMX_PMADDUBSWrm64, 0 },
1177     { X86::MMX_PMADDWDirr,    X86::MMX_PMADDWDirm,    0 },
1178     { X86::MMX_PMAXSWirr,     X86::MMX_PMAXSWirm,     0 },
1179     { X86::MMX_PMAXUBirr,     X86::MMX_PMAXUBirm,     0 },
1180     { X86::MMX_PMINSWirr,     X86::MMX_PMINSWirm,     0 },
1181     { X86::MMX_PMINUBirr,     X86::MMX_PMINUBirm,     0 },
1182     { X86::MMX_PMULHRSWrr64,  X86::MMX_PMULHRSWrm64,  0 },
1183     { X86::MMX_PMULHUWirr,    X86::MMX_PMULHUWirm,    0 },
1184     { X86::MMX_PMULHWirr,     X86::MMX_PMULHWirm,     0 },
1185     { X86::MMX_PMULLWirr,     X86::MMX_PMULLWirm,     0 },
1186     { X86::MMX_PMULUDQirr,    X86::MMX_PMULUDQirm,    0 },
1187     { X86::MMX_PORirr,        X86::MMX_PORirm,        0 },
1188     { X86::MMX_PSADBWirr,     X86::MMX_PSADBWirm,     0 },
1189     { X86::MMX_PSHUFBrr64,    X86::MMX_PSHUFBrm64,    0 },
1190     { X86::MMX_PSIGNBrr64,    X86::MMX_PSIGNBrm64,    0 },
1191     { X86::MMX_PSIGNDrr64,    X86::MMX_PSIGNDrm64,    0 },
1192     { X86::MMX_PSIGNWrr64,    X86::MMX_PSIGNWrm64,    0 },
1193     { X86::MMX_PSLLDrr,       X86::MMX_PSLLDrm,       0 },
1194     { X86::MMX_PSLLQrr,       X86::MMX_PSLLQrm,       0 },
1195     { X86::MMX_PSLLWrr,       X86::MMX_PSLLWrm,       0 },
1196     { X86::MMX_PSRADrr,       X86::MMX_PSRADrm,       0 },
1197     { X86::MMX_PSRAWrr,       X86::MMX_PSRAWrm,       0 },
1198     { X86::MMX_PSRLDrr,       X86::MMX_PSRLDrm,       0 },
1199     { X86::MMX_PSRLQrr,       X86::MMX_PSRLQrm,       0 },
1200     { X86::MMX_PSRLWrr,       X86::MMX_PSRLWrm,       0 },
1201     { X86::MMX_PSUBBirr,      X86::MMX_PSUBBirm,      0 },
1202     { X86::MMX_PSUBDirr,      X86::MMX_PSUBDirm,      0 },
1203     { X86::MMX_PSUBQirr,      X86::MMX_PSUBQirm,      0 },
1204     { X86::MMX_PSUBSBirr,     X86::MMX_PSUBSBirm,     0 },
1205     { X86::MMX_PSUBSWirr,     X86::MMX_PSUBSWirm,     0 },
1206     { X86::MMX_PSUBUSBirr,    X86::MMX_PSUBUSBirm,    0 },
1207     { X86::MMX_PSUBUSWirr,    X86::MMX_PSUBUSWirm,    0 },
1208     { X86::MMX_PSUBWirr,      X86::MMX_PSUBWirm,      0 },
1209     { X86::MMX_PUNPCKHBWirr,  X86::MMX_PUNPCKHBWirm,  0 },
1210     { X86::MMX_PUNPCKHDQirr,  X86::MMX_PUNPCKHDQirm,  0 },
1211     { X86::MMX_PUNPCKHWDirr,  X86::MMX_PUNPCKHWDirm,  0 },
1212     { X86::MMX_PUNPCKLBWirr,  X86::MMX_PUNPCKLBWirm,  0 },
1213     { X86::MMX_PUNPCKLDQirr,  X86::MMX_PUNPCKLDQirm,  0 },
1214     { X86::MMX_PUNPCKLWDirr,  X86::MMX_PUNPCKLWDirm,  0 },
1215     { X86::MMX_PXORirr,       X86::MMX_PXORirm,       0 },
1216
1217     // 3DNow! version of foldable instructions
1218     { X86::PAVGUSBrr,         X86::PAVGUSBrm,         0 },
1219     { X86::PFACCrr,           X86::PFACCrm,           0 },
1220     { X86::PFADDrr,           X86::PFADDrm,           0 },
1221     { X86::PFCMPEQrr,         X86::PFCMPEQrm,         0 },
1222     { X86::PFCMPGErr,         X86::PFCMPGErm,         0 },
1223     { X86::PFCMPGTrr,         X86::PFCMPGTrm,         0 },
1224     { X86::PFMAXrr,           X86::PFMAXrm,           0 },
1225     { X86::PFMINrr,           X86::PFMINrm,           0 },
1226     { X86::PFMULrr,           X86::PFMULrm,           0 },
1227     { X86::PFNACCrr,          X86::PFNACCrm,          0 },
1228     { X86::PFPNACCrr,         X86::PFPNACCrm,         0 },
1229     { X86::PFRCPIT1rr,        X86::PFRCPIT1rm,        0 },
1230     { X86::PFRCPIT2rr,        X86::PFRCPIT2rm,        0 },
1231     { X86::PFRSQIT1rr,        X86::PFRSQIT1rm,        0 },
1232     { X86::PFSUBrr,           X86::PFSUBrm,           0 },
1233     { X86::PFSUBRrr,          X86::PFSUBRrm,          0 },
1234     { X86::PMULHRWrr,         X86::PMULHRWrm,         0 },
1235
1236     // AVX 128-bit versions of foldable instructions
1237     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1238     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1239     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1240     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1241     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1242     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1243     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1244     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1245     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1246     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1247     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1248     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1249     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1250     { X86::VRCPSSr_Int,       X86::VRCPSSm_Int,        0 },
1251     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1252     { X86::VRSQRTSSr_Int,     X86::VRSQRTSSm_Int,      0 },
1253     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1254     { X86::VSQRTSDr_Int,      X86::VSQRTSDm_Int,       0 },
1255     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1256     { X86::VSQRTSSr_Int,      X86::VSQRTSSm_Int,       0 },
1257     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1258     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1259     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1260     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1261     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1262     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1263     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1264     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1265     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1266     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1267     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1268     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1269     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1270     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1271     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1272     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1273     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1274     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1275     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1276     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1277     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1278     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1279     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1280     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1281     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1282     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1283     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1284     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1285     // Do not fold VFs* loads because there are no scalar load variants for
1286     // these instructions. When folded, the load is required to be 128-bits, so
1287     // the load size would not match.
1288     { X86::VFvANDNPDrr,       X86::VFvANDNPDrm,        0 },
1289     { X86::VFvANDNPSrr,       X86::VFvANDNPSrm,        0 },
1290     { X86::VFvANDPDrr,        X86::VFvANDPDrm,         0 },
1291     { X86::VFvANDPSrr,        X86::VFvANDPSrm,         0 },
1292     { X86::VFvORPDrr,         X86::VFvORPDrm,          0 },
1293     { X86::VFvORPSrr,         X86::VFvORPSrm,          0 },
1294     { X86::VFvXORPDrr,        X86::VFvXORPDrm,         0 },
1295     { X86::VFvXORPSrr,        X86::VFvXORPSrm,         0 },
1296     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1297     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1298     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1299     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1300     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1301     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1302     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1303     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1304     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1305     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1306     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1307     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1308     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1309     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1310     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1311     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1312     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1313     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1314     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1315     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1316     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1317     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1318     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1319     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1320     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1321     { X86::VORPDrr,           X86::VORPDrm,            0 },
1322     { X86::VORPSrr,           X86::VORPSrm,            0 },
1323     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1324     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1325     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1326     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1327     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1328     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1329     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1330     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1331     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1332     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1333     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1334     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1335     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1336     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1337     { X86::VPANDrr,           X86::VPANDrm,            0 },
1338     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1339     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1340     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1341     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1342     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1343     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1344     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1345     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1346     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1347     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1348     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1349     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1350     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1351     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1352     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1353     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1354     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1355     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1356     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1357     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1358     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1359     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1360     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1361     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1362     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1363     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1364     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1365     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1366     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1367     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1368     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1369     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1370     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1371     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1372     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1373     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1374     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1375     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1376     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1377     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1378     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1379     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1380     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1381     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1382     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1383     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1384     { X86::VPORrr,            X86::VPORrm,             0 },
1385     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1386     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1387     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1388     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1389     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1390     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1391     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1392     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1393     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1394     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1395     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1396     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1397     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1398     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1399     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1400     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1401     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1402     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1403     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1404     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1405     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1406     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1407     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1408     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1409     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1410     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1411     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1412     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1413     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1414     { X86::VPXORrr,           X86::VPXORrm,            0 },
1415     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1416     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1417     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1418     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1419     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1420     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1421     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1422     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1423     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1424     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1425     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1426     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1427     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1428     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1429
1430     // AVX 256-bit foldable instructions
1431     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1432     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1433     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1434     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1435     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1436     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1437     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1438     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1439     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1440     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1441     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1442     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1443     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1444     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1445     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1446     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1447     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1448     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1449     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1450     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1451     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1452     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1453     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1454     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1455     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1456     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1457     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1458     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1459     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1460     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1461     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1462     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1463     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1464     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1465     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1466     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1467     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1468     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1469     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1470     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1471     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1472     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1473     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1474
1475     // AVX2 foldable instructions
1476     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1477     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1478     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1479     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1480     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1481     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1482     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1483     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1484     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1485     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1486     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1487     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1488     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1489     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1490     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1491     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1492     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1493     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1494     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1495     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1496     { X86::VPBLENDVBYrr,      X86::VPBLENDVBYrm,       0 },
1497     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1498     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1499     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1500     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1501     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1502     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1503     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1504     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1505     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1506     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1507     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1508     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1509     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1510     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1511     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1512     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1513     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1514     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1515     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1516     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1517     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1518     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1519     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1520     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1521     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1522     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1523     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1524     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1525     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1526     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1527     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1528     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1529     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1530     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1531     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1532     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1533     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1534     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1535     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1536     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1537     { X86::VPORYrr,           X86::VPORYrm,            0 },
1538     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1539     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1540     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1541     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1542     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1543     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1544     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1545     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1546     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1547     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1548     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1549     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1550     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1551     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1552     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1553     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1554     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1555     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1556     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1557     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1558     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1559     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1560     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1561     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1562     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1563     { X86::VPSUBQYrr,         X86::VPSUBQYrm,          0 },
1564     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1565     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1566     { X86::VPSUBUSBYrr,       X86::VPSUBUSBYrm,        0 },
1567     { X86::VPSUBUSWYrr,       X86::VPSUBUSWYrm,        0 },
1568     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1569     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1570     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1571     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1572     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1573     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1574     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1575     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1576     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1577     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1578
1579     // FMA4 foldable patterns
1580     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        TB_ALIGN_NONE },
1581     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        TB_ALIGN_NONE },
1582     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_NONE },
1583     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_NONE },
1584     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_NONE },
1585     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_NONE },
1586     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       TB_ALIGN_NONE },
1587     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       TB_ALIGN_NONE },
1588     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_NONE },
1589     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_NONE },
1590     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_NONE },
1591     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_NONE },
1592     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        TB_ALIGN_NONE },
1593     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        TB_ALIGN_NONE },
1594     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_NONE },
1595     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_NONE },
1596     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_NONE },
1597     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_NONE },
1598     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       TB_ALIGN_NONE },
1599     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       TB_ALIGN_NONE },
1600     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_NONE },
1601     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_NONE },
1602     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_NONE },
1603     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_NONE },
1604     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_NONE },
1605     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_NONE },
1606     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_NONE },
1607     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_NONE },
1608     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_NONE },
1609     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_NONE },
1610     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_NONE },
1611     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_NONE },
1612
1613     // XOP foldable instructions
1614     { X86::VPCMOVrr,          X86::VPCMOVmr,            0 },
1615     { X86::VPCMOVrrY,         X86::VPCMOVmrY,           0 },
1616     { X86::VPCOMBri,          X86::VPCOMBmi,            0 },
1617     { X86::VPCOMDri,          X86::VPCOMDmi,            0 },
1618     { X86::VPCOMQri,          X86::VPCOMQmi,            0 },
1619     { X86::VPCOMWri,          X86::VPCOMWmi,            0 },
1620     { X86::VPCOMUBri,         X86::VPCOMUBmi,           0 },
1621     { X86::VPCOMUDri,         X86::VPCOMUDmi,           0 },
1622     { X86::VPCOMUQri,         X86::VPCOMUQmi,           0 },
1623     { X86::VPCOMUWri,         X86::VPCOMUWmi,           0 },
1624     { X86::VPERMIL2PDrr,      X86::VPERMIL2PDmr,        0 },
1625     { X86::VPERMIL2PDrrY,     X86::VPERMIL2PDmrY,       0 },
1626     { X86::VPERMIL2PSrr,      X86::VPERMIL2PSmr,        0 },
1627     { X86::VPERMIL2PSrrY,     X86::VPERMIL2PSmrY,       0 },
1628     { X86::VPMACSDDrr,        X86::VPMACSDDrm,          0 },
1629     { X86::VPMACSDQHrr,       X86::VPMACSDQHrm,         0 },
1630     { X86::VPMACSDQLrr,       X86::VPMACSDQLrm,         0 },
1631     { X86::VPMACSSDDrr,       X86::VPMACSSDDrm,         0 },
1632     { X86::VPMACSSDQHrr,      X86::VPMACSSDQHrm,        0 },
1633     { X86::VPMACSSDQLrr,      X86::VPMACSSDQLrm,        0 },
1634     { X86::VPMACSSWDrr,       X86::VPMACSSWDrm,         0 },
1635     { X86::VPMACSSWWrr,       X86::VPMACSSWWrm,         0 },
1636     { X86::VPMACSWDrr,        X86::VPMACSWDrm,          0 },
1637     { X86::VPMACSWWrr,        X86::VPMACSWWrm,          0 },
1638     { X86::VPMADCSSWDrr,      X86::VPMADCSSWDrm,        0 },
1639     { X86::VPMADCSWDrr,       X86::VPMADCSWDrm,         0 },
1640     { X86::VPPERMrr,          X86::VPPERMmr,            0 },
1641     { X86::VPROTBrr,          X86::VPROTBrm,            0 },
1642     { X86::VPROTDrr,          X86::VPROTDrm,            0 },
1643     { X86::VPROTQrr,          X86::VPROTQrm,            0 },
1644     { X86::VPROTWrr,          X86::VPROTWrm,            0 },
1645     { X86::VPSHABrr,          X86::VPSHABrm,            0 },
1646     { X86::VPSHADrr,          X86::VPSHADrm,            0 },
1647     { X86::VPSHAQrr,          X86::VPSHAQrm,            0 },
1648     { X86::VPSHAWrr,          X86::VPSHAWrm,            0 },
1649     { X86::VPSHLBrr,          X86::VPSHLBrm,            0 },
1650     { X86::VPSHLDrr,          X86::VPSHLDrm,            0 },
1651     { X86::VPSHLQrr,          X86::VPSHLQrm,            0 },
1652     { X86::VPSHLWrr,          X86::VPSHLWrm,            0 },
1653
1654     // BMI/BMI2 foldable instructions
1655     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1656     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1657     { X86::MULX32rr,          X86::MULX32rm,            0 },
1658     { X86::MULX64rr,          X86::MULX64rm,            0 },
1659     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1660     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1661     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1662     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1663
1664     // AVX-512 foldable instructions
1665     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1666     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1667     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1668     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1669     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1670     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1671     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1672     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1673     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1674     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1675     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1676     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1677     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1678     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1679     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1680     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1681     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1682     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1683     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1684     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1685     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1686     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1687     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1688     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1689     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1690     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1691     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1692     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1693     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1694     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1695     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1696     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1697     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1698     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1699     { X86::VALIGNQZrri,       X86::VALIGNQZrmi,         0 },
1700     { X86::VALIGNDZrri,       X86::VALIGNDZrmi,         0 },
1701     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1702     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1703     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1704
1705     // AVX-512{F,VL} foldable instructions
1706     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1707     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1708     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1709
1710     // AVX-512{F,VL} foldable instructions
1711     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1712     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1713     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1714     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1715
1716     // AES foldable instructions
1717     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1718     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1719     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1720     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1721     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       0 },
1722     { X86::VAESDECrr,         X86::VAESDECrm,           0 },
1723     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       0 },
1724     { X86::VAESENCrr,         X86::VAESENCrm,           0 },
1725
1726     // SHA foldable instructions
1727     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1728     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1729     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1730     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1731     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1732     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1733     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 }
1734   };
1735
1736   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable2); i != e; ++i) {
1737     unsigned RegOp = MemoryFoldTable2[i].RegOp;
1738     unsigned MemOp = MemoryFoldTable2[i].MemOp;
1739     unsigned Flags = MemoryFoldTable2[i].Flags;
1740     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1741                   RegOp, MemOp,
1742                   // Index 2, folded load
1743                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1744   }
1745
1746   static const X86MemoryFoldTableEntry MemoryFoldTable3[] = {
1747     // FMA foldable instructions
1748     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1749     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1750     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1751     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1752     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1753     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1754
1755     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1756     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1757     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1758     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1759     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1760     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1761     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1762     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1763     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1764     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1765     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1766     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1767
1768     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1769     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1770     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1771     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1772     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1773     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1774
1775     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1776     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1777     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1778     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1779     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1780     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1781     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1782     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1783     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1784     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1785     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1786     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1787
1788     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1789     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1790     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1791     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1792     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1793     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1794
1795     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1796     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1797     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1798     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1799     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1800     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1801     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1802     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1803     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1804     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1805     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1806     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1807
1808     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1809     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1810     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1811     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1812     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1813     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1814
1815     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1816     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1817     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1818     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1819     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1820     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1821     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1822     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1823     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1824     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1825     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1826     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1827
1828     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1829     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1830     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1831     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1832     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1833     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1834     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1835     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1836     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1837     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1838     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1839     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1840
1841     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1842     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1843     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1844     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1845     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1846     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1847     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1848     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1849     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1850     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1851     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1852     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1853
1854     // FMA4 foldable patterns
1855     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           TB_ALIGN_NONE },
1856     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           TB_ALIGN_NONE },
1857     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_NONE },
1858     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_NONE },
1859     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_NONE },
1860     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_NONE },
1861     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          TB_ALIGN_NONE },
1862     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          TB_ALIGN_NONE },
1863     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_NONE },
1864     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_NONE },
1865     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_NONE },
1866     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_NONE },
1867     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           TB_ALIGN_NONE },
1868     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           TB_ALIGN_NONE },
1869     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_NONE },
1870     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_NONE },
1871     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_NONE },
1872     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_NONE },
1873     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          TB_ALIGN_NONE },
1874     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          TB_ALIGN_NONE },
1875     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_NONE },
1876     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_NONE },
1877     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_NONE },
1878     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_NONE },
1879     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_NONE },
1880     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_NONE },
1881     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_NONE },
1882     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_NONE },
1883     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_NONE },
1884     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_NONE },
1885     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_NONE },
1886     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_NONE },
1887
1888     // XOP foldable instructions
1889     { X86::VPCMOVrr,              X86::VPCMOVrm,              0 },
1890     { X86::VPCMOVrrY,             X86::VPCMOVrmY,             0 },
1891     { X86::VPERMIL2PDrr,          X86::VPERMIL2PDrm,          0 },
1892     { X86::VPERMIL2PDrrY,         X86::VPERMIL2PDrmY,         0 },
1893     { X86::VPERMIL2PSrr,          X86::VPERMIL2PSrm,          0 },
1894     { X86::VPERMIL2PSrrY,         X86::VPERMIL2PSrmY,         0 },
1895     { X86::VPPERMrr,              X86::VPPERMrm,              0 },
1896
1897     // AVX-512 VPERMI instructions with 3 source operands.
1898     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1899     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1900     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1901     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1902     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1903     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1904     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1905     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1906     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1907     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1908     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1909     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1910     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1911      // AVX-512 arithmetic instructions
1912     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1913     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1914     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1915     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1916     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1917     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1918     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1919     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1920     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1921     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1922     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1923     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1924     // AVX-512{F,VL} arithmetic instructions 256-bit
1925     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1926     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1927     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1928     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1929     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1930     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1931     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1932     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1933     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1934     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1935     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1936     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1937     // AVX-512{F,VL} arithmetic instructions 128-bit
1938     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1939     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1940     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1941     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1942     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1943     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1944     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1945     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1946     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1947     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1948     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1949     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1950   };
1951
1952   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable3); i != e; ++i) {
1953     unsigned RegOp = MemoryFoldTable3[i].RegOp;
1954     unsigned MemOp = MemoryFoldTable3[i].MemOp;
1955     unsigned Flags = MemoryFoldTable3[i].Flags;
1956     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1957                   RegOp, MemOp,
1958                   // Index 3, folded load
1959                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1960   }
1961
1962   static const X86MemoryFoldTableEntry MemoryFoldTable4[] = {
1963      // AVX-512 foldable instructions
1964     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1965     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1966     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1967     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1968     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1969     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1970     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1971     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1972     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1973     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1974     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1975     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1976     // AVX-512{F,VL} foldable instructions 256-bit
1977     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1978     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1979     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1980     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1981     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1982     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1983     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1984     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1985     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1986     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1987     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1988     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1989     // AVX-512{F,VL} foldable instructions 128-bit
1990     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1991     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1992     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1993     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1994     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1995     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1996     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1997     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1998     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1999     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
2000     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
2001     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
2002   };
2003
2004   for (unsigned i = 0, e = array_lengthof(MemoryFoldTable4); i != e; ++i) {
2005     unsigned RegOp = MemoryFoldTable4[i].RegOp;
2006     unsigned MemOp = MemoryFoldTable4[i].MemOp;
2007     unsigned Flags = MemoryFoldTable4[i].Flags;
2008     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
2009                   RegOp, MemOp,
2010                   // Index 4, folded load
2011                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
2012   }
2013 }
2014
2015 void
2016 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
2017                             MemOp2RegOpTableType &M2RTable,
2018                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
2019     if ((Flags & TB_NO_FORWARD) == 0) {
2020       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
2021       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
2022     }
2023     if ((Flags & TB_NO_REVERSE) == 0) {
2024       assert(!M2RTable.count(MemOp) &&
2025            "Duplicated entries in unfolding maps?");
2026       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
2027     }
2028 }
2029
2030 bool
2031 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
2032                                     unsigned &SrcReg, unsigned &DstReg,
2033                                     unsigned &SubIdx) const {
2034   switch (MI.getOpcode()) {
2035   default: break;
2036   case X86::MOVSX16rr8:
2037   case X86::MOVZX16rr8:
2038   case X86::MOVSX32rr8:
2039   case X86::MOVZX32rr8:
2040   case X86::MOVSX64rr8:
2041     if (!Subtarget.is64Bit())
2042       // It's not always legal to reference the low 8-bit of the larger
2043       // register in 32-bit mode.
2044       return false;
2045   case X86::MOVSX32rr16:
2046   case X86::MOVZX32rr16:
2047   case X86::MOVSX64rr16:
2048   case X86::MOVSX64rr32: {
2049     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
2050       // Be conservative.
2051       return false;
2052     SrcReg = MI.getOperand(1).getReg();
2053     DstReg = MI.getOperand(0).getReg();
2054     switch (MI.getOpcode()) {
2055     default: llvm_unreachable("Unreachable!");
2056     case X86::MOVSX16rr8:
2057     case X86::MOVZX16rr8:
2058     case X86::MOVSX32rr8:
2059     case X86::MOVZX32rr8:
2060     case X86::MOVSX64rr8:
2061       SubIdx = X86::sub_8bit;
2062       break;
2063     case X86::MOVSX32rr16:
2064     case X86::MOVZX32rr16:
2065     case X86::MOVSX64rr16:
2066       SubIdx = X86::sub_16bit;
2067       break;
2068     case X86::MOVSX64rr32:
2069       SubIdx = X86::sub_32bit;
2070       break;
2071     }
2072     return true;
2073   }
2074   }
2075   return false;
2076 }
2077
2078 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
2079   const MachineFunction *MF = MI->getParent()->getParent();
2080   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
2081
2082   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
2083       MI->getOpcode() == getCallFrameDestroyOpcode()) {
2084     unsigned StackAlign = TFI->getStackAlignment();
2085     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
2086                  StackAlign;
2087
2088     SPAdj -= MI->getOperand(1).getImm();
2089
2090     if (MI->getOpcode() == getCallFrameSetupOpcode())
2091       return SPAdj;
2092     else
2093       return -SPAdj;
2094   }
2095
2096   // To know whether a call adjusts the stack, we need information
2097   // that is bound to the following ADJCALLSTACKUP pseudo.
2098   // Look for the next ADJCALLSTACKUP that follows the call.
2099   if (MI->isCall()) {
2100     const MachineBasicBlock* MBB = MI->getParent();
2101     auto I = ++MachineBasicBlock::const_iterator(MI);
2102     for (auto E = MBB->end(); I != E; ++I) {
2103       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
2104           I->isCall())
2105         break;
2106     }
2107
2108     // If we could not find a frame destroy opcode, then it has already
2109     // been simplified, so we don't care.
2110     if (I->getOpcode() != getCallFrameDestroyOpcode())
2111       return 0;
2112
2113     return -(I->getOperand(1).getImm());
2114   }
2115
2116   // Currently handle only PUSHes we can reasonably expect to see
2117   // in call sequences
2118   switch (MI->getOpcode()) {
2119   default:
2120     return 0;
2121   case X86::PUSH32i8:
2122   case X86::PUSH32r:
2123   case X86::PUSH32rmm:
2124   case X86::PUSH32rmr:
2125   case X86::PUSHi32:
2126     return 4;
2127   }
2128 }
2129
2130 /// Return true and the FrameIndex if the specified
2131 /// operand and follow operands form a reference to the stack frame.
2132 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
2133                                   int &FrameIndex) const {
2134   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
2135       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
2136       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
2137       MI->getOperand(Op+X86::AddrDisp).isImm() &&
2138       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
2139       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
2140       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
2141     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
2142     return true;
2143   }
2144   return false;
2145 }
2146
2147 static bool isFrameLoadOpcode(int Opcode) {
2148   switch (Opcode) {
2149   default:
2150     return false;
2151   case X86::MOV8rm:
2152   case X86::MOV16rm:
2153   case X86::MOV32rm:
2154   case X86::MOV64rm:
2155   case X86::LD_Fp64m:
2156   case X86::MOVSSrm:
2157   case X86::MOVSDrm:
2158   case X86::MOVAPSrm:
2159   case X86::MOVAPDrm:
2160   case X86::MOVDQArm:
2161   case X86::VMOVSSrm:
2162   case X86::VMOVSDrm:
2163   case X86::VMOVAPSrm:
2164   case X86::VMOVAPDrm:
2165   case X86::VMOVDQArm:
2166   case X86::VMOVUPSYrm:
2167   case X86::VMOVAPSYrm:
2168   case X86::VMOVUPDYrm:
2169   case X86::VMOVAPDYrm:
2170   case X86::VMOVDQUYrm:
2171   case X86::VMOVDQAYrm:
2172   case X86::MMX_MOVD64rm:
2173   case X86::MMX_MOVQ64rm:
2174   case X86::VMOVAPSZrm:
2175   case X86::VMOVUPSZrm:
2176     return true;
2177   }
2178 }
2179
2180 static bool isFrameStoreOpcode(int Opcode) {
2181   switch (Opcode) {
2182   default: break;
2183   case X86::MOV8mr:
2184   case X86::MOV16mr:
2185   case X86::MOV32mr:
2186   case X86::MOV64mr:
2187   case X86::ST_FpP64m:
2188   case X86::MOVSSmr:
2189   case X86::MOVSDmr:
2190   case X86::MOVAPSmr:
2191   case X86::MOVAPDmr:
2192   case X86::MOVDQAmr:
2193   case X86::VMOVSSmr:
2194   case X86::VMOVSDmr:
2195   case X86::VMOVAPSmr:
2196   case X86::VMOVAPDmr:
2197   case X86::VMOVDQAmr:
2198   case X86::VMOVUPSYmr:
2199   case X86::VMOVAPSYmr:
2200   case X86::VMOVUPDYmr:
2201   case X86::VMOVAPDYmr:
2202   case X86::VMOVDQUYmr:
2203   case X86::VMOVDQAYmr:
2204   case X86::VMOVUPSZmr:
2205   case X86::VMOVAPSZmr:
2206   case X86::MMX_MOVD64mr:
2207   case X86::MMX_MOVQ64mr:
2208   case X86::MMX_MOVNTQmr:
2209     return true;
2210   }
2211   return false;
2212 }
2213
2214 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
2215                                            int &FrameIndex) const {
2216   if (isFrameLoadOpcode(MI->getOpcode()))
2217     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
2218       return MI->getOperand(0).getReg();
2219   return 0;
2220 }
2221
2222 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
2223                                                  int &FrameIndex) const {
2224   if (isFrameLoadOpcode(MI->getOpcode())) {
2225     unsigned Reg;
2226     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
2227       return Reg;
2228     // Check for post-frame index elimination operations
2229     const MachineMemOperand *Dummy;
2230     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
2231   }
2232   return 0;
2233 }
2234
2235 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
2236                                           int &FrameIndex) const {
2237   if (isFrameStoreOpcode(MI->getOpcode()))
2238     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
2239         isFrameOperand(MI, 0, FrameIndex))
2240       return MI->getOperand(X86::AddrNumOperands).getReg();
2241   return 0;
2242 }
2243
2244 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
2245                                                 int &FrameIndex) const {
2246   if (isFrameStoreOpcode(MI->getOpcode())) {
2247     unsigned Reg;
2248     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
2249       return Reg;
2250     // Check for post-frame index elimination operations
2251     const MachineMemOperand *Dummy;
2252     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
2253   }
2254   return 0;
2255 }
2256
2257 /// Return true if register is PIC base; i.e.g defined by X86::MOVPC32r.
2258 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
2259   // Don't waste compile time scanning use-def chains of physregs.
2260   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
2261     return false;
2262   bool isPICBase = false;
2263   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
2264          E = MRI.def_instr_end(); I != E; ++I) {
2265     MachineInstr *DefMI = &*I;
2266     if (DefMI->getOpcode() != X86::MOVPC32r)
2267       return false;
2268     assert(!isPICBase && "More than one PIC base?");
2269     isPICBase = true;
2270   }
2271   return isPICBase;
2272 }
2273
2274 bool
2275 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2276                                                 AliasAnalysis *AA) const {
2277   switch (MI->getOpcode()) {
2278   default: break;
2279   case X86::MOV8rm:
2280   case X86::MOV16rm:
2281   case X86::MOV32rm:
2282   case X86::MOV64rm:
2283   case X86::LD_Fp64m:
2284   case X86::MOVSSrm:
2285   case X86::MOVSDrm:
2286   case X86::MOVAPSrm:
2287   case X86::MOVUPSrm:
2288   case X86::MOVAPDrm:
2289   case X86::MOVDQArm:
2290   case X86::MOVDQUrm:
2291   case X86::VMOVSSrm:
2292   case X86::VMOVSDrm:
2293   case X86::VMOVAPSrm:
2294   case X86::VMOVUPSrm:
2295   case X86::VMOVAPDrm:
2296   case X86::VMOVDQArm:
2297   case X86::VMOVDQUrm:
2298   case X86::VMOVAPSYrm:
2299   case X86::VMOVUPSYrm:
2300   case X86::VMOVAPDYrm:
2301   case X86::VMOVDQAYrm:
2302   case X86::VMOVDQUYrm:
2303   case X86::MMX_MOVD64rm:
2304   case X86::MMX_MOVQ64rm:
2305   case X86::FsVMOVAPSrm:
2306   case X86::FsVMOVAPDrm:
2307   case X86::FsMOVAPSrm:
2308   case X86::FsMOVAPDrm: {
2309     // Loads from constant pools are trivially rematerializable.
2310     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2311         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2312         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2313         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2314         MI->isInvariantLoad(AA)) {
2315       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2316       if (BaseReg == 0 || BaseReg == X86::RIP)
2317         return true;
2318       // Allow re-materialization of PIC load.
2319       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2320         return false;
2321       const MachineFunction &MF = *MI->getParent()->getParent();
2322       const MachineRegisterInfo &MRI = MF.getRegInfo();
2323       return regIsPICBase(BaseReg, MRI);
2324     }
2325     return false;
2326   }
2327
2328   case X86::LEA32r:
2329   case X86::LEA64r: {
2330     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2331         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2332         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2333         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2334       // lea fi#, lea GV, etc. are all rematerializable.
2335       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2336         return true;
2337       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2338       if (BaseReg == 0)
2339         return true;
2340       // Allow re-materialization of lea PICBase + x.
2341       const MachineFunction &MF = *MI->getParent()->getParent();
2342       const MachineRegisterInfo &MRI = MF.getRegInfo();
2343       return regIsPICBase(BaseReg, MRI);
2344     }
2345     return false;
2346   }
2347   }
2348
2349   // All other instructions marked M_REMATERIALIZABLE are always trivially
2350   // rematerializable.
2351   return true;
2352 }
2353
2354 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2355                                          MachineBasicBlock::iterator I) const {
2356   MachineBasicBlock::iterator E = MBB.end();
2357
2358   // For compile time consideration, if we are not able to determine the
2359   // safety after visiting 4 instructions in each direction, we will assume
2360   // it's not safe.
2361   MachineBasicBlock::iterator Iter = I;
2362   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2363     bool SeenDef = false;
2364     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2365       MachineOperand &MO = Iter->getOperand(j);
2366       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2367         SeenDef = true;
2368       if (!MO.isReg())
2369         continue;
2370       if (MO.getReg() == X86::EFLAGS) {
2371         if (MO.isUse())
2372           return false;
2373         SeenDef = true;
2374       }
2375     }
2376
2377     if (SeenDef)
2378       // This instruction defines EFLAGS, no need to look any further.
2379       return true;
2380     ++Iter;
2381     // Skip over DBG_VALUE.
2382     while (Iter != E && Iter->isDebugValue())
2383       ++Iter;
2384   }
2385
2386   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2387   // live in.
2388   if (Iter == E) {
2389     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2390            SE = MBB.succ_end(); SI != SE; ++SI)
2391       if ((*SI)->isLiveIn(X86::EFLAGS))
2392         return false;
2393     return true;
2394   }
2395
2396   MachineBasicBlock::iterator B = MBB.begin();
2397   Iter = I;
2398   for (unsigned i = 0; i < 4; ++i) {
2399     // If we make it to the beginning of the block, it's safe to clobber
2400     // EFLAGS iff EFLAGS is not live-in.
2401     if (Iter == B)
2402       return !MBB.isLiveIn(X86::EFLAGS);
2403
2404     --Iter;
2405     // Skip over DBG_VALUE.
2406     while (Iter != B && Iter->isDebugValue())
2407       --Iter;
2408
2409     bool SawKill = false;
2410     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2411       MachineOperand &MO = Iter->getOperand(j);
2412       // A register mask may clobber EFLAGS, but we should still look for a
2413       // live EFLAGS def.
2414       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2415         SawKill = true;
2416       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2417         if (MO.isDef()) return MO.isDead();
2418         if (MO.isKill()) SawKill = true;
2419       }
2420     }
2421
2422     if (SawKill)
2423       // This instruction kills EFLAGS and doesn't redefine it, so
2424       // there's no need to look further.
2425       return true;
2426   }
2427
2428   // Conservative answer.
2429   return false;
2430 }
2431
2432 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2433                                  MachineBasicBlock::iterator I,
2434                                  unsigned DestReg, unsigned SubIdx,
2435                                  const MachineInstr *Orig,
2436                                  const TargetRegisterInfo &TRI) const {
2437   // MOV32r0 is implemented with a xor which clobbers condition code.
2438   // Re-materialize it as movri instructions to avoid side effects.
2439   unsigned Opc = Orig->getOpcode();
2440   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2441     DebugLoc DL = Orig->getDebugLoc();
2442     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2443       .addImm(0);
2444   } else {
2445     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2446     MBB.insert(I, MI);
2447   }
2448
2449   MachineInstr *NewMI = std::prev(I);
2450   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2451 }
2452
2453 /// True if MI has a condition code def, e.g. EFLAGS, that is not marked dead.
2454 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2455   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2456     MachineOperand &MO = MI->getOperand(i);
2457     if (MO.isReg() && MO.isDef() &&
2458         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2459       return true;
2460     }
2461   }
2462   return false;
2463 }
2464
2465 /// Check whether the shift count for a machine operand is non-zero.
2466 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2467                                               unsigned ShiftAmtOperandIdx) {
2468   // The shift count is six bits with the REX.W prefix and five bits without.
2469   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2470   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2471   return Imm & ShiftCountMask;
2472 }
2473
2474 /// Check whether the given shift count is appropriate
2475 /// can be represented by a LEA instruction.
2476 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2477   // Left shift instructions can be transformed into load-effective-address
2478   // instructions if we can encode them appropriately.
2479   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2480   // The SIB.scale field is two bits wide which means that we can encode any
2481   // shift amount less than 4.
2482   return ShAmt < 4 && ShAmt > 0;
2483 }
2484
2485 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2486                                   unsigned Opc, bool AllowSP,
2487                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2488                                   MachineOperand &ImplicitOp) const {
2489   MachineFunction &MF = *MI->getParent()->getParent();
2490   const TargetRegisterClass *RC;
2491   if (AllowSP) {
2492     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2493   } else {
2494     RC = Opc != X86::LEA32r ?
2495       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2496   }
2497   unsigned SrcReg = Src.getReg();
2498
2499   // For both LEA64 and LEA32 the register already has essentially the right
2500   // type (32-bit or 64-bit) we may just need to forbid SP.
2501   if (Opc != X86::LEA64_32r) {
2502     NewSrc = SrcReg;
2503     isKill = Src.isKill();
2504     isUndef = Src.isUndef();
2505
2506     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2507         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2508       return false;
2509
2510     return true;
2511   }
2512
2513   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2514   // another we need to add 64-bit registers to the final MI.
2515   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2516     ImplicitOp = Src;
2517     ImplicitOp.setImplicit();
2518
2519     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2520     MachineBasicBlock::LivenessQueryResult LQR =
2521       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2522
2523     switch (LQR) {
2524     case MachineBasicBlock::LQR_Unknown:
2525       // We can't give sane liveness flags to the instruction, abandon LEA
2526       // formation.
2527       return false;
2528     case MachineBasicBlock::LQR_Live:
2529       isKill = MI->killsRegister(SrcReg);
2530       isUndef = false;
2531       break;
2532     default:
2533       // The physreg itself is dead, so we have to use it as an <undef>.
2534       isKill = false;
2535       isUndef = true;
2536       break;
2537     }
2538   } else {
2539     // Virtual register of the wrong class, we have to create a temporary 64-bit
2540     // vreg to feed into the LEA.
2541     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2542     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2543             get(TargetOpcode::COPY))
2544       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2545         .addOperand(Src);
2546
2547     // Which is obviously going to be dead after we're done with it.
2548     isKill = true;
2549     isUndef = false;
2550   }
2551
2552   // We've set all the parameters without issue.
2553   return true;
2554 }
2555
2556 /// Helper for convertToThreeAddress when 16-bit LEA is disabled, use 32-bit
2557 /// LEA to form 3-address code by promoting to a 32-bit superregister and then
2558 /// truncating back down to a 16-bit subregister.
2559 MachineInstr *
2560 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2561                                            MachineFunction::iterator &MFI,
2562                                            MachineBasicBlock::iterator &MBBI,
2563                                            LiveVariables *LV) const {
2564   MachineInstr *MI = MBBI;
2565   unsigned Dest = MI->getOperand(0).getReg();
2566   unsigned Src = MI->getOperand(1).getReg();
2567   bool isDead = MI->getOperand(0).isDead();
2568   bool isKill = MI->getOperand(1).isKill();
2569
2570   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2571   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2572   unsigned Opc, leaInReg;
2573   if (Subtarget.is64Bit()) {
2574     Opc = X86::LEA64_32r;
2575     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2576   } else {
2577     Opc = X86::LEA32r;
2578     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2579   }
2580
2581   // Build and insert into an implicit UNDEF value. This is OK because
2582   // well be shifting and then extracting the lower 16-bits.
2583   // This has the potential to cause partial register stall. e.g.
2584   //   movw    (%rbp,%rcx,2), %dx
2585   //   leal    -65(%rdx), %esi
2586   // But testing has shown this *does* help performance in 64-bit mode (at
2587   // least on modern x86 machines).
2588   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2589   MachineInstr *InsMI =
2590     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2591     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2592     .addReg(Src, getKillRegState(isKill));
2593
2594   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2595                                     get(Opc), leaOutReg);
2596   switch (MIOpc) {
2597   default: llvm_unreachable("Unreachable!");
2598   case X86::SHL16ri: {
2599     unsigned ShAmt = MI->getOperand(2).getImm();
2600     MIB.addReg(0).addImm(1 << ShAmt)
2601        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2602     break;
2603   }
2604   case X86::INC16r:
2605     addRegOffset(MIB, leaInReg, true, 1);
2606     break;
2607   case X86::DEC16r:
2608     addRegOffset(MIB, leaInReg, true, -1);
2609     break;
2610   case X86::ADD16ri:
2611   case X86::ADD16ri8:
2612   case X86::ADD16ri_DB:
2613   case X86::ADD16ri8_DB:
2614     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2615     break;
2616   case X86::ADD16rr:
2617   case X86::ADD16rr_DB: {
2618     unsigned Src2 = MI->getOperand(2).getReg();
2619     bool isKill2 = MI->getOperand(2).isKill();
2620     unsigned leaInReg2 = 0;
2621     MachineInstr *InsMI2 = nullptr;
2622     if (Src == Src2) {
2623       // ADD16rr %reg1028<kill>, %reg1028
2624       // just a single insert_subreg.
2625       addRegReg(MIB, leaInReg, true, leaInReg, false);
2626     } else {
2627       if (Subtarget.is64Bit())
2628         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2629       else
2630         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2631       // Build and insert into an implicit UNDEF value. This is OK because
2632       // well be shifting and then extracting the lower 16-bits.
2633       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2634       InsMI2 =
2635         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2636         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2637         .addReg(Src2, getKillRegState(isKill2));
2638       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2639     }
2640     if (LV && isKill2 && InsMI2)
2641       LV->replaceKillInstruction(Src2, MI, InsMI2);
2642     break;
2643   }
2644   }
2645
2646   MachineInstr *NewMI = MIB;
2647   MachineInstr *ExtMI =
2648     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2649     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2650     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2651
2652   if (LV) {
2653     // Update live variables
2654     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2655     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2656     if (isKill)
2657       LV->replaceKillInstruction(Src, MI, InsMI);
2658     if (isDead)
2659       LV->replaceKillInstruction(Dest, MI, ExtMI);
2660   }
2661
2662   return ExtMI;
2663 }
2664
2665 /// This method must be implemented by targets that
2666 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2667 /// may be able to convert a two-address instruction into a true
2668 /// three-address instruction on demand.  This allows the X86 target (for
2669 /// example) to convert ADD and SHL instructions into LEA instructions if they
2670 /// would require register copies due to two-addressness.
2671 ///
2672 /// This method returns a null pointer if the transformation cannot be
2673 /// performed, otherwise it returns the new instruction.
2674 ///
2675 MachineInstr *
2676 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2677                                     MachineBasicBlock::iterator &MBBI,
2678                                     LiveVariables *LV) const {
2679   MachineInstr *MI = MBBI;
2680
2681   // The following opcodes also sets the condition code register(s). Only
2682   // convert them to equivalent lea if the condition code register def's
2683   // are dead!
2684   if (hasLiveCondCodeDef(MI))
2685     return nullptr;
2686
2687   MachineFunction &MF = *MI->getParent()->getParent();
2688   // All instructions input are two-addr instructions.  Get the known operands.
2689   const MachineOperand &Dest = MI->getOperand(0);
2690   const MachineOperand &Src = MI->getOperand(1);
2691
2692   MachineInstr *NewMI = nullptr;
2693   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2694   // we have better subtarget support, enable the 16-bit LEA generation here.
2695   // 16-bit LEA is also slow on Core2.
2696   bool DisableLEA16 = true;
2697   bool is64Bit = Subtarget.is64Bit();
2698
2699   unsigned MIOpc = MI->getOpcode();
2700   switch (MIOpc) {
2701   default: return nullptr;
2702   case X86::SHL64ri: {
2703     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2704     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2705     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2706
2707     // LEA can't handle RSP.
2708     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2709         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2710                                            &X86::GR64_NOSPRegClass))
2711       return nullptr;
2712
2713     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2714       .addOperand(Dest)
2715       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2716     break;
2717   }
2718   case X86::SHL32ri: {
2719     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2720     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2721     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2722
2723     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2724
2725     // LEA can't handle ESP.
2726     bool isKill, isUndef;
2727     unsigned SrcReg;
2728     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2729     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2730                         SrcReg, isKill, isUndef, ImplicitOp))
2731       return nullptr;
2732
2733     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2734       .addOperand(Dest)
2735       .addReg(0).addImm(1 << ShAmt)
2736       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2737       .addImm(0).addReg(0);
2738     if (ImplicitOp.getReg() != 0)
2739       MIB.addOperand(ImplicitOp);
2740     NewMI = MIB;
2741
2742     break;
2743   }
2744   case X86::SHL16ri: {
2745     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2746     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2747     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2748
2749     if (DisableLEA16)
2750       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2751     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2752       .addOperand(Dest)
2753       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2754     break;
2755   }
2756   case X86::INC64r:
2757   case X86::INC32r: {
2758     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2759     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2760       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2761     bool isKill, isUndef;
2762     unsigned SrcReg;
2763     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2764     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2765                         SrcReg, isKill, isUndef, ImplicitOp))
2766       return nullptr;
2767
2768     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2769         .addOperand(Dest)
2770         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2771     if (ImplicitOp.getReg() != 0)
2772       MIB.addOperand(ImplicitOp);
2773
2774     NewMI = addOffset(MIB, 1);
2775     break;
2776   }
2777   case X86::INC16r:
2778     if (DisableLEA16)
2779       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2780                      : nullptr;
2781     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2782     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2783                       .addOperand(Dest).addOperand(Src), 1);
2784     break;
2785   case X86::DEC64r:
2786   case X86::DEC32r: {
2787     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2788     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2789       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2790
2791     bool isKill, isUndef;
2792     unsigned SrcReg;
2793     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2794     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2795                         SrcReg, isKill, isUndef, ImplicitOp))
2796       return nullptr;
2797
2798     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2799         .addOperand(Dest)
2800         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2801     if (ImplicitOp.getReg() != 0)
2802       MIB.addOperand(ImplicitOp);
2803
2804     NewMI = addOffset(MIB, -1);
2805
2806     break;
2807   }
2808   case X86::DEC16r:
2809     if (DisableLEA16)
2810       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2811                      : nullptr;
2812     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2813     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2814                       .addOperand(Dest).addOperand(Src), -1);
2815     break;
2816   case X86::ADD64rr:
2817   case X86::ADD64rr_DB:
2818   case X86::ADD32rr:
2819   case X86::ADD32rr_DB: {
2820     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2821     unsigned Opc;
2822     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2823       Opc = X86::LEA64r;
2824     else
2825       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2826
2827     bool isKill, isUndef;
2828     unsigned SrcReg;
2829     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2830     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2831                         SrcReg, isKill, isUndef, ImplicitOp))
2832       return nullptr;
2833
2834     const MachineOperand &Src2 = MI->getOperand(2);
2835     bool isKill2, isUndef2;
2836     unsigned SrcReg2;
2837     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2838     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2839                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2840       return nullptr;
2841
2842     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2843       .addOperand(Dest);
2844     if (ImplicitOp.getReg() != 0)
2845       MIB.addOperand(ImplicitOp);
2846     if (ImplicitOp2.getReg() != 0)
2847       MIB.addOperand(ImplicitOp2);
2848
2849     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2850
2851     // Preserve undefness of the operands.
2852     NewMI->getOperand(1).setIsUndef(isUndef);
2853     NewMI->getOperand(3).setIsUndef(isUndef2);
2854
2855     if (LV && Src2.isKill())
2856       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2857     break;
2858   }
2859   case X86::ADD16rr:
2860   case X86::ADD16rr_DB: {
2861     if (DisableLEA16)
2862       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2863                      : nullptr;
2864     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2865     unsigned Src2 = MI->getOperand(2).getReg();
2866     bool isKill2 = MI->getOperand(2).isKill();
2867     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2868                       .addOperand(Dest),
2869                       Src.getReg(), Src.isKill(), Src2, isKill2);
2870
2871     // Preserve undefness of the operands.
2872     bool isUndef = MI->getOperand(1).isUndef();
2873     bool isUndef2 = MI->getOperand(2).isUndef();
2874     NewMI->getOperand(1).setIsUndef(isUndef);
2875     NewMI->getOperand(3).setIsUndef(isUndef2);
2876
2877     if (LV && isKill2)
2878       LV->replaceKillInstruction(Src2, MI, NewMI);
2879     break;
2880   }
2881   case X86::ADD64ri32:
2882   case X86::ADD64ri8:
2883   case X86::ADD64ri32_DB:
2884   case X86::ADD64ri8_DB:
2885     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2886     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2887                       .addOperand(Dest).addOperand(Src),
2888                       MI->getOperand(2).getImm());
2889     break;
2890   case X86::ADD32ri:
2891   case X86::ADD32ri8:
2892   case X86::ADD32ri_DB:
2893   case X86::ADD32ri8_DB: {
2894     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2895     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2896
2897     bool isKill, isUndef;
2898     unsigned SrcReg;
2899     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2900     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2901                         SrcReg, isKill, isUndef, ImplicitOp))
2902       return nullptr;
2903
2904     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2905         .addOperand(Dest)
2906         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2907     if (ImplicitOp.getReg() != 0)
2908       MIB.addOperand(ImplicitOp);
2909
2910     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2911     break;
2912   }
2913   case X86::ADD16ri:
2914   case X86::ADD16ri8:
2915   case X86::ADD16ri_DB:
2916   case X86::ADD16ri8_DB:
2917     if (DisableLEA16)
2918       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2919                      : nullptr;
2920     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2921     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2922                       .addOperand(Dest).addOperand(Src),
2923                       MI->getOperand(2).getImm());
2924     break;
2925   }
2926
2927   if (!NewMI) return nullptr;
2928
2929   if (LV) {  // Update live variables
2930     if (Src.isKill())
2931       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2932     if (Dest.isDead())
2933       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2934   }
2935
2936   MFI->insert(MBBI, NewMI);          // Insert the new inst
2937   return NewMI;
2938 }
2939
2940 /// We have a few instructions that must be hacked on to commute them.
2941 ///
2942 MachineInstr *
2943 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2944   switch (MI->getOpcode()) {
2945   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2946   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2947   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2948   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2949   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2950   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2951     unsigned Opc;
2952     unsigned Size;
2953     switch (MI->getOpcode()) {
2954     default: llvm_unreachable("Unreachable!");
2955     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2956     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2957     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2958     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2959     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2960     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2961     }
2962     unsigned Amt = MI->getOperand(3).getImm();
2963     if (NewMI) {
2964       MachineFunction &MF = *MI->getParent()->getParent();
2965       MI = MF.CloneMachineInstr(MI);
2966       NewMI = false;
2967     }
2968     MI->setDesc(get(Opc));
2969     MI->getOperand(3).setImm(Size-Amt);
2970     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2971   }
2972   case X86::BLENDPDrri:
2973   case X86::BLENDPSrri:
2974   case X86::PBLENDWrri:
2975   case X86::VBLENDPDrri:
2976   case X86::VBLENDPSrri:
2977   case X86::VBLENDPDYrri:
2978   case X86::VBLENDPSYrri:
2979   case X86::VPBLENDDrri:
2980   case X86::VPBLENDWrri:
2981   case X86::VPBLENDDYrri:
2982   case X86::VPBLENDWYrri:{
2983     unsigned Mask;
2984     switch (MI->getOpcode()) {
2985     default: llvm_unreachable("Unreachable!");
2986     case X86::BLENDPDrri:    Mask = 0x03; break;
2987     case X86::BLENDPSrri:    Mask = 0x0F; break;
2988     case X86::PBLENDWrri:    Mask = 0xFF; break;
2989     case X86::VBLENDPDrri:   Mask = 0x03; break;
2990     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2991     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2992     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2993     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2994     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2995     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2996     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2997     }
2998     // Only the least significant bits of Imm are used.
2999     unsigned Imm = MI->getOperand(3).getImm() & Mask;
3000     if (NewMI) {
3001       MachineFunction &MF = *MI->getParent()->getParent();
3002       MI = MF.CloneMachineInstr(MI);
3003       NewMI = false;
3004     }
3005     MI->getOperand(3).setImm(Mask ^ Imm);
3006     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3007   }
3008   case X86::PCLMULQDQrr:
3009   case X86::VPCLMULQDQrr:{
3010     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
3011     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
3012     unsigned Imm = MI->getOperand(3).getImm();
3013     unsigned Src1Hi = Imm & 0x01;
3014     unsigned Src2Hi = Imm & 0x10;
3015     if (NewMI) {
3016       MachineFunction &MF = *MI->getParent()->getParent();
3017       MI = MF.CloneMachineInstr(MI);
3018       NewMI = false;
3019     }
3020     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
3021     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3022   }
3023   case X86::CMPPDrri:
3024   case X86::CMPPSrri:
3025   case X86::VCMPPDrri:
3026   case X86::VCMPPSrri:
3027   case X86::VCMPPDYrri:
3028   case X86::VCMPPSYrri: {
3029     // Float comparison can be safely commuted for
3030     // Ordered/Unordered/Equal/NotEqual tests
3031     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3032     switch (Imm) {
3033     case 0x00: // EQUAL
3034     case 0x03: // UNORDERED
3035     case 0x04: // NOT EQUAL
3036     case 0x07: // ORDERED
3037       if (NewMI) {
3038         MachineFunction &MF = *MI->getParent()->getParent();
3039         MI = MF.CloneMachineInstr(MI);
3040         NewMI = false;
3041       }
3042       return TargetInstrInfo::commuteInstruction(MI, NewMI);
3043     default:
3044       return nullptr;
3045     }
3046   }
3047   case X86::VPCOMBri: case X86::VPCOMUBri:
3048   case X86::VPCOMDri: case X86::VPCOMUDri:
3049   case X86::VPCOMQri: case X86::VPCOMUQri:
3050   case X86::VPCOMWri: case X86::VPCOMUWri: {
3051     // Flip comparison mode immediate (if necessary).
3052     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3053     switch (Imm) {
3054     case 0x00: Imm = 0x02; break; // LT -> GT
3055     case 0x01: Imm = 0x03; break; // LE -> GE
3056     case 0x02: Imm = 0x00; break; // GT -> LT
3057     case 0x03: Imm = 0x01; break; // GE -> LE
3058     case 0x04: // EQ
3059     case 0x05: // NE
3060     case 0x06: // FALSE
3061     case 0x07: // TRUE
3062     default:
3063       break;
3064     }
3065     if (NewMI) {
3066       MachineFunction &MF = *MI->getParent()->getParent();
3067       MI = MF.CloneMachineInstr(MI);
3068       NewMI = false;
3069     }
3070     MI->getOperand(3).setImm(Imm);
3071     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3072   }
3073   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
3074   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
3075   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
3076   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
3077   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
3078   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
3079   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
3080   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
3081   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
3082   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
3083   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
3084   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
3085   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
3086   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
3087   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
3088   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
3089     unsigned Opc;
3090     switch (MI->getOpcode()) {
3091     default: llvm_unreachable("Unreachable!");
3092     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
3093     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
3094     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
3095     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
3096     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
3097     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
3098     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
3099     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
3100     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
3101     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
3102     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
3103     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
3104     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
3105     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
3106     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
3107     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
3108     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
3109     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
3110     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
3111     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
3112     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
3113     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
3114     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
3115     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
3116     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
3117     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
3118     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
3119     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
3120     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
3121     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
3122     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
3123     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
3124     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
3125     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
3126     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
3127     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
3128     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
3129     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
3130     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
3131     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
3132     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
3133     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
3134     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
3135     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
3136     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
3137     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
3138     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
3139     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
3140     }
3141     if (NewMI) {
3142       MachineFunction &MF = *MI->getParent()->getParent();
3143       MI = MF.CloneMachineInstr(MI);
3144       NewMI = false;
3145     }
3146     MI->setDesc(get(Opc));
3147     // Fallthrough intended.
3148   }
3149   default:
3150     return TargetInstrInfo::commuteInstruction(MI, NewMI);
3151   }
3152 }
3153
3154 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
3155                                          unsigned &SrcOpIdx2) const {
3156   switch (MI->getOpcode()) {
3157     case X86::CMPPDrri:
3158     case X86::CMPPSrri:
3159     case X86::VCMPPDrri:
3160     case X86::VCMPPSrri:
3161     case X86::VCMPPDYrri:
3162     case X86::VCMPPSYrri: {
3163       // Float comparison can be safely commuted for
3164       // Ordered/Unordered/Equal/NotEqual tests
3165       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
3166       switch (Imm) {
3167       case 0x00: // EQUAL
3168       case 0x03: // UNORDERED
3169       case 0x04: // NOT EQUAL
3170       case 0x07: // ORDERED
3171         SrcOpIdx1 = 1;
3172         SrcOpIdx2 = 2;
3173         return true;
3174       }
3175       return false;
3176     }
3177     case X86::VFMADDPDr231r:
3178     case X86::VFMADDPSr231r:
3179     case X86::VFMADDSDr231r:
3180     case X86::VFMADDSSr231r:
3181     case X86::VFMSUBPDr231r:
3182     case X86::VFMSUBPSr231r:
3183     case X86::VFMSUBSDr231r:
3184     case X86::VFMSUBSSr231r:
3185     case X86::VFNMADDPDr231r:
3186     case X86::VFNMADDPSr231r:
3187     case X86::VFNMADDSDr231r:
3188     case X86::VFNMADDSSr231r:
3189     case X86::VFNMSUBPDr231r:
3190     case X86::VFNMSUBPSr231r:
3191     case X86::VFNMSUBSDr231r:
3192     case X86::VFNMSUBSSr231r:
3193     case X86::VFMADDPDr231rY:
3194     case X86::VFMADDPSr231rY:
3195     case X86::VFMSUBPDr231rY:
3196     case X86::VFMSUBPSr231rY:
3197     case X86::VFNMADDPDr231rY:
3198     case X86::VFNMADDPSr231rY:
3199     case X86::VFNMSUBPDr231rY:
3200     case X86::VFNMSUBPSr231rY:
3201       SrcOpIdx1 = 2;
3202       SrcOpIdx2 = 3;
3203       return true;
3204     default:
3205       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
3206   }
3207 }
3208
3209 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
3210   switch (BrOpc) {
3211   default: return X86::COND_INVALID;
3212   case X86::JE_1:  return X86::COND_E;
3213   case X86::JNE_1: return X86::COND_NE;
3214   case X86::JL_1:  return X86::COND_L;
3215   case X86::JLE_1: return X86::COND_LE;
3216   case X86::JG_1:  return X86::COND_G;
3217   case X86::JGE_1: return X86::COND_GE;
3218   case X86::JB_1:  return X86::COND_B;
3219   case X86::JBE_1: return X86::COND_BE;
3220   case X86::JA_1:  return X86::COND_A;
3221   case X86::JAE_1: return X86::COND_AE;
3222   case X86::JS_1:  return X86::COND_S;
3223   case X86::JNS_1: return X86::COND_NS;
3224   case X86::JP_1:  return X86::COND_P;
3225   case X86::JNP_1: return X86::COND_NP;
3226   case X86::JO_1:  return X86::COND_O;
3227   case X86::JNO_1: return X86::COND_NO;
3228   }
3229 }
3230
3231 /// Return condition code of a SET opcode.
3232 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
3233   switch (Opc) {
3234   default: return X86::COND_INVALID;
3235   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
3236   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
3237   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
3238   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
3239   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
3240   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
3241   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
3242   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
3243   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
3244   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
3245   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
3246   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
3247   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
3248   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
3249   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
3250   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
3251   }
3252 }
3253
3254 /// Return condition code of a CMov opcode.
3255 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
3256   switch (Opc) {
3257   default: return X86::COND_INVALID;
3258   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
3259   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
3260     return X86::COND_A;
3261   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
3262   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
3263     return X86::COND_AE;
3264   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
3265   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
3266     return X86::COND_B;
3267   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
3268   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
3269     return X86::COND_BE;
3270   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
3271   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
3272     return X86::COND_E;
3273   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
3274   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
3275     return X86::COND_G;
3276   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
3277   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
3278     return X86::COND_GE;
3279   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
3280   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
3281     return X86::COND_L;
3282   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
3283   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
3284     return X86::COND_LE;
3285   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
3286   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
3287     return X86::COND_NE;
3288   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
3289   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
3290     return X86::COND_NO;
3291   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3292   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3293     return X86::COND_NP;
3294   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3295   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3296     return X86::COND_NS;
3297   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3298   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3299     return X86::COND_O;
3300   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3301   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3302     return X86::COND_P;
3303   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3304   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3305     return X86::COND_S;
3306   }
3307 }
3308
3309 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3310   switch (CC) {
3311   default: llvm_unreachable("Illegal condition code!");
3312   case X86::COND_E:  return X86::JE_1;
3313   case X86::COND_NE: return X86::JNE_1;
3314   case X86::COND_L:  return X86::JL_1;
3315   case X86::COND_LE: return X86::JLE_1;
3316   case X86::COND_G:  return X86::JG_1;
3317   case X86::COND_GE: return X86::JGE_1;
3318   case X86::COND_B:  return X86::JB_1;
3319   case X86::COND_BE: return X86::JBE_1;
3320   case X86::COND_A:  return X86::JA_1;
3321   case X86::COND_AE: return X86::JAE_1;
3322   case X86::COND_S:  return X86::JS_1;
3323   case X86::COND_NS: return X86::JNS_1;
3324   case X86::COND_P:  return X86::JP_1;
3325   case X86::COND_NP: return X86::JNP_1;
3326   case X86::COND_O:  return X86::JO_1;
3327   case X86::COND_NO: return X86::JNO_1;
3328   }
3329 }
3330
3331 /// Return the inverse of the specified condition,
3332 /// e.g. turning COND_E to COND_NE.
3333 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3334   switch (CC) {
3335   default: llvm_unreachable("Illegal condition code!");
3336   case X86::COND_E:  return X86::COND_NE;
3337   case X86::COND_NE: return X86::COND_E;
3338   case X86::COND_L:  return X86::COND_GE;
3339   case X86::COND_LE: return X86::COND_G;
3340   case X86::COND_G:  return X86::COND_LE;
3341   case X86::COND_GE: return X86::COND_L;
3342   case X86::COND_B:  return X86::COND_AE;
3343   case X86::COND_BE: return X86::COND_A;
3344   case X86::COND_A:  return X86::COND_BE;
3345   case X86::COND_AE: return X86::COND_B;
3346   case X86::COND_S:  return X86::COND_NS;
3347   case X86::COND_NS: return X86::COND_S;
3348   case X86::COND_P:  return X86::COND_NP;
3349   case X86::COND_NP: return X86::COND_P;
3350   case X86::COND_O:  return X86::COND_NO;
3351   case X86::COND_NO: return X86::COND_O;
3352   }
3353 }
3354
3355 /// Assuming the flags are set by MI(a,b), return the condition code if we
3356 /// modify the instructions such that flags are set by MI(b,a).
3357 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3358   switch (CC) {
3359   default: return X86::COND_INVALID;
3360   case X86::COND_E:  return X86::COND_E;
3361   case X86::COND_NE: return X86::COND_NE;
3362   case X86::COND_L:  return X86::COND_G;
3363   case X86::COND_LE: return X86::COND_GE;
3364   case X86::COND_G:  return X86::COND_L;
3365   case X86::COND_GE: return X86::COND_LE;
3366   case X86::COND_B:  return X86::COND_A;
3367   case X86::COND_BE: return X86::COND_AE;
3368   case X86::COND_A:  return X86::COND_B;
3369   case X86::COND_AE: return X86::COND_BE;
3370   }
3371 }
3372
3373 /// Return a set opcode for the given condition and
3374 /// whether it has memory operand.
3375 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3376   static const uint16_t Opc[16][2] = {
3377     { X86::SETAr,  X86::SETAm  },
3378     { X86::SETAEr, X86::SETAEm },
3379     { X86::SETBr,  X86::SETBm  },
3380     { X86::SETBEr, X86::SETBEm },
3381     { X86::SETEr,  X86::SETEm  },
3382     { X86::SETGr,  X86::SETGm  },
3383     { X86::SETGEr, X86::SETGEm },
3384     { X86::SETLr,  X86::SETLm  },
3385     { X86::SETLEr, X86::SETLEm },
3386     { X86::SETNEr, X86::SETNEm },
3387     { X86::SETNOr, X86::SETNOm },
3388     { X86::SETNPr, X86::SETNPm },
3389     { X86::SETNSr, X86::SETNSm },
3390     { X86::SETOr,  X86::SETOm  },
3391     { X86::SETPr,  X86::SETPm  },
3392     { X86::SETSr,  X86::SETSm  }
3393   };
3394
3395   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3396   return Opc[CC][HasMemoryOperand ? 1 : 0];
3397 }
3398
3399 /// Return a cmov opcode for the given condition,
3400 /// register size in bytes, and operand type.
3401 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3402                               bool HasMemoryOperand) {
3403   static const uint16_t Opc[32][3] = {
3404     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3405     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3406     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3407     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3408     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3409     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3410     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3411     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3412     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3413     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3414     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3415     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3416     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3417     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3418     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3419     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3420     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3421     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3422     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3423     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3424     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3425     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3426     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3427     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3428     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3429     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3430     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3431     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3432     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3433     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3434     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3435     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3436   };
3437
3438   assert(CC < 16 && "Can only handle standard cond codes");
3439   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3440   switch(RegBytes) {
3441   default: llvm_unreachable("Illegal register size!");
3442   case 2: return Opc[Idx][0];
3443   case 4: return Opc[Idx][1];
3444   case 8: return Opc[Idx][2];
3445   }
3446 }
3447
3448 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3449   if (!MI->isTerminator()) return false;
3450
3451   // Conditional branch is a special case.
3452   if (MI->isBranch() && !MI->isBarrier())
3453     return true;
3454   if (!MI->isPredicable())
3455     return true;
3456   return !isPredicated(MI);
3457 }
3458
3459 bool X86InstrInfo::AnalyzeBranchImpl(
3460     MachineBasicBlock &MBB, MachineBasicBlock *&TBB, MachineBasicBlock *&FBB,
3461     SmallVectorImpl<MachineOperand> &Cond,
3462     SmallVectorImpl<MachineInstr *> &CondBranches, bool AllowModify) const {
3463
3464   // Start from the bottom of the block and work up, examining the
3465   // terminator instructions.
3466   MachineBasicBlock::iterator I = MBB.end();
3467   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3468   while (I != MBB.begin()) {
3469     --I;
3470     if (I->isDebugValue())
3471       continue;
3472
3473     // Working from the bottom, when we see a non-terminator instruction, we're
3474     // done.
3475     if (!isUnpredicatedTerminator(I))
3476       break;
3477
3478     // A terminator that isn't a branch can't easily be handled by this
3479     // analysis.
3480     if (!I->isBranch())
3481       return true;
3482
3483     // Handle unconditional branches.
3484     if (I->getOpcode() == X86::JMP_1) {
3485       UnCondBrIter = I;
3486
3487       if (!AllowModify) {
3488         TBB = I->getOperand(0).getMBB();
3489         continue;
3490       }
3491
3492       // If the block has any instructions after a JMP, delete them.
3493       while (std::next(I) != MBB.end())
3494         std::next(I)->eraseFromParent();
3495
3496       Cond.clear();
3497       FBB = nullptr;
3498
3499       // Delete the JMP if it's equivalent to a fall-through.
3500       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3501         TBB = nullptr;
3502         I->eraseFromParent();
3503         I = MBB.end();
3504         UnCondBrIter = MBB.end();
3505         continue;
3506       }
3507
3508       // TBB is used to indicate the unconditional destination.
3509       TBB = I->getOperand(0).getMBB();
3510       continue;
3511     }
3512
3513     // Handle conditional branches.
3514     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3515     if (BranchCode == X86::COND_INVALID)
3516       return true;  // Can't handle indirect branch.
3517
3518     // Working from the bottom, handle the first conditional branch.
3519     if (Cond.empty()) {
3520       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3521       if (AllowModify && UnCondBrIter != MBB.end() &&
3522           MBB.isLayoutSuccessor(TargetBB)) {
3523         // If we can modify the code and it ends in something like:
3524         //
3525         //     jCC L1
3526         //     jmp L2
3527         //   L1:
3528         //     ...
3529         //   L2:
3530         //
3531         // Then we can change this to:
3532         //
3533         //     jnCC L2
3534         //   L1:
3535         //     ...
3536         //   L2:
3537         //
3538         // Which is a bit more efficient.
3539         // We conditionally jump to the fall-through block.
3540         BranchCode = GetOppositeBranchCondition(BranchCode);
3541         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3542         MachineBasicBlock::iterator OldInst = I;
3543
3544         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3545           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3546         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3547           .addMBB(TargetBB);
3548
3549         OldInst->eraseFromParent();
3550         UnCondBrIter->eraseFromParent();
3551
3552         // Restart the analysis.
3553         UnCondBrIter = MBB.end();
3554         I = MBB.end();
3555         continue;
3556       }
3557
3558       FBB = TBB;
3559       TBB = I->getOperand(0).getMBB();
3560       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3561       CondBranches.push_back(I);
3562       continue;
3563     }
3564
3565     // Handle subsequent conditional branches. Only handle the case where all
3566     // conditional branches branch to the same destination and their condition
3567     // opcodes fit one of the special multi-branch idioms.
3568     assert(Cond.size() == 1);
3569     assert(TBB);
3570
3571     // Only handle the case where all conditional branches branch to the same
3572     // destination.
3573     if (TBB != I->getOperand(0).getMBB())
3574       return true;
3575
3576     // If the conditions are the same, we can leave them alone.
3577     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3578     if (OldBranchCode == BranchCode)
3579       continue;
3580
3581     // If they differ, see if they fit one of the known patterns. Theoretically,
3582     // we could handle more patterns here, but we shouldn't expect to see them
3583     // if instruction selection has done a reasonable job.
3584     if ((OldBranchCode == X86::COND_NP &&
3585          BranchCode == X86::COND_E) ||
3586         (OldBranchCode == X86::COND_E &&
3587          BranchCode == X86::COND_NP))
3588       BranchCode = X86::COND_NP_OR_E;
3589     else if ((OldBranchCode == X86::COND_P &&
3590               BranchCode == X86::COND_NE) ||
3591              (OldBranchCode == X86::COND_NE &&
3592               BranchCode == X86::COND_P))
3593       BranchCode = X86::COND_NE_OR_P;
3594     else
3595       return true;
3596
3597     // Update the MachineOperand.
3598     Cond[0].setImm(BranchCode);
3599     CondBranches.push_back(I);
3600   }
3601
3602   return false;
3603 }
3604
3605 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3606                                  MachineBasicBlock *&TBB,
3607                                  MachineBasicBlock *&FBB,
3608                                  SmallVectorImpl<MachineOperand> &Cond,
3609                                  bool AllowModify) const {
3610   SmallVector<MachineInstr *, 4> CondBranches;
3611   return AnalyzeBranchImpl(MBB, TBB, FBB, Cond, CondBranches, AllowModify);
3612 }
3613
3614 bool X86InstrInfo::AnalyzeBranchPredicate(MachineBasicBlock &MBB,
3615                                           MachineBranchPredicate &MBP,
3616                                           bool AllowModify) const {
3617   using namespace std::placeholders;
3618
3619   SmallVector<MachineOperand, 4> Cond;
3620   SmallVector<MachineInstr *, 4> CondBranches;
3621   if (AnalyzeBranchImpl(MBB, MBP.TrueDest, MBP.FalseDest, Cond, CondBranches,
3622                         AllowModify))
3623     return true;
3624
3625   if (Cond.size() != 1)
3626     return true;
3627
3628   assert(MBP.TrueDest && "expected!");
3629
3630   if (!MBP.FalseDest)
3631     MBP.FalseDest = MBB.getNextNode();
3632
3633   const TargetRegisterInfo *TRI = &getRegisterInfo();
3634
3635   MachineInstr *ConditionDef = nullptr;
3636   bool SingleUseCondition = true;
3637
3638   for (auto I = std::next(MBB.rbegin()), E = MBB.rend(); I != E; ++I) {
3639     if (I->modifiesRegister(X86::EFLAGS, TRI)) {
3640       ConditionDef = &*I;
3641       break;
3642     }
3643
3644     if (I->readsRegister(X86::EFLAGS, TRI))
3645       SingleUseCondition = false;
3646   }
3647
3648   if (!ConditionDef)
3649     return true;
3650
3651   if (SingleUseCondition) {
3652     for (auto *Succ : MBB.successors())
3653       if (Succ->isLiveIn(X86::EFLAGS))
3654         SingleUseCondition = false;
3655   }
3656
3657   MBP.ConditionDef = ConditionDef;
3658   MBP.SingleUseCondition = SingleUseCondition;
3659
3660   // Currently we only recognize the simple pattern:
3661   //
3662   //   test %reg, %reg
3663   //   je %label
3664   //
3665   const unsigned TestOpcode =
3666       Subtarget.is64Bit() ? X86::TEST64rr : X86::TEST32rr;
3667
3668   if (ConditionDef->getOpcode() == TestOpcode &&
3669       ConditionDef->getNumOperands() == 3 &&
3670       ConditionDef->getOperand(0).isIdenticalTo(ConditionDef->getOperand(1)) &&
3671       (Cond[0].getImm() == X86::COND_NE || Cond[0].getImm() == X86::COND_E)) {
3672     MBP.LHS = ConditionDef->getOperand(0);
3673     MBP.RHS = MachineOperand::CreateImm(0);
3674     MBP.Predicate = Cond[0].getImm() == X86::COND_NE
3675                         ? MachineBranchPredicate::PRED_NE
3676                         : MachineBranchPredicate::PRED_EQ;
3677     return false;
3678   }
3679
3680   return true;
3681 }
3682
3683 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3684   MachineBasicBlock::iterator I = MBB.end();
3685   unsigned Count = 0;
3686
3687   while (I != MBB.begin()) {
3688     --I;
3689     if (I->isDebugValue())
3690       continue;
3691     if (I->getOpcode() != X86::JMP_1 &&
3692         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3693       break;
3694     // Remove the branch.
3695     I->eraseFromParent();
3696     I = MBB.end();
3697     ++Count;
3698   }
3699
3700   return Count;
3701 }
3702
3703 unsigned
3704 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3705                            MachineBasicBlock *FBB, ArrayRef<MachineOperand> Cond,
3706                            DebugLoc DL) const {
3707   // Shouldn't be a fall through.
3708   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3709   assert((Cond.size() == 1 || Cond.size() == 0) &&
3710          "X86 branch conditions have one component!");
3711
3712   if (Cond.empty()) {
3713     // Unconditional branch?
3714     assert(!FBB && "Unconditional branch with multiple successors!");
3715     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3716     return 1;
3717   }
3718
3719   // Conditional branch.
3720   unsigned Count = 0;
3721   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3722   switch (CC) {
3723   case X86::COND_NP_OR_E:
3724     // Synthesize NP_OR_E with two branches.
3725     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3726     ++Count;
3727     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3728     ++Count;
3729     break;
3730   case X86::COND_NE_OR_P:
3731     // Synthesize NE_OR_P with two branches.
3732     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3733     ++Count;
3734     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3735     ++Count;
3736     break;
3737   default: {
3738     unsigned Opc = GetCondBranchFromCond(CC);
3739     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3740     ++Count;
3741   }
3742   }
3743   if (FBB) {
3744     // Two-way Conditional branch. Insert the second branch.
3745     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3746     ++Count;
3747   }
3748   return Count;
3749 }
3750
3751 bool X86InstrInfo::
3752 canInsertSelect(const MachineBasicBlock &MBB,
3753                 ArrayRef<MachineOperand> Cond,
3754                 unsigned TrueReg, unsigned FalseReg,
3755                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3756   // Not all subtargets have cmov instructions.
3757   if (!Subtarget.hasCMov())
3758     return false;
3759   if (Cond.size() != 1)
3760     return false;
3761   // We cannot do the composite conditions, at least not in SSA form.
3762   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3763     return false;
3764
3765   // Check register classes.
3766   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3767   const TargetRegisterClass *RC =
3768     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3769   if (!RC)
3770     return false;
3771
3772   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3773   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3774       X86::GR32RegClass.hasSubClassEq(RC) ||
3775       X86::GR64RegClass.hasSubClassEq(RC)) {
3776     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3777     // Bridge. Probably Ivy Bridge as well.
3778     CondCycles = 2;
3779     TrueCycles = 2;
3780     FalseCycles = 2;
3781     return true;
3782   }
3783
3784   // Can't do vectors.
3785   return false;
3786 }
3787
3788 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3789                                 MachineBasicBlock::iterator I, DebugLoc DL,
3790                                 unsigned DstReg, ArrayRef<MachineOperand> Cond,
3791                                 unsigned TrueReg, unsigned FalseReg) const {
3792    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3793    assert(Cond.size() == 1 && "Invalid Cond array");
3794    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3795                                   MRI.getRegClass(DstReg)->getSize(),
3796                                   false/*HasMemoryOperand*/);
3797    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3798 }
3799
3800 /// Test if the given register is a physical h register.
3801 static bool isHReg(unsigned Reg) {
3802   return X86::GR8_ABCD_HRegClass.contains(Reg);
3803 }
3804
3805 // Try and copy between VR128/VR64 and GR64 registers.
3806 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3807                                         const X86Subtarget &Subtarget) {
3808
3809   // SrcReg(VR128) -> DestReg(GR64)
3810   // SrcReg(VR64)  -> DestReg(GR64)
3811   // SrcReg(GR64)  -> DestReg(VR128)
3812   // SrcReg(GR64)  -> DestReg(VR64)
3813
3814   bool HasAVX = Subtarget.hasAVX();
3815   bool HasAVX512 = Subtarget.hasAVX512();
3816   if (X86::GR64RegClass.contains(DestReg)) {
3817     if (X86::VR128XRegClass.contains(SrcReg))
3818       // Copy from a VR128 register to a GR64 register.
3819       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3820                                                X86::MOVPQIto64rr);
3821     if (X86::VR64RegClass.contains(SrcReg))
3822       // Copy from a VR64 register to a GR64 register.
3823       return X86::MOVSDto64rr;
3824   } else if (X86::GR64RegClass.contains(SrcReg)) {
3825     // Copy from a GR64 register to a VR128 register.
3826     if (X86::VR128XRegClass.contains(DestReg))
3827       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3828                                                X86::MOV64toPQIrr);
3829     // Copy from a GR64 register to a VR64 register.
3830     if (X86::VR64RegClass.contains(DestReg))
3831       return X86::MOV64toSDrr;
3832   }
3833
3834   // SrcReg(FR32) -> DestReg(GR32)
3835   // SrcReg(GR32) -> DestReg(FR32)
3836
3837   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3838     // Copy from a FR32 register to a GR32 register.
3839     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3840
3841   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3842     // Copy from a GR32 register to a FR32 register.
3843     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3844   return 0;
3845 }
3846
3847 inline static bool MaskRegClassContains(unsigned Reg) {
3848   return X86::VK8RegClass.contains(Reg) ||
3849          X86::VK16RegClass.contains(Reg) ||
3850          X86::VK32RegClass.contains(Reg) ||
3851          X86::VK64RegClass.contains(Reg) ||
3852          X86::VK1RegClass.contains(Reg);
3853 }
3854 static
3855 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3856   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3857       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3858       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3859      DestReg = get512BitSuperRegister(DestReg);
3860      SrcReg = get512BitSuperRegister(SrcReg);
3861      return X86::VMOVAPSZrr;
3862   }
3863   if (MaskRegClassContains(DestReg) &&
3864       MaskRegClassContains(SrcReg))
3865     return X86::KMOVWkk;
3866   if (MaskRegClassContains(DestReg) &&
3867       (X86::GR32RegClass.contains(SrcReg) ||
3868        X86::GR16RegClass.contains(SrcReg) ||
3869        X86::GR8RegClass.contains(SrcReg))) {
3870     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3871     return X86::KMOVWkr;
3872   }
3873   if ((X86::GR32RegClass.contains(DestReg) ||
3874        X86::GR16RegClass.contains(DestReg) ||
3875        X86::GR8RegClass.contains(DestReg)) &&
3876        MaskRegClassContains(SrcReg)) {
3877     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3878     return X86::KMOVWrk;
3879   }
3880   return 0;
3881 }
3882
3883 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3884                                MachineBasicBlock::iterator MI, DebugLoc DL,
3885                                unsigned DestReg, unsigned SrcReg,
3886                                bool KillSrc) const {
3887   // First deal with the normal symmetric copies.
3888   bool HasAVX = Subtarget.hasAVX();
3889   bool HasAVX512 = Subtarget.hasAVX512();
3890   unsigned Opc = 0;
3891   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3892     Opc = X86::MOV64rr;
3893   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3894     Opc = X86::MOV32rr;
3895   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3896     Opc = X86::MOV16rr;
3897   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3898     // Copying to or from a physical H register on x86-64 requires a NOREX
3899     // move.  Otherwise use a normal move.
3900     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3901         Subtarget.is64Bit()) {
3902       Opc = X86::MOV8rr_NOREX;
3903       // Both operands must be encodable without an REX prefix.
3904       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3905              "8-bit H register can not be copied outside GR8_NOREX");
3906     } else
3907       Opc = X86::MOV8rr;
3908   }
3909   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3910     Opc = X86::MMX_MOVQ64rr;
3911   else if (HasAVX512)
3912     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3913   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3914     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3915   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3916     Opc = X86::VMOVAPSYrr;
3917   if (!Opc)
3918     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3919
3920   if (Opc) {
3921     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3922       .addReg(SrcReg, getKillRegState(KillSrc));
3923     return;
3924   }
3925
3926   // Moving EFLAGS to / from another register requires a push and a pop.
3927   // Notice that we have to adjust the stack if we don't want to clobber the
3928   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3929   if (SrcReg == X86::EFLAGS) {
3930     if (X86::GR64RegClass.contains(DestReg)) {
3931       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3932       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3933       return;
3934     }
3935     if (X86::GR32RegClass.contains(DestReg)) {
3936       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3937       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3938       return;
3939     }
3940   }
3941   if (DestReg == X86::EFLAGS) {
3942     if (X86::GR64RegClass.contains(SrcReg)) {
3943       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3944         .addReg(SrcReg, getKillRegState(KillSrc));
3945       BuildMI(MBB, MI, DL, get(X86::POPF64));
3946       return;
3947     }
3948     if (X86::GR32RegClass.contains(SrcReg)) {
3949       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3950         .addReg(SrcReg, getKillRegState(KillSrc));
3951       BuildMI(MBB, MI, DL, get(X86::POPF32));
3952       return;
3953     }
3954   }
3955
3956   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3957                << " to " << RI.getName(DestReg) << '\n');
3958   llvm_unreachable("Cannot emit physreg copy instruction");
3959 }
3960
3961 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3962                                       const TargetRegisterClass *RC,
3963                                       bool isStackAligned,
3964                                       const X86Subtarget &STI,
3965                                       bool load) {
3966   if (STI.hasAVX512()) {
3967     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3968       X86::VK16RegClass.hasSubClassEq(RC))
3969       return load ? X86::KMOVWkm : X86::KMOVWmk;
3970     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3971       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3972     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3973       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3974     if (X86::VR512RegClass.hasSubClassEq(RC))
3975       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3976   }
3977
3978   bool HasAVX = STI.hasAVX();
3979   switch (RC->getSize()) {
3980   default:
3981     llvm_unreachable("Unknown spill size");
3982   case 1:
3983     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3984     if (STI.is64Bit())
3985       // Copying to or from a physical H register on x86-64 requires a NOREX
3986       // move.  Otherwise use a normal move.
3987       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3988         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3989     return load ? X86::MOV8rm : X86::MOV8mr;
3990   case 2:
3991     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3992     return load ? X86::MOV16rm : X86::MOV16mr;
3993   case 4:
3994     if (X86::GR32RegClass.hasSubClassEq(RC))
3995       return load ? X86::MOV32rm : X86::MOV32mr;
3996     if (X86::FR32RegClass.hasSubClassEq(RC))
3997       return load ?
3998         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3999         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
4000     if (X86::RFP32RegClass.hasSubClassEq(RC))
4001       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
4002     llvm_unreachable("Unknown 4-byte regclass");
4003   case 8:
4004     if (X86::GR64RegClass.hasSubClassEq(RC))
4005       return load ? X86::MOV64rm : X86::MOV64mr;
4006     if (X86::FR64RegClass.hasSubClassEq(RC))
4007       return load ?
4008         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
4009         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
4010     if (X86::VR64RegClass.hasSubClassEq(RC))
4011       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
4012     if (X86::RFP64RegClass.hasSubClassEq(RC))
4013       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
4014     llvm_unreachable("Unknown 8-byte regclass");
4015   case 10:
4016     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
4017     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
4018   case 16: {
4019     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
4020             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
4021     // If stack is realigned we can use aligned stores.
4022     if (isStackAligned)
4023       return load ?
4024         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
4025         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
4026     else
4027       return load ?
4028         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
4029         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
4030   }
4031   case 32:
4032     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
4033             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
4034     // If stack is realigned we can use aligned stores.
4035     if (isStackAligned)
4036       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
4037     else
4038       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
4039   case 64:
4040     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
4041     if (isStackAligned)
4042       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
4043     else
4044       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
4045   }
4046 }
4047
4048 bool X86InstrInfo::getMemOpBaseRegImmOfs(MachineInstr *MemOp, unsigned &BaseReg,
4049                                          unsigned &Offset,
4050                                          const TargetRegisterInfo *TRI) const {
4051   const MCInstrDesc &Desc = MemOp->getDesc();
4052   int MemRefBegin = X86II::getMemoryOperandNo(Desc.TSFlags, MemOp->getOpcode());
4053   if (MemRefBegin < 0)
4054     return false;
4055
4056   MemRefBegin += X86II::getOperandBias(Desc);
4057
4058   BaseReg = MemOp->getOperand(MemRefBegin + X86::AddrBaseReg).getReg();
4059   if (MemOp->getOperand(MemRefBegin + X86::AddrScaleAmt).getImm() != 1)
4060     return false;
4061
4062   if (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() !=
4063       X86::NoRegister)
4064     return false;
4065
4066   const MachineOperand &DispMO = MemOp->getOperand(MemRefBegin + X86::AddrDisp);
4067
4068   // Displacement can be symbolic
4069   if (!DispMO.isImm())
4070     return false;
4071
4072   Offset = DispMO.getImm();
4073
4074   return (MemOp->getOperand(MemRefBegin + X86::AddrIndexReg).getReg() ==
4075           X86::NoRegister);
4076 }
4077
4078 static unsigned getStoreRegOpcode(unsigned SrcReg,
4079                                   const TargetRegisterClass *RC,
4080                                   bool isStackAligned,
4081                                   const X86Subtarget &STI) {
4082   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
4083 }
4084
4085
4086 static unsigned getLoadRegOpcode(unsigned DestReg,
4087                                  const TargetRegisterClass *RC,
4088                                  bool isStackAligned,
4089                                  const X86Subtarget &STI) {
4090   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
4091 }
4092
4093 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
4094                                        MachineBasicBlock::iterator MI,
4095                                        unsigned SrcReg, bool isKill, int FrameIdx,
4096                                        const TargetRegisterClass *RC,
4097                                        const TargetRegisterInfo *TRI) const {
4098   const MachineFunction &MF = *MBB.getParent();
4099   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
4100          "Stack slot too small for store");
4101   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4102   bool isAligned =
4103       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4104       RI.canRealignStack(MF);
4105   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4106   DebugLoc DL = MBB.findDebugLoc(MI);
4107   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
4108     .addReg(SrcReg, getKillRegState(isKill));
4109 }
4110
4111 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
4112                                   bool isKill,
4113                                   SmallVectorImpl<MachineOperand> &Addr,
4114                                   const TargetRegisterClass *RC,
4115                                   MachineInstr::mmo_iterator MMOBegin,
4116                                   MachineInstr::mmo_iterator MMOEnd,
4117                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
4118   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4119   bool isAligned = MMOBegin != MMOEnd &&
4120                    (*MMOBegin)->getAlignment() >= Alignment;
4121   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
4122   DebugLoc DL;
4123   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
4124   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4125     MIB.addOperand(Addr[i]);
4126   MIB.addReg(SrcReg, getKillRegState(isKill));
4127   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4128   NewMIs.push_back(MIB);
4129 }
4130
4131
4132 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
4133                                         MachineBasicBlock::iterator MI,
4134                                         unsigned DestReg, int FrameIdx,
4135                                         const TargetRegisterClass *RC,
4136                                         const TargetRegisterInfo *TRI) const {
4137   const MachineFunction &MF = *MBB.getParent();
4138   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4139   bool isAligned =
4140       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
4141       RI.canRealignStack(MF);
4142   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4143   DebugLoc DL = MBB.findDebugLoc(MI);
4144   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
4145 }
4146
4147 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
4148                                  SmallVectorImpl<MachineOperand> &Addr,
4149                                  const TargetRegisterClass *RC,
4150                                  MachineInstr::mmo_iterator MMOBegin,
4151                                  MachineInstr::mmo_iterator MMOEnd,
4152                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
4153   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
4154   bool isAligned = MMOBegin != MMOEnd &&
4155                    (*MMOBegin)->getAlignment() >= Alignment;
4156   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
4157   DebugLoc DL;
4158   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
4159   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
4160     MIB.addOperand(Addr[i]);
4161   (*MIB).setMemRefs(MMOBegin, MMOEnd);
4162   NewMIs.push_back(MIB);
4163 }
4164
4165 bool X86InstrInfo::
4166 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
4167                int &CmpMask, int &CmpValue) const {
4168   switch (MI->getOpcode()) {
4169   default: break;
4170   case X86::CMP64ri32:
4171   case X86::CMP64ri8:
4172   case X86::CMP32ri:
4173   case X86::CMP32ri8:
4174   case X86::CMP16ri:
4175   case X86::CMP16ri8:
4176   case X86::CMP8ri:
4177     SrcReg = MI->getOperand(0).getReg();
4178     SrcReg2 = 0;
4179     CmpMask = ~0;
4180     CmpValue = MI->getOperand(1).getImm();
4181     return true;
4182   // A SUB can be used to perform comparison.
4183   case X86::SUB64rm:
4184   case X86::SUB32rm:
4185   case X86::SUB16rm:
4186   case X86::SUB8rm:
4187     SrcReg = MI->getOperand(1).getReg();
4188     SrcReg2 = 0;
4189     CmpMask = ~0;
4190     CmpValue = 0;
4191     return true;
4192   case X86::SUB64rr:
4193   case X86::SUB32rr:
4194   case X86::SUB16rr:
4195   case X86::SUB8rr:
4196     SrcReg = MI->getOperand(1).getReg();
4197     SrcReg2 = MI->getOperand(2).getReg();
4198     CmpMask = ~0;
4199     CmpValue = 0;
4200     return true;
4201   case X86::SUB64ri32:
4202   case X86::SUB64ri8:
4203   case X86::SUB32ri:
4204   case X86::SUB32ri8:
4205   case X86::SUB16ri:
4206   case X86::SUB16ri8:
4207   case X86::SUB8ri:
4208     SrcReg = MI->getOperand(1).getReg();
4209     SrcReg2 = 0;
4210     CmpMask = ~0;
4211     CmpValue = MI->getOperand(2).getImm();
4212     return true;
4213   case X86::CMP64rr:
4214   case X86::CMP32rr:
4215   case X86::CMP16rr:
4216   case X86::CMP8rr:
4217     SrcReg = MI->getOperand(0).getReg();
4218     SrcReg2 = MI->getOperand(1).getReg();
4219     CmpMask = ~0;
4220     CmpValue = 0;
4221     return true;
4222   case X86::TEST8rr:
4223   case X86::TEST16rr:
4224   case X86::TEST32rr:
4225   case X86::TEST64rr:
4226     SrcReg = MI->getOperand(0).getReg();
4227     if (MI->getOperand(1).getReg() != SrcReg) return false;
4228     // Compare against zero.
4229     SrcReg2 = 0;
4230     CmpMask = ~0;
4231     CmpValue = 0;
4232     return true;
4233   }
4234   return false;
4235 }
4236
4237 /// Check whether the first instruction, whose only
4238 /// purpose is to update flags, can be made redundant.
4239 /// CMPrr can be made redundant by SUBrr if the operands are the same.
4240 /// This function can be extended later on.
4241 /// SrcReg, SrcRegs: register operands for FlagI.
4242 /// ImmValue: immediate for FlagI if it takes an immediate.
4243 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
4244                                         unsigned SrcReg2, int ImmValue,
4245                                         MachineInstr *OI) {
4246   if (((FlagI->getOpcode() == X86::CMP64rr &&
4247         OI->getOpcode() == X86::SUB64rr) ||
4248        (FlagI->getOpcode() == X86::CMP32rr &&
4249         OI->getOpcode() == X86::SUB32rr)||
4250        (FlagI->getOpcode() == X86::CMP16rr &&
4251         OI->getOpcode() == X86::SUB16rr)||
4252        (FlagI->getOpcode() == X86::CMP8rr &&
4253         OI->getOpcode() == X86::SUB8rr)) &&
4254       ((OI->getOperand(1).getReg() == SrcReg &&
4255         OI->getOperand(2).getReg() == SrcReg2) ||
4256        (OI->getOperand(1).getReg() == SrcReg2 &&
4257         OI->getOperand(2).getReg() == SrcReg)))
4258     return true;
4259
4260   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
4261         OI->getOpcode() == X86::SUB64ri32) ||
4262        (FlagI->getOpcode() == X86::CMP64ri8 &&
4263         OI->getOpcode() == X86::SUB64ri8) ||
4264        (FlagI->getOpcode() == X86::CMP32ri &&
4265         OI->getOpcode() == X86::SUB32ri) ||
4266        (FlagI->getOpcode() == X86::CMP32ri8 &&
4267         OI->getOpcode() == X86::SUB32ri8) ||
4268        (FlagI->getOpcode() == X86::CMP16ri &&
4269         OI->getOpcode() == X86::SUB16ri) ||
4270        (FlagI->getOpcode() == X86::CMP16ri8 &&
4271         OI->getOpcode() == X86::SUB16ri8) ||
4272        (FlagI->getOpcode() == X86::CMP8ri &&
4273         OI->getOpcode() == X86::SUB8ri)) &&
4274       OI->getOperand(1).getReg() == SrcReg &&
4275       OI->getOperand(2).getImm() == ImmValue)
4276     return true;
4277   return false;
4278 }
4279
4280 /// Check whether the definition can be converted
4281 /// to remove a comparison against zero.
4282 inline static bool isDefConvertible(MachineInstr *MI) {
4283   switch (MI->getOpcode()) {
4284   default: return false;
4285
4286   // The shift instructions only modify ZF if their shift count is non-zero.
4287   // N.B.: The processor truncates the shift count depending on the encoding.
4288   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
4289   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
4290      return getTruncatedShiftCount(MI, 2) != 0;
4291
4292   // Some left shift instructions can be turned into LEA instructions but only
4293   // if their flags aren't used. Avoid transforming such instructions.
4294   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
4295     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
4296     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
4297     return ShAmt != 0;
4298   }
4299
4300   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
4301   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
4302      return getTruncatedShiftCount(MI, 3) != 0;
4303
4304   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
4305   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
4306   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
4307   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
4308   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
4309   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
4310   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
4311   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
4312   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
4313   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
4314   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
4315   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
4316   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
4317   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
4318   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
4319   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
4320   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
4321   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
4322   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
4323   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
4324   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
4325   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
4326   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
4327   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
4328   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
4329   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
4330   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
4331   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
4332   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
4333   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
4334   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
4335   case X86::ADC32ri:   case X86::ADC32ri8:
4336   case X86::ADC32rr:   case X86::ADC64ri32:
4337   case X86::ADC64ri8:  case X86::ADC64rr:
4338   case X86::SBB32ri:   case X86::SBB32ri8:
4339   case X86::SBB32rr:   case X86::SBB64ri32:
4340   case X86::SBB64ri8:  case X86::SBB64rr:
4341   case X86::ANDN32rr:  case X86::ANDN32rm:
4342   case X86::ANDN64rr:  case X86::ANDN64rm:
4343   case X86::BEXTR32rr: case X86::BEXTR64rr:
4344   case X86::BEXTR32rm: case X86::BEXTR64rm:
4345   case X86::BLSI32rr:  case X86::BLSI32rm:
4346   case X86::BLSI64rr:  case X86::BLSI64rm:
4347   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
4348   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
4349   case X86::BLSR32rr:  case X86::BLSR32rm:
4350   case X86::BLSR64rr:  case X86::BLSR64rm:
4351   case X86::BZHI32rr:  case X86::BZHI32rm:
4352   case X86::BZHI64rr:  case X86::BZHI64rm:
4353   case X86::LZCNT16rr: case X86::LZCNT16rm:
4354   case X86::LZCNT32rr: case X86::LZCNT32rm:
4355   case X86::LZCNT64rr: case X86::LZCNT64rm:
4356   case X86::POPCNT16rr:case X86::POPCNT16rm:
4357   case X86::POPCNT32rr:case X86::POPCNT32rm:
4358   case X86::POPCNT64rr:case X86::POPCNT64rm:
4359   case X86::TZCNT16rr: case X86::TZCNT16rm:
4360   case X86::TZCNT32rr: case X86::TZCNT32rm:
4361   case X86::TZCNT64rr: case X86::TZCNT64rm:
4362     return true;
4363   }
4364 }
4365
4366 /// Check whether the use can be converted to remove a comparison against zero.
4367 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
4368   switch (MI->getOpcode()) {
4369   default: return X86::COND_INVALID;
4370   case X86::LZCNT16rr: case X86::LZCNT16rm:
4371   case X86::LZCNT32rr: case X86::LZCNT32rm:
4372   case X86::LZCNT64rr: case X86::LZCNT64rm:
4373     return X86::COND_B;
4374   case X86::POPCNT16rr:case X86::POPCNT16rm:
4375   case X86::POPCNT32rr:case X86::POPCNT32rm:
4376   case X86::POPCNT64rr:case X86::POPCNT64rm:
4377     return X86::COND_E;
4378   case X86::TZCNT16rr: case X86::TZCNT16rm:
4379   case X86::TZCNT32rr: case X86::TZCNT32rm:
4380   case X86::TZCNT64rr: case X86::TZCNT64rm:
4381     return X86::COND_B;
4382   }
4383 }
4384
4385 /// Check if there exists an earlier instruction that
4386 /// operates on the same source operands and sets flags in the same way as
4387 /// Compare; remove Compare if possible.
4388 bool X86InstrInfo::
4389 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
4390                      int CmpMask, int CmpValue,
4391                      const MachineRegisterInfo *MRI) const {
4392   // Check whether we can replace SUB with CMP.
4393   unsigned NewOpcode = 0;
4394   switch (CmpInstr->getOpcode()) {
4395   default: break;
4396   case X86::SUB64ri32:
4397   case X86::SUB64ri8:
4398   case X86::SUB32ri:
4399   case X86::SUB32ri8:
4400   case X86::SUB16ri:
4401   case X86::SUB16ri8:
4402   case X86::SUB8ri:
4403   case X86::SUB64rm:
4404   case X86::SUB32rm:
4405   case X86::SUB16rm:
4406   case X86::SUB8rm:
4407   case X86::SUB64rr:
4408   case X86::SUB32rr:
4409   case X86::SUB16rr:
4410   case X86::SUB8rr: {
4411     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4412       return false;
4413     // There is no use of the destination register, we can replace SUB with CMP.
4414     switch (CmpInstr->getOpcode()) {
4415     default: llvm_unreachable("Unreachable!");
4416     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4417     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4418     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4419     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4420     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4421     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4422     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4423     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4424     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4425     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4426     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4427     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4428     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4429     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4430     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4431     }
4432     CmpInstr->setDesc(get(NewOpcode));
4433     CmpInstr->RemoveOperand(0);
4434     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4435     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4436         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4437       return false;
4438   }
4439   }
4440
4441   // Get the unique definition of SrcReg.
4442   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4443   if (!MI) return false;
4444
4445   // CmpInstr is the first instruction of the BB.
4446   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4447
4448   // If we are comparing against zero, check whether we can use MI to update
4449   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4450   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4451   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4452     return false;
4453
4454   // If we have a use of the source register between the def and our compare
4455   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4456   // right way.
4457   bool ShouldUpdateCC = false;
4458   X86::CondCode NewCC = X86::COND_INVALID;
4459   if (IsCmpZero && !isDefConvertible(MI)) {
4460     // Scan forward from the use until we hit the use we're looking for or the
4461     // compare instruction.
4462     for (MachineBasicBlock::iterator J = MI;; ++J) {
4463       // Do we have a convertible instruction?
4464       NewCC = isUseDefConvertible(J);
4465       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4466           J->getOperand(1).getReg() == SrcReg) {
4467         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4468         ShouldUpdateCC = true; // Update CC later on.
4469         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4470         // with the new def.
4471         MI = Def = J;
4472         break;
4473       }
4474
4475       if (J == I)
4476         return false;
4477     }
4478   }
4479
4480   // We are searching for an earlier instruction that can make CmpInstr
4481   // redundant and that instruction will be saved in Sub.
4482   MachineInstr *Sub = nullptr;
4483   const TargetRegisterInfo *TRI = &getRegisterInfo();
4484
4485   // We iterate backward, starting from the instruction before CmpInstr and
4486   // stop when reaching the definition of a source register or done with the BB.
4487   // RI points to the instruction before CmpInstr.
4488   // If the definition is in this basic block, RE points to the definition;
4489   // otherwise, RE is the rend of the basic block.
4490   MachineBasicBlock::reverse_iterator
4491       RI = MachineBasicBlock::reverse_iterator(I),
4492       RE = CmpInstr->getParent() == MI->getParent() ?
4493            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4494            CmpInstr->getParent()->rend();
4495   MachineInstr *Movr0Inst = nullptr;
4496   for (; RI != RE; ++RI) {
4497     MachineInstr *Instr = &*RI;
4498     // Check whether CmpInstr can be made redundant by the current instruction.
4499     if (!IsCmpZero &&
4500         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4501       Sub = Instr;
4502       break;
4503     }
4504
4505     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4506         Instr->readsRegister(X86::EFLAGS, TRI)) {
4507       // This instruction modifies or uses EFLAGS.
4508
4509       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4510       // They are safe to move up, if the definition to EFLAGS is dead and
4511       // earlier instructions do not read or write EFLAGS.
4512       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4513           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4514         Movr0Inst = Instr;
4515         continue;
4516       }
4517
4518       // We can't remove CmpInstr.
4519       return false;
4520     }
4521   }
4522
4523   // Return false if no candidates exist.
4524   if (!IsCmpZero && !Sub)
4525     return false;
4526
4527   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4528                     Sub->getOperand(2).getReg() == SrcReg);
4529
4530   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4531   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4532   // If we are done with the basic block, we need to check whether EFLAGS is
4533   // live-out.
4534   bool IsSafe = false;
4535   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4536   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4537   for (++I; I != E; ++I) {
4538     const MachineInstr &Instr = *I;
4539     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4540     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4541     // We should check the usage if this instruction uses and updates EFLAGS.
4542     if (!UseEFLAGS && ModifyEFLAGS) {
4543       // It is safe to remove CmpInstr if EFLAGS is updated again.
4544       IsSafe = true;
4545       break;
4546     }
4547     if (!UseEFLAGS && !ModifyEFLAGS)
4548       continue;
4549
4550     // EFLAGS is used by this instruction.
4551     X86::CondCode OldCC = X86::COND_INVALID;
4552     bool OpcIsSET = false;
4553     if (IsCmpZero || IsSwapped) {
4554       // We decode the condition code from opcode.
4555       if (Instr.isBranch())
4556         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4557       else {
4558         OldCC = getCondFromSETOpc(Instr.getOpcode());
4559         if (OldCC != X86::COND_INVALID)
4560           OpcIsSET = true;
4561         else
4562           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4563       }
4564       if (OldCC == X86::COND_INVALID) return false;
4565     }
4566     if (IsCmpZero) {
4567       switch (OldCC) {
4568       default: break;
4569       case X86::COND_A: case X86::COND_AE:
4570       case X86::COND_B: case X86::COND_BE:
4571       case X86::COND_G: case X86::COND_GE:
4572       case X86::COND_L: case X86::COND_LE:
4573       case X86::COND_O: case X86::COND_NO:
4574         // CF and OF are used, we can't perform this optimization.
4575         return false;
4576       }
4577
4578       // If we're updating the condition code check if we have to reverse the
4579       // condition.
4580       if (ShouldUpdateCC)
4581         switch (OldCC) {
4582         default:
4583           return false;
4584         case X86::COND_E:
4585           break;
4586         case X86::COND_NE:
4587           NewCC = GetOppositeBranchCondition(NewCC);
4588           break;
4589         }
4590     } else if (IsSwapped) {
4591       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4592       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4593       // We swap the condition code and synthesize the new opcode.
4594       NewCC = getSwappedCondition(OldCC);
4595       if (NewCC == X86::COND_INVALID) return false;
4596     }
4597
4598     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4599       // Synthesize the new opcode.
4600       bool HasMemoryOperand = Instr.hasOneMemOperand();
4601       unsigned NewOpc;
4602       if (Instr.isBranch())
4603         NewOpc = GetCondBranchFromCond(NewCC);
4604       else if(OpcIsSET)
4605         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4606       else {
4607         unsigned DstReg = Instr.getOperand(0).getReg();
4608         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4609                                  HasMemoryOperand);
4610       }
4611
4612       // Push the MachineInstr to OpsToUpdate.
4613       // If it is safe to remove CmpInstr, the condition code of these
4614       // instructions will be modified.
4615       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4616     }
4617     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4618       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4619       IsSafe = true;
4620       break;
4621     }
4622   }
4623
4624   // If EFLAGS is not killed nor re-defined, we should check whether it is
4625   // live-out. If it is live-out, do not optimize.
4626   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4627     MachineBasicBlock *MBB = CmpInstr->getParent();
4628     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4629              SE = MBB->succ_end(); SI != SE; ++SI)
4630       if ((*SI)->isLiveIn(X86::EFLAGS))
4631         return false;
4632   }
4633
4634   // The instruction to be updated is either Sub or MI.
4635   Sub = IsCmpZero ? MI : Sub;
4636   // Move Movr0Inst to the appropriate place before Sub.
4637   if (Movr0Inst) {
4638     // Look backwards until we find a def that doesn't use the current EFLAGS.
4639     Def = Sub;
4640     MachineBasicBlock::reverse_iterator
4641       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4642                 InsertE = Sub->getParent()->rend();
4643     for (; InsertI != InsertE; ++InsertI) {
4644       MachineInstr *Instr = &*InsertI;
4645       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4646           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4647         Sub->getParent()->remove(Movr0Inst);
4648         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4649                                    Movr0Inst);
4650         break;
4651       }
4652     }
4653     if (InsertI == InsertE)
4654       return false;
4655   }
4656
4657   // Make sure Sub instruction defines EFLAGS and mark the def live.
4658   unsigned i = 0, e = Sub->getNumOperands();
4659   for (; i != e; ++i) {
4660     MachineOperand &MO = Sub->getOperand(i);
4661     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4662       MO.setIsDead(false);
4663       break;
4664     }
4665   }
4666   assert(i != e && "Unable to locate a def EFLAGS operand");
4667
4668   CmpInstr->eraseFromParent();
4669
4670   // Modify the condition code of instructions in OpsToUpdate.
4671   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4672     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4673   return true;
4674 }
4675
4676 /// Try to remove the load by folding it to a register
4677 /// operand at the use. We fold the load instructions if load defines a virtual
4678 /// register, the virtual register is used once in the same BB, and the
4679 /// instructions in-between do not load or store, and have no side effects.
4680 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4681                                               const MachineRegisterInfo *MRI,
4682                                               unsigned &FoldAsLoadDefReg,
4683                                               MachineInstr *&DefMI) const {
4684   if (FoldAsLoadDefReg == 0)
4685     return nullptr;
4686   // To be conservative, if there exists another load, clear the load candidate.
4687   if (MI->mayLoad()) {
4688     FoldAsLoadDefReg = 0;
4689     return nullptr;
4690   }
4691
4692   // Check whether we can move DefMI here.
4693   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4694   assert(DefMI);
4695   bool SawStore = false;
4696   if (!DefMI->isSafeToMove(nullptr, SawStore))
4697     return nullptr;
4698
4699   // Collect information about virtual register operands of MI.
4700   unsigned SrcOperandId = 0;
4701   bool FoundSrcOperand = false;
4702   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4703     MachineOperand &MO = MI->getOperand(i);
4704     if (!MO.isReg())
4705       continue;
4706     unsigned Reg = MO.getReg();
4707     if (Reg != FoldAsLoadDefReg)
4708       continue;
4709     // Do not fold if we have a subreg use or a def or multiple uses.
4710     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4711       return nullptr;
4712
4713     SrcOperandId = i;
4714     FoundSrcOperand = true;
4715   }
4716   if (!FoundSrcOperand)
4717     return nullptr;
4718
4719   // Check whether we can fold the def into SrcOperandId.
4720   MachineInstr *FoldMI = foldMemoryOperand(MI, SrcOperandId, DefMI);
4721   if (FoldMI) {
4722     FoldAsLoadDefReg = 0;
4723     return FoldMI;
4724   }
4725
4726   return nullptr;
4727 }
4728
4729 /// Expand a single-def pseudo instruction to a two-addr
4730 /// instruction with two undef reads of the register being defined.
4731 /// This is used for mapping:
4732 ///   %xmm4 = V_SET0
4733 /// to:
4734 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4735 ///
4736 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4737                              const MCInstrDesc &Desc) {
4738   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4739   unsigned Reg = MIB->getOperand(0).getReg();
4740   MIB->setDesc(Desc);
4741
4742   // MachineInstr::addOperand() will insert explicit operands before any
4743   // implicit operands.
4744   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4745   // But we don't trust that.
4746   assert(MIB->getOperand(1).getReg() == Reg &&
4747          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4748   return true;
4749 }
4750
4751 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4752 // code sequence is needed for other targets.
4753 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4754                                  const TargetInstrInfo &TII) {
4755   MachineBasicBlock &MBB = *MIB->getParent();
4756   DebugLoc DL = MIB->getDebugLoc();
4757   unsigned Reg = MIB->getOperand(0).getReg();
4758   const GlobalValue *GV =
4759       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4760   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4761   MachineMemOperand *MMO = MBB.getParent()->
4762       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4763   MachineBasicBlock::iterator I = MIB.getInstr();
4764
4765   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4766       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4767       .addMemOperand(MMO);
4768   MIB->setDebugLoc(DL);
4769   MIB->setDesc(TII.get(X86::MOV64rm));
4770   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4771 }
4772
4773 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4774   bool HasAVX = Subtarget.hasAVX();
4775   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4776   switch (MI->getOpcode()) {
4777   case X86::MOV32r0:
4778     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4779   case X86::SETB_C8r:
4780     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4781   case X86::SETB_C16r:
4782     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4783   case X86::SETB_C32r:
4784     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4785   case X86::SETB_C64r:
4786     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4787   case X86::V_SET0:
4788   case X86::FsFLD0SS:
4789   case X86::FsFLD0SD:
4790     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4791   case X86::AVX_SET0:
4792     assert(HasAVX && "AVX not supported");
4793     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4794   case X86::AVX512_512_SET0:
4795     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4796   case X86::V_SETALLONES:
4797     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4798   case X86::AVX2_SETALLONES:
4799     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4800   case X86::TEST8ri_NOREX:
4801     MI->setDesc(get(X86::TEST8ri));
4802     return true;
4803   case X86::KSET0B:
4804   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4805   case X86::KSET1B:
4806   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4807   case TargetOpcode::LOAD_STACK_GUARD:
4808     expandLoadStackGuard(MIB, *this);
4809     return true;
4810   }
4811   return false;
4812 }
4813
4814 static void addOperands(MachineInstrBuilder &MIB, ArrayRef<MachineOperand> MOs) {
4815   unsigned NumAddrOps = MOs.size();
4816   for (unsigned i = 0; i != NumAddrOps; ++i)
4817     MIB.addOperand(MOs[i]);
4818   if (NumAddrOps < 4) // FrameIndex only
4819     addOffset(MIB, 0);
4820 }
4821
4822 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4823                                      ArrayRef<MachineOperand> MOs,
4824                                      MachineBasicBlock::iterator InsertPt,
4825                                      MachineInstr *MI,
4826                                      const TargetInstrInfo &TII) {
4827   // Create the base instruction with the memory operand as the first part.
4828   // Omit the implicit operands, something BuildMI can't do.
4829   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4830                                               MI->getDebugLoc(), true);
4831   MachineInstrBuilder MIB(MF, NewMI);
4832   addOperands(MIB, MOs);
4833
4834   // Loop over the rest of the ri operands, converting them over.
4835   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4836   for (unsigned i = 0; i != NumOps; ++i) {
4837     MachineOperand &MO = MI->getOperand(i+2);
4838     MIB.addOperand(MO);
4839   }
4840   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4841     MachineOperand &MO = MI->getOperand(i);
4842     MIB.addOperand(MO);
4843   }
4844
4845   MachineBasicBlock *MBB = InsertPt->getParent();
4846   MBB->insert(InsertPt, NewMI);
4847
4848   return MIB;
4849 }
4850
4851 static MachineInstr *FuseInst(MachineFunction &MF, unsigned Opcode,
4852                               unsigned OpNo, ArrayRef<MachineOperand> MOs,
4853                               MachineBasicBlock::iterator InsertPt,
4854                               MachineInstr *MI, const TargetInstrInfo &TII) {
4855   // Omit the implicit operands, something BuildMI can't do.
4856   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4857                                               MI->getDebugLoc(), true);
4858   MachineInstrBuilder MIB(MF, NewMI);
4859
4860   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4861     MachineOperand &MO = MI->getOperand(i);
4862     if (i == OpNo) {
4863       assert(MO.isReg() && "Expected to fold into reg operand!");
4864       addOperands(MIB, MOs);
4865     } else {
4866       MIB.addOperand(MO);
4867     }
4868   }
4869
4870   MachineBasicBlock *MBB = InsertPt->getParent();
4871   MBB->insert(InsertPt, NewMI);
4872
4873   return MIB;
4874 }
4875
4876 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4877                                 ArrayRef<MachineOperand> MOs,
4878                                 MachineBasicBlock::iterator InsertPt,
4879                                 MachineInstr *MI) {
4880   MachineInstrBuilder MIB = BuildMI(*InsertPt->getParent(), InsertPt,
4881                                     MI->getDebugLoc(), TII.get(Opcode));
4882   addOperands(MIB, MOs);
4883   return MIB.addImm(0);
4884 }
4885
4886 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
4887     MachineFunction &MF, MachineInstr *MI, unsigned OpNum,
4888     ArrayRef<MachineOperand> MOs, MachineBasicBlock::iterator InsertPt,
4889     unsigned Size, unsigned Align, bool AllowCommute) const {
4890   const DenseMap<unsigned,
4891                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4892   bool isCallRegIndirect = Subtarget.callRegIndirect();
4893   bool isTwoAddrFold = false;
4894
4895   // For CPUs that favor the register form of a call,
4896   // do not fold loads into calls.
4897   if (isCallRegIndirect &&
4898     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r))
4899     return nullptr;
4900
4901   unsigned NumOps = MI->getDesc().getNumOperands();
4902   bool isTwoAddr = NumOps > 1 &&
4903     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4904
4905   // FIXME: AsmPrinter doesn't know how to handle
4906   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4907   if (MI->getOpcode() == X86::ADD32ri &&
4908       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4909     return nullptr;
4910
4911   MachineInstr *NewMI = nullptr;
4912   // Folding a memory location into the two-address part of a two-address
4913   // instruction is different than folding it other places.  It requires
4914   // replacing the *two* registers with the memory location.
4915   if (isTwoAddr && NumOps >= 2 && OpNum < 2 &&
4916       MI->getOperand(0).isReg() &&
4917       MI->getOperand(1).isReg() &&
4918       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4919     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4920     isTwoAddrFold = true;
4921   } else if (OpNum == 0) {
4922     if (MI->getOpcode() == X86::MOV32r0) {
4923       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, InsertPt, MI);
4924       if (NewMI)
4925         return NewMI;
4926     }
4927
4928     OpcodeTablePtr = &RegOp2MemOpTable0;
4929   } else if (OpNum == 1) {
4930     OpcodeTablePtr = &RegOp2MemOpTable1;
4931   } else if (OpNum == 2) {
4932     OpcodeTablePtr = &RegOp2MemOpTable2;
4933   } else if (OpNum == 3) {
4934     OpcodeTablePtr = &RegOp2MemOpTable3;
4935   } else if (OpNum == 4) {
4936     OpcodeTablePtr = &RegOp2MemOpTable4;
4937   }
4938
4939   // If table selected...
4940   if (OpcodeTablePtr) {
4941     // Find the Opcode to fuse
4942     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4943       OpcodeTablePtr->find(MI->getOpcode());
4944     if (I != OpcodeTablePtr->end()) {
4945       unsigned Opcode = I->second.first;
4946       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4947       if (Align < MinAlign)
4948         return nullptr;
4949       bool NarrowToMOV32rm = false;
4950       if (Size) {
4951         unsigned RCSize = getRegClass(MI->getDesc(), OpNum, &RI, MF)->getSize();
4952         if (Size < RCSize) {
4953           // Check if it's safe to fold the load. If the size of the object is
4954           // narrower than the load width, then it's not.
4955           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4956             return nullptr;
4957           // If this is a 64-bit load, but the spill slot is 32, then we can do
4958           // a 32-bit load which is implicitly zero-extended. This likely is
4959           // due to live interval analysis remat'ing a load from stack slot.
4960           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4961             return nullptr;
4962           Opcode = X86::MOV32rm;
4963           NarrowToMOV32rm = true;
4964         }
4965       }
4966
4967       if (isTwoAddrFold)
4968         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, InsertPt, MI, *this);
4969       else
4970         NewMI = FuseInst(MF, Opcode, OpNum, MOs, InsertPt, MI, *this);
4971
4972       if (NarrowToMOV32rm) {
4973         // If this is the special case where we use a MOV32rm to load a 32-bit
4974         // value and zero-extend the top bits. Change the destination register
4975         // to a 32-bit one.
4976         unsigned DstReg = NewMI->getOperand(0).getReg();
4977         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4978           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4979         else
4980           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4981       }
4982       return NewMI;
4983     }
4984   }
4985
4986   // If the instruction and target operand are commutable, commute the
4987   // instruction and try again.
4988   if (AllowCommute) {
4989     unsigned OriginalOpIdx = OpNum, CommuteOpIdx1, CommuteOpIdx2;
4990     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4991       bool HasDef = MI->getDesc().getNumDefs();
4992       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4993       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4994       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4995       bool Tied0 =
4996           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4997       bool Tied1 =
4998           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4999
5000       // If either of the commutable operands are tied to the destination
5001       // then we can not commute + fold.
5002       if ((HasDef && Reg0 == Reg1 && Tied0) ||
5003           (HasDef && Reg0 == Reg2 && Tied1))
5004         return nullptr;
5005
5006       if ((CommuteOpIdx1 == OriginalOpIdx) ||
5007           (CommuteOpIdx2 == OriginalOpIdx)) {
5008         MachineInstr *CommutedMI = commuteInstruction(MI, false);
5009         if (!CommutedMI) {
5010           // Unable to commute.
5011           return nullptr;
5012         }
5013         if (CommutedMI != MI) {
5014           // New instruction. We can't fold from this.
5015           CommutedMI->eraseFromParent();
5016           return nullptr;
5017         }
5018
5019         // Attempt to fold with the commuted version of the instruction.
5020         unsigned CommuteOp =
5021             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
5022         NewMI =
5023             foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, InsertPt, Size, Align,
5024                                   /*AllowCommute=*/false);
5025         if (NewMI)
5026           return NewMI;
5027
5028         // Folding failed again - undo the commute before returning.
5029         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
5030         if (!UncommutedMI) {
5031           // Unable to commute.
5032           return nullptr;
5033         }
5034         if (UncommutedMI != MI) {
5035           // New instruction. It doesn't need to be kept.
5036           UncommutedMI->eraseFromParent();
5037           return nullptr;
5038         }
5039
5040         // Return here to prevent duplicate fuse failure report.
5041         return nullptr;
5042       }
5043     }
5044   }
5045
5046   // No fusion
5047   if (PrintFailedFusing && !MI->isCopy())
5048     dbgs() << "We failed to fuse operand " << OpNum << " in " << *MI;
5049   return nullptr;
5050 }
5051
5052 /// Return true for all instructions that only update
5053 /// the first 32 or 64-bits of the destination register and leave the rest
5054 /// unmodified. This can be used to avoid folding loads if the instructions
5055 /// only update part of the destination register, and the non-updated part is
5056 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
5057 /// instructions breaks the partial register dependency and it can improve
5058 /// performance. e.g.:
5059 ///
5060 ///   movss (%rdi), %xmm0
5061 ///   cvtss2sd %xmm0, %xmm0
5062 ///
5063 /// Instead of
5064 ///   cvtss2sd (%rdi), %xmm0
5065 ///
5066 /// FIXME: This should be turned into a TSFlags.
5067 ///
5068 static bool hasPartialRegUpdate(unsigned Opcode) {
5069   switch (Opcode) {
5070   case X86::CVTSI2SSrr:
5071   case X86::CVTSI2SSrm:
5072   case X86::CVTSI2SS64rr:
5073   case X86::CVTSI2SS64rm:
5074   case X86::CVTSI2SDrr:
5075   case X86::CVTSI2SDrm:
5076   case X86::CVTSI2SD64rr:
5077   case X86::CVTSI2SD64rm:
5078   case X86::CVTSD2SSrr:
5079   case X86::CVTSD2SSrm:
5080   case X86::Int_CVTSD2SSrr:
5081   case X86::Int_CVTSD2SSrm:
5082   case X86::CVTSS2SDrr:
5083   case X86::CVTSS2SDrm:
5084   case X86::Int_CVTSS2SDrr:
5085   case X86::Int_CVTSS2SDrm:
5086   case X86::RCPSSr:
5087   case X86::RCPSSm:
5088   case X86::RCPSSr_Int:
5089   case X86::RCPSSm_Int:
5090   case X86::ROUNDSDr:
5091   case X86::ROUNDSDm:
5092   case X86::ROUNDSDr_Int:
5093   case X86::ROUNDSSr:
5094   case X86::ROUNDSSm:
5095   case X86::ROUNDSSr_Int:
5096   case X86::RSQRTSSr:
5097   case X86::RSQRTSSm:
5098   case X86::RSQRTSSr_Int:
5099   case X86::RSQRTSSm_Int:
5100   case X86::SQRTSSr:
5101   case X86::SQRTSSm:
5102   case X86::SQRTSSr_Int:
5103   case X86::SQRTSSm_Int:
5104   case X86::SQRTSDr:
5105   case X86::SQRTSDm:
5106   case X86::SQRTSDr_Int:
5107   case X86::SQRTSDm_Int:
5108     return true;
5109   }
5110
5111   return false;
5112 }
5113
5114 /// Inform the ExeDepsFix pass how many idle
5115 /// instructions we would like before a partial register update.
5116 unsigned X86InstrInfo::
5117 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
5118                              const TargetRegisterInfo *TRI) const {
5119   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
5120     return 0;
5121
5122   // If MI is marked as reading Reg, the partial register update is wanted.
5123   const MachineOperand &MO = MI->getOperand(0);
5124   unsigned Reg = MO.getReg();
5125   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
5126     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
5127       return 0;
5128   } else {
5129     if (MI->readsRegister(Reg, TRI))
5130       return 0;
5131   }
5132
5133   // If any of the preceding 16 instructions are reading Reg, insert a
5134   // dependency breaking instruction.  The magic number is based on a few
5135   // Nehalem experiments.
5136   return 16;
5137 }
5138
5139 // Return true for any instruction the copies the high bits of the first source
5140 // operand into the unused high bits of the destination operand.
5141 static bool hasUndefRegUpdate(unsigned Opcode) {
5142   switch (Opcode) {
5143   case X86::VCVTSI2SSrr:
5144   case X86::VCVTSI2SSrm:
5145   case X86::Int_VCVTSI2SSrr:
5146   case X86::Int_VCVTSI2SSrm:
5147   case X86::VCVTSI2SS64rr:
5148   case X86::VCVTSI2SS64rm:
5149   case X86::Int_VCVTSI2SS64rr:
5150   case X86::Int_VCVTSI2SS64rm:
5151   case X86::VCVTSI2SDrr:
5152   case X86::VCVTSI2SDrm:
5153   case X86::Int_VCVTSI2SDrr:
5154   case X86::Int_VCVTSI2SDrm:
5155   case X86::VCVTSI2SD64rr:
5156   case X86::VCVTSI2SD64rm:
5157   case X86::Int_VCVTSI2SD64rr:
5158   case X86::Int_VCVTSI2SD64rm:
5159   case X86::VCVTSD2SSrr:
5160   case X86::VCVTSD2SSrm:
5161   case X86::Int_VCVTSD2SSrr:
5162   case X86::Int_VCVTSD2SSrm:
5163   case X86::VCVTSS2SDrr:
5164   case X86::VCVTSS2SDrm:
5165   case X86::Int_VCVTSS2SDrr:
5166   case X86::Int_VCVTSS2SDrm:
5167   case X86::VRCPSSr:
5168   case X86::VRCPSSm:
5169   case X86::VRCPSSm_Int:
5170   case X86::VROUNDSDr:
5171   case X86::VROUNDSDm:
5172   case X86::VROUNDSDr_Int:
5173   case X86::VROUNDSSr:
5174   case X86::VROUNDSSm:
5175   case X86::VROUNDSSr_Int:
5176   case X86::VRSQRTSSr:
5177   case X86::VRSQRTSSm:
5178   case X86::VRSQRTSSm_Int:
5179   case X86::VSQRTSSr:
5180   case X86::VSQRTSSm:
5181   case X86::VSQRTSSm_Int:
5182   case X86::VSQRTSDr:
5183   case X86::VSQRTSDm:
5184   case X86::VSQRTSDm_Int:
5185     // AVX-512
5186   case X86::VCVTSD2SSZrr:
5187   case X86::VCVTSD2SSZrm:
5188   case X86::VCVTSS2SDZrr:
5189   case X86::VCVTSS2SDZrm:
5190     return true;
5191   }
5192
5193   return false;
5194 }
5195
5196 /// Inform the ExeDepsFix pass how many idle instructions we would like before
5197 /// certain undef register reads.
5198 ///
5199 /// This catches the VCVTSI2SD family of instructions:
5200 ///
5201 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
5202 ///
5203 /// We should to be careful *not* to catch VXOR idioms which are presumably
5204 /// handled specially in the pipeline:
5205 ///
5206 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
5207 ///
5208 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
5209 /// high bits that are passed-through are not live.
5210 unsigned X86InstrInfo::
5211 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
5212                      const TargetRegisterInfo *TRI) const {
5213   if (!hasUndefRegUpdate(MI->getOpcode()))
5214     return 0;
5215
5216   // Set the OpNum parameter to the first source operand.
5217   OpNum = 1;
5218
5219   const MachineOperand &MO = MI->getOperand(OpNum);
5220   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
5221     // Use the same magic number as getPartialRegUpdateClearance.
5222     return 16;
5223   }
5224   return 0;
5225 }
5226
5227 void X86InstrInfo::
5228 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
5229                           const TargetRegisterInfo *TRI) const {
5230   unsigned Reg = MI->getOperand(OpNum).getReg();
5231   // If MI kills this register, the false dependence is already broken.
5232   if (MI->killsRegister(Reg, TRI))
5233     return;
5234   if (X86::VR128RegClass.contains(Reg)) {
5235     // These instructions are all floating point domain, so xorps is the best
5236     // choice.
5237     bool HasAVX = Subtarget.hasAVX();
5238     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
5239     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
5240       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
5241   } else if (X86::VR256RegClass.contains(Reg)) {
5242     // Use vxorps to clear the full ymm register.
5243     // It wants to read and write the xmm sub-register.
5244     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
5245     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
5246       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
5247       .addReg(Reg, RegState::ImplicitDefine);
5248   } else
5249     return;
5250   MI->addRegisterKilled(Reg, TRI, true);
5251 }
5252
5253 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5254     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5255     MachineBasicBlock::iterator InsertPt, int FrameIndex) const {
5256   // Check switch flag
5257   if (NoFusing) return nullptr;
5258
5259   // Unless optimizing for size, don't fold to avoid partial
5260   // register update stalls
5261   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5262       hasPartialRegUpdate(MI->getOpcode()))
5263     return nullptr;
5264
5265   const MachineFrameInfo *MFI = MF.getFrameInfo();
5266   unsigned Size = MFI->getObjectSize(FrameIndex);
5267   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
5268   // If the function stack isn't realigned we don't want to fold instructions
5269   // that need increased alignment.
5270   if (!RI.needsStackRealignment(MF))
5271     Alignment =
5272         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
5273   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5274     unsigned NewOpc = 0;
5275     unsigned RCSize = 0;
5276     switch (MI->getOpcode()) {
5277     default: return nullptr;
5278     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
5279     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
5280     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
5281     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
5282     }
5283     // Check if it's safe to fold the load. If the size of the object is
5284     // narrower than the load width, then it's not.
5285     if (Size < RCSize)
5286       return nullptr;
5287     // Change to CMPXXri r, 0 first.
5288     MI->setDesc(get(NewOpc));
5289     MI->getOperand(1).ChangeToImmediate(0);
5290   } else if (Ops.size() != 1)
5291     return nullptr;
5292
5293   return foldMemoryOperandImpl(MF, MI, Ops[0],
5294                                MachineOperand::CreateFI(FrameIndex), InsertPt,
5295                                Size, Alignment, /*AllowCommute=*/true);
5296 }
5297
5298 /// Check if \p LoadMI is a partial register load that we can't fold into \p MI
5299 /// because the latter uses contents that wouldn't be defined in the folded
5300 /// version.  For instance, this transformation isn't legal:
5301 ///   movss (%rdi), %xmm0
5302 ///   addps %xmm0, %xmm0
5303 /// ->
5304 ///   addps (%rdi), %xmm0
5305 ///
5306 /// But this one is:
5307 ///   movss (%rdi), %xmm0
5308 ///   addss %xmm0, %xmm0
5309 /// ->
5310 ///   addss (%rdi), %xmm0
5311 ///
5312 static bool isNonFoldablePartialRegisterLoad(const MachineInstr &LoadMI,
5313                                              const MachineInstr &UserMI,
5314                                              const MachineFunction &MF) {
5315   unsigned Opc = LoadMI.getOpcode();
5316   unsigned UserOpc = UserMI.getOpcode();
5317   unsigned RegSize =
5318       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
5319
5320   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4) {
5321     // These instructions only load 32 bits, we can't fold them if the
5322     // destination register is wider than 32 bits (4 bytes), and its user
5323     // instruction isn't scalar (SS).
5324     switch (UserOpc) {
5325     case X86::ADDSSrr_Int: case X86::VADDSSrr_Int:
5326     case X86::DIVSSrr_Int: case X86::VDIVSSrr_Int:
5327     case X86::MULSSrr_Int: case X86::VMULSSrr_Int:
5328     case X86::SUBSSrr_Int: case X86::VSUBSSrr_Int:
5329       return false;
5330     default:
5331       return true;
5332     }
5333   }
5334
5335   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8) {
5336     // These instructions only load 64 bits, we can't fold them if the
5337     // destination register is wider than 64 bits (8 bytes), and its user
5338     // instruction isn't scalar (SD).
5339     switch (UserOpc) {
5340     case X86::ADDSDrr_Int: case X86::VADDSDrr_Int:
5341     case X86::DIVSDrr_Int: case X86::VDIVSDrr_Int:
5342     case X86::MULSDrr_Int: case X86::VMULSDrr_Int:
5343     case X86::SUBSDrr_Int: case X86::VSUBSDrr_Int:
5344       return false;
5345     default:
5346       return true;
5347     }
5348   }
5349
5350   return false;
5351 }
5352
5353 MachineInstr *X86InstrInfo::foldMemoryOperandImpl(
5354     MachineFunction &MF, MachineInstr *MI, ArrayRef<unsigned> Ops,
5355     MachineBasicBlock::iterator InsertPt, MachineInstr *LoadMI) const {
5356   // If loading from a FrameIndex, fold directly from the FrameIndex.
5357   unsigned NumOps = LoadMI->getDesc().getNumOperands();
5358   int FrameIndex;
5359   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
5360     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5361       return nullptr;
5362     return foldMemoryOperandImpl(MF, MI, Ops, InsertPt, FrameIndex);
5363   }
5364
5365   // Check switch flag
5366   if (NoFusing) return nullptr;
5367
5368   // Unless optimizing for size, don't fold to avoid partial
5369   // register update stalls
5370   if (!MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize) &&
5371       hasPartialRegUpdate(MI->getOpcode()))
5372     return nullptr;
5373
5374   // Determine the alignment of the load.
5375   unsigned Alignment = 0;
5376   if (LoadMI->hasOneMemOperand())
5377     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
5378   else
5379     switch (LoadMI->getOpcode()) {
5380     case X86::AVX2_SETALLONES:
5381     case X86::AVX_SET0:
5382       Alignment = 32;
5383       break;
5384     case X86::V_SET0:
5385     case X86::V_SETALLONES:
5386       Alignment = 16;
5387       break;
5388     case X86::FsFLD0SD:
5389       Alignment = 8;
5390       break;
5391     case X86::FsFLD0SS:
5392       Alignment = 4;
5393       break;
5394     default:
5395       return nullptr;
5396     }
5397   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5398     unsigned NewOpc = 0;
5399     switch (MI->getOpcode()) {
5400     default: return nullptr;
5401     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
5402     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
5403     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
5404     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
5405     }
5406     // Change to CMPXXri r, 0 first.
5407     MI->setDesc(get(NewOpc));
5408     MI->getOperand(1).ChangeToImmediate(0);
5409   } else if (Ops.size() != 1)
5410     return nullptr;
5411
5412   // Make sure the subregisters match.
5413   // Otherwise we risk changing the size of the load.
5414   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
5415     return nullptr;
5416
5417   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
5418   switch (LoadMI->getOpcode()) {
5419   case X86::V_SET0:
5420   case X86::V_SETALLONES:
5421   case X86::AVX2_SETALLONES:
5422   case X86::AVX_SET0:
5423   case X86::FsFLD0SD:
5424   case X86::FsFLD0SS: {
5425     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
5426     // Create a constant-pool entry and operands to load from it.
5427
5428     // Medium and large mode can't fold loads this way.
5429     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5430         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5431       return nullptr;
5432
5433     // x86-32 PIC requires a PIC base register for constant pools.
5434     unsigned PICBase = 0;
5435     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5436       if (Subtarget.is64Bit())
5437         PICBase = X86::RIP;
5438       else
5439         // FIXME: PICBase = getGlobalBaseReg(&MF);
5440         // This doesn't work for several reasons.
5441         // 1. GlobalBaseReg may have been spilled.
5442         // 2. It may not be live at MI.
5443         return nullptr;
5444     }
5445
5446     // Create a constant-pool entry.
5447     MachineConstantPool &MCP = *MF.getConstantPool();
5448     Type *Ty;
5449     unsigned Opc = LoadMI->getOpcode();
5450     if (Opc == X86::FsFLD0SS)
5451       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5452     else if (Opc == X86::FsFLD0SD)
5453       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5454     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5455       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5456     else
5457       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5458
5459     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5460     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5461                                     Constant::getNullValue(Ty);
5462     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5463
5464     // Create operands to load from the constant pool entry.
5465     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5466     MOs.push_back(MachineOperand::CreateImm(1));
5467     MOs.push_back(MachineOperand::CreateReg(0, false));
5468     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5469     MOs.push_back(MachineOperand::CreateReg(0, false));
5470     break;
5471   }
5472   default: {
5473     if (isNonFoldablePartialRegisterLoad(*LoadMI, *MI, MF))
5474       return nullptr;
5475
5476     // Folding a normal load. Just copy the load's address operands.
5477     MOs.append(LoadMI->operands_begin() + NumOps - X86::AddrNumOperands,
5478                LoadMI->operands_begin() + NumOps);
5479     break;
5480   }
5481   }
5482   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, InsertPt,
5483                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5484 }
5485
5486 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
5487                                         ArrayRef<unsigned> Ops) const {
5488   // Check switch flag
5489   if (NoFusing) return 0;
5490
5491   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5492     switch (MI->getOpcode()) {
5493     default: return false;
5494     case X86::TEST8rr:
5495     case X86::TEST16rr:
5496     case X86::TEST32rr:
5497     case X86::TEST64rr:
5498       return true;
5499     case X86::ADD32ri:
5500       // FIXME: AsmPrinter doesn't know how to handle
5501       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
5502       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
5503         return false;
5504       break;
5505     }
5506   }
5507
5508   if (Ops.size() != 1)
5509     return false;
5510
5511   unsigned OpNum = Ops[0];
5512   unsigned Opc = MI->getOpcode();
5513   unsigned NumOps = MI->getDesc().getNumOperands();
5514   bool isTwoAddr = NumOps > 1 &&
5515     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5516
5517   // Folding a memory location into the two-address part of a two-address
5518   // instruction is different than folding it other places.  It requires
5519   // replacing the *two* registers with the memory location.
5520   const DenseMap<unsigned,
5521                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5522   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5523     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5524   } else if (OpNum == 0) {
5525     if (Opc == X86::MOV32r0)
5526       return true;
5527
5528     OpcodeTablePtr = &RegOp2MemOpTable0;
5529   } else if (OpNum == 1) {
5530     OpcodeTablePtr = &RegOp2MemOpTable1;
5531   } else if (OpNum == 2) {
5532     OpcodeTablePtr = &RegOp2MemOpTable2;
5533   } else if (OpNum == 3) {
5534     OpcodeTablePtr = &RegOp2MemOpTable3;
5535   }
5536
5537   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5538     return true;
5539   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5540 }
5541
5542 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5543                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5544                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5545   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5546     MemOp2RegOpTable.find(MI->getOpcode());
5547   if (I == MemOp2RegOpTable.end())
5548     return false;
5549   unsigned Opc = I->second.first;
5550   unsigned Index = I->second.second & TB_INDEX_MASK;
5551   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5552   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5553   if (UnfoldLoad && !FoldedLoad)
5554     return false;
5555   UnfoldLoad &= FoldedLoad;
5556   if (UnfoldStore && !FoldedStore)
5557     return false;
5558   UnfoldStore &= FoldedStore;
5559
5560   const MCInstrDesc &MCID = get(Opc);
5561   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5562   if (!MI->hasOneMemOperand() &&
5563       RC == &X86::VR128RegClass &&
5564       !Subtarget.isUnalignedMemAccessFast())
5565     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5566     // conservatively assume the address is unaligned. That's bad for
5567     // performance.
5568     return false;
5569   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5570   SmallVector<MachineOperand,2> BeforeOps;
5571   SmallVector<MachineOperand,2> AfterOps;
5572   SmallVector<MachineOperand,4> ImpOps;
5573   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5574     MachineOperand &Op = MI->getOperand(i);
5575     if (i >= Index && i < Index + X86::AddrNumOperands)
5576       AddrOps.push_back(Op);
5577     else if (Op.isReg() && Op.isImplicit())
5578       ImpOps.push_back(Op);
5579     else if (i < Index)
5580       BeforeOps.push_back(Op);
5581     else if (i > Index)
5582       AfterOps.push_back(Op);
5583   }
5584
5585   // Emit the load instruction.
5586   if (UnfoldLoad) {
5587     std::pair<MachineInstr::mmo_iterator,
5588               MachineInstr::mmo_iterator> MMOs =
5589       MF.extractLoadMemRefs(MI->memoperands_begin(),
5590                             MI->memoperands_end());
5591     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5592     if (UnfoldStore) {
5593       // Address operands cannot be marked isKill.
5594       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5595         MachineOperand &MO = NewMIs[0]->getOperand(i);
5596         if (MO.isReg())
5597           MO.setIsKill(false);
5598       }
5599     }
5600   }
5601
5602   // Emit the data processing instruction.
5603   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5604   MachineInstrBuilder MIB(MF, DataMI);
5605
5606   if (FoldedStore)
5607     MIB.addReg(Reg, RegState::Define);
5608   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5609     MIB.addOperand(BeforeOps[i]);
5610   if (FoldedLoad)
5611     MIB.addReg(Reg);
5612   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5613     MIB.addOperand(AfterOps[i]);
5614   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5615     MachineOperand &MO = ImpOps[i];
5616     MIB.addReg(MO.getReg(),
5617                getDefRegState(MO.isDef()) |
5618                RegState::Implicit |
5619                getKillRegState(MO.isKill()) |
5620                getDeadRegState(MO.isDead()) |
5621                getUndefRegState(MO.isUndef()));
5622   }
5623   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5624   switch (DataMI->getOpcode()) {
5625   default: break;
5626   case X86::CMP64ri32:
5627   case X86::CMP64ri8:
5628   case X86::CMP32ri:
5629   case X86::CMP32ri8:
5630   case X86::CMP16ri:
5631   case X86::CMP16ri8:
5632   case X86::CMP8ri: {
5633     MachineOperand &MO0 = DataMI->getOperand(0);
5634     MachineOperand &MO1 = DataMI->getOperand(1);
5635     if (MO1.getImm() == 0) {
5636       unsigned NewOpc;
5637       switch (DataMI->getOpcode()) {
5638       default: llvm_unreachable("Unreachable!");
5639       case X86::CMP64ri8:
5640       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5641       case X86::CMP32ri8:
5642       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5643       case X86::CMP16ri8:
5644       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5645       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5646       }
5647       DataMI->setDesc(get(NewOpc));
5648       MO1.ChangeToRegister(MO0.getReg(), false);
5649     }
5650   }
5651   }
5652   NewMIs.push_back(DataMI);
5653
5654   // Emit the store instruction.
5655   if (UnfoldStore) {
5656     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5657     std::pair<MachineInstr::mmo_iterator,
5658               MachineInstr::mmo_iterator> MMOs =
5659       MF.extractStoreMemRefs(MI->memoperands_begin(),
5660                              MI->memoperands_end());
5661     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5662   }
5663
5664   return true;
5665 }
5666
5667 bool
5668 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5669                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5670   if (!N->isMachineOpcode())
5671     return false;
5672
5673   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5674     MemOp2RegOpTable.find(N->getMachineOpcode());
5675   if (I == MemOp2RegOpTable.end())
5676     return false;
5677   unsigned Opc = I->second.first;
5678   unsigned Index = I->second.second & TB_INDEX_MASK;
5679   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5680   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5681   const MCInstrDesc &MCID = get(Opc);
5682   MachineFunction &MF = DAG.getMachineFunction();
5683   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5684   unsigned NumDefs = MCID.NumDefs;
5685   std::vector<SDValue> AddrOps;
5686   std::vector<SDValue> BeforeOps;
5687   std::vector<SDValue> AfterOps;
5688   SDLoc dl(N);
5689   unsigned NumOps = N->getNumOperands();
5690   for (unsigned i = 0; i != NumOps-1; ++i) {
5691     SDValue Op = N->getOperand(i);
5692     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5693       AddrOps.push_back(Op);
5694     else if (i < Index-NumDefs)
5695       BeforeOps.push_back(Op);
5696     else if (i > Index-NumDefs)
5697       AfterOps.push_back(Op);
5698   }
5699   SDValue Chain = N->getOperand(NumOps-1);
5700   AddrOps.push_back(Chain);
5701
5702   // Emit the load instruction.
5703   SDNode *Load = nullptr;
5704   if (FoldedLoad) {
5705     EVT VT = *RC->vt_begin();
5706     std::pair<MachineInstr::mmo_iterator,
5707               MachineInstr::mmo_iterator> MMOs =
5708       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5709                             cast<MachineSDNode>(N)->memoperands_end());
5710     if (!(*MMOs.first) &&
5711         RC == &X86::VR128RegClass &&
5712         !Subtarget.isUnalignedMemAccessFast())
5713       // Do not introduce a slow unaligned load.
5714       return false;
5715     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5716     bool isAligned = (*MMOs.first) &&
5717                      (*MMOs.first)->getAlignment() >= Alignment;
5718     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5719                               VT, MVT::Other, AddrOps);
5720     NewNodes.push_back(Load);
5721
5722     // Preserve memory reference information.
5723     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5724   }
5725
5726   // Emit the data processing instruction.
5727   std::vector<EVT> VTs;
5728   const TargetRegisterClass *DstRC = nullptr;
5729   if (MCID.getNumDefs() > 0) {
5730     DstRC = getRegClass(MCID, 0, &RI, MF);
5731     VTs.push_back(*DstRC->vt_begin());
5732   }
5733   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5734     EVT VT = N->getValueType(i);
5735     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5736       VTs.push_back(VT);
5737   }
5738   if (Load)
5739     BeforeOps.push_back(SDValue(Load, 0));
5740   BeforeOps.insert(BeforeOps.end(), AfterOps.begin(), AfterOps.end());
5741   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5742   NewNodes.push_back(NewNode);
5743
5744   // Emit the store instruction.
5745   if (FoldedStore) {
5746     AddrOps.pop_back();
5747     AddrOps.push_back(SDValue(NewNode, 0));
5748     AddrOps.push_back(Chain);
5749     std::pair<MachineInstr::mmo_iterator,
5750               MachineInstr::mmo_iterator> MMOs =
5751       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5752                              cast<MachineSDNode>(N)->memoperands_end());
5753     if (!(*MMOs.first) &&
5754         RC == &X86::VR128RegClass &&
5755         !Subtarget.isUnalignedMemAccessFast())
5756       // Do not introduce a slow unaligned store.
5757       return false;
5758     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5759     bool isAligned = (*MMOs.first) &&
5760                      (*MMOs.first)->getAlignment() >= Alignment;
5761     SDNode *Store =
5762         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5763                            dl, MVT::Other, AddrOps);
5764     NewNodes.push_back(Store);
5765
5766     // Preserve memory reference information.
5767     cast<MachineSDNode>(Store)->setMemRefs(MMOs.first, MMOs.second);
5768   }
5769
5770   return true;
5771 }
5772
5773 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5774                                       bool UnfoldLoad, bool UnfoldStore,
5775                                       unsigned *LoadRegIndex) const {
5776   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5777     MemOp2RegOpTable.find(Opc);
5778   if (I == MemOp2RegOpTable.end())
5779     return 0;
5780   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5781   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5782   if (UnfoldLoad && !FoldedLoad)
5783     return 0;
5784   if (UnfoldStore && !FoldedStore)
5785     return 0;
5786   if (LoadRegIndex)
5787     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5788   return I->second.first;
5789 }
5790
5791 bool
5792 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5793                                      int64_t &Offset1, int64_t &Offset2) const {
5794   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5795     return false;
5796   unsigned Opc1 = Load1->getMachineOpcode();
5797   unsigned Opc2 = Load2->getMachineOpcode();
5798   switch (Opc1) {
5799   default: return false;
5800   case X86::MOV8rm:
5801   case X86::MOV16rm:
5802   case X86::MOV32rm:
5803   case X86::MOV64rm:
5804   case X86::LD_Fp32m:
5805   case X86::LD_Fp64m:
5806   case X86::LD_Fp80m:
5807   case X86::MOVSSrm:
5808   case X86::MOVSDrm:
5809   case X86::MMX_MOVD64rm:
5810   case X86::MMX_MOVQ64rm:
5811   case X86::FsMOVAPSrm:
5812   case X86::FsMOVAPDrm:
5813   case X86::MOVAPSrm:
5814   case X86::MOVUPSrm:
5815   case X86::MOVAPDrm:
5816   case X86::MOVDQArm:
5817   case X86::MOVDQUrm:
5818   // AVX load instructions
5819   case X86::VMOVSSrm:
5820   case X86::VMOVSDrm:
5821   case X86::FsVMOVAPSrm:
5822   case X86::FsVMOVAPDrm:
5823   case X86::VMOVAPSrm:
5824   case X86::VMOVUPSrm:
5825   case X86::VMOVAPDrm:
5826   case X86::VMOVDQArm:
5827   case X86::VMOVDQUrm:
5828   case X86::VMOVAPSYrm:
5829   case X86::VMOVUPSYrm:
5830   case X86::VMOVAPDYrm:
5831   case X86::VMOVDQAYrm:
5832   case X86::VMOVDQUYrm:
5833     break;
5834   }
5835   switch (Opc2) {
5836   default: return false;
5837   case X86::MOV8rm:
5838   case X86::MOV16rm:
5839   case X86::MOV32rm:
5840   case X86::MOV64rm:
5841   case X86::LD_Fp32m:
5842   case X86::LD_Fp64m:
5843   case X86::LD_Fp80m:
5844   case X86::MOVSSrm:
5845   case X86::MOVSDrm:
5846   case X86::MMX_MOVD64rm:
5847   case X86::MMX_MOVQ64rm:
5848   case X86::FsMOVAPSrm:
5849   case X86::FsMOVAPDrm:
5850   case X86::MOVAPSrm:
5851   case X86::MOVUPSrm:
5852   case X86::MOVAPDrm:
5853   case X86::MOVDQArm:
5854   case X86::MOVDQUrm:
5855   // AVX load instructions
5856   case X86::VMOVSSrm:
5857   case X86::VMOVSDrm:
5858   case X86::FsVMOVAPSrm:
5859   case X86::FsVMOVAPDrm:
5860   case X86::VMOVAPSrm:
5861   case X86::VMOVUPSrm:
5862   case X86::VMOVAPDrm:
5863   case X86::VMOVDQArm:
5864   case X86::VMOVDQUrm:
5865   case X86::VMOVAPSYrm:
5866   case X86::VMOVUPSYrm:
5867   case X86::VMOVAPDYrm:
5868   case X86::VMOVDQAYrm:
5869   case X86::VMOVDQUYrm:
5870     break;
5871   }
5872
5873   // Check if chain operands and base addresses match.
5874   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5875       Load1->getOperand(5) != Load2->getOperand(5))
5876     return false;
5877   // Segment operands should match as well.
5878   if (Load1->getOperand(4) != Load2->getOperand(4))
5879     return false;
5880   // Scale should be 1, Index should be Reg0.
5881   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5882       Load1->getOperand(2) == Load2->getOperand(2)) {
5883     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5884       return false;
5885
5886     // Now let's examine the displacements.
5887     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5888         isa<ConstantSDNode>(Load2->getOperand(3))) {
5889       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5890       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5891       return true;
5892     }
5893   }
5894   return false;
5895 }
5896
5897 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5898                                            int64_t Offset1, int64_t Offset2,
5899                                            unsigned NumLoads) const {
5900   assert(Offset2 > Offset1);
5901   if ((Offset2 - Offset1) / 8 > 64)
5902     return false;
5903
5904   unsigned Opc1 = Load1->getMachineOpcode();
5905   unsigned Opc2 = Load2->getMachineOpcode();
5906   if (Opc1 != Opc2)
5907     return false;  // FIXME: overly conservative?
5908
5909   switch (Opc1) {
5910   default: break;
5911   case X86::LD_Fp32m:
5912   case X86::LD_Fp64m:
5913   case X86::LD_Fp80m:
5914   case X86::MMX_MOVD64rm:
5915   case X86::MMX_MOVQ64rm:
5916     return false;
5917   }
5918
5919   EVT VT = Load1->getValueType(0);
5920   switch (VT.getSimpleVT().SimpleTy) {
5921   default:
5922     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5923     // have 16 of them to play with.
5924     if (Subtarget.is64Bit()) {
5925       if (NumLoads >= 3)
5926         return false;
5927     } else if (NumLoads) {
5928       return false;
5929     }
5930     break;
5931   case MVT::i8:
5932   case MVT::i16:
5933   case MVT::i32:
5934   case MVT::i64:
5935   case MVT::f32:
5936   case MVT::f64:
5937     if (NumLoads)
5938       return false;
5939     break;
5940   }
5941
5942   return true;
5943 }
5944
5945 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5946                                           MachineInstr *Second) const {
5947   // Check if this processor supports macro-fusion. Since this is a minor
5948   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5949   // proxy for SandyBridge+.
5950   if (!Subtarget.hasAVX())
5951     return false;
5952
5953   enum {
5954     FuseTest,
5955     FuseCmp,
5956     FuseInc
5957   } FuseKind;
5958
5959   switch(Second->getOpcode()) {
5960   default:
5961     return false;
5962   case X86::JE_1:
5963   case X86::JNE_1:
5964   case X86::JL_1:
5965   case X86::JLE_1:
5966   case X86::JG_1:
5967   case X86::JGE_1:
5968     FuseKind = FuseInc;
5969     break;
5970   case X86::JB_1:
5971   case X86::JBE_1:
5972   case X86::JA_1:
5973   case X86::JAE_1:
5974     FuseKind = FuseCmp;
5975     break;
5976   case X86::JS_1:
5977   case X86::JNS_1:
5978   case X86::JP_1:
5979   case X86::JNP_1:
5980   case X86::JO_1:
5981   case X86::JNO_1:
5982     FuseKind = FuseTest;
5983     break;
5984   }
5985   switch (First->getOpcode()) {
5986   default:
5987     return false;
5988   case X86::TEST8rr:
5989   case X86::TEST16rr:
5990   case X86::TEST32rr:
5991   case X86::TEST64rr:
5992   case X86::TEST8ri:
5993   case X86::TEST16ri:
5994   case X86::TEST32ri:
5995   case X86::TEST32i32:
5996   case X86::TEST64i32:
5997   case X86::TEST64ri32:
5998   case X86::TEST8rm:
5999   case X86::TEST16rm:
6000   case X86::TEST32rm:
6001   case X86::TEST64rm:
6002   case X86::TEST8ri_NOREX:
6003   case X86::AND16i16:
6004   case X86::AND16ri:
6005   case X86::AND16ri8:
6006   case X86::AND16rm:
6007   case X86::AND16rr:
6008   case X86::AND32i32:
6009   case X86::AND32ri:
6010   case X86::AND32ri8:
6011   case X86::AND32rm:
6012   case X86::AND32rr:
6013   case X86::AND64i32:
6014   case X86::AND64ri32:
6015   case X86::AND64ri8:
6016   case X86::AND64rm:
6017   case X86::AND64rr:
6018   case X86::AND8i8:
6019   case X86::AND8ri:
6020   case X86::AND8rm:
6021   case X86::AND8rr:
6022     return true;
6023   case X86::CMP16i16:
6024   case X86::CMP16ri:
6025   case X86::CMP16ri8:
6026   case X86::CMP16rm:
6027   case X86::CMP16rr:
6028   case X86::CMP32i32:
6029   case X86::CMP32ri:
6030   case X86::CMP32ri8:
6031   case X86::CMP32rm:
6032   case X86::CMP32rr:
6033   case X86::CMP64i32:
6034   case X86::CMP64ri32:
6035   case X86::CMP64ri8:
6036   case X86::CMP64rm:
6037   case X86::CMP64rr:
6038   case X86::CMP8i8:
6039   case X86::CMP8ri:
6040   case X86::CMP8rm:
6041   case X86::CMP8rr:
6042   case X86::ADD16i16:
6043   case X86::ADD16ri:
6044   case X86::ADD16ri8:
6045   case X86::ADD16ri8_DB:
6046   case X86::ADD16ri_DB:
6047   case X86::ADD16rm:
6048   case X86::ADD16rr:
6049   case X86::ADD16rr_DB:
6050   case X86::ADD32i32:
6051   case X86::ADD32ri:
6052   case X86::ADD32ri8:
6053   case X86::ADD32ri8_DB:
6054   case X86::ADD32ri_DB:
6055   case X86::ADD32rm:
6056   case X86::ADD32rr:
6057   case X86::ADD32rr_DB:
6058   case X86::ADD64i32:
6059   case X86::ADD64ri32:
6060   case X86::ADD64ri32_DB:
6061   case X86::ADD64ri8:
6062   case X86::ADD64ri8_DB:
6063   case X86::ADD64rm:
6064   case X86::ADD64rr:
6065   case X86::ADD64rr_DB:
6066   case X86::ADD8i8:
6067   case X86::ADD8mi:
6068   case X86::ADD8mr:
6069   case X86::ADD8ri:
6070   case X86::ADD8rm:
6071   case X86::ADD8rr:
6072   case X86::SUB16i16:
6073   case X86::SUB16ri:
6074   case X86::SUB16ri8:
6075   case X86::SUB16rm:
6076   case X86::SUB16rr:
6077   case X86::SUB32i32:
6078   case X86::SUB32ri:
6079   case X86::SUB32ri8:
6080   case X86::SUB32rm:
6081   case X86::SUB32rr:
6082   case X86::SUB64i32:
6083   case X86::SUB64ri32:
6084   case X86::SUB64ri8:
6085   case X86::SUB64rm:
6086   case X86::SUB64rr:
6087   case X86::SUB8i8:
6088   case X86::SUB8ri:
6089   case X86::SUB8rm:
6090   case X86::SUB8rr:
6091     return FuseKind == FuseCmp || FuseKind == FuseInc;
6092   case X86::INC16r:
6093   case X86::INC32r:
6094   case X86::INC64r:
6095   case X86::INC8r:
6096   case X86::DEC16r:
6097   case X86::DEC32r:
6098   case X86::DEC64r:
6099   case X86::DEC8r:
6100     return FuseKind == FuseInc;
6101   }
6102 }
6103
6104 bool X86InstrInfo::
6105 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
6106   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
6107   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
6108   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
6109     return true;
6110   Cond[0].setImm(GetOppositeBranchCondition(CC));
6111   return false;
6112 }
6113
6114 bool X86InstrInfo::
6115 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
6116   // FIXME: Return false for x87 stack register classes for now. We can't
6117   // allow any loads of these registers before FpGet_ST0_80.
6118   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
6119            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
6120 }
6121
6122 /// Return a virtual register initialized with the
6123 /// the global base register value. Output instructions required to
6124 /// initialize the register in the function entry block, if necessary.
6125 ///
6126 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
6127 ///
6128 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
6129   assert(!Subtarget.is64Bit() &&
6130          "X86-64 PIC uses RIP relative addressing");
6131
6132   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
6133   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6134   if (GlobalBaseReg != 0)
6135     return GlobalBaseReg;
6136
6137   // Create the register. The code to initialize it is inserted
6138   // later, by the CGBR pass (below).
6139   MachineRegisterInfo &RegInfo = MF->getRegInfo();
6140   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
6141   X86FI->setGlobalBaseReg(GlobalBaseReg);
6142   return GlobalBaseReg;
6143 }
6144
6145 // These are the replaceable SSE instructions. Some of these have Int variants
6146 // that we don't include here. We don't want to replace instructions selected
6147 // by intrinsics.
6148 static const uint16_t ReplaceableInstrs[][3] = {
6149   //PackedSingle     PackedDouble    PackedInt
6150   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
6151   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
6152   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
6153   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
6154   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
6155   { X86::MOVLPSmr,   X86::MOVLPDmr,  X86::MOVPQI2QImr  },
6156   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
6157   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
6158   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
6159   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
6160   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
6161   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
6162   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
6163   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
6164   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
6165   // AVX 128-bit support
6166   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
6167   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
6168   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
6169   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
6170   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
6171   { X86::VMOVLPSmr,  X86::VMOVLPDmr,  X86::VMOVPQI2QImr  },
6172   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
6173   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
6174   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
6175   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
6176   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
6177   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
6178   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
6179   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
6180   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
6181   // AVX 256-bit support
6182   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
6183   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
6184   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
6185   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
6186   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
6187   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
6188 };
6189
6190 static const uint16_t ReplaceableInstrsAVX2[][3] = {
6191   //PackedSingle       PackedDouble       PackedInt
6192   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
6193   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
6194   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
6195   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
6196   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
6197   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
6198   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
6199   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
6200   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
6201   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
6202   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
6203   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
6204   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
6205   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
6206   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
6207   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
6208   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
6209   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
6210   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
6211   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
6212 };
6213
6214 // FIXME: Some shuffle and unpack instructions have equivalents in different
6215 // domains, but they require a bit more work than just switching opcodes.
6216
6217 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
6218   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
6219     if (ReplaceableInstrs[i][domain-1] == opcode)
6220       return ReplaceableInstrs[i];
6221   return nullptr;
6222 }
6223
6224 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
6225   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
6226     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
6227       return ReplaceableInstrsAVX2[i];
6228   return nullptr;
6229 }
6230
6231 std::pair<uint16_t, uint16_t>
6232 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
6233   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6234   bool hasAVX2 = Subtarget.hasAVX2();
6235   uint16_t validDomains = 0;
6236   if (domain && lookup(MI->getOpcode(), domain))
6237     validDomains = 0xe;
6238   else if (domain && lookupAVX2(MI->getOpcode(), domain))
6239     validDomains = hasAVX2 ? 0xe : 0x6;
6240   return std::make_pair(domain, validDomains);
6241 }
6242
6243 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
6244   assert(Domain>0 && Domain<4 && "Invalid execution domain");
6245   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
6246   assert(dom && "Not an SSE instruction");
6247   const uint16_t *table = lookup(MI->getOpcode(), dom);
6248   if (!table) { // try the other table
6249     assert((Subtarget.hasAVX2() || Domain < 3) &&
6250            "256-bit vector operations only available in AVX2");
6251     table = lookupAVX2(MI->getOpcode(), dom);
6252   }
6253   assert(table && "Cannot change domain");
6254   MI->setDesc(get(table[Domain-1]));
6255 }
6256
6257 /// Return the noop instruction to use for a noop.
6258 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
6259   NopInst.setOpcode(X86::NOOP);
6260 }
6261
6262 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6263 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6264 // on the encoding lengths of the instructions generated by
6265 // getUnconditionalBranch and getTrap.
6266 void X86InstrInfo::getUnconditionalBranch(
6267     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
6268   Branch.setOpcode(X86::JMP_1);
6269   Branch.addOperand(MCOperand::createExpr(BranchTarget));
6270 }
6271
6272 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
6273 // In particular, getJumpInstrTableEntryBound must always return an upper bound
6274 // on the encoding lengths of the instructions generated by
6275 // getUnconditionalBranch and getTrap.
6276 void X86InstrInfo::getTrap(MCInst &MI) const {
6277   MI.setOpcode(X86::TRAP);
6278 }
6279
6280 // See getTrap and getUnconditionalBranch for conditions on the value returned
6281 // by this function.
6282 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
6283   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
6284   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
6285   return 5;
6286 }
6287
6288 bool X86InstrInfo::isHighLatencyDef(int opc) const {
6289   switch (opc) {
6290   default: return false;
6291   case X86::DIVSDrm:
6292   case X86::DIVSDrm_Int:
6293   case X86::DIVSDrr:
6294   case X86::DIVSDrr_Int:
6295   case X86::DIVSSrm:
6296   case X86::DIVSSrm_Int:
6297   case X86::DIVSSrr:
6298   case X86::DIVSSrr_Int:
6299   case X86::SQRTPDm:
6300   case X86::SQRTPDr:
6301   case X86::SQRTPSm:
6302   case X86::SQRTPSr:
6303   case X86::SQRTSDm:
6304   case X86::SQRTSDm_Int:
6305   case X86::SQRTSDr:
6306   case X86::SQRTSDr_Int:
6307   case X86::SQRTSSm:
6308   case X86::SQRTSSm_Int:
6309   case X86::SQRTSSr:
6310   case X86::SQRTSSr_Int:
6311   // AVX instructions with high latency
6312   case X86::VDIVSDrm:
6313   case X86::VDIVSDrm_Int:
6314   case X86::VDIVSDrr:
6315   case X86::VDIVSDrr_Int:
6316   case X86::VDIVSSrm:
6317   case X86::VDIVSSrm_Int:
6318   case X86::VDIVSSrr:
6319   case X86::VDIVSSrr_Int:
6320   case X86::VSQRTPDm:
6321   case X86::VSQRTPDr:
6322   case X86::VSQRTPSm:
6323   case X86::VSQRTPSr:
6324   case X86::VSQRTSDm:
6325   case X86::VSQRTSDm_Int:
6326   case X86::VSQRTSDr:
6327   case X86::VSQRTSSm:
6328   case X86::VSQRTSSm_Int:
6329   case X86::VSQRTSSr:
6330   case X86::VSQRTPDZm:
6331   case X86::VSQRTPDZr:
6332   case X86::VSQRTPSZm:
6333   case X86::VSQRTPSZr:
6334   case X86::VSQRTSDZm:
6335   case X86::VSQRTSDZm_Int:
6336   case X86::VSQRTSDZr:
6337   case X86::VSQRTSSZm_Int:
6338   case X86::VSQRTSSZr:
6339   case X86::VSQRTSSZm:
6340   case X86::VDIVSDZrm:
6341   case X86::VDIVSDZrr:
6342   case X86::VDIVSSZrm:
6343   case X86::VDIVSSZrr:
6344
6345   case X86::VGATHERQPSZrm:
6346   case X86::VGATHERQPDZrm:
6347   case X86::VGATHERDPDZrm:
6348   case X86::VGATHERDPSZrm:
6349   case X86::VPGATHERQDZrm:
6350   case X86::VPGATHERQQZrm:
6351   case X86::VPGATHERDDZrm:
6352   case X86::VPGATHERDQZrm:
6353   case X86::VSCATTERQPDZmr:
6354   case X86::VSCATTERQPSZmr:
6355   case X86::VSCATTERDPDZmr:
6356   case X86::VSCATTERDPSZmr:
6357   case X86::VPSCATTERQDZmr:
6358   case X86::VPSCATTERQQZmr:
6359   case X86::VPSCATTERDDZmr:
6360   case X86::VPSCATTERDQZmr:
6361     return true;
6362   }
6363 }
6364
6365 bool X86InstrInfo::
6366 hasHighOperandLatency(const TargetSchedModel &SchedModel,
6367                       const MachineRegisterInfo *MRI,
6368                       const MachineInstr *DefMI, unsigned DefIdx,
6369                       const MachineInstr *UseMI, unsigned UseIdx) const {
6370   return isHighLatencyDef(DefMI->getOpcode());
6371 }
6372
6373 static bool hasVirtualRegDefsInBasicBlock(const MachineInstr &Inst,
6374                                           const MachineBasicBlock *MBB) {
6375   assert(Inst.getNumOperands() == 3 && "Reassociation needs binary operators");
6376   const MachineOperand &Op1 = Inst.getOperand(1);
6377   const MachineOperand &Op2 = Inst.getOperand(2);
6378   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6379
6380   // We need virtual register definitions.
6381   MachineInstr *MI1 = nullptr;
6382   MachineInstr *MI2 = nullptr;
6383   if (Op1.isReg() && TargetRegisterInfo::isVirtualRegister(Op1.getReg()))
6384     MI1 = MRI.getUniqueVRegDef(Op1.getReg());
6385   if (Op2.isReg() && TargetRegisterInfo::isVirtualRegister(Op2.getReg()))
6386     MI2 = MRI.getUniqueVRegDef(Op2.getReg());
6387
6388   // And they need to be in the trace (otherwise, they won't have a depth).
6389   if (MI1 && MI2 && MI1->getParent() == MBB && MI2->getParent() == MBB)
6390     return true;
6391
6392   return false;
6393 }
6394
6395 static bool hasReassocSibling(const MachineInstr &Inst, bool &Commuted) {
6396   const MachineBasicBlock *MBB = Inst.getParent();
6397   const MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
6398   MachineInstr *MI1 = MRI.getUniqueVRegDef(Inst.getOperand(1).getReg());
6399   MachineInstr *MI2 = MRI.getUniqueVRegDef(Inst.getOperand(2).getReg());
6400   unsigned AssocOpcode = Inst.getOpcode();
6401
6402   // If only one operand has the same opcode and it's the second source operand,
6403   // the operands must be commuted.
6404   Commuted = MI1->getOpcode() != AssocOpcode && MI2->getOpcode() == AssocOpcode;
6405   if (Commuted)
6406     std::swap(MI1, MI2);
6407
6408   // 1. The previous instruction must be the same type as Inst.
6409   // 2. The previous instruction must have virtual register definitions for its
6410   //    operands in the same basic block as Inst.
6411   // 3. The previous instruction's result must only be used by Inst.
6412   if (MI1->getOpcode() == AssocOpcode &&
6413       hasVirtualRegDefsInBasicBlock(*MI1, MBB) &&
6414       MRI.hasOneNonDBGUse(MI1->getOperand(0).getReg()))
6415     return true;
6416
6417   return false;
6418 }
6419
6420 /// Return true if the input instruction is part of a chain of dependent ops
6421 /// that are suitable for reassociation, otherwise return false.
6422 /// If the instruction's operands must be commuted to have a previous
6423 /// instruction of the same type define the first source operand, Commuted will
6424 /// be set to true.
6425 static bool isReassocCandidate(const MachineInstr &Inst, unsigned AssocOpcode,
6426                                bool &Commuted) {
6427   // 1. The instruction must have the correct type.
6428   // 2. The instruction must have virtual register definitions for its
6429   //    operands in the same basic block.
6430   // 3. The instruction must have a reassociatable sibling.
6431   if (Inst.getOpcode() == AssocOpcode &&
6432       hasVirtualRegDefsInBasicBlock(Inst, Inst.getParent()) &&
6433       hasReassocSibling(Inst, Commuted))
6434     return true;
6435
6436   return false;
6437 }
6438
6439 // FIXME: This has the potential to be expensive (compile time) while not
6440 // improving the code at all. Some ways to limit the overhead:
6441 // 1. Track successful transforms; bail out if hit rate gets too low.
6442 // 2. Only enable at -O3 or some other non-default optimization level.
6443 // 3. Pre-screen pattern candidates here: if an operand of the previous
6444 //    instruction is known to not increase the critical path, then don't match
6445 //    that pattern.
6446 bool X86InstrInfo::getMachineCombinerPatterns(MachineInstr &Root,
6447         SmallVectorImpl<MachineCombinerPattern::MC_PATTERN> &Patterns) const {
6448   if (!Root.getParent()->getParent()->getTarget().Options.UnsafeFPMath)
6449     return false;
6450
6451   // TODO: There is nothing x86-specific here except the instruction type.
6452   // This logic could be hoisted into the machine combiner pass itself.
6453
6454   // Look for this reassociation pattern:
6455   //   B = A op X (Prev)
6456   //   C = B op Y (Root)
6457
6458   // TODO: There are many more associative instruction types to match:
6459   //       1. Other forms of scalar FP add (non-AVX)
6460   //       2. Other data types (double, integer, vectors)
6461   //       3. Other math / logic operations (mul, and, or)
6462   unsigned AssocOpcode = X86::VADDSSrr;
6463
6464   bool Commute = false;
6465   if (isReassocCandidate(Root, AssocOpcode, Commute)) {
6466     // We found a sequence of instructions that may be suitable for a
6467     // reassociation of operands to increase ILP. Specify each commutation
6468     // possibility for the Prev instruction in the sequence and let the
6469     // machine combiner decide if changing the operands is worthwhile.
6470     if (Commute) {
6471       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_YB);
6472       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_YB);
6473     } else {
6474       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_AX_BY);
6475       Patterns.push_back(MachineCombinerPattern::MC_REASSOC_XA_BY);
6476     }
6477     return true;
6478   }
6479
6480   return false;
6481 }
6482
6483 /// Attempt the following reassociation to reduce critical path length:
6484 ///   B = A op X (Prev)
6485 ///   C = B op Y (Root)
6486 ///   ===>
6487 ///   B = X op Y
6488 ///   C = A op B
6489 static void reassociateOps(MachineInstr &Root, MachineInstr &Prev,
6490                            MachineCombinerPattern::MC_PATTERN Pattern,
6491                            SmallVectorImpl<MachineInstr *> &InsInstrs,
6492                            SmallVectorImpl<MachineInstr *> &DelInstrs,
6493                            DenseMap<unsigned, unsigned> &InstrIdxForVirtReg) {
6494   MachineFunction *MF = Root.getParent()->getParent();
6495   MachineRegisterInfo &MRI = MF->getRegInfo();
6496   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
6497   const TargetRegisterInfo *TRI = MF->getSubtarget().getRegisterInfo();
6498   const TargetRegisterClass *RC = Root.getRegClassConstraint(0, TII, TRI);
6499
6500   // This array encodes the operand index for each parameter because the
6501   // operands may be commuted. Each row corresponds to a pattern value,
6502   // and each column specifies the index of A, B, X, Y.
6503   unsigned OpIdx[4][4] = {
6504     { 1, 1, 2, 2 },
6505     { 1, 2, 2, 1 },
6506     { 2, 1, 1, 2 },
6507     { 2, 2, 1, 1 }
6508   };
6509
6510   MachineOperand &OpA = Prev.getOperand(OpIdx[Pattern][0]);
6511   MachineOperand &OpB = Root.getOperand(OpIdx[Pattern][1]);
6512   MachineOperand &OpX = Prev.getOperand(OpIdx[Pattern][2]);
6513   MachineOperand &OpY = Root.getOperand(OpIdx[Pattern][3]);
6514   MachineOperand &OpC = Root.getOperand(0);
6515
6516   unsigned RegA = OpA.getReg();
6517   unsigned RegB = OpB.getReg();
6518   unsigned RegX = OpX.getReg();
6519   unsigned RegY = OpY.getReg();
6520   unsigned RegC = OpC.getReg();
6521
6522   if (TargetRegisterInfo::isVirtualRegister(RegA))
6523     MRI.constrainRegClass(RegA, RC);
6524   if (TargetRegisterInfo::isVirtualRegister(RegB))
6525     MRI.constrainRegClass(RegB, RC);
6526   if (TargetRegisterInfo::isVirtualRegister(RegX))
6527     MRI.constrainRegClass(RegX, RC);
6528   if (TargetRegisterInfo::isVirtualRegister(RegY))
6529     MRI.constrainRegClass(RegY, RC);
6530   if (TargetRegisterInfo::isVirtualRegister(RegC))
6531     MRI.constrainRegClass(RegC, RC);
6532
6533   // Create a new virtual register for the result of (X op Y) instead of
6534   // recycling RegB because the MachineCombiner's computation of the critical
6535   // path requires a new register definition rather than an existing one.
6536   unsigned NewVR = MRI.createVirtualRegister(RC);
6537   InstrIdxForVirtReg.insert(std::make_pair(NewVR, 0));
6538
6539   unsigned Opcode = Root.getOpcode();
6540   bool KillA = OpA.isKill();
6541   bool KillX = OpX.isKill();
6542   bool KillY = OpY.isKill();
6543
6544   // Create new instructions for insertion.
6545   MachineInstrBuilder MIB1 =
6546     BuildMI(*MF, Prev.getDebugLoc(), TII->get(Opcode), NewVR)
6547       .addReg(RegX, getKillRegState(KillX))
6548       .addReg(RegY, getKillRegState(KillY));
6549   InsInstrs.push_back(MIB1);
6550
6551   MachineInstrBuilder MIB2 =
6552     BuildMI(*MF, Root.getDebugLoc(), TII->get(Opcode), RegC)
6553       .addReg(RegA, getKillRegState(KillA))
6554       .addReg(NewVR, getKillRegState(true));
6555   InsInstrs.push_back(MIB2);
6556
6557   // Record old instructions for deletion.
6558   DelInstrs.push_back(&Prev);
6559   DelInstrs.push_back(&Root);
6560 }
6561
6562 void X86InstrInfo::genAlternativeCodeSequence(
6563     MachineInstr &Root,
6564     MachineCombinerPattern::MC_PATTERN Pattern,
6565     SmallVectorImpl<MachineInstr *> &InsInstrs,
6566     SmallVectorImpl<MachineInstr *> &DelInstrs,
6567     DenseMap<unsigned, unsigned> &InstIdxForVirtReg) const {
6568   MachineRegisterInfo &MRI = Root.getParent()->getParent()->getRegInfo();
6569
6570   // Select the previous instruction in the sequence based on the input pattern.
6571   MachineInstr *Prev = nullptr;
6572   switch (Pattern) {
6573     case MachineCombinerPattern::MC_REASSOC_AX_BY:
6574     case MachineCombinerPattern::MC_REASSOC_XA_BY:
6575       Prev = MRI.getUniqueVRegDef(Root.getOperand(1).getReg());
6576       break;
6577     case MachineCombinerPattern::MC_REASSOC_AX_YB:
6578     case MachineCombinerPattern::MC_REASSOC_XA_YB:
6579       Prev = MRI.getUniqueVRegDef(Root.getOperand(2).getReg());
6580   }
6581   assert(Prev && "Unknown pattern for machine combiner");
6582
6583   reassociateOps(Root, *Prev, Pattern, InsInstrs, DelInstrs, InstIdxForVirtReg);
6584   return;
6585 }
6586
6587 namespace {
6588   /// Create Global Base Reg pass. This initializes the PIC
6589   /// global base register for x86-32.
6590   struct CGBR : public MachineFunctionPass {
6591     static char ID;
6592     CGBR() : MachineFunctionPass(ID) {}
6593
6594     bool runOnMachineFunction(MachineFunction &MF) override {
6595       const X86TargetMachine *TM =
6596         static_cast<const X86TargetMachine *>(&MF.getTarget());
6597       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
6598
6599       // Don't do anything if this is 64-bit as 64-bit PIC
6600       // uses RIP relative addressing.
6601       if (STI.is64Bit())
6602         return false;
6603
6604       // Only emit a global base reg in PIC mode.
6605       if (TM->getRelocationModel() != Reloc::PIC_)
6606         return false;
6607
6608       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
6609       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
6610
6611       // If we didn't need a GlobalBaseReg, don't insert code.
6612       if (GlobalBaseReg == 0)
6613         return false;
6614
6615       // Insert the set of GlobalBaseReg into the first MBB of the function
6616       MachineBasicBlock &FirstMBB = MF.front();
6617       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
6618       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
6619       MachineRegisterInfo &RegInfo = MF.getRegInfo();
6620       const X86InstrInfo *TII = STI.getInstrInfo();
6621
6622       unsigned PC;
6623       if (STI.isPICStyleGOT())
6624         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
6625       else
6626         PC = GlobalBaseReg;
6627
6628       // Operand of MovePCtoStack is completely ignored by asm printer. It's
6629       // only used in JIT code emission as displacement to pc.
6630       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
6631
6632       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
6633       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
6634       if (STI.isPICStyleGOT()) {
6635         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
6636         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
6637           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
6638                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
6639       }
6640
6641       return true;
6642     }
6643
6644     const char *getPassName() const override {
6645       return "X86 PIC Global Base Reg Initialization";
6646     }
6647
6648     void getAnalysisUsage(AnalysisUsage &AU) const override {
6649       AU.setPreservesCFG();
6650       MachineFunctionPass::getAnalysisUsage(AU);
6651     }
6652   };
6653 }
6654
6655 char CGBR::ID = 0;
6656 FunctionPass*
6657 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6658
6659 namespace {
6660   struct LDTLSCleanup : public MachineFunctionPass {
6661     static char ID;
6662     LDTLSCleanup() : MachineFunctionPass(ID) {}
6663
6664     bool runOnMachineFunction(MachineFunction &MF) override {
6665       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6666       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6667         // No point folding accesses if there isn't at least two.
6668         return false;
6669       }
6670
6671       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6672       return VisitNode(DT->getRootNode(), 0);
6673     }
6674
6675     // Visit the dominator subtree rooted at Node in pre-order.
6676     // If TLSBaseAddrReg is non-null, then use that to replace any
6677     // TLS_base_addr instructions. Otherwise, create the register
6678     // when the first such instruction is seen, and then use it
6679     // as we encounter more instructions.
6680     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6681       MachineBasicBlock *BB = Node->getBlock();
6682       bool Changed = false;
6683
6684       // Traverse the current block.
6685       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6686            ++I) {
6687         switch (I->getOpcode()) {
6688           case X86::TLS_base_addr32:
6689           case X86::TLS_base_addr64:
6690             if (TLSBaseAddrReg)
6691               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6692             else
6693               I = SetRegister(I, &TLSBaseAddrReg);
6694             Changed = true;
6695             break;
6696           default:
6697             break;
6698         }
6699       }
6700
6701       // Visit the children of this block in the dominator tree.
6702       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6703            I != E; ++I) {
6704         Changed |= VisitNode(*I, TLSBaseAddrReg);
6705       }
6706
6707       return Changed;
6708     }
6709
6710     // Replace the TLS_base_addr instruction I with a copy from
6711     // TLSBaseAddrReg, returning the new instruction.
6712     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6713                                          unsigned TLSBaseAddrReg) {
6714       MachineFunction *MF = I->getParent()->getParent();
6715       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6716       const bool is64Bit = STI.is64Bit();
6717       const X86InstrInfo *TII = STI.getInstrInfo();
6718
6719       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6720       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6721                                    TII->get(TargetOpcode::COPY),
6722                                    is64Bit ? X86::RAX : X86::EAX)
6723                                    .addReg(TLSBaseAddrReg);
6724
6725       // Erase the TLS_base_addr instruction.
6726       I->eraseFromParent();
6727
6728       return Copy;
6729     }
6730
6731     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6732     // inserting a copy instruction after I. Returns the new instruction.
6733     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6734       MachineFunction *MF = I->getParent()->getParent();
6735       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6736       const bool is64Bit = STI.is64Bit();
6737       const X86InstrInfo *TII = STI.getInstrInfo();
6738
6739       // Create a virtual register for the TLS base address.
6740       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6741       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6742                                                       ? &X86::GR64RegClass
6743                                                       : &X86::GR32RegClass);
6744
6745       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6746       MachineInstr *Next = I->getNextNode();
6747       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6748                                    TII->get(TargetOpcode::COPY),
6749                                    *TLSBaseAddrReg)
6750                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6751
6752       return Copy;
6753     }
6754
6755     const char *getPassName() const override {
6756       return "Local Dynamic TLS Access Clean-up";
6757     }
6758
6759     void getAnalysisUsage(AnalysisUsage &AU) const override {
6760       AU.setPreservesCFG();
6761       AU.addRequired<MachineDominatorTree>();
6762       MachineFunctionPass::getAnalysisUsage(AU);
6763     }
6764   };
6765 }
6766
6767 char LDTLSCleanup::ID = 0;
6768 FunctionPass*
6769 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }