lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  75                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  76 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  77 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  78 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  79 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  80 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  81 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  82 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  83 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  84 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  85 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  86 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  87 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  88
  89 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  90                                           SDTCisVec<1>,
  91                                           SDTCisSameAs<2, 1>]>;
  92 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  93 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  94
  95 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
  96 // translated into one of the target nodes below during lowering.
  97 // Note: this is a work in progress...
  98 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
  99 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 100                                 SDTCisSameAs<0,2>]>;
 101
 102 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 103                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 104 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 105                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 106
 107 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 108
 109 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 110
 111 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 112 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 113 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 114
 115 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 116 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 117
 118 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 119 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 120 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 121
 122 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 123 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 124
 125 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 126 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 127 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 128 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 129
 130 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 131 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 132
 133 def X86Unpcklps  : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 134 def X86Unpcklpd  : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 135 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 136 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 137
 138 def X86Unpckhps  : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 139 def X86Unpckhpd  : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 140 def X86Unpckhpsy : SDNode<"X86ISD::VUNPCKHPSY", SDTShuff2Op>;
 141 def X86Unpckhpdy : SDNode<"X86ISD::VUNPCKHPDY", SDTShuff2Op>;
 142
 143 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 144 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 145 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 146 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 147
 148 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 149 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 150 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 151 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 152
 153 def X86VPermilps  : SDNode<"X86ISD::VPERMILPS", SDTShuff2OpI>;
 154 def X86VPermilpsy : SDNode<"X86ISD::VPERMILPSY", SDTShuff2OpI>;
 155 def X86VPermilpd  : SDNode<"X86ISD::VPERMILPD", SDTShuff2OpI>;
 156 def X86VPermilpdy : SDNode<"X86ISD::VPERMILPDY", SDTShuff2OpI>;
 157
 158 def X86VPerm2f128 : SDNode<"X86ISD::VPERM2F128", SDTShuff3OpI>;
 159
 160 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 161
 162 //===----------------------------------------------------------------------===//
 163 // SSE Complex Patterns
 164 //===----------------------------------------------------------------------===//
 165
 166 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 167 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 168 // forms.
 169 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 170                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 171                                    SDNPWantRoot]>;
 172 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 173                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 174                                    SDNPWantRoot]>;
 175
 176 def ssmem : Operand<v4f32> {
 177   let PrintMethod = "printf32mem";
 178   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 179   let ParserMatchClass = X86MemAsmOperand;
 180   let OperandType = "OPERAND_MEMORY";
 181 }
 182 def sdmem : Operand<v2f64> {
 183   let PrintMethod = "printf64mem";
 184   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 185   let ParserMatchClass = X86MemAsmOperand;
 186   let OperandType = "OPERAND_MEMORY";
 187 }
 188
 189 //===----------------------------------------------------------------------===//
 190 // SSE pattern fragments
 191 //===----------------------------------------------------------------------===//
 192
 193 // 128-bit load pattern fragments
 194 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 195 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 196 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 197 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 198
 199 // 256-bit load pattern fragments
 200 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 201 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 202 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 203 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 204
 205 // Like 'store', but always requires 128-bit vector alignment.
 206 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 207                            (store node:$val, node:$ptr), [{
 208   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 209 }]>;
 210
 211 // Like 'store', but always requires 256-bit vector alignment.
 212 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 213                               (store node:$val, node:$ptr), [{
 214   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 215 }]>;
 216
 217 // Like 'load', but always requires 128-bit vector alignment.
 218 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 219   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 220 }]>;
 221
 222 // Like 'load', but always requires 256-bit vector alignment.
 223 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 224   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 225 }]>;
 226
 227 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 228                                (f32 (alignedload node:$ptr))>;
 229 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 230                                (f64 (alignedload node:$ptr))>;
 231
 232 // 128-bit aligned load pattern fragments
 233 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 234                                (v4f32 (alignedload node:$ptr))>;
 235 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 236                                (v2f64 (alignedload node:$ptr))>;
 237 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 238                                (v4i32 (alignedload node:$ptr))>;
 239 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 240                                (v2i64 (alignedload node:$ptr))>;
 241
 242 // 256-bit aligned load pattern fragments
 243 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 244                                (v8f32 (alignedload256 node:$ptr))>;
 245 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 246                                (v4f64 (alignedload256 node:$ptr))>;
 247 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 248                                (v8i32 (alignedload256 node:$ptr))>;
 249 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 250                                (v4i64 (alignedload256 node:$ptr))>;
 251
 252 // Like 'load', but uses special alignment checks suitable for use in
 253 // memory operands in most SSE instructions, which are required to
 254 // be naturally aligned on some targets but not on others.  If the subtarget
 255 // allows unaligned accesses, match any load, though this may require
 256 // setting a feature bit in the processor (on startup, for example).
 257 // Opteron 10h and later implement such a feature.
 258 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 259   return    Subtarget->hasVectorUAMem()
 260          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 261 }]>;
 262
 263 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 264 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 265
 266 // 128-bit memop pattern fragments
 267 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 268 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 269 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 270 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 271 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 272 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 273
 274 // 256-bit memop pattern fragments
 275 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 276 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 277 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 278 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 279 def memopv16i16 : PatFrag<(ops node:$ptr), (v16i16 (memop node:$ptr))>;
 280 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 281
 282 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 283 // 16-byte boundary.
 284 // FIXME: 8 byte alignment for mmx reads is not required
 285 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 286   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 287 }]>;
 288
 289 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 290
 291 // MOVNT Support
 292 // Like 'store', but requires the non-temporal bit to be set
 293 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 294                            (st node:$val, node:$ptr), [{
 295   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 296     return ST->isNonTemporal();
 297   return false;
 298 }]>;
 299
 300 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 301                                    (st node:$val, node:$ptr), [{
 302   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 303     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 304            ST->getAddressingMode() == ISD::UNINDEXED &&
 305            ST->getAlignment() >= 16;
 306   return false;
 307 }]>;
 308
 309 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 310                                    (st node:$val, node:$ptr), [{
 311   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 312     return ST->isNonTemporal() &&
 313            ST->getAlignment() < 16;
 314   return false;
 315 }]>;
 316
 317 // 128-bit bitconvert pattern fragments
 318 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 319 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 320 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 321 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 322 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 323 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 324
 325 // 256-bit bitconvert pattern fragments
 326 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 327 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 328 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 329 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 330
 331 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 332                            (bitconvert (v2i64 (X86vzmovl
 333                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 334 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 335                            (bitconvert (v4i32 (X86vzmovl
 336                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 337
 338 def vzload_v2i64 : PatFrag<(ops node:$src),
 339                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 340
 341
 342 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 343   return N->isExactlyValue(+0.0);
 344 }]>;
 345
 346 // BYTE_imm - Transform bit immediates into byte immediates.
 347 def BYTE_imm  : SDNodeXForm<imm, [{
 348   // Transformation function: imm >> 3
 349   return getI32Imm(N->getZExtValue() >> 3);
 350 }]>;
 351
 352 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 353 // SHUFP* etc. imm.
 354 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 355   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 356 }]>;
 357
 358 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 359 // PSHUFHW imm.
 360 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 361   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 362 }]>;
 363
 364 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 365 // PSHUFLW imm.
 366 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 367   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 368 }]>;
 369
 370 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 371 // a PALIGNR imm.
 372 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 373   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 374 }]>;
 375
 376 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 377 // to VEXTRACTF128 imm.
 378 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 379   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 380 }]>;
 381
 382 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 383 // VINSERTF128 imm.
 384 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 385   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 386 }]>;
 387
 388 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 389                        (vector_shuffle node:$lhs, node:$rhs), [{
 390   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 391   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 392 }]>;
 393
 394 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 395                       (vector_shuffle node:$lhs, node:$rhs), [{
 396   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 397 }]>;
 398
 399 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 400                       (vector_shuffle node:$lhs, node:$rhs), [{
 401   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 402 }]>;
 403
 404 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 405                             (vector_shuffle node:$lhs, node:$rhs), [{
 406   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 407 }]>;
 408
 409 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 410                       (vector_shuffle node:$lhs, node:$rhs), [{
 411   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 412 }]>;
 413
 414 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 415                     (vector_shuffle node:$lhs, node:$rhs), [{
 416   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 417 }]>;
 418
 419 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 420                    (vector_shuffle node:$lhs, node:$rhs), [{
 421   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 422 }]>;
 423
 424 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 425                      (vector_shuffle node:$lhs, node:$rhs), [{
 426   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 427 }]>;
 428
 429 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 430                      (vector_shuffle node:$lhs, node:$rhs), [{
 431   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 432 }]>;
 433
 434 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 435                      (vector_shuffle node:$lhs, node:$rhs), [{
 436   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 437 }], SHUFFLE_get_shuf_imm>;
 438
 439 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 440                     (vector_shuffle node:$lhs, node:$rhs), [{
 441   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 442 }], SHUFFLE_get_shuf_imm>;
 443
 444 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 445                       (vector_shuffle node:$lhs, node:$rhs), [{
 446   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 447 }], SHUFFLE_get_pshufhw_imm>;
 448
 449 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 450                       (vector_shuffle node:$lhs, node:$rhs), [{
 451   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 452 }], SHUFFLE_get_pshuflw_imm>;
 453
 454 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 455                                    (extract_subvector node:$bigvec,
 456                                                       node:$index), [{
 457   return X86::isVEXTRACTF128Index(N);
 458 }], EXTRACT_get_vextractf128_imm>;
 459
 460 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 461                                       node:$index),
 462                                  (insert_subvector node:$bigvec, node:$smallvec,
 463                                                    node:$index), [{
 464   return X86::isVINSERTF128Index(N);
 465 }], INSERT_get_vinsertf128_imm>;
 466