lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  43 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  44 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  45 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  46 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  47                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisSameAs<0,2>]>>;
  49 def X86andnp   : SDNode<"X86ISD::ANDNP",
  50                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  51                                       SDTCisSameAs<0,2>]>>;
  52 def X86psignb  : SDNode<"X86ISD::PSIGNB",
  53                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  54                                       SDTCisSameAs<0,2>]>>;
  55 def X86psignw  : SDNode<"X86ISD::PSIGNW",
  56                  SDTypeProfile<1, 2, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  57                                       SDTCisSameAs<0,2>]>>;
  58 def X86psignd  : SDNode<"X86ISD::PSIGND",
  59                  SDTypeProfile<1, 2, [SDTCisVT<0, v4i32>, SDTCisSameAs<0,1>,
  60                                       SDTCisSameAs<0,2>]>>;
  61 def X86pblendv : SDNode<"X86ISD::PBLENDVB",
  62                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  63                                       SDTCisSameAs<0,2>, SDTCisSameAs<0,3>]>>;
  64 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  65                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  66 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  67                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  68 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  69                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  70                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  71 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  72                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  73                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  74 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  75                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  76                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  77 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  78                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  79 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  80                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  81 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  82 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  83 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  84 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  85 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  86 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  87 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  88 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  89 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  90 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  91 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  92 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  93
  94 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  95                                           SDTCisVec<1>,
  96                                           SDTCisSameAs<2, 1>]>;
  97 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  98 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
  99
 100 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 101 // translated into one of the target nodes below during lowering.
 102 // Note: this is a work in progress...
 103 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 104 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 105                                 SDTCisSameAs<0,2>]>;
 106
 107 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 108                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 109 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 110                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 111
 112 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 113
 114 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 115 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 116 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 117
 118 def X86Shufpd : SDNode<"X86ISD::SHUFPD", SDTShuff3OpI>;
 119 def X86Shufps : SDNode<"X86ISD::SHUFPS", SDTShuff3OpI>;
 120
 121 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 122 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 123 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 124
 125 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 126 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 127
 128 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 129 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 130 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 131 def X86Movhlpd : SDNode<"X86ISD::MOVHLPD", SDTShuff2Op>;
 132
 133 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 134 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 135
 136 def X86Unpcklps  : SDNode<"X86ISD::UNPCKLPS", SDTShuff2Op>;
 137 def X86Unpcklpd  : SDNode<"X86ISD::UNPCKLPD", SDTShuff2Op>;
 138 def X86Unpcklpsy : SDNode<"X86ISD::VUNPCKLPSY", SDTShuff2Op>;
 139 def X86Unpcklpdy : SDNode<"X86ISD::VUNPCKLPDY", SDTShuff2Op>;
 140
 141 def X86Unpckhps  : SDNode<"X86ISD::UNPCKHPS", SDTShuff2Op>;
 142 def X86Unpckhpd  : SDNode<"X86ISD::UNPCKHPD", SDTShuff2Op>;
 143 def X86Unpckhpsy : SDNode<"X86ISD::VUNPCKHPSY", SDTShuff2Op>;
 144 def X86Unpckhpdy : SDNode<"X86ISD::VUNPCKHPDY", SDTShuff2Op>;
 145
 146 def X86Punpcklbw  : SDNode<"X86ISD::PUNPCKLBW", SDTShuff2Op>;
 147 def X86Punpcklwd  : SDNode<"X86ISD::PUNPCKLWD", SDTShuff2Op>;
 148 def X86Punpckldq  : SDNode<"X86ISD::PUNPCKLDQ", SDTShuff2Op>;
 149 def X86Punpcklqdq : SDNode<"X86ISD::PUNPCKLQDQ", SDTShuff2Op>;
 150
 151 def X86Punpckhbw  : SDNode<"X86ISD::PUNPCKHBW", SDTShuff2Op>;
 152 def X86Punpckhwd  : SDNode<"X86ISD::PUNPCKHWD", SDTShuff2Op>;
 153 def X86Punpckhdq  : SDNode<"X86ISD::PUNPCKHDQ", SDTShuff2Op>;
 154 def X86Punpckhqdq : SDNode<"X86ISD::PUNPCKHQDQ", SDTShuff2Op>;
 155
 156 def X86VPermil : SDNode<"X86ISD::VPERMIL", SDTShuff2OpI>;
 157
 158 //===----------------------------------------------------------------------===//
 159 // SSE Complex Patterns
 160 //===----------------------------------------------------------------------===//
 161
 162 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 163 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 164 // forms.
 165 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 166                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 167                                    SDNPWantRoot]>;
 168 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 169                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 170                                    SDNPWantRoot]>;
 171
 172 def ssmem : Operand<v4f32> {
 173   let PrintMethod = "printf32mem";
 174   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 175   let ParserMatchClass = X86MemAsmOperand;
 176   let OperandType = "OPERAND_MEMORY";
 177 }
 178 def sdmem : Operand<v2f64> {
 179   let PrintMethod = "printf64mem";
 180   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 181   let ParserMatchClass = X86MemAsmOperand;
 182   let OperandType = "OPERAND_MEMORY";
 183 }
 184
 185 //===----------------------------------------------------------------------===//
 186 // SSE pattern fragments
 187 //===----------------------------------------------------------------------===//
 188
 189 // 128-bit load pattern fragments
 190 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 191 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 192 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 193 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 194
 195 // 256-bit load pattern fragments
 196 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 197 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 198 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 199 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 200
 201 // Like 'store', but always requires vector alignment.
 202 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 203                            (store node:$val, node:$ptr), [{
 204   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 205 }]>;
 206
 207 // Like 'load', but always requires vector alignment.
 208 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 209   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 210 }]>;
 211
 212 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 213                                (f32 (alignedload node:$ptr))>;
 214 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 215                                (f64 (alignedload node:$ptr))>;
 216
 217 // 128-bit aligned load pattern fragments
 218 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 219                                (v4f32 (alignedload node:$ptr))>;
 220 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 221                                (v2f64 (alignedload node:$ptr))>;
 222 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 223                                (v4i32 (alignedload node:$ptr))>;
 224 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 225                                (v2i64 (alignedload node:$ptr))>;
 226
 227 // 256-bit aligned load pattern fragments
 228 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 229                                (v8f32 (alignedload node:$ptr))>;
 230 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 231                                (v4f64 (alignedload node:$ptr))>;
 232 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 233                                (v8i32 (alignedload node:$ptr))>;
 234 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 235                                (v4i64 (alignedload node:$ptr))>;
 236
 237 // Like 'load', but uses special alignment checks suitable for use in
 238 // memory operands in most SSE instructions, which are required to
 239 // be naturally aligned on some targets but not on others.  If the subtarget
 240 // allows unaligned accesses, match any load, though this may require
 241 // setting a feature bit in the processor (on startup, for example).
 242 // Opteron 10h and later implement such a feature.
 243 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 244   return    Subtarget->hasVectorUAMem()
 245          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 246 }]>;
 247
 248 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 249 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 250
 251 // 128-bit memop pattern fragments
 252 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 253 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 254 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 255 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 256 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop node:$ptr))>;
 257 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 258
 259 // 256-bit memop pattern fragments
 260 def memopv32i8 : PatFrag<(ops node:$ptr), (v32i8 (memop node:$ptr))>;
 261 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 262 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 263 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 264 def memopv8i32 : PatFrag<(ops node:$ptr), (v8i32 (memop node:$ptr))>;
 265
 266 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 267 // 16-byte boundary.
 268 // FIXME: 8 byte alignment for mmx reads is not required
 269 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 270   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 271 }]>;
 272
 273 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 274
 275 // MOVNT Support
 276 // Like 'store', but requires the non-temporal bit to be set
 277 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 278                            (st node:$val, node:$ptr), [{
 279   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 280     return ST->isNonTemporal();
 281   return false;
 282 }]>;
 283
 284 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 285                                    (st node:$val, node:$ptr), [{
 286   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 287     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 288            ST->getAddressingMode() == ISD::UNINDEXED &&
 289            ST->getAlignment() >= 16;
 290   return false;
 291 }]>;
 292
 293 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 294                                    (st node:$val, node:$ptr), [{
 295   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 296     return ST->isNonTemporal() &&
 297            ST->getAlignment() < 16;
 298   return false;
 299 }]>;
 300
 301 // 128-bit bitconvert pattern fragments
 302 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 303 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 304 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 305 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 306 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 307 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 308
 309 // 256-bit bitconvert pattern fragments
 310 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 311 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 312
 313 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 314                            (bitconvert (v2i64 (X86vzmovl
 315                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 316 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 317                            (bitconvert (v4i32 (X86vzmovl
 318                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 319
 320 def vzload_v2i64 : PatFrag<(ops node:$src),
 321                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 322
 323
 324 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 325   return N->isExactlyValue(+0.0);
 326 }]>;
 327
 328 // BYTE_imm - Transform bit immediates into byte immediates.
 329 def BYTE_imm  : SDNodeXForm<imm, [{
 330   // Transformation function: imm >> 3
 331   return getI32Imm(N->getZExtValue() >> 3);
 332 }]>;
 333
 334 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 335 // SHUFP* etc. imm.
 336 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 337   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 338 }]>;
 339
 340 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 341 // PSHUFHW imm.
 342 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 343   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 344 }]>;
 345
 346 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 347 // PSHUFLW imm.
 348 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 349   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 350 }]>;
 351
 352 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 353 // a PALIGNR imm.
 354 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 355   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 356 }]>;
 357
 358 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 359 // to VEXTRACTF128 imm.
 360 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 361   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 362 }]>;
 363
 364 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 365 // VINSERTF128 imm.
 366 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 367   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 368 }]>;
 369
 370 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 371                        (vector_shuffle node:$lhs, node:$rhs), [{
 372   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 373   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 374 }]>;
 375
 376 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 377                       (vector_shuffle node:$lhs, node:$rhs), [{
 378   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 379 }]>;
 380
 381 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 382                       (vector_shuffle node:$lhs, node:$rhs), [{
 383   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 384 }]>;
 385
 386 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 387                             (vector_shuffle node:$lhs, node:$rhs), [{
 388   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 389 }]>;
 390
 391 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 392                       (vector_shuffle node:$lhs, node:$rhs), [{
 393   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 394 }]>;
 395
 396 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 397                     (vector_shuffle node:$lhs, node:$rhs), [{
 398   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 399 }]>;
 400
 401 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 402                    (vector_shuffle node:$lhs, node:$rhs), [{
 403   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 404 }]>;
 405
 406 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 407                      (vector_shuffle node:$lhs, node:$rhs), [{
 408   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 409 }]>;
 410
 411 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 412                      (vector_shuffle node:$lhs, node:$rhs), [{
 413   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 414 }]>;
 415
 416 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 417                      (vector_shuffle node:$lhs, node:$rhs), [{
 418   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 419 }], SHUFFLE_get_shuf_imm>;
 420
 421 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 422                     (vector_shuffle node:$lhs, node:$rhs), [{
 423   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 424 }], SHUFFLE_get_shuf_imm>;
 425
 426 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 427                       (vector_shuffle node:$lhs, node:$rhs), [{
 428   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 429 }], SHUFFLE_get_pshufhw_imm>;
 430
 431 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 432                       (vector_shuffle node:$lhs, node:$rhs), [{
 433   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 434 }], SHUFFLE_get_pshuflw_imm>;
 435
 436 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 437                      (vector_shuffle node:$lhs, node:$rhs), [{
 438   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 439 }], SHUFFLE_get_palign_imm>;
 440
 441 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 442                                    (extract_subvector node:$bigvec,
 443                                                       node:$index), [{
 444   return X86::isVEXTRACTF128Index(N);
 445 }], EXTRACT_get_vextractf128_imm>;
 446
 447 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 448                                       node:$index),
 449                                  (insert_subvector node:$bigvec, node:$smallvec,
 450                                                    node:$index), [{
 451   return X86::isVINSERTF128Index(N);
 452 }], INSERT_get_vinsertf128_imm>;
 453