lib/Target/X86/X86InstrFragmentsSIMD.td

   1 //======- X86InstrFragmentsSIMD.td - x86 ISA -------------*- tablegen -*-=====//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file provides pattern fragments useful for SIMD instructions.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // MMX Pattern Fragments
  16 //===----------------------------------------------------------------------===//
  17
  18 def load_mmx : PatFrag<(ops node:$ptr), (x86mmx (load node:$ptr))>;
  19 def bc_mmx  : PatFrag<(ops node:$in), (x86mmx  (bitconvert node:$in))>;
  20
  21 //===----------------------------------------------------------------------===//
  22 // SSE specific DAG Nodes.
  23 //===----------------------------------------------------------------------===//
  24
  25 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  26                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  27 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  28                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  29
  30 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  31 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  32 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  35                         [SDNPCommutative, SDNPAssociative]>;
  36 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  37                         [SDNPCommutative, SDNPAssociative]>;
  38 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  39 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  40 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  41 def X86fgetsign: SDNode<"X86ISD::FGETSIGNx86",SDTFPToIntOp>;
  42 def X86fhadd   : SDNode<"X86ISD::FHADD",     SDTFPBinOp>;
  43 def X86fhsub   : SDNode<"X86ISD::FHSUB",     SDTFPBinOp>;
  44 def X86hadd    : SDNode<"X86ISD::HADD",      SDTIntBinOp>;
  45 def X86hsub    : SDNode<"X86ISD::HSUB",      SDTIntBinOp>;
  46 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  47 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  48 def X86cmpss   : SDNode<"X86ISD::FSETCCss",    SDTX86Cmpss>;
  49 def X86cmpsd   : SDNode<"X86ISD::FSETCCsd",    SDTX86Cmpsd>;
  50 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  51                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  52                                       SDTCisSameAs<0,2>]>>;
  53 def X86andnp   : SDNode<"X86ISD::ANDNP",
  54                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  55                                       SDTCisSameAs<0,2>]>>;
  56 def X86psign   : SDNode<"X86ISD::PSIGN",
  57                  SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  58                                       SDTCisSameAs<0,2>]>>;
  59 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  60                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  61 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  62                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  63 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  64                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  65                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  66 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  67                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  68                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  69 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  70                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  71                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  72 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  73                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  74 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  75                         [SDNPHasChain, SDNPMayLoad, SDNPMemOperand]>;
  76 def X86vshldq  : SDNode<"X86ISD::VSHLDQ",    SDTIntShiftOp>;
  77 def X86vshrdq  : SDNode<"X86ISD::VSRLDQ",    SDTIntShiftOp>;
  78 def X86cmpp    : SDNode<"X86ISD::CMPP",      SDTX86VFCMP>;
  79 def X86pcmpeq  : SDNode<"X86ISD::PCMPEQ", SDTIntBinOp, [SDNPCommutative]>;
  80 def X86pcmpgt  : SDNode<"X86ISD::PCMPGT", SDTIntBinOp>;
  81
  82 def X86vshl    : SDNode<"X86ISD::VSHL",
  83                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  84                                       SDTCisVec<2>]>>;
  85 def X86vsrl    : SDNode<"X86ISD::VSRL",
  86                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  87                                       SDTCisVec<2>]>>;
  88 def X86vsra    : SDNode<"X86ISD::VSRA",
  89                         SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
  90                                       SDTCisVec<2>]>>;
  91
  92 def X86vshli   : SDNode<"X86ISD::VSHLI", SDTIntShiftOp>;
  93 def X86vsrli   : SDNode<"X86ISD::VSRLI", SDTIntShiftOp>;
  94 def X86vsrai   : SDNode<"X86ISD::VSRAI", SDTIntShiftOp>;
  95
  96 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  97                                           SDTCisVec<1>,
  98                                           SDTCisSameAs<2, 1>]>;
  99 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
 100 def X86testp   : SDNode<"X86ISD::TESTP", SDTX86CmpPTest>;
 101
 102 def X86vpcom   : SDNode<"X86ISD::VPCOM",
 103                         SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 104                                       SDTCisSameAs<0,2>, SDTCisVT<3, i8>]>>;
 105 def X86vpcomu  : SDNode<"X86ISD::VPCOMU",
 106                         SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 107                                       SDTCisSameAs<0,2>, SDTCisVT<3, i8>]>>;
 108
 109 // Specific shuffle nodes - At some point ISD::VECTOR_SHUFFLE will always get
 110 // translated into one of the target nodes below during lowering.
 111 // Note: this is a work in progress...
 112 def SDTShuff1Op : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0,1>]>;
 113 def SDTShuff2Op : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 114                                 SDTCisSameAs<0,2>]>;
 115
 116 def SDTShuff2OpI : SDTypeProfile<1, 2, [SDTCisVec<0>,
 117                                  SDTCisSameAs<0,1>, SDTCisInt<2>]>;
 118 def SDTShuff3OpI : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0,1>,
 119                                  SDTCisSameAs<0,2>, SDTCisInt<3>]>;
 120
 121 def SDTVBroadcast : SDTypeProfile<1, 1, [SDTCisVec<0>]>;
 122
 123 def X86PAlign : SDNode<"X86ISD::PALIGN", SDTShuff3OpI>;
 124
 125 def X86PShufd  : SDNode<"X86ISD::PSHUFD", SDTShuff2OpI>;
 126 def X86PShufhw : SDNode<"X86ISD::PSHUFHW", SDTShuff2OpI>;
 127 def X86PShuflw : SDNode<"X86ISD::PSHUFLW", SDTShuff2OpI>;
 128
 129 def X86Shufp : SDNode<"X86ISD::SHUFP", SDTShuff3OpI>;
 130
 131 def X86Movddup  : SDNode<"X86ISD::MOVDDUP", SDTShuff1Op>;
 132 def X86Movshdup : SDNode<"X86ISD::MOVSHDUP", SDTShuff1Op>;
 133 def X86Movsldup : SDNode<"X86ISD::MOVSLDUP", SDTShuff1Op>;
 134
 135 def X86Movsd : SDNode<"X86ISD::MOVSD", SDTShuff2Op>;
 136 def X86Movss : SDNode<"X86ISD::MOVSS", SDTShuff2Op>;
 137
 138 def X86Movlhps : SDNode<"X86ISD::MOVLHPS", SDTShuff2Op>;
 139 def X86Movlhpd : SDNode<"X86ISD::MOVLHPD", SDTShuff2Op>;
 140 def X86Movhlps : SDNode<"X86ISD::MOVHLPS", SDTShuff2Op>;
 141
 142 def X86Movlps : SDNode<"X86ISD::MOVLPS", SDTShuff2Op>;
 143 def X86Movlpd : SDNode<"X86ISD::MOVLPD", SDTShuff2Op>;
 144
 145 def X86Unpckl : SDNode<"X86ISD::UNPCKL", SDTShuff2Op>;
 146 def X86Unpckh : SDNode<"X86ISD::UNPCKH", SDTShuff2Op>;
 147
 148 def X86VPermilp  : SDNode<"X86ISD::VPERMILP", SDTShuff2OpI>;
 149
 150 def X86VPerm2x128 : SDNode<"X86ISD::VPERM2X128", SDTShuff3OpI>;
 151
 152 def X86VBroadcast : SDNode<"X86ISD::VBROADCAST", SDTVBroadcast>;
 153
 154 //===----------------------------------------------------------------------===//
 155 // SSE Complex Patterns
 156 //===----------------------------------------------------------------------===//
 157
 158 // These are 'extloads' from a scalar to the low element of a vector, zeroing
 159 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
 160 // forms.
 161 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
 162                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 163                                    SDNPWantRoot]>;
 164 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
 165                                   [SDNPHasChain, SDNPMayLoad, SDNPMemOperand,
 166                                    SDNPWantRoot]>;
 167
 168 def ssmem : Operand<v4f32> {
 169   let PrintMethod = "printf32mem";
 170   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 171   let ParserMatchClass = X86MemAsmOperand;
 172   let OperandType = "OPERAND_MEMORY";
 173 }
 174 def sdmem : Operand<v2f64> {
 175   let PrintMethod = "printf64mem";
 176   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
 177   let ParserMatchClass = X86MemAsmOperand;
 178   let OperandType = "OPERAND_MEMORY";
 179 }
 180
 181 //===----------------------------------------------------------------------===//
 182 // SSE pattern fragments
 183 //===----------------------------------------------------------------------===//
 184
 185 // 128-bit load pattern fragments
 186 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 187 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 188 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 189 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 190
 191 // 256-bit load pattern fragments
 192 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 193 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 194 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 195 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 196
 197 // Like 'store', but always requires 128-bit vector alignment.
 198 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 199                            (store node:$val, node:$ptr), [{
 200   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 201 }]>;
 202
 203 // Like 'store', but always requires 256-bit vector alignment.
 204 def alignedstore256 : PatFrag<(ops node:$val, node:$ptr),
 205                               (store node:$val, node:$ptr), [{
 206   return cast<StoreSDNode>(N)->getAlignment() >= 32;
 207 }]>;
 208
 209 // Like 'load', but always requires 128-bit vector alignment.
 210 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 211   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 212 }]>;
 213
 214 // Like 'load', but always requires 256-bit vector alignment.
 215 def alignedload256 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 216   return cast<LoadSDNode>(N)->getAlignment() >= 32;
 217 }]>;
 218
 219 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 220                                (f32 (alignedload node:$ptr))>;
 221 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 222                                (f64 (alignedload node:$ptr))>;
 223
 224 // 128-bit aligned load pattern fragments
 225 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 226 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 227                                (v4f32 (alignedload node:$ptr))>;
 228 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 229                                (v2f64 (alignedload node:$ptr))>;
 230 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 231                                (v2i64 (alignedload node:$ptr))>;
 232
 233 // 256-bit aligned load pattern fragments
 234 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 235 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 236                                (v8f32 (alignedload256 node:$ptr))>;
 237 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 238                                (v4f64 (alignedload256 node:$ptr))>;
 239 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 240                                (v4i64 (alignedload256 node:$ptr))>;
 241
 242 // Like 'load', but uses special alignment checks suitable for use in
 243 // memory operands in most SSE instructions, which are required to
 244 // be naturally aligned on some targets but not on others.  If the subtarget
 245 // allows unaligned accesses, match any load, though this may require
 246 // setting a feature bit in the processor (on startup, for example).
 247 // Opteron 10h and later implement such a feature.
 248 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 249   return    Subtarget->hasVectorUAMem()
 250          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 251 }]>;
 252
 253 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 254 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 255
 256 // 128-bit memop pattern fragments
 257 // NOTE: all 128-bit integer vector loads are promoted to v2i64
 258 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 259 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 260 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 261
 262 // 256-bit memop pattern fragments
 263 // NOTE: all 256-bit integer vector loads are promoted to v4i64
 264 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 265 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 266 def memopv4i64 : PatFrag<(ops node:$ptr), (v4i64 (memop node:$ptr))>;
 267
 268 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 269 // 16-byte boundary.
 270 // FIXME: 8 byte alignment for mmx reads is not required
 271 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 272   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 273 }]>;
 274
 275 def memopmmx  : PatFrag<(ops node:$ptr), (x86mmx  (memop64 node:$ptr))>;
 276
 277 // MOVNT Support
 278 // Like 'store', but requires the non-temporal bit to be set
 279 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 280                            (st node:$val, node:$ptr), [{
 281   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 282     return ST->isNonTemporal();
 283   return false;
 284 }]>;
 285
 286 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 287                                    (st node:$val, node:$ptr), [{
 288   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 289     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 290            ST->getAddressingMode() == ISD::UNINDEXED &&
 291            ST->getAlignment() >= 16;
 292   return false;
 293 }]>;
 294
 295 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 296                                    (st node:$val, node:$ptr), [{
 297   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 298     return ST->isNonTemporal() &&
 299            ST->getAlignment() < 16;
 300   return false;
 301 }]>;
 302
 303 // 128-bit bitconvert pattern fragments
 304 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 305 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 306 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 307 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 308 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 309 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 310
 311 // 256-bit bitconvert pattern fragments
 312 def bc_v32i8 : PatFrag<(ops node:$in), (v32i8 (bitconvert node:$in))>;
 313 def bc_v16i16 : PatFrag<(ops node:$in), (v16i16 (bitconvert node:$in))>;
 314 def bc_v8i32 : PatFrag<(ops node:$in), (v8i32 (bitconvert node:$in))>;
 315 def bc_v4i64 : PatFrag<(ops node:$in), (v4i64 (bitconvert node:$in))>;
 316
 317 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 318                            (bitconvert (v2i64 (X86vzmovl
 319                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 320 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 321                            (bitconvert (v4i32 (X86vzmovl
 322                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 323
 324 def vzload_v2i64 : PatFrag<(ops node:$src),
 325                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 326
 327
 328 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 329   return N->isExactlyValue(+0.0);
 330 }]>;
 331
 332 // BYTE_imm - Transform bit immediates into byte immediates.
 333 def BYTE_imm  : SDNodeXForm<imm, [{
 334   // Transformation function: imm >> 3
 335   return getI32Imm(N->getZExtValue() >> 3);
 336 }]>;
 337
 338 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 339 // SHUFP* etc. imm.
 340 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 341   return getI8Imm(X86::getShuffleSHUFImmediate(cast<ShuffleVectorSDNode>(N)));
 342 }]>;
 343
 344 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 345 // PSHUFHW imm.
 346 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 347   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 348 }]>;
 349
 350 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 351 // PSHUFLW imm.
 352 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 353   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 354 }]>;
 355
 356 // EXTRACT_get_vextractf128_imm xform function: convert extract_subvector index
 357 // to VEXTRACTF128 imm.
 358 def EXTRACT_get_vextractf128_imm : SDNodeXForm<extract_subvector, [{
 359   return getI8Imm(X86::getExtractVEXTRACTF128Immediate(N));
 360 }]>;
 361
 362 // INSERT_get_vinsertf128_imm xform function: convert insert_subvector index to
 363 // VINSERTF128 imm.
 364 def INSERT_get_vinsertf128_imm : SDNodeXForm<insert_subvector, [{
 365   return getI8Imm(X86::getInsertVINSERTF128Immediate(N));
 366 }]>;
 367
 368 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 369                        (vector_shuffle node:$lhs, node:$rhs), [{
 370   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 371   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 372 }]>;
 373
 374 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 375                       (vector_shuffle node:$lhs, node:$rhs), [{
 376   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 377 }]>;
 378
 379 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 380                       (vector_shuffle node:$lhs, node:$rhs), [{
 381   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 382 }]>;
 383
 384 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 385                             (vector_shuffle node:$lhs, node:$rhs), [{
 386   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 387 }]>;
 388
 389 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 390                       (vector_shuffle node:$lhs, node:$rhs), [{
 391   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 392 }]>;
 393
 394 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 395                     (vector_shuffle node:$lhs, node:$rhs), [{
 396   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 397 }]>;
 398
 399 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 400                    (vector_shuffle node:$lhs, node:$rhs), [{
 401   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 402 }]>;
 403
 404 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 405                      (vector_shuffle node:$lhs, node:$rhs), [{
 406   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 407 }]>;
 408
 409 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 410                      (vector_shuffle node:$lhs, node:$rhs), [{
 411   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX2());
 412 }]>;
 413
 414 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 415                      (vector_shuffle node:$lhs, node:$rhs), [{
 416   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 417 }], SHUFFLE_get_shuf_imm>;
 418
 419 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 420                     (vector_shuffle node:$lhs, node:$rhs), [{
 421   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N), Subtarget->hasAVX());
 422 }], SHUFFLE_get_shuf_imm>;
 423
 424 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 425                       (vector_shuffle node:$lhs, node:$rhs), [{
 426   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 427 }], SHUFFLE_get_pshufhw_imm>;
 428
 429 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 430                       (vector_shuffle node:$lhs, node:$rhs), [{
 431   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 432 }], SHUFFLE_get_pshuflw_imm>;
 433
 434 def vextractf128_extract : PatFrag<(ops node:$bigvec, node:$index),
 435                                    (extract_subvector node:$bigvec,
 436                                                       node:$index), [{
 437   return X86::isVEXTRACTF128Index(N);
 438 }], EXTRACT_get_vextractf128_imm>;
 439
 440 def vinsertf128_insert : PatFrag<(ops node:$bigvec, node:$smallvec,
 441                                       node:$index),
 442                                  (insert_subvector node:$bigvec, node:$smallvec,
 443                                                    node:$index), [{
 444   return X86::isVINSERTF128Index(N);
 445 }], INSERT_get_vinsertf128_imm>;
 446