lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42
  43 // ImmType - This specifies the immediate type used by an instruction. This is
  44 // part of the ad-hoc solution used to emit machine instruction encodings by our
  45 // machine code emitter.
  46 class ImmType<bits<3> val> {
  47   bits<3> Value = val;
  48 }
  49 def NoImm      : ImmType<0>;
  50 def Imm8       : ImmType<1>;
  51 def Imm8PCRel  : ImmType<2>;
  52 def Imm16      : ImmType<3>;
  53 def Imm16PCRel : ImmType<4>;
  54 def Imm32      : ImmType<5>;
  55 def Imm32PCRel : ImmType<6>;
  56 def Imm64      : ImmType<7>;
  57
  58 // FPFormat - This specifies what form this FP instruction has.  This is used by
  59 // the Floating-Point stackifier pass.
  60 class FPFormat<bits<3> val> {
  61   bits<3> Value = val;
  62 }
  63 def NotFP      : FPFormat<0>;
  64 def ZeroArgFP  : FPFormat<1>;
  65 def OneArgFP   : FPFormat<2>;
  66 def OneArgFPRW : FPFormat<3>;
  67 def TwoArgFP   : FPFormat<4>;
  68 def CompareFP  : FPFormat<5>;
  69 def CondMovFP  : FPFormat<6>;
  70 def SpecialFP  : FPFormat<7>;
  71
  72 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  73 // Keep in sync with tables in X86InstrInfo.cpp.
  74 class Domain<bits<2> val> {
  75   bits<2> Value = val;
  76 }
  77 def GenericDomain   : Domain<0>;
  78 def SSEPackedSingle : Domain<1>;
  79 def SSEPackedDouble : Domain<2>;
  80 def SSEPackedInt    : Domain<3>;
  81
  82 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  83 // emitter that various prefix bytes are required.
  84 class OpSize { bit hasOpSizePrefix = 1; }
  85 class AdSize { bit hasAdSizePrefix = 1; }
  86 class REX_W  { bit hasREX_WPrefix = 1; }
  87 class LOCK   { bit hasLockPrefix = 1; }
  88 class SegFS  { bits<2> SegOvrBits = 1; }
  89 class SegGS  { bits<2> SegOvrBits = 2; }
  90 class TB     { bits<4> Prefix = 1; }
  91 class REP    { bits<4> Prefix = 2; }
  92 class D8     { bits<4> Prefix = 3; }
  93 class D9     { bits<4> Prefix = 4; }
  94 class DA     { bits<4> Prefix = 5; }
  95 class DB     { bits<4> Prefix = 6; }
  96 class DC     { bits<4> Prefix = 7; }
  97 class DD     { bits<4> Prefix = 8; }
  98 class DE     { bits<4> Prefix = 9; }
  99 class DF     { bits<4> Prefix = 10; }
 100 class XD     { bits<4> Prefix = 11; }
 101 class XS     { bits<4> Prefix = 12; }
 102 class T8     { bits<4> Prefix = 13; }
 103 class TA     { bits<4> Prefix = 14; }
 104 class TF     { bits<4> Prefix = 15; }
 105 class VEX    { bit hasVEXPrefix = 1; }
 106 class VEX_W  { bit hasVEX_WPrefix = 1; }
 107 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 108 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 109 class VEX_L  { bit hasVEX_L = 1; }
 110
 111 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 112               string AsmStr, Domain d = GenericDomain>
 113   : Instruction {
 114   let Namespace = "X86";
 115
 116   bits<8> Opcode = opcod;
 117   Format Form = f;
 118   bits<6> FormBits = Form.Value;
 119   ImmType ImmT = i;
 120
 121   dag OutOperandList = outs;
 122   dag InOperandList = ins;
 123   string AsmString = AsmStr;
 124
 125   //
 126   // Attributes specific to X86 instructions...
 127   //
 128   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 129   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 130
 131   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
 132   bit hasREX_WPrefix  = 0;  // Does this inst requires the REX.W prefix?
 133   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 134   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 135   bits<2> SegOvrBits = 0;   // Segment override prefix.
 136   Domain ExeDomain = d;
 137   bit hasVEXPrefix = 0;     // Does this inst requires a VEX prefix?
 138   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 139   bit hasVEX_4VPrefix = 0;  // Does this inst requires the VEX.VVVV field?
 140   bit hasVEX_i8ImmReg = 0;  // Does this inst requires the last source register
 141                             // to be encoded in a immediate field?
 142   bit hasVEX_L = 0;         // Does this inst uses large (256-bit) registers?
 143
 144   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 145   let TSFlags{5-0}   = FormBits;
 146   let TSFlags{6}     = hasOpSizePrefix;
 147   let TSFlags{7}     = hasAdSizePrefix;
 148   let TSFlags{11-8}  = Prefix;
 149   let TSFlags{12}    = hasREX_WPrefix;
 150   let TSFlags{15-13} = ImmT.Value;
 151   let TSFlags{18-16} = FPForm.Value;
 152   let TSFlags{19}    = hasLockPrefix;
 153   let TSFlags{21-20} = SegOvrBits;
 154   let TSFlags{23-22} = ExeDomain.Value;
 155   let TSFlags{31-24} = Opcode;
 156   let TSFlags{32}    = hasVEXPrefix;
 157   let TSFlags{33}    = hasVEX_WPrefix;
 158   let TSFlags{34}    = hasVEX_4VPrefix;
 159   let TSFlags{35}    = hasVEX_i8ImmReg;
 160   let TSFlags{36}    = hasVEX_L;
 161 }
 162
 163 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 164         list<dag> pattern, Domain d = GenericDomain>
 165   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 166   let Pattern = pattern;
 167   let CodeSize = 3;
 168 }
 169 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 170            list<dag> pattern, Domain d = GenericDomain>
 171   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 172   let Pattern = pattern;
 173   let CodeSize = 3;
 174 }
 175 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 176                list<dag> pattern>
 177   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 178   let Pattern = pattern;
 179   let CodeSize = 3;
 180 }
 181 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 182            list<dag> pattern>
 183   : X86Inst<o, f, Imm16, outs, ins, asm> {
 184   let Pattern = pattern;
 185   let CodeSize = 3;
 186 }
 187 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 188            list<dag> pattern>
 189   : X86Inst<o, f, Imm32, outs, ins, asm> {
 190   let Pattern = pattern;
 191   let CodeSize = 3;
 192 }
 193
 194 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 195            list<dag> pattern>
 196   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 197   let Pattern = pattern;
 198   let CodeSize = 3;
 199 }
 200
 201 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 202            list<dag> pattern>
 203   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 204   let Pattern = pattern;
 205   let CodeSize = 3;
 206 }
 207
 208 // FPStack Instruction Templates:
 209 // FPI - Floating Point Instruction template.
 210 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 211   : I<o, F, outs, ins, asm, []> {}
 212
 213 // FpI_ - Floating Point Psuedo Instruction template. Not Predicated.
 214 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 215   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 216   let FPForm = fp;
 217   let Pattern = pattern;
 218 }
 219
 220 // Templates for instructions that use a 16- or 32-bit segmented address as
 221 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 222 //
 223 //   Iseg16 - 16-bit segment selector, 16-bit offset
 224 //   Iseg32 - 16-bit segment selector, 32-bit offset
 225
 226 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 227               list<dag> pattern> : X86Inst<o, f, NoImm, outs, ins, asm> {
 228   let Pattern = pattern;
 229   let CodeSize = 3;
 230 }
 231
 232 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 233               list<dag> pattern> : X86Inst<o, f, NoImm, outs, ins, asm> {
 234   let Pattern = pattern;
 235   let CodeSize = 3;
 236 }
 237
 238 // SI - SSE 1 & 2 scalar instructions
 239 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 240       : I<o, F, outs, ins, asm, pattern> {
 241   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 242             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 243
 244   // AVX instructions have a 'v' prefix in the mnemonic
 245   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 246 }
 247
 248 // SIi8 - SSE 1 & 2 scalar instructions
 249 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 250            list<dag> pattern>
 251       : Ii8<o, F, outs, ins, asm, pattern> {
 252   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 253             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 254
 255   // AVX instructions have a 'v' prefix in the mnemonic
 256   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 257 }
 258
 259 // PI - SSE 1 & 2 packed instructions
 260 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 261          Domain d>
 262       : I<o, F, outs, ins, asm, pattern, d> {
 263   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 264         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 265
 266   // AVX instructions have a 'v' prefix in the mnemonic
 267   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 268 }
 269
 270 // PIi8 - SSE 1 & 2 packed instructions with immediate
 271 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 272            list<dag> pattern, Domain d>
 273       : Ii8<o, F, outs, ins, asm, pattern, d> {
 274   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 275         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 276
 277   // AVX instructions have a 'v' prefix in the mnemonic
 278   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 279 }
 280
 281 // SSE1 Instruction Templates:
 282 //
 283 //   SSI   - SSE1 instructions with XS prefix.
 284 //   PSI   - SSE1 instructions with TB prefix.
 285 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 286 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 287 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 288
 289 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 290       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 291 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 292             list<dag> pattern>
 293       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 294 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 295       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 296         Requires<[HasSSE1]>;
 297 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 298             list<dag> pattern>
 299       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 300         Requires<[HasSSE1]>;
 301 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 302            list<dag> pattern>
 303       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 304         Requires<[HasAVX]>;
 305 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 306            list<dag> pattern>
 307       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>,
 308         Requires<[HasAVX]>;
 309
 310 // SSE2 Instruction Templates:
 311 //
 312 //   SDI    - SSE2 instructions with XD prefix.
 313 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 314 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 315 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 316 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 317 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 318 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 319
 320 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 321       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 322 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 323             list<dag> pattern>
 324       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 325 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 326              list<dag> pattern>
 327       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 328 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 329       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 330         Requires<[HasSSE2]>;
 331 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 332             list<dag> pattern>
 333       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 334         Requires<[HasSSE2]>;
 335 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 336            list<dag> pattern>
 337       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 338         Requires<[HasAVX]>;
 339 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 340            list<dag> pattern>
 341       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>,
 342         OpSize, Requires<[HasAVX]>;
 343
 344 // SSE3 Instruction Templates:
 345 //
 346 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 347 //   S3SI  - SSE3 instructions with XS prefix.
 348 //   S3DI  - SSE3 instructions with XD prefix.
 349
 350 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 351            list<dag> pattern>
 352       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 353         Requires<[HasSSE3]>;
 354 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 355            list<dag> pattern>
 356       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 357         Requires<[HasSSE3]>;
 358 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 359       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 360         Requires<[HasSSE3]>;
 361
 362
 363 // SSSE3 Instruction Templates:
 364 //
 365 //   SS38I - SSSE3 instructions with T8 prefix.
 366 //   SS3AI - SSSE3 instructions with TA prefix.
 367 //
 368 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 369 // uses the MMX registers. We put those instructions here because they better
 370 // fit into the SSSE3 instruction category rather than the MMX category.
 371
 372 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 373             list<dag> pattern>
 374       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 375         Requires<[HasSSSE3]>;
 376 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 377             list<dag> pattern>
 378       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 379         Requires<[HasSSSE3]>;
 380
 381 // SSE4.1 Instruction Templates:
 382 //
 383 //   SS48I - SSE 4.1 instructions with T8 prefix.
 384 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 385 //
 386 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 387             list<dag> pattern>
 388       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 389         Requires<[HasSSE41]>;
 390 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 391             list<dag> pattern>
 392       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 393         Requires<[HasSSE41]>;
 394
 395 // SSE4.2 Instruction Templates:
 396 //
 397 //   SS428I - SSE 4.2 instructions with T8 prefix.
 398 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 399              list<dag> pattern>
 400       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 401         Requires<[HasSSE42]>;
 402
 403 //   SS42FI - SSE 4.2 instructions with TF prefix.
 404 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 405               list<dag> pattern>
 406       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 407
 408 //   SS42AI = SSE 4.2 instructions with TA prefix
 409 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 410              list<dag> pattern>
 411       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 412         Requires<[HasSSE42]>;
 413
 414 // AVX Instruction Templates:
 415 //   Instructions introduced in AVX (no SSE equivalent forms)
 416 //
 417 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 418 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 419 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 420             list<dag> pattern>
 421       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 422         Requires<[HasAVX]>;
 423 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 424               list<dag> pattern>
 425       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 426         Requires<[HasAVX]>;
 427
 428 // AES Instruction Templates:
 429 //
 430 // AES8I
 431 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 432 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 433             list<dag>pattern>
 434       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 435         Requires<[HasAES]>;
 436
 437 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 438             list<dag> pattern>
 439       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 440         Requires<[HasAES]>;
 441
 442 // FMA3 Instruction Templates
 443 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 444            list<dag>pattern>
 445       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 446         OpSize, VEX_4V, Requires<[HasFMA3]>;
 447
 448 // X86-64 Instruction templates...
 449 //
 450
 451 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 452       : I<o, F, outs, ins, asm, pattern>, REX_W;
 453 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 454             list<dag> pattern>
 455       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 456 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 457              list<dag> pattern>
 458       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 459
 460 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 461             list<dag> pattern>
 462   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 463   let Pattern = pattern;
 464   let CodeSize = 3;
 465 }
 466
 467 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 468            list<dag> pattern>
 469       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 470 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 471            list<dag> pattern>
 472       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 473 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 474            list<dag> pattern>
 475       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 476
 477 // MMX Instruction templates
 478 //
 479
 480 // MMXI   - MMX instructions with TB prefix.
 481 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 482 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 483 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 484 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 485 // MMXID  - MMX instructions with XD prefix.
 486 // MMXIS  - MMX instructions with XS prefix.
 487 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 488            list<dag> pattern>
 489       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 490 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 491              list<dag> pattern>
 492       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 493 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 494             list<dag> pattern>
 495       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 496 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 497             list<dag> pattern>
 498       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 499 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 500              list<dag> pattern>
 501       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 502 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 503             list<dag> pattern>
 504       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 505 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 506             list<dag> pattern>
 507       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;