lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 278                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 279                                      string AttSrcAsm, string IntelSrcAsm,
 280                                      dag RHS> :
 281    AVX512_maskable_common<O, F, _, Outs,
 282                           !con((ins _.RC:$src1), NonTiedIns),
 283                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 284                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 285                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 286                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 287
 288 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 289                                   dag Outs, dag Ins,
 290                                   string OpcodeStr,
 291                                   string AttSrcAsm, string IntelSrcAsm,
 292                                   list<dag> Pattern> :
 293    AVX512_maskable_custom<O, F, Outs, Ins,
 294                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 295                           !con((ins _.KRCWM:$mask), Ins),
 296                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 297                           "$src0 = $dst">;
 298
 299
 300 // Instruction with mask that puts result in mask register,
 301 // like "compare" and "vptest"
 302 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 303                                   dag Outs,
 304                                   dag Ins, dag MaskingIns,
 305                                   string OpcodeStr,
 306                                   string AttSrcAsm, string IntelSrcAsm,
 307                                   list<dag> Pattern,
 308                                   list<dag> MaskingPattern,
 309                                   string Round = "",
 310                                   InstrItinClass itin = NoItinerary> {
 311     def NAME: AVX512<O, F, Outs, Ins,
 312                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 313                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 314                        Pattern, itin>;
 315
 316     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 317                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 318                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 319                        MaskingPattern, itin>, EVEX_K;
 320 }
 321
 322 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 323                                   dag Outs,
 324                                   dag Ins, dag MaskingIns,
 325                                   string OpcodeStr,
 326                                   string AttSrcAsm, string IntelSrcAsm,
 327                                   dag RHS, dag MaskingRHS,
 328                                   string Round = "",
 329                                   InstrItinClass itin = NoItinerary> :
 330   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 331                          AttSrcAsm, IntelSrcAsm,
 332                          [(set _.KRC:$dst, RHS)],
 333                          [(set _.KRC:$dst, MaskingRHS)],
 334                          Round, NoItinerary>;
 335
 336 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 337                            dag Outs, dag Ins, string OpcodeStr,
 338                            string AttSrcAsm, string IntelSrcAsm,
 339                            dag RHS, string Round = "",
 340                            InstrItinClass itin = NoItinerary> :
 341    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 342                           !con((ins _.KRCWM:$mask), Ins),
 343                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 344                           (and _.KRCWM:$mask, RHS),
 345                           Round, itin>;
 346
 347 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 348                            dag Outs, dag Ins, string OpcodeStr,
 349                            string AttSrcAsm, string IntelSrcAsm> :
 350    AVX512_maskable_custom_cmp<O, F, Outs,
 351                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 352                              AttSrcAsm, IntelSrcAsm,
 353                              [],[],"", NoItinerary>;
 354
 355 // Bitcasts between 512-bit vector types. Return the original type since
 356 // no instruction is needed for the conversion
 357 let Predicates = [HasAVX512] in {
 358   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 359   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 360   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 363   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 364   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 368   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 369   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 374   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 379   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 384   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 385   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 389
 390   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 420
 421 // Bitcasts between 256-bit vector types. Return the original type since
 422 // no instruction is needed for the conversion
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453 }
 454
 455 //
 456 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 457 //
 458
 459 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 460     isPseudo = 1, Predicates = [HasAVX512] in {
 461 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 462                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 463 }
 464
 465 let Predicates = [HasAVX512] in {
 466 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 467 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 468 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 469 }
 470
 471 //===----------------------------------------------------------------------===//
 472 // AVX-512 - VECTOR INSERT
 473 //
 474 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 475                                                        PatFrag vinsert_insert> {
 476   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 477     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 478                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 479                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 480                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 481                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 482                                          (From.VT From.RC:$src2),
 483                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 484
 485   let mayLoad = 1 in
 486     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 487                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 488                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 489                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 490                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 491                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 492                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 493                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 494   }
 495 }
 496
 497 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 498                        X86VectorVTInfo To, PatFrag vinsert_insert,
 499                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 500   let Predicates = p in {
 501     def : Pat<(vinsert_insert:$ins
 502                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 503               (To.VT (!cast<Instruction>(InstrStr#"rr")
 504                      To.RC:$src1, From.RC:$src2,
 505                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 506
 507     def : Pat<(vinsert_insert:$ins
 508                   (To.VT To.RC:$src1),
 509                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 510                   (iPTR imm)),
 511               (To.VT (!cast<Instruction>(InstrStr#"rm")
 512                   To.RC:$src1, addr:$src2,
 513                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 514   }
 515 }
 516
 517 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 518                             ValueType EltVT64, int Opcode256> {
 519
 520   let Predicates = [HasVLX] in
 521     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 522                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 523                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 524                                  vinsert128_insert>, EVEX_V256;
 525
 526   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 527                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert128_insert>, EVEX_V512;
 530
 531   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 532                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 533                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 534                                  vinsert256_insert>, VEX_W, EVEX_V512;
 535
 536   let Predicates = [HasVLX, HasDQI] in
 537     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 538                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 539                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 540                                    vinsert128_insert>, VEX_W, EVEX_V256;
 541
 542   let Predicates = [HasDQI] in {
 543     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 544                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 545                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 546                                  vinsert128_insert>, VEX_W, EVEX_V512;
 547
 548     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 549                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 550                                    X86VectorVTInfo<16, EltVT32, VR512>,
 551                                    vinsert256_insert>, EVEX_V512;
 552   }
 553 }
 554
 555 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 556 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 557
 558 // Codegen pattern with the alternative types,
 559 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 560 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 561               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 562 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 564
 565 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 566               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 567 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 569
 570 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 571               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 572 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 574
 575 // Codegen pattern with the alternative types insert VEC128 into VEC256
 576 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 577               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 580 // Codegen pattern with the alternative types insert VEC128 into VEC512
 581 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 582               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 584                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 585 // Codegen pattern with the alternative types insert VEC256 into VEC512
 586 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 587               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 590
 591 // vinsertps - insert f32 to XMM
 592 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 593       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 594       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 595       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 596       EVEX_4V;
 597 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 598       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 599       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 600       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 601                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 602                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 603
 604 //===----------------------------------------------------------------------===//
 605 // AVX-512 VECTOR EXTRACT
 606 //---
 607
 608 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 609                                                      X86VectorVTInfo To> {
 610   // A subvector extract from the first vector position is
 611   // a subregister copy that needs no instruction.
 612   def NAME # To.NumElts:
 613       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 614           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 615 }
 616
 617 multiclass vextract_for_size<int Opcode,
 618                                     X86VectorVTInfo From, X86VectorVTInfo To,
 619                                     PatFrag vextract_extract> :
 620   vextract_for_size_first_position_lowering<From, To> {
 621
 622   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 623     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 624     // vextract_extract), we interesting only in patterns without mask,
 625     // intrinsics pattern match generated bellow.
 626     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 627                 (ins From.RC:$src1, i32u8imm:$idx),
 628                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 629                 "$idx, $src1", "$src1, $idx",
 630                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 631                                                          (iPTR imm)))]>,
 632               AVX512AIi8Base, EVEX;
 633     let mayStore = 1 in {
 634       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 635                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 636                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 637                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 638                       []>, EVEX;
 639
 640       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 641                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 642                                           From.RC:$src1, i32u8imm:$src2),
 643                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 644                             "\t{$src2, $src1, $dst {${mask}}|"
 645                             "$dst {${mask}}, $src1, $src2}",
 646                       []>, EVEX_K, EVEX;
 647     }//mayStore = 1
 648   }
 649
 650   // Intrinsic call with masking.
 651   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 652                               "x" # To.NumElts # "_" # From.Size)
 653                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 654             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 655                                 From.ZSuffix # "rrk")
 656                 To.RC:$src0,
 657                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 658                 From.RC:$src1, imm:$idx)>;
 659
 660   // Intrinsic call with zero-masking.
 661   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 662                               "x" # To.NumElts # "_" # From.Size)
 663                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 664             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 665                                 From.ZSuffix # "rrkz")
 666                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 667                 From.RC:$src1, imm:$idx)>;
 668
 669   // Intrinsic call without masking.
 670   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 671                               "x" # To.NumElts # "_" # From.Size)
 672                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 673             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 674                                 From.ZSuffix # "rr")
 675                 From.RC:$src1, imm:$idx)>;
 676 }
 677
 678 // This multiclass generates patterns for matching vextract with common types
 679 // (X86VectorVTInfo From , X86VectorVTInfo To) and alternative types
 680 // (X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo)
 681 multiclass vextract_for_size_all<int Opcode,
 682                              X86VectorVTInfo From, X86VectorVTInfo To,
 683                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 684                              PatFrag vextract_extract,
 685                              SDNodeXForm EXTRACT_get_vextract_imm> :
 686   vextract_for_size<Opcode, From, To, vextract_extract>,
 687   vextract_for_size_first_position_lowering<AltFrom, AltTo> {
 688
 689   // Codegen pattern with the alternative types.
 690   // Only add this if operation not supported natively via AVX512DQ
 691   let Predicates = [NoDQI] in
 692     def : Pat<(vextract_extract:$ext (AltFrom.VT AltFrom.RC:$src1), (iPTR imm)),
 693               (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x" #
 694                                             To.NumElts # From.ZSuffix # "rr")
 695                          AltFrom.RC:$src1,
 696                          (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 697 }
 698
 699 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 700                              ValueType EltVT64, int Opcode256> {
 701   defm NAME # "32x4Z" : vextract_for_size_all<Opcode128,
 702                                  X86VectorVTInfo<16, EltVT32, VR512>,
 703                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 704                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 705                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 706                                  vextract128_extract,
 707                                  EXTRACT_get_vextract128_imm>,
 708                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 709   defm NAME # "64x4Z" : vextract_for_size_all<Opcode256,
 710                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 711                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 712                                  X86VectorVTInfo<16, EltVT32, VR512>,
 713                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 714                                  vextract256_extract,
 715                                  EXTRACT_get_vextract256_imm>,
 716                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 717   let Predicates = [HasVLX] in
 718     defm NAME # "32x4Z256" : vextract_for_size_all<Opcode128,
 719                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 720                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 721                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 722                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 723                                  vextract128_extract,
 724                                  EXTRACT_get_vextract128_imm>,
 725                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 726   let Predicates = [HasVLX, HasDQI] in
 727     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 728                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 729                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 730                                  vextract128_extract>,
 731                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 732   let Predicates = [HasDQI] in {
 733     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 734                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 735                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 736                                  vextract128_extract>,
 737                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 738     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 739                                  X86VectorVTInfo<16, EltVT32, VR512>,
 740                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 741                                  vextract256_extract>,
 742                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 743   }
 744 }
 745
 746 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 747 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 748
 749 // A 128-bit subvector insert to the first 512-bit vector position
 750 // is a subregister copy that needs no instruction.
 751 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 752           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 753           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 754           sub_ymm)>;
 755 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 756           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 757           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 758           sub_ymm)>;
 759 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 760           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 761           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 762           sub_ymm)>;
 763 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 764           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 765           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 766           sub_ymm)>;
 767
 768 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 769           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 770 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 771           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 772 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 774 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 775           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 776
 777 // vextractps - extract 32 bits from XMM
 778 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 779       (ins VR128X:$src1, u8imm:$src2),
 780       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 781       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 782       EVEX;
 783
 784 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 785       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 786       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 787       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 788                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 789
 790 //===---------------------------------------------------------------------===//
 791 // AVX-512 BROADCAST
 792 //---
 793 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 794                               ValueType svt, X86VectorVTInfo _> {
 795   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 796                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 797                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 798                    T8PD, EVEX;
 799
 800   let mayLoad = 1 in {
 801     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 802                      (ins _.ScalarMemOp:$src),
 803                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 804                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 805                      T8PD, EVEX;
 806   }
 807 }
 808
 809 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 810                                   AVX512VLVectorVTInfo _> {
 811   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 812                              EVEX_V512;
 813
 814   let Predicates = [HasVLX] in {
 815     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 816                                   EVEX_V256;
 817   }
 818 }
 819
 820 let ExeDomain = SSEPackedSingle in {
 821   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 822                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 823    let Predicates = [HasVLX] in {
 824      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 825                                      v4f32, v4f32x_info>, EVEX_V128,
 826                                      EVEX_CD8<32, CD8VT1>;
 827    }
 828 }
 829
 830 let ExeDomain = SSEPackedDouble in {
 831   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 832                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 833 }
 834
 835 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 836 // Later, we can canonize broadcast instructions before ISel phase and
 837 // eliminate additional patterns on ISel.
 838 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 839 // representations of source
 840 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 841                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 842                                 RegisterClass SrcRC_s> {
 843   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 844             (!cast<Instruction>(InstName##"r")
 845               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 846
 847   let AddedComplexity = 30 in {
 848     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 849                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 850               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 851                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 852
 853     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 854                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 855               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 856                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 857   }
 858 }
 859
 860 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 861                             VR128X, FR32X>;
 862 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 863                             VR128X, FR64X>;
 864
 865 let Predicates = [HasVLX] in {
 866   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 867                               v8f32x_info, VR128X, FR32X>;
 868   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 869                               v4f32x_info, VR128X, FR32X>;
 870   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 871                               v4f64x_info, VR128X, FR64X>;
 872 }
 873
 874 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 875           (VBROADCASTSSZm addr:$src)>;
 876 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 877           (VBROADCASTSDZm addr:$src)>;
 878
 879 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 880           (VBROADCASTSSZm addr:$src)>;
 881 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 882           (VBROADCASTSDZm addr:$src)>;
 883
 884 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 885                                     RegisterClass SrcRC> {
 886   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 887                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 888                            "$src", "$src", []>, T8PD, EVEX;
 889 }
 890
 891 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 892                                        RegisterClass SrcRC, Predicate prd> {
 893   let Predicates = [prd] in
 894     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 895   let Predicates = [prd, HasVLX] in {
 896     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 897     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 898   }
 899 }
 900
 901 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 902                                                  HasBWI>;
 903 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 904                                                  HasBWI>;
 905 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 906                                                  HasAVX512>;
 907 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 908                                                  HasAVX512>, VEX_W;
 909
 910 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 911            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 912
 913 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 914            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 915
 916 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 917         (VPBROADCASTDrZr GR32:$src)>;
 918 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 919         (VPBROADCASTQrZr GR64:$src)>;
 920
 921 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 922         (VPBROADCASTDrZr GR32:$src)>;
 923 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 924         (VPBROADCASTQrZr GR64:$src)>;
 925
 926 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 927                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 928           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 929 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 930                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 931           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 932
 933 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 934                           X86MemOperand x86memop, PatFrag ld_frag,
 935                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 936                           RegisterClass KRC> {
 937   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 938                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 939                   [(set DstRC:$dst,
 940                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 941   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 942                                                          VR128X:$src),
 943                     !strconcat(OpcodeStr,
 944                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 945                     []>, EVEX, EVEX_K;
 946   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 947                                                          VR128X:$src),
 948                     !strconcat(OpcodeStr,
 949                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 950                     []>, EVEX, EVEX_KZ;
 951   let mayLoad = 1 in {
 952   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 953                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 954                   [(set DstRC:$dst,
 955                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 956   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 957                                                          x86memop:$src),
 958                   !strconcat(OpcodeStr,
 959                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 960                   []>, EVEX, EVEX_K;
 961   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 962                                                          x86memop:$src),
 963                   !strconcat(OpcodeStr,
 964                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 965                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 966                              (X86VBroadcast (ld_frag addr:$src)),
 967                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 968   }
 969 }
 970
 971 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 972                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 973                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 974 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 975                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 976                       EVEX_CD8<64, CD8VT1>;
 977
 978 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 979                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 980   let mayLoad = 1 in {
 981   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 982                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 983                   [(set _Dst.RC:$dst,
 984                     (_Dst.VT (X86SubVBroadcast
 985                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 986   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 987                                                          _Src.MemOp:$src),
 988                   !strconcat(OpcodeStr,
 989                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 990                   []>, EVEX, EVEX_K;
 991   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 992                                                          _Src.MemOp:$src),
 993                   !strconcat(OpcodeStr,
 994                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 995                   []>, EVEX, EVEX_KZ;
 996   }
 997 }
 998
 999 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1000                        v16i32_info, v4i32x_info>,
1001                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1002 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1003                        v16f32_info, v4f32x_info>,
1004                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1005 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1006                        v8i64_info, v4i64x_info>, VEX_W,
1007                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1008 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1009                        v8f64_info, v4f64x_info>, VEX_W,
1010                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1011
1012 let Predicates = [HasVLX] in {
1013 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1014                            v8i32x_info, v4i32x_info>,
1015                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1016 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1017                            v8f32x_info, v4f32x_info>,
1018                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1019 }
1020 let Predicates = [HasVLX, HasDQI] in {
1021 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1022                            v4i64x_info, v2i64x_info>, VEX_W,
1023                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1024 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1025                            v4f64x_info, v2f64x_info>, VEX_W,
1026                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1027 }
1028 let Predicates = [HasDQI] in {
1029 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1030                        v8i64_info, v2i64x_info>, VEX_W,
1031                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1032 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1033                        v16i32_info, v8i32x_info>,
1034                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1035 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1036                        v8f64_info, v2f64x_info>, VEX_W,
1037                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1038 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1039                        v16f32_info, v8f32x_info>,
1040                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1041 }
1042
1043 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
1044           (VPBROADCASTDZrr VR128X:$src)>;
1045 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
1046           (VPBROADCASTQZrr VR128X:$src)>;
1047
1048 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1049           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1050 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1051           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1052
1053 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1054           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1055 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1056           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1057
1058 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
1059           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
1060 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
1061           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
1062
1063 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
1064           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
1065 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
1066           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
1067
1068 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1069           (VBROADCASTSSZr VR128X:$src)>;
1070 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1071           (VBROADCASTSDZr VR128X:$src)>;
1072
1073 // Provide fallback in case the load node that is used in the patterns above
1074 // is used by additional users, which prevents the pattern selection.
1075 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1076           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1077 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1078           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1079
1080
1081 //===----------------------------------------------------------------------===//
1082 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1083 //---
1084
1085 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1086                        RegisterClass KRC> {
1087 let Predicates = [HasCDI] in
1088 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
1089                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1090                   []>, EVEX, EVEX_V512;
1091
1092 let Predicates = [HasCDI, HasVLX] in {
1093 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
1094                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1095                   []>, EVEX, EVEX_V128;
1096 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1097                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1098                   []>, EVEX, EVEX_V256;
1099 }
1100 }
1101
1102 let Predicates = [HasCDI] in {
1103 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1104                                              VK16>;
1105 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1106                                              VK8>, VEX_W;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // AVX-512 - VPERM
1111 //
1112 // -- immediate form --
1113 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1114                            X86VectorVTInfo _> {
1115   let ExeDomain = _.ExeDomain in {
1116   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1117                      (ins _.RC:$src1, u8imm:$src2),
1118                      !strconcat(OpcodeStr,
1119                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1120                      [(set _.RC:$dst,
1121                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1122                      EVEX;
1123   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1124                      (ins _.MemOp:$src1, u8imm:$src2),
1125                      !strconcat(OpcodeStr,
1126                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1127                      [(set _.RC:$dst,
1128                        (_.VT (OpNode (_.LdFrag addr:$src1),
1129                               (i8 imm:$src2))))]>,
1130            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1131 }
1132 }
1133
1134 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1135                          X86VectorVTInfo Ctrl> :
1136      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1137   let ExeDomain = _.ExeDomain in {
1138     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1139                      (ins _.RC:$src1, _.RC:$src2),
1140                      !strconcat("vpermil" # _.Suffix,
1141                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1142                      [(set _.RC:$dst,
1143                          (_.VT (X86VPermilpv _.RC:$src1,
1144                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1145              EVEX_4V;
1146     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1147                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1148                      !strconcat("vpermil" # _.Suffix,
1149                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1150                      [(set _.RC:$dst,
1151                          (_.VT (X86VPermilpv _.RC:$src1,
1152                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1153              EVEX_4V;
1154   }
1155 }
1156 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1157                   EVEX_V512;
1158 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1159                   EVEX_V512, VEX_W;
1160
1161 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1162           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1163 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1164           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1165
1166 // -- VPERM2I - 3 source operands form --
1167 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1168                             SDNode OpNode, X86VectorVTInfo _> {
1169 let Constraints = "$src1 = $dst" in {
1170   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1171           (ins _.RC:$src2, _.RC:$src3),
1172           OpcodeStr, "$src3, $src2", "$src2, $src3",
1173           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1174          AVX5128IBase;
1175
1176   let mayLoad = 1 in
1177   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1178             (ins _.RC:$src2, _.MemOp:$src3),
1179             OpcodeStr, "$src3, $src2", "$src2, $src3",
1180             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1181                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1182             EVEX_4V, AVX5128IBase;
1183   }
1184 }
1185 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1186                                SDNode OpNode, X86VectorVTInfo _> {
1187   let mayLoad = 1, Constraints = "$src1 = $dst" in
1188   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1189               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1190               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1191               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1192               (_.VT (OpNode _.RC:$src1,
1193                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1194               AVX5128IBase, EVEX_4V, EVEX_B;
1195 }
1196
1197 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1198                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1199   let Predicates = [HasAVX512] in
1200   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1201             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1202   let Predicates = [HasVLX] in {
1203   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1204                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1205                  EVEX_V128;
1206   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1207                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1208                  EVEX_V256;
1209   }
1210 }
1211 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1212                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1213   let Predicates = [HasBWI] in
1214   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1215              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1216              EVEX_V512;
1217   let Predicates = [HasBWI, HasVLX] in {
1218   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1219                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1220                  EVEX_V128;
1221   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1222                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1223                  EVEX_V256;
1224   }
1225 }
1226 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1227                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1228 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1229                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1230 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1231                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1232 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1233                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1234
1235 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1236                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1237 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1238                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1239 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1240                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1241 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1242                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1243
1244 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1245                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1246 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1247                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1248
1249 //===----------------------------------------------------------------------===//
1250 // AVX-512 - BLEND using mask
1251 //
1252 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1253   let ExeDomain = _.ExeDomain in {
1254   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1255              (ins _.RC:$src1, _.RC:$src2),
1256              !strconcat(OpcodeStr,
1257              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1258              []>, EVEX_4V;
1259   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1260              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1261              !strconcat(OpcodeStr,
1262              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1263              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1264                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1265   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1266              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1267              !strconcat(OpcodeStr,
1268              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1269              []>, EVEX_4V, EVEX_KZ;
1270   let mayLoad = 1 in {
1271   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1272              (ins _.RC:$src1, _.MemOp:$src2),
1273              !strconcat(OpcodeStr,
1274              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1275              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1276   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1277              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1278              !strconcat(OpcodeStr,
1279              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1280              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1281               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1282               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1283   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1284              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1285              !strconcat(OpcodeStr,
1286              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1287              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1288   }
1289   }
1290 }
1291 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1292
1293   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1294       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1295        !strconcat(OpcodeStr,
1296             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1297             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1298       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1299                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1300       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1301
1302   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1303       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1304        !strconcat(OpcodeStr,
1305             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1306             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1307       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1308
1309 }
1310
1311 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1312                                  AVX512VLVectorVTInfo VTInfo> {
1313   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1314            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1315
1316   let Predicates = [HasVLX] in {
1317     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1318                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1319     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1320                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1321   }
1322 }
1323
1324 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1325                          AVX512VLVectorVTInfo VTInfo> {
1326   let Predicates = [HasBWI] in
1327     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1328
1329   let Predicates = [HasBWI, HasVLX] in {
1330     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1331     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1332   }
1333 }
1334
1335
1336 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1337 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1338 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1339 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1340 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1341 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1342
1343
1344 let Predicates = [HasAVX512] in {
1345 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1346                             (v8f32 VR256X:$src2))),
1347             (EXTRACT_SUBREG
1348               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1349             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1350             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1351
1352 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1353                             (v8i32 VR256X:$src2))),
1354             (EXTRACT_SUBREG
1355                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1356             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1357             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1358 }
1359 //===----------------------------------------------------------------------===//
1360 // Compare Instructions
1361 //===----------------------------------------------------------------------===//
1362
1363 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1364 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1365                             SDNode OpNode, ValueType VT,
1366                             PatFrag ld_frag, string Suffix> {
1367   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1368                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1369                 !strconcat("vcmp${cc}", Suffix,
1370                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1371                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1372                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1373   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1374                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1375                 !strconcat("vcmp${cc}", Suffix,
1376                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1377                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1378                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1379   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1380     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1381                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1382                !strconcat("vcmp", Suffix,
1383                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1384                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1385     let mayLoad = 1 in
1386     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1387                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1388                !strconcat("vcmp", Suffix,
1389                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1390                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1391   }
1392 }
1393
1394 let Predicates = [HasAVX512] in {
1395 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1396                                  XS;
1397 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1398                                  XD, VEX_W;
1399 }
1400
1401 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1402               X86VectorVTInfo _> {
1403   def rr : AVX512BI<opc, MRMSrcReg,
1404              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1405              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1406              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1407              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1408   let mayLoad = 1 in
1409   def rm : AVX512BI<opc, MRMSrcMem,
1410              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1411              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1412              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1413                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1414              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1415   def rrk : AVX512BI<opc, MRMSrcReg,
1416               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1417               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1418                           "$dst {${mask}}, $src1, $src2}"),
1419               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1420                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1421               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1422   let mayLoad = 1 in
1423   def rmk : AVX512BI<opc, MRMSrcMem,
1424               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1425               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1426                           "$dst {${mask}}, $src1, $src2}"),
1427               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1428                                    (OpNode (_.VT _.RC:$src1),
1429                                        (_.VT (bitconvert
1430                                               (_.LdFrag addr:$src2))))))],
1431               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1432 }
1433
1434 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1435               X86VectorVTInfo _> :
1436            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1437   let mayLoad = 1 in {
1438   def rmb : AVX512BI<opc, MRMSrcMem,
1439               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1440               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1441                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1442               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1443                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1444               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1445   def rmbk : AVX512BI<opc, MRMSrcMem,
1446                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1447                                        _.ScalarMemOp:$src2),
1448                !strconcat(OpcodeStr,
1449                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1450                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1451                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1452                                       (OpNode (_.VT _.RC:$src1),
1453                                         (X86VBroadcast
1454                                           (_.ScalarLdFrag addr:$src2)))))],
1455                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1456   }
1457 }
1458
1459 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1460                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1461   let Predicates = [prd] in
1462   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1463            EVEX_V512;
1464
1465   let Predicates = [prd, HasVLX] in {
1466     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1467                 EVEX_V256;
1468     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1469                 EVEX_V128;
1470   }
1471 }
1472
1473 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1474                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1475                                   Predicate prd> {
1476   let Predicates = [prd] in
1477   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1478            EVEX_V512;
1479
1480   let Predicates = [prd, HasVLX] in {
1481     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1482                 EVEX_V256;
1483     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1484                 EVEX_V128;
1485   }
1486 }
1487
1488 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1489                       avx512vl_i8_info, HasBWI>,
1490                 EVEX_CD8<8, CD8VF>;
1491
1492 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1493                       avx512vl_i16_info, HasBWI>,
1494                 EVEX_CD8<16, CD8VF>;
1495
1496 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1497                       avx512vl_i32_info, HasAVX512>,
1498                 EVEX_CD8<32, CD8VF>;
1499
1500 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1501                       avx512vl_i64_info, HasAVX512>,
1502                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1503
1504 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1505                       avx512vl_i8_info, HasBWI>,
1506                 EVEX_CD8<8, CD8VF>;
1507
1508 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1509                       avx512vl_i16_info, HasBWI>,
1510                 EVEX_CD8<16, CD8VF>;
1511
1512 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1513                       avx512vl_i32_info, HasAVX512>,
1514                 EVEX_CD8<32, CD8VF>;
1515
1516 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1517                       avx512vl_i64_info, HasAVX512>,
1518                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1519
1520 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1521             (COPY_TO_REGCLASS (VPCMPGTDZrr
1522             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1523             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1524
1525 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1526             (COPY_TO_REGCLASS (VPCMPEQDZrr
1527             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1528             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1529
1530 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1531                           X86VectorVTInfo _> {
1532   def rri : AVX512AIi8<opc, MRMSrcReg,
1533              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1534              !strconcat("vpcmp${cc}", Suffix,
1535                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1536              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1537                                        imm:$cc))],
1538              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1539   let mayLoad = 1 in
1540   def rmi : AVX512AIi8<opc, MRMSrcMem,
1541              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1542              !strconcat("vpcmp${cc}", Suffix,
1543                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1544              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1545                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1546                               imm:$cc))],
1547              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1548   def rrik : AVX512AIi8<opc, MRMSrcReg,
1549               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1550                                       AVX512ICC:$cc),
1551               !strconcat("vpcmp${cc}", Suffix,
1552                          "\t{$src2, $src1, $dst {${mask}}|",
1553                          "$dst {${mask}}, $src1, $src2}"),
1554               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1555                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1556                                           imm:$cc)))],
1557               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1558   let mayLoad = 1 in
1559   def rmik : AVX512AIi8<opc, MRMSrcMem,
1560               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1561                                     AVX512ICC:$cc),
1562               !strconcat("vpcmp${cc}", Suffix,
1563                          "\t{$src2, $src1, $dst {${mask}}|",
1564                          "$dst {${mask}}, $src1, $src2}"),
1565               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1566                                    (OpNode (_.VT _.RC:$src1),
1567                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1568                                       imm:$cc)))],
1569               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1570
1571   // Accept explicit immediate argument form instead of comparison code.
1572   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1573     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1574                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1575                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1576                           "$dst, $src1, $src2, $cc}"),
1577                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1578     let mayLoad = 1 in
1579     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1580                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1581                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1582                           "$dst, $src1, $src2, $cc}"),
1583                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1584     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1585                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1586                                        u8imm:$cc),
1587                !strconcat("vpcmp", Suffix,
1588                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1589                           "$dst {${mask}}, $src1, $src2, $cc}"),
1590                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1591     let mayLoad = 1 in
1592     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1593                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1594                                        u8imm:$cc),
1595                !strconcat("vpcmp", Suffix,
1596                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1597                           "$dst {${mask}}, $src1, $src2, $cc}"),
1598                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1599   }
1600 }
1601
1602 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1603                               X86VectorVTInfo _> :
1604            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1605   def rmib : AVX512AIi8<opc, MRMSrcMem,
1606              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1607                                      AVX512ICC:$cc),
1608              !strconcat("vpcmp${cc}", Suffix,
1609                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1610                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1611              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1612                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1613                                imm:$cc))],
1614              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1615   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1616               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1617                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1618               !strconcat("vpcmp${cc}", Suffix,
1619                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1620                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1621               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1622                                   (OpNode (_.VT _.RC:$src1),
1623                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1624                                     imm:$cc)))],
1625               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1626
1627   // Accept explicit immediate argument form instead of comparison code.
1628   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1629     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1630                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1631                                        u8imm:$cc),
1632                !strconcat("vpcmp", Suffix,
1633                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1634                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1635                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1636     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1637                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1638                                        _.ScalarMemOp:$src2, u8imm:$cc),
1639                !strconcat("vpcmp", Suffix,
1640                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1641                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1642                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1643   }
1644 }
1645
1646 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1647                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1648   let Predicates = [prd] in
1649   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1650
1651   let Predicates = [prd, HasVLX] in {
1652     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1653     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1654   }
1655 }
1656
1657 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1658                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1659   let Predicates = [prd] in
1660   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1661            EVEX_V512;
1662
1663   let Predicates = [prd, HasVLX] in {
1664     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1665                 EVEX_V256;
1666     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1667                 EVEX_V128;
1668   }
1669 }
1670
1671 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1672                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1673 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1674                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1675
1676 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1677                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1678 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1679                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1680
1681 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1682                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1683 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1684                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1685
1686 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1687                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1688 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1689                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1690
1691 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1692
1693   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1694                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1695                    "vcmp${cc}"#_.Suffix,
1696                    "$src2, $src1", "$src1, $src2",
1697                    (X86cmpm (_.VT _.RC:$src1),
1698                          (_.VT _.RC:$src2),
1699                            imm:$cc)>;
1700
1701   let mayLoad = 1 in {
1702     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1703                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1704                   "vcmp${cc}"#_.Suffix,
1705                   "$src2, $src1", "$src1, $src2",
1706                   (X86cmpm (_.VT _.RC:$src1),
1707                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1708                           imm:$cc)>;
1709
1710     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1711                   (outs _.KRC:$dst),
1712                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1713                   "vcmp${cc}"#_.Suffix,
1714                   "${src2}"##_.BroadcastStr##", $src1",
1715                   "$src1, ${src2}"##_.BroadcastStr,
1716                   (X86cmpm (_.VT _.RC:$src1),
1717                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1718                           imm:$cc)>,EVEX_B;
1719   }
1720   // Accept explicit immediate argument form instead of comparison code.
1721   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1722     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1723                          (outs _.KRC:$dst),
1724                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1725                          "vcmp"#_.Suffix,
1726                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1727
1728     let mayLoad = 1 in {
1729       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1730                              (outs _.KRC:$dst),
1731                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1732                              "vcmp"#_.Suffix,
1733                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1734
1735       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1736                          (outs _.KRC:$dst),
1737                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1738                          "vcmp"#_.Suffix,
1739                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1740                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1741     }
1742  }
1743 }
1744
1745 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1746   // comparison code form (VCMP[EQ/LT/LE/...]
1747   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1748                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1749                      "vcmp${cc}"#_.Suffix,
1750                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1751                      (X86cmpmRnd (_.VT _.RC:$src1),
1752                                     (_.VT _.RC:$src2),
1753                                     imm:$cc,
1754                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1755
1756   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1757     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1758                          (outs _.KRC:$dst),
1759                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1760                          "vcmp"#_.Suffix,
1761                          "$cc,{sae}, $src2, $src1",
1762                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1763    }
1764 }
1765
1766 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1767   let Predicates = [HasAVX512] in {
1768     defm Z    : avx512_vcmp_common<_.info512>,
1769                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1770
1771   }
1772   let Predicates = [HasAVX512,HasVLX] in {
1773    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1774    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1775   }
1776 }
1777
1778 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1779                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1780 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1781                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1782
1783 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1784           (COPY_TO_REGCLASS (VCMPPSZrri
1785             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1786             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1787             imm:$cc), VK8)>;
1788 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1789           (COPY_TO_REGCLASS (VPCMPDZrri
1790             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1791             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1792             imm:$cc), VK8)>;
1793 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1794           (COPY_TO_REGCLASS (VPCMPUDZrri
1795             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1796             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1797             imm:$cc), VK8)>;
1798
1799 // ----------------------------------------------------------------
1800 // FPClass
1801 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1802 //                                  fpclass(reg_vec, mem_vec, imm)
1803 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1804 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1805                                  X86VectorVTInfo _, string mem, string broadcast>{
1806   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1807                       (ins _.RC:$src1, i32u8imm:$src2),
1808                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1809                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1810                                        (i32 imm:$src2)))], NoItinerary>;
1811   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1812                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1813                       OpcodeStr##_.Suffix#
1814                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1815                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1816                                        (OpNode (_.VT _.RC:$src1),
1817                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1818   let mayLoad = 1 in {
1819     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1820                       (ins _.MemOp:$src1, i32u8imm:$src2),
1821                       OpcodeStr##_.Suffix##mem#
1822                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1823                       [(set _.KRC:$dst,(OpNode
1824                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1825                                        (i32 imm:$src2)))], NoItinerary>;
1826     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1827                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1828                       OpcodeStr##_.Suffix##mem#
1829                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1830                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1831                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1832                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1833     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1834                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1835                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1836                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1837                                                     ##_.BroadcastStr##", $src2}",
1838                       [(set _.KRC:$dst,(OpNode
1839                                        (_.VT (X86VBroadcast
1840                                              (_.ScalarLdFrag addr:$src1))),
1841                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1842     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1843                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1844                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1845                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1846                                                      _.BroadcastStr##", $src2}",
1847                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1848                                        (_.VT (X86VBroadcast
1849                                              (_.ScalarLdFrag addr:$src1))),
1850                                        (i32 imm:$src2))))], NoItinerary>,
1851                                                             EVEX_B, EVEX_K;
1852   }
1853 }
1854
1855
1856 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1857             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1858                                                               string broadcast>{
1859   let Predicates = [prd] in {
1860     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1861                                       broadcast>, EVEX_V512;
1862   }
1863   let Predicates = [prd, HasVLX] in {
1864     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1865                                       broadcast>, EVEX_V128;
1866     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1867                                       broadcast>, EVEX_V256;
1868   }
1869 }
1870
1871 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1872                                  SDNode OpNode, Predicate prd>{
1873   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1874                                       OpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1875   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1876                                       OpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1877 }
1878
1879 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, X86Vfpclass, HasDQI>,
1880                                       AVX512AIi8Base,EVEX;
1881
1882 //-----------------------------------------------------------------
1883 // Mask register copy, including
1884 // - copy between mask registers
1885 // - load/store mask registers
1886 // - copy from GPR to mask register and vice versa
1887 //
1888 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1889                          string OpcodeStr, RegisterClass KRC,
1890                          ValueType vvt, X86MemOperand x86memop> {
1891   let hasSideEffects = 0 in {
1892     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1893                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1894     let mayLoad = 1 in
1895     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1896                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1897                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1898     let mayStore = 1 in
1899     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1900                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1901                [(store KRC:$src, addr:$dst)]>;
1902   }
1903 }
1904
1905 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1906                              string OpcodeStr,
1907                              RegisterClass KRC, RegisterClass GRC> {
1908   let hasSideEffects = 0 in {
1909     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1910                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1911     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1912                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1913   }
1914 }
1915
1916 let Predicates = [HasDQI] in
1917   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1918                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1919                VEX, PD;
1920
1921 let Predicates = [HasAVX512] in
1922   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1923                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1924                VEX, PS;
1925
1926 let Predicates = [HasBWI] in {
1927   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1928                VEX, PD, VEX_W;
1929   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1930                VEX, XD;
1931 }
1932
1933 let Predicates = [HasBWI] in {
1934   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1935                VEX, PS, VEX_W;
1936   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1937                VEX, XD, VEX_W;
1938 }
1939
1940 // GR from/to mask register
1941 let Predicates = [HasDQI] in {
1942   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1943             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1944   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1945             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1946 }
1947 let Predicates = [HasAVX512] in {
1948   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1949             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1950   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1951             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1952 }
1953 let Predicates = [HasBWI] in {
1954   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1955   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1956 }
1957 let Predicates = [HasBWI] in {
1958   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1959   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1960 }
1961
1962 // Load/store kreg
1963 let Predicates = [HasDQI] in {
1964   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1965             (KMOVBmk addr:$dst, VK8:$src)>;
1966   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1967             (KMOVBkm addr:$src)>;
1968
1969   def : Pat<(store VK4:$src, addr:$dst),
1970             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
1971   def : Pat<(store VK2:$src, addr:$dst),
1972             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
1973 }
1974 let Predicates = [HasAVX512, NoDQI] in {
1975   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1976             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1977   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1978             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1979 }
1980 let Predicates = [HasAVX512] in {
1981   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1982             (KMOVWmk addr:$dst, VK16:$src)>;
1983   def : Pat<(i1 (load addr:$src)),
1984             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1985                                               (MOV8rm addr:$src), sub_8bit)),
1986                                 (i16 1)), VK1)>;
1987   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1988             (KMOVWkm addr:$src)>;
1989 }
1990 let Predicates = [HasBWI] in {
1991   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1992             (KMOVDmk addr:$dst, VK32:$src)>;
1993   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1994             (KMOVDkm addr:$src)>;
1995 }
1996 let Predicates = [HasBWI] in {
1997   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1998             (KMOVQmk addr:$dst, VK64:$src)>;
1999   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2000             (KMOVQkm addr:$src)>;
2001 }
2002
2003 let Predicates = [HasAVX512] in {
2004   def : Pat<(i1 (trunc (i64 GR64:$src))),
2005             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2006                                         (i32 1))), VK1)>;
2007
2008   def : Pat<(i1 (trunc (i32 GR32:$src))),
2009             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2010
2011   def : Pat<(i1 (trunc (i8 GR8:$src))),
2012        (COPY_TO_REGCLASS
2013         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2014        VK1)>;
2015   def : Pat<(i1 (trunc (i16 GR16:$src))),
2016        (COPY_TO_REGCLASS
2017         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2018        VK1)>;
2019
2020   def : Pat<(i32 (zext VK1:$src)),
2021             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2022   def : Pat<(i32 (anyext VK1:$src)),
2023             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2024   def : Pat<(i8 (zext VK1:$src)),
2025             (EXTRACT_SUBREG
2026              (AND32ri (KMOVWrk
2027                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2028   def : Pat<(i64 (zext VK1:$src)),
2029             (AND64ri8 (SUBREG_TO_REG (i64 0),
2030              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2031   def : Pat<(i16 (zext VK1:$src)),
2032             (EXTRACT_SUBREG
2033              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2034               sub_16bit)>;
2035   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2036             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2037   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2038             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2039 }
2040 let Predicates = [HasBWI] in {
2041   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2042             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2043   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2044             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2045 }
2046
2047
2048 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2049 let Predicates = [HasAVX512, NoDQI] in {
2050   // GR from/to 8-bit mask without native support
2051   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2052             (COPY_TO_REGCLASS
2053              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2054   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2055             (EXTRACT_SUBREG
2056               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2057               sub_8bit)>;
2058 }
2059
2060 let Predicates = [HasAVX512] in {
2061   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2062             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2063   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2064             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2065 }
2066 let Predicates = [HasBWI] in {
2067   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2068             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2069   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2070             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2071 }
2072
2073 // Mask unary operation
2074 // - KNOT
2075 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2076                             RegisterClass KRC, SDPatternOperator OpNode,
2077                             Predicate prd> {
2078   let Predicates = [prd] in
2079     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2080                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2081                [(set KRC:$dst, (OpNode KRC:$src))]>;
2082 }
2083
2084 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2085                                 SDPatternOperator OpNode> {
2086   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2087                             HasDQI>, VEX, PD;
2088   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2089                             HasAVX512>, VEX, PS;
2090   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2091                             HasBWI>, VEX, PD, VEX_W;
2092   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2093                             HasBWI>, VEX, PS, VEX_W;
2094 }
2095
2096 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2097
2098 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2099   let Predicates = [HasAVX512] in
2100     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2101                 (i16 GR16:$src)),
2102               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2103               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2104 }
2105 defm : avx512_mask_unop_int<"knot", "KNOT">;
2106
2107 let Predicates = [HasDQI] in
2108 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2109 let Predicates = [HasAVX512] in
2110 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2111 let Predicates = [HasBWI] in
2112 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2113 let Predicates = [HasBWI] in
2114 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2115
2116 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2117 let Predicates = [HasAVX512, NoDQI] in {
2118 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2119           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2120 def : Pat<(not VK8:$src),
2121           (COPY_TO_REGCLASS
2122             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2123 }
2124 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2125           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2126 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2127           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2128
2129 // Mask binary operation
2130 // - KAND, KANDN, KOR, KXNOR, KXOR
2131 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2132                            RegisterClass KRC, SDPatternOperator OpNode,
2133                            Predicate prd, bit IsCommutable> {
2134   let Predicates = [prd], isCommutable = IsCommutable in
2135     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2136                !strconcat(OpcodeStr,
2137                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2138                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2139 }
2140
2141 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2142                                SDPatternOperator OpNode, bit IsCommutable,
2143                                Predicate prdW = HasAVX512> {
2144   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2145                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2146   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2147                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2148   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2149                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2150   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2151                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2152 }
2153
2154 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2155 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2156
2157 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2158 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2159 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2160 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2161 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2162 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2163
2164 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2165   let Predicates = [HasAVX512] in
2166     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2167                 (i16 GR16:$src1), (i16 GR16:$src2)),
2168               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2169               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2170               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2171 }
2172
2173 defm : avx512_mask_binop_int<"kand",  "KAND">;
2174 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2175 defm : avx512_mask_binop_int<"kor",   "KOR">;
2176 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2177 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2178
2179 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2180   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2181   // for the DQI set, this type is legal and KxxxB instruction is used
2182   let Predicates = [NoDQI] in
2183   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2184             (COPY_TO_REGCLASS
2185               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2186                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2187
2188   // All types smaller than 8 bits require conversion anyway
2189   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2190         (COPY_TO_REGCLASS (Inst
2191                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2192                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2193   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2194         (COPY_TO_REGCLASS (Inst
2195                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2196                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2197   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2198         (COPY_TO_REGCLASS (Inst
2199                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2200                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2201 }
2202
2203 defm : avx512_binop_pat<and,  KANDWrr>;
2204 defm : avx512_binop_pat<andn, KANDNWrr>;
2205 defm : avx512_binop_pat<or,   KORWrr>;
2206 defm : avx512_binop_pat<xnor, KXNORWrr>;
2207 defm : avx512_binop_pat<xor,  KXORWrr>;
2208
2209 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2210           (KXNORWrr VK16:$src1, VK16:$src2)>;
2211 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2212           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2213 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2214           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2215 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2216           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2217
2218 let Predicates = [NoDQI] in
2219 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2220           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2221                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2222
2223 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2224           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2225                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2226
2227 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2228           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2229                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2230
2231 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2232           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2233                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2234
2235 // Mask unpacking
2236 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2237                              RegisterClass KRCSrc, Predicate prd> {
2238   let Predicates = [prd] in {
2239     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2240                (ins KRC:$src1, KRC:$src2),
2241                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2242                VEX_4V, VEX_L;
2243
2244     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2245               (!cast<Instruction>(NAME##rr)
2246                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2247                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2248   }
2249 }
2250
2251 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2252 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2253 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2254
2255 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2256   let Predicates = [HasAVX512] in
2257     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2258                 (i16 GR16:$src1), (i16 GR16:$src2)),
2259               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2260               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2261               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2262 }
2263 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2264
2265 // Mask bit testing
2266 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2267                               SDNode OpNode, Predicate prd> {
2268   let Predicates = [prd], Defs = [EFLAGS] in
2269     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2270                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2271                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2272 }
2273
2274 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2275                                 Predicate prdW = HasAVX512> {
2276   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2277                                                                 VEX, PD;
2278   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2279                                                                 VEX, PS;
2280   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2281                                                                 VEX, PS, VEX_W;
2282   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2283                                                                 VEX, PD, VEX_W;
2284 }
2285
2286 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2287 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2288
2289 // Mask shift
2290 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2291                              SDNode OpNode> {
2292   let Predicates = [HasAVX512] in
2293     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2294                  !strconcat(OpcodeStr,
2295                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2296                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2297 }
2298
2299 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2300                                SDNode OpNode> {
2301   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2302                                VEX, TAPD, VEX_W;
2303   let Predicates = [HasDQI] in
2304   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2305                                VEX, TAPD;
2306   let Predicates = [HasBWI] in {
2307   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2308                                VEX, TAPD, VEX_W;
2309   let Predicates = [HasDQI] in
2310   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2311                                VEX, TAPD;
2312   }
2313 }
2314
2315 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2316 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2317
2318 // Mask setting all 0s or 1s
2319 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2320   let Predicates = [HasAVX512] in
2321     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2322       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2323                      [(set KRC:$dst, (VT Val))]>;
2324 }
2325
2326 multiclass avx512_mask_setop_w<PatFrag Val> {
2327   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2328   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2329   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2330   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2331 }
2332
2333 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2334 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2335
2336 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2337 let Predicates = [HasAVX512] in {
2338   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2339   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2340   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2341   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2342   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2343   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2344   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2345 }
2346 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2347           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2348
2349 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2350           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2351
2352 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2353           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2354
2355 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2356           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2357
2358 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2359           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2360
2361 let Predicates = [HasVLX] in {
2362   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2363             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2364   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2365             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2366   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2367             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2368   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2369             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2370   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2371             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2372 }
2373
2374 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2375           (v8i1 (COPY_TO_REGCLASS
2376                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2377                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2378
2379 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2380           (v8i1 (COPY_TO_REGCLASS
2381                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2382                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2383
2384 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2385           (v4i1 (COPY_TO_REGCLASS
2386                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2387                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2388
2389 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2390           (v4i1 (COPY_TO_REGCLASS
2391                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2392                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2393
2394 //===----------------------------------------------------------------------===//
2395 // AVX-512 - Aligned and unaligned load and store
2396 //
2397
2398
2399 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2400                          PatFrag ld_frag, PatFrag mload,
2401                          bit IsReMaterializable = 1> {
2402   let hasSideEffects = 0 in {
2403   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2404                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2405                     _.ExeDomain>, EVEX;
2406   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2407                       (ins _.KRCWM:$mask,  _.RC:$src),
2408                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2409                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2410                        EVEX, EVEX_KZ;
2411
2412   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2413       SchedRW = [WriteLoad] in
2414   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2415                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2416                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2417                     _.ExeDomain>, EVEX;
2418
2419   let Constraints = "$src0 = $dst" in {
2420   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2421                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2422                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2423                     "${dst} {${mask}}, $src1}"),
2424                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2425                                         (_.VT _.RC:$src1),
2426                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2427                      EVEX, EVEX_K;
2428   let mayLoad = 1, SchedRW = [WriteLoad] in
2429     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2430                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2431                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2432                       "${dst} {${mask}}, $src1}"),
2433                      [(set _.RC:$dst, (_.VT
2434                          (vselect _.KRCWM:$mask,
2435                           (_.VT (bitconvert (ld_frag addr:$src1))),
2436                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2437   }
2438   let mayLoad = 1, SchedRW = [WriteLoad] in
2439   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2440                   (ins _.KRCWM:$mask, _.MemOp:$src),
2441                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2442                                 "${dst} {${mask}} {z}, $src}",
2443                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2444                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2445                   _.ExeDomain>, EVEX, EVEX_KZ;
2446   }
2447   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2448             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2449
2450   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2451             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2452
2453   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2454             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2455              _.KRCWM:$mask, addr:$ptr)>;
2456 }
2457
2458 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2459                                   AVX512VLVectorVTInfo _,
2460                                   Predicate prd,
2461                                   bit IsReMaterializable = 1> {
2462   let Predicates = [prd] in
2463   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2464                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2465
2466   let Predicates = [prd, HasVLX] in {
2467   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2468                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2469   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2470                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2471   }
2472 }
2473
2474 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2475                                   AVX512VLVectorVTInfo _,
2476                                   Predicate prd,
2477                                   bit IsReMaterializable = 1> {
2478   let Predicates = [prd] in
2479   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2480                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2481
2482   let Predicates = [prd, HasVLX] in {
2483   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2484                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2485   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2486                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2487   }
2488 }
2489
2490 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2491                         PatFrag st_frag, PatFrag mstore> {
2492   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2493   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2494                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2495                         _.ExeDomain>, EVEX;
2496   let Constraints = "$src1 = $dst" in
2497   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2498                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2499                          OpcodeStr #
2500                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2501                          [], _.ExeDomain>,  EVEX, EVEX_K;
2502   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2503                           (ins _.KRCWM:$mask, _.RC:$src),
2504                           OpcodeStr #
2505                           "\t{$src, ${dst} {${mask}} {z}|" #
2506                           "${dst} {${mask}} {z}, $src}",
2507                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2508   }
2509   let mayStore = 1 in {
2510   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2511                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2512                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2513   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2514                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2515               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2516                [], _.ExeDomain>, EVEX, EVEX_K;
2517   }
2518
2519   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2520            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2521                                                     _.KRCWM:$mask, _.RC:$src)>;
2522 }
2523
2524
2525 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2526                             AVX512VLVectorVTInfo _, Predicate prd> {
2527   let Predicates = [prd] in
2528   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2529                         masked_store_unaligned>, EVEX_V512;
2530
2531   let Predicates = [prd, HasVLX] in {
2532     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2533                              masked_store_unaligned>, EVEX_V256;
2534     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2535                              masked_store_unaligned>, EVEX_V128;
2536   }
2537 }
2538
2539 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2540                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2541   let Predicates = [prd] in
2542   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2543                         masked_store_aligned512>, EVEX_V512;
2544
2545   let Predicates = [prd, HasVLX] in {
2546     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2547                              masked_store_aligned256>, EVEX_V256;
2548     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2549                              masked_store_aligned128>, EVEX_V128;
2550   }
2551 }
2552
2553 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2554                                      HasAVX512>,
2555                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2556                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2557
2558 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2559                                      HasAVX512>,
2560                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2561                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2562
2563 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2564                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2565                               PS, EVEX_CD8<32, CD8VF>;
2566
2567 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2568                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2569                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2570
2571 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2572                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2573        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2574
2575 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2576                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2577        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2578
2579 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2580                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2581        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2582
2583 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2584                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2585        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2586
2587 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2588                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2589        (VMOVAPDZrm addr:$ptr)>;
2590
2591 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2592                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2593        (VMOVAPSZrm addr:$ptr)>;
2594
2595 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2596           GR16:$mask),
2597          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2598             VR512:$src)>;
2599 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2600           GR8:$mask),
2601          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2602             VR512:$src)>;
2603
2604 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2605           GR16:$mask),
2606          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2607             VR512:$src)>;
2608 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2609           GR8:$mask),
2610          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2611             VR512:$src)>;
2612
2613 let Predicates = [HasAVX512, NoVLX] in {
2614 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2615          (VMOVUPSZmrk addr:$ptr,
2616          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2617          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2618
2619 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2620          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2621           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2622
2623 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2624          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2625          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2626           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2627 }
2628
2629 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2630                                        HasAVX512>,
2631                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2632                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2633
2634 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2635                                        HasAVX512>,
2636                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2637                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2638
2639 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2640                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2641                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2642
2643 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2644                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2645                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2646
2647 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2648                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2649                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2650
2651 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2652                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2653                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2654
2655 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2656                  (v16i32 immAllZerosV), GR16:$mask)),
2657        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2658
2659 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2660                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2661        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2662
2663 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2664             GR16:$mask),
2665          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2666             VR512:$src)>;
2667 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2668             GR8:$mask),
2669          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2670             VR512:$src)>;
2671
2672 let AddedComplexity = 20 in {
2673 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2674                           (bc_v8i64 (v16i32 immAllZerosV)))),
2675                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2676
2677 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2678                           (v8i64 VR512:$src))),
2679    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2680                                               VK8), VR512:$src)>;
2681
2682 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2683                            (v16i32 immAllZerosV))),
2684                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2685
2686 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2687                            (v16i32 VR512:$src))),
2688                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2689 }
2690 // NoVLX patterns
2691 let Predicates = [HasAVX512, NoVLX] in {
2692 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2693          (VMOVDQU32Zmrk addr:$ptr,
2694          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2695          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2696
2697 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2698          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2699           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2700 }
2701
2702 // Move Int Doubleword to Packed Double Int
2703 //
2704 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2705                       "vmovd\t{$src, $dst|$dst, $src}",
2706                       [(set VR128X:$dst,
2707                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2708                         EVEX, VEX_LIG;
2709 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2710                       "vmovd\t{$src, $dst|$dst, $src}",
2711                       [(set VR128X:$dst,
2712                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2713                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2714 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2715                       "vmovq\t{$src, $dst|$dst, $src}",
2716                         [(set VR128X:$dst,
2717                           (v2i64 (scalar_to_vector GR64:$src)))],
2718                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2719 let isCodeGenOnly = 1 in {
2720 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2721                        "vmovq\t{$src, $dst|$dst, $src}",
2722                        [(set FR64:$dst, (bitconvert GR64:$src))],
2723                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2724 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2725                          "vmovq\t{$src, $dst|$dst, $src}",
2726                          [(set GR64:$dst, (bitconvert FR64:$src))],
2727                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2728 }
2729 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2730                          "vmovq\t{$src, $dst|$dst, $src}",
2731                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2732                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2733                          EVEX_CD8<64, CD8VT1>;
2734
2735 // Move Int Doubleword to Single Scalar
2736 //
2737 let isCodeGenOnly = 1 in {
2738 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2739                       "vmovd\t{$src, $dst|$dst, $src}",
2740                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2741                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2742
2743 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2744                       "vmovd\t{$src, $dst|$dst, $src}",
2745                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2746                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2747 }
2748
2749 // Move doubleword from xmm register to r/m32
2750 //
2751 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2752                        "vmovd\t{$src, $dst|$dst, $src}",
2753                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2754                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2755                        EVEX, VEX_LIG;
2756 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2757                        (ins i32mem:$dst, VR128X:$src),
2758                        "vmovd\t{$src, $dst|$dst, $src}",
2759                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2760                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2761                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2762
2763 // Move quadword from xmm1 register to r/m64
2764 //
2765 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2766                       "vmovq\t{$src, $dst|$dst, $src}",
2767                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2768                                                    (iPTR 0)))],
2769                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2770                       Requires<[HasAVX512, In64BitMode]>;
2771
2772 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2773                        (ins i64mem:$dst, VR128X:$src),
2774                        "vmovq\t{$src, $dst|$dst, $src}",
2775                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2776                                addr:$dst)], IIC_SSE_MOVDQ>,
2777                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2778                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2779
2780 // Move Scalar Single to Double Int
2781 //
2782 let isCodeGenOnly = 1 in {
2783 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2784                       (ins FR32X:$src),
2785                       "vmovd\t{$src, $dst|$dst, $src}",
2786                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2787                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2788 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2789                       (ins i32mem:$dst, FR32X:$src),
2790                       "vmovd\t{$src, $dst|$dst, $src}",
2791                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2792                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2793 }
2794
2795 // Move Quadword Int to Packed Quadword Int
2796 //
2797 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2798                       (ins i64mem:$src),
2799                       "vmovq\t{$src, $dst|$dst, $src}",
2800                       [(set VR128X:$dst,
2801                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2802                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2803
2804 //===----------------------------------------------------------------------===//
2805 // AVX-512  MOVSS, MOVSD
2806 //===----------------------------------------------------------------------===//
2807
2808 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2809                               SDNode OpNode, ValueType vt,
2810                               X86MemOperand x86memop, PatFrag mem_pat> {
2811   let hasSideEffects = 0 in {
2812   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2813               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2814               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2815                                       (scalar_to_vector RC:$src2))))],
2816               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2817   let Constraints = "$src1 = $dst" in
2818   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2819               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2820               !strconcat(asm,
2821                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2822               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2823   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2825               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2826               EVEX, VEX_LIG;
2827   let mayStore = 1 in {
2828   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2829              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2830              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2831              EVEX, VEX_LIG;
2832   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2833              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2834              [], IIC_SSE_MOV_S_MR>,
2835              EVEX, VEX_LIG, EVEX_K;
2836   } // mayStore
2837   } //hasSideEffects = 0
2838 }
2839
2840 let ExeDomain = SSEPackedSingle in
2841 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2842                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2843
2844 let ExeDomain = SSEPackedDouble in
2845 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2846                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2847
2848 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2849           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2850            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2851
2852 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2853           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2854            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2855
2856 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2857           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2858            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2859
2860 // For the disassembler
2861 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2862   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2863                         (ins VR128X:$src1, FR32X:$src2),
2864                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2865                         IIC_SSE_MOV_S_RR>,
2866                         XS, EVEX_4V, VEX_LIG;
2867   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2868                         (ins VR128X:$src1, FR64X:$src2),
2869                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2870                         IIC_SSE_MOV_S_RR>,
2871                         XD, EVEX_4V, VEX_LIG, VEX_W;
2872 }
2873
2874 let Predicates = [HasAVX512] in {
2875   let AddedComplexity = 15 in {
2876   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2877   // MOVS{S,D} to the lower bits.
2878   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2879             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2880   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2881             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2882   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2883             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2884   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2885             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2886
2887   // Move low f32 and clear high bits.
2888   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2889             (SUBREG_TO_REG (i32 0),
2890              (VMOVSSZrr (v4f32 (V_SET0)),
2891               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2892   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2893             (SUBREG_TO_REG (i32 0),
2894              (VMOVSSZrr (v4i32 (V_SET0)),
2895                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2896   }
2897
2898   let AddedComplexity = 20 in {
2899   // MOVSSrm zeros the high parts of the register; represent this
2900   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2901   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2902             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2903   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2904             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2905   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2906             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2907
2908   // MOVSDrm zeros the high parts of the register; represent this
2909   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2910   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2911             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2912   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2913             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2914   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2915             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2916   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2917             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2918   def : Pat<(v2f64 (X86vzload addr:$src)),
2919             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2920
2921   // Represent the same patterns above but in the form they appear for
2922   // 256-bit types
2923   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2924                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2925             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2926   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2927                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2928             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2929   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2930                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2931             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2932   }
2933   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2934                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2935             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2936                                             FR32X:$src)), sub_xmm)>;
2937   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2938                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2939             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2940                                      FR64X:$src)), sub_xmm)>;
2941   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2942                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2943             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2944
2945   // Move low f64 and clear high bits.
2946   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2947             (SUBREG_TO_REG (i32 0),
2948              (VMOVSDZrr (v2f64 (V_SET0)),
2949                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2950
2951   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2952             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2953                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2954
2955   // Extract and store.
2956   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2957                    addr:$dst),
2958             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2959   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2960                    addr:$dst),
2961             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2962
2963   // Shuffle with VMOVSS
2964   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2965             (VMOVSSZrr (v4i32 VR128X:$src1),
2966                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2967   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2968             (VMOVSSZrr (v4f32 VR128X:$src1),
2969                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2970
2971   // 256-bit variants
2972   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2973             (SUBREG_TO_REG (i32 0),
2974               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2975                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2976               sub_xmm)>;
2977   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2978             (SUBREG_TO_REG (i32 0),
2979               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2980                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2981               sub_xmm)>;
2982
2983   // Shuffle with VMOVSD
2984   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2985             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2986   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2987             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2988   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2989             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2990   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2991             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2992
2993   // 256-bit variants
2994   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2995             (SUBREG_TO_REG (i32 0),
2996               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2997                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2998               sub_xmm)>;
2999   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3000             (SUBREG_TO_REG (i32 0),
3001               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3002                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3003               sub_xmm)>;
3004
3005   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3006             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3007   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3008             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3009   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3010             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3011   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3012             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3013 }
3014
3015 let AddedComplexity = 15 in
3016 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3017                                 (ins VR128X:$src),
3018                                 "vmovq\t{$src, $dst|$dst, $src}",
3019                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3020                                                    (v2i64 VR128X:$src))))],
3021                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3022
3023 let AddedComplexity = 20 in
3024 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3025                                  (ins i128mem:$src),
3026                                  "vmovq\t{$src, $dst|$dst, $src}",
3027                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3028                                                      (loadv2i64 addr:$src))))],
3029                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3030                                  EVEX_CD8<8, CD8VT8>;
3031
3032 let Predicates = [HasAVX512] in {
3033   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3034   let AddedComplexity = 20 in {
3035     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3036               (VMOVDI2PDIZrm addr:$src)>;
3037     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3038               (VMOV64toPQIZrr GR64:$src)>;
3039     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3040               (VMOVDI2PDIZrr GR32:$src)>;
3041
3042     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3043               (VMOVDI2PDIZrm addr:$src)>;
3044     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3045               (VMOVDI2PDIZrm addr:$src)>;
3046     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3047             (VMOVZPQILo2PQIZrm addr:$src)>;
3048     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3049             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3050     def : Pat<(v2i64 (X86vzload addr:$src)),
3051             (VMOVZPQILo2PQIZrm addr:$src)>;
3052   }
3053
3054   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3055   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3056                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3057             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3058   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3059                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3060             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3061 }
3062
3063 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3064         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3065
3066 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3067         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3068
3069 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3070         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3071
3072 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3073         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3074
3075 //===----------------------------------------------------------------------===//
3076 // AVX-512 - Non-temporals
3077 //===----------------------------------------------------------------------===//
3078 let SchedRW = [WriteLoad] in {
3079   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3080                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3081                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3082                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3083                         EVEX_CD8<64, CD8VF>;
3084
3085   let Predicates = [HasAVX512, HasVLX] in {
3086     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3087                              (ins i256mem:$src),
3088                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3089                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3090                              EVEX_CD8<64, CD8VF>;
3091
3092     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3093                              (ins i128mem:$src),
3094                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3095                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3096                              EVEX_CD8<64, CD8VF>;
3097   }
3098 }
3099
3100 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3101                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3102                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3103   let SchedRW = [WriteStore], mayStore = 1,
3104       AddedComplexity = 400 in
3105   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3106                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3107                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3108 }
3109
3110 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3111                            string elty, string elsz, string vsz512,
3112                            string vsz256, string vsz128, Domain d,
3113                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3114   let Predicates = [prd] in
3115   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3116                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3117                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3118                         EVEX_V512;
3119
3120   let Predicates = [prd, HasVLX] in {
3121     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3122                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3123                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3124                              EVEX_V256;
3125
3126     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3127                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3128                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3129                              EVEX_V128;
3130   }
3131 }
3132
3133 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3134                                 "i", "64", "8", "4", "2", SSEPackedInt,
3135                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3136
3137 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3138                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3139                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3140
3141 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3142                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3143                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3144
3145 //===----------------------------------------------------------------------===//
3146 // AVX-512 - Integer arithmetic
3147 //
3148 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3149                            X86VectorVTInfo _, OpndItins itins,
3150                            bit IsCommutable = 0> {
3151   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3152                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3153                     "$src2, $src1", "$src1, $src2",
3154                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3155                     itins.rr, IsCommutable>,
3156             AVX512BIBase, EVEX_4V;
3157
3158   let mayLoad = 1 in
3159     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3160                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3161                     "$src2, $src1", "$src1, $src2",
3162                     (_.VT (OpNode _.RC:$src1,
3163                                   (bitconvert (_.LdFrag addr:$src2)))),
3164                     itins.rm>,
3165               AVX512BIBase, EVEX_4V;
3166 }
3167
3168 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3169                             X86VectorVTInfo _, OpndItins itins,
3170                             bit IsCommutable = 0> :
3171            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3172   let mayLoad = 1 in
3173     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3174                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3175                     "${src2}"##_.BroadcastStr##", $src1",
3176                     "$src1, ${src2}"##_.BroadcastStr,
3177                     (_.VT (OpNode _.RC:$src1,
3178                                   (X86VBroadcast
3179                                       (_.ScalarLdFrag addr:$src2)))),
3180                     itins.rm>,
3181                AVX512BIBase, EVEX_4V, EVEX_B;
3182 }
3183
3184 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3185                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3186                               Predicate prd, bit IsCommutable = 0> {
3187   let Predicates = [prd] in
3188     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3189                              IsCommutable>, EVEX_V512;
3190
3191   let Predicates = [prd, HasVLX] in {
3192     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3193                              IsCommutable>, EVEX_V256;
3194     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3195                              IsCommutable>, EVEX_V128;
3196   }
3197 }
3198
3199 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3200                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3201                                Predicate prd, bit IsCommutable = 0> {
3202   let Predicates = [prd] in
3203     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3204                              IsCommutable>, EVEX_V512;
3205
3206   let Predicates = [prd, HasVLX] in {
3207     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3208                              IsCommutable>, EVEX_V256;
3209     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3210                              IsCommutable>, EVEX_V128;
3211   }
3212 }
3213
3214 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3215                                 OpndItins itins, Predicate prd,
3216                                 bit IsCommutable = 0> {
3217   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3218                                itins, prd, IsCommutable>,
3219                                VEX_W, EVEX_CD8<64, CD8VF>;
3220 }
3221
3222 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3223                                 OpndItins itins, Predicate prd,
3224                                 bit IsCommutable = 0> {
3225   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3226                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3227 }
3228
3229 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3230                                 OpndItins itins, Predicate prd,
3231                                 bit IsCommutable = 0> {
3232   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3233                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3234 }
3235
3236 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3237                                 OpndItins itins, Predicate prd,
3238                                 bit IsCommutable = 0> {
3239   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3240                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3241 }
3242
3243 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3244                                  SDNode OpNode, OpndItins itins, Predicate prd,
3245                                  bit IsCommutable = 0> {
3246   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3247                                    IsCommutable>;
3248
3249   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3250                                    IsCommutable>;
3251 }
3252
3253 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3254                                  SDNode OpNode, OpndItins itins, Predicate prd,
3255                                  bit IsCommutable = 0> {
3256   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3257                                    IsCommutable>;
3258
3259   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3260                                    IsCommutable>;
3261 }
3262
3263 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3264                                   bits<8> opc_d, bits<8> opc_q,
3265                                   string OpcodeStr, SDNode OpNode,
3266                                   OpndItins itins, bit IsCommutable = 0> {
3267   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3268                                     itins, HasAVX512, IsCommutable>,
3269               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3270                                     itins, HasBWI, IsCommutable>;
3271 }
3272
3273 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3274                             SDNode OpNode,X86VectorVTInfo _Src,
3275                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3276   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3277                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3278                             "$src2, $src1","$src1, $src2",
3279                             (_Dst.VT (OpNode
3280                                          (_Src.VT _Src.RC:$src1),
3281                                          (_Src.VT _Src.RC:$src2))),
3282                             itins.rr, IsCommutable>,
3283                             AVX512BIBase, EVEX_4V;
3284   let mayLoad = 1 in {
3285       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3286                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3287                             "$src2, $src1", "$src1, $src2",
3288                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3289                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3290                             itins.rm>,
3291                             AVX512BIBase, EVEX_4V;
3292
3293       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3294                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3295                         OpcodeStr,
3296                         "${src2}"##_Dst.BroadcastStr##", $src1",
3297                          "$src1, ${src2}"##_Dst.BroadcastStr,
3298                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3299                                      (_Dst.VT (X86VBroadcast
3300                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3301                         itins.rm>,
3302                         AVX512BIBase, EVEX_4V, EVEX_B;
3303   }
3304 }
3305
3306 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3307                                     SSE_INTALU_ITINS_P, 1>;
3308 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3309                                     SSE_INTALU_ITINS_P, 0>;
3310 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3311                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3312 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3313                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3314 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3315                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3316 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3317                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3318 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3319                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3320 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3321                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3322 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3323                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3324 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3325                                     HasBWI, 1>;
3326 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3327                                      HasBWI, 1>;
3328 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3329                                       HasBWI, 1>, T8PD;
3330 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3331                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3332
3333 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3334                             SDNode OpNode, bit IsCommutable = 0> {
3335
3336   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3337                                  v16i32_info, v8i64_info, IsCommutable>,
3338                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3339   let Predicates = [HasVLX] in {
3340     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3341                                       v8i32x_info, v4i64x_info, IsCommutable>,
3342                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3343     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3344                                       v4i32x_info, v2i64x_info, IsCommutable>,
3345                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3346   }
3347 }
3348
3349 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3350                    X86pmuldq, 1>,T8PD;
3351 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3352                    X86pmuludq, 1>;
3353
3354 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3355                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3356   let mayLoad = 1 in {
3357       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3358                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3359                         OpcodeStr,
3360                         "${src2}"##_Src.BroadcastStr##", $src1",
3361                          "$src1, ${src2}"##_Src.BroadcastStr,
3362                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3363                                      (_Src.VT (X86VBroadcast
3364                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3365                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3366   }
3367 }
3368
3369 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3370                             SDNode OpNode,X86VectorVTInfo _Src,
3371                             X86VectorVTInfo _Dst> {
3372   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3373                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3374                             "$src2, $src1","$src1, $src2",
3375                             (_Dst.VT (OpNode
3376                                          (_Src.VT _Src.RC:$src1),
3377                                          (_Src.VT _Src.RC:$src2)))>,
3378                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3379   let mayLoad = 1 in {
3380     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3381                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3382                           "$src2, $src1", "$src1, $src2",
3383                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3384                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3385                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3386   }
3387 }
3388
3389 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3390                                     SDNode OpNode> {
3391   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3392                                  v32i16_info>,
3393                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3394                                  v32i16_info>, EVEX_V512;
3395   let Predicates = [HasVLX] in {
3396     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3397                                      v16i16x_info>,
3398                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3399                                      v16i16x_info>, EVEX_V256;
3400     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3401                                      v8i16x_info>,
3402                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3403                                      v8i16x_info>, EVEX_V128;
3404   }
3405 }
3406 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3407                             SDNode OpNode> {
3408   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3409                                 v64i8_info>, EVEX_V512;
3410   let Predicates = [HasVLX] in {
3411     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3412                                     v32i8x_info>, EVEX_V256;
3413     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3414                                     v16i8x_info>, EVEX_V128;
3415   }
3416 }
3417
3418 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3419                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3420                             AVX512VLVectorVTInfo _Dst> {
3421   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3422                                 _Dst.info512>, EVEX_V512;
3423   let Predicates = [HasVLX] in {
3424     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3425                                      _Dst.info256>, EVEX_V256;
3426     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3427                                      _Dst.info128>, EVEX_V128;
3428   }
3429 }
3430
3431 let Predicates = [HasBWI] in {
3432   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3433   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3434   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3435   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3436
3437   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3438                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3439   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3440                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3441 }
3442
3443 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3444                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3445 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3446                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3447 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3448                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3449
3450 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3451                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3452 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3453                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3454 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3455                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3456
3457 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3458                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3459 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3460                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3461 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3462                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3463
3464 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3465                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3466 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3467                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3468 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3469                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3470 //===----------------------------------------------------------------------===//
3471 // AVX-512  Logical Instructions
3472 //===----------------------------------------------------------------------===//
3473
3474 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3475                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3476 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3477                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3478 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3479                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3480 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3481                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3482
3483 //===----------------------------------------------------------------------===//
3484 // AVX-512  FP arithmetic
3485 //===----------------------------------------------------------------------===//
3486 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3487                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3488                          bit IsCommutable> {
3489
3490   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3491                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3492                            "$src2, $src1", "$src1, $src2",
3493                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3494                            (i32 FROUND_CURRENT)),
3495                            itins.rr, IsCommutable>;
3496
3497   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3498                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3499                          "$src2, $src1", "$src1, $src2",
3500                          (VecNode (_.VT _.RC:$src1),
3501                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3502                            (i32 FROUND_CURRENT)),
3503                          itins.rm, IsCommutable>;
3504   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3505       Predicates = [HasAVX512] in {
3506   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3507                          (ins _.FRC:$src1, _.FRC:$src2),
3508                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3509                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3510                           itins.rr>;
3511   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3512                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3513                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3514                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3515                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3516   }
3517 }
3518
3519 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3520                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3521
3522   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3523                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3524                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3525                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3526                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3527                           EVEX_B, EVEX_RC;
3528 }
3529 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3530                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3531
3532   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3533                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3534                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3535                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3536                             (i32 FROUND_NO_EXC))>, EVEX_B;
3537 }
3538
3539 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3540                                   SDNode VecNode,
3541                                   SizeItins itins, bit IsCommutable> {
3542   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3543                               itins.s, IsCommutable>,
3544              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3545                               itins.s, IsCommutable>,
3546                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3547   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3548                               itins.d,                  IsCommutable>,
3549              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3550                               itins.d, IsCommutable>,
3551                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3552 }
3553
3554 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3555                                   SDNode VecNode,
3556                                   SizeItins itins, bit IsCommutable> {
3557   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3558                               itins.s, IsCommutable>,
3559              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3560                               itins.s, IsCommutable>,
3561                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3562   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3563                               itins.d,                  IsCommutable>,
3564              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3565                               itins.d, IsCommutable>,
3566                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3567 }
3568 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3569 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3570 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3571 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3572 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3573 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3574
3575 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3576                             X86VectorVTInfo _, bit IsCommutable> {
3577   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3578                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3579                   "$src2, $src1", "$src1, $src2",
3580                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3581   let mayLoad = 1 in {
3582     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3583                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3584                     "$src2, $src1", "$src1, $src2",
3585                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3586     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3587                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3588                      "${src2}"##_.BroadcastStr##", $src1",
3589                      "$src1, ${src2}"##_.BroadcastStr,
3590                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3591                                                 (_.ScalarLdFrag addr:$src2))))>,
3592                      EVEX_4V, EVEX_B;
3593   }//let mayLoad = 1
3594 }
3595
3596 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3597                             X86VectorVTInfo _> {
3598   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3599                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3600                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3601                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3602                   EVEX_4V, EVEX_B, EVEX_RC;
3603 }
3604
3605
3606 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3607                             X86VectorVTInfo _> {
3608   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3609                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3610                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3611                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3612                   EVEX_4V, EVEX_B;
3613 }
3614
3615 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3616                              bit IsCommutable = 0> {
3617   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3618                               IsCommutable>, EVEX_V512, PS,
3619                               EVEX_CD8<32, CD8VF>;
3620   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3621                               IsCommutable>, EVEX_V512, PD, VEX_W,
3622                               EVEX_CD8<64, CD8VF>;
3623
3624     // Define only if AVX512VL feature is present.
3625   let Predicates = [HasVLX] in {
3626     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3627                                    IsCommutable>, EVEX_V128, PS,
3628                                    EVEX_CD8<32, CD8VF>;
3629     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3630                                    IsCommutable>, EVEX_V256, PS,
3631                                    EVEX_CD8<32, CD8VF>;
3632     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3633                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3634                                    EVEX_CD8<64, CD8VF>;
3635     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3636                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3637                                    EVEX_CD8<64, CD8VF>;
3638   }
3639 }
3640
3641 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3642   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3643                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3644   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3645                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3646 }
3647
3648 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3649   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3650                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3651   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3652                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3653 }
3654
3655 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3656             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3657 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3658             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3659 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3660             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3661 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3662             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3663 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3664             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3665 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3666             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3667 let Predicates = [HasDQI] in {
3668   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3669   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3670   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3671   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3672 }
3673
3674 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3675                             X86VectorVTInfo _> {
3676   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3677                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3678                   "$src2, $src1", "$src1, $src2",
3679                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3680   let mayLoad = 1 in {
3681     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3682                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3683                     "$src2, $src1", "$src1, $src2",
3684                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3685     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3686                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3687                      "${src2}"##_.BroadcastStr##", $src1",
3688                      "$src1, ${src2}"##_.BroadcastStr,
3689                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3690                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3691                      EVEX_4V, EVEX_B;
3692   }//let mayLoad = 1
3693 }
3694
3695 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3696                             X86VectorVTInfo _> {
3697   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3698                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3699                   "$src2, $src1", "$src1, $src2",
3700                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3701   let mayLoad = 1 in {
3702     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3703                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3704                     "$src2, $src1", "$src1, $src2",
3705                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3706   }//let mayLoad = 1
3707 }
3708
3709 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3710   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3711              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3712                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3713   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3714              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3715                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3716   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3717                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3718                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3719   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3720                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3721                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3722
3723   // Define only if AVX512VL feature is present.
3724   let Predicates = [HasVLX] in {
3725     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3726                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3727     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3728                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3729     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3730                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3731     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3732                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3733   }
3734 }
3735 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3736
3737 //===----------------------------------------------------------------------===//
3738 // AVX-512  VPTESTM instructions
3739 //===----------------------------------------------------------------------===//
3740
3741 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3742                             X86VectorVTInfo _> {
3743   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3744                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3745                       "$src2, $src1", "$src1, $src2",
3746                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3747                     EVEX_4V;
3748   let mayLoad = 1 in
3749   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3750                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3751                        "$src2, $src1", "$src1, $src2",
3752                    (OpNode (_.VT _.RC:$src1),
3753                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3754                     EVEX_4V,
3755                    EVEX_CD8<_.EltSize, CD8VF>;
3756 }
3757
3758 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3759                             X86VectorVTInfo _> {
3760   let mayLoad = 1 in
3761   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3762                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3763                     "${src2}"##_.BroadcastStr##", $src1",
3764                     "$src1, ${src2}"##_.BroadcastStr,
3765                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3766                                                 (_.ScalarLdFrag addr:$src2))))>,
3767                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3768 }
3769 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3770                                   AVX512VLVectorVTInfo _> {
3771   let Predicates  = [HasAVX512] in
3772   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3773            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3774
3775   let Predicates = [HasAVX512, HasVLX] in {
3776   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3777               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3778   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3779               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3780   }
3781 }
3782
3783 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3784   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3785                                  avx512vl_i32_info>;
3786   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3787                                  avx512vl_i64_info>, VEX_W;
3788 }
3789
3790 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3791                                  SDNode OpNode> {
3792   let Predicates = [HasBWI] in {
3793   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3794               EVEX_V512, VEX_W;
3795   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3796               EVEX_V512;
3797   }
3798   let Predicates = [HasVLX, HasBWI] in {
3799
3800   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3801               EVEX_V256, VEX_W;
3802   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3803               EVEX_V128, VEX_W;
3804   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3805               EVEX_V256;
3806   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3807               EVEX_V128;
3808   }
3809 }
3810
3811 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3812                                    SDNode OpNode> :
3813   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3814   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3815
3816 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3817 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3818
3819 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3820                  (v16i32 VR512:$src2), (i16 -1))),
3821                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3822
3823 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3824                  (v8i64 VR512:$src2), (i8 -1))),
3825                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3826
3827 //===----------------------------------------------------------------------===//
3828 // AVX-512  Shift instructions
3829 //===----------------------------------------------------------------------===//
3830 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3831                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3832   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3833                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3834                       "$src2, $src1", "$src1, $src2",
3835                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3836                    SSE_INTSHIFT_ITINS_P.rr>;
3837   let mayLoad = 1 in
3838   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3839                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3840                        "$src2, $src1", "$src1, $src2",
3841                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3842                           (i8 imm:$src2))),
3843                    SSE_INTSHIFT_ITINS_P.rm>;
3844 }
3845
3846 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3847                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3848   let mayLoad = 1 in
3849   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3850                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3851       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3852      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3853      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3854 }
3855
3856 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3857                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3858    // src2 is always 128-bit
3859   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3860                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3861                       "$src2, $src1", "$src1, $src2",
3862                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3863                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3864   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3865                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3866                        "$src2, $src1", "$src1, $src2",
3867                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3868                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3869                    EVEX_4V;
3870 }
3871
3872 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3873                                   ValueType SrcVT, PatFrag bc_frag,
3874                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3875   let Predicates = [prd] in
3876   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3877                             VTInfo.info512>, EVEX_V512,
3878                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3879   let Predicates = [prd, HasVLX] in {
3880   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3881                             VTInfo.info256>, EVEX_V256,
3882                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3883   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3884                             VTInfo.info128>, EVEX_V128,
3885                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3886   }
3887 }
3888
3889 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3890                               string OpcodeStr, SDNode OpNode> {
3891   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3892                                  avx512vl_i32_info, HasAVX512>;
3893   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3894                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3895   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3896                                  avx512vl_i16_info, HasBWI>;
3897 }
3898
3899 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3900                                  string OpcodeStr, SDNode OpNode,
3901                                  AVX512VLVectorVTInfo VTInfo> {
3902   let Predicates = [HasAVX512] in
3903   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3904                               VTInfo.info512>,
3905              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3906                               VTInfo.info512>, EVEX_V512;
3907   let Predicates = [HasAVX512, HasVLX] in {
3908   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3909                               VTInfo.info256>,
3910              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3911                               VTInfo.info256>, EVEX_V256;
3912   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3913                               VTInfo.info128>,
3914              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3915                               VTInfo.info128>, EVEX_V128;
3916   }
3917 }
3918
3919 multiclass avx512_shift_rmi_w<bits<8> opcw,
3920                                  Format ImmFormR, Format ImmFormM,
3921                                  string OpcodeStr, SDNode OpNode> {
3922   let Predicates = [HasBWI] in
3923   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3924                                v32i16_info>, EVEX_V512;
3925   let Predicates = [HasVLX, HasBWI] in {
3926   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3927                                v16i16x_info>, EVEX_V256;
3928   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3929                                v8i16x_info>, EVEX_V128;
3930   }
3931 }
3932
3933 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3934                                  Format ImmFormR, Format ImmFormM,
3935                                  string OpcodeStr, SDNode OpNode> {
3936   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3937                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3938   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3939                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3940 }
3941
3942 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3943              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3944
3945 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3946              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3947
3948 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3949              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3950
3951 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3952 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3953
3954 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3955 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3956 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3957
3958 //===-------------------------------------------------------------------===//
3959 // Variable Bit Shifts
3960 //===-------------------------------------------------------------------===//
3961 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3962                             X86VectorVTInfo _> {
3963   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3964                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3965                       "$src2, $src1", "$src1, $src2",
3966                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3967                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3968   let mayLoad = 1 in
3969   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3970                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3971                        "$src2, $src1", "$src1, $src2",
3972                    (_.VT (OpNode _.RC:$src1,
3973                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3974                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3975                    EVEX_CD8<_.EltSize, CD8VF>;
3976 }
3977
3978 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3979                             X86VectorVTInfo _> {
3980   let mayLoad = 1 in
3981   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3982                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3983                     "${src2}"##_.BroadcastStr##", $src1",
3984                     "$src1, ${src2}"##_.BroadcastStr,
3985                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3986                                                 (_.ScalarLdFrag addr:$src2))))),
3987                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3988                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3989 }
3990 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3991                                   AVX512VLVectorVTInfo _> {
3992   let Predicates  = [HasAVX512] in
3993   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3994            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3995
3996   let Predicates = [HasAVX512, HasVLX] in {
3997   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3998               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3999   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4000               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4001   }
4002 }
4003
4004 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4005                                  SDNode OpNode> {
4006   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4007                                  avx512vl_i32_info>;
4008   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4009                                  avx512vl_i64_info>, VEX_W;
4010 }
4011
4012 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4013                                  SDNode OpNode> {
4014   let Predicates = [HasBWI] in
4015   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4016               EVEX_V512, VEX_W;
4017   let Predicates = [HasVLX, HasBWI] in {
4018
4019   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4020               EVEX_V256, VEX_W;
4021   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4022               EVEX_V128, VEX_W;
4023   }
4024 }
4025
4026 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4027               avx512_var_shift_w<0x12, "vpsllvw", shl>;
4028 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4029               avx512_var_shift_w<0x11, "vpsravw", sra>;
4030 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4031               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
4032 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4033 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4034
4035 //===-------------------------------------------------------------------===//
4036 // 1-src variable permutation VPERMW/D/Q
4037 //===-------------------------------------------------------------------===//
4038 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4039                                   AVX512VLVectorVTInfo _> {
4040   let Predicates  = [HasAVX512] in
4041   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4042            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4043
4044   let Predicates = [HasAVX512, HasVLX] in
4045   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4046               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4047 }
4048
4049 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4050                                  string OpcodeStr, SDNode OpNode,
4051                                  AVX512VLVectorVTInfo VTInfo> {
4052   let Predicates = [HasAVX512] in
4053   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4054                               VTInfo.info512>,
4055              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4056                               VTInfo.info512>, EVEX_V512;
4057   let Predicates = [HasAVX512, HasVLX] in
4058   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4059                               VTInfo.info256>,
4060              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4061                               VTInfo.info256>, EVEX_V256;
4062 }
4063
4064
4065 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4066
4067 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4068                                     avx512vl_i32_info>;
4069 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4070                                     avx512vl_i64_info>, VEX_W;
4071 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4072                                     avx512vl_f32_info>;
4073 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4074                                     avx512vl_f64_info>, VEX_W;
4075
4076 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4077                              X86VPermi, avx512vl_i64_info>,
4078                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4079 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4080                              X86VPermi, avx512vl_f64_info>,
4081                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4082
4083 //===----------------------------------------------------------------------===//
4084 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4085 //===----------------------------------------------------------------------===//
4086
4087 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4088                              X86PShufd, avx512vl_i32_info>,
4089                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4090 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4091                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
4092 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4093                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
4094
4095 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4096   let Predicates = [HasBWI] in
4097   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4098
4099   let Predicates = [HasVLX, HasBWI] in {
4100   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4101   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4102   }
4103 }
4104
4105 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4106
4107 //===----------------------------------------------------------------------===//
4108 // AVX-512 - MOVDDUP
4109 //===----------------------------------------------------------------------===//
4110
4111 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
4112                         X86MemOperand x86memop, PatFrag memop_frag> {
4113 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4114                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4115                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
4116 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4117                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4118                     [(set RC:$dst,
4119                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
4120 }
4121
4122 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
4123                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
4124 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
4125           (VMOVDDUPZrm addr:$src)>;
4126
4127 //===---------------------------------------------------------------------===//
4128 // Replicate Single FP - MOVSHDUP and MOVSLDUP
4129 //===---------------------------------------------------------------------===//
4130 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4131                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4132                               X86MemOperand x86memop> {
4133   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4134                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4135                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
4136   let mayLoad = 1 in
4137   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4138                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4139                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
4140 }
4141
4142 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4143                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4144                        EVEX_CD8<32, CD8VF>;
4145 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4146                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
4147                        EVEX_CD8<32, CD8VF>;
4148
4149 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
4150 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
4151            (VMOVSHDUPZrm addr:$src)>;
4152 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
4153 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
4154            (VMOVSLDUPZrm addr:$src)>;
4155
4156 //===----------------------------------------------------------------------===//
4157 // Move Low to High and High to Low packed FP Instructions
4158 //===----------------------------------------------------------------------===//
4159 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4160           (ins VR128X:$src1, VR128X:$src2),
4161           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4162           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4163            IIC_SSE_MOV_LH>, EVEX_4V;
4164 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4165           (ins VR128X:$src1, VR128X:$src2),
4166           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4167           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4168           IIC_SSE_MOV_LH>, EVEX_4V;
4169
4170 let Predicates = [HasAVX512] in {
4171   // MOVLHPS patterns
4172   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4173             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4174   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4175             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4176
4177   // MOVHLPS patterns
4178   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4179             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4180 }
4181
4182 //===----------------------------------------------------------------------===//
4183 // FMA - Fused Multiply Operations
4184 //
4185
4186 let Constraints = "$src1 = $dst" in {
4187 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4188                                                             X86VectorVTInfo _> {
4189   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4190           (ins _.RC:$src2, _.RC:$src3),
4191           OpcodeStr, "$src3, $src2", "$src2, $src3",
4192           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4193          AVX512FMA3Base;
4194
4195   let mayLoad = 1 in {
4196     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4197             (ins _.RC:$src2, _.MemOp:$src3),
4198             OpcodeStr, "$src3, $src2", "$src2, $src3",
4199             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4200             AVX512FMA3Base;
4201
4202     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4203               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4204               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4205               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4206               (OpNode _.RC:$src1,
4207                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4208               AVX512FMA3Base, EVEX_B;
4209   }
4210 }
4211
4212 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4213                                                             X86VectorVTInfo _> {
4214   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4215           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4216           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4217           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4218           AVX512FMA3Base, EVEX_B, EVEX_RC;
4219 }
4220 } // Constraints = "$src1 = $dst"
4221
4222 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4223                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4224   let Predicates = [HasAVX512] in {
4225     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4226                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4227                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4228   }
4229   let Predicates = [HasVLX, HasAVX512] in {
4230     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4231                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4232     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4233                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4234   }
4235 }
4236
4237 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4238                                                             SDNode OpNodeRnd > {
4239     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4240                                       avx512vl_f32_info>;
4241     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4242                                       avx512vl_f64_info>, VEX_W;
4243 }
4244
4245 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4246 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4247 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4248 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4249 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4250 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4251
4252
4253 let Constraints = "$src1 = $dst" in {
4254 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4255                                                             X86VectorVTInfo _> {
4256   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4257           (ins _.RC:$src2, _.RC:$src3),
4258           OpcodeStr, "$src3, $src2", "$src2, $src3",
4259           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4260          AVX512FMA3Base;
4261
4262   let mayLoad = 1 in {
4263     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4264             (ins _.RC:$src2, _.MemOp:$src3),
4265             OpcodeStr, "$src3, $src2", "$src2, $src3",
4266             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4267            AVX512FMA3Base;
4268
4269     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4270            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4271            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4272            "$src2, ${src3}"##_.BroadcastStr,
4273            (_.VT (OpNode _.RC:$src2,
4274                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4275                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4276   }
4277 }
4278
4279 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4280                                                             X86VectorVTInfo _> {
4281   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4282           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4283           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4284           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4285           AVX512FMA3Base, EVEX_B, EVEX_RC;
4286 }
4287 } // Constraints = "$src1 = $dst"
4288
4289 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4290                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4291   let Predicates = [HasAVX512] in {
4292     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4293                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4294                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4295   }
4296   let Predicates = [HasVLX, HasAVX512] in {
4297     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4298                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4299     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4300                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4301   }
4302 }
4303
4304 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4305                                                             SDNode OpNodeRnd > {
4306     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4307                                       avx512vl_f32_info>;
4308     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4309                                       avx512vl_f64_info>, VEX_W;
4310 }
4311
4312 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4313 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4314 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4315 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4316 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4317 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4318
4319 let Constraints = "$src1 = $dst" in {
4320 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4321                                                             X86VectorVTInfo _> {
4322   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4323           (ins _.RC:$src3, _.RC:$src2),
4324           OpcodeStr, "$src2, $src3", "$src3, $src2",
4325           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4326          AVX512FMA3Base;
4327
4328   let mayLoad = 1 in {
4329     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4330             (ins _.RC:$src3, _.MemOp:$src2),
4331             OpcodeStr, "$src2, $src3", "$src3, $src2",
4332             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4333            AVX512FMA3Base;
4334
4335     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4336            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4337            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4338            "$src3, ${src2}"##_.BroadcastStr,
4339            (_.VT (OpNode _.RC:$src1,
4340                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4341                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4342   }
4343 }
4344
4345 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4346                                                             X86VectorVTInfo _> {
4347   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4348           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4349           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4350           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4351           AVX512FMA3Base, EVEX_B, EVEX_RC;
4352 }
4353 } // Constraints = "$src1 = $dst"
4354
4355 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4356                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4357   let Predicates = [HasAVX512] in {
4358     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4359                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4360                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4361   }
4362   let Predicates = [HasVLX, HasAVX512] in {
4363     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4364                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4365     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4366                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4367   }
4368 }
4369
4370 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4371                                                             SDNode OpNodeRnd > {
4372     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4373                                       avx512vl_f32_info>;
4374     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4375                                       avx512vl_f64_info>, VEX_W;
4376 }
4377
4378 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4379 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4380 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4381 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4382 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4383 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4384
4385 // Scalar FMA
4386 let Constraints = "$src1 = $dst" in {
4387 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4388                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4389                                                         dag RHS_r, dag RHS_m > {
4390   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4391           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4392           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4393
4394   let mayLoad = 1 in
4395     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4396             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4397             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4398
4399   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4400          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4401          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4402                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4403
4404   let isCodeGenOnly = 1 in {
4405     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4406                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4407                      !strconcat(OpcodeStr,
4408                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4409                      [RHS_r]>;
4410     let mayLoad = 1 in
4411       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4412                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4413                       !strconcat(OpcodeStr,
4414                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4415                       [RHS_m]>;
4416   }// isCodeGenOnly = 1
4417 }
4418 }// Constraints = "$src1 = $dst"
4419
4420 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4421          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4422                                                                   string SUFF> {
4423
4424   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4425                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4426                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4427                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4428                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4429                          (i32 imm:$rc))),
4430                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4431                          _.FRC:$src3))),
4432                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4433                          (_.ScalarLdFrag addr:$src3))))>;
4434
4435   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4436                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4437                 (_.VT (OpNode _.RC:$src2,
4438                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4439                               _.RC:$src1)),
4440                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4441                                   (i32 imm:$rc))),
4442                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4443                                           _.FRC:$src1))),
4444                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4445                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4446
4447   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4448                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4449                 (_.VT (OpNode _.RC:$src1,
4450                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4451                               _.RC:$src2)),
4452                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4453                          (i32 imm:$rc))),
4454                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4455                          _.FRC:$src2))),
4456                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4457                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4458 }
4459
4460 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4461                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4462   let Predicates = [HasAVX512] in {
4463     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4464                                    OpNodeRnd, f32x_info, "SS">,
4465                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4466     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4467                                    OpNodeRnd, f64x_info, "SD">,
4468                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4469   }
4470 }
4471
4472 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4473 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4474 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4475 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4476
4477 //===----------------------------------------------------------------------===//
4478 // AVX-512  Scalar convert from sign integer to float/double
4479 //===----------------------------------------------------------------------===//
4480
4481 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4482                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4483                     PatFrag ld_frag, string asm> {
4484   let hasSideEffects = 0 in {
4485     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4486               (ins DstVT.FRC:$src1, SrcRC:$src),
4487               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4488               EVEX_4V;
4489     let mayLoad = 1 in
4490       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4491               (ins DstVT.FRC:$src1, x86memop:$src),
4492               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4493               EVEX_4V;
4494   } // hasSideEffects = 0
4495   let isCodeGenOnly = 1 in {
4496     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4497                   (ins DstVT.RC:$src1, SrcRC:$src2),
4498                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4499                   [(set DstVT.RC:$dst,
4500                         (OpNode (DstVT.VT DstVT.RC:$src1),
4501                                  SrcRC:$src2,
4502                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4503
4504     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4505                   (ins DstVT.RC:$src1, x86memop:$src2),
4506                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4507                   [(set DstVT.RC:$dst,
4508                         (OpNode (DstVT.VT DstVT.RC:$src1),
4509                                  (ld_frag addr:$src2),
4510                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4511   }//isCodeGenOnly = 1
4512 }
4513
4514 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4515                     X86VectorVTInfo DstVT, string asm> {
4516   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4517               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4518               !strconcat(asm,
4519                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4520               [(set DstVT.RC:$dst,
4521                     (OpNode (DstVT.VT DstVT.RC:$src1),
4522                              SrcRC:$src2,
4523                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4524 }
4525
4526 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4527                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4528                     PatFrag ld_frag, string asm> {
4529   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4530               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4531                         VEX_LIG;
4532 }
4533
4534 let Predicates = [HasAVX512] in {
4535 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4536                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4537                                  XS, EVEX_CD8<32, CD8VT1>;
4538 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4539                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4540                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4541 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4542                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4543                                  XD, EVEX_CD8<32, CD8VT1>;
4544 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4545                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4546                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4547
4548 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4549           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4550 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4551           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4552 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4553           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4554 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4555           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4556
4557 def : Pat<(f32 (sint_to_fp GR32:$src)),
4558           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4559 def : Pat<(f32 (sint_to_fp GR64:$src)),
4560           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4561 def : Pat<(f64 (sint_to_fp GR32:$src)),
4562           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4563 def : Pat<(f64 (sint_to_fp GR64:$src)),
4564           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4565
4566 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4567                                   v4f32x_info, i32mem, loadi32,
4568                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4569 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4570                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4571                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4572 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4573                                   i32mem, loadi32, "cvtusi2sd{l}">,
4574                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4575 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4576                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4577                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4578
4579 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4580           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4581 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4582           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4583 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4584           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4585 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4586           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4587
4588 def : Pat<(f32 (uint_to_fp GR32:$src)),
4589           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4590 def : Pat<(f32 (uint_to_fp GR64:$src)),
4591           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4592 def : Pat<(f64 (uint_to_fp GR32:$src)),
4593           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4594 def : Pat<(f64 (uint_to_fp GR64:$src)),
4595           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4596 }
4597
4598 //===----------------------------------------------------------------------===//
4599 // AVX-512  Scalar convert from float/double to integer
4600 //===----------------------------------------------------------------------===//
4601 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4602                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4603                           string asm> {
4604 let hasSideEffects = 0 in {
4605   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4606               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4607               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4608               Requires<[HasAVX512]>;
4609   let mayLoad = 1 in
4610   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4611               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4612               Requires<[HasAVX512]>;
4613 } // hasSideEffects = 0
4614 }
4615 let Predicates = [HasAVX512] in {
4616 // Convert float/double to signed/unsigned int 32/64
4617 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4618                                    ssmem, sse_load_f32, "cvtss2si">,
4619                                    XS, EVEX_CD8<32, CD8VT1>;
4620 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4621                                    ssmem, sse_load_f32, "cvtss2si">,
4622                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4623 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4624                                    ssmem, sse_load_f32, "cvtss2usi">,
4625                                    XS, EVEX_CD8<32, CD8VT1>;
4626 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4627                                    int_x86_avx512_cvtss2usi64, ssmem,
4628                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4629                                    EVEX_CD8<32, CD8VT1>;
4630 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4631                                    sdmem, sse_load_f64, "cvtsd2si">,
4632                                    XD, EVEX_CD8<64, CD8VT1>;
4633 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4634                                    sdmem, sse_load_f64, "cvtsd2si">,
4635                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4636 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4637                                    sdmem, sse_load_f64, "cvtsd2usi">,
4638                                    XD, EVEX_CD8<64, CD8VT1>;
4639 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4640                                    int_x86_avx512_cvtsd2usi64, sdmem,
4641                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4642                                    EVEX_CD8<64, CD8VT1>;
4643
4644 let isCodeGenOnly = 1 in {
4645   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4646             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4647             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4648   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4649             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4650             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4651   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4652             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4653             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4654   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4655             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4656             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4657
4658   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4659             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4660             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4661 } // isCodeGenOnly = 1
4662
4663 // Convert float/double to signed/unsigned int 32/64 with truncation
4664 let isCodeGenOnly = 1 in {
4665   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4666                                      ssmem, sse_load_f32, "cvttss2si">,
4667                                      XS, EVEX_CD8<32, CD8VT1>;
4668   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4669                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4670                                      "cvttss2si">, XS, VEX_W,
4671                                      EVEX_CD8<32, CD8VT1>;
4672   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4673                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4674                                      EVEX_CD8<64, CD8VT1>;
4675   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4676                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4677                                      "cvttsd2si">, XD, VEX_W,
4678                                      EVEX_CD8<64, CD8VT1>;
4679   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4680                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4681                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4682   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4683                                      int_x86_avx512_cvttss2usi64, ssmem,
4684                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4685                                      EVEX_CD8<32, CD8VT1>;
4686   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4687                                      int_x86_avx512_cvttsd2usi,
4688                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4689                                      EVEX_CD8<64, CD8VT1>;
4690   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4691                                      int_x86_avx512_cvttsd2usi64, sdmem,
4692                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4693                                      EVEX_CD8<64, CD8VT1>;
4694 } // isCodeGenOnly = 1
4695
4696 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4697                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4698                          string asm> {
4699   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4700               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4701               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4702   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4703               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4704               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4705 }
4706
4707 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4708                                   loadf32, "cvttss2si">, XS,
4709                                   EVEX_CD8<32, CD8VT1>;
4710 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4711                                   loadf32, "cvttss2usi">, XS,
4712                                   EVEX_CD8<32, CD8VT1>;
4713 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4714                                   loadf32, "cvttss2si">, XS, VEX_W,
4715                                   EVEX_CD8<32, CD8VT1>;
4716 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4717                                   loadf32, "cvttss2usi">, XS, VEX_W,
4718                                   EVEX_CD8<32, CD8VT1>;
4719 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4720                                   loadf64, "cvttsd2si">, XD,
4721                                   EVEX_CD8<64, CD8VT1>;
4722 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4723                                   loadf64, "cvttsd2usi">, XD,
4724                                   EVEX_CD8<64, CD8VT1>;
4725 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4726                                   loadf64, "cvttsd2si">, XD, VEX_W,
4727                                   EVEX_CD8<64, CD8VT1>;
4728 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4729                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4730                                   EVEX_CD8<64, CD8VT1>;
4731 } // HasAVX512
4732 //===----------------------------------------------------------------------===//
4733 // AVX-512  Convert form float to double and back
4734 //===----------------------------------------------------------------------===//
4735 let hasSideEffects = 0 in {
4736 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4737                     (ins FR32X:$src1, FR32X:$src2),
4738                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4739                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4740 let mayLoad = 1 in
4741 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4742                     (ins FR32X:$src1, f32mem:$src2),
4743                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4744                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4745                     EVEX_CD8<32, CD8VT1>;
4746
4747 // Convert scalar double to scalar single
4748 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4749                       (ins FR64X:$src1, FR64X:$src2),
4750                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4751                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4752 let mayLoad = 1 in
4753 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4754                       (ins FR64X:$src1, f64mem:$src2),
4755                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4756                       []>, EVEX_4V, VEX_LIG, VEX_W,
4757                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4758 }
4759
4760 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4761       Requires<[HasAVX512]>;
4762 def : Pat<(fextend (loadf32 addr:$src)),
4763     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4764
4765 def : Pat<(extloadf32 addr:$src),
4766     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4767       Requires<[HasAVX512, OptForSize]>;
4768
4769 def : Pat<(extloadf32 addr:$src),
4770     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4771     Requires<[HasAVX512, OptForSpeed]>;
4772
4773 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4774            Requires<[HasAVX512]>;
4775
4776 //===----------------------------------------------------------------------===//
4777 // AVX-512  Vector convert from signed/unsigned integer to float/double
4778 //          and from float/double to signed/unsigned integer
4779 //===----------------------------------------------------------------------===//
4780
4781 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4782                          X86VectorVTInfo _Src, SDNode OpNode,
4783                          string Broadcast = _.BroadcastStr,
4784                          string Alias = ""> {
4785
4786   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4787                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4788                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4789
4790   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4791                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4792                          (_.VT (OpNode (_Src.VT
4793                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4794
4795   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4796                          (ins _Src.MemOp:$src), OpcodeStr,
4797                          "${src}"##Broadcast, "${src}"##Broadcast,
4798                          (_.VT (OpNode (_Src.VT
4799                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4800                             ))>, EVEX, EVEX_B;
4801 }
4802 // Coversion with SAE - suppress all exceptions
4803 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4804                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4805   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4806                         (ins _Src.RC:$src), OpcodeStr,
4807                         "{sae}, $src", "$src, {sae}",
4808                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4809                                (i32 FROUND_NO_EXC)))>,
4810                         EVEX, EVEX_B;
4811 }
4812
4813 // Conversion with rounding control (RC)
4814 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4815                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4816   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4817                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4818                         "$rc, $src", "$src, $rc",
4819                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4820                         EVEX, EVEX_B, EVEX_RC;
4821 }
4822
4823 // Extend Float to Double
4824 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4825   let Predicates = [HasAVX512] in {
4826     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4827              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4828                                 X86vfpextRnd>, EVEX_V512;
4829   }
4830   let Predicates = [HasVLX] in {
4831     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4832                                X86vfpext, "{1to2}">, EVEX_V128;
4833     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4834                                      EVEX_V256;
4835   }
4836 }
4837
4838 // Truncate Double to Float
4839 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4840   let Predicates = [HasAVX512] in {
4841     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4842              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4843                                X86vfproundRnd>, EVEX_V512;
4844   }
4845   let Predicates = [HasVLX] in {
4846     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4847                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4848     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4849                                "{1to4}", "{y}">, EVEX_V256;
4850   }
4851 }
4852
4853 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4854                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4855 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4856                                   PS, EVEX_CD8<32, CD8VH>;
4857
4858 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4859             (VCVTPS2PDZrm addr:$src)>;
4860
4861 let Predicates = [HasVLX] in {
4862   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4863               (VCVTPS2PDZ256rm addr:$src)>;
4864 }
4865
4866 // Convert Signed/Unsigned Doubleword to Double
4867 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4868                            SDNode OpNode128> {
4869   // No rounding in this op
4870   let Predicates = [HasAVX512] in
4871     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
4872                                      EVEX_V512;
4873
4874   let Predicates = [HasVLX] in {
4875     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
4876                                      OpNode128, "{1to2}">, EVEX_V128;
4877     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
4878                                      EVEX_V256;
4879   }
4880 }
4881
4882 // Convert Signed/Unsigned Doubleword to Float
4883 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
4884                            SDNode OpNodeRnd> {
4885   let Predicates = [HasAVX512] in
4886     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
4887              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
4888                                OpNodeRnd>, EVEX_V512;
4889
4890   let Predicates = [HasVLX] in {
4891     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
4892                                      EVEX_V128;
4893     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
4894                                      EVEX_V256;
4895   }
4896 }
4897
4898 // Convert Float to Signed/Unsigned Doubleword with truncation
4899 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
4900                                   SDNode OpNode, SDNode OpNodeRnd> {
4901   let Predicates = [HasAVX512] in {
4902     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4903              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
4904                                 OpNodeRnd>, EVEX_V512;
4905   }
4906   let Predicates = [HasVLX] in {
4907     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4908                                      EVEX_V128;
4909     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4910                                      EVEX_V256;
4911   }
4912 }
4913
4914 // Convert Float to Signed/Unsigned Doubleword
4915 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
4916                                   SDNode OpNode, SDNode OpNodeRnd> {
4917   let Predicates = [HasAVX512] in {
4918     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4919              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
4920                                 OpNodeRnd>, EVEX_V512;
4921   }
4922   let Predicates = [HasVLX] in {
4923     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4924                                      EVEX_V128;
4925     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4926                                      EVEX_V256;
4927   }
4928 }
4929
4930 // Convert Double to Signed/Unsigned Doubleword with truncation
4931 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
4932                                   SDNode OpNode, SDNode OpNodeRnd> {
4933   let Predicates = [HasAVX512] in {
4934     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4935              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
4936                                 OpNodeRnd>, EVEX_V512;
4937   }
4938   let Predicates = [HasVLX] in {
4939     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4940     // memory forms of these instructions in Asm Parcer. They have the same
4941     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4942     // due to the same reason.
4943     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4944                                "{1to2}", "{x}">, EVEX_V128;
4945     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4946                                "{1to4}", "{y}">, EVEX_V256;
4947   }
4948 }
4949
4950 // Convert Double to Signed/Unsigned Doubleword
4951 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
4952                                   SDNode OpNode, SDNode OpNodeRnd> {
4953   let Predicates = [HasAVX512] in {
4954     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4955              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
4956                                OpNodeRnd>, EVEX_V512;
4957   }
4958   let Predicates = [HasVLX] in {
4959     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4960     // memory forms of these instructions in Asm Parcer. They have the same
4961     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4962     // due to the same reason.
4963     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4964                                "{1to2}", "{x}">, EVEX_V128;
4965     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4966                                "{1to4}", "{y}">, EVEX_V256;
4967   }
4968 }
4969
4970 // Convert Double to Signed/Unsigned Quardword
4971 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
4972                                   SDNode OpNode, SDNode OpNodeRnd> {
4973   let Predicates = [HasDQI] in {
4974     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4975              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
4976                                OpNodeRnd>, EVEX_V512;
4977   }
4978   let Predicates = [HasDQI, HasVLX] in {
4979     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4980                                EVEX_V128;
4981     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4982                                EVEX_V256;
4983   }
4984 }
4985
4986 // Convert Double to Signed/Unsigned Quardword with truncation
4987 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
4988                                   SDNode OpNode, SDNode OpNodeRnd> {
4989   let Predicates = [HasDQI] in {
4990     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4991              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
4992                                OpNodeRnd>, EVEX_V512;
4993   }
4994   let Predicates = [HasDQI, HasVLX] in {
4995     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4996                                EVEX_V128;
4997     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4998                                EVEX_V256;
4999   }
5000 }
5001
5002 // Convert Signed/Unsigned Quardword to Double
5003 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5004                                   SDNode OpNode, SDNode OpNodeRnd> {
5005   let Predicates = [HasDQI] in {
5006     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5007              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5008                                OpNodeRnd>, EVEX_V512;
5009   }
5010   let Predicates = [HasDQI, HasVLX] in {
5011     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5012                                EVEX_V128;
5013     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5014                                EVEX_V256;
5015   }
5016 }
5017
5018 // Convert Float to Signed/Unsigned Quardword
5019 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5020                                   SDNode OpNode, SDNode OpNodeRnd> {
5021   let Predicates = [HasDQI] in {
5022     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5023              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5024                                OpNodeRnd>, EVEX_V512;
5025   }
5026   let Predicates = [HasDQI, HasVLX] in {
5027     // Explicitly specified broadcast string, since we take only 2 elements
5028     // from v4f32x_info source
5029     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5030                                "{1to2}">, EVEX_V128;
5031     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5032                                EVEX_V256;
5033   }
5034 }
5035
5036 // Convert Float to Signed/Unsigned Quardword with truncation
5037 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5038                                   SDNode OpNode, SDNode OpNodeRnd> {
5039   let Predicates = [HasDQI] in {
5040     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5041              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5042                                OpNodeRnd>, EVEX_V512;
5043   }
5044   let Predicates = [HasDQI, HasVLX] in {
5045     // Explicitly specified broadcast string, since we take only 2 elements
5046     // from v4f32x_info source
5047     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5048                                "{1to2}">, EVEX_V128;
5049     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5050                                EVEX_V256;
5051   }
5052 }
5053
5054 // Convert Signed/Unsigned Quardword to Float
5055 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5056                                   SDNode OpNode, SDNode OpNodeRnd> {
5057   let Predicates = [HasDQI] in {
5058     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5059              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5060                                OpNodeRnd>, EVEX_V512;
5061   }
5062   let Predicates = [HasDQI, HasVLX] in {
5063     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5064     // memory forms of these instructions in Asm Parcer. They have the same
5065     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5066     // due to the same reason.
5067     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5068                                "{1to2}", "{x}">, EVEX_V128;
5069     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5070                                "{1to4}", "{y}">, EVEX_V256;
5071   }
5072 }
5073
5074 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5075                                 EVEX_CD8<32, CD8VH>;
5076
5077 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5078                                 X86VSintToFpRnd>,
5079                                 PS, EVEX_CD8<32, CD8VF>;
5080
5081 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5082                                 X86VFpToSintRnd>,
5083                                 XS, EVEX_CD8<32, CD8VF>;
5084
5085 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5086                                  X86VFpToSintRnd>,
5087                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5088
5089 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5090                                  X86VFpToUintRnd>, PS,
5091                                  EVEX_CD8<32, CD8VF>;
5092
5093 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5094                                  X86VFpToUintRnd>, PS, VEX_W,
5095                                  EVEX_CD8<64, CD8VF>;
5096
5097 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5098                                  XS, EVEX_CD8<32, CD8VH>;
5099
5100 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5101                                  X86VUintToFpRnd>, XD,
5102                                  EVEX_CD8<32, CD8VF>;
5103
5104 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5105                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5106
5107 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5108                                  X86cvtpd2IntRnd>, XD, VEX_W,
5109                                  EVEX_CD8<64, CD8VF>;
5110
5111 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5112                                  X86cvtps2UIntRnd>,
5113                                  PS, EVEX_CD8<32, CD8VF>;
5114 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5115                                  X86cvtpd2UIntRnd>, VEX_W,
5116                                  PS, EVEX_CD8<64, CD8VF>;
5117
5118 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5119                                  X86cvtpd2IntRnd>, VEX_W,
5120                                  PD, EVEX_CD8<64, CD8VF>;
5121
5122 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5123                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5124
5125 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5126                                  X86cvtpd2UIntRnd>, VEX_W,
5127                                  PD, EVEX_CD8<64, CD8VF>;
5128
5129 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5130                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5131
5132 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5133                                  X86VFpToSlongRnd>, VEX_W,
5134                                  PD, EVEX_CD8<64, CD8VF>;
5135
5136 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5137                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5138
5139 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5140                                  X86VFpToUlongRnd>, VEX_W,
5141                                  PD, EVEX_CD8<64, CD8VF>;
5142
5143 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5144                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5145
5146 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5147                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5148
5149 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5150                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5151
5152 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5153                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5154
5155 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5156                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5157
5158 let Predicates = [NoVLX] in {
5159 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5160           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5161            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5162
5163 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5164           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5165            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5166
5167 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5168           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5169            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5170
5171 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5172           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5173            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5174
5175 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5176           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5177            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5178 }
5179
5180 let Predicates = [HasAVX512] in {
5181   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5182             (VCVTPD2PSZrm addr:$src)>;
5183   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5184             (VCVTPS2PDZrm addr:$src)>;
5185 }
5186
5187 //===----------------------------------------------------------------------===//
5188 // Half precision conversion instructions
5189 //===----------------------------------------------------------------------===//
5190 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5191                              X86MemOperand x86memop> {
5192   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5193              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5194              []>, EVEX;
5195   let hasSideEffects = 0, mayLoad = 1 in
5196   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5197              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5198 }
5199
5200 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5201                              X86MemOperand x86memop> {
5202   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5203                (ins srcRC:$src1, i32u8imm:$src2),
5204                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5205                []>, EVEX;
5206   let hasSideEffects = 0, mayStore = 1 in
5207   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5208                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5209                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5210 }
5211
5212 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5213                                     EVEX_CD8<32, CD8VH>;
5214 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5215                                     EVEX_CD8<32, CD8VH>;
5216
5217 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5218            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5219            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5220
5221 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5222            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5223            (VCVTPH2PSZrr VR256X:$src)>;
5224
5225 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5226   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5227                                  "ucomiss">, PS, EVEX, VEX_LIG,
5228                                  EVEX_CD8<32, CD8VT1>;
5229   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5230                                   "ucomisd">, PD, EVEX,
5231                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5232   let Pattern = []<dag> in {
5233     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5234                                    "comiss">, PS, EVEX, VEX_LIG,
5235                                    EVEX_CD8<32, CD8VT1>;
5236     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5237                                    "comisd">, PD, EVEX,
5238                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5239   }
5240   let isCodeGenOnly = 1 in {
5241     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5242                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5243                               EVEX_CD8<32, CD8VT1>;
5244     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5245                               load, "ucomisd">, PD, EVEX,
5246                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5247
5248     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5249                               load, "comiss">, PS, EVEX, VEX_LIG,
5250                               EVEX_CD8<32, CD8VT1>;
5251     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5252                               load, "comisd">, PD, EVEX,
5253                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5254   }
5255 }
5256
5257 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5258 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
5259                             X86MemOperand x86memop> {
5260   let hasSideEffects = 0 in {
5261   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5262                (ins RC:$src1, RC:$src2),
5263                !strconcat(OpcodeStr,
5264                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5265   let mayLoad = 1 in {
5266   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5267                (ins RC:$src1, x86memop:$src2),
5268                !strconcat(OpcodeStr,
5269                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5270   }
5271 }
5272 }
5273
5274 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
5275                   EVEX_CD8<32, CD8VT1>;
5276 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
5277                   VEX_W, EVEX_CD8<64, CD8VT1>;
5278 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
5279                   EVEX_CD8<32, CD8VT1>;
5280 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
5281                   VEX_W, EVEX_CD8<64, CD8VT1>;
5282
5283 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
5284               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5285            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5286                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5287
5288 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
5289               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5290            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5291                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5292
5293 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
5294               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5295            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5296                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5297
5298 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
5299               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5300            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5301                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5302
5303 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5304 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5305                          X86VectorVTInfo _> {
5306   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5307                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5308                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5309   let mayLoad = 1 in {
5310     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5311                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5312                            (OpNode (_.FloatVT
5313                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5314     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5315                             (ins _.ScalarMemOp:$src), OpcodeStr,
5316                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5317                             (OpNode (_.FloatVT
5318                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5319                             EVEX, T8PD, EVEX_B;
5320   }
5321 }
5322
5323 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5324   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5325                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5326   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5327                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5328
5329   // Define only if AVX512VL feature is present.
5330   let Predicates = [HasVLX] in {
5331     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5332                                 OpNode, v4f32x_info>,
5333                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5334     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5335                                 OpNode, v8f32x_info>,
5336                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5337     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5338                                 OpNode, v2f64x_info>,
5339                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5340     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5341                                 OpNode, v4f64x_info>,
5342                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5343   }
5344 }
5345
5346 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5347 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5348
5349 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5350               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5351            (VRSQRT14PSZr VR512:$src)>;
5352 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5353               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5354            (VRSQRT14PDZr VR512:$src)>;
5355
5356 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5357               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5358            (VRCP14PSZr VR512:$src)>;
5359 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5360               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5361            (VRCP14PDZr VR512:$src)>;
5362
5363 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5364 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5365                          SDNode OpNode> {
5366
5367   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5368                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5369                            "$src2, $src1", "$src1, $src2",
5370                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5371                            (i32 FROUND_CURRENT))>;
5372
5373   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5374                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5375                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5376                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5377                             (i32 FROUND_NO_EXC))>, EVEX_B;
5378
5379   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5380                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5381                          "$src2, $src1", "$src1, $src2",
5382                          (OpNode (_.VT _.RC:$src1),
5383                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5384                          (i32 FROUND_CURRENT))>;
5385 }
5386
5387 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5388   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5389               EVEX_CD8<32, CD8VT1>;
5390   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5391               EVEX_CD8<64, CD8VT1>, VEX_W;
5392 }
5393
5394 let hasSideEffects = 0, Predicates = [HasERI] in {
5395   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5396   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5397 }
5398
5399 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5400 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5401
5402 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5403                          SDNode OpNode> {
5404
5405   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5406                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5407                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5408
5409   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5410                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5411                          (OpNode (_.FloatVT
5412                              (bitconvert (_.LdFrag addr:$src))),
5413                           (i32 FROUND_CURRENT))>;
5414
5415   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5416                          (ins _.MemOp:$src), OpcodeStr,
5417                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5418                          (OpNode (_.FloatVT
5419                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5420                                  (i32 FROUND_CURRENT))>, EVEX_B;
5421 }
5422 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5423                          SDNode OpNode> {
5424   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5425                         (ins _.RC:$src), OpcodeStr,
5426                         "{sae}, $src", "$src, {sae}",
5427                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5428 }
5429
5430 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5431    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5432              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5433              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5434    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5435              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5436              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5437 }
5438
5439 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5440                                   SDNode OpNode> {
5441   // Define only if AVX512VL feature is present.
5442   let Predicates = [HasVLX] in {
5443     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5444                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5445     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5446                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5447     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5448                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5449     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5450                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5451   }
5452 }
5453 let Predicates = [HasERI], hasSideEffects = 0 in {
5454
5455  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5456  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5457  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5458 }
5459 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5460                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5461
5462 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5463                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5464   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5465                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5466                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5467                          EVEX, EVEX_B, EVEX_RC;
5468 }
5469
5470 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5471                               SDNode OpNode, X86VectorVTInfo _>{
5472   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5473                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5474                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5475   let mayLoad = 1 in {
5476     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5477                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5478                            (OpNode (_.FloatVT
5479                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5480
5481     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5482                             (ins _.ScalarMemOp:$src), OpcodeStr,
5483                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5484                             (OpNode (_.FloatVT
5485                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5486                             EVEX, EVEX_B;
5487   }
5488 }
5489
5490 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
5491                           Intrinsic F32Int, Intrinsic F64Int,
5492                           OpndItins itins_s, OpndItins itins_d> {
5493   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
5494                (ins FR32X:$src1, FR32X:$src2),
5495                !strconcat(OpcodeStr,
5496                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5497                       [], itins_s.rr>, XS, EVEX_4V;
5498   let isCodeGenOnly = 1 in
5499   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5500                (ins VR128X:$src1, VR128X:$src2),
5501                !strconcat(OpcodeStr,
5502                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5503                [(set VR128X:$dst,
5504                  (F32Int VR128X:$src1, VR128X:$src2))],
5505                itins_s.rr>, XS, EVEX_4V;
5506   let mayLoad = 1 in {
5507   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
5508                (ins FR32X:$src1, f32mem:$src2),
5509                !strconcat(OpcodeStr,
5510                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5511                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5512   let isCodeGenOnly = 1 in
5513   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5514                    (ins VR128X:$src1, ssmem:$src2),
5515                    !strconcat(OpcodeStr,
5516                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5517                    [(set VR128X:$dst,
5518                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
5519                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5520   }
5521   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
5522                (ins FR64X:$src1, FR64X:$src2),
5523                !strconcat(OpcodeStr,
5524                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5525                       XD, EVEX_4V, VEX_W;
5526   let isCodeGenOnly = 1 in
5527   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5528                (ins VR128X:$src1, VR128X:$src2),
5529                !strconcat(OpcodeStr,
5530                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5531                [(set VR128X:$dst,
5532                  (F64Int VR128X:$src1, VR128X:$src2))],
5533                itins_s.rr>, XD, EVEX_4V, VEX_W;
5534   let mayLoad = 1 in {
5535   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
5536                (ins FR64X:$src1, f64mem:$src2),
5537                !strconcat(OpcodeStr,
5538                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5539                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5540   let isCodeGenOnly = 1 in
5541   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5542                   (ins VR128X:$src1, sdmem:$src2),
5543                    !strconcat(OpcodeStr,
5544                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5545                   [(set VR128X:$dst,
5546                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
5547                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5548   }
5549 }
5550
5551 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5552                                   SDNode OpNode> {
5553   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5554                                 v16f32_info>,
5555                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5556   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5557                                 v8f64_info>,
5558                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5559   // Define only if AVX512VL feature is present.
5560   let Predicates = [HasVLX] in {
5561     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5562                                      OpNode, v4f32x_info>,
5563                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5564     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5565                                      OpNode, v8f32x_info>,
5566                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5567     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5568                                      OpNode, v2f64x_info>,
5569                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5570     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5571                                      OpNode, v4f64x_info>,
5572                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5573   }
5574 }
5575
5576 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5577                                           SDNode OpNodeRnd> {
5578   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5579                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5580   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5581                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5582 }
5583
5584 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5585                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5586
5587 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5588                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5589                 SSE_SQRTSS, SSE_SQRTSD>;
5590
5591 let Predicates = [HasAVX512] in {
5592   def : Pat<(f32 (fsqrt FR32X:$src)),
5593             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5594   def : Pat<(f32 (fsqrt (load addr:$src))),
5595             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5596             Requires<[OptForSize]>;
5597   def : Pat<(f64 (fsqrt FR64X:$src)),
5598             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5599   def : Pat<(f64 (fsqrt (load addr:$src))),
5600             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5601             Requires<[OptForSize]>;
5602
5603   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5604             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5605   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5606             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5607             Requires<[OptForSize]>;
5608
5609   def : Pat<(f32 (X86frcp FR32X:$src)),
5610             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5611   def : Pat<(f32 (X86frcp (load addr:$src))),
5612             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5613             Requires<[OptForSize]>;
5614
5615   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5616             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5617                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5618                               VR128X)>;
5619   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5620             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5621
5622   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5623             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5624                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5625                               VR128X)>;
5626   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5627             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5628 }
5629
5630 multiclass
5631 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5632
5633   let ExeDomain = _.ExeDomain in {
5634   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5635                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5636                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5637                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5638                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5639
5640   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5641                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5642                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5643                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5644                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5645
5646   let mayLoad = 1 in
5647   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5648                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5649                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5650                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5651                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5652                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5653   }
5654   let Predicates = [HasAVX512] in {
5655   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5656              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5657              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5658   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5659              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5660              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5661   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5662              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5663              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5664   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5665              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5666              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5667   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5668              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5669              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5670
5671   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5672              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5673              addr:$src, (i32 0x1))), _.FRC)>;
5674   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5675              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5676              addr:$src, (i32 0x2))), _.FRC)>;
5677   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5678              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5679              addr:$src, (i32 0x3))), _.FRC)>;
5680   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5681              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5682              addr:$src, (i32 0x4))), _.FRC)>;
5683   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5684              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5685              addr:$src, (i32 0xc))), _.FRC)>;
5686   }
5687 }
5688
5689 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5690                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5691
5692 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5693                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5694
5695 //-------------------------------------------------
5696 // Integer truncate and extend operations
5697 //-------------------------------------------------
5698
5699 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5700                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5701                               X86MemOperand x86memop> {
5702
5703   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
5704                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
5705                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
5706                        EVEX, T8XS;
5707
5708   // for intrinsic patter match
5709   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5710                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5711                            undef)),
5712             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5713                                       SrcInfo.RC:$src1)>;
5714
5715   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5716                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5717                            DestInfo.ImmAllZerosV)),
5718             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5719                                       SrcInfo.RC:$src1)>;
5720
5721   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5722                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5723                            DestInfo.RC:$src0)),
5724             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
5725                                       DestInfo.KRCWM:$mask ,
5726                                       SrcInfo.RC:$src1)>;
5727
5728   let mayStore = 1 in {
5729     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
5730                (ins x86memop:$dst, SrcInfo.RC:$src),
5731                OpcodeStr # "\t{$src, $dst |$dst, $src}",
5732                []>, EVEX;
5733
5734     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5735                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
5736                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5737                []>, EVEX, EVEX_K;
5738   }//mayStore = 1
5739 }
5740
5741 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
5742                                     X86VectorVTInfo DestInfo,
5743                                     PatFrag truncFrag, PatFrag mtruncFrag > {
5744
5745   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
5746             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
5747                                     addr:$dst, SrcInfo.RC:$src)>;
5748
5749   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
5750                                                (SrcInfo.VT SrcInfo.RC:$src)),
5751             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
5752                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
5753 }
5754
5755 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
5756                                         X86VectorVTInfo DestInfo, string sat > {
5757
5758   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5759                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5760                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
5761            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
5762                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
5763                     (SrcInfo.VT SrcInfo.RC:$src))>;
5764
5765   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5766                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5767                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
5768            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
5769                     (SrcInfo.VT SrcInfo.RC:$src))>;
5770 }
5771
5772 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
5773          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5774          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5775          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5776          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
5777                                                      Predicate prd = HasAVX512>{
5778
5779   let Predicates = [HasVLX, prd] in {
5780     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5781                              DestInfoZ128, x86memopZ128>,
5782                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5783                              truncFrag, mtruncFrag>, EVEX_V128;
5784
5785     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5786                              DestInfoZ256, x86memopZ256>,
5787                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5788                              truncFrag, mtruncFrag>, EVEX_V256;
5789   }
5790   let Predicates = [prd] in
5791     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5792                              DestInfoZ, x86memopZ>,
5793                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5794                              truncFrag, mtruncFrag>, EVEX_V512;
5795 }
5796
5797 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
5798          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5799          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5800          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5801          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
5802
5803   let Predicates = [HasVLX, prd] in {
5804     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5805                              DestInfoZ128, x86memopZ128>,
5806                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5807                              sat>, EVEX_V128;
5808
5809     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5810                              DestInfoZ256, x86memopZ256>,
5811                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5812                              sat>, EVEX_V256;
5813   }
5814   let Predicates = [prd] in
5815     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5816                              DestInfoZ, x86memopZ>,
5817                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5818                              sat>, EVEX_V512;
5819 }
5820
5821 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5822   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5823                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5824                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
5825 }
5826 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
5827   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
5828                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5829                sat>, EVEX_CD8<8, CD8VO>;
5830 }
5831
5832 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5833   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5834                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5835                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
5836 }
5837 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
5838   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
5839                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5840                sat>, EVEX_CD8<16, CD8VQ>;
5841 }
5842
5843 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5844   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5845                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5846                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
5847 }
5848 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
5849   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
5850                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5851                sat>, EVEX_CD8<32, CD8VH>;
5852 }
5853
5854 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5855   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5856                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5857                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
5858 }
5859 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
5860   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
5861                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5862                sat>, EVEX_CD8<8, CD8VQ>;
5863 }
5864
5865 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5866   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5867               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5868               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
5869 }
5870 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
5871   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
5872               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5873               sat>, EVEX_CD8<16, CD8VH>;
5874 }
5875
5876 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5877   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
5878               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5879               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
5880 }
5881 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
5882   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
5883               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5884               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
5885 }
5886
5887 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
5888 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
5889 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
5890
5891 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
5892 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
5893 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
5894
5895 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
5896 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
5897 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
5898
5899 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
5900 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
5901 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
5902
5903 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
5904 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
5905 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
5906
5907 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
5908 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
5909 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
5910
5911 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5912                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5913                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5914
5915   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5916                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5917                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5918                   EVEX;
5919
5920   let mayLoad = 1 in {
5921     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5922                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5923                     (DestInfo.VT (LdFrag addr:$src))>,
5924                   EVEX;
5925   }
5926 }
5927
5928 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5929           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5930   let Predicates = [HasVLX, HasBWI] in {
5931     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5932                     v16i8x_info, i64mem, LdFrag, OpNode>,
5933                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5934
5935     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5936                     v16i8x_info, i128mem, LdFrag, OpNode>,
5937                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5938   }
5939   let Predicates = [HasBWI] in {
5940     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5941                     v32i8x_info, i256mem, LdFrag, OpNode>,
5942                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5943   }
5944 }
5945
5946 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5947           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5948   let Predicates = [HasVLX, HasAVX512] in {
5949     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5950                    v16i8x_info, i32mem, LdFrag, OpNode>,
5951                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5952
5953     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5954                    v16i8x_info, i64mem, LdFrag, OpNode>,
5955                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5956   }
5957   let Predicates = [HasAVX512] in {
5958     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5959                    v16i8x_info, i128mem, LdFrag, OpNode>,
5960                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5961   }
5962 }
5963
5964 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5965           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5966   let Predicates = [HasVLX, HasAVX512] in {
5967     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5968                    v16i8x_info, i16mem, LdFrag, OpNode>,
5969                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5970
5971     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5972                    v16i8x_info, i32mem, LdFrag, OpNode>,
5973                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5974   }
5975   let Predicates = [HasAVX512] in {
5976     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5977                    v16i8x_info, i64mem, LdFrag, OpNode>,
5978                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5979   }
5980 }
5981
5982 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5983          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5984   let Predicates = [HasVLX, HasAVX512] in {
5985     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5986                    v8i16x_info, i64mem, LdFrag, OpNode>,
5987                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5988
5989     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5990                    v8i16x_info, i128mem, LdFrag, OpNode>,
5991                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5992   }
5993   let Predicates = [HasAVX512] in {
5994     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5995                    v16i16x_info, i256mem, LdFrag, OpNode>,
5996                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5997   }
5998 }
5999
6000 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6001          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6002   let Predicates = [HasVLX, HasAVX512] in {
6003     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6004                    v8i16x_info, i32mem, LdFrag, OpNode>,
6005                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6006
6007     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6008                    v8i16x_info, i64mem, LdFrag, OpNode>,
6009                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6010   }
6011   let Predicates = [HasAVX512] in {
6012     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6013                    v8i16x_info, i128mem, LdFrag, OpNode>,
6014                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6015   }
6016 }
6017
6018 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6019          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6020
6021   let Predicates = [HasVLX, HasAVX512] in {
6022     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6023                    v4i32x_info, i64mem, LdFrag, OpNode>,
6024                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6025
6026     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6027                    v4i32x_info, i128mem, LdFrag, OpNode>,
6028                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6029   }
6030   let Predicates = [HasAVX512] in {
6031     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6032                    v8i32x_info, i256mem, LdFrag, OpNode>,
6033                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6034   }
6035 }
6036
6037 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6038 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6039 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6040 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6041 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6042 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6043
6044
6045 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6046 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6047 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6048 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6049 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6050 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6051
6052 //===----------------------------------------------------------------------===//
6053 // GATHER - SCATTER Operations
6054
6055 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6056                          X86MemOperand memop, PatFrag GatherNode> {
6057   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6058       ExeDomain = _.ExeDomain in
6059   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6060             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6061             !strconcat(OpcodeStr#_.Suffix,
6062             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6063             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6064               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6065                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6066              EVEX_CD8<_.EltSize, CD8VT1>;
6067 }
6068
6069 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6070                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6071   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6072                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6073   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6074                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6075 let Predicates = [HasVLX] in {
6076   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6077                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6078   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6079                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6080   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6081                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6082   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6083                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6084 }
6085 }
6086
6087 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6088                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6089   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6090                                        mgatherv16i32>, EVEX_V512;
6091   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6092                                        mgatherv8i64>, EVEX_V512;
6093 let Predicates = [HasVLX] in {
6094   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6095                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6096   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6097                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6098   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6099                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6100   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6101                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6102 }
6103 }
6104
6105
6106 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6107                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6108
6109 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6110                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6111
6112 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6113                           X86MemOperand memop, PatFrag ScatterNode> {
6114
6115 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6116
6117   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6118             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6119             !strconcat(OpcodeStr#_.Suffix,
6120             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6121             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6122                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6123             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6124 }
6125
6126 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6127                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6128   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6129                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6130   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6131                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6132 let Predicates = [HasVLX] in {
6133   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6134                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6135   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6136                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6137   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6138                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6139   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6140                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6141 }
6142 }
6143
6144 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6145                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6146   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6147                                        mscatterv16i32>, EVEX_V512;
6148   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6149                                        mscatterv8i64>, EVEX_V512;
6150 let Predicates = [HasVLX] in {
6151   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6152                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6153   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6154                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6155   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6156                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6157   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6158                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6159 }
6160 }
6161
6162 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6163                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6164
6165 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6166                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6167
6168 // prefetch
6169 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6170                        RegisterClass KRC, X86MemOperand memop> {
6171   let Predicates = [HasPFI], hasSideEffects = 1 in
6172   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6173             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6174             []>, EVEX, EVEX_K;
6175 }
6176
6177 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6178                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6179
6180 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6181                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6182
6183 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6184                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6185
6186 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6187                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6188
6189 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6190                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6191
6192 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6193                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6194
6195 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6196                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6197
6198 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6199                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6200
6201 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6202                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6203
6204 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6205                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6206
6207 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6208                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6209
6210 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6211                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6212
6213 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6214                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6215
6216 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6217                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6218
6219 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6220                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6221
6222 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6223                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6224
6225 // Helper fragments to match sext vXi1 to vXiY.
6226 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6227 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6228
6229 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6230 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6231 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6232
6233 def : Pat<(store VK1:$src, addr:$dst),
6234           (MOV8mr addr:$dst,
6235            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6236             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6237
6238 def : Pat<(store VK8:$src, addr:$dst),
6239           (MOV8mr addr:$dst,
6240            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6241             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6242
6243 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6244                            (truncstore node:$val, node:$ptr), [{
6245   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6246 }]>;
6247
6248 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6249           (MOV8mr addr:$dst, GR8:$src)>;
6250
6251 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6252 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6253                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6254                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6255 }
6256
6257 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6258                                  string OpcodeStr, Predicate prd> {
6259 let Predicates = [prd] in
6260   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6261
6262   let Predicates = [prd, HasVLX] in {
6263     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6264     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6265   }
6266 }
6267
6268 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6269   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6270                                        HasBWI>;
6271   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6272                                        HasBWI>, VEX_W;
6273   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6274                                        HasDQI>;
6275   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6276                                        HasDQI>, VEX_W;
6277 }
6278
6279 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6280
6281 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6282 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6283                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6284                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6285 }
6286
6287 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6288                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6289 let Predicates = [prd] in
6290   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6291    EVEX_V512;
6292
6293   let Predicates = [prd, HasVLX] in {
6294     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6295      EVEX_V256;
6296     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6297      EVEX_V128;
6298   }
6299 }
6300
6301 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6302                                               avx512vl_i8_info, HasBWI>;
6303 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6304                                               avx512vl_i16_info, HasBWI>, VEX_W;
6305 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6306                                               avx512vl_i32_info, HasDQI>;
6307 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6308                                               avx512vl_i64_info, HasDQI>, VEX_W;
6309
6310 //===----------------------------------------------------------------------===//
6311 // AVX-512 - COMPRESS and EXPAND
6312 //
6313
6314 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6315                                  string OpcodeStr> {
6316   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6317               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6318               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6319
6320   let mayStore = 1 in {
6321   def mr : AVX5128I<opc, MRMDestMem, (outs),
6322               (ins _.MemOp:$dst, _.RC:$src),
6323               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6324               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6325
6326   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6327               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6328               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6329               [(store (_.VT (vselect _.KRCWM:$mask,
6330                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6331                 addr:$dst)]>,
6332               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6333   }
6334 }
6335
6336 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6337                                  AVX512VLVectorVTInfo VTInfo> {
6338   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6339
6340   let Predicates = [HasVLX] in {
6341     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6342     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6343   }
6344 }
6345
6346 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6347                                          EVEX;
6348 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6349                                          EVEX, VEX_W;
6350 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6351                                          EVEX;
6352 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6353                                          EVEX, VEX_W;
6354
6355 // expand
6356 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6357                                  string OpcodeStr> {
6358   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6359               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6360               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6361
6362   let mayLoad = 1 in
6363   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6364               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6365               (_.VT (X86expand (_.VT (bitconvert
6366                                       (_.LdFrag addr:$src1)))))>,
6367             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6368 }
6369
6370 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6371                                  AVX512VLVectorVTInfo VTInfo> {
6372   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6373
6374   let Predicates = [HasVLX] in {
6375     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6376     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6377   }
6378 }
6379
6380 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6381                                          EVEX;
6382 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6383                                          EVEX, VEX_W;
6384 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6385                                          EVEX;
6386 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6387                                          EVEX, VEX_W;
6388
6389 //handle instruction  reg_vec1 = op(reg_vec,imm)
6390 //                               op(mem_vec,imm)
6391 //                               op(broadcast(eltVt),imm)
6392 //all instruction created with FROUND_CURRENT
6393 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6394                                                             X86VectorVTInfo _>{
6395   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6396                       (ins _.RC:$src1, i32u8imm:$src2),
6397                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6398                       (OpNode (_.VT _.RC:$src1),
6399                               (i32 imm:$src2),
6400                               (i32 FROUND_CURRENT))>;
6401   let mayLoad = 1 in {
6402     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6403                       (ins _.MemOp:$src1, i32u8imm:$src2),
6404                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6405                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6406                               (i32 imm:$src2),
6407                               (i32 FROUND_CURRENT))>;
6408     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6409                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6410                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6411                       "${src1}"##_.BroadcastStr##", $src2",
6412                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6413                               (i32 imm:$src2),
6414                               (i32 FROUND_CURRENT))>, EVEX_B;
6415   }
6416 }
6417
6418 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6419 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6420                                              SDNode OpNode, X86VectorVTInfo _>{
6421   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6422                       (ins _.RC:$src1, i32u8imm:$src2),
6423                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6424                       "$src1, {sae}, $src2",
6425                       (OpNode (_.VT _.RC:$src1),
6426                               (i32 imm:$src2),
6427                               (i32 FROUND_NO_EXC))>, EVEX_B;
6428 }
6429
6430 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6431             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6432   let Predicates = [prd] in {
6433     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6434                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6435                                   EVEX_V512;
6436   }
6437   let Predicates = [prd, HasVLX] in {
6438     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6439                                   EVEX_V128;
6440     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6441                                   EVEX_V256;
6442   }
6443 }
6444
6445 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6446 //                               op(reg_vec2,mem_vec,imm)
6447 //                               op(reg_vec2,broadcast(eltVt),imm)
6448 //all instruction created with FROUND_CURRENT
6449 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6450                                                             X86VectorVTInfo _>{
6451   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6452                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6453                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6454                       (OpNode (_.VT _.RC:$src1),
6455                               (_.VT _.RC:$src2),
6456                               (i32 imm:$src3),
6457                               (i32 FROUND_CURRENT))>;
6458   let mayLoad = 1 in {
6459     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6460                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6461                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6462                       (OpNode (_.VT _.RC:$src1),
6463                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6464                               (i32 imm:$src3),
6465                               (i32 FROUND_CURRENT))>;
6466     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6467                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6468                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6469                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6470                       (OpNode (_.VT _.RC:$src1),
6471                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6472                               (i32 imm:$src3),
6473                               (i32 FROUND_CURRENT))>, EVEX_B;
6474   }
6475 }
6476
6477 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6478 //                               op(reg_vec2,mem_vec,imm)
6479 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6480                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6481
6482   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6483                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6484                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6485                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6486                                (SrcInfo.VT SrcInfo.RC:$src2),
6487                                (i8 imm:$src3)))>;
6488   let mayLoad = 1 in
6489     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6490                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6491                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6492                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6493                                (SrcInfo.VT (bitconvert
6494                                                   (SrcInfo.LdFrag addr:$src2))),
6495                                (i8 imm:$src3)))>;
6496 }
6497
6498 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6499 //                               op(reg_vec2,mem_vec,imm)
6500 //                               op(reg_vec2,broadcast(eltVt),imm)
6501 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6502                            X86VectorVTInfo _>:
6503   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6504
6505   let mayLoad = 1 in
6506     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6507                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6508                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6509                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6510                       (OpNode (_.VT _.RC:$src1),
6511                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6512                               (i8 imm:$src3))>, EVEX_B;
6513 }
6514
6515 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6516 //                                      op(reg_vec2,mem_scalar,imm)
6517 //all instruction created with FROUND_CURRENT
6518 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6519                                                            X86VectorVTInfo _> {
6520
6521   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6522                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6523                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6524                       (OpNode (_.VT _.RC:$src1),
6525                               (_.VT _.RC:$src2),
6526                               (i32 imm:$src3),
6527                               (i32 FROUND_CURRENT))>;
6528   let mayLoad = 1 in {
6529     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6530                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6531                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6532                       (OpNode (_.VT _.RC:$src1),
6533                               (_.VT (scalar_to_vector
6534                                         (_.ScalarLdFrag addr:$src2))),
6535                               (i32 imm:$src3),
6536                               (i32 FROUND_CURRENT))>;
6537
6538     let isAsmParserOnly = 1 in {
6539       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6540                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6541                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6542                       []>;
6543     }
6544   }
6545 }
6546
6547 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6548 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6549                                              SDNode OpNode, X86VectorVTInfo _>{
6550   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6551                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6552                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6553                       "$src1, $src2,{sae}, $src3",
6554                       (OpNode (_.VT _.RC:$src1),
6555                               (_.VT _.RC:$src2),
6556                               (i32 imm:$src3),
6557                               (i32 FROUND_NO_EXC))>, EVEX_B;
6558 }
6559 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6560 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6561                                              SDNode OpNode, X86VectorVTInfo _> {
6562   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6563                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6564                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6565                       "$src1, $src2,{sae}, $src3",
6566                       (OpNode (_.VT _.RC:$src1),
6567                               (_.VT _.RC:$src2),
6568                               (i32 imm:$src3),
6569                               (i32 FROUND_NO_EXC))>, EVEX_B;
6570 }
6571
6572 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6573             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6574   let Predicates = [prd] in {
6575     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6576                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6577                                   EVEX_V512;
6578
6579   }
6580   let Predicates = [prd, HasVLX] in {
6581     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6582                                   EVEX_V128;
6583     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6584                                   EVEX_V256;
6585   }
6586 }
6587
6588 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6589                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6590   let Predicates = [HasBWI] in {
6591     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6592                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6593   }
6594   let Predicates = [HasBWI, HasVLX] in {
6595     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6596                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6597     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6598                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6599   }
6600 }
6601
6602 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6603                                 bits<8> opc, SDNode OpNode>{
6604   let Predicates = [HasAVX512] in {
6605     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6606   }
6607   let Predicates = [HasAVX512, HasVLX] in {
6608     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6609     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6610   }
6611 }
6612
6613 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6614                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6615   let Predicates = [prd] in {
6616      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6617                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6618   }
6619 }
6620
6621 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6622                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6623   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6624                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6625   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6626                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6627 }
6628
6629 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6630                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6631       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6632 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6633                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6634       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6635
6636 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6637                                                  0x55, X86VFixupimm, HasAVX512>,
6638       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6639 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6640                                                  0x55, X86VFixupimm, HasAVX512>,
6641       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6642
6643 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6644                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6645 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6646                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6647 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6648                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6649
6650
6651 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6652                                                        0x50, X86VRange, HasDQI>,
6653       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6654 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6655                                                        0x50, X86VRange, HasDQI>,
6656       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6657
6658 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6659                                                  0x51, X86VRange, HasDQI>,
6660       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6661 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6662                                                  0x51, X86VRange, HasDQI>,
6663       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6664
6665 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6666                                                  0x57, X86Reduces, HasDQI>,
6667       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6668 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6669                                                  0x57, X86Reduces, HasDQI>,
6670       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6671
6672 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6673                                                  0x27, X86GetMants, HasAVX512>,
6674       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6675 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6676                                                  0x27, X86GetMants, HasAVX512>,
6677       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6678
6679 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6680                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6681   let Predicates = [HasAVX512] in {
6682     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6683
6684   }
6685   let Predicates = [HasAVX512, HasVLX] in {
6686      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6687   }
6688 }
6689 let Predicates = [HasAVX512] in {
6690 def : Pat<(v16f32 (ffloor VR512:$src)),
6691           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6692 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6693           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6694 def : Pat<(v16f32 (fceil VR512:$src)),
6695           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6696 def : Pat<(v16f32 (frint VR512:$src)),
6697           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6698 def : Pat<(v16f32 (ftrunc VR512:$src)),
6699           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6700
6701 def : Pat<(v8f64 (ffloor VR512:$src)),
6702           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6703 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6704           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6705 def : Pat<(v8f64 (fceil VR512:$src)),
6706           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6707 def : Pat<(v8f64 (frint VR512:$src)),
6708           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6709 def : Pat<(v8f64 (ftrunc VR512:$src)),
6710           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6711 }
6712
6713 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6714       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6715 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6716       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6717 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6718       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6719 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6720       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6721
6722 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6723                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6724   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6725                            AVX512AIi8Base, EVEX_4V;
6726   let isCodeGenOnly = 1 in {
6727     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6728                            AVX512AIi8Base, EVEX_4V;
6729   }
6730 }
6731
6732 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6733                                                   EVEX_CD8<32, CD8VF>;
6734 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6735                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6736
6737 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
6738   let Predicates = p in
6739     def NAME#_.VTName#rri:
6740           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
6741               (!cast<Instruction>(NAME#_.ZSuffix#rri)
6742                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
6743 }
6744
6745 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
6746       avx512_vpalign_lowering<_.info512, [HasBWI]>,
6747       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
6748       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
6749
6750 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
6751                                           avx512vl_i8_info, avx512vl_i8_info>,
6752                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
6753                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
6754                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
6755                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
6756                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
6757                 EVEX_CD8<8, CD8VF>;
6758
6759 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
6760                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
6761
6762 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6763                            X86VectorVTInfo _> {
6764   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6765                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6766                     "$src1", "$src1",
6767                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6768
6769   let mayLoad = 1 in
6770     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6771                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6772                     "$src1", "$src1",
6773                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6774               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6775 }
6776
6777 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6778                             X86VectorVTInfo _> :
6779            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6780   let mayLoad = 1 in
6781     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6782                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6783                     "${src1}"##_.BroadcastStr,
6784                     "${src1}"##_.BroadcastStr,
6785                     (_.VT (OpNode (X86VBroadcast
6786                                       (_.ScalarLdFrag addr:$src1))))>,
6787                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6788 }
6789
6790 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6791                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6792   let Predicates = [prd] in
6793     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6794
6795   let Predicates = [prd, HasVLX] in {
6796     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6797                               EVEX_V256;
6798     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6799                               EVEX_V128;
6800   }
6801 }
6802
6803 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6804                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6805   let Predicates = [prd] in
6806     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6807                               EVEX_V512;
6808
6809   let Predicates = [prd, HasVLX] in {
6810     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6811                                  EVEX_V256;
6812     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6813                                  EVEX_V128;
6814   }
6815 }
6816
6817 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6818                                  SDNode OpNode, Predicate prd> {
6819   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6820                                prd>, VEX_W;
6821   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6822 }
6823
6824 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6825                                  SDNode OpNode, Predicate prd> {
6826   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6827   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6828 }
6829
6830 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6831                                   bits<8> opc_d, bits<8> opc_q,
6832                                   string OpcodeStr, SDNode OpNode> {
6833   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6834                                     HasAVX512>,
6835               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6836                                     HasBWI>;
6837 }
6838
6839 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6840
6841 def : Pat<(xor
6842           (bc_v16i32 (v16i1sextv16i32)),
6843           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6844           (VPABSDZrr VR512:$src)>;
6845 def : Pat<(xor
6846           (bc_v8i64 (v8i1sextv8i64)),
6847           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6848           (VPABSQZrr VR512:$src)>;
6849
6850 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
6851
6852   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
6853   let isCodeGenOnly = 1 in
6854     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
6855                                              ctlz_zero_undef, prd>;
6856 }
6857
6858 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
6859 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
6860
6861 //===----------------------------------------------------------------------===//
6862 // AVX-512 - Unpack Instructions
6863 //===----------------------------------------------------------------------===//
6864 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
6865 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
6866
6867 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
6868                                        SSE_INTALU_ITINS_P, HasBWI>;
6869 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
6870                                        SSE_INTALU_ITINS_P, HasBWI>;
6871 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
6872                                        SSE_INTALU_ITINS_P, HasBWI>;
6873 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
6874                                        SSE_INTALU_ITINS_P, HasBWI>;
6875
6876 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
6877                                        SSE_INTALU_ITINS_P, HasAVX512>;
6878 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
6879                                        SSE_INTALU_ITINS_P, HasAVX512>;
6880 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
6881                                        SSE_INTALU_ITINS_P, HasAVX512>;
6882 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
6883                                        SSE_INTALU_ITINS_P, HasAVX512>;
6884 //===----------------------------------------------------------------------===//
6885 // VSHUFPS - VSHUFPD Operations
6886 //===----------------------------------------------------------------------===//
6887 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6888                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6889   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
6890                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
6891                                    AVX512AIi8Base, EVEX_4V;
6892   let isCodeGenOnly = 1 in {
6893     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
6894                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
6895                                    AVX512AIi8Base, EVEX_4V;
6896   }
6897 }
6898
6899 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
6900 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
6901 //===----------------------------------------------------------------------===//
6902 // AVX-512 - Byte shift Left/Right
6903 //===----------------------------------------------------------------------===//
6904
6905 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
6906                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
6907   def rr : AVX512<opc, MRMr,
6908              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
6909              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6910              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
6911   let mayLoad = 1 in
6912     def rm : AVX512<opc, MRMm,
6913              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
6914              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6915              [(set _.RC:$dst,(_.VT (OpNode
6916                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
6917 }
6918
6919 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
6920                                  Format MRMm, string OpcodeStr, Predicate prd>{
6921   let Predicates = [prd] in
6922     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6923                                     OpcodeStr, v8i64_info>, EVEX_V512;
6924   let Predicates = [prd, HasVLX] in {
6925     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6926                                     OpcodeStr, v4i64x_info>, EVEX_V256;
6927     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
6928                                     OpcodeStr, v2i64x_info>, EVEX_V128;
6929   }
6930 }
6931 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
6932                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6933 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
6934                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
6935
6936
6937 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
6938                                 string OpcodeStr, X86VectorVTInfo _src>{
6939   def rr : AVX512BI<opc, MRMSrcReg,
6940              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
6941              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6942              [(set _src.RC:$dst,(_src.VT
6943                                 (OpNode _src.RC:$src1, _src.RC:$src2)))]>;
6944   let mayLoad = 1 in
6945     def rm : AVX512BI<opc, MRMSrcMem,
6946              (outs _src.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
6947              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6948              [(set _src.RC:$dst,(_src.VT
6949                                 (OpNode _src.RC:$src1,
6950                                 (_src.VT (bitconvert
6951                                           (_src.LdFrag addr:$src2))))))]>;
6952 }
6953
6954 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
6955                                     string OpcodeStr, Predicate prd> {
6956   let Predicates = [prd] in
6957     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v64i8_info>,
6958                                     EVEX_V512;
6959   let Predicates = [prd, HasVLX] in {
6960     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v32i8x_info>,
6961                                     EVEX_V256;
6962     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v16i8x_info>,
6963                                     EVEX_V128;
6964   }
6965 }
6966
6967 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
6968                                        HasBWI>, EVEX_4V;