lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277
 278 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 279                                   dag Outs, dag Ins,
 280                                   string OpcodeStr,
 281                                   string AttSrcAsm, string IntelSrcAsm,
 282                                   list<dag> Pattern> :
 283    AVX512_maskable_custom<O, F, Outs, Ins,
 284                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 285                           !con((ins _.KRCWM:$mask), Ins),
 286                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 287                           "$src0 = $dst">;
 288
 289
 290 // Instruction with mask that puts result in mask register,
 291 // like "compare" and "vptest"
 292 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 293                                   dag Outs,
 294                                   dag Ins, dag MaskingIns,
 295                                   string OpcodeStr,
 296                                   string AttSrcAsm, string IntelSrcAsm,
 297                                   list<dag> Pattern,
 298                                   list<dag> MaskingPattern,
 299                                   string Round = "",
 300                                   InstrItinClass itin = NoItinerary> {
 301     def NAME: AVX512<O, F, Outs, Ins,
 302                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 303                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 304                        Pattern, itin>;
 305
 306     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 307                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 308                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 309                        MaskingPattern, itin>, EVEX_K;
 310 }
 311
 312 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 313                                   dag Outs,
 314                                   dag Ins, dag MaskingIns,
 315                                   string OpcodeStr,
 316                                   string AttSrcAsm, string IntelSrcAsm,
 317                                   dag RHS, dag MaskingRHS,
 318                                   string Round = "",
 319                                   InstrItinClass itin = NoItinerary> :
 320   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 321                          AttSrcAsm, IntelSrcAsm,
 322                          [(set _.KRC:$dst, RHS)],
 323                          [(set _.KRC:$dst, MaskingRHS)],
 324                          Round, NoItinerary>;
 325
 326 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 327                            dag Outs, dag Ins, string OpcodeStr,
 328                            string AttSrcAsm, string IntelSrcAsm,
 329                            dag RHS, string Round = "",
 330                            InstrItinClass itin = NoItinerary> :
 331    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 332                           !con((ins _.KRCWM:$mask), Ins),
 333                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 334                           (and _.KRCWM:$mask, RHS),
 335                           Round, itin>;
 336
 337 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 338                            dag Outs, dag Ins, string OpcodeStr,
 339                            string AttSrcAsm, string IntelSrcAsm> :
 340    AVX512_maskable_custom_cmp<O, F, Outs,
 341                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 342                              AttSrcAsm, IntelSrcAsm,
 343                              [],[],"", NoItinerary>;
 344
 345 // Bitcasts between 512-bit vector types. Return the original type since
 346 // no instruction is needed for the conversion
 347 let Predicates = [HasAVX512] in {
 348   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 349   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 350   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 351   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 352   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 353   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 354   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 355   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 356   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 357   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 358   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 359   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 360   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 361   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 362   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 363   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 364   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 365   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 366   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 367   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 368   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 369   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 370   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 371   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 372   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 373   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 374   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 375   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 376   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 377   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 378   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 379
 380   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 381   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 382   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 383   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 384   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 385   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 386   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 387   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 388   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 389   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 390   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 391   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 392   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 393   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 394   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 395   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 396   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 397   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 398   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 399   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 400   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 401   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 402   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 403   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 404   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 405   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 406   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 407   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 408   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 409   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 410
 411 // Bitcasts between 256-bit vector types. Return the original type since
 412 // no instruction is needed for the conversion
 413   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 414   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 415   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 416   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 417   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 418   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 419   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 420   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 421   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 422   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 423   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 424   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 425   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 426   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 427   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 428   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 429   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 430   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 431   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 432   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 433   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 434   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 435   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 436   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 437   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 438   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 439   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 440   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 441   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 442   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 443 }
 444
 445 //
 446 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 447 //
 448
 449 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 450     isPseudo = 1, Predicates = [HasAVX512] in {
 451 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 452                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 453 }
 454
 455 let Predicates = [HasAVX512] in {
 456 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 457 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 458 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 459 }
 460
 461 //===----------------------------------------------------------------------===//
 462 // AVX-512 - VECTOR INSERT
 463 //
 464
 465 multiclass vinsert_for_size_no_alt<int Opcode,
 466                                    X86VectorVTInfo From, X86VectorVTInfo To,
 467                                    PatFrag vinsert_insert,
 468                                    SDNodeXForm INSERT_get_vinsert_imm> {
 469   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 470     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 471                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 472                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 473                                                 "\t{$src3, $src2, $src1, $dst|"
 474                                                    "$dst, $src1, $src2, $src3}",
 475                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 476                                                        (From.VT From.RC:$src2),
 477                                                        (iPTR imm)))]>,
 478              EVEX_4V, EVEX_V512;
 479
 480     let mayLoad = 1 in
 481     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 482                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 483                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 484                                                 "\t{$src3, $src2, $src1, $dst|"
 485                                                    "$dst, $src1, $src2, $src3}",
 486                []>,
 487              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 488   }
 489 }
 490
 491 multiclass vinsert_for_size<int Opcode,
 492                             X86VectorVTInfo From, X86VectorVTInfo To,
 493                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 494                             PatFrag vinsert_insert,
 495                             SDNodeXForm INSERT_get_vinsert_imm> :
 496   vinsert_for_size_no_alt<Opcode, From, To,
 497                           vinsert_insert, INSERT_get_vinsert_imm> {
 498   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 499   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 500   // natively via AVX512DQ.
 501   let Predicates = [NoDQI] in
 502     def : Pat<(vinsert_insert:$ins
 503                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 504               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 505                             VR512:$src1, From.RC:$src2,
 506                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 507 }
 508
 509 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 510                             ValueType EltVT64, int Opcode256> {
 511   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 512                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 513                                  X86VectorVTInfo<16, EltVT32, VR512>,
 514                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 515                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 516                                  vinsert128_insert,
 517                                  INSERT_get_vinsert128_imm>;
 518   let Predicates = [HasDQI] in
 519     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 520                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 521                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 522                                  vinsert128_insert,
 523                                  INSERT_get_vinsert128_imm>, VEX_W;
 524   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 525                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 526                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 527                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 528                                  X86VectorVTInfo<16, EltVT32, VR512>,
 529                                  vinsert256_insert,
 530                                  INSERT_get_vinsert256_imm>, VEX_W;
 531   let Predicates = [HasDQI] in
 532     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  X86VectorVTInfo<16, EltVT32, VR512>,
 535                                  vinsert256_insert,
 536                                  INSERT_get_vinsert256_imm>;
 537 }
 538
 539 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 540 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 541
 542 // vinsertps - insert f32 to XMM
 543 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 544       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 545       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 546       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 547       EVEX_4V;
 548 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 549       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 550       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 551       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 552                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 553                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 554
 555 //===----------------------------------------------------------------------===//
 556 // AVX-512 VECTOR EXTRACT
 557 //---
 558
 559 multiclass vextract_for_size<int Opcode,
 560                              X86VectorVTInfo From, X86VectorVTInfo To,
 561                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 562                              PatFrag vextract_extract,
 563                              SDNodeXForm EXTRACT_get_vextract_imm> {
 564   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 565     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 566                 (ins VR512:$src1, u8imm:$idx),
 567                 "vextract" # To.EltTypeName # "x4",
 568                 "$idx, $src1", "$src1, $idx",
 569                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 570                                                          (iPTR imm)))]>,
 571               AVX512AIi8Base, EVEX, EVEX_V512;
 572     let mayStore = 1 in
 573     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 574             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 575             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 576                                                "$dst, $src1, $src2}",
 577             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 578   }
 579
 580   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 581   // vextracti32x4
 582   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 583             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 584                           VR512:$src1,
 585                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 586
 587   // A 128/256-bit subvector extract from the first 512-bit vector position is
 588   // a subregister copy that needs no instruction.
 589   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 590             (To.VT
 591                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 592
 593   // And for the alternative types.
 594   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 595             (AltTo.VT
 596                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 597
 598   // Intrinsic call with masking.
 599   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 600                               "x4_512")
 601                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 602             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 603                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 604                 VR512:$src1, imm:$idx)>;
 605
 606   // Intrinsic call with zero-masking.
 607   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 608                               "x4_512")
 609                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 610             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 611                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 612                 VR512:$src1, imm:$idx)>;
 613
 614   // Intrinsic call without masking.
 615   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 616                               "x4_512")
 617                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 618             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 619                 VR512:$src1, imm:$idx)>;
 620 }
 621
 622 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 623                              ValueType EltVT64, int Opcode64> {
 624   defm NAME # "32x4" : vextract_for_size<Opcode32,
 625                                  X86VectorVTInfo<16, EltVT32, VR512>,
 626                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 627                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 628                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 629                                  vextract128_extract,
 630                                  EXTRACT_get_vextract128_imm>;
 631   defm NAME # "64x4" : vextract_for_size<Opcode64,
 632                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 633                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 634                                  X86VectorVTInfo<16, EltVT32, VR512>,
 635                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 636                                  vextract256_extract,
 637                                  EXTRACT_get_vextract256_imm>, VEX_W;
 638 }
 639
 640 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 641 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 642
 643 // A 128-bit subvector insert to the first 512-bit vector position
 644 // is a subregister copy that needs no instruction.
 645 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 646           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 647           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 648           sub_ymm)>;
 649 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 650           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 651           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 652           sub_ymm)>;
 653 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 654           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 655           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 656           sub_ymm)>;
 657 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 658           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 659           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 660           sub_ymm)>;
 661
 662 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 663           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 664 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 665           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 666 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 667           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 668 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 669           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 670
 671 // vextractps - extract 32 bits from XMM
 672 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 673       (ins VR128X:$src1, u8imm:$src2),
 674       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 675       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 676       EVEX;
 677
 678 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 679       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 680       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 681       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 682                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 683
 684 //===---------------------------------------------------------------------===//
 685 // AVX-512 BROADCAST
 686 //---
 687 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 688                               ValueType svt, X86VectorVTInfo _> {
 689   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 690                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 691                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 692                    T8PD, EVEX;
 693
 694   let mayLoad = 1 in {
 695     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 696                      (ins _.ScalarMemOp:$src),
 697                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 698                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 699                      T8PD, EVEX;
 700   }
 701 }
 702
 703 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 704                                   AVX512VLVectorVTInfo _> {
 705   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 706                              EVEX_V512;
 707
 708   let Predicates = [HasVLX] in {
 709     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 710                                   EVEX_V256;
 711   }
 712 }
 713
 714 let ExeDomain = SSEPackedSingle in {
 715   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 716                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 717    let Predicates = [HasVLX] in {
 718      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 719                                      v4f32, v4f32x_info>, EVEX_V128,
 720                                      EVEX_CD8<32, CD8VT1>;
 721    }
 722 }
 723
 724 let ExeDomain = SSEPackedDouble in {
 725   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 726                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 727 }
 728
 729 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 730 // Later, we can canonize broadcast instructions before ISel phase and
 731 // eliminate additional patterns on ISel.
 732 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 733 // representations of source
 734 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 735                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 736                                 RegisterClass SrcRC_s> {
 737   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 738             (!cast<Instruction>(InstName##"r")
 739               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 740
 741   let AddedComplexity = 30 in {
 742     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 743                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 744               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 745                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 746
 747     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 748                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 749               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 750                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 751   }
 752 }
 753
 754 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 755                             VR128X, FR32X>;
 756 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 757                             VR128X, FR64X>;
 758
 759 let Predicates = [HasVLX] in {
 760   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 761                               v8f32x_info, VR128X, FR32X>;
 762   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 763                               v4f32x_info, VR128X, FR32X>;
 764   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 765                               v4f64x_info, VR128X, FR64X>;
 766 }
 767
 768 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 769           (VBROADCASTSSZm addr:$src)>;
 770 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 771           (VBROADCASTSDZm addr:$src)>;
 772
 773 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 774           (VBROADCASTSSZm addr:$src)>;
 775 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 776           (VBROADCASTSDZm addr:$src)>;
 777
 778 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 779                                     RegisterClass SrcRC> {
 780   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 781                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 782                            "$src", "$src", []>, T8PD, EVEX;
 783 }
 784
 785 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 786                                        RegisterClass SrcRC, Predicate prd> {
 787   let Predicates = [prd] in
 788     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 789   let Predicates = [prd, HasVLX] in {
 790     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 791     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 792   }
 793 }
 794
 795 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 796                                                  HasBWI>;
 797 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 798                                                  HasBWI>;
 799 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 800                                                  HasAVX512>;
 801 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 802                                                  HasAVX512>, VEX_W;
 803
 804 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 805            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 806
 807 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 808            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 809
 810 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 811         (VPBROADCASTDrZr GR32:$src)>;
 812 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 813         (VPBROADCASTQrZr GR64:$src)>;
 814
 815 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 816         (VPBROADCASTDrZr GR32:$src)>;
 817 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 818         (VPBROADCASTQrZr GR64:$src)>;
 819
 820 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 821                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 822           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 823 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 824                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 825           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 826
 827 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                           X86MemOperand x86memop, PatFrag ld_frag,
 829                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 830                           RegisterClass KRC> {
 831   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 832                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 833                   [(set DstRC:$dst,
 834                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 835   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 836                                                          VR128X:$src),
 837                     !strconcat(OpcodeStr,
 838                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 839                     []>, EVEX, EVEX_K;
 840   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 841                                                          VR128X:$src),
 842                     !strconcat(OpcodeStr,
 843                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 844                     []>, EVEX, EVEX_KZ;
 845   let mayLoad = 1 in {
 846   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 847                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 848                   [(set DstRC:$dst,
 849                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 850   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          x86memop:$src),
 852                   !strconcat(OpcodeStr,
 853                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 854                   []>, EVEX, EVEX_K;
 855   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 856                                                          x86memop:$src),
 857                   !strconcat(OpcodeStr,
 858                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 859                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 860                              (X86VBroadcast (ld_frag addr:$src)),
 861                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 862   }
 863 }
 864
 865 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 866                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 867                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 868 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 869                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 870                       EVEX_CD8<64, CD8VT1>;
 871
 872 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 873                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 874   let mayLoad = 1 in {
 875   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   [(set _Dst.RC:$dst,
 878                     (_Dst.VT (X86SubVBroadcast
 879                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 880   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 881                                                          _Src.MemOp:$src),
 882                   !strconcat(OpcodeStr,
 883                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 884                   []>, EVEX, EVEX_K;
 885   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 886                                                          _Src.MemOp:$src),
 887                   !strconcat(OpcodeStr,
 888                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 889                   []>, EVEX, EVEX_KZ;
 890   }
 891 }
 892
 893 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 894                        v16i32_info, v4i32x_info>,
 895                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 896 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 897                        v16f32_info, v4f32x_info>,
 898                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 899 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 900                        v8i64_info, v4i64x_info>, VEX_W,
 901                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 902 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 903                        v8f64_info, v4f64x_info>, VEX_W,
 904                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 905
 906 let Predicates = [HasVLX] in {
 907 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 908                            v8i32x_info, v4i32x_info>,
 909                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 910 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 911                            v8f32x_info, v4f32x_info>,
 912                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 913 }
 914 let Predicates = [HasVLX, HasDQI] in {
 915 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 916                            v4i64x_info, v2i64x_info>, VEX_W,
 917                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 918 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 919                            v4f64x_info, v2f64x_info>, VEX_W,
 920                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 921 }
 922 let Predicates = [HasDQI] in {
 923 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 924                        v8i64_info, v2i64x_info>, VEX_W,
 925                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 926 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 927                        v16i32_info, v8i32x_info>,
 928                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 929 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 930                        v8f64_info, v2f64x_info>, VEX_W,
 931                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 932 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 933                        v16f32_info, v8f32x_info>,
 934                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 935 }
 936
 937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 938           (VPBROADCASTDZrr VR128X:$src)>;
 939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 940           (VPBROADCASTQZrr VR128X:$src)>;
 941
 942 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 943           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 944 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
 945           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
 946
 947 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 948           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 949 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
 950           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
 951
 952 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 953           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 954 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
 955           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
 956
 957 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 958           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 959 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
 960           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
 961
 962 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 963           (VBROADCASTSSZr VR128X:$src)>;
 964 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 965           (VBROADCASTSDZr VR128X:$src)>;
 966
 967 // Provide fallback in case the load node that is used in the patterns above
 968 // is used by additional users, which prevents the pattern selection.
 969 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 970           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 971 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 972           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 973
 974
 975 //===----------------------------------------------------------------------===//
 976 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 977 //---
 978
 979 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 980                        RegisterClass KRC> {
 981 let Predicates = [HasCDI] in
 982 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 983                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 984                   []>, EVEX, EVEX_V512;
 985
 986 let Predicates = [HasCDI, HasVLX] in {
 987 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 988                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 989                   []>, EVEX, EVEX_V128;
 990 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 991                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 992                   []>, EVEX, EVEX_V256;
 993 }
 994 }
 995
 996 let Predicates = [HasCDI] in {
 997 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 998                                              VK16>;
 999 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1000                                              VK8>, VEX_W;
1001 }
1002
1003 //===----------------------------------------------------------------------===//
1004 // AVX-512 - VPERM
1005 //
1006 // -- immediate form --
1007 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1008                            X86VectorVTInfo _> {
1009   let ExeDomain = _.ExeDomain in {
1010   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1011                      (ins _.RC:$src1, u8imm:$src2),
1012                      !strconcat(OpcodeStr,
1013                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1014                      [(set _.RC:$dst,
1015                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1016                      EVEX;
1017   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1018                      (ins _.MemOp:$src1, u8imm:$src2),
1019                      !strconcat(OpcodeStr,
1020                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1021                      [(set _.RC:$dst,
1022                        (_.VT (OpNode (_.LdFrag addr:$src1),
1023                               (i8 imm:$src2))))]>,
1024            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1025 }
1026 }
1027
1028 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1029                          X86VectorVTInfo Ctrl> :
1030      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1031   let ExeDomain = _.ExeDomain in {
1032     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1033                      (ins _.RC:$src1, _.RC:$src2),
1034                      !strconcat("vpermil" # _.Suffix,
1035                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1036                      [(set _.RC:$dst,
1037                          (_.VT (X86VPermilpv _.RC:$src1,
1038                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1039              EVEX_4V;
1040     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1041                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1042                      !strconcat("vpermil" # _.Suffix,
1043                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1044                      [(set _.RC:$dst,
1045                          (_.VT (X86VPermilpv _.RC:$src1,
1046                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1047              EVEX_4V;
1048   }
1049 }
1050 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1051                   EVEX_V512;
1052 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1053                   EVEX_V512, VEX_W;
1054
1055 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1056           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1057 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1058           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1059
1060 // -- VPERM2I - 3 source operands form --
1061 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1062                             SDNode OpNode, X86VectorVTInfo _> {
1063 let Constraints = "$src1 = $dst" in {
1064   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1065           (ins _.RC:$src2, _.RC:$src3),
1066           OpcodeStr, "$src3, $src2", "$src2, $src3",
1067           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1068          AVX5128IBase;
1069
1070   let mayLoad = 1 in
1071   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1072             (ins _.RC:$src2, _.MemOp:$src3),
1073             OpcodeStr, "$src3, $src2", "$src2, $src3",
1074             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1075                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1076             EVEX_4V, AVX5128IBase;
1077   }
1078 }
1079 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1080                                SDNode OpNode, X86VectorVTInfo _> {
1081   let mayLoad = 1, Constraints = "$src1 = $dst" in
1082   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1083               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1084               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1085               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1086               (_.VT (OpNode _.RC:$src1,
1087                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1088               AVX5128IBase, EVEX_4V, EVEX_B;
1089 }
1090
1091 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1092                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1093   let Predicates = [HasAVX512] in
1094   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1095             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1096   let Predicates = [HasVLX] in {
1097   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1098                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1099                  EVEX_V128;
1100   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1101                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1102                  EVEX_V256;
1103   }
1104 }
1105 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1106                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1107   let Predicates = [HasBWI] in
1108   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1109              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1110              EVEX_V512;
1111   let Predicates = [HasBWI, HasVLX] in {
1112   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1113                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1114                  EVEX_V128;
1115   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1116                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1117                  EVEX_V256;
1118   }
1119 }
1120 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1121                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1122 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1123                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1124 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1125                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1126 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1127                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1128
1129 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1130                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1131 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1132                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1133 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1134                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1135 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1136                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1137
1138 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1139                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1140 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1141                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1142
1143 //===----------------------------------------------------------------------===//
1144 // AVX-512 - BLEND using mask
1145 //
1146 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1147   let ExeDomain = _.ExeDomain in {
1148   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1149              (ins _.RC:$src1, _.RC:$src2),
1150              !strconcat(OpcodeStr,
1151              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1152              []>, EVEX_4V;
1153   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1154              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1155              !strconcat(OpcodeStr,
1156              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1157              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1158                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1159   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1160              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1161              !strconcat(OpcodeStr,
1162              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1163              []>, EVEX_4V, EVEX_KZ;
1164   let mayLoad = 1 in {
1165   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1166              (ins _.RC:$src1, _.MemOp:$src2),
1167              !strconcat(OpcodeStr,
1168              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1169              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1170   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1171              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1172              !strconcat(OpcodeStr,
1173              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1174              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1175               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1176               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1177   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1178              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1179              !strconcat(OpcodeStr,
1180              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1181              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1182   }
1183   }
1184 }
1185 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1186
1187   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1188       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1189        !strconcat(OpcodeStr,
1190             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1191             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1192       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1193                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1194       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1195
1196   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1197       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1198        !strconcat(OpcodeStr,
1199             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1200             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1201       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1202
1203 }
1204
1205 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1206                                  AVX512VLVectorVTInfo VTInfo> {
1207   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1208            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1209
1210   let Predicates = [HasVLX] in {
1211     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1212                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1213     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1214                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1215   }
1216 }
1217
1218 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1219                          AVX512VLVectorVTInfo VTInfo> {
1220   let Predicates = [HasBWI] in
1221     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1222
1223   let Predicates = [HasBWI, HasVLX] in {
1224     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1225     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1226   }
1227 }
1228
1229
1230 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1231 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1232 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1233 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1234 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1235 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1236
1237
1238 let Predicates = [HasAVX512] in {
1239 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1240                             (v8f32 VR256X:$src2))),
1241             (EXTRACT_SUBREG
1242               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1243             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1244             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1245
1246 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1247                             (v8i32 VR256X:$src2))),
1248             (EXTRACT_SUBREG
1249                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1250             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1251             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1252 }
1253 //===----------------------------------------------------------------------===//
1254 // Compare Instructions
1255 //===----------------------------------------------------------------------===//
1256
1257 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1258 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1259                             SDNode OpNode, ValueType VT,
1260                             PatFrag ld_frag, string Suffix> {
1261   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1262                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1263                 !strconcat("vcmp${cc}", Suffix,
1264                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1265                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1266                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1267   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1268                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1269                 !strconcat("vcmp${cc}", Suffix,
1270                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1271                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1272                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1273   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1274     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1275                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1276                !strconcat("vcmp", Suffix,
1277                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1278                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1279     let mayLoad = 1 in
1280     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1281                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1282                !strconcat("vcmp", Suffix,
1283                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1284                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1285   }
1286 }
1287
1288 let Predicates = [HasAVX512] in {
1289 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1290                                  XS;
1291 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1292                                  XD, VEX_W;
1293 }
1294
1295 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1296               X86VectorVTInfo _> {
1297   def rr : AVX512BI<opc, MRMSrcReg,
1298              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1299              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1300              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1301              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1302   let mayLoad = 1 in
1303   def rm : AVX512BI<opc, MRMSrcMem,
1304              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1305              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1306              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1307                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1308              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1309   def rrk : AVX512BI<opc, MRMSrcReg,
1310               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1311               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1312                           "$dst {${mask}}, $src1, $src2}"),
1313               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1314                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1315               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1316   let mayLoad = 1 in
1317   def rmk : AVX512BI<opc, MRMSrcMem,
1318               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1319               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1320                           "$dst {${mask}}, $src1, $src2}"),
1321               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1322                                    (OpNode (_.VT _.RC:$src1),
1323                                        (_.VT (bitconvert
1324                                               (_.LdFrag addr:$src2))))))],
1325               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1326 }
1327
1328 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1329               X86VectorVTInfo _> :
1330            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1331   let mayLoad = 1 in {
1332   def rmb : AVX512BI<opc, MRMSrcMem,
1333               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1334               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1335                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1336               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1337                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1338               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1339   def rmbk : AVX512BI<opc, MRMSrcMem,
1340                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1341                                        _.ScalarMemOp:$src2),
1342                !strconcat(OpcodeStr,
1343                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1344                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1345                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1346                                       (OpNode (_.VT _.RC:$src1),
1347                                         (X86VBroadcast
1348                                           (_.ScalarLdFrag addr:$src2)))))],
1349                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1350   }
1351 }
1352
1353 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1354                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1355   let Predicates = [prd] in
1356   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1357            EVEX_V512;
1358
1359   let Predicates = [prd, HasVLX] in {
1360     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1361                 EVEX_V256;
1362     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1363                 EVEX_V128;
1364   }
1365 }
1366
1367 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1368                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1369                                   Predicate prd> {
1370   let Predicates = [prd] in
1371   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1372            EVEX_V512;
1373
1374   let Predicates = [prd, HasVLX] in {
1375     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1376                 EVEX_V256;
1377     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1378                 EVEX_V128;
1379   }
1380 }
1381
1382 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1383                       avx512vl_i8_info, HasBWI>,
1384                 EVEX_CD8<8, CD8VF>;
1385
1386 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1387                       avx512vl_i16_info, HasBWI>,
1388                 EVEX_CD8<16, CD8VF>;
1389
1390 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1391                       avx512vl_i32_info, HasAVX512>,
1392                 EVEX_CD8<32, CD8VF>;
1393
1394 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1395                       avx512vl_i64_info, HasAVX512>,
1396                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1397
1398 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1399                       avx512vl_i8_info, HasBWI>,
1400                 EVEX_CD8<8, CD8VF>;
1401
1402 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1403                       avx512vl_i16_info, HasBWI>,
1404                 EVEX_CD8<16, CD8VF>;
1405
1406 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1407                       avx512vl_i32_info, HasAVX512>,
1408                 EVEX_CD8<32, CD8VF>;
1409
1410 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1411                       avx512vl_i64_info, HasAVX512>,
1412                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1413
1414 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1415             (COPY_TO_REGCLASS (VPCMPGTDZrr
1416             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1417             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1418
1419 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1420             (COPY_TO_REGCLASS (VPCMPEQDZrr
1421             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1422             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1423
1424 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1425                           X86VectorVTInfo _> {
1426   def rri : AVX512AIi8<opc, MRMSrcReg,
1427              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1428              !strconcat("vpcmp${cc}", Suffix,
1429                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1430              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1431                                        imm:$cc))],
1432              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1433   let mayLoad = 1 in
1434   def rmi : AVX512AIi8<opc, MRMSrcMem,
1435              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1436              !strconcat("vpcmp${cc}", Suffix,
1437                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1438              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1439                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1440                               imm:$cc))],
1441              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1442   def rrik : AVX512AIi8<opc, MRMSrcReg,
1443               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1444                                       AVX512ICC:$cc),
1445               !strconcat("vpcmp${cc}", Suffix,
1446                          "\t{$src2, $src1, $dst {${mask}}|",
1447                          "$dst {${mask}}, $src1, $src2}"),
1448               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1449                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1450                                           imm:$cc)))],
1451               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1452   let mayLoad = 1 in
1453   def rmik : AVX512AIi8<opc, MRMSrcMem,
1454               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1455                                     AVX512ICC:$cc),
1456               !strconcat("vpcmp${cc}", Suffix,
1457                          "\t{$src2, $src1, $dst {${mask}}|",
1458                          "$dst {${mask}}, $src1, $src2}"),
1459               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1460                                    (OpNode (_.VT _.RC:$src1),
1461                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1462                                       imm:$cc)))],
1463               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1464
1465   // Accept explicit immediate argument form instead of comparison code.
1466   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1467     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1468                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1469                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1470                           "$dst, $src1, $src2, $cc}"),
1471                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1472     let mayLoad = 1 in
1473     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1474                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1475                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1476                           "$dst, $src1, $src2, $cc}"),
1477                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1478     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1479                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1480                                        u8imm:$cc),
1481                !strconcat("vpcmp", Suffix,
1482                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1483                           "$dst {${mask}}, $src1, $src2, $cc}"),
1484                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1485     let mayLoad = 1 in
1486     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1487                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1488                                        u8imm:$cc),
1489                !strconcat("vpcmp", Suffix,
1490                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1491                           "$dst {${mask}}, $src1, $src2, $cc}"),
1492                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1493   }
1494 }
1495
1496 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1497                               X86VectorVTInfo _> :
1498            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1499   def rmib : AVX512AIi8<opc, MRMSrcMem,
1500              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1501                                      AVX512ICC:$cc),
1502              !strconcat("vpcmp${cc}", Suffix,
1503                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1504                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1505              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1506                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1507                                imm:$cc))],
1508              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1509   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1510               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1511                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1512               !strconcat("vpcmp${cc}", Suffix,
1513                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1514                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1515               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1516                                   (OpNode (_.VT _.RC:$src1),
1517                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1518                                     imm:$cc)))],
1519               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1520
1521   // Accept explicit immediate argument form instead of comparison code.
1522   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1523     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1524                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1525                                        u8imm:$cc),
1526                !strconcat("vpcmp", Suffix,
1527                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1528                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1529                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1530     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1531                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1532                                        _.ScalarMemOp:$src2, u8imm:$cc),
1533                !strconcat("vpcmp", Suffix,
1534                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1535                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1536                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1537   }
1538 }
1539
1540 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1541                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1542   let Predicates = [prd] in
1543   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1544
1545   let Predicates = [prd, HasVLX] in {
1546     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1547     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1548   }
1549 }
1550
1551 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1552                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1553   let Predicates = [prd] in
1554   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1555            EVEX_V512;
1556
1557   let Predicates = [prd, HasVLX] in {
1558     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1559                 EVEX_V256;
1560     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1561                 EVEX_V128;
1562   }
1563 }
1564
1565 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1566                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1567 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1568                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1569
1570 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1571                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1572 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1573                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1574
1575 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1576                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1577 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1578                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1579
1580 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1581                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1582 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1583                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1584
1585 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1586
1587   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1588                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1589                    "vcmp${cc}"#_.Suffix,
1590                    "$src2, $src1", "$src1, $src2",
1591                    (X86cmpm (_.VT _.RC:$src1),
1592                          (_.VT _.RC:$src2),
1593                            imm:$cc)>;
1594
1595   let mayLoad = 1 in {
1596     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1597                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1598                   "vcmp${cc}"#_.Suffix,
1599                   "$src2, $src1", "$src1, $src2",
1600                   (X86cmpm (_.VT _.RC:$src1),
1601                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1602                           imm:$cc)>;
1603
1604     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1605                   (outs _.KRC:$dst),
1606                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1607                   "vcmp${cc}"#_.Suffix,
1608                   "${src2}"##_.BroadcastStr##", $src1",
1609                   "$src1, ${src2}"##_.BroadcastStr,
1610                   (X86cmpm (_.VT _.RC:$src1),
1611                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1612                           imm:$cc)>,EVEX_B;
1613   }
1614   // Accept explicit immediate argument form instead of comparison code.
1615   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1616     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1617                          (outs _.KRC:$dst),
1618                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1619                          "vcmp"#_.Suffix,
1620                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1621
1622     let mayLoad = 1 in {
1623       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1624                              (outs _.KRC:$dst),
1625                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1626                              "vcmp"#_.Suffix,
1627                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1628
1629       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1630                          (outs _.KRC:$dst),
1631                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1632                          "vcmp"#_.Suffix,
1633                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1634                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1635     }
1636  }
1637 }
1638
1639 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1640   // comparison code form (VCMP[EQ/LT/LE/...]
1641   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1642                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1643                      "vcmp${cc}"#_.Suffix,
1644                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1645                      (X86cmpmRnd (_.VT _.RC:$src1),
1646                                     (_.VT _.RC:$src2),
1647                                     imm:$cc,
1648                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1649
1650   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1651     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1652                          (outs _.KRC:$dst),
1653                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1654                          "vcmp"#_.Suffix,
1655                          "$cc,{sae}, $src2, $src1",
1656                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1657    }
1658 }
1659
1660 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1661   let Predicates = [HasAVX512] in {
1662     defm Z    : avx512_vcmp_common<_.info512>,
1663                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1664
1665   }
1666   let Predicates = [HasAVX512,HasVLX] in {
1667    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1668    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1669   }
1670 }
1671
1672 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1673                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1674 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1675                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1676
1677 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1678           (COPY_TO_REGCLASS (VCMPPSZrri
1679             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1680             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1681             imm:$cc), VK8)>;
1682 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1683           (COPY_TO_REGCLASS (VPCMPDZrri
1684             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1685             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1686             imm:$cc), VK8)>;
1687 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1688           (COPY_TO_REGCLASS (VPCMPUDZrri
1689             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1690             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1691             imm:$cc), VK8)>;
1692
1693 //-----------------------------------------------------------------
1694 // Mask register copy, including
1695 // - copy between mask registers
1696 // - load/store mask registers
1697 // - copy from GPR to mask register and vice versa
1698 //
1699 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1700                          string OpcodeStr, RegisterClass KRC,
1701                          ValueType vvt, X86MemOperand x86memop> {
1702   let hasSideEffects = 0 in {
1703     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1704                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1705     let mayLoad = 1 in
1706     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1707                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1708                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1709     let mayStore = 1 in
1710     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1711                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1712                [(store KRC:$src, addr:$dst)]>;
1713   }
1714 }
1715
1716 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1717                              string OpcodeStr,
1718                              RegisterClass KRC, RegisterClass GRC> {
1719   let hasSideEffects = 0 in {
1720     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1721                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1722     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1723                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1724   }
1725 }
1726
1727 let Predicates = [HasDQI] in
1728   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1729                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1730                VEX, PD;
1731
1732 let Predicates = [HasAVX512] in
1733   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1734                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1735                VEX, PS;
1736
1737 let Predicates = [HasBWI] in {
1738   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1739                VEX, PD, VEX_W;
1740   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1741                VEX, XD;
1742 }
1743
1744 let Predicates = [HasBWI] in {
1745   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1746                VEX, PS, VEX_W;
1747   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1748                VEX, XD, VEX_W;
1749 }
1750
1751 // GR from/to mask register
1752 let Predicates = [HasDQI] in {
1753   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1754             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1755   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1756             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1757 }
1758 let Predicates = [HasAVX512] in {
1759   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1760             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1761   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1762             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1763 }
1764 let Predicates = [HasBWI] in {
1765   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1766   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1767 }
1768 let Predicates = [HasBWI] in {
1769   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1770   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1771 }
1772
1773 // Load/store kreg
1774 let Predicates = [HasDQI] in {
1775   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1776             (KMOVBmk addr:$dst, VK8:$src)>;
1777   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1778             (KMOVBkm addr:$src)>;
1779 }
1780 let Predicates = [HasAVX512, NoDQI] in {
1781   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1782             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1783   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1784             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1785 }
1786 let Predicates = [HasAVX512] in {
1787   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1788             (KMOVWmk addr:$dst, VK16:$src)>;
1789   def : Pat<(i1 (load addr:$src)),
1790             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1791                                               (MOV8rm addr:$src), sub_8bit)),
1792                                 (i16 1)), VK1)>;
1793   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1794             (KMOVWkm addr:$src)>;
1795 }
1796 let Predicates = [HasBWI] in {
1797   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1798             (KMOVDmk addr:$dst, VK32:$src)>;
1799   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1800             (KMOVDkm addr:$src)>;
1801 }
1802 let Predicates = [HasBWI] in {
1803   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1804             (KMOVQmk addr:$dst, VK64:$src)>;
1805   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1806             (KMOVQkm addr:$src)>;
1807 }
1808
1809 let Predicates = [HasAVX512] in {
1810   def : Pat<(i1 (trunc (i64 GR64:$src))),
1811             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1812                                         (i32 1))), VK1)>;
1813
1814   def : Pat<(i1 (trunc (i32 GR32:$src))),
1815             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1816
1817   def : Pat<(i1 (trunc (i8 GR8:$src))),
1818        (COPY_TO_REGCLASS
1819         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1820        VK1)>;
1821   def : Pat<(i1 (trunc (i16 GR16:$src))),
1822        (COPY_TO_REGCLASS
1823         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1824        VK1)>;
1825
1826   def : Pat<(i32 (zext VK1:$src)),
1827             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1828   def : Pat<(i32 (anyext VK1:$src)),
1829             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
1830   def : Pat<(i8 (zext VK1:$src)),
1831             (EXTRACT_SUBREG
1832              (AND32ri (KMOVWrk
1833                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1834   def : Pat<(i64 (zext VK1:$src)),
1835             (AND64ri8 (SUBREG_TO_REG (i64 0),
1836              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1837   def : Pat<(i16 (zext VK1:$src)),
1838             (EXTRACT_SUBREG
1839              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1840               sub_16bit)>;
1841   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1842             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1843   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1844             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1845 }
1846 let Predicates = [HasBWI] in {
1847   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1848             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1849   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1850             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1851 }
1852
1853
1854 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1855 let Predicates = [HasAVX512, NoDQI] in {
1856   // GR from/to 8-bit mask without native support
1857   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1858             (COPY_TO_REGCLASS
1859              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
1860   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1861             (EXTRACT_SUBREG
1862               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1863               sub_8bit)>;
1864 }
1865
1866 let Predicates = [HasAVX512] in {
1867   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1868             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1869   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1870             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1871 }
1872 let Predicates = [HasBWI] in {
1873   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1874             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1875   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1876             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1877 }
1878
1879 // Mask unary operation
1880 // - KNOT
1881 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1882                             RegisterClass KRC, SDPatternOperator OpNode,
1883                             Predicate prd> {
1884   let Predicates = [prd] in
1885     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1886                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1887                [(set KRC:$dst, (OpNode KRC:$src))]>;
1888 }
1889
1890 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1891                                 SDPatternOperator OpNode> {
1892   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1893                             HasDQI>, VEX, PD;
1894   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1895                             HasAVX512>, VEX, PS;
1896   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1897                             HasBWI>, VEX, PD, VEX_W;
1898   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1899                             HasBWI>, VEX, PS, VEX_W;
1900 }
1901
1902 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1903
1904 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1905   let Predicates = [HasAVX512] in
1906     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1907                 (i16 GR16:$src)),
1908               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1909               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1910 }
1911 defm : avx512_mask_unop_int<"knot", "KNOT">;
1912
1913 let Predicates = [HasDQI] in
1914 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1915 let Predicates = [HasAVX512] in
1916 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1917 let Predicates = [HasBWI] in
1918 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1919 let Predicates = [HasBWI] in
1920 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1921
1922 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1923 let Predicates = [HasAVX512, NoDQI] in {
1924 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1925           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1926 def : Pat<(not VK8:$src),
1927           (COPY_TO_REGCLASS
1928             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1929 }
1930 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1931           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1932 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1933           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1934
1935 // Mask binary operation
1936 // - KAND, KANDN, KOR, KXNOR, KXOR
1937 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1938                            RegisterClass KRC, SDPatternOperator OpNode,
1939                            Predicate prd, bit IsCommutable> {
1940   let Predicates = [prd], isCommutable = IsCommutable in
1941     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1942                !strconcat(OpcodeStr,
1943                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1944                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1945 }
1946
1947 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1948                                SDPatternOperator OpNode, bit IsCommutable> {
1949   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1950                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
1951   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1952                              HasAVX512, IsCommutable>, VEX_4V, VEX_L, PS;
1953   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1954                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
1955   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1956                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
1957 }
1958
1959 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1960 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1961
1962 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
1963 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
1964 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
1965 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
1966 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
1967
1968 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1969   let Predicates = [HasAVX512] in
1970     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1971                 (i16 GR16:$src1), (i16 GR16:$src2)),
1972               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1973               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1974               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1975 }
1976
1977 defm : avx512_mask_binop_int<"kand",  "KAND">;
1978 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1979 defm : avx512_mask_binop_int<"kor",   "KOR">;
1980 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1981 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1982
1983 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1984   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
1985   // for the DQI set, this type is legal and KxxxB instruction is used
1986   let Predicates = [NoDQI] in
1987   def : Pat<(OpNode VK8:$src1, VK8:$src2),
1988             (COPY_TO_REGCLASS
1989               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1990                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1991
1992   // All types smaller than 8 bits require conversion anyway
1993   def : Pat<(OpNode VK1:$src1, VK1:$src2),
1994         (COPY_TO_REGCLASS (Inst
1995                            (COPY_TO_REGCLASS VK1:$src1, VK16),
1996                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1997   def : Pat<(OpNode VK2:$src1, VK2:$src2),
1998         (COPY_TO_REGCLASS (Inst
1999                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2000                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2001   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2002         (COPY_TO_REGCLASS (Inst
2003                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2004                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2005 }
2006
2007 defm : avx512_binop_pat<and,  KANDWrr>;
2008 defm : avx512_binop_pat<andn, KANDNWrr>;
2009 defm : avx512_binop_pat<or,   KORWrr>;
2010 defm : avx512_binop_pat<xnor, KXNORWrr>;
2011 defm : avx512_binop_pat<xor,  KXORWrr>;
2012
2013 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2014           (KXNORWrr VK16:$src1, VK16:$src2)>;
2015 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2016           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2017 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2018           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2019 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2020           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2021
2022 let Predicates = [NoDQI] in
2023 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2024           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2025                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2026
2027 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2028           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2029                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2030
2031 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2032           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2033                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2034
2035 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2036           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2037                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2038
2039 // Mask unpacking
2040 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2041                            RegisterClass KRC> {
2042   let Predicates = [HasAVX512] in
2043     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2044                !strconcat(OpcodeStr,
2045                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2046 }
2047
2048 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2049   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2050                             VEX_4V, VEX_L, PD;
2051 }
2052
2053 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2054 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2055           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2056                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2057
2058
2059 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2060   let Predicates = [HasAVX512] in
2061     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2062                 (i16 GR16:$src1), (i16 GR16:$src2)),
2063               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2064               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2065               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2066 }
2067 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2068
2069 // Mask bit testing
2070 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2071                             SDNode OpNode> {
2072   let Predicates = [HasAVX512], Defs = [EFLAGS] in
2073     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2074                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2075                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2076 }
2077
2078 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2079   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2080                             VEX, PS;
2081   let Predicates = [HasDQI] in
2082   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2083                             VEX, PD;
2084   let Predicates = [HasBWI] in {
2085   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2086                             VEX, PS, VEX_W;
2087   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2088                             VEX, PD, VEX_W;
2089   }
2090 }
2091
2092 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2093
2094 // Mask shift
2095 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2096                              SDNode OpNode> {
2097   let Predicates = [HasAVX512] in
2098     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2099                  !strconcat(OpcodeStr,
2100                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2101                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2102 }
2103
2104 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2105                                SDNode OpNode> {
2106   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2107                                VEX, TAPD, VEX_W;
2108   let Predicates = [HasDQI] in
2109   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2110                                VEX, TAPD;
2111   let Predicates = [HasBWI] in {
2112   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2113                                VEX, TAPD, VEX_W;
2114   let Predicates = [HasDQI] in
2115   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2116                                VEX, TAPD;
2117   }
2118 }
2119
2120 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2121 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2122
2123 // Mask setting all 0s or 1s
2124 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2125   let Predicates = [HasAVX512] in
2126     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2127       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2128                      [(set KRC:$dst, (VT Val))]>;
2129 }
2130
2131 multiclass avx512_mask_setop_w<PatFrag Val> {
2132   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2133   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2134   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2135   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2136 }
2137
2138 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2139 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2140
2141 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2142 let Predicates = [HasAVX512] in {
2143   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2144   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2145   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2146   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2147   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2148   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2149   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2150 }
2151 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2152           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2153
2154 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2155           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2156
2157 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2158           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2159
2160 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2161           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2162
2163 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2164           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2165
2166 let Predicates = [HasVLX] in {
2167   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2168             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2169   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2170             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2171   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2172             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2173   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2174             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2175   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2176             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2177 }
2178
2179 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2180           (v8i1 (COPY_TO_REGCLASS
2181                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2182                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2183
2184 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2185           (v8i1 (COPY_TO_REGCLASS
2186                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2187                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2188
2189 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2190           (v4i1 (COPY_TO_REGCLASS
2191                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2192                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2193
2194 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2195           (v4i1 (COPY_TO_REGCLASS
2196                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2197                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2198
2199 //===----------------------------------------------------------------------===//
2200 // AVX-512 - Aligned and unaligned load and store
2201 //
2202
2203
2204 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2205                          PatFrag ld_frag, PatFrag mload,
2206                          bit IsReMaterializable = 1> {
2207   let hasSideEffects = 0 in {
2208   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2209                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2210                     _.ExeDomain>, EVEX;
2211   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2212                       (ins _.KRCWM:$mask,  _.RC:$src),
2213                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2214                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2215                        EVEX, EVEX_KZ;
2216
2217   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2218       SchedRW = [WriteLoad] in
2219   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2220                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2221                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2222                     _.ExeDomain>, EVEX;
2223
2224   let Constraints = "$src0 = $dst" in {
2225   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2226                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2227                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2228                     "${dst} {${mask}}, $src1}"),
2229                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2230                                         (_.VT _.RC:$src1),
2231                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2232                      EVEX, EVEX_K;
2233   let mayLoad = 1, SchedRW = [WriteLoad] in
2234     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2235                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2236                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2237                       "${dst} {${mask}}, $src1}"),
2238                      [(set _.RC:$dst, (_.VT
2239                          (vselect _.KRCWM:$mask,
2240                           (_.VT (bitconvert (ld_frag addr:$src1))),
2241                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2242   }
2243   let mayLoad = 1, SchedRW = [WriteLoad] in
2244   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2245                   (ins _.KRCWM:$mask, _.MemOp:$src),
2246                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2247                                 "${dst} {${mask}} {z}, $src}",
2248                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2249                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2250                   _.ExeDomain>, EVEX, EVEX_KZ;
2251   }
2252   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2253             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2254
2255   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2256             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2257
2258   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2259             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2260              _.KRCWM:$mask, addr:$ptr)>;
2261 }
2262
2263 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2264                                   AVX512VLVectorVTInfo _,
2265                                   Predicate prd,
2266                                   bit IsReMaterializable = 1> {
2267   let Predicates = [prd] in
2268   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2269                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2270
2271   let Predicates = [prd, HasVLX] in {
2272   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2273                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2274   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2275                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2276   }
2277 }
2278
2279 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2280                                   AVX512VLVectorVTInfo _,
2281                                   Predicate prd,
2282                                   bit IsReMaterializable = 1> {
2283   let Predicates = [prd] in
2284   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2285                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2286
2287   let Predicates = [prd, HasVLX] in {
2288   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2289                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2290   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2291                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2292   }
2293 }
2294
2295 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2296                         PatFrag st_frag, PatFrag mstore> {
2297   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2298   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2299                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2300                         _.ExeDomain>, EVEX;
2301   let Constraints = "$src1 = $dst" in
2302   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2303                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2304                          OpcodeStr #
2305                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2306                          [], _.ExeDomain>,  EVEX, EVEX_K;
2307   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2308                           (ins _.KRCWM:$mask, _.RC:$src),
2309                           OpcodeStr #
2310                           "\t{$src, ${dst} {${mask}} {z}|" #
2311                           "${dst} {${mask}} {z}, $src}",
2312                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2313   }
2314   let mayStore = 1 in {
2315   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2316                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2317                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2318   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2319                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2320               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2321                [], _.ExeDomain>, EVEX, EVEX_K;
2322   }
2323
2324   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2325            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2326                                                     _.KRCWM:$mask, _.RC:$src)>;
2327 }
2328
2329
2330 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2331                             AVX512VLVectorVTInfo _, Predicate prd> {
2332   let Predicates = [prd] in
2333   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2334                         masked_store_unaligned>, EVEX_V512;
2335
2336   let Predicates = [prd, HasVLX] in {
2337     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2338                              masked_store_unaligned>, EVEX_V256;
2339     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2340                              masked_store_unaligned>, EVEX_V128;
2341   }
2342 }
2343
2344 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2345                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2346   let Predicates = [prd] in
2347   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2348                         masked_store_aligned512>, EVEX_V512;
2349
2350   let Predicates = [prd, HasVLX] in {
2351     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2352                              masked_store_aligned256>, EVEX_V256;
2353     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2354                              masked_store_aligned128>, EVEX_V128;
2355   }
2356 }
2357
2358 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2359                                      HasAVX512>,
2360                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2361                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2362
2363 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2364                                      HasAVX512>,
2365                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2366                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2367
2368 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2369                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2370                               PS, EVEX_CD8<32, CD8VF>;
2371
2372 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2373                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2374                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2375
2376 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2377                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2378        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2379
2380 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2381                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2382        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2383
2384 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2385                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2386        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2387
2388 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2389                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2390        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2391
2392 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2393                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2394        (VMOVAPDZrm addr:$ptr)>;
2395
2396 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2397                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2398        (VMOVAPSZrm addr:$ptr)>;
2399
2400 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2401           GR16:$mask),
2402          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2403             VR512:$src)>;
2404 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2405           GR8:$mask),
2406          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2407             VR512:$src)>;
2408
2409 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2410           GR16:$mask),
2411          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2412             VR512:$src)>;
2413 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2414           GR8:$mask),
2415          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2416             VR512:$src)>;
2417
2418 let Predicates = [HasAVX512, NoVLX] in {
2419 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2420          (VMOVUPSZmrk addr:$ptr,
2421          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2422          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2423
2424 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2425          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2426           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2427
2428 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2429          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2430          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2431           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2432 }
2433
2434 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2435                                        HasAVX512>,
2436                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2437                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2438
2439 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2440                                        HasAVX512>,
2441                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2442                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2443
2444 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2445                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2446                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2447
2448 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2449                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2450                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2451
2452 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2453                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2454                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2455
2456 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2457                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2458                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2459
2460 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2461                  (v16i32 immAllZerosV), GR16:$mask)),
2462        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2463
2464 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2465                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2466        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2467
2468 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2469             GR16:$mask),
2470          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2471             VR512:$src)>;
2472 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2473             GR8:$mask),
2474          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2475             VR512:$src)>;
2476
2477 let AddedComplexity = 20 in {
2478 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2479                           (bc_v8i64 (v16i32 immAllZerosV)))),
2480                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2481
2482 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2483                           (v8i64 VR512:$src))),
2484    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2485                                               VK8), VR512:$src)>;
2486
2487 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2488                            (v16i32 immAllZerosV))),
2489                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2490
2491 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2492                            (v16i32 VR512:$src))),
2493                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2494 }
2495 // NoVLX patterns
2496 let Predicates = [HasAVX512, NoVLX] in {
2497 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2498          (VMOVDQU32Zmrk addr:$ptr,
2499          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2500          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2501
2502 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2503          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2504           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2505 }
2506
2507 // Move Int Doubleword to Packed Double Int
2508 //
2509 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2510                       "vmovd\t{$src, $dst|$dst, $src}",
2511                       [(set VR128X:$dst,
2512                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2513                         EVEX, VEX_LIG;
2514 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2515                       "vmovd\t{$src, $dst|$dst, $src}",
2516                       [(set VR128X:$dst,
2517                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2518                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2519 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2520                       "vmovq\t{$src, $dst|$dst, $src}",
2521                         [(set VR128X:$dst,
2522                           (v2i64 (scalar_to_vector GR64:$src)))],
2523                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2524 let isCodeGenOnly = 1 in {
2525 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2526                        "vmovq\t{$src, $dst|$dst, $src}",
2527                        [(set FR64:$dst, (bitconvert GR64:$src))],
2528                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2529 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2530                          "vmovq\t{$src, $dst|$dst, $src}",
2531                          [(set GR64:$dst, (bitconvert FR64:$src))],
2532                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2533 }
2534 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2535                          "vmovq\t{$src, $dst|$dst, $src}",
2536                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2537                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2538                          EVEX_CD8<64, CD8VT1>;
2539
2540 // Move Int Doubleword to Single Scalar
2541 //
2542 let isCodeGenOnly = 1 in {
2543 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2544                       "vmovd\t{$src, $dst|$dst, $src}",
2545                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2546                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2547
2548 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2549                       "vmovd\t{$src, $dst|$dst, $src}",
2550                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2551                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2552 }
2553
2554 // Move doubleword from xmm register to r/m32
2555 //
2556 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2557                        "vmovd\t{$src, $dst|$dst, $src}",
2558                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2559                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2560                        EVEX, VEX_LIG;
2561 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2562                        (ins i32mem:$dst, VR128X:$src),
2563                        "vmovd\t{$src, $dst|$dst, $src}",
2564                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2565                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2566                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2567
2568 // Move quadword from xmm1 register to r/m64
2569 //
2570 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2571                       "vmovq\t{$src, $dst|$dst, $src}",
2572                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2573                                                    (iPTR 0)))],
2574                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2575                       Requires<[HasAVX512, In64BitMode]>;
2576
2577 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2578                        (ins i64mem:$dst, VR128X:$src),
2579                        "vmovq\t{$src, $dst|$dst, $src}",
2580                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2581                                addr:$dst)], IIC_SSE_MOVDQ>,
2582                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2583                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2584
2585 // Move Scalar Single to Double Int
2586 //
2587 let isCodeGenOnly = 1 in {
2588 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2589                       (ins FR32X:$src),
2590                       "vmovd\t{$src, $dst|$dst, $src}",
2591                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2592                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2593 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2594                       (ins i32mem:$dst, FR32X:$src),
2595                       "vmovd\t{$src, $dst|$dst, $src}",
2596                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2597                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2598 }
2599
2600 // Move Quadword Int to Packed Quadword Int
2601 //
2602 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2603                       (ins i64mem:$src),
2604                       "vmovq\t{$src, $dst|$dst, $src}",
2605                       [(set VR128X:$dst,
2606                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2607                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2608
2609 //===----------------------------------------------------------------------===//
2610 // AVX-512  MOVSS, MOVSD
2611 //===----------------------------------------------------------------------===//
2612
2613 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2614                               SDNode OpNode, ValueType vt,
2615                               X86MemOperand x86memop, PatFrag mem_pat> {
2616   let hasSideEffects = 0 in {
2617   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2618               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2619               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2620                                       (scalar_to_vector RC:$src2))))],
2621               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2622   let Constraints = "$src1 = $dst" in
2623   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2624               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2625               !strconcat(asm,
2626                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2627               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2628   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2629               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2630               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2631               EVEX, VEX_LIG;
2632   let mayStore = 1 in {
2633   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2634              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2635              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2636              EVEX, VEX_LIG;
2637   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2638              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2639              [], IIC_SSE_MOV_S_MR>,
2640              EVEX, VEX_LIG, EVEX_K;
2641   } // mayStore
2642   } //hasSideEffects = 0
2643 }
2644
2645 let ExeDomain = SSEPackedSingle in
2646 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2647                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2648
2649 let ExeDomain = SSEPackedDouble in
2650 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2651                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2652
2653 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2654           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2655            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2656
2657 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2658           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2659            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2660
2661 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2662           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2663            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2664
2665 // For the disassembler
2666 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2667   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2668                         (ins VR128X:$src1, FR32X:$src2),
2669                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2670                         IIC_SSE_MOV_S_RR>,
2671                         XS, EVEX_4V, VEX_LIG;
2672   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2673                         (ins VR128X:$src1, FR64X:$src2),
2674                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2675                         IIC_SSE_MOV_S_RR>,
2676                         XD, EVEX_4V, VEX_LIG, VEX_W;
2677 }
2678
2679 let Predicates = [HasAVX512] in {
2680   let AddedComplexity = 15 in {
2681   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2682   // MOVS{S,D} to the lower bits.
2683   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2684             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2685   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2686             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2687   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2688             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2689   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2690             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2691
2692   // Move low f32 and clear high bits.
2693   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2694             (SUBREG_TO_REG (i32 0),
2695              (VMOVSSZrr (v4f32 (V_SET0)),
2696               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2697   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2698             (SUBREG_TO_REG (i32 0),
2699              (VMOVSSZrr (v4i32 (V_SET0)),
2700                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2701   }
2702
2703   let AddedComplexity = 20 in {
2704   // MOVSSrm zeros the high parts of the register; represent this
2705   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2706   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2707             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2708   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2709             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2710   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2711             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2712
2713   // MOVSDrm zeros the high parts of the register; represent this
2714   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2715   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2716             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2717   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2718             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2719   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2720             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2721   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2722             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2723   def : Pat<(v2f64 (X86vzload addr:$src)),
2724             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2725
2726   // Represent the same patterns above but in the form they appear for
2727   // 256-bit types
2728   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2729                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2730             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2731   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2732                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2733             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2734   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2735                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2736             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2737   }
2738   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2739                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2740             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2741                                             FR32X:$src)), sub_xmm)>;
2742   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2743                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2744             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2745                                      FR64X:$src)), sub_xmm)>;
2746   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2747                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2748             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2749
2750   // Move low f64 and clear high bits.
2751   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2752             (SUBREG_TO_REG (i32 0),
2753              (VMOVSDZrr (v2f64 (V_SET0)),
2754                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2755
2756   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2757             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2758                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2759
2760   // Extract and store.
2761   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2762                    addr:$dst),
2763             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2764   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2765                    addr:$dst),
2766             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2767
2768   // Shuffle with VMOVSS
2769   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2770             (VMOVSSZrr (v4i32 VR128X:$src1),
2771                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2772   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2773             (VMOVSSZrr (v4f32 VR128X:$src1),
2774                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2775
2776   // 256-bit variants
2777   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2778             (SUBREG_TO_REG (i32 0),
2779               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2780                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2781               sub_xmm)>;
2782   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2783             (SUBREG_TO_REG (i32 0),
2784               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2785                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2786               sub_xmm)>;
2787
2788   // Shuffle with VMOVSD
2789   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2790             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2791   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2792             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2793   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2794             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2795   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2796             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2797
2798   // 256-bit variants
2799   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2800             (SUBREG_TO_REG (i32 0),
2801               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2802                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2803               sub_xmm)>;
2804   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2805             (SUBREG_TO_REG (i32 0),
2806               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2807                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2808               sub_xmm)>;
2809
2810   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2811             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2812   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2813             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2814   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2815             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2816   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2817             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2818 }
2819
2820 let AddedComplexity = 15 in
2821 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2822                                 (ins VR128X:$src),
2823                                 "vmovq\t{$src, $dst|$dst, $src}",
2824                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2825                                                    (v2i64 VR128X:$src))))],
2826                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2827
2828 let AddedComplexity = 20 in
2829 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2830                                  (ins i128mem:$src),
2831                                  "vmovq\t{$src, $dst|$dst, $src}",
2832                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2833                                                      (loadv2i64 addr:$src))))],
2834                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2835                                  EVEX_CD8<8, CD8VT8>;
2836
2837 let Predicates = [HasAVX512] in {
2838   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2839   let AddedComplexity = 20 in {
2840     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2841               (VMOVDI2PDIZrm addr:$src)>;
2842     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2843               (VMOV64toPQIZrr GR64:$src)>;
2844     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2845               (VMOVDI2PDIZrr GR32:$src)>;
2846
2847     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2848               (VMOVDI2PDIZrm addr:$src)>;
2849     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2850               (VMOVDI2PDIZrm addr:$src)>;
2851     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2852             (VMOVZPQILo2PQIZrm addr:$src)>;
2853     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2854             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2855     def : Pat<(v2i64 (X86vzload addr:$src)),
2856             (VMOVZPQILo2PQIZrm addr:$src)>;
2857   }
2858
2859   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2860   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2861                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2862             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2863   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2864                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2865             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2866 }
2867
2868 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2869         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2870
2871 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2872         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2873
2874 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2875         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2876
2877 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2878         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2879
2880 //===----------------------------------------------------------------------===//
2881 // AVX-512 - Non-temporals
2882 //===----------------------------------------------------------------------===//
2883 let SchedRW = [WriteLoad] in {
2884   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2885                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2886                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2887                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2888                         EVEX_CD8<64, CD8VF>;
2889
2890   let Predicates = [HasAVX512, HasVLX] in {
2891     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2892                              (ins i256mem:$src),
2893                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2894                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2895                              EVEX_CD8<64, CD8VF>;
2896
2897     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2898                              (ins i128mem:$src),
2899                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2900                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2901                              EVEX_CD8<64, CD8VF>;
2902   }
2903 }
2904
2905 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2906                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2907                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2908   let SchedRW = [WriteStore], mayStore = 1,
2909       AddedComplexity = 400 in
2910   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2911                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2912                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2913 }
2914
2915 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2916                            string elty, string elsz, string vsz512,
2917                            string vsz256, string vsz128, Domain d,
2918                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2919   let Predicates = [prd] in
2920   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2921                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2922                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2923                         EVEX_V512;
2924
2925   let Predicates = [prd, HasVLX] in {
2926     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2927                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2928                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2929                              EVEX_V256;
2930
2931     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2932                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2933                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2934                              EVEX_V128;
2935   }
2936 }
2937
2938 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2939                                 "i", "64", "8", "4", "2", SSEPackedInt,
2940                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2941
2942 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2943                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2944                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2945
2946 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2947                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2948                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2949
2950 //===----------------------------------------------------------------------===//
2951 // AVX-512 - Integer arithmetic
2952 //
2953 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2954                            X86VectorVTInfo _, OpndItins itins,
2955                            bit IsCommutable = 0> {
2956   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2957                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2958                     "$src2, $src1", "$src1, $src2",
2959                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2960                     itins.rr, IsCommutable>,
2961             AVX512BIBase, EVEX_4V;
2962
2963   let mayLoad = 1 in
2964     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2965                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2966                     "$src2, $src1", "$src1, $src2",
2967                     (_.VT (OpNode _.RC:$src1,
2968                                   (bitconvert (_.LdFrag addr:$src2)))),
2969                     itins.rm>,
2970               AVX512BIBase, EVEX_4V;
2971 }
2972
2973 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2974                             X86VectorVTInfo _, OpndItins itins,
2975                             bit IsCommutable = 0> :
2976            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2977   let mayLoad = 1 in
2978     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2979                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2980                     "${src2}"##_.BroadcastStr##", $src1",
2981                     "$src1, ${src2}"##_.BroadcastStr,
2982                     (_.VT (OpNode _.RC:$src1,
2983                                   (X86VBroadcast
2984                                       (_.ScalarLdFrag addr:$src2)))),
2985                     itins.rm>,
2986                AVX512BIBase, EVEX_4V, EVEX_B;
2987 }
2988
2989 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2990                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2991                               Predicate prd, bit IsCommutable = 0> {
2992   let Predicates = [prd] in
2993     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2994                              IsCommutable>, EVEX_V512;
2995
2996   let Predicates = [prd, HasVLX] in {
2997     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2998                              IsCommutable>, EVEX_V256;
2999     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3000                              IsCommutable>, EVEX_V128;
3001   }
3002 }
3003
3004 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3005                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3006                                Predicate prd, bit IsCommutable = 0> {
3007   let Predicates = [prd] in
3008     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3009                              IsCommutable>, EVEX_V512;
3010
3011   let Predicates = [prd, HasVLX] in {
3012     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3013                              IsCommutable>, EVEX_V256;
3014     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3015                              IsCommutable>, EVEX_V128;
3016   }
3017 }
3018
3019 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3020                                 OpndItins itins, Predicate prd,
3021                                 bit IsCommutable = 0> {
3022   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3023                                itins, prd, IsCommutable>,
3024                                VEX_W, EVEX_CD8<64, CD8VF>;
3025 }
3026
3027 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3028                                 OpndItins itins, Predicate prd,
3029                                 bit IsCommutable = 0> {
3030   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3031                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3032 }
3033
3034 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3035                                 OpndItins itins, Predicate prd,
3036                                 bit IsCommutable = 0> {
3037   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3038                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3039 }
3040
3041 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3042                                 OpndItins itins, Predicate prd,
3043                                 bit IsCommutable = 0> {
3044   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3045                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3046 }
3047
3048 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3049                                  SDNode OpNode, OpndItins itins, Predicate prd,
3050                                  bit IsCommutable = 0> {
3051   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
3052                                    IsCommutable>;
3053
3054   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
3055                                    IsCommutable>;
3056 }
3057
3058 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3059                                  SDNode OpNode, OpndItins itins, Predicate prd,
3060                                  bit IsCommutable = 0> {
3061   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
3062                                    IsCommutable>;
3063
3064   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
3065                                    IsCommutable>;
3066 }
3067
3068 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3069                                   bits<8> opc_d, bits<8> opc_q,
3070                                   string OpcodeStr, SDNode OpNode,
3071                                   OpndItins itins, bit IsCommutable = 0> {
3072   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3073                                     itins, HasAVX512, IsCommutable>,
3074               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3075                                     itins, HasBWI, IsCommutable>;
3076 }
3077
3078 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3079                             SDNode OpNode,X86VectorVTInfo _Src,
3080                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3081   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3082                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3083                             "$src2, $src1","$src1, $src2",
3084                             (_Dst.VT (OpNode
3085                                          (_Src.VT _Src.RC:$src1),
3086                                          (_Src.VT _Src.RC:$src2))),
3087                             itins.rr, IsCommutable>,
3088                             AVX512BIBase, EVEX_4V;
3089   let mayLoad = 1 in {
3090       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3091                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3092                             "$src2, $src1", "$src1, $src2",
3093                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3094                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3095                             itins.rm>,
3096                             AVX512BIBase, EVEX_4V;
3097
3098       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3099                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3100                         OpcodeStr,
3101                         "${src2}"##_Dst.BroadcastStr##", $src1",
3102                          "$src1, ${src2}"##_Dst.BroadcastStr,
3103                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3104                                      (_Dst.VT (X86VBroadcast
3105                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3106                         itins.rm>,
3107                         AVX512BIBase, EVEX_4V, EVEX_B;
3108   }
3109 }
3110
3111 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3112                                     SSE_INTALU_ITINS_P, 1>;
3113 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3114                                     SSE_INTALU_ITINS_P, 0>;
3115 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3116                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3117 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3118                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3119 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3120                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3121 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3122                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3123 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3124                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3125 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3126                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3127 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3128                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3129
3130
3131 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3132                             SDNode OpNode, bit IsCommutable = 0> {
3133
3134   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3135                                  v16i32_info, v8i64_info, IsCommutable>,
3136                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3137   let Predicates = [HasVLX] in {
3138     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3139                                       v8i32x_info, v4i64x_info, IsCommutable>,
3140                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3141     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3142                                       v4i32x_info, v2i64x_info, IsCommutable>,
3143                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3144   }
3145 }
3146
3147 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3148                    X86pmuldq, 1>,T8PD;
3149 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3150                    X86pmuludq, 1>;
3151
3152 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3153                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3154   let mayLoad = 1 in {
3155       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3156                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3157                         OpcodeStr,
3158                         "${src2}"##_Src.BroadcastStr##", $src1",
3159                          "$src1, ${src2}"##_Src.BroadcastStr,
3160                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3161                                      (_Src.VT (X86VBroadcast
3162                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3163                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3164   }
3165 }
3166
3167 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3168                             SDNode OpNode,X86VectorVTInfo _Src,
3169                             X86VectorVTInfo _Dst> {
3170   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3171                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3172                             "$src2, $src1","$src1, $src2",
3173                             (_Dst.VT (OpNode
3174                                          (_Src.VT _Src.RC:$src1),
3175                                          (_Src.VT _Src.RC:$src2)))>,
3176                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3177   let mayLoad = 1 in {
3178     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3179                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3180                           "$src2, $src1", "$src1, $src2",
3181                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3182                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3183                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3184   }
3185 }
3186
3187 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3188                                     SDNode OpNode> {
3189   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3190                                  v32i16_info>,
3191                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3192                                  v32i16_info>, EVEX_V512;
3193   let Predicates = [HasVLX] in {
3194     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3195                                      v16i16x_info>,
3196                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3197                                      v16i16x_info>, EVEX_V256;
3198     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3199                                      v8i16x_info>,
3200                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3201                                      v8i16x_info>, EVEX_V128;
3202   }
3203 }
3204 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3205                             SDNode OpNode> {
3206   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3207                                 v64i8_info>, EVEX_V512;
3208   let Predicates = [HasVLX] in {
3209     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3210                                     v32i8x_info>, EVEX_V256;
3211     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3212                                     v16i8x_info>, EVEX_V128;
3213   }
3214 }
3215 let Predicates = [HasBWI] in {
3216   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3217   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3218   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3219   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3220 }
3221
3222 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3223                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3224 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3225                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3226 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3227                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3228
3229 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3230                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3231 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3232                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3233 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3234                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3235
3236 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3237                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3238 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3239                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3240 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3241                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3242
3243 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3244                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3245 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3246                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3247 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3248                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3249
3250 //===----------------------------------------------------------------------===//
3251 // AVX-512 - Unpack Instructions
3252 //===----------------------------------------------------------------------===//
3253
3254 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3255                                    PatFrag mem_frag, RegisterClass RC,
3256                                    X86MemOperand x86memop, string asm,
3257                                    Domain d> {
3258     def rr : AVX512PI<opc, MRMSrcReg,
3259                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3260                 asm, [(set RC:$dst,
3261                            (vt (OpNode RC:$src1, RC:$src2)))],
3262                            d>, EVEX_4V;
3263     def rm : AVX512PI<opc, MRMSrcMem,
3264                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3265                 asm, [(set RC:$dst,
3266                        (vt (OpNode RC:$src1,
3267                             (bitconvert (mem_frag addr:$src2)))))],
3268                         d>, EVEX_4V;
3269 }
3270
3271 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3272       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3273       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3274 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3275       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3276       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3277 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3278       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3279       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3280 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3281       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3282       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3283
3284 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3285                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3286                         X86MemOperand x86memop> {
3287   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3288        (ins RC:$src1, RC:$src2),
3289        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3290        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3291        IIC_SSE_UNPCK>, EVEX_4V;
3292   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3293        (ins RC:$src1, x86memop:$src2),
3294        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3295        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3296                                      (bitconvert (memop_frag addr:$src2)))))],
3297                                      IIC_SSE_UNPCK>, EVEX_4V;
3298 }
3299 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3300                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3301                                 EVEX_CD8<32, CD8VF>;
3302 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3303                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3304                                 VEX_W, EVEX_CD8<64, CD8VF>;
3305 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3306                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3307                                 EVEX_CD8<32, CD8VF>;
3308 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3309                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3310                                 VEX_W, EVEX_CD8<64, CD8VF>;
3311 //===----------------------------------------------------------------------===//
3312 // AVX-512  Logical Instructions
3313 //===----------------------------------------------------------------------===//
3314
3315 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3316                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3317 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3318                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3319 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3320                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3321 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3322                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3323
3324 //===----------------------------------------------------------------------===//
3325 // AVX-512  FP arithmetic
3326 //===----------------------------------------------------------------------===//
3327 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3328                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3329                          bit IsCommutable> {
3330
3331   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3332                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3333                            "$src2, $src1", "$src1, $src2",
3334                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3335                            (i32 FROUND_CURRENT)),
3336                            itins.rr, IsCommutable>;
3337
3338   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3339                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3340                          "$src2, $src1", "$src1, $src2",
3341                          (VecNode (_.VT _.RC:$src1),
3342                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3343                            (i32 FROUND_CURRENT)),
3344                          itins.rm, IsCommutable>;
3345   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3346       Predicates = [HasAVX512] in {
3347   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3348                          (ins _.FRC:$src1, _.FRC:$src2),
3349                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3350                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3351                           itins.rr>;
3352   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3353                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3354                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3355                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3356                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3357   }
3358 }
3359
3360 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3361                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3362
3363   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3364                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3365                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3366                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3367                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3368                           EVEX_B, EVEX_RC;
3369 }
3370 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3371                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3372
3373   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3374                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3375                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3376                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3377                             (i32 FROUND_NO_EXC))>, EVEX_B;
3378 }
3379
3380 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3381                                   SDNode VecNode,
3382                                   SizeItins itins, bit IsCommutable> {
3383   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3384                               itins.s, IsCommutable>,
3385              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3386                               itins.s, IsCommutable>,
3387                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3388   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3389                               itins.d,                  IsCommutable>,
3390              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3391                               itins.d, IsCommutable>,
3392                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3393 }
3394
3395 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3396                                   SDNode VecNode,
3397                                   SizeItins itins, bit IsCommutable> {
3398   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3399                               itins.s, IsCommutable>,
3400              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3401                               itins.s, IsCommutable>,
3402                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3403   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3404                               itins.d,                  IsCommutable>,
3405              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3406                               itins.d, IsCommutable>,
3407                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3408 }
3409 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3410 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3411 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3412 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3413 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3414 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3415
3416 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3417                             X86VectorVTInfo _, bit IsCommutable> {
3418   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3419                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3420                   "$src2, $src1", "$src1, $src2",
3421                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3422   let mayLoad = 1 in {
3423     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3424                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3425                     "$src2, $src1", "$src1, $src2",
3426                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3427     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3428                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3429                      "${src2}"##_.BroadcastStr##", $src1",
3430                      "$src1, ${src2}"##_.BroadcastStr,
3431                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3432                                                 (_.ScalarLdFrag addr:$src2))))>,
3433                      EVEX_4V, EVEX_B;
3434   }//let mayLoad = 1
3435 }
3436
3437 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3438                             X86VectorVTInfo _, bit IsCommutable> {
3439   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3440                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3441                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3442                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3443                   EVEX_4V, EVEX_B, EVEX_RC;
3444 }
3445
3446
3447 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3448                             X86VectorVTInfo _, bit IsCommutable> {
3449   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3450                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3451                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3452                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3453                   EVEX_4V, EVEX_B;
3454 }
3455
3456 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3457                              bit IsCommutable = 0> {
3458   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3459                               IsCommutable>, EVEX_V512, PS,
3460                               EVEX_CD8<32, CD8VF>;
3461   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3462                               IsCommutable>, EVEX_V512, PD, VEX_W,
3463                               EVEX_CD8<64, CD8VF>;
3464
3465     // Define only if AVX512VL feature is present.
3466   let Predicates = [HasVLX] in {
3467     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3468                                    IsCommutable>, EVEX_V128, PS,
3469                                    EVEX_CD8<32, CD8VF>;
3470     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3471                                    IsCommutable>, EVEX_V256, PS,
3472                                    EVEX_CD8<32, CD8VF>;
3473     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3474                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3475                                    EVEX_CD8<64, CD8VF>;
3476     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3477                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3478                                    EVEX_CD8<64, CD8VF>;
3479   }
3480 }
3481
3482 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3483   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3484                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3485   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3486                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3487 }
3488
3489 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3490   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3491                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3492   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3493                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3494 }
3495
3496 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3497             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3498 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3499             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3500 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3501             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3502 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3503             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3504 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3505             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3506 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3507             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3508 let Predicates = [HasDQI] in {
3509   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3510   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3511   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3512   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3513 }
3514
3515 //===----------------------------------------------------------------------===//
3516 // AVX-512  VPTESTM instructions
3517 //===----------------------------------------------------------------------===//
3518
3519 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3520                             X86VectorVTInfo _> {
3521   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3522                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3523                       "$src2, $src1", "$src1, $src2",
3524                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3525                     EVEX_4V;
3526   let mayLoad = 1 in
3527   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3528                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3529                        "$src2, $src1", "$src1, $src2",
3530                    (OpNode (_.VT _.RC:$src1),
3531                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3532                     EVEX_4V,
3533                    EVEX_CD8<_.EltSize, CD8VF>;
3534 }
3535
3536 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3537                             X86VectorVTInfo _> {
3538   let mayLoad = 1 in
3539   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3540                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3541                     "${src2}"##_.BroadcastStr##", $src1",
3542                     "$src1, ${src2}"##_.BroadcastStr,
3543                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3544                                                 (_.ScalarLdFrag addr:$src2))))>,
3545                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3546 }
3547 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3548                                   AVX512VLVectorVTInfo _> {
3549   let Predicates  = [HasAVX512] in
3550   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3551            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3552
3553   let Predicates = [HasAVX512, HasVLX] in {
3554   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3555               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3556   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3557               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3558   }
3559 }
3560
3561 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3562   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3563                                  avx512vl_i32_info>;
3564   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3565                                  avx512vl_i64_info>, VEX_W;
3566 }
3567
3568 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3569                                  SDNode OpNode> {
3570   let Predicates = [HasBWI] in {
3571   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3572               EVEX_V512, VEX_W;
3573   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3574               EVEX_V512;
3575   }
3576   let Predicates = [HasVLX, HasBWI] in {
3577
3578   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3579               EVEX_V256, VEX_W;
3580   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3581               EVEX_V128, VEX_W;
3582   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3583               EVEX_V256;
3584   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3585               EVEX_V128;
3586   }
3587 }
3588
3589 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3590                                    SDNode OpNode> :
3591   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3592   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3593
3594 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3595 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3596
3597 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3598                  (v16i32 VR512:$src2), (i16 -1))),
3599                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3600
3601 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3602                  (v8i64 VR512:$src2), (i8 -1))),
3603                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3604
3605 //===----------------------------------------------------------------------===//
3606 // AVX-512  Shift instructions
3607 //===----------------------------------------------------------------------===//
3608 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3609                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3610   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3611                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3612                       "$src2, $src1", "$src1, $src2",
3613                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3614                    SSE_INTSHIFT_ITINS_P.rr>;
3615   let mayLoad = 1 in
3616   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3617                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3618                        "$src2, $src1", "$src1, $src2",
3619                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3620                           (i8 imm:$src2))),
3621                    SSE_INTSHIFT_ITINS_P.rm>;
3622 }
3623
3624 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3625                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3626   let mayLoad = 1 in
3627   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3628                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3629       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3630      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3631      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3632 }
3633
3634 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3635                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3636    // src2 is always 128-bit
3637   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3638                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3639                       "$src2, $src1", "$src1, $src2",
3640                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3641                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3642   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3643                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3644                        "$src2, $src1", "$src1, $src2",
3645                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3646                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3647                    EVEX_4V;
3648 }
3649
3650 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3651                                   ValueType SrcVT, PatFrag bc_frag,
3652                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3653   let Predicates = [prd] in
3654   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3655                             VTInfo.info512>, EVEX_V512,
3656                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3657   let Predicates = [prd, HasVLX] in {
3658   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3659                             VTInfo.info256>, EVEX_V256,
3660                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3661   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3662                             VTInfo.info128>, EVEX_V128,
3663                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3664   }
3665 }
3666
3667 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3668                               string OpcodeStr, SDNode OpNode> {
3669   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3670                                  avx512vl_i32_info, HasAVX512>;
3671   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3672                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3673   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3674                                  avx512vl_i16_info, HasBWI>;
3675 }
3676
3677 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3678                                  string OpcodeStr, SDNode OpNode,
3679                                  AVX512VLVectorVTInfo VTInfo> {
3680   let Predicates = [HasAVX512] in
3681   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3682                               VTInfo.info512>,
3683              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3684                               VTInfo.info512>, EVEX_V512;
3685   let Predicates = [HasAVX512, HasVLX] in {
3686   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3687                               VTInfo.info256>,
3688              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3689                               VTInfo.info256>, EVEX_V256;
3690   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3691                               VTInfo.info128>,
3692              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3693                               VTInfo.info128>, EVEX_V128;
3694   }
3695 }
3696
3697 multiclass avx512_shift_rmi_w<bits<8> opcw,
3698                                  Format ImmFormR, Format ImmFormM,
3699                                  string OpcodeStr, SDNode OpNode> {
3700   let Predicates = [HasBWI] in
3701   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3702                                v32i16_info>, EVEX_V512;
3703   let Predicates = [HasVLX, HasBWI] in {
3704   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3705                                v16i16x_info>, EVEX_V256;
3706   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3707                                v8i16x_info>, EVEX_V128;
3708   }
3709 }
3710
3711 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3712                                  Format ImmFormR, Format ImmFormM,
3713                                  string OpcodeStr, SDNode OpNode> {
3714   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3715                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3716   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3717                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3718 }
3719
3720 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3721              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3722
3723 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3724              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3725
3726 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3727              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3728
3729 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3730 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3731
3732 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3733 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3734 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3735
3736 //===-------------------------------------------------------------------===//
3737 // Variable Bit Shifts
3738 //===-------------------------------------------------------------------===//
3739 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3740                             X86VectorVTInfo _> {
3741   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3742                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3743                       "$src2, $src1", "$src1, $src2",
3744                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3745                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3746   let mayLoad = 1 in
3747   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3748                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3749                        "$src2, $src1", "$src1, $src2",
3750                    (_.VT (OpNode _.RC:$src1,
3751                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3752                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3753                    EVEX_CD8<_.EltSize, CD8VF>;
3754 }
3755
3756 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3757                             X86VectorVTInfo _> {
3758   let mayLoad = 1 in
3759   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3760                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3761                     "${src2}"##_.BroadcastStr##", $src1",
3762                     "$src1, ${src2}"##_.BroadcastStr,
3763                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3764                                                 (_.ScalarLdFrag addr:$src2))))),
3765                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3766                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3767 }
3768 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3769                                   AVX512VLVectorVTInfo _> {
3770   let Predicates  = [HasAVX512] in
3771   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3772            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3773
3774   let Predicates = [HasAVX512, HasVLX] in {
3775   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3776               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3777   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3778               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3779   }
3780 }
3781
3782 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3783                                  SDNode OpNode> {
3784   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3785                                  avx512vl_i32_info>;
3786   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3787                                  avx512vl_i64_info>, VEX_W;
3788 }
3789
3790 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3791                                  SDNode OpNode> {
3792   let Predicates = [HasBWI] in
3793   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3794               EVEX_V512, VEX_W;
3795   let Predicates = [HasVLX, HasBWI] in {
3796
3797   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3798               EVEX_V256, VEX_W;
3799   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3800               EVEX_V128, VEX_W;
3801   }
3802 }
3803
3804 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3805               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3806 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3807               avx512_var_shift_w<0x11, "vpsravw", sra>;
3808 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3809               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3810 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3811 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3812
3813 //===-------------------------------------------------------------------===//
3814 // 1-src variable permutation VPERMW/D/Q
3815 //===-------------------------------------------------------------------===//
3816 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3817                                   AVX512VLVectorVTInfo _> {
3818   let Predicates  = [HasAVX512] in
3819   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3820            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3821
3822   let Predicates = [HasAVX512, HasVLX] in
3823   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3824               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3825 }
3826
3827 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3828                                  string OpcodeStr, SDNode OpNode,
3829                                  AVX512VLVectorVTInfo VTInfo> {
3830   let Predicates = [HasAVX512] in
3831   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3832                               VTInfo.info512>,
3833              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3834                               VTInfo.info512>, EVEX_V512;
3835   let Predicates = [HasAVX512, HasVLX] in
3836   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3837                               VTInfo.info256>,
3838              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3839                               VTInfo.info256>, EVEX_V256;
3840 }
3841
3842
3843 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
3844
3845 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
3846                                     avx512vl_i32_info>;
3847 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
3848                                     avx512vl_i64_info>, VEX_W;
3849 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
3850                                     avx512vl_f32_info>;
3851 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
3852                                     avx512vl_f64_info>, VEX_W;
3853
3854 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
3855                              X86VPermi, avx512vl_i64_info>,
3856                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3857 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
3858                              X86VPermi, avx512vl_f64_info>,
3859                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3860
3861 //===----------------------------------------------------------------------===//
3862 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
3863 //===----------------------------------------------------------------------===//
3864
3865 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
3866                              X86PShufd, avx512vl_i32_info>,
3867                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
3868 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
3869                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
3870 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
3871                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
3872 //===----------------------------------------------------------------------===//
3873 // AVX-512 - MOVDDUP
3874 //===----------------------------------------------------------------------===//
3875
3876 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3877                         X86MemOperand x86memop, PatFrag memop_frag> {
3878 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3879                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3880                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3881 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3882                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3883                     [(set RC:$dst,
3884                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3885 }
3886
3887 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3888                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3889 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3890           (VMOVDDUPZrm addr:$src)>;
3891
3892 //===---------------------------------------------------------------------===//
3893 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3894 //===---------------------------------------------------------------------===//
3895 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3896                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3897                               X86MemOperand x86memop> {
3898   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3899                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3900                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3901   let mayLoad = 1 in
3902   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3903                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3904                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3905 }
3906
3907 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3908                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3909                        EVEX_CD8<32, CD8VF>;
3910 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3911                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3912                        EVEX_CD8<32, CD8VF>;
3913
3914 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3915 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3916            (VMOVSHDUPZrm addr:$src)>;
3917 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3918 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3919            (VMOVSLDUPZrm addr:$src)>;
3920
3921 //===----------------------------------------------------------------------===//
3922 // Move Low to High and High to Low packed FP Instructions
3923 //===----------------------------------------------------------------------===//
3924 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3925           (ins VR128X:$src1, VR128X:$src2),
3926           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3927           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3928            IIC_SSE_MOV_LH>, EVEX_4V;
3929 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3930           (ins VR128X:$src1, VR128X:$src2),
3931           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3932           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3933           IIC_SSE_MOV_LH>, EVEX_4V;
3934
3935 let Predicates = [HasAVX512] in {
3936   // MOVLHPS patterns
3937   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3938             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3939   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3940             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3941
3942   // MOVHLPS patterns
3943   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3944             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3945 }
3946
3947 //===----------------------------------------------------------------------===//
3948 // FMA - Fused Multiply Operations
3949 //
3950
3951 let Constraints = "$src1 = $dst" in {
3952 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3953 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3954                            SDPatternOperator OpNode = null_frag> {
3955   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3956           (ins _.RC:$src2, _.RC:$src3),
3957           OpcodeStr, "$src3, $src2", "$src2, $src3",
3958           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3959          AVX512FMA3Base;
3960
3961   let mayLoad = 1 in
3962   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3963             (ins _.RC:$src2, _.MemOp:$src3),
3964             OpcodeStr, "$src3, $src2", "$src2, $src3",
3965             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3966             AVX512FMA3Base;
3967
3968   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3969               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3970               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
3971               !strconcat("$src2, ${src3}", _.BroadcastStr ),
3972               (OpNode _.RC:$src1,
3973                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3974               AVX512FMA3Base, EVEX_B;
3975  }
3976 } // Constraints = "$src1 = $dst"
3977
3978 let Constraints = "$src1 = $dst" in {
3979 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3980 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr,
3981                                  X86VectorVTInfo _,
3982                                  SDPatternOperator OpNode> {
3983    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3984           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3985           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3986           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3987           AVX512FMA3Base, EVEX_B, EVEX_RC;
3988  }
3989 } // Constraints = "$src1 = $dst"
3990
3991 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3992                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3993   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3994                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3995 }
3996
3997 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3998                               string OpcodeStr, X86VectorVTInfo VTI,
3999                               SDPatternOperator OpNode> {
4000   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
4001                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
4002   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
4003                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
4004 }
4005
4006 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
4007                               string OpcodeStr,
4008                               SDPatternOperator OpNode,
4009                               SDPatternOperator OpNodeRnd> {
4010 let ExeDomain = SSEPackedSingle in {
4011     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4012                                              v16f32_info, OpNode>,
4013                           avx512_fma3_round_forms<opc213, OpcodeStr,
4014                                              v16f32_info, OpNodeRnd>, EVEX_V512;
4015     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4016                                              v8f32x_info, OpNode>, EVEX_V256;
4017     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4018                                              v4f32x_info, OpNode>, EVEX_V128;
4019   }
4020 let ExeDomain = SSEPackedDouble in {
4021     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4022                                              v8f64_info, OpNode>,
4023                           avx512_fma3_round_forms<opc213, OpcodeStr, v8f64_info,
4024                                                   OpNodeRnd>, EVEX_V512, VEX_W;
4025     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4026                                              v4f64x_info, OpNode>,
4027                                              EVEX_V256, VEX_W;
4028     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
4029                                              v2f64x_info, OpNode>,
4030                                              EVEX_V128, VEX_W;
4031   }
4032 }
4033
4034 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
4035 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
4036 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
4037 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
4038 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4039 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4040
4041 let Constraints = "$src1 = $dst" in {
4042 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
4043                              X86VectorVTInfo _> {
4044   let mayLoad = 1 in
4045   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4046           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
4047           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
4048           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
4049                                                     _.RC:$src3)))]>;
4050    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
4051            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
4052            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
4053             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
4054            [(set _.RC:$dst,
4055                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4056                                             (_.ScalarLdFrag addr:$src2))),
4057                                    _.RC:$src3))]>, EVEX_B;
4058 }
4059 } // Constraints = "$src1 = $dst"
4060
4061 multiclass avx512_fma3p_m132_f<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4062
4063 let ExeDomain = SSEPackedSingle in {
4064     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
4065                                              OpNode,v16f32_info>, EVEX_V512,
4066                                              EVEX_CD8<32, CD8VF>;
4067     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4068                                              OpNode, v8f32x_info>, EVEX_V256,
4069                                              EVEX_CD8<32, CD8VF>;
4070     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
4071                                              OpNode, v4f32x_info>, EVEX_V128,
4072                                              EVEX_CD8<32, CD8VF>;
4073   }
4074 let ExeDomain = SSEPackedDouble in {
4075     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
4076                                            OpNode, v8f64_info>, EVEX_V512,
4077                                            VEX_W, EVEX_CD8<32, CD8VF>;
4078     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4079                                            OpNode, v4f64x_info>, EVEX_V256,
4080                                            VEX_W, EVEX_CD8<32, CD8VF>;
4081     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
4082                                            OpNode, v2f64x_info>, EVEX_V128,
4083                                            VEX_W, EVEX_CD8<32, CD8VF>;
4084   }
4085 }
4086
4087 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
4088 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
4089 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
4090 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
4091 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
4092 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
4093
4094 // Scalar FMA
4095 let Constraints = "$src1 = $dst" in {
4096 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4097                  RegisterClass RC, ValueType OpVT,
4098                  X86MemOperand x86memop, Operand memop,
4099                  PatFrag mem_frag> {
4100   let isCommutable = 1 in
4101   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
4102                    (ins RC:$src1, RC:$src2, RC:$src3),
4103                    !strconcat(OpcodeStr,
4104                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4105                    [(set RC:$dst,
4106                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
4107   let mayLoad = 1 in
4108   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
4109                    (ins RC:$src1, RC:$src2, f128mem:$src3),
4110                    !strconcat(OpcodeStr,
4111                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4112                    [(set RC:$dst,
4113                      (OpVT (OpNode RC:$src2, RC:$src1,
4114                             (mem_frag addr:$src3))))]>;
4115 }
4116 } // Constraints = "$src1 = $dst"
4117
4118 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
4119                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4120 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
4121                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4122 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
4123                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4124 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
4125                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4126 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
4127                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4128 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
4129                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4130 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
4131                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
4132 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
4133                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
4134
4135 //===----------------------------------------------------------------------===//
4136 // AVX-512  Scalar convert from sign integer to float/double
4137 //===----------------------------------------------------------------------===//
4138
4139 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4140                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4141                     PatFrag ld_frag, string asm> {
4142   let hasSideEffects = 0 in {
4143     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4144               (ins DstVT.FRC:$src1, SrcRC:$src),
4145               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4146               EVEX_4V;
4147     let mayLoad = 1 in
4148       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4149               (ins DstVT.FRC:$src1, x86memop:$src),
4150               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4151               EVEX_4V;
4152   } // hasSideEffects = 0
4153   let isCodeGenOnly = 1 in {
4154     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4155                   (ins DstVT.RC:$src1, SrcRC:$src2),
4156                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4157                   [(set DstVT.RC:$dst,
4158                         (OpNode (DstVT.VT DstVT.RC:$src1),
4159                                  SrcRC:$src2,
4160                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4161
4162     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4163                   (ins DstVT.RC:$src1, x86memop:$src2),
4164                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4165                   [(set DstVT.RC:$dst,
4166                         (OpNode (DstVT.VT DstVT.RC:$src1),
4167                                  (ld_frag addr:$src2),
4168                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4169   }//isCodeGenOnly = 1
4170 }
4171
4172 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4173                     X86VectorVTInfo DstVT, string asm> {
4174   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4175               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4176               !strconcat(asm,
4177                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4178               [(set DstVT.RC:$dst,
4179                     (OpNode (DstVT.VT DstVT.RC:$src1),
4180                              SrcRC:$src2,
4181                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4182 }
4183
4184 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4185                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4186                     PatFrag ld_frag, string asm> {
4187   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4188               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4189                         VEX_LIG;
4190 }
4191
4192 let Predicates = [HasAVX512] in {
4193 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4194                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4195                                  XS, EVEX_CD8<32, CD8VT1>;
4196 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4197                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4198                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4199 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4200                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4201                                  XD, EVEX_CD8<32, CD8VT1>;
4202 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4203                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4204                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4205
4206 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4207           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4208 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4209           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4210 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4211           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4212 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4213           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4214
4215 def : Pat<(f32 (sint_to_fp GR32:$src)),
4216           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4217 def : Pat<(f32 (sint_to_fp GR64:$src)),
4218           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4219 def : Pat<(f64 (sint_to_fp GR32:$src)),
4220           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4221 def : Pat<(f64 (sint_to_fp GR64:$src)),
4222           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4223
4224 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86SuintToFpRnd, GR32,
4225                                   v4f32x_info, i32mem, loadi32,
4226                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4227 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86SuintToFpRnd, GR64,
4228                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4229                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4230 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86SuintToFpRnd, GR32, v2f64x_info,
4231                                   i32mem, loadi32, "cvtusi2sd{l}">,
4232                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4233 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86SuintToFpRnd, GR64,
4234                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4235                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4236
4237 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4238           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4239 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4240           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4241 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4242           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4243 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4244           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4245
4246 def : Pat<(f32 (uint_to_fp GR32:$src)),
4247           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4248 def : Pat<(f32 (uint_to_fp GR64:$src)),
4249           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4250 def : Pat<(f64 (uint_to_fp GR32:$src)),
4251           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4252 def : Pat<(f64 (uint_to_fp GR64:$src)),
4253           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4254 }
4255
4256 //===----------------------------------------------------------------------===//
4257 // AVX-512  Scalar convert from float/double to integer
4258 //===----------------------------------------------------------------------===//
4259 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4260                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4261                           string asm> {
4262 let hasSideEffects = 0 in {
4263   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4264               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4265               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4266               Requires<[HasAVX512]>;
4267   let mayLoad = 1 in
4268   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4269               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4270               Requires<[HasAVX512]>;
4271 } // hasSideEffects = 0
4272 }
4273 let Predicates = [HasAVX512] in {
4274 // Convert float/double to signed/unsigned int 32/64
4275 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4276                                    ssmem, sse_load_f32, "cvtss2si">,
4277                                    XS, EVEX_CD8<32, CD8VT1>;
4278 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4279                                    ssmem, sse_load_f32, "cvtss2si">,
4280                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4281 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4282                                    ssmem, sse_load_f32, "cvtss2usi">,
4283                                    XS, EVEX_CD8<32, CD8VT1>;
4284 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4285                                    int_x86_avx512_cvtss2usi64, ssmem,
4286                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4287                                    EVEX_CD8<32, CD8VT1>;
4288 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4289                                    sdmem, sse_load_f64, "cvtsd2si">,
4290                                    XD, EVEX_CD8<64, CD8VT1>;
4291 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4292                                    sdmem, sse_load_f64, "cvtsd2si">,
4293                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4294 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4295                                    sdmem, sse_load_f64, "cvtsd2usi">,
4296                                    XD, EVEX_CD8<64, CD8VT1>;
4297 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4298                                    int_x86_avx512_cvtsd2usi64, sdmem,
4299                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4300                                    EVEX_CD8<64, CD8VT1>;
4301
4302 let isCodeGenOnly = 1 in {
4303   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4304             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4305             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4306   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4307             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4308             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4309   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4310             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4311             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4312   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4313             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4314             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4315
4316   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4317             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4318             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4319 } // isCodeGenOnly = 1
4320
4321 // Convert float/double to signed/unsigned int 32/64 with truncation
4322 let isCodeGenOnly = 1 in {
4323   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4324                                      ssmem, sse_load_f32, "cvttss2si">,
4325                                      XS, EVEX_CD8<32, CD8VT1>;
4326   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4327                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4328                                      "cvttss2si">, XS, VEX_W,
4329                                      EVEX_CD8<32, CD8VT1>;
4330   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4331                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4332                                      EVEX_CD8<64, CD8VT1>;
4333   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4334                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4335                                      "cvttsd2si">, XD, VEX_W,
4336                                      EVEX_CD8<64, CD8VT1>;
4337   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4338                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4339                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4340   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4341                                      int_x86_avx512_cvttss2usi64, ssmem,
4342                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4343                                      EVEX_CD8<32, CD8VT1>;
4344   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4345                                      int_x86_avx512_cvttsd2usi,
4346                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4347                                      EVEX_CD8<64, CD8VT1>;
4348   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4349                                      int_x86_avx512_cvttsd2usi64, sdmem,
4350                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4351                                      EVEX_CD8<64, CD8VT1>;
4352 } // isCodeGenOnly = 1
4353
4354 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4355                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4356                          string asm> {
4357   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4358               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4359               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4360   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4361               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4362               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4363 }
4364
4365 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4366                                   loadf32, "cvttss2si">, XS,
4367                                   EVEX_CD8<32, CD8VT1>;
4368 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4369                                   loadf32, "cvttss2usi">, XS,
4370                                   EVEX_CD8<32, CD8VT1>;
4371 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4372                                   loadf32, "cvttss2si">, XS, VEX_W,
4373                                   EVEX_CD8<32, CD8VT1>;
4374 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4375                                   loadf32, "cvttss2usi">, XS, VEX_W,
4376                                   EVEX_CD8<32, CD8VT1>;
4377 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4378                                   loadf64, "cvttsd2si">, XD,
4379                                   EVEX_CD8<64, CD8VT1>;
4380 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4381                                   loadf64, "cvttsd2usi">, XD,
4382                                   EVEX_CD8<64, CD8VT1>;
4383 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4384                                   loadf64, "cvttsd2si">, XD, VEX_W,
4385                                   EVEX_CD8<64, CD8VT1>;
4386 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4387                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4388                                   EVEX_CD8<64, CD8VT1>;
4389 } // HasAVX512
4390 //===----------------------------------------------------------------------===//
4391 // AVX-512  Convert form float to double and back
4392 //===----------------------------------------------------------------------===//
4393 let hasSideEffects = 0 in {
4394 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4395                     (ins FR32X:$src1, FR32X:$src2),
4396                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4397                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4398 let mayLoad = 1 in
4399 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4400                     (ins FR32X:$src1, f32mem:$src2),
4401                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4402                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4403                     EVEX_CD8<32, CD8VT1>;
4404
4405 // Convert scalar double to scalar single
4406 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4407                       (ins FR64X:$src1, FR64X:$src2),
4408                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4409                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4410 let mayLoad = 1 in
4411 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4412                       (ins FR64X:$src1, f64mem:$src2),
4413                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4414                       []>, EVEX_4V, VEX_LIG, VEX_W,
4415                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4416 }
4417
4418 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4419       Requires<[HasAVX512]>;
4420 def : Pat<(fextend (loadf32 addr:$src)),
4421     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4422
4423 def : Pat<(extloadf32 addr:$src),
4424     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4425       Requires<[HasAVX512, OptForSize]>;
4426
4427 def : Pat<(extloadf32 addr:$src),
4428     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4429     Requires<[HasAVX512, OptForSpeed]>;
4430
4431 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4432            Requires<[HasAVX512]>;
4433
4434 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4435                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4436                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4437                Domain d> {
4438 let hasSideEffects = 0 in {
4439   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4440               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4441               [(set DstRC:$dst,
4442                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4443   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4444               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4445               [], d>, EVEX, EVEX_B, EVEX_RC;
4446   let mayLoad = 1 in
4447   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4448               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4449               [(set DstRC:$dst,
4450                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4451 } // hasSideEffects = 0
4452 }
4453
4454 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4455                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4456                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4457                Domain d> {
4458 let hasSideEffects = 0 in {
4459   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4460               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4461               [(set DstRC:$dst,
4462                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4463   let mayLoad = 1 in
4464   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4465               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4466               [(set DstRC:$dst,
4467                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4468 } // hasSideEffects = 0
4469 }
4470
4471 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4472                                 loadv8f64, f512mem, v8f32, v8f64,
4473                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4474                                 EVEX_CD8<64, CD8VF>;
4475
4476 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4477                                 loadv4f64, f256mem, v8f64, v8f32,
4478                                 SSEPackedDouble>, EVEX_V512, PS,
4479                                 EVEX_CD8<32, CD8VH>;
4480 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4481             (VCVTPS2PDZrm addr:$src)>;
4482
4483 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4484                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4485           (VCVTPD2PSZrr VR512:$src)>;
4486
4487 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4488                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4489           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4490
4491 //===----------------------------------------------------------------------===//
4492 // AVX-512  Vector convert from sign integer to float/double
4493 //===----------------------------------------------------------------------===//
4494
4495 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4496                                 loadv8i64, i512mem, v16f32, v16i32,
4497                                 SSEPackedSingle>, EVEX_V512, PS,
4498                                 EVEX_CD8<32, CD8VF>;
4499
4500 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4501                                 loadv4i64, i256mem, v8f64, v8i32,
4502                                 SSEPackedDouble>, EVEX_V512, XS,
4503                                 EVEX_CD8<32, CD8VH>;
4504
4505 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4506                                  loadv16f32, f512mem, v16i32, v16f32,
4507                                  SSEPackedSingle>, EVEX_V512, XS,
4508                                  EVEX_CD8<32, CD8VF>;
4509
4510 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4511                                  loadv8f64, f512mem, v8i32, v8f64,
4512                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4513                                  EVEX_CD8<64, CD8VF>;
4514
4515 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4516                                  loadv16f32, f512mem, v16i32, v16f32,
4517                                  SSEPackedSingle>, EVEX_V512, PS,
4518                                  EVEX_CD8<32, CD8VF>;
4519
4520 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4521 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4522                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4523           (VCVTTPS2UDQZrr VR512:$src)>;
4524
4525 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4526                                  loadv8f64, f512mem, v8i32, v8f64,
4527                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4528                                  EVEX_CD8<64, CD8VF>;
4529
4530 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4531 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4532                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4533           (VCVTTPD2UDQZrr VR512:$src)>;
4534
4535 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4536                                  loadv4i64, f256mem, v8f64, v8i32,
4537                                  SSEPackedDouble>, EVEX_V512, XS,
4538                                  EVEX_CD8<32, CD8VH>;
4539
4540 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4541                                  loadv16i32, f512mem, v16f32, v16i32,
4542                                  SSEPackedSingle>, EVEX_V512, XD,
4543                                  EVEX_CD8<32, CD8VF>;
4544
4545 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4546           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4547            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4548
4549 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4550           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4551            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4552
4553 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4554           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4555            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4556
4557 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4558           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4559            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4560
4561 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4562           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4563            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4564
4565 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4566                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4567           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4568 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4569                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4570           (VCVTDQ2PDZrr VR256X:$src)>;
4571 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4572                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4573           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4574 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4575                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4576           (VCVTUDQ2PDZrr VR256X:$src)>;
4577
4578 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4579                RegisterClass DstRC, PatFrag mem_frag,
4580                X86MemOperand x86memop, Domain d> {
4581 let hasSideEffects = 0 in {
4582   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4583               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4584               [], d>, EVEX;
4585   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4586               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4587               [], d>, EVEX, EVEX_B, EVEX_RC;
4588   let mayLoad = 1 in
4589   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4590               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4591               [], d>, EVEX;
4592 } // hasSideEffects = 0
4593 }
4594
4595 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4596                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4597                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4598 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4599                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4600                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4601
4602 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4603                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4604            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4605
4606 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4607                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4608            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4609
4610 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4611                                  loadv16f32, f512mem, SSEPackedSingle>,
4612                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4613 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4614                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4615                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4616
4617 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4618                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4619            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4620
4621 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4622                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4623            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4624
4625 let Predicates = [HasAVX512] in {
4626   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4627             (VCVTPD2PSZrm addr:$src)>;
4628   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4629             (VCVTPS2PDZrm addr:$src)>;
4630 }
4631
4632 //===----------------------------------------------------------------------===//
4633 // Half precision conversion instructions
4634 //===----------------------------------------------------------------------===//
4635 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4636                              X86MemOperand x86memop> {
4637   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4638              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4639              []>, EVEX;
4640   let hasSideEffects = 0, mayLoad = 1 in
4641   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4642              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4643 }
4644
4645 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4646                              X86MemOperand x86memop> {
4647   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4648                (ins srcRC:$src1, i32u8imm:$src2),
4649                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4650                []>, EVEX;
4651   let hasSideEffects = 0, mayStore = 1 in
4652   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4653                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4654                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4655 }
4656
4657 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4658                                     EVEX_CD8<32, CD8VH>;
4659 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4660                                     EVEX_CD8<32, CD8VH>;
4661
4662 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4663            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4664            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4665
4666 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4667            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4668            (VCVTPH2PSZrr VR256X:$src)>;
4669
4670 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4671   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4672                                  "ucomiss">, PS, EVEX, VEX_LIG,
4673                                  EVEX_CD8<32, CD8VT1>;
4674   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4675                                   "ucomisd">, PD, EVEX,
4676                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4677   let Pattern = []<dag> in {
4678     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4679                                    "comiss">, PS, EVEX, VEX_LIG,
4680                                    EVEX_CD8<32, CD8VT1>;
4681     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4682                                    "comisd">, PD, EVEX,
4683                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4684   }
4685   let isCodeGenOnly = 1 in {
4686     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4687                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4688                               EVEX_CD8<32, CD8VT1>;
4689     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4690                               load, "ucomisd">, PD, EVEX,
4691                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4692
4693     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4694                               load, "comiss">, PS, EVEX, VEX_LIG,
4695                               EVEX_CD8<32, CD8VT1>;
4696     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4697                               load, "comisd">, PD, EVEX,
4698                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4699   }
4700 }
4701
4702 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4703 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4704                             X86MemOperand x86memop> {
4705   let hasSideEffects = 0 in {
4706   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4707                (ins RC:$src1, RC:$src2),
4708                !strconcat(OpcodeStr,
4709                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4710   let mayLoad = 1 in {
4711   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4712                (ins RC:$src1, x86memop:$src2),
4713                !strconcat(OpcodeStr,
4714                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4715   }
4716 }
4717 }
4718
4719 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4720                   EVEX_CD8<32, CD8VT1>;
4721 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4722                   VEX_W, EVEX_CD8<64, CD8VT1>;
4723 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4724                   EVEX_CD8<32, CD8VT1>;
4725 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4726                   VEX_W, EVEX_CD8<64, CD8VT1>;
4727
4728 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4729               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4730            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4731                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4732
4733 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4734               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4735            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4736                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4737
4738 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4739               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4740            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4741                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4742
4743 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4744               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4745            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4746                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4747
4748 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4749 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4750                          X86VectorVTInfo _> {
4751   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4752                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4753                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4754   let mayLoad = 1 in {
4755     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4756                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4757                            (OpNode (_.FloatVT
4758                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4759     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4760                             (ins _.ScalarMemOp:$src), OpcodeStr,
4761                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4762                             (OpNode (_.FloatVT
4763                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4764                             EVEX, T8PD, EVEX_B;
4765   }
4766 }
4767
4768 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4769   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4770                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4771   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4772                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4773
4774   // Define only if AVX512VL feature is present.
4775   let Predicates = [HasVLX] in {
4776     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4777                                 OpNode, v4f32x_info>,
4778                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4779     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4780                                 OpNode, v8f32x_info>,
4781                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4782     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4783                                 OpNode, v2f64x_info>,
4784                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4785     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4786                                 OpNode, v4f64x_info>,
4787                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4788   }
4789 }
4790
4791 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4792 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4793
4794 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4795               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4796            (VRSQRT14PSZr VR512:$src)>;
4797 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4798               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4799            (VRSQRT14PDZr VR512:$src)>;
4800
4801 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4802               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4803            (VRCP14PSZr VR512:$src)>;
4804 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4805               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4806            (VRCP14PDZr VR512:$src)>;
4807
4808 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4809 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4810                          SDNode OpNode> {
4811
4812   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4813                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4814                            "$src2, $src1", "$src1, $src2",
4815                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4816                            (i32 FROUND_CURRENT))>;
4817
4818   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4819                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4820                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
4821                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4822                             (i32 FROUND_NO_EXC))>, EVEX_B;
4823
4824   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4825                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4826                          "$src2, $src1", "$src1, $src2",
4827                          (OpNode (_.VT _.RC:$src1),
4828                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4829                          (i32 FROUND_CURRENT))>;
4830 }
4831
4832 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4833   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4834               EVEX_CD8<32, CD8VT1>;
4835   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4836               EVEX_CD8<64, CD8VT1>, VEX_W;
4837 }
4838
4839 let hasSideEffects = 0, Predicates = [HasERI] in {
4840   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4841   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4842 }
4843 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4844
4845 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4846                          SDNode OpNode> {
4847
4848   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4849                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4850                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4851
4852   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4853                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4854                          (OpNode (_.FloatVT
4855                              (bitconvert (_.LdFrag addr:$src))),
4856                           (i32 FROUND_CURRENT))>;
4857
4858   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4859                          (ins _.MemOp:$src), OpcodeStr,
4860                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4861                          (OpNode (_.FloatVT
4862                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4863                                  (i32 FROUND_CURRENT))>, EVEX_B;
4864 }
4865 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4866                          SDNode OpNode> {
4867   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4868                         (ins _.RC:$src), OpcodeStr,
4869                         "{sae}, $src", "$src, {sae}",
4870                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
4871 }
4872
4873 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4874    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4875              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4876              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
4877    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4878              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4879              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4880 }
4881
4882 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
4883                                   SDNode OpNode> {
4884   // Define only if AVX512VL feature is present.
4885   let Predicates = [HasVLX] in {
4886     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
4887                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
4888     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
4889                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
4890     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
4891                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
4892     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
4893                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
4894   }
4895 }
4896 let Predicates = [HasERI], hasSideEffects = 0 in {
4897
4898  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
4899  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
4900  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
4901 }
4902 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
4903                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
4904
4905 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
4906                               SDNode OpNodeRnd, X86VectorVTInfo _>{
4907   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4908                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
4909                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
4910                          EVEX, EVEX_B, EVEX_RC;
4911 }
4912
4913 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4914                               SDNode OpNode, X86VectorVTInfo _>{
4915   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4916                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4917                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4918   let mayLoad = 1 in {
4919     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4920                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4921                            (OpNode (_.FloatVT
4922                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4923
4924     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4925                             (ins _.ScalarMemOp:$src), OpcodeStr,
4926                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4927                             (OpNode (_.FloatVT
4928                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4929                             EVEX, EVEX_B;
4930   }
4931 }
4932
4933 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4934                           Intrinsic F32Int, Intrinsic F64Int,
4935                           OpndItins itins_s, OpndItins itins_d> {
4936   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4937                (ins FR32X:$src1, FR32X:$src2),
4938                !strconcat(OpcodeStr,
4939                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4940                       [], itins_s.rr>, XS, EVEX_4V;
4941   let isCodeGenOnly = 1 in
4942   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4943                (ins VR128X:$src1, VR128X:$src2),
4944                !strconcat(OpcodeStr,
4945                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4946                [(set VR128X:$dst,
4947                  (F32Int VR128X:$src1, VR128X:$src2))],
4948                itins_s.rr>, XS, EVEX_4V;
4949   let mayLoad = 1 in {
4950   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4951                (ins FR32X:$src1, f32mem:$src2),
4952                !strconcat(OpcodeStr,
4953                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4954                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4955   let isCodeGenOnly = 1 in
4956   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4957                    (ins VR128X:$src1, ssmem:$src2),
4958                    !strconcat(OpcodeStr,
4959                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4960                    [(set VR128X:$dst,
4961                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4962                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4963   }
4964   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4965                (ins FR64X:$src1, FR64X:$src2),
4966                !strconcat(OpcodeStr,
4967                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4968                       XD, EVEX_4V, VEX_W;
4969   let isCodeGenOnly = 1 in
4970   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4971                (ins VR128X:$src1, VR128X:$src2),
4972                !strconcat(OpcodeStr,
4973                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4974                [(set VR128X:$dst,
4975                  (F64Int VR128X:$src1, VR128X:$src2))],
4976                itins_s.rr>, XD, EVEX_4V, VEX_W;
4977   let mayLoad = 1 in {
4978   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4979                (ins FR64X:$src1, f64mem:$src2),
4980                !strconcat(OpcodeStr,
4981                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4982                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4983   let isCodeGenOnly = 1 in
4984   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4985                   (ins VR128X:$src1, sdmem:$src2),
4986                    !strconcat(OpcodeStr,
4987                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4988                   [(set VR128X:$dst,
4989                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4990                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4991   }
4992 }
4993
4994 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4995                                   SDNode OpNode> {
4996   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4997                                 v16f32_info>,
4998                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4999   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5000                                 v8f64_info>,
5001                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5002   // Define only if AVX512VL feature is present.
5003   let Predicates = [HasVLX] in {
5004     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5005                                      OpNode, v4f32x_info>,
5006                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5007     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5008                                      OpNode, v8f32x_info>,
5009                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5010     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5011                                      OpNode, v2f64x_info>,
5012                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5013     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5014                                      OpNode, v4f64x_info>,
5015                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5016   }
5017 }
5018
5019 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5020                                           SDNode OpNodeRnd> {
5021   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5022                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5023   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5024                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5025 }
5026
5027 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5028                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5029
5030 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5031                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5032                 SSE_SQRTSS, SSE_SQRTSD>;
5033
5034 let Predicates = [HasAVX512] in {
5035   def : Pat<(f32 (fsqrt FR32X:$src)),
5036             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5037   def : Pat<(f32 (fsqrt (load addr:$src))),
5038             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5039             Requires<[OptForSize]>;
5040   def : Pat<(f64 (fsqrt FR64X:$src)),
5041             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5042   def : Pat<(f64 (fsqrt (load addr:$src))),
5043             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5044             Requires<[OptForSize]>;
5045
5046   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5047             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5048   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5049             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5050             Requires<[OptForSize]>;
5051
5052   def : Pat<(f32 (X86frcp FR32X:$src)),
5053             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5054   def : Pat<(f32 (X86frcp (load addr:$src))),
5055             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5056             Requires<[OptForSize]>;
5057
5058   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5059             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5060                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5061                               VR128X)>;
5062   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5063             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5064
5065   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5066             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5067                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5068                               VR128X)>;
5069   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5070             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5071 }
5072
5073
5074 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
5075                             X86MemOperand x86memop, RegisterClass RC,
5076                             PatFrag mem_frag, Domain d> {
5077 let ExeDomain = d in {
5078   // Intrinsic operation, reg.
5079   // Vector intrinsic operation, reg
5080   def r : AVX512AIi8<opc, MRMSrcReg,
5081                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
5082                     !strconcat(OpcodeStr,
5083                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5084                     []>, EVEX;
5085
5086   // Vector intrinsic operation, mem
5087   def m : AVX512AIi8<opc, MRMSrcMem,
5088                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
5089                     !strconcat(OpcodeStr,
5090                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5091                     []>, EVEX;
5092 } // ExeDomain
5093 }
5094
5095 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
5096                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
5097                                 EVEX_CD8<32, CD8VF>;
5098
5099 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
5100                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
5101                    FROUND_CURRENT)),
5102                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
5103
5104
5105 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
5106                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
5107                                 VEX_W, EVEX_CD8<64, CD8VF>;
5108
5109 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
5110                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
5111                   FROUND_CURRENT)),
5112                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
5113
5114 multiclass
5115 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5116
5117   let ExeDomain = _.ExeDomain in {
5118   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5119                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5120                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5121                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5122                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5123
5124   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5125                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5126                          "{sae}, $src3, $src2, $src1", "$src1, $src2, $src3, {sae}",
5127                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5128                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5129
5130   let mayLoad = 1 in
5131   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5132                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5133                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5134                          (_.VT (X86RndScale (_.VT _.RC:$src1),
5135                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5136                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5137   }
5138   let Predicates = [HasAVX512] in {
5139   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5140              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5141              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5142   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5143              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5144              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5145   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5146              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5147              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5148   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5149              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5150              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5151   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5152              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5153              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5154
5155   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5156              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5157              addr:$src, (i32 0x1))), _.FRC)>;
5158   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5159              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5160              addr:$src, (i32 0x2))), _.FRC)>;
5161   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5162              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5163              addr:$src, (i32 0x3))), _.FRC)>;
5164   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5165              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5166              addr:$src, (i32 0x4))), _.FRC)>;
5167   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5168              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5169              addr:$src, (i32 0xc))), _.FRC)>;
5170   }
5171 }
5172
5173 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5174                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5175
5176 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5177                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5178
5179 let Predicates = [HasAVX512] in {
5180 def : Pat<(v16f32 (ffloor VR512:$src)),
5181           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
5182 def : Pat<(v16f32 (fnearbyint VR512:$src)),
5183           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
5184 def : Pat<(v16f32 (fceil VR512:$src)),
5185           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
5186 def : Pat<(v16f32 (frint VR512:$src)),
5187           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
5188 def : Pat<(v16f32 (ftrunc VR512:$src)),
5189           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
5190
5191 def : Pat<(v8f64 (ffloor VR512:$src)),
5192           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
5193 def : Pat<(v8f64 (fnearbyint VR512:$src)),
5194           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
5195 def : Pat<(v8f64 (fceil VR512:$src)),
5196           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
5197 def : Pat<(v8f64 (frint VR512:$src)),
5198           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
5199 def : Pat<(v8f64 (ftrunc VR512:$src)),
5200           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
5201 }
5202 //-------------------------------------------------
5203 // Integer truncate and extend operations
5204 //-------------------------------------------------
5205
5206 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
5207                           RegisterClass dstRC, RegisterClass srcRC,
5208                           RegisterClass KRC, X86MemOperand x86memop> {
5209   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5210                (ins srcRC:$src),
5211                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
5212                []>, EVEX;
5213
5214   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5215                (ins KRC:$mask, srcRC:$src),
5216                !strconcat(OpcodeStr,
5217                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5218                []>, EVEX, EVEX_K;
5219
5220   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
5221                (ins KRC:$mask, srcRC:$src),
5222                !strconcat(OpcodeStr,
5223                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5224                []>, EVEX, EVEX_KZ;
5225
5226   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
5227                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5228                []>, EVEX;
5229
5230   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5231                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
5232                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
5233                []>, EVEX, EVEX_K;
5234
5235 }
5236 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
5237                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5238 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
5239                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5240 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
5241                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
5242 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
5243                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5244 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
5245                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5246 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
5247                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
5248 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
5249                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5250 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
5251                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5252 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
5253                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
5254 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
5255                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5256 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
5257                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5258 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
5259                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
5260 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
5261                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5262 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
5263                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5264 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
5265                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
5266
5267 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
5268 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
5269 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
5270 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
5271 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
5272
5273 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5274                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
5275 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
5276                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
5277 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5278                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
5279 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
5280                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
5281
5282
5283 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5284                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5285                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5286
5287   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5288                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5289                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5290                   EVEX;
5291
5292   let mayLoad = 1 in {
5293     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5294                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5295                     (DestInfo.VT (LdFrag addr:$src))>,
5296                   EVEX;
5297   }
5298 }
5299
5300 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5301           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5302   let Predicates = [HasVLX, HasBWI] in {
5303     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5304                     v16i8x_info, i64mem, LdFrag, OpNode>,
5305                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5306
5307     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5308                     v16i8x_info, i128mem, LdFrag, OpNode>,
5309                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5310   }
5311   let Predicates = [HasBWI] in {
5312     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5313                     v32i8x_info, i256mem, LdFrag, OpNode>,
5314                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5315   }
5316 }
5317
5318 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5319           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5320   let Predicates = [HasVLX, HasAVX512] in {
5321     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5322                    v16i8x_info, i32mem, LdFrag, OpNode>,
5323                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5324
5325     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5326                    v16i8x_info, i64mem, LdFrag, OpNode>,
5327                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5328   }
5329   let Predicates = [HasAVX512] in {
5330     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5331                    v16i8x_info, i128mem, LdFrag, OpNode>,
5332                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5333   }
5334 }
5335
5336 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5337           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5338   let Predicates = [HasVLX, HasAVX512] in {
5339     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5340                    v16i8x_info, i16mem, LdFrag, OpNode>,
5341                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5342
5343     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5344                    v16i8x_info, i32mem, LdFrag, OpNode>,
5345                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5346   }
5347   let Predicates = [HasAVX512] in {
5348     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5349                    v16i8x_info, i64mem, LdFrag, OpNode>,
5350                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5351   }
5352 }
5353
5354 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5355          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5356   let Predicates = [HasVLX, HasAVX512] in {
5357     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5358                    v8i16x_info, i64mem, LdFrag, OpNode>,
5359                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5360
5361     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5362                    v8i16x_info, i128mem, LdFrag, OpNode>,
5363                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5364   }
5365   let Predicates = [HasAVX512] in {
5366     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5367                    v16i16x_info, i256mem, LdFrag, OpNode>,
5368                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5369   }
5370 }
5371
5372 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5373          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5374   let Predicates = [HasVLX, HasAVX512] in {
5375     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5376                    v8i16x_info, i32mem, LdFrag, OpNode>,
5377                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
5378
5379     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5380                    v8i16x_info, i64mem, LdFrag, OpNode>,
5381                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
5382   }
5383   let Predicates = [HasAVX512] in {
5384     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5385                    v8i16x_info, i128mem, LdFrag, OpNode>,
5386                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
5387   }
5388 }
5389
5390 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5391          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
5392
5393   let Predicates = [HasVLX, HasAVX512] in {
5394     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5395                    v4i32x_info, i64mem, LdFrag, OpNode>,
5396                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
5397
5398     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5399                    v4i32x_info, i128mem, LdFrag, OpNode>,
5400                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
5401   }
5402   let Predicates = [HasAVX512] in {
5403     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5404                    v8i32x_info, i256mem, LdFrag, OpNode>,
5405                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
5406   }
5407 }
5408
5409 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
5410 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
5411 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
5412 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
5413 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
5414 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
5415
5416
5417 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
5418 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
5419 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
5420 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
5421 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
5422 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
5423
5424 //===----------------------------------------------------------------------===//
5425 // GATHER - SCATTER Operations
5426
5427 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5428                          X86MemOperand memop, PatFrag GatherNode> {
5429   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
5430   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5431             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5432             !strconcat(OpcodeStr,
5433             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5434             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5435               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5436                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5437              EVEX_CD8<_.EltSize, CD8VT1>;
5438 }
5439
5440 let ExeDomain = SSEPackedDouble in {
5441 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", v8f64_info, vy64xmem,
5442                                  mgatherv8i32>, EVEX_V512, VEX_W;
5443 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", v8f64_info, vz64mem,
5444                                  mgatherv8i64>, EVEX_V512, VEX_W;
5445 }
5446
5447 let ExeDomain = SSEPackedSingle in {
5448 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", v16f32_info, vz32mem,
5449                                  mgatherv16i32>, EVEX_V512;
5450 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", v8f32x_info, vz64mem,
5451                                  mgatherv8i64>,  EVEX_V512;
5452 }
5453
5454 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", v8i64_info,  vy64xmem,
5455                                  mgatherv8i32>, EVEX_V512, VEX_W;
5456 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", v16i32_info, vz32mem,
5457                                  mgatherv16i32>, EVEX_V512;
5458
5459 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", v8i64_info,  vz64mem,
5460                                  mgatherv8i64>, EVEX_V512, VEX_W;
5461 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", v8i32x_info,  vz64mem,
5462                                  mgatherv8i64>, EVEX_V512;
5463
5464 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5465                           X86MemOperand memop, PatFrag ScatterNode> {
5466
5467 let mayStore = 1, Constraints = "$mask = $mask_wb" in
5468
5469   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5470             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5471             !strconcat(OpcodeStr,
5472             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5473             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5474                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5475             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5476 }
5477
5478 let ExeDomain = SSEPackedDouble in {
5479 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", v8f64_info, vy64xmem,
5480                                    mscatterv8i32>, EVEX_V512, VEX_W;
5481 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", v8f64_info, vz64mem,
5482                                    mscatterv8i64>, EVEX_V512, VEX_W;
5483 }
5484
5485 let ExeDomain = SSEPackedSingle in {
5486 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", v16f32_info, vz32mem,
5487                                    mscatterv16i32>, EVEX_V512;
5488 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", v8f32x_info, vz64mem,
5489                                    mscatterv8i64>, EVEX_V512;
5490 }
5491
5492 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", v8i64_info, vy64xmem,
5493                                    mscatterv8i32>, EVEX_V512, VEX_W;
5494 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", v16i32_info, vz32mem,
5495                                    mscatterv16i32>, EVEX_V512;
5496
5497 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", v8i64_info, vz64mem,
5498                                    mscatterv8i64>, EVEX_V512, VEX_W;
5499 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", v8i32x_info, vz64mem,
5500                                    mscatterv8i64>, EVEX_V512;
5501
5502 // prefetch
5503 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5504                        RegisterClass KRC, X86MemOperand memop> {
5505   let Predicates = [HasPFI], hasSideEffects = 1 in
5506   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5507             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5508             []>, EVEX, EVEX_K;
5509 }
5510
5511 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5512                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5513
5514 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5515                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5516
5517 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5518                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5519
5520 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5521                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5522
5523 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5524                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5525
5526 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5527                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5528
5529 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5530                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5531
5532 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5533                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5534
5535 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5536                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5537
5538 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5539                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5540
5541 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5542                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5543
5544 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5545                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5546
5547 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5548                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5549
5550 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5551                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5552
5553 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5554                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5555
5556 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5557                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5558 //===----------------------------------------------------------------------===//
5559 // VSHUFPS - VSHUFPD Operations
5560
5561 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5562                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5563                       Domain d> {
5564   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5565                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5566                    !strconcat(OpcodeStr,
5567                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5568                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5569                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5570                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5571   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5572                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5573                    !strconcat(OpcodeStr,
5574                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5575                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5576                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5577                    EVEX_4V, Sched<[WriteShuffle]>;
5578 }
5579
5580 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5581                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5582 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5583                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5584
5585 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5586           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5587 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5588                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5589           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5590
5591 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5592           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5593 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5594                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5595           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5596
5597 // Helper fragments to match sext vXi1 to vXiY.
5598 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5599 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5600
5601 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5602                         RegisterClass KRC, RegisterClass RC,
5603                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5604                         string BrdcstStr> {
5605   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5606             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5607             []>, EVEX;
5608   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5609              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5610              []>, EVEX, EVEX_K;
5611   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5612               !strconcat(OpcodeStr,
5613                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5614               []>, EVEX, EVEX_KZ;
5615   let mayLoad = 1 in {
5616     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5617               (ins x86memop:$src),
5618               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5619               []>, EVEX;
5620     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5621                (ins KRC:$mask, x86memop:$src),
5622                !strconcat(OpcodeStr,
5623                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5624                []>, EVEX, EVEX_K;
5625     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5626                 (ins KRC:$mask, x86memop:$src),
5627                 !strconcat(OpcodeStr,
5628                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5629                 []>, EVEX, EVEX_KZ;
5630     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5631                (ins x86scalar_mop:$src),
5632                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5633                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5634                []>, EVEX, EVEX_B;
5635     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5636                 (ins KRC:$mask, x86scalar_mop:$src),
5637                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5638                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5639                 []>, EVEX, EVEX_B, EVEX_K;
5640     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5641                  (ins KRC:$mask, x86scalar_mop:$src),
5642                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5643                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5644                             BrdcstStr, "}"),
5645                  []>, EVEX, EVEX_B, EVEX_KZ;
5646   }
5647 }
5648
5649 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5650                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5651                            EVEX_CD8<32, CD8VF>;
5652 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5653                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5654                            EVEX_CD8<64, CD8VF>;
5655
5656 def : Pat<(xor
5657           (bc_v16i32 (v16i1sextv16i32)),
5658           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5659           (VPABSDZrr VR512:$src)>;
5660 def : Pat<(xor
5661           (bc_v8i64 (v8i1sextv8i64)),
5662           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5663           (VPABSQZrr VR512:$src)>;
5664
5665 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5666                    (v16i32 immAllZerosV), (i16 -1))),
5667           (VPABSDZrr VR512:$src)>;
5668 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5669                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5670           (VPABSQZrr VR512:$src)>;
5671
5672 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5673                         RegisterClass RC, RegisterClass KRC,
5674                         X86MemOperand x86memop,
5675                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5676   let hasSideEffects = 0 in {
5677   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5678        (ins RC:$src),
5679        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5680        []>, EVEX;
5681   let mayLoad = 1 in
5682   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5683        (ins x86memop:$src),
5684        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5685        []>, EVEX;
5686   let mayLoad = 1 in
5687   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5688        (ins x86scalar_mop:$src),
5689        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5690                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5691        []>, EVEX, EVEX_B;
5692   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5693        (ins KRC:$mask, RC:$src),
5694        !strconcat(OpcodeStr,
5695                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5696        []>, EVEX, EVEX_KZ;
5697   let mayLoad = 1 in
5698   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5699        (ins KRC:$mask, x86memop:$src),
5700        !strconcat(OpcodeStr,
5701                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5702        []>, EVEX, EVEX_KZ;
5703   let mayLoad = 1 in
5704   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5705        (ins KRC:$mask, x86scalar_mop:$src),
5706        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5707                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5708                   BrdcstStr, "}"),
5709        []>, EVEX, EVEX_KZ, EVEX_B;
5710
5711   let Constraints = "$src1 = $dst" in {
5712   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5713        (ins RC:$src1, KRC:$mask, RC:$src2),
5714        !strconcat(OpcodeStr,
5715                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5716        []>, EVEX, EVEX_K;
5717   let mayLoad = 1 in
5718   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5719        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5720        !strconcat(OpcodeStr,
5721                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5722        []>, EVEX, EVEX_K;
5723   let mayLoad = 1 in
5724   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5725        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5726        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5727                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5728        []>, EVEX, EVEX_K, EVEX_B;
5729   }
5730   }
5731 }
5732
5733 let Predicates = [HasCDI] in {
5734 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5735                     i512mem, i32mem, "{1to16}">,
5736                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5737
5738
5739 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5740                     i512mem, i64mem, "{1to8}">,
5741                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5742
5743 }
5744
5745 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5746                                               GR16:$mask),
5747           (VPCONFLICTDrrk VR512:$src1,
5748            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5749
5750 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5751                                               GR8:$mask),
5752           (VPCONFLICTQrrk VR512:$src1,
5753            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5754
5755 let Predicates = [HasCDI] in {
5756 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5757                     i512mem, i32mem, "{1to16}">,
5758                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5759
5760
5761 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5762                     i512mem, i64mem, "{1to8}">,
5763                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5764
5765 }
5766
5767 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5768                                               GR16:$mask),
5769           (VPLZCNTDrrk VR512:$src1,
5770            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5771
5772 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5773                                               GR8:$mask),
5774           (VPLZCNTQrrk VR512:$src1,
5775            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5776
5777 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5778           (VPLZCNTDrm addr:$src)>;
5779 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5780           (VPLZCNTDrr VR512:$src)>;
5781 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5782           (VPLZCNTQrm addr:$src)>;
5783 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5784           (VPLZCNTQrr VR512:$src)>;
5785
5786 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5787 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5788 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5789
5790 def : Pat<(store VK1:$src, addr:$dst),
5791           (MOV8mr addr:$dst,
5792            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5793             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5794
5795 def : Pat<(store VK8:$src, addr:$dst),
5796           (MOV8mr addr:$dst,
5797            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5798             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5799
5800 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5801                            (truncstore node:$val, node:$ptr), [{
5802   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5803 }]>;
5804
5805 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5806           (MOV8mr addr:$dst, GR8:$src)>;
5807
5808 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5809 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5810                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5811                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5812 }
5813
5814 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5815                                  string OpcodeStr, Predicate prd> {
5816 let Predicates = [prd] in
5817   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5818
5819   let Predicates = [prd, HasVLX] in {
5820     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5821     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5822   }
5823 }
5824
5825 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5826   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5827                                        HasBWI>;
5828   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5829                                        HasBWI>, VEX_W;
5830   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5831                                        HasDQI>;
5832   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5833                                        HasDQI>, VEX_W;
5834 }
5835
5836 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5837
5838 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
5839 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
5840                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5841                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
5842 }
5843
5844 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
5845                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
5846 let Predicates = [prd] in
5847   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
5848    EVEX_V512;
5849
5850   let Predicates = [prd, HasVLX] in {
5851     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
5852      EVEX_V256;
5853     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
5854      EVEX_V128;
5855   }
5856 }
5857
5858 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
5859                                               avx512vl_i8_info, HasBWI>;
5860 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
5861                                               avx512vl_i16_info, HasBWI>, VEX_W;
5862 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
5863                                               avx512vl_i32_info, HasDQI>;
5864 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
5865                                               avx512vl_i64_info, HasDQI>, VEX_W;
5866
5867 //===----------------------------------------------------------------------===//
5868 // AVX-512 - COMPRESS and EXPAND
5869 //
5870 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5871                                  string OpcodeStr> {
5872   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5873               (ins _.KRCWM:$mask, _.RC:$src),
5874               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5875               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5876                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5877
5878   let Constraints = "$src0 = $dst" in
5879   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5880                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5881                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5882                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5883                                             _.RC:$src0)))]>, EVEX_K;
5884
5885   let mayStore = 1 in {
5886   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5887               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5888               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5889               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5890                 addr:$dst)]>,
5891               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5892   }
5893 }
5894
5895 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5896                                  AVX512VLVectorVTInfo VTInfo> {
5897   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5898
5899   let Predicates = [HasVLX] in {
5900     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5901     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5902   }
5903 }
5904
5905 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5906                                          EVEX;
5907 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5908                                          EVEX, VEX_W;
5909 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5910                                          EVEX;
5911 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5912                                          EVEX, VEX_W;
5913
5914 // expand
5915 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5916                                  string OpcodeStr> {
5917   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5918               (ins _.KRCWM:$mask, _.RC:$src),
5919               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5920               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5921                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5922
5923   let Constraints = "$src0 = $dst" in
5924   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5925                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5926                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5927                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5928                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5929
5930   let mayLoad = 1, Constraints = "$src0 = $dst" in
5931   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5932               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5933               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5934               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5935                                       (_.VT (bitconvert
5936                                               (_.LdFrag addr:$src))),
5937                                       _.RC:$src0)))]>,
5938               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5939
5940   let mayLoad = 1 in
5941   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5942               (ins _.KRCWM:$mask, _.MemOp:$src),
5943               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5944               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5945                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5946                                      _.ImmAllZerosV)))]>,
5947               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5948 }
5949
5950 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5951                                  AVX512VLVectorVTInfo VTInfo> {
5952   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5953
5954   let Predicates = [HasVLX] in {
5955     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5956     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5957   }
5958 }
5959
5960 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5961                                          EVEX;
5962 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5963                                          EVEX, VEX_W;
5964 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5965                                          EVEX;
5966 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5967                                          EVEX, VEX_W;
5968
5969 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
5970 //                               op(reg_vec2,mem_vec,imm)
5971 //                               op(reg_vec2,broadcast(eltVt),imm)
5972 //all instruction created with FROUND_CURRENT
5973 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5974                                                             X86VectorVTInfo _>{
5975   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5976                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5977                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
5978                       (OpNode (_.VT _.RC:$src1),
5979                               (_.VT _.RC:$src2),
5980                               (i8 imm:$src3),
5981                               (i32 FROUND_CURRENT))>;
5982   let mayLoad = 1 in {
5983     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5984                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5985                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
5986                       (OpNode (_.VT _.RC:$src1),
5987                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
5988                               (i8 imm:$src3),
5989                               (i32 FROUND_CURRENT))>;
5990     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5991                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
5992                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
5993                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
5994                       (OpNode (_.VT _.RC:$src1),
5995                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
5996                               (i8 imm:$src3),
5997                               (i32 FROUND_CURRENT))>, EVEX_B;
5998   }
5999 }
6000
6001 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6002 //                               op(reg_vec2,mem_vec,imm)
6003 //                               op(reg_vec2,broadcast(eltVt),imm)
6004 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6005                                                             X86VectorVTInfo _>{
6006   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6007                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6008                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6009                       (OpNode (_.VT _.RC:$src1),
6010                               (_.VT _.RC:$src2),
6011                               (i8 imm:$src3))>;
6012   let mayLoad = 1 in {
6013     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6014                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6015                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6016                       (OpNode (_.VT _.RC:$src1),
6017                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6018                               (i8 imm:$src3))>;
6019     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6020                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6021                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6022                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6023                       (OpNode (_.VT _.RC:$src1),
6024                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6025                               (i8 imm:$src3))>, EVEX_B;
6026   }
6027 }
6028
6029 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6030 //                                      op(reg_vec2,mem_scalar,imm)
6031 //all instruction created with FROUND_CURRENT
6032 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6033                                                            X86VectorVTInfo _> {
6034
6035   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6036                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6037                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6038                       (OpNode (_.VT _.RC:$src1),
6039                               (_.VT _.RC:$src2),
6040                               (i8 imm:$src3),
6041                               (i32 FROUND_CURRENT))>;
6042   let mayLoad = 1 in {
6043     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6044                       (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
6045                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6046                       (OpNode (_.VT _.RC:$src1),
6047                               (_.VT (scalar_to_vector
6048                                         (_.ScalarLdFrag addr:$src2))),
6049                               (i8 imm:$src3),
6050                               (i32 FROUND_CURRENT))>;
6051
6052     let isAsmParserOnly = 1 in {
6053       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6054                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6055                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6056                       []>;
6057     }
6058   }
6059 }
6060
6061 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6062 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6063                                              SDNode OpNode, X86VectorVTInfo _>{
6064   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6065                       (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
6066                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6067                       "$src1, $src2,{sae}, $src3",
6068                       (OpNode (_.VT _.RC:$src1),
6069                               (_.VT _.RC:$src2),
6070                               (i8 imm:$src3),
6071                               (i32 FROUND_NO_EXC))>, EVEX_B;
6072 }
6073 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6074 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6075                                              SDNode OpNode, X86VectorVTInfo _> {
6076   defm NAME: avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _>;
6077 }
6078
6079 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6080             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6081   let Predicates = [prd] in {
6082     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6083                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6084                                   EVEX_V512;
6085
6086   }
6087   let Predicates = [prd, HasVLX] in {
6088     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6089                                   EVEX_V128;
6090     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6091                                   EVEX_V256;
6092   }
6093 }
6094
6095 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6096                                 bits<8> opc, SDNode OpNode>{
6097   let Predicates = [HasAVX512] in {
6098     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6099   }
6100   let Predicates = [HasAVX512, HasVLX] in {
6101     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6102     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6103   }
6104 }
6105
6106 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6107                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6108   let Predicates = [prd] in {
6109      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6110                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6111   }
6112 }
6113
6114 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6115                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6116       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6117 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6118                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6119       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6120
6121 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6122                                                  0x55, X86VFixupimm, HasAVX512>,
6123       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6124 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6125                                                  0x55, X86VFixupimm, HasAVX512>,
6126       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6127
6128 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6129                                                        0x50, X86VRange, HasDQI>,
6130       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6131 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6132                                                        0x50, X86VRange, HasDQI>,
6133       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6134
6135 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6136                                                  0x51, X86VRange, HasDQI>,
6137       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6138 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6139                                                  0x51, X86VRange, HasDQI>,
6140       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6141
6142
6143 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6144                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6145   let Predicates = [HasAVX512] in {
6146     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6147
6148   }
6149   let Predicates = [HasAVX512, HasVLX] in {
6150      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6151   }
6152 }
6153
6154 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6155       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6156 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6157       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6158 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6159       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6160 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6161       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6162
6163 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6164                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6165   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6166                            AVX512AIi8Base, EVEX_4V;
6167   let isCodeGenOnly = 1 in {
6168     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6169                            AVX512AIi8Base, EVEX_4V;
6170   }
6171 }
6172
6173 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6174                                                   EVEX_CD8<32, CD8VF>;
6175 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6176                                                   EVEX_CD8<64, CD8VF>, VEX_W;