lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 // Similar to AVX512_maskable_3rc but in this case the input VT for the tied
 280 // operand differs from the output VT. This requires a bitconvert on
 281 // the preserved vector going into the vselect.
 282 multiclass AVX512_maskable_3src_cast<bits<8> O, Format F, X86VectorVTInfo OutVT,
 283                                      X86VectorVTInfo InVT,
 284                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 285                                      string AttSrcAsm, string IntelSrcAsm,
 286                                      dag RHS> :
 287    AVX512_maskable_common<O, F, OutVT, Outs,
 288                           !con((ins InVT.RC:$src1), NonTiedIns),
 289                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 290                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 291                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 292                           (vselect InVT.KRCWM:$mask, RHS,
 293                            (bitconvert InVT.RC:$src1))>;
 294
 295 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 296                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 297                                      string AttSrcAsm, string IntelSrcAsm,
 298                                      dag RHS> :
 299    AVX512_maskable_common<O, F, _, Outs,
 300                           !con((ins _.RC:$src1), NonTiedIns),
 301                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 302                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 303                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 304                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 305
 306 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 307                                   dag Outs, dag Ins,
 308                                   string OpcodeStr,
 309                                   string AttSrcAsm, string IntelSrcAsm,
 310                                   list<dag> Pattern> :
 311    AVX512_maskable_custom<O, F, Outs, Ins,
 312                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 313                           !con((ins _.KRCWM:$mask), Ins),
 314                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 315                           "$src0 = $dst">;
 316
 317
 318 // Instruction with mask that puts result in mask register,
 319 // like "compare" and "vptest"
 320 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 321                                   dag Outs,
 322                                   dag Ins, dag MaskingIns,
 323                                   string OpcodeStr,
 324                                   string AttSrcAsm, string IntelSrcAsm,
 325                                   list<dag> Pattern,
 326                                   list<dag> MaskingPattern,
 327                                   string Round = "",
 328                                   InstrItinClass itin = NoItinerary> {
 329     def NAME: AVX512<O, F, Outs, Ins,
 330                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 331                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 332                        Pattern, itin>;
 333
 334     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 335                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 336                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 337                        MaskingPattern, itin>, EVEX_K;
 338 }
 339
 340 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 341                                   dag Outs,
 342                                   dag Ins, dag MaskingIns,
 343                                   string OpcodeStr,
 344                                   string AttSrcAsm, string IntelSrcAsm,
 345                                   dag RHS, dag MaskingRHS,
 346                                   string Round = "",
 347                                   InstrItinClass itin = NoItinerary> :
 348   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 349                          AttSrcAsm, IntelSrcAsm,
 350                          [(set _.KRC:$dst, RHS)],
 351                          [(set _.KRC:$dst, MaskingRHS)],
 352                          Round, NoItinerary>;
 353
 354 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 355                            dag Outs, dag Ins, string OpcodeStr,
 356                            string AttSrcAsm, string IntelSrcAsm,
 357                            dag RHS, string Round = "",
 358                            InstrItinClass itin = NoItinerary> :
 359    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 360                           !con((ins _.KRCWM:$mask), Ins),
 361                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 362                           (and _.KRCWM:$mask, RHS),
 363                           Round, itin>;
 364
 365 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 366                            dag Outs, dag Ins, string OpcodeStr,
 367                            string AttSrcAsm, string IntelSrcAsm> :
 368    AVX512_maskable_custom_cmp<O, F, Outs,
 369                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 370                              AttSrcAsm, IntelSrcAsm,
 371                              [],[],"", NoItinerary>;
 372
 373 // Bitcasts between 512-bit vector types. Return the original type since
 374 // no instruction is needed for the conversion
 375 let Predicates = [HasAVX512] in {
 376   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 377   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 378   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 379   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 380   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 381   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 382   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 383   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 384   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 385   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 386   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 387   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 388   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 389   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 390   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 391   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 392   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 393   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 394   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 395   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 396   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 397   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 398   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 399   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 400   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 401   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 402   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 403   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 404   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 405   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 406   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 407
 408   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 409   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 410   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 411   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 412   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 413   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 414   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 415   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 416   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 417   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 418   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 419   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 420   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 421   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 422   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 423   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 424   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 425   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 426   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 427   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 428   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 429   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 430   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 431   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 432   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 433   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 434   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 435   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 436   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 437   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 438
 439 // Bitcasts between 256-bit vector types. Return the original type since
 440 // no instruction is needed for the conversion
 441   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 442   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 443   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 444   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 445   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 446   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 447   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 448   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 449   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 450   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 451   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 452   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 453   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 454   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 455   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 456   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 457   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 458   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 459   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 460   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 461   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 462   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 463   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 464   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 465   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 466   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 467   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 468   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 469   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 470   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 471 }
 472
 473 //
 474 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 475 //
 476
 477 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 478     isPseudo = 1, Predicates = [HasAVX512] in {
 479 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 480                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 481 }
 482
 483 let Predicates = [HasAVX512] in {
 484 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 485 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 486 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 487 }
 488
 489 //===----------------------------------------------------------------------===//
 490 // AVX-512 - VECTOR INSERT
 491 //
 492 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 493                                                        PatFrag vinsert_insert> {
 494   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 495     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 496                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 497                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 498                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 499                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 500                                          (From.VT From.RC:$src2),
 501                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 502
 503   let mayLoad = 1 in
 504     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 505                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 506                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 507                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 508                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 509                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 510                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 511                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 512   }
 513 }
 514
 515 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 516                        X86VectorVTInfo To, PatFrag vinsert_insert,
 517                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 518   let Predicates = p in {
 519     def : Pat<(vinsert_insert:$ins
 520                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 521               (To.VT (!cast<Instruction>(InstrStr#"rr")
 522                      To.RC:$src1, From.RC:$src2,
 523                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 524
 525     def : Pat<(vinsert_insert:$ins
 526                   (To.VT To.RC:$src1),
 527                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 528                   (iPTR imm)),
 529               (To.VT (!cast<Instruction>(InstrStr#"rm")
 530                   To.RC:$src1, addr:$src2,
 531                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 532   }
 533 }
 534
 535 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 536                             ValueType EltVT64, int Opcode256> {
 537
 538   let Predicates = [HasVLX] in
 539     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 540                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 541                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 542                                  vinsert128_insert>, EVEX_V256;
 543
 544   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 545                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 546                                  X86VectorVTInfo<16, EltVT32, VR512>,
 547                                  vinsert128_insert>, EVEX_V512;
 548
 549   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 550                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 551                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 552                                  vinsert256_insert>, VEX_W, EVEX_V512;
 553
 554   let Predicates = [HasVLX, HasDQI] in
 555     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 556                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 557                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 558                                    vinsert128_insert>, VEX_W, EVEX_V256;
 559
 560   let Predicates = [HasDQI] in {
 561     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 562                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 563                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 564                                  vinsert128_insert>, VEX_W, EVEX_V512;
 565
 566     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 567                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 568                                    X86VectorVTInfo<16, EltVT32, VR512>,
 569                                    vinsert256_insert>, EVEX_V512;
 570   }
 571 }
 572
 573 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 574 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 575
 576 // Codegen pattern with the alternative types,
 577 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 578 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 582
 583 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 586               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 587
 588 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 592
 593 // Codegen pattern with the alternative types insert VEC128 into VEC256
 594 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 595               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 596 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 597               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 598 // Codegen pattern with the alternative types insert VEC128 into VEC512
 599 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 600               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 601 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 602                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 603 // Codegen pattern with the alternative types insert VEC256 into VEC512
 604 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 605               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 606 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 607               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 608
 609 // vinsertps - insert f32 to XMM
 610 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 611       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 612       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 613       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 614       EVEX_4V;
 615 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 616       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 617       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 618       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 619                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 620                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 621
 622 //===----------------------------------------------------------------------===//
 623 // AVX-512 VECTOR EXTRACT
 624 //---
 625
 626 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 627                                                      X86VectorVTInfo To> {
 628   // A subvector extract from the first vector position is
 629   // a subregister copy that needs no instruction.
 630   def NAME # To.NumElts:
 631       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 632           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 633 }
 634
 635 multiclass vextract_for_size<int Opcode,
 636                                     X86VectorVTInfo From, X86VectorVTInfo To,
 637                                     PatFrag vextract_extract> :
 638   vextract_for_size_first_position_lowering<From, To> {
 639
 640   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 641     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 642     // vextract_extract), we interesting only in patterns without mask,
 643     // intrinsics pattern match generated bellow.
 644     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 645                 (ins From.RC:$src1, i32u8imm:$idx),
 646                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 647                 "$idx, $src1", "$src1, $idx",
 648                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 649                                                          (iPTR imm)))]>,
 650               AVX512AIi8Base, EVEX;
 651     let mayStore = 1 in {
 652       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 653                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 654                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 655                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 656                       []>, EVEX;
 657
 658       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 659                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 660                                           From.RC:$src1, i32u8imm:$src2),
 661                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 662                             "\t{$src2, $src1, $dst {${mask}}|"
 663                             "$dst {${mask}}, $src1, $src2}",
 664                       []>, EVEX_K, EVEX;
 665     }//mayStore = 1
 666   }
 667
 668   // Intrinsic call with masking.
 669   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 670                               "x" # To.NumElts # "_" # From.Size)
 671                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 672             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 673                                 From.ZSuffix # "rrk")
 674                 To.RC:$src0,
 675                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 676                 From.RC:$src1, imm:$idx)>;
 677
 678   // Intrinsic call with zero-masking.
 679   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 680                               "x" # To.NumElts # "_" # From.Size)
 681                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 682             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 683                                 From.ZSuffix # "rrkz")
 684                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 685                 From.RC:$src1, imm:$idx)>;
 686
 687   // Intrinsic call without masking.
 688   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 689                               "x" # To.NumElts # "_" # From.Size)
 690                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 691             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 692                                 From.ZSuffix # "rr")
 693                 From.RC:$src1, imm:$idx)>;
 694 }
 695
 696 // Codegen pattern for the alternative types
 697 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 698                 X86VectorVTInfo To, PatFrag vextract_extract,
 699                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 700   vextract_for_size_first_position_lowering<From, To> {
 701
 702   let Predicates = p in
 703      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 704                (To.VT (!cast<Instruction>(InstrStr#"rr")
 705                           From.RC:$src1,
 706                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 707 }
 708
 709 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 710                                              ValueType EltVT64, int Opcode256> {
 711   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 712                                  X86VectorVTInfo<16, EltVT32, VR512>,
 713                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 714                                  vextract128_extract>,
 715                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 716   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 717                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 718                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 719                                  vextract256_extract>,
 720                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 721   let Predicates = [HasVLX] in
 722     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 723                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 724                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 725                                  vextract128_extract>,
 726                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 727   let Predicates = [HasVLX, HasDQI] in
 728     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 729                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 730                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 731                                  vextract128_extract>,
 732                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 733   let Predicates = [HasDQI] in {
 734     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 735                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 736                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 737                                  vextract128_extract>,
 738                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 739     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 740                                  X86VectorVTInfo<16, EltVT32, VR512>,
 741                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 742                                  vextract256_extract>,
 743                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 744   }
 745 }
 746
 747 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 748 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 749
 750 // extract_subvector codegen patterns with the alternative types.
 751 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 752 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 753           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 755           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 756
 757 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 758           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 760           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 761
 762 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 763           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 764 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 765           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 766
 767 // Codegen pattern with the alternative types extract VEC128 from VEC512
 768 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 769                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 770 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 771                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 772 // Codegen pattern with the alternative types extract VEC256 from VEC512
 773 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 774                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 775 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 776                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 777
 778 // A 128-bit subvector insert to the first 512-bit vector position
 779 // is a subregister copy that needs no instruction.
 780 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 781           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 782           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 783           sub_ymm)>;
 784 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 785           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 786           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 787           sub_ymm)>;
 788 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 789           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 790           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 791           sub_ymm)>;
 792 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 793           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 794           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 795           sub_ymm)>;
 796
 797 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 798           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 799 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 800           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 801 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 802           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 803 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 804           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 805 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 806           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 807 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 808           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 809
 810 // vextractps - extract 32 bits from XMM
 811 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 812       (ins VR128X:$src1, u8imm:$src2),
 813       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 814       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 815       EVEX;
 816
 817 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 818       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 819       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 820       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 821                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 822
 823 //===---------------------------------------------------------------------===//
 824 // AVX-512 BROADCAST
 825 //---
 826
 827 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
 829
 830   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
 831                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
 832                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
 833                    T8PD, EVEX;
 834   let mayLoad = 1 in
 835     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
 836                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
 837                      (DestInfo.VT (X86VBroadcast
 838                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
 839                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
 840 }
 841
 842 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
 843                                                        AVX512VLVectorVTInfo _> {
 844   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 845                              EVEX_V512;
 846
 847   let Predicates = [HasVLX] in {
 848     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 849                              EVEX_V256;
 850   }
 851 }
 852
 853 let ExeDomain = SSEPackedSingle in {
 854   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
 855                                          avx512vl_f32_info>;
 856    let Predicates = [HasVLX] in {
 857      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
 858                                          v4f32x_info, v4f32x_info>, EVEX_V128;
 859    }
 860 }
 861
 862 let ExeDomain = SSEPackedDouble in {
 863   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
 864                                          avx512vl_f64_info>, VEX_W;
 865 }
 866
 867 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 868 // Later, we can canonize broadcast instructions before ISel phase and
 869 // eliminate additional patterns on ISel.
 870 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 871 // representations of source
 872 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 873                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 874                                 RegisterClass SrcRC_s> {
 875   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 876             (!cast<Instruction>(InstName##"r")
 877               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 878
 879   let AddedComplexity = 30 in {
 880     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 881                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 882               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 883                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 884
 885     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 886                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 887               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 888                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 889   }
 890 }
 891
 892 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 893                             VR128X, FR32X>;
 894 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 895                             VR128X, FR64X>;
 896
 897 let Predicates = [HasVLX] in {
 898   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 899                               v8f32x_info, VR128X, FR32X>;
 900   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 901                               v4f32x_info, VR128X, FR32X>;
 902   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 903                               v4f64x_info, VR128X, FR64X>;
 904 }
 905
 906 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 907           (VBROADCASTSSZm addr:$src)>;
 908 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 909           (VBROADCASTSDZm addr:$src)>;
 910
 911 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 912           (VBROADCASTSSZm addr:$src)>;
 913 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 914           (VBROADCASTSDZm addr:$src)>;
 915
 916 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 917                                     RegisterClass SrcRC> {
 918   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 919                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 920                            "$src", "$src", []>, T8PD, EVEX;
 921 }
 922
 923 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 924                                        RegisterClass SrcRC, Predicate prd> {
 925   let Predicates = [prd] in
 926     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 927   let Predicates = [prd, HasVLX] in {
 928     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 929     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 930   }
 931 }
 932
 933 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 934                                                  HasBWI>;
 935 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 936                                                  HasBWI>;
 937 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 938                                                  HasAVX512>;
 939 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 940                                                  HasAVX512>, VEX_W;
 941
 942 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 943            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 944
 945 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 946            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 947
 948 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 949         (VPBROADCASTDrZr GR32:$src)>;
 950 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 951         (VPBROADCASTQrZr GR64:$src)>;
 952
 953 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 954         (VPBROADCASTDrZr GR32:$src)>;
 955 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 956         (VPBROADCASTQrZr GR64:$src)>;
 957
 958 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 959                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 960           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 961 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 962                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 963           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 964
 965 // Provide aliases for broadcast from the same register class that
 966 // automatically does the extract.
 967 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
 968                                             X86VectorVTInfo SrcInfo> {
 969   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
 970             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
 971                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
 972 }
 973
 974 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
 975                                         AVX512VLVectorVTInfo _, Predicate prd> {
 976   let Predicates = [prd] in {
 977     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 978                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
 979                                   EVEX_V512;
 980     // Defined separately to avoid redefinition.
 981     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
 982   }
 983   let Predicates = [prd, HasVLX] in {
 984     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 985                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
 986                                  EVEX_V256;
 987     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
 988                                  EVEX_V128;
 989   }
 990 }
 991
 992 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
 993                                            avx512vl_i8_info, HasBWI>;
 994 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
 995                                            avx512vl_i16_info, HasBWI>;
 996 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
 997                                            avx512vl_i32_info, HasAVX512>;
 998 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
 999                                            avx512vl_i64_info, HasAVX512>, VEX_W;
1000
1001 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
1002                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
1003   let mayLoad = 1 in {
1004   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
1005                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1006                   [(set _Dst.RC:$dst,
1007                     (_Dst.VT (X86SubVBroadcast
1008                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
1009   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1010                                                          _Src.MemOp:$src),
1011                   !strconcat(OpcodeStr,
1012                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
1013                   []>, EVEX, EVEX_K;
1014   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1015                                                          _Src.MemOp:$src),
1016                   !strconcat(OpcodeStr,
1017                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1018                   []>, EVEX, EVEX_KZ;
1019   }
1020 }
1021
1022 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1023                        v16i32_info, v4i32x_info>,
1024                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1025 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1026                        v16f32_info, v4f32x_info>,
1027                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1028 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1029                        v8i64_info, v4i64x_info>, VEX_W,
1030                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1031 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1032                        v8f64_info, v4f64x_info>, VEX_W,
1033                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1034
1035 let Predicates = [HasVLX] in {
1036 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1037                            v8i32x_info, v4i32x_info>,
1038                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1039 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1040                            v8f32x_info, v4f32x_info>,
1041                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1042 }
1043 let Predicates = [HasVLX, HasDQI] in {
1044 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1045                            v4i64x_info, v2i64x_info>, VEX_W,
1046                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1047 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1048                            v4f64x_info, v2f64x_info>, VEX_W,
1049                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1050 }
1051 let Predicates = [HasDQI] in {
1052 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1053                        v8i64_info, v2i64x_info>, VEX_W,
1054                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1055 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1056                        v16i32_info, v8i32x_info>,
1057                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1058 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1059                        v8f64_info, v2f64x_info>, VEX_W,
1060                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1061 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1062                        v16f32_info, v8f32x_info>,
1063                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1064 }
1065
1066 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1067                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1068                                  SDNode OpNode = X86SubVBroadcast> {
1069
1070   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1071                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1072                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1073                    T8PD, EVEX;
1074   let mayLoad = 1 in
1075     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1076                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1077                    (_Dst.VT (OpNode
1078                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1079                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1080 }
1081
1082 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1083                              AVX512VLVectorVTInfo _> {
1084   let Predicates = [HasDQI] in
1085     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1086                                   EVEX_V512;
1087   let Predicates = [HasDQI, HasVLX] in
1088     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1089                                   EVEX_V256;
1090 }
1091
1092 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1093                                                        AVX512VLVectorVTInfo _> :
1094   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1095
1096   let Predicates = [HasDQI, HasVLX] in
1097     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1098                                       X86SubV32x2Broadcast>, EVEX_V128;
1099 }
1100
1101 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1102                                            avx512vl_i32_info>;
1103 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1104                                            avx512vl_f32_info>;
1105
1106 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1107           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1108 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1109           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1110
1111 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1112           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1113 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1114           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1115
1116 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1117           (VBROADCASTSSZr VR128X:$src)>;
1118 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1119           (VBROADCASTSDZr VR128X:$src)>;
1120
1121 // Provide fallback in case the load node that is used in the patterns above
1122 // is used by additional users, which prevents the pattern selection.
1123 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1124           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1125 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1126           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1127
1128
1129 //===----------------------------------------------------------------------===//
1130 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1131 //---
1132 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1133                                   X86VectorVTInfo _, RegisterClass KRC> {
1134   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1135                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1136                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1137 }
1138
1139 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1140                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1141   let Predicates = [HasCDI] in
1142     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1143   let Predicates = [HasCDI, HasVLX] in {
1144     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1145     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1146   }
1147 }
1148
1149 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1150                                                avx512vl_i32_info, VK16>;
1151 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1152                                                avx512vl_i64_info, VK8>, VEX_W;
1153
1154 //===----------------------------------------------------------------------===//
1155 // -- VPERMI2 - 3 source operands form --
1156 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1157                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1158 let Constraints = "$src1 = $dst" in {
1159   defm rr: AVX512_maskable_3src_cast<opc, MRMSrcReg, _, IdxVT, (outs _.RC:$dst),
1160           (ins _.RC:$src2, _.RC:$src3),
1161           OpcodeStr, "$src3, $src2", "$src2, $src3",
1162           (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1163          AVX5128IBase;
1164
1165   let mayLoad = 1 in
1166   defm rm: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1167             (ins _.RC:$src2, _.MemOp:$src3),
1168             OpcodeStr, "$src3, $src2", "$src2, $src3",
1169             (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2,
1170                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1171             EVEX_4V, AVX5128IBase;
1172   }
1173 }
1174 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1175                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1176   let mayLoad = 1, Constraints = "$src1 = $dst" in
1177   defm rmb: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1178               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1179               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1180               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1181               (_.VT (X86VPermi2X IdxVT.RC:$src1,
1182                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1183               AVX5128IBase, EVEX_4V, EVEX_B;
1184 }
1185
1186 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1187                                AVX512VLVectorVTInfo VTInfo,
1188                                AVX512VLVectorVTInfo ShuffleMask> {
1189   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1190                            ShuffleMask.info512>,
1191             avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info512,
1192                              ShuffleMask.info512>, EVEX_V512;
1193   let Predicates = [HasVLX] in {
1194   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1195                                ShuffleMask.info128>,
1196                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info128,
1197                                   ShuffleMask.info128>, EVEX_V128;
1198   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1199                                ShuffleMask.info256>,
1200                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info256,
1201                                   ShuffleMask.info256>,  EVEX_V256;
1202   }
1203 }
1204
1205 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1206                                  AVX512VLVectorVTInfo VTInfo,
1207                                  AVX512VLVectorVTInfo Idx> {
1208   let Predicates = [HasBWI] in
1209   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1210                            Idx.info512>, EVEX_V512;
1211   let Predicates = [HasBWI, HasVLX] in {
1212   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1213                                Idx.info128>, EVEX_V128;
1214   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1215                                Idx.info256>,  EVEX_V256;
1216   }
1217 }
1218
1219 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d",
1220                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1221 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q",
1222                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1223 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w",
1224                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1225 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps",
1226                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1227 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd",
1228                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1229
1230 // VPERMT2
1231 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1232                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1233 let Constraints = "$src1 = $dst" in {
1234   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1235           (ins IdxVT.RC:$src2, _.RC:$src3),
1236           OpcodeStr, "$src3, $src2", "$src2, $src3",
1237           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1238          AVX5128IBase;
1239
1240   let mayLoad = 1 in
1241   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1242             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1243             OpcodeStr, "$src3, $src2", "$src2, $src3",
1244             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1245                    (bitconvert (_.LdFrag addr:$src3))))>,
1246             EVEX_4V, AVX5128IBase;
1247   }
1248 }
1249 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1250                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1251   let mayLoad = 1, Constraints = "$src1 = $dst" in
1252   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1253               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1254               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1255               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1256               (_.VT (X86VPermt2 _.RC:$src1,
1257                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1258               AVX5128IBase, EVEX_4V, EVEX_B;
1259 }
1260
1261 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1262                                AVX512VLVectorVTInfo VTInfo,
1263                                AVX512VLVectorVTInfo ShuffleMask> {
1264   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1265                               ShuffleMask.info512>,
1266             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1267                               ShuffleMask.info512>, EVEX_V512;
1268   let Predicates = [HasVLX] in {
1269   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1270                               ShuffleMask.info128>,
1271                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1272                               ShuffleMask.info128>, EVEX_V128;
1273   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1274                               ShuffleMask.info256>,
1275                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1276                               ShuffleMask.info256>, EVEX_V256;
1277   }
1278 }
1279
1280 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1281                                  AVX512VLVectorVTInfo VTInfo,
1282                                  AVX512VLVectorVTInfo Idx> {
1283   let Predicates = [HasBWI] in
1284   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1285                            Idx.info512>, EVEX_V512;
1286   let Predicates = [HasBWI, HasVLX] in {
1287   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1288                                Idx.info128>, EVEX_V128;
1289   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1290                                Idx.info256>, EVEX_V256;
1291   }
1292 }
1293
1294 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1295                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1296 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1297                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1298 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1299                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1300 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1301                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1302 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1303                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1304
1305 //===----------------------------------------------------------------------===//
1306 // AVX-512 - BLEND using mask
1307 //
1308 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1309   let ExeDomain = _.ExeDomain in {
1310   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1311              (ins _.RC:$src1, _.RC:$src2),
1312              !strconcat(OpcodeStr,
1313              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1314              []>, EVEX_4V;
1315   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1316              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1317              !strconcat(OpcodeStr,
1318              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1319              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1320                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1321   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1322              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1323              !strconcat(OpcodeStr,
1324              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1325              []>, EVEX_4V, EVEX_KZ;
1326   let mayLoad = 1 in {
1327   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1328              (ins _.RC:$src1, _.MemOp:$src2),
1329              !strconcat(OpcodeStr,
1330              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1331              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1332   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1333              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1334              !strconcat(OpcodeStr,
1335              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1336              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1337               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1338               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1339   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1340              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1341              !strconcat(OpcodeStr,
1342              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1343              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1344   }
1345   }
1346 }
1347 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1348
1349   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1350       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1351        !strconcat(OpcodeStr,
1352             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1353             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1354       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1355                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1356       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1357
1358   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1359       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1360        !strconcat(OpcodeStr,
1361             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1362             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1363       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1364
1365 }
1366
1367 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1368                                  AVX512VLVectorVTInfo VTInfo> {
1369   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1370            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1371
1372   let Predicates = [HasVLX] in {
1373     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1374                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1375     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1376                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1377   }
1378 }
1379
1380 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1381                          AVX512VLVectorVTInfo VTInfo> {
1382   let Predicates = [HasBWI] in
1383     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1384
1385   let Predicates = [HasBWI, HasVLX] in {
1386     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1387     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1388   }
1389 }
1390
1391
1392 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1393 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1394 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1395 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1396 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1397 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1398
1399
1400 let Predicates = [HasAVX512] in {
1401 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1402                             (v8f32 VR256X:$src2))),
1403             (EXTRACT_SUBREG
1404               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1405             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1406             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1407
1408 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1409                             (v8i32 VR256X:$src2))),
1410             (EXTRACT_SUBREG
1411                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1412             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1413             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1414 }
1415 //===----------------------------------------------------------------------===//
1416 // Compare Instructions
1417 //===----------------------------------------------------------------------===//
1418
1419 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1420
1421 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1422
1423   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1424                       (outs _.KRC:$dst),
1425                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1426                       "vcmp${cc}"#_.Suffix,
1427                       "$src2, $src1", "$src1, $src2",
1428                       (OpNode (_.VT _.RC:$src1),
1429                               (_.VT _.RC:$src2),
1430                               imm:$cc)>, EVEX_4V;
1431   let mayLoad = 1 in
1432     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1433                       (outs _.KRC:$dst),
1434                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1435                       "vcmp${cc}"#_.Suffix,
1436                       "$src2, $src1", "$src1, $src2",
1437                       (OpNode (_.VT _.RC:$src1),
1438                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1439                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1440
1441   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1442                      (outs _.KRC:$dst),
1443                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1444                      "vcmp${cc}"#_.Suffix,
1445                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1446                      (OpNodeRnd (_.VT _.RC:$src1),
1447                                 (_.VT _.RC:$src2),
1448                                 imm:$cc,
1449                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1450   // Accept explicit immediate argument form instead of comparison code.
1451   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1452     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1453                         (outs VK1:$dst),
1454                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1455                         "vcmp"#_.Suffix,
1456                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1457     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1458                         (outs _.KRC:$dst),
1459                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1460                         "vcmp"#_.Suffix,
1461                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1462                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1463
1464     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1465                        (outs _.KRC:$dst),
1466                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1467                        "vcmp"#_.Suffix,
1468                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1469                        EVEX_4V, EVEX_B;
1470   }// let isAsmParserOnly = 1, hasSideEffects = 0
1471
1472   let isCodeGenOnly = 1 in {
1473     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1474                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1475                 !strconcat("vcmp${cc}", _.Suffix,
1476                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1477                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1478                                           _.FRC:$src2,
1479                                           imm:$cc))],
1480                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1481     let mayLoad = 1 in
1482       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1483                 (outs _.KRC:$dst),
1484                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1485                 !strconcat("vcmp${cc}", _.Suffix,
1486                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1487                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1488                                           (_.ScalarLdFrag addr:$src2),
1489                                           imm:$cc))],
1490                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1491   }
1492 }
1493
1494 let Predicates = [HasAVX512] in {
1495   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1496                                    AVX512XSIi8Base;
1497   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1498                                    AVX512XDIi8Base, VEX_W;
1499 }
1500
1501 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1502               X86VectorVTInfo _> {
1503   def rr : AVX512BI<opc, MRMSrcReg,
1504              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1505              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1506              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1507              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1508   let mayLoad = 1 in
1509   def rm : AVX512BI<opc, MRMSrcMem,
1510              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1511              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1512              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1513                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1514              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1515   def rrk : AVX512BI<opc, MRMSrcReg,
1516               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1517               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1518                           "$dst {${mask}}, $src1, $src2}"),
1519               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1520                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1521               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1522   let mayLoad = 1 in
1523   def rmk : AVX512BI<opc, MRMSrcMem,
1524               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1525               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1526                           "$dst {${mask}}, $src1, $src2}"),
1527               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1528                                    (OpNode (_.VT _.RC:$src1),
1529                                        (_.VT (bitconvert
1530                                               (_.LdFrag addr:$src2))))))],
1531               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1532 }
1533
1534 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1535               X86VectorVTInfo _> :
1536            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1537   let mayLoad = 1 in {
1538   def rmb : AVX512BI<opc, MRMSrcMem,
1539               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1540               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1541                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1542               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1543                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1544               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1545   def rmbk : AVX512BI<opc, MRMSrcMem,
1546                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1547                                        _.ScalarMemOp:$src2),
1548                !strconcat(OpcodeStr,
1549                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1550                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1551                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1552                                       (OpNode (_.VT _.RC:$src1),
1553                                         (X86VBroadcast
1554                                           (_.ScalarLdFrag addr:$src2)))))],
1555                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1556   }
1557 }
1558
1559 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1560                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1561   let Predicates = [prd] in
1562   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1563            EVEX_V512;
1564
1565   let Predicates = [prd, HasVLX] in {
1566     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1567                 EVEX_V256;
1568     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1569                 EVEX_V128;
1570   }
1571 }
1572
1573 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1574                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1575                                   Predicate prd> {
1576   let Predicates = [prd] in
1577   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1578            EVEX_V512;
1579
1580   let Predicates = [prd, HasVLX] in {
1581     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1582                 EVEX_V256;
1583     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1584                 EVEX_V128;
1585   }
1586 }
1587
1588 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1589                       avx512vl_i8_info, HasBWI>,
1590                 EVEX_CD8<8, CD8VF>;
1591
1592 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1593                       avx512vl_i16_info, HasBWI>,
1594                 EVEX_CD8<16, CD8VF>;
1595
1596 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1597                       avx512vl_i32_info, HasAVX512>,
1598                 EVEX_CD8<32, CD8VF>;
1599
1600 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1601                       avx512vl_i64_info, HasAVX512>,
1602                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1603
1604 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1605                       avx512vl_i8_info, HasBWI>,
1606                 EVEX_CD8<8, CD8VF>;
1607
1608 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1609                       avx512vl_i16_info, HasBWI>,
1610                 EVEX_CD8<16, CD8VF>;
1611
1612 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1613                       avx512vl_i32_info, HasAVX512>,
1614                 EVEX_CD8<32, CD8VF>;
1615
1616 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1617                       avx512vl_i64_info, HasAVX512>,
1618                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1619
1620 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1621             (COPY_TO_REGCLASS (VPCMPGTDZrr
1622             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1623             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1624
1625 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1626             (COPY_TO_REGCLASS (VPCMPEQDZrr
1627             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1628             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1629
1630 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1631                           X86VectorVTInfo _> {
1632   def rri : AVX512AIi8<opc, MRMSrcReg,
1633              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1634              !strconcat("vpcmp${cc}", Suffix,
1635                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1636              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1637                                        imm:$cc))],
1638              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1639   let mayLoad = 1 in
1640   def rmi : AVX512AIi8<opc, MRMSrcMem,
1641              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1642              !strconcat("vpcmp${cc}", Suffix,
1643                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1644              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1645                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1646                               imm:$cc))],
1647              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1648   def rrik : AVX512AIi8<opc, MRMSrcReg,
1649               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1650                                       AVX512ICC:$cc),
1651               !strconcat("vpcmp${cc}", Suffix,
1652                          "\t{$src2, $src1, $dst {${mask}}|",
1653                          "$dst {${mask}}, $src1, $src2}"),
1654               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1655                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1656                                           imm:$cc)))],
1657               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1658   let mayLoad = 1 in
1659   def rmik : AVX512AIi8<opc, MRMSrcMem,
1660               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1661                                     AVX512ICC:$cc),
1662               !strconcat("vpcmp${cc}", Suffix,
1663                          "\t{$src2, $src1, $dst {${mask}}|",
1664                          "$dst {${mask}}, $src1, $src2}"),
1665               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1666                                    (OpNode (_.VT _.RC:$src1),
1667                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1668                                       imm:$cc)))],
1669               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1670
1671   // Accept explicit immediate argument form instead of comparison code.
1672   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1673     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1674                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1675                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1676                           "$dst, $src1, $src2, $cc}"),
1677                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1678     let mayLoad = 1 in
1679     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1680                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1681                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1682                           "$dst, $src1, $src2, $cc}"),
1683                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1684     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1685                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1686                                        u8imm:$cc),
1687                !strconcat("vpcmp", Suffix,
1688                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1689                           "$dst {${mask}}, $src1, $src2, $cc}"),
1690                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1691     let mayLoad = 1 in
1692     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1693                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1694                                        u8imm:$cc),
1695                !strconcat("vpcmp", Suffix,
1696                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1697                           "$dst {${mask}}, $src1, $src2, $cc}"),
1698                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1699   }
1700 }
1701
1702 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1703                               X86VectorVTInfo _> :
1704            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1705   def rmib : AVX512AIi8<opc, MRMSrcMem,
1706              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1707                                      AVX512ICC:$cc),
1708              !strconcat("vpcmp${cc}", Suffix,
1709                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1710                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1711              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1712                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1713                                imm:$cc))],
1714              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1715   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1716               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1717                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1718               !strconcat("vpcmp${cc}", Suffix,
1719                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1720                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1721               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1722                                   (OpNode (_.VT _.RC:$src1),
1723                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1724                                     imm:$cc)))],
1725               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1726
1727   // Accept explicit immediate argument form instead of comparison code.
1728   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1729     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1730                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1731                                        u8imm:$cc),
1732                !strconcat("vpcmp", Suffix,
1733                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1734                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1735                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1736     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1737                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1738                                        _.ScalarMemOp:$src2, u8imm:$cc),
1739                !strconcat("vpcmp", Suffix,
1740                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1741                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1742                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1743   }
1744 }
1745
1746 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1747                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1748   let Predicates = [prd] in
1749   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1750
1751   let Predicates = [prd, HasVLX] in {
1752     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1753     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1754   }
1755 }
1756
1757 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1758                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1759   let Predicates = [prd] in
1760   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1761            EVEX_V512;
1762
1763   let Predicates = [prd, HasVLX] in {
1764     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1765                 EVEX_V256;
1766     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1767                 EVEX_V128;
1768   }
1769 }
1770
1771 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1772                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1773 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1774                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1775
1776 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1777                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1778 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1779                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1780
1781 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1782                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1783 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1784                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1785
1786 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1787                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1788 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1789                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1790
1791 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1792
1793   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1794                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1795                    "vcmp${cc}"#_.Suffix,
1796                    "$src2, $src1", "$src1, $src2",
1797                    (X86cmpm (_.VT _.RC:$src1),
1798                          (_.VT _.RC:$src2),
1799                            imm:$cc)>;
1800
1801   let mayLoad = 1 in {
1802     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1803                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1804                   "vcmp${cc}"#_.Suffix,
1805                   "$src2, $src1", "$src1, $src2",
1806                   (X86cmpm (_.VT _.RC:$src1),
1807                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1808                           imm:$cc)>;
1809
1810     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1811                   (outs _.KRC:$dst),
1812                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1813                   "vcmp${cc}"#_.Suffix,
1814                   "${src2}"##_.BroadcastStr##", $src1",
1815                   "$src1, ${src2}"##_.BroadcastStr,
1816                   (X86cmpm (_.VT _.RC:$src1),
1817                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1818                           imm:$cc)>,EVEX_B;
1819   }
1820   // Accept explicit immediate argument form instead of comparison code.
1821   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1822     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1823                          (outs _.KRC:$dst),
1824                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1825                          "vcmp"#_.Suffix,
1826                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1827
1828     let mayLoad = 1 in {
1829       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1830                              (outs _.KRC:$dst),
1831                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1832                              "vcmp"#_.Suffix,
1833                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1834
1835       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1836                          (outs _.KRC:$dst),
1837                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1838                          "vcmp"#_.Suffix,
1839                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1840                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1841     }
1842  }
1843 }
1844
1845 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1846   // comparison code form (VCMP[EQ/LT/LE/...]
1847   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1848                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1849                      "vcmp${cc}"#_.Suffix,
1850                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1851                      (X86cmpmRnd (_.VT _.RC:$src1),
1852                                     (_.VT _.RC:$src2),
1853                                     imm:$cc,
1854                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1855
1856   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1857     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1858                          (outs _.KRC:$dst),
1859                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1860                          "vcmp"#_.Suffix,
1861                          "$cc,{sae}, $src2, $src1",
1862                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1863    }
1864 }
1865
1866 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1867   let Predicates = [HasAVX512] in {
1868     defm Z    : avx512_vcmp_common<_.info512>,
1869                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1870
1871   }
1872   let Predicates = [HasAVX512,HasVLX] in {
1873    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1874    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1875   }
1876 }
1877
1878 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1879                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1880 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1881                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1882
1883 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1884           (COPY_TO_REGCLASS (VCMPPSZrri
1885             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1886             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1887             imm:$cc), VK8)>;
1888 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1889           (COPY_TO_REGCLASS (VPCMPDZrri
1890             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1891             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1892             imm:$cc), VK8)>;
1893 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1894           (COPY_TO_REGCLASS (VPCMPUDZrri
1895             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1896             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1897             imm:$cc), VK8)>;
1898
1899 // ----------------------------------------------------------------
1900 // FPClass
1901 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1902 //                                    op(mem_scalar,imm)
1903 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1904                                  X86VectorVTInfo _, Predicate prd> {
1905   let Predicates = [prd] in {
1906       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1907                       (ins _.RC:$src1, i32u8imm:$src2),
1908                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1909                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1910                               (i32 imm:$src2)))], NoItinerary>;
1911       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1912                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1913                       OpcodeStr##_.Suffix#
1914                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1915                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1916                                       (OpNode (_.VT _.RC:$src1),
1917                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1918     let mayLoad = 1, AddedComplexity = 20 in {
1919       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1920                       (ins _.MemOp:$src1, i32u8imm:$src2),
1921                       OpcodeStr##_.Suffix##
1922                                 "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1923                       [(set _.KRC:$dst,
1924                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1925                                     (i32 imm:$src2)))], NoItinerary>;
1926       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1927                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1928                       OpcodeStr##_.Suffix##
1929                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1930                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1931                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1932                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1933     }
1934   }
1935 }
1936
1937 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1938 //                                  fpclass(reg_vec, mem_vec, imm)
1939 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1940 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1941                                  X86VectorVTInfo _, string mem, string broadcast>{
1942   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1943                       (ins _.RC:$src1, i32u8imm:$src2),
1944                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1945                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1946                                        (i32 imm:$src2)))], NoItinerary>;
1947   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1948                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1949                       OpcodeStr##_.Suffix#
1950                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1951                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1952                                        (OpNode (_.VT _.RC:$src1),
1953                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1954   let mayLoad = 1 in {
1955     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1956                       (ins _.MemOp:$src1, i32u8imm:$src2),
1957                       OpcodeStr##_.Suffix##mem#
1958                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1959                       [(set _.KRC:$dst,(OpNode
1960                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1961                                        (i32 imm:$src2)))], NoItinerary>;
1962     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1963                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1964                       OpcodeStr##_.Suffix##mem#
1965                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1966                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1967                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1968                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1969     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1970                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1971                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1972                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1973                                                     ##_.BroadcastStr##", $src2}",
1974                       [(set _.KRC:$dst,(OpNode
1975                                        (_.VT (X86VBroadcast
1976                                              (_.ScalarLdFrag addr:$src1))),
1977                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1978     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1979                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1980                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1981                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1982                                                      _.BroadcastStr##", $src2}",
1983                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1984                                        (_.VT (X86VBroadcast
1985                                              (_.ScalarLdFrag addr:$src1))),
1986                                        (i32 imm:$src2))))], NoItinerary>,
1987                                                             EVEX_B, EVEX_K;
1988   }
1989 }
1990
1991 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1992             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1993                                                               string broadcast>{
1994   let Predicates = [prd] in {
1995     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1996                                       broadcast>, EVEX_V512;
1997   }
1998   let Predicates = [prd, HasVLX] in {
1999     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
2000                                       broadcast>, EVEX_V128;
2001     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
2002                                       broadcast>, EVEX_V256;
2003   }
2004 }
2005
2006 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
2007              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
2008   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
2009                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
2010   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
2011                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
2012   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2013                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
2014   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2015                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
2016 }
2017
2018 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
2019                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
2020
2021 //-----------------------------------------------------------------
2022 // Mask register copy, including
2023 // - copy between mask registers
2024 // - load/store mask registers
2025 // - copy from GPR to mask register and vice versa
2026 //
2027 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2028                          string OpcodeStr, RegisterClass KRC,
2029                          ValueType vvt, X86MemOperand x86memop> {
2030   let hasSideEffects = 0 in {
2031     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2032                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2033     let mayLoad = 1 in
2034     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2035                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2036                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2037     let mayStore = 1 in
2038     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2039                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2040                [(store KRC:$src, addr:$dst)]>;
2041   }
2042 }
2043
2044 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2045                              string OpcodeStr,
2046                              RegisterClass KRC, RegisterClass GRC> {
2047   let hasSideEffects = 0 in {
2048     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2049                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2050     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2051                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2052   }
2053 }
2054
2055 let Predicates = [HasDQI] in
2056   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2057                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2058                VEX, PD;
2059
2060 let Predicates = [HasAVX512] in
2061   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2062                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2063                VEX, PS;
2064
2065 let Predicates = [HasBWI] in {
2066   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2067                VEX, PD, VEX_W;
2068   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2069                VEX, XD;
2070 }
2071
2072 let Predicates = [HasBWI] in {
2073   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2074                VEX, PS, VEX_W;
2075   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2076                VEX, XD, VEX_W;
2077 }
2078
2079 // GR from/to mask register
2080 let Predicates = [HasDQI] in {
2081   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2082             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2083   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2084             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2085 }
2086 let Predicates = [HasAVX512] in {
2087   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2088             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2089   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2090             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2091 }
2092 let Predicates = [HasBWI] in {
2093   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2094   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2095 }
2096 let Predicates = [HasBWI] in {
2097   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2098   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2099 }
2100
2101 // Load/store kreg
2102 let Predicates = [HasDQI] in {
2103   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2104             (KMOVBmk addr:$dst, VK8:$src)>;
2105   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2106             (KMOVBkm addr:$src)>;
2107
2108   def : Pat<(store VK4:$src, addr:$dst),
2109             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2110   def : Pat<(store VK2:$src, addr:$dst),
2111             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2112 }
2113 let Predicates = [HasAVX512, NoDQI] in {
2114   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2115             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2116   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2117             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2118 }
2119 let Predicates = [HasAVX512] in {
2120   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2121             (KMOVWmk addr:$dst, VK16:$src)>;
2122   def : Pat<(i1 (load addr:$src)),
2123             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2124                                               (MOV8rm addr:$src), sub_8bit)),
2125                                 (i16 1)), VK1)>;
2126   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2127             (KMOVWkm addr:$src)>;
2128 }
2129 let Predicates = [HasBWI] in {
2130   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2131             (KMOVDmk addr:$dst, VK32:$src)>;
2132   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2133             (KMOVDkm addr:$src)>;
2134 }
2135 let Predicates = [HasBWI] in {
2136   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2137             (KMOVQmk addr:$dst, VK64:$src)>;
2138   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2139             (KMOVQkm addr:$src)>;
2140 }
2141
2142 let Predicates = [HasAVX512] in {
2143   def : Pat<(i1 (trunc (i64 GR64:$src))),
2144             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2145                                         (i32 1))), VK1)>;
2146
2147   def : Pat<(i1 (trunc (i32 GR32:$src))),
2148             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2149
2150   def : Pat<(i1 (trunc (i8 GR8:$src))),
2151        (COPY_TO_REGCLASS
2152         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2153        VK1)>;
2154   def : Pat<(i1 (trunc (i16 GR16:$src))),
2155        (COPY_TO_REGCLASS
2156         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2157        VK1)>;
2158
2159   def : Pat<(i32 (zext VK1:$src)),
2160             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2161   def : Pat<(i32 (anyext VK1:$src)),
2162             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2163
2164   def : Pat<(i8 (zext VK1:$src)),
2165             (EXTRACT_SUBREG
2166              (AND32ri (KMOVWrk
2167                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2168   def : Pat<(i8 (anyext VK1:$src)),
2169               (EXTRACT_SUBREG
2170                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2171
2172   def : Pat<(i64 (zext VK1:$src)),
2173             (AND64ri8 (SUBREG_TO_REG (i64 0),
2174              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2175   def : Pat<(i16 (zext VK1:$src)),
2176             (EXTRACT_SUBREG
2177              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2178               sub_16bit)>;
2179 }
2180 def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2181           (COPY_TO_REGCLASS VK1:$src, VK16)>;
2182 def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2183           (COPY_TO_REGCLASS VK1:$src, VK8)>;
2184 def : Pat<(v4i1 (scalar_to_vector VK1:$src)),
2185           (COPY_TO_REGCLASS VK1:$src, VK4)>;
2186 def : Pat<(v2i1 (scalar_to_vector VK1:$src)),
2187           (COPY_TO_REGCLASS VK1:$src, VK2)>;
2188 def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2189           (COPY_TO_REGCLASS VK1:$src, VK32)>;
2190 def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2191           (COPY_TO_REGCLASS VK1:$src, VK64)>;
2192
2193
2194 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2195 let Predicates = [HasAVX512, NoDQI] in {
2196   // GR from/to 8-bit mask without native support
2197   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2198             (COPY_TO_REGCLASS
2199              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2200   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2201             (EXTRACT_SUBREG
2202               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2203               sub_8bit)>;
2204 }
2205
2206 let Predicates = [HasAVX512] in {
2207   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2208             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2209   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2210             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2211 }
2212 let Predicates = [HasBWI] in {
2213   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2214             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2215   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2216             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2217 }
2218
2219 // Mask unary operation
2220 // - KNOT
2221 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2222                             RegisterClass KRC, SDPatternOperator OpNode,
2223                             Predicate prd> {
2224   let Predicates = [prd] in
2225     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2226                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2227                [(set KRC:$dst, (OpNode KRC:$src))]>;
2228 }
2229
2230 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2231                                 SDPatternOperator OpNode> {
2232   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2233                             HasDQI>, VEX, PD;
2234   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2235                             HasAVX512>, VEX, PS;
2236   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2237                             HasBWI>, VEX, PD, VEX_W;
2238   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2239                             HasBWI>, VEX, PS, VEX_W;
2240 }
2241
2242 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2243
2244 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2245   let Predicates = [HasAVX512] in
2246     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2247                 (i16 GR16:$src)),
2248               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2249               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2250 }
2251 defm : avx512_mask_unop_int<"knot", "KNOT">;
2252
2253 let Predicates = [HasDQI] in
2254 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2255 let Predicates = [HasAVX512] in
2256 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2257 let Predicates = [HasBWI] in
2258 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2259 let Predicates = [HasBWI] in
2260 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2261
2262 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2263 let Predicates = [HasAVX512, NoDQI] in {
2264 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2265           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2266 def : Pat<(not VK8:$src),
2267           (COPY_TO_REGCLASS
2268             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2269 }
2270 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2271           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2272 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2273           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2274
2275 // Mask binary operation
2276 // - KAND, KANDN, KOR, KXNOR, KXOR
2277 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2278                            RegisterClass KRC, SDPatternOperator OpNode,
2279                            Predicate prd, bit IsCommutable> {
2280   let Predicates = [prd], isCommutable = IsCommutable in
2281     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2282                !strconcat(OpcodeStr,
2283                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2284                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2285 }
2286
2287 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2288                                SDPatternOperator OpNode, bit IsCommutable,
2289                                Predicate prdW = HasAVX512> {
2290   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2291                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2292   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2293                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2294   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2295                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2296   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2297                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2298 }
2299
2300 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2301 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2302
2303 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2304 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2305 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2306 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2307 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2308 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2309
2310 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2311   let Predicates = [HasAVX512] in
2312     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2313                 (i16 GR16:$src1), (i16 GR16:$src2)),
2314               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2315               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2316               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2317 }
2318
2319 defm : avx512_mask_binop_int<"kand",  "KAND">;
2320 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2321 defm : avx512_mask_binop_int<"kor",   "KOR">;
2322 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2323 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2324
2325 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2326   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2327   // for the DQI set, this type is legal and KxxxB instruction is used
2328   let Predicates = [NoDQI] in
2329   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2330             (COPY_TO_REGCLASS
2331               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2332                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2333
2334   // All types smaller than 8 bits require conversion anyway
2335   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2336         (COPY_TO_REGCLASS (Inst
2337                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2338                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2339   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2340         (COPY_TO_REGCLASS (Inst
2341                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2342                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2343   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2344         (COPY_TO_REGCLASS (Inst
2345                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2346                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2347 }
2348
2349 defm : avx512_binop_pat<and,  KANDWrr>;
2350 defm : avx512_binop_pat<andn, KANDNWrr>;
2351 defm : avx512_binop_pat<or,   KORWrr>;
2352 defm : avx512_binop_pat<xnor, KXNORWrr>;
2353 defm : avx512_binop_pat<xor,  KXORWrr>;
2354
2355 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2356           (KXNORWrr VK16:$src1, VK16:$src2)>;
2357 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2358           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2359 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2360           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2361 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2362           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2363
2364 let Predicates = [NoDQI] in
2365 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2366           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2367                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2368
2369 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2370           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2371                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2372
2373 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2374           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2375                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2376
2377 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2378           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2379                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2380
2381 // Mask unpacking
2382 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2383                              RegisterClass KRCSrc, Predicate prd> {
2384   let Predicates = [prd] in {
2385     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2386                (ins KRC:$src1, KRC:$src2),
2387                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2388                VEX_4V, VEX_L;
2389
2390     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2391               (!cast<Instruction>(NAME##rr)
2392                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2393                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2394   }
2395 }
2396
2397 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2398 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2399 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2400
2401 // Mask bit testing
2402 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2403                               SDNode OpNode, Predicate prd> {
2404   let Predicates = [prd], Defs = [EFLAGS] in
2405     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2406                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2407                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2408 }
2409
2410 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2411                                 Predicate prdW = HasAVX512> {
2412   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2413                                                                 VEX, PD;
2414   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2415                                                                 VEX, PS;
2416   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2417                                                                 VEX, PS, VEX_W;
2418   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2419                                                                 VEX, PD, VEX_W;
2420 }
2421
2422 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2423 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2424
2425 // Mask shift
2426 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2427                              SDNode OpNode> {
2428   let Predicates = [HasAVX512] in
2429     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2430                  !strconcat(OpcodeStr,
2431                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2432                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2433 }
2434
2435 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2436                                SDNode OpNode> {
2437   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2438                                VEX, TAPD, VEX_W;
2439   let Predicates = [HasDQI] in
2440   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2441                                VEX, TAPD;
2442   let Predicates = [HasBWI] in {
2443   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2444                                VEX, TAPD, VEX_W;
2445   let Predicates = [HasDQI] in
2446   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2447                                VEX, TAPD;
2448   }
2449 }
2450
2451 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2452 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2453
2454 // Mask setting all 0s or 1s
2455 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2456   let Predicates = [HasAVX512] in
2457     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2458       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2459                      [(set KRC:$dst, (VT Val))]>;
2460 }
2461
2462 multiclass avx512_mask_setop_w<PatFrag Val> {
2463   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2464   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2465   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2466   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2467 }
2468
2469 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2470 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2471
2472 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2473 let Predicates = [HasAVX512] in {
2474   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2475   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2476   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2477   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2478   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2479   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2480   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2481 }
2482 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2483           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2484
2485 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2486           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2487
2488 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2489           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2490
2491 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 0))),
2492           (v16i1 (COPY_TO_REGCLASS VK32:$src, VK16))>;
2493
2494 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 16))),
2495           (v16i1 (COPY_TO_REGCLASS (KSHIFTRDri VK32:$src, (i8 16)), VK16))>;
2496
2497 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2498           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2499
2500 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2501           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2502
2503 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2504           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2505
2506 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2507           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2508
2509 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2510           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2511
2512 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2513           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2514 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2515           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2516
2517 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2518           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2519 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2520           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2521 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2522           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2523 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2524           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2525
2526 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2527           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2528 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2529           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2530 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2531           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2532 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2533           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2534 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2535           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2536
2537
2538 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2539           (v8i1 (COPY_TO_REGCLASS
2540                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2541                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2542
2543 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2544           (v8i1 (COPY_TO_REGCLASS
2545                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2546                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2547
2548 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2549           (v4i1 (COPY_TO_REGCLASS
2550                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2551                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2552
2553 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2554           (v4i1 (COPY_TO_REGCLASS
2555                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2556                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2557
2558 //===----------------------------------------------------------------------===//
2559 // AVX-512 - Aligned and unaligned load and store
2560 //
2561
2562
2563 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2564                          PatFrag ld_frag, PatFrag mload,
2565                          bit IsReMaterializable = 1> {
2566   let hasSideEffects = 0 in {
2567   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2568                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2569                     _.ExeDomain>, EVEX;
2570   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2571                       (ins _.KRCWM:$mask,  _.RC:$src),
2572                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2573                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2574                        EVEX, EVEX_KZ;
2575
2576   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2577       SchedRW = [WriteLoad] in
2578   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2579                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2580                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2581                     _.ExeDomain>, EVEX;
2582
2583   let Constraints = "$src0 = $dst" in {
2584   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2585                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2586                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2587                     "${dst} {${mask}}, $src1}"),
2588                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2589                                         (_.VT _.RC:$src1),
2590                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2591                      EVEX, EVEX_K;
2592   let mayLoad = 1, SchedRW = [WriteLoad] in
2593     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2594                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2595                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2596                       "${dst} {${mask}}, $src1}"),
2597                      [(set _.RC:$dst, (_.VT
2598                          (vselect _.KRCWM:$mask,
2599                           (_.VT (bitconvert (ld_frag addr:$src1))),
2600                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2601   }
2602   let mayLoad = 1, SchedRW = [WriteLoad] in
2603   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2604                   (ins _.KRCWM:$mask, _.MemOp:$src),
2605                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2606                                 "${dst} {${mask}} {z}, $src}",
2607                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2608                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2609                   _.ExeDomain>, EVEX, EVEX_KZ;
2610   }
2611   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2612             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2613
2614   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2615             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2616
2617   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2618             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2619              _.KRCWM:$mask, addr:$ptr)>;
2620 }
2621
2622 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2623                                   AVX512VLVectorVTInfo _,
2624                                   Predicate prd,
2625                                   bit IsReMaterializable = 1> {
2626   let Predicates = [prd] in
2627   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2628                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2629
2630   let Predicates = [prd, HasVLX] in {
2631   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2632                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2633   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2634                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2635   }
2636 }
2637
2638 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2639                                   AVX512VLVectorVTInfo _,
2640                                   Predicate prd,
2641                                   bit IsReMaterializable = 1> {
2642   let Predicates = [prd] in
2643   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2644                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2645
2646   let Predicates = [prd, HasVLX] in {
2647   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2648                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2649   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2650                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2651   }
2652 }
2653
2654 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2655                         PatFrag st_frag, PatFrag mstore> {
2656
2657   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2658                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2659                          [], _.ExeDomain>, EVEX;
2660   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2661                          (ins _.KRCWM:$mask, _.RC:$src),
2662                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2663                          "${dst} {${mask}}, $src}",
2664                          [], _.ExeDomain>,  EVEX, EVEX_K;
2665   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2666                           (ins _.KRCWM:$mask, _.RC:$src),
2667                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2668                           "${dst} {${mask}} {z}, $src}",
2669                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2670
2671   let mayStore = 1 in {
2672   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2673                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2674                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2675   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2676                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2677               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2678                [], _.ExeDomain>, EVEX, EVEX_K;
2679   }
2680
2681   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2682            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2683                                                     _.KRCWM:$mask, _.RC:$src)>;
2684 }
2685
2686
2687 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2688                             AVX512VLVectorVTInfo _, Predicate prd> {
2689   let Predicates = [prd] in
2690   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2691                         masked_store_unaligned>, EVEX_V512;
2692
2693   let Predicates = [prd, HasVLX] in {
2694     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2695                              masked_store_unaligned>, EVEX_V256;
2696     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2697                              masked_store_unaligned>, EVEX_V128;
2698   }
2699 }
2700
2701 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2702                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2703   let Predicates = [prd] in
2704   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2705                         masked_store_aligned512>, EVEX_V512;
2706
2707   let Predicates = [prd, HasVLX] in {
2708     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2709                              masked_store_aligned256>, EVEX_V256;
2710     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2711                              masked_store_aligned128>, EVEX_V128;
2712   }
2713 }
2714
2715 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2716                                      HasAVX512>,
2717                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2718                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2719
2720 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2721                                      HasAVX512>,
2722                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2723                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2724
2725 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2726                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2727                               PS, EVEX_CD8<32, CD8VF>;
2728
2729 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2730                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2731                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2732
2733 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2734                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2735        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2736
2737 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2738                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2739        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2740
2741 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2742                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2743        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2744
2745 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2746                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2747        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2748
2749 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2750                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2751        (VMOVAPDZrm addr:$ptr)>;
2752
2753 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2754                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2755        (VMOVAPSZrm addr:$ptr)>;
2756
2757 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2758           GR16:$mask),
2759          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2760             VR512:$src)>;
2761 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2762           GR8:$mask),
2763          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2764             VR512:$src)>;
2765
2766 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2767           GR16:$mask),
2768          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2769             VR512:$src)>;
2770 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2771           GR8:$mask),
2772          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2773             VR512:$src)>;
2774
2775 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2776                                        HasAVX512>,
2777                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2778                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2779
2780 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2781                                        HasAVX512>,
2782                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2783                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2784
2785 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2786                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2787                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2788
2789 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2790                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2791                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2792
2793 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2794                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2795                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2796
2797 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2798                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2799                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2800
2801 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2802                  (v16i32 immAllZerosV), GR16:$mask)),
2803        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2804
2805 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2806                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2807        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2808
2809 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2810             GR16:$mask),
2811          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2812             VR512:$src)>;
2813 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2814             GR8:$mask),
2815          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2816             VR512:$src)>;
2817
2818 let AddedComplexity = 20 in {
2819 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2820                           (bc_v8i64 (v16i32 immAllZerosV)))),
2821                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2822
2823 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2824                           (v8i64 VR512:$src))),
2825    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2826                                               VK8), VR512:$src)>;
2827
2828 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2829                            (v16i32 immAllZerosV))),
2830                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2831
2832 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2833                            (v16i32 VR512:$src))),
2834                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2835 }
2836
2837 // Move Int Doubleword to Packed Double Int
2838 //
2839 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2840                       "vmovd\t{$src, $dst|$dst, $src}",
2841                       [(set VR128X:$dst,
2842                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2843                         EVEX, VEX_LIG;
2844 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2845                       "vmovd\t{$src, $dst|$dst, $src}",
2846                       [(set VR128X:$dst,
2847                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2848                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2849 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2850                       "vmovq\t{$src, $dst|$dst, $src}",
2851                         [(set VR128X:$dst,
2852                           (v2i64 (scalar_to_vector GR64:$src)))],
2853                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2854 let isCodeGenOnly = 1 in {
2855 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2856                        "vmovq\t{$src, $dst|$dst, $src}",
2857                        [(set FR64:$dst, (bitconvert GR64:$src))],
2858                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2859 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2860                          "vmovq\t{$src, $dst|$dst, $src}",
2861                          [(set GR64:$dst, (bitconvert FR64:$src))],
2862                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2863 }
2864 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2865                          "vmovq\t{$src, $dst|$dst, $src}",
2866                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2867                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2868                          EVEX_CD8<64, CD8VT1>;
2869
2870 // Move Int Doubleword to Single Scalar
2871 //
2872 let isCodeGenOnly = 1 in {
2873 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2874                       "vmovd\t{$src, $dst|$dst, $src}",
2875                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2876                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2877
2878 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2879                       "vmovd\t{$src, $dst|$dst, $src}",
2880                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2881                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2882 }
2883
2884 // Move doubleword from xmm register to r/m32
2885 //
2886 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2887                        "vmovd\t{$src, $dst|$dst, $src}",
2888                        [(set GR32:$dst, (extractelt (v4i32 VR128X:$src),
2889                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2890                        EVEX, VEX_LIG;
2891 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2892                        (ins i32mem:$dst, VR128X:$src),
2893                        "vmovd\t{$src, $dst|$dst, $src}",
2894                        [(store (i32 (extractelt (v4i32 VR128X:$src),
2895                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2896                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2897
2898 // Move quadword from xmm1 register to r/m64
2899 //
2900 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2901                       "vmovq\t{$src, $dst|$dst, $src}",
2902                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2903                                                    (iPTR 0)))],
2904                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2905                       Requires<[HasAVX512, In64BitMode]>;
2906
2907 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2908                        (ins i64mem:$dst, VR128X:$src),
2909                        "vmovq\t{$src, $dst|$dst, $src}",
2910                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2911                                addr:$dst)], IIC_SSE_MOVDQ>,
2912                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2913                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2914
2915 def VMOV64toPQIZrr_REV : AVX512BI<0xD6, MRMDestReg, (outs VR128X:$dst),
2916                             (ins VR128X:$src),
2917                             "vmovq.s\t{$src, $dst|$dst, $src}",[]>,
2918                             EVEX, VEX_W, VEX_LIG;
2919
2920 // Move Scalar Single to Double Int
2921 //
2922 let isCodeGenOnly = 1 in {
2923 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2924                       (ins FR32X:$src),
2925                       "vmovd\t{$src, $dst|$dst, $src}",
2926                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2927                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2928 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2929                       (ins i32mem:$dst, FR32X:$src),
2930                       "vmovd\t{$src, $dst|$dst, $src}",
2931                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2932                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2933 }
2934
2935 // Move Quadword Int to Packed Quadword Int
2936 //
2937 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2938                       (ins i64mem:$src),
2939                       "vmovq\t{$src, $dst|$dst, $src}",
2940                       [(set VR128X:$dst,
2941                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2942                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2943
2944 //===----------------------------------------------------------------------===//
2945 // AVX-512  MOVSS, MOVSD
2946 //===----------------------------------------------------------------------===//
2947
2948 multiclass avx512_move_scalar <string asm, SDNode OpNode,
2949                               X86VectorVTInfo _> {
2950   defm rr_Int : AVX512_maskable_scalar<0x10, MRMSrcReg, _, (outs _.RC:$dst),
2951                     (ins _.RC:$src1, _.RC:$src2),
2952                     asm, "$src2, $src1","$src1, $src2",
2953                     (_.VT (OpNode (_.VT _.RC:$src1),
2954                                    (_.VT _.RC:$src2))),
2955                                    IIC_SSE_MOV_S_RR>, EVEX_4V;
2956   let Constraints = "$src1 = $dst" , mayLoad = 1 in
2957     defm rm_Int : AVX512_maskable_3src_scalar<0x10, MRMSrcMem, _,
2958                     (outs _.RC:$dst),
2959                     (ins _.ScalarMemOp:$src),
2960                     asm,"$src","$src",
2961                     (_.VT (OpNode (_.VT _.RC:$src1),
2962                                (_.VT (scalar_to_vector
2963                                      (_.ScalarLdFrag addr:$src)))))>, EVEX;
2964   let isCodeGenOnly = 1 in {
2965     def rr : AVX512PI<0x10, MRMSrcReg, (outs _.RC:$dst),
2966                (ins _.RC:$src1, _.FRC:$src2),
2967                !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2968                [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1,
2969                                       (scalar_to_vector _.FRC:$src2))))],
2970                _.ExeDomain,IIC_SSE_MOV_S_RR>, EVEX_4V;
2971   let mayLoad = 1 in
2972     def rm : AVX512PI<0x10, MRMSrcMem, (outs _.FRC:$dst), (ins _.ScalarMemOp:$src),
2973                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2974                [(set _.FRC:$dst, (_.ScalarLdFrag addr:$src))],
2975                _.ExeDomain, IIC_SSE_MOV_S_RM>, EVEX;
2976   }
2977   let mayStore = 1 in {
2978     def mr: AVX512PI<0x11, MRMDestMem, (outs), (ins _.ScalarMemOp:$dst, _.FRC:$src),
2979                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2980                [(store _.FRC:$src, addr:$dst)],  _.ExeDomain, IIC_SSE_MOV_S_MR>,
2981                EVEX;
2982     def mrk: AVX512PI<0x11, MRMDestMem, (outs),
2983                 (ins _.ScalarMemOp:$dst, VK1WM:$mask, _.FRC:$src),
2984                 !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2985                 [], _.ExeDomain, IIC_SSE_MOV_S_MR>, EVEX, EVEX_K;
2986   } // mayStore
2987 }
2988
2989 defm VMOVSSZ : avx512_move_scalar<"vmovss", X86Movss, f32x_info>,
2990                                   VEX_LIG, XS, EVEX_CD8<32, CD8VT1>;
2991
2992 defm VMOVSDZ : avx512_move_scalar<"vmovsd", X86Movsd, f64x_info>,
2993                                   VEX_LIG, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2994
2995 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2996           (COPY_TO_REGCLASS (VMOVSSZrr_Intk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2997            VK1WM:$mask, (v4f32 (IMPLICIT_DEF)),(COPY_TO_REGCLASS FR32X:$src1, VR128X)), FR32X)>;
2998
2999 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
3000           (COPY_TO_REGCLASS (VMOVSDZrr_Intk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
3001            VK1WM:$mask, (v2f64 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR64X:$src1, VR128X)), FR64X)>;
3002
3003 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
3004           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
3005            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3006
3007 defm VMOVSSZrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f32x_info,
3008                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3009                            "vmovss.s", "$src2, $src1", "$src1, $src2", []>,
3010                            XS, EVEX_4V, VEX_LIG;
3011
3012 defm VMOVSSDrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f64x_info,
3013                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3014                            "vmovsd.s", "$src2, $src1", "$src1, $src2", []>,
3015                            XD, EVEX_4V, VEX_LIG, VEX_W;
3016
3017 let Predicates = [HasAVX512] in {
3018   let AddedComplexity = 15 in {
3019   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
3020   // MOVS{S,D} to the lower bits.
3021   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
3022             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
3023   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
3024             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3025   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
3026             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3027   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
3028             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
3029
3030   // Move low f32 and clear high bits.
3031   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
3032             (SUBREG_TO_REG (i32 0),
3033              (VMOVSSZrr (v4f32 (V_SET0)),
3034               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
3035   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
3036             (SUBREG_TO_REG (i32 0),
3037              (VMOVSSZrr (v4i32 (V_SET0)),
3038                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
3039   }
3040
3041   let AddedComplexity = 20 in {
3042   // MOVSSrm zeros the high parts of the register; represent this
3043   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3044   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
3045             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3046   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
3047             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3048   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
3049             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3050
3051   // MOVSDrm zeros the high parts of the register; represent this
3052   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3053   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
3054             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3055   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
3056             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3057   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
3058             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3059   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
3060             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3061   def : Pat<(v2f64 (X86vzload addr:$src)),
3062             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3063
3064   // Represent the same patterns above but in the form they appear for
3065   // 256-bit types
3066   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3067                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
3068             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
3069   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3070                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
3071             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
3072   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3073                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
3074             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
3075   }
3076   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3077                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
3078             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
3079                                             FR32X:$src)), sub_xmm)>;
3080   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3081                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
3082             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
3083                                      FR64X:$src)), sub_xmm)>;
3084   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3085                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
3086             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
3087
3088   // Move low f64 and clear high bits.
3089   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
3090             (SUBREG_TO_REG (i32 0),
3091              (VMOVSDZrr (v2f64 (V_SET0)),
3092                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
3093
3094   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
3095             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
3096                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
3097
3098   // Extract and store.
3099   def : Pat<(store (f32 (extractelt (v4f32 VR128X:$src), (iPTR 0))),
3100                    addr:$dst),
3101             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
3102   def : Pat<(store (f64 (extractelt (v2f64 VR128X:$src), (iPTR 0))),
3103                    addr:$dst),
3104             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
3105
3106   // Shuffle with VMOVSS
3107   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
3108             (VMOVSSZrr (v4i32 VR128X:$src1),
3109                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
3110   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
3111             (VMOVSSZrr (v4f32 VR128X:$src1),
3112                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
3113
3114   // 256-bit variants
3115   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
3116             (SUBREG_TO_REG (i32 0),
3117               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
3118                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
3119               sub_xmm)>;
3120   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
3121             (SUBREG_TO_REG (i32 0),
3122               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
3123                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
3124               sub_xmm)>;
3125
3126   // Shuffle with VMOVSD
3127   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3128             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3129   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3130             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3131   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3132             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3133   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3134             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3135
3136   // 256-bit variants
3137   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3138             (SUBREG_TO_REG (i32 0),
3139               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3140                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3141               sub_xmm)>;
3142   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3143             (SUBREG_TO_REG (i32 0),
3144               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3145                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3146               sub_xmm)>;
3147
3148   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3149             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3150   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3151             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3152   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3153             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3154   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3155             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3156 }
3157
3158 let AddedComplexity = 15 in
3159 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3160                                 (ins VR128X:$src),
3161                                 "vmovq\t{$src, $dst|$dst, $src}",
3162                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3163                                                    (v2i64 VR128X:$src))))],
3164                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3165
3166 let AddedComplexity = 20 , isCodeGenOnly = 1 in
3167 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3168                                  (ins i128mem:$src),
3169                                  "vmovq\t{$src, $dst|$dst, $src}",
3170                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3171                                                      (loadv2i64 addr:$src))))],
3172                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3173                                  EVEX_CD8<8, CD8VT8>;
3174
3175 let Predicates = [HasAVX512] in {
3176   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3177   let AddedComplexity = 20 in {
3178     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3179               (VMOVDI2PDIZrm addr:$src)>;
3180     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3181               (VMOV64toPQIZrr GR64:$src)>;
3182     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3183               (VMOVDI2PDIZrr GR32:$src)>;
3184
3185     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3186               (VMOVDI2PDIZrm addr:$src)>;
3187     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3188               (VMOVDI2PDIZrm addr:$src)>;
3189     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3190             (VMOVZPQILo2PQIZrm addr:$src)>;
3191     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3192             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3193     def : Pat<(v2i64 (X86vzload addr:$src)),
3194             (VMOVZPQILo2PQIZrm addr:$src)>;
3195   }
3196
3197   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3198   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3199                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3200             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3201   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3202                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3203             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3204 }
3205
3206 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3207         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3208
3209 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3210         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3211
3212 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3213         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3214
3215 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3216         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3217
3218 //===----------------------------------------------------------------------===//
3219 // AVX-512 - Non-temporals
3220 //===----------------------------------------------------------------------===//
3221 let SchedRW = [WriteLoad] in {
3222   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3223                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3224                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3225                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3226                         EVEX_CD8<64, CD8VF>;
3227
3228   let Predicates = [HasAVX512, HasVLX] in {
3229     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3230                              (ins i256mem:$src),
3231                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3232                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3233                              EVEX_CD8<64, CD8VF>;
3234
3235     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3236                              (ins i128mem:$src),
3237                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3238                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3239                              EVEX_CD8<64, CD8VF>;
3240   }
3241 }
3242
3243 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3244                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3245                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3246   let SchedRW = [WriteStore], mayStore = 1,
3247       AddedComplexity = 400 in
3248   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3249                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3250                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3251 }
3252
3253 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3254                            string elty, string elsz, string vsz512,
3255                            string vsz256, string vsz128, Domain d,
3256                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3257   let Predicates = [prd] in
3258   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3259                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3260                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3261                         EVEX_V512;
3262
3263   let Predicates = [prd, HasVLX] in {
3264     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3265                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3266                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3267                              EVEX_V256;
3268
3269     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3270                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3271                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3272                              EVEX_V128;
3273   }
3274 }
3275
3276 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3277                                 "i", "64", "8", "4", "2", SSEPackedInt,
3278                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3279
3280 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3281                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3282                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3283
3284 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3285                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3286                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3287
3288 //===----------------------------------------------------------------------===//
3289 // AVX-512 - Integer arithmetic
3290 //
3291 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3292                            X86VectorVTInfo _, OpndItins itins,
3293                            bit IsCommutable = 0> {
3294   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3295                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3296                     "$src2, $src1", "$src1, $src2",
3297                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3298                     itins.rr, IsCommutable>,
3299             AVX512BIBase, EVEX_4V;
3300
3301   let mayLoad = 1 in
3302     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3303                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3304                     "$src2, $src1", "$src1, $src2",
3305                     (_.VT (OpNode _.RC:$src1,
3306                                   (bitconvert (_.LdFrag addr:$src2)))),
3307                     itins.rm>,
3308               AVX512BIBase, EVEX_4V;
3309 }
3310
3311 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3312                             X86VectorVTInfo _, OpndItins itins,
3313                             bit IsCommutable = 0> :
3314            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3315   let mayLoad = 1 in
3316     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3317                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3318                     "${src2}"##_.BroadcastStr##", $src1",
3319                     "$src1, ${src2}"##_.BroadcastStr,
3320                     (_.VT (OpNode _.RC:$src1,
3321                                   (X86VBroadcast
3322                                       (_.ScalarLdFrag addr:$src2)))),
3323                     itins.rm>,
3324                AVX512BIBase, EVEX_4V, EVEX_B;
3325 }
3326
3327 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3328                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3329                               Predicate prd, bit IsCommutable = 0> {
3330   let Predicates = [prd] in
3331     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3332                              IsCommutable>, EVEX_V512;
3333
3334   let Predicates = [prd, HasVLX] in {
3335     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3336                              IsCommutable>, EVEX_V256;
3337     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3338                              IsCommutable>, EVEX_V128;
3339   }
3340 }
3341
3342 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3343                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3344                                Predicate prd, bit IsCommutable = 0> {
3345   let Predicates = [prd] in
3346     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3347                              IsCommutable>, EVEX_V512;
3348
3349   let Predicates = [prd, HasVLX] in {
3350     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3351                              IsCommutable>, EVEX_V256;
3352     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3353                              IsCommutable>, EVEX_V128;
3354   }
3355 }
3356
3357 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3358                                 OpndItins itins, Predicate prd,
3359                                 bit IsCommutable = 0> {
3360   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3361                                itins, prd, IsCommutable>,
3362                                VEX_W, EVEX_CD8<64, CD8VF>;
3363 }
3364
3365 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3366                                 OpndItins itins, Predicate prd,
3367                                 bit IsCommutable = 0> {
3368   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3369                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3370 }
3371
3372 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3373                                 OpndItins itins, Predicate prd,
3374                                 bit IsCommutable = 0> {
3375   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3376                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3377 }
3378
3379 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3380                                 OpndItins itins, Predicate prd,
3381                                 bit IsCommutable = 0> {
3382   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3383                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3384 }
3385
3386 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3387                                  SDNode OpNode, OpndItins itins, Predicate prd,
3388                                  bit IsCommutable = 0> {
3389   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3390                                    IsCommutable>;
3391
3392   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3393                                    IsCommutable>;
3394 }
3395
3396 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3397                                  SDNode OpNode, OpndItins itins, Predicate prd,
3398                                  bit IsCommutable = 0> {
3399   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3400                                    IsCommutable>;
3401
3402   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3403                                    IsCommutable>;
3404 }
3405
3406 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3407                                   bits<8> opc_d, bits<8> opc_q,
3408                                   string OpcodeStr, SDNode OpNode,
3409                                   OpndItins itins, bit IsCommutable = 0> {
3410   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3411                                     itins, HasAVX512, IsCommutable>,
3412               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3413                                     itins, HasBWI, IsCommutable>;
3414 }