[X86] Pair a NoVLX with HasAVX512 to match the others and remove a unique predicate...
[oota-llvm.git] / lib / Target / X86 / X86InstrAVX512.td
1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file describes the X86 AVX512 instruction set, defining the
11 // instructions, and properties of the instructions which are needed for code
12 // generation, machine code emission, and analysis.
13 //
14 //===----------------------------------------------------------------------===//
15
16 // Group template arguments that can be derived from the vector type (EltNum x
17 // EltVT).  These are things like the register class for the writemask, etc.
18 // The idea is to pass one of these as the template argument rather than the
19 // individual arguments.
20 // The template is also used for scalar types, in this case numelts is 1.
21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
22                       string suffix = ""> {
23   RegisterClass RC = rc;
24   ValueType EltVT = eltvt;
25   int NumElts = numelts;
26
27   // Corresponding mask register class.
28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
29
30   // Corresponding write-mask register class.
31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
32
33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
34   // than 8 elements.  Use shift-right and equal to work around the lack of
35   // !lt in tablegen.
36   RegisterClass MRC =
37     !cast<RegisterClass>("GR" #
38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
39
40   // Suffix used in the instruction mnemonic.
41   string Suffix = suffix;
42
43   // VTName is a string name for vector VT. For vector types it will be
44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
45   // It is a little bit complex for scalar types, where NumElts = 1.
46   // In this case we build v4f32 or v2f64
47   string VTName = "v" # !if (!eq (NumElts, 1),
48                         !if (!eq (EltVT.Size, 32), 4,
49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
50
51   // The vector VT.
52   ValueType VT = !cast<ValueType>(VTName);
53
54   string EltTypeName = !cast<string>(EltVT);
55   // Size of the element type in bits, e.g. 32 for v16i32.
56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
57   int EltSize = EltVT.Size;
58
59   // "i" for integer types and "f" for floating-point types
60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
61
62   // Size of RC in bits, e.g. 512 for VR512.
63   int Size = VT.Size;
64
65   // The corresponding memory operand, e.g. i512mem for VR512.
66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
68
69   // Load patterns
70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
71   //       due to load promotion during legalization
72   PatFrag LdFrag = !cast<PatFrag>("load" #
73                                   !if (!eq (TypeVariantName, "i"),
74                                        !if (!eq (Size, 128), "v2i64",
75                                        !if (!eq (Size, 256), "v4i64",
76                                             VTName)), VTName));
77
78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
79                           !if (!eq (TypeVariantName, "i"),
80                                 !if (!eq (Size, 128), "v2i64",
81                                 !if (!eq (Size, 256), "v4i64",
82                                 !if (!eq (Size, 512),
83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
84                                     VTName))), VTName));
85
86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
87
88   // The corresponding float type, e.g. v16f32 for v16i32
89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
90   //       fails to compile, so we choose FloatVT = VT
91   ValueType FloatVT = !cast<ValueType>(
92                         !if (!eq (!srl(EltSize,5),0),
93                              VTName,
94                              !if (!eq(TypeVariantName, "i"),
95                                   "v" # NumElts # "f" # EltSize,
96                                   VTName)));
97
98   // The string to specify embedded broadcast in assembly.
99   string BroadcastStr = "{1to" # NumElts # "}";
100
101   // 8-bit compressed displacement tuple/subvector format.  This is only
102   // defined for NumElts <= 8.
103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
105
106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
107                           !if (!eq (Size, 256), sub_ymm, ?));
108
109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
111                      SSEPackedInt));
112
113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
114
115   // A vector type of the same width with element type i32.  This is used to
116   // create the canonical constant zero node ImmAllZerosV.
117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
119
120   string ZSuffix = !if (!eq (Size, 128), "Z128",
121                    !if (!eq (Size, 256), "Z256", "Z"));
122 }
123
124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
130
131 // "x" in v32i8x_info means RC = VR256X
132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
138
139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
145
146 // We map scalar types to the smallest (128-bit) vector type
147 // with the appropriate element type. This allows to use the same masking logic.
148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
152
153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
154                            X86VectorVTInfo i128> {
155   X86VectorVTInfo info512 = i512;
156   X86VectorVTInfo info256 = i256;
157   X86VectorVTInfo info128 = i128;
158 }
159
160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
161                                              v16i8x_info>;
162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
163                                              v8i16x_info>;
164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
165                                              v4i32x_info>;
166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
167                                              v2i64x_info>;
168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
169                                              v4f32x_info>;
170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
171                                              v2f64x_info>;
172
173 // This multiclass generates the masking variants from the non-masking
174 // variant.  It only provides the assembly pieces for the masking variants.
175 // It assumes custom ISel patterns for masking which can be provided as
176 // template arguments.
177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
178                                   dag Outs,
179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
180                                   string OpcodeStr,
181                                   string AttSrcAsm, string IntelSrcAsm,
182                                   list<dag> Pattern,
183                                   list<dag> MaskingPattern,
184                                   list<dag> ZeroMaskingPattern,
185                                   string MaskingConstraint = "",
186                                   InstrItinClass itin = NoItinerary,
187                                   bit IsCommutable = 0> {
188   let isCommutable = IsCommutable in
189     def NAME: AVX512<O, F, Outs, Ins,
190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
191                                      "$dst , "#IntelSrcAsm#"}",
192                        Pattern, itin>;
193
194   // Prefer over VMOV*rrk Pat<>
195   let AddedComplexity = 20 in
196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
199                        MaskingPattern, itin>,
200               EVEX_K {
201       // In case of the 3src subclass this is overridden with a let.
202       string Constraints = MaskingConstraint;
203   }
204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
208                        ZeroMaskingPattern,
209                        itin>,
210               EVEX_KZ;
211 }
212
213
214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
216                                   dag Outs,
217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
218                                   string OpcodeStr,
219                                   string AttSrcAsm, string IntelSrcAsm,
220                                   dag RHS, dag MaskingRHS,
221                                   SDNode Select = vselect,
222                                   string MaskingConstraint = "",
223                                   InstrItinClass itin = NoItinerary,
224                                   bit IsCommutable = 0> :
225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
226                          AttSrcAsm, IntelSrcAsm,
227                          [(set _.RC:$dst, RHS)],
228                          [(set _.RC:$dst, MaskingRHS)],
229                          [(set _.RC:$dst,
230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
231                          MaskingConstraint, NoItinerary, IsCommutable>;
232
233 // This multiclass generates the unconditional/non-masking, the masking and
234 // the zero-masking variant of the vector instruction.  In the masking case, the
235 // perserved vector elements come from a new dummy input operand tied to $dst.
236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
237                            dag Outs, dag Ins, string OpcodeStr,
238                            string AttSrcAsm, string IntelSrcAsm,
239                            dag RHS,
240                            InstrItinClass itin = NoItinerary,
241                            bit IsCommutable = 0> :
242    AVX512_maskable_common<O, F, _, Outs, Ins,
243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
244                           !con((ins _.KRCWM:$mask), Ins),
245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
247                           "$src0 = $dst", itin, IsCommutable>;
248
249 // This multiclass generates the unconditional/non-masking, the masking and
250 // the zero-masking variant of the scalar instruction.
251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
252                            dag Outs, dag Ins, string OpcodeStr,
253                            string AttSrcAsm, string IntelSrcAsm,
254                            dag RHS,
255                            InstrItinClass itin = NoItinerary,
256                            bit IsCommutable = 0> :
257    AVX512_maskable_common<O, F, _, Outs, Ins,
258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
259                           !con((ins _.KRCWM:$mask), Ins),
260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
262                           "$src0 = $dst", itin, IsCommutable>;
263
264 // Similar to AVX512_maskable but in this case one of the source operands
265 // ($src1) is already tied to $dst so we just use that for the preserved
266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
267 // $src1.
268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
270                                 string AttSrcAsm, string IntelSrcAsm,
271                                 dag RHS> :
272    AVX512_maskable_common<O, F, _, Outs,
273                           !con((ins _.RC:$src1), NonTiedIns),
274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
278
279 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
280                                      dag Outs, dag NonTiedIns, string OpcodeStr,
281                                      string AttSrcAsm, string IntelSrcAsm,
282                                      dag RHS> :
283    AVX512_maskable_common<O, F, _, Outs,
284                           !con((ins _.RC:$src1), NonTiedIns),
285                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
286                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
288                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
289
290 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
291                                   dag Outs, dag Ins,
292                                   string OpcodeStr,
293                                   string AttSrcAsm, string IntelSrcAsm,
294                                   list<dag> Pattern> :
295    AVX512_maskable_custom<O, F, Outs, Ins,
296                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
297                           !con((ins _.KRCWM:$mask), Ins),
298                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
299                           "$src0 = $dst">;
300
301
302 // Instruction with mask that puts result in mask register,
303 // like "compare" and "vptest"
304 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
305                                   dag Outs,
306                                   dag Ins, dag MaskingIns,
307                                   string OpcodeStr,
308                                   string AttSrcAsm, string IntelSrcAsm,
309                                   list<dag> Pattern,
310                                   list<dag> MaskingPattern,
311                                   string Round = "",
312                                   InstrItinClass itin = NoItinerary> {
313     def NAME: AVX512<O, F, Outs, Ins,
314                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
315                                      "$dst "#Round#", "#IntelSrcAsm#"}",
316                        Pattern, itin>;
317
318     def NAME#k: AVX512<O, F, Outs, MaskingIns,
319                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
320                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
321                        MaskingPattern, itin>, EVEX_K;
322 }
323
324 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
325                                   dag Outs,
326                                   dag Ins, dag MaskingIns,
327                                   string OpcodeStr,
328                                   string AttSrcAsm, string IntelSrcAsm,
329                                   dag RHS, dag MaskingRHS,
330                                   string Round = "",
331                                   InstrItinClass itin = NoItinerary> :
332   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
333                          AttSrcAsm, IntelSrcAsm,
334                          [(set _.KRC:$dst, RHS)],
335                          [(set _.KRC:$dst, MaskingRHS)],
336                          Round, NoItinerary>;
337
338 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
339                            dag Outs, dag Ins, string OpcodeStr,
340                            string AttSrcAsm, string IntelSrcAsm,
341                            dag RHS, string Round = "",
342                            InstrItinClass itin = NoItinerary> :
343    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
344                           !con((ins _.KRCWM:$mask), Ins),
345                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
346                           (and _.KRCWM:$mask, RHS),
347                           Round, itin>;
348
349 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
350                            dag Outs, dag Ins, string OpcodeStr,
351                            string AttSrcAsm, string IntelSrcAsm> :
352    AVX512_maskable_custom_cmp<O, F, Outs,
353                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
354                              AttSrcAsm, IntelSrcAsm,
355                              [],[],"", NoItinerary>;
356
357 // Bitcasts between 512-bit vector types. Return the original type since
358 // no instruction is needed for the conversion
359 let Predicates = [HasAVX512] in {
360   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
361   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
362   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
363   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
364   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
365   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
366   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
367   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
368   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
369   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
370   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
371   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
372   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
373   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
374   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
375   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
376   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
377   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
378   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
379   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
380   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
381   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
382   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
383   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
384   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
385   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
386   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
387   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
388   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
389   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
390   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
391
392   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
393   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
394   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
395   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
396   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
397   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
398   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
399   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
400   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
401   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
402   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
403   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
404   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
405   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
406   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
407   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
408   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
409   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
410   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
411   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
412   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
413   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
414   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
415   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
416   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
417   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
418   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
419   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
420   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
421   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
422
423 // Bitcasts between 256-bit vector types. Return the original type since
424 // no instruction is needed for the conversion
425   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
426   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
427   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
428   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
429   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
430   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
431   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
432   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
433   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
434   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
435   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
436   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
437   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
438   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
439   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
440   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
441   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
442   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
443   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
444   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
445   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
446   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
447   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
448   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
449   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
450   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
451   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
452   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
453   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
454   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
455 }
456
457 //
458 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
459 //
460
461 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
462     isPseudo = 1, Predicates = [HasAVX512] in {
463 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
464                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
465 }
466
467 let Predicates = [HasAVX512] in {
468 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
469 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
470 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
471 }
472
473 //===----------------------------------------------------------------------===//
474 // AVX-512 - VECTOR INSERT
475 //
476 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
477                                                        PatFrag vinsert_insert> {
478   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
479     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
480                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
481                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
482                    "$src3, $src2, $src1", "$src1, $src2, $src3",
483                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
484                                          (From.VT From.RC:$src2),
485                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
486
487   let mayLoad = 1 in
488     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
489                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
490                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
491                    "$src3, $src2, $src1", "$src1, $src2, $src3",
492                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
493                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
494                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
495                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
496   }
497 }
498
499 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
500                        X86VectorVTInfo To, PatFrag vinsert_insert,
501                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
502   let Predicates = p in {
503     def : Pat<(vinsert_insert:$ins
504                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
505               (To.VT (!cast<Instruction>(InstrStr#"rr")
506                      To.RC:$src1, From.RC:$src2,
507                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
508
509     def : Pat<(vinsert_insert:$ins
510                   (To.VT To.RC:$src1),
511                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
512                   (iPTR imm)),
513               (To.VT (!cast<Instruction>(InstrStr#"rm")
514                   To.RC:$src1, addr:$src2,
515                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
516   }
517 }
518
519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
520                             ValueType EltVT64, int Opcode256> {
521
522   let Predicates = [HasVLX] in
523     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
524                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
525                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
526                                  vinsert128_insert>, EVEX_V256;
527
528   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
529                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
530                                  X86VectorVTInfo<16, EltVT32, VR512>,
531                                  vinsert128_insert>, EVEX_V512;
532
533   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
534                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
535                                  X86VectorVTInfo< 8, EltVT64, VR512>,
536                                  vinsert256_insert>, VEX_W, EVEX_V512;
537
538   let Predicates = [HasVLX, HasDQI] in
539     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
540                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
541                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
542                                    vinsert128_insert>, VEX_W, EVEX_V256;
543
544   let Predicates = [HasDQI] in {
545     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
546                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
547                                  X86VectorVTInfo< 8, EltVT64, VR512>,
548                                  vinsert128_insert>, VEX_W, EVEX_V512;
549
550     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
551                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
552                                    X86VectorVTInfo<16, EltVT32, VR512>,
553                                    vinsert256_insert>, EVEX_V512;
554   }
555 }
556
557 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
558 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
559
560 // Codegen pattern with the alternative types,
561 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
562 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
563               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
564 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
565               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
566
567 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
568               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
569 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
570               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
571
572 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
573               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
574 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
575               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
576
577 // Codegen pattern with the alternative types insert VEC128 into VEC256
578 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
582 // Codegen pattern with the alternative types insert VEC128 into VEC512
583 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
586                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
587 // Codegen pattern with the alternative types insert VEC256 into VEC512
588 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
592
593 // vinsertps - insert f32 to XMM
594 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
595       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
596       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
597       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
598       EVEX_4V;
599 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
600       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
601       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
602       [(set VR128X:$dst, (X86insertps VR128X:$src1,
603                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
604                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
605
606 //===----------------------------------------------------------------------===//
607 // AVX-512 VECTOR EXTRACT
608 //---
609
610 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
611                                                      X86VectorVTInfo To> {
612   // A subvector extract from the first vector position is
613   // a subregister copy that needs no instruction.
614   def NAME # To.NumElts:
615       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
616           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
617 }
618
619 multiclass vextract_for_size<int Opcode,
620                                     X86VectorVTInfo From, X86VectorVTInfo To,
621                                     PatFrag vextract_extract> :
622   vextract_for_size_first_position_lowering<From, To> {
623
624   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
625     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
626     // vextract_extract), we interesting only in patterns without mask,
627     // intrinsics pattern match generated bellow.
628     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
629                 (ins From.RC:$src1, i32u8imm:$idx),
630                 "vextract" # To.EltTypeName # "x" # To.NumElts,
631                 "$idx, $src1", "$src1, $idx",
632                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
633                                                          (iPTR imm)))]>,
634               AVX512AIi8Base, EVEX;
635     let mayStore = 1 in {
636       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
637                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
638                       "vextract" # To.EltTypeName # "x" # To.NumElts #
639                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
640                       []>, EVEX;
641
642       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
643                       (ins To.MemOp:$dst, To.KRCWM:$mask,
644                                           From.RC:$src1, i32u8imm:$src2),
645                        "vextract" # To.EltTypeName # "x" # To.NumElts #
646                             "\t{$src2, $src1, $dst {${mask}}|"
647                             "$dst {${mask}}, $src1, $src2}",
648                       []>, EVEX_K, EVEX;
649     }//mayStore = 1
650   }
651
652   // Intrinsic call with masking.
653   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
654                               "x" # To.NumElts # "_" # From.Size)
655                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
656             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
657                                 From.ZSuffix # "rrk")
658                 To.RC:$src0,
659                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
660                 From.RC:$src1, imm:$idx)>;
661
662   // Intrinsic call with zero-masking.
663   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
664                               "x" # To.NumElts # "_" # From.Size)
665                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
666             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
667                                 From.ZSuffix # "rrkz")
668                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
669                 From.RC:$src1, imm:$idx)>;
670
671   // Intrinsic call without masking.
672   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
673                               "x" # To.NumElts # "_" # From.Size)
674                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
675             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
676                                 From.ZSuffix # "rr")
677                 From.RC:$src1, imm:$idx)>;
678 }
679
680 // Codegen pattern for the alternative types
681 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
682                 X86VectorVTInfo To, PatFrag vextract_extract,
683                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
684   vextract_for_size_first_position_lowering<From, To> {
685
686   let Predicates = p in
687      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
688                (To.VT (!cast<Instruction>(InstrStr#"rr")
689                           From.RC:$src1,
690                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
691 }
692
693 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
694                                              ValueType EltVT64, int Opcode256> {
695   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
696                                  X86VectorVTInfo<16, EltVT32, VR512>,
697                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
698                                  vextract128_extract>,
699                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
700   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
701                                  X86VectorVTInfo< 8, EltVT64, VR512>,
702                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
703                                  vextract256_extract>,
704                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
705   let Predicates = [HasVLX] in
706     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
707                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
708                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
709                                  vextract128_extract>,
710                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
711   let Predicates = [HasVLX, HasDQI] in
712     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
713                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
714                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
715                                  vextract128_extract>,
716                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
717   let Predicates = [HasDQI] in {
718     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
719                                  X86VectorVTInfo< 8, EltVT64, VR512>,
720                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
721                                  vextract128_extract>,
722                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
723     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
724                                  X86VectorVTInfo<16, EltVT32, VR512>,
725                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
726                                  vextract256_extract>,
727                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
728   }
729 }
730
731 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
732 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
733
734 // extract_subvector codegen patterns with the alternative types.
735 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
736 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
737           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
738 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
739           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
740
741 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
742           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
743 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
744           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
745
746 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
747           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
748 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
749           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
750
751 // Codegen pattern with the alternative types extract VEC128 from VEC512
752 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
753                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
755                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
756 // Codegen pattern with the alternative types extract VEC256 from VEC512
757 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
758                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
760                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
761
762 // A 128-bit subvector insert to the first 512-bit vector position
763 // is a subregister copy that needs no instruction.
764 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
765           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
766           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
767           sub_ymm)>;
768 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
769           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
770           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
771           sub_ymm)>;
772 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
773           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
774           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
775           sub_ymm)>;
776 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
777           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
778           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
779           sub_ymm)>;
780
781 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
782           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
783 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
784           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
785 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
786           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
787 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
788           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
789 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
790           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
791 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
792           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
793
794 // vextractps - extract 32 bits from XMM
795 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
796       (ins VR128X:$src1, u8imm:$src2),
797       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
798       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
799       EVEX;
800
801 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
802       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
803       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
804       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
805                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
806
807 //===---------------------------------------------------------------------===//
808 // AVX-512 BROADCAST
809 //---
810
811 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
812                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
813
814   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
815                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
816                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
817                    T8PD, EVEX;
818   let mayLoad = 1 in
819     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
820                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
821                      (DestInfo.VT (X86VBroadcast
822                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
823                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
824 }
825
826 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
827                                                        AVX512VLVectorVTInfo _> {
828   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
829                              EVEX_V512;
830
831   let Predicates = [HasVLX] in {
832     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
833                              EVEX_V256;
834   }
835 }
836
837 let ExeDomain = SSEPackedSingle in {
838   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
839                                          avx512vl_f32_info>;
840    let Predicates = [HasVLX] in {
841      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
842                                          v4f32x_info, v4f32x_info>, EVEX_V128;
843    }
844 }
845
846 let ExeDomain = SSEPackedDouble in {
847   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
848                                          avx512vl_f64_info>, VEX_W;
849 }
850
851 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
852 // Later, we can canonize broadcast instructions before ISel phase and
853 // eliminate additional patterns on ISel.
854 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
855 // representations of source
856 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
857                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
858                                 RegisterClass SrcRC_s> {
859   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
860             (!cast<Instruction>(InstName##"r")
861               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
862
863   let AddedComplexity = 30 in {
864     def : Pat<(_.VT (vselect _.KRCWM:$mask,
865                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
866               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
867                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
868
869     def : Pat<(_.VT(vselect _.KRCWM:$mask,
870                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
871               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
872                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
873   }
874 }
875
876 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
877                             VR128X, FR32X>;
878 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
879                             VR128X, FR64X>;
880
881 let Predicates = [HasVLX] in {
882   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
883                               v8f32x_info, VR128X, FR32X>;
884   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
885                               v4f32x_info, VR128X, FR32X>;
886   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
887                               v4f64x_info, VR128X, FR64X>;
888 }
889
890 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
891           (VBROADCASTSSZm addr:$src)>;
892 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
893           (VBROADCASTSDZm addr:$src)>;
894
895 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
896           (VBROADCASTSSZm addr:$src)>;
897 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
898           (VBROADCASTSDZm addr:$src)>;
899
900 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
901                                     RegisterClass SrcRC> {
902   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
903                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
904                            "$src", "$src", []>, T8PD, EVEX;
905 }
906
907 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
908                                        RegisterClass SrcRC, Predicate prd> {
909   let Predicates = [prd] in
910     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
911   let Predicates = [prd, HasVLX] in {
912     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
913     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
914   }
915 }
916
917 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
918                                                  HasBWI>;
919 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
920                                                  HasBWI>;
921 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
922                                                  HasAVX512>;
923 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
924                                                  HasAVX512>, VEX_W;
925
926 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
927            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
928
929 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
930            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
931
932 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
933         (VPBROADCASTDrZr GR32:$src)>;
934 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
935         (VPBROADCASTQrZr GR64:$src)>;
936
937 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
938         (VPBROADCASTDrZr GR32:$src)>;
939 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
940         (VPBROADCASTQrZr GR64:$src)>;
941
942 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
943                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
944           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
945 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
946                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
947           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
948
949 // Provide aliases for broadcast from the same register class that
950 // automatically does the extract.
951 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
952                                             X86VectorVTInfo SrcInfo> {
953   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
954             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
955                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
956 }
957
958 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
959                                         AVX512VLVectorVTInfo _, Predicate prd> {
960   let Predicates = [prd] in {
961     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
962                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
963                                   EVEX_V512;
964     // Defined separately to avoid redefinition.
965     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
966   }
967   let Predicates = [prd, HasVLX] in {
968     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
969                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
970                                  EVEX_V256;
971     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
972                                  EVEX_V128;
973   }
974 }
975
976 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
977                                            avx512vl_i8_info, HasBWI>;
978 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
979                                            avx512vl_i16_info, HasBWI>;
980 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
981                                            avx512vl_i32_info, HasAVX512>;
982 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
983                                            avx512vl_i64_info, HasAVX512>, VEX_W;
984
985 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
986                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
987   let mayLoad = 1 in {
988   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
989                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
990                   [(set _Dst.RC:$dst,
991                     (_Dst.VT (X86SubVBroadcast
992                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
993   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
994                                                          _Src.MemOp:$src),
995                   !strconcat(OpcodeStr,
996                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
997                   []>, EVEX, EVEX_K;
998   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
999                                                          _Src.MemOp:$src),
1000                   !strconcat(OpcodeStr,
1001                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1002                   []>, EVEX, EVEX_KZ;
1003   }
1004 }
1005
1006 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1007                        v16i32_info, v4i32x_info>,
1008                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1009 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1010                        v16f32_info, v4f32x_info>,
1011                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1012 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1013                        v8i64_info, v4i64x_info>, VEX_W,
1014                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1015 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1016                        v8f64_info, v4f64x_info>, VEX_W,
1017                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1018
1019 let Predicates = [HasVLX] in {
1020 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1021                            v8i32x_info, v4i32x_info>,
1022                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1023 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1024                            v8f32x_info, v4f32x_info>,
1025                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1026 }
1027 let Predicates = [HasVLX, HasDQI] in {
1028 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1029                            v4i64x_info, v2i64x_info>, VEX_W,
1030                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1031 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1032                            v4f64x_info, v2f64x_info>, VEX_W,
1033                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1034 }
1035 let Predicates = [HasDQI] in {
1036 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1037                        v8i64_info, v2i64x_info>, VEX_W,
1038                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1039 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1040                        v16i32_info, v8i32x_info>,
1041                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1042 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1043                        v8f64_info, v2f64x_info>, VEX_W,
1044                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1045 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1046                        v16f32_info, v8f32x_info>,
1047                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1048 }
1049
1050 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1051                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1052                                  SDNode OpNode = X86SubVBroadcast> {
1053
1054   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1055                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1056                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1057                    T8PD, EVEX;
1058   let mayLoad = 1 in
1059     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1060                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1061                    (_Dst.VT (OpNode
1062                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1063                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1064 }
1065
1066 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1067                              AVX512VLVectorVTInfo _> {
1068   let Predicates = [HasDQI] in
1069     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1070                                   EVEX_V512;
1071   let Predicates = [HasDQI, HasVLX] in
1072     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1073                                   EVEX_V256;
1074 }
1075
1076 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1077                                                        AVX512VLVectorVTInfo _> :
1078   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1079
1080   let Predicates = [HasDQI, HasVLX] in
1081     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1082                                       X86SubV32x2Broadcast>, EVEX_V128;
1083 }
1084
1085 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1086                                            avx512vl_i32_info>;
1087 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1088                                            avx512vl_f32_info>;
1089
1090 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1091           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1092 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1093           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1094
1095 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1096           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1097 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1098           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1099
1100 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1101           (VBROADCASTSSZr VR128X:$src)>;
1102 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1103           (VBROADCASTSDZr VR128X:$src)>;
1104
1105 // Provide fallback in case the load node that is used in the patterns above
1106 // is used by additional users, which prevents the pattern selection.
1107 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1108           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1109 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1110           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1111
1112
1113 //===----------------------------------------------------------------------===//
1114 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1115 //---
1116 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1117                                   X86VectorVTInfo _, RegisterClass KRC> {
1118   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1119                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1120                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1121 }
1122
1123 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr, 
1124                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1125   let Predicates = [HasCDI] in
1126     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1127   let Predicates = [HasCDI, HasVLX] in {
1128     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1129     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1130   }
1131 }
1132
1133 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1134                                                avx512vl_i32_info, VK16>;
1135 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1136                                                avx512vl_i64_info, VK8>, VEX_W;
1137
1138 //===----------------------------------------------------------------------===//
1139 // -- VPERM2I - 3 source operands form --
1140 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1141                             SDNode OpNode, X86VectorVTInfo _> {
1142 let Constraints = "$src1 = $dst" in {
1143   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1144           (ins _.RC:$src2, _.RC:$src3),
1145           OpcodeStr, "$src3, $src2", "$src2, $src3",
1146           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1147          AVX5128IBase;
1148
1149   let mayLoad = 1 in
1150   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1151             (ins _.RC:$src2, _.MemOp:$src3),
1152             OpcodeStr, "$src3, $src2", "$src2, $src3",
1153             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1154                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1155             EVEX_4V, AVX5128IBase;
1156   }
1157 }
1158 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1159                                SDNode OpNode, X86VectorVTInfo _> {
1160   let mayLoad = 1, Constraints = "$src1 = $dst" in
1161   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1162               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1163               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1164               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1165               (_.VT (OpNode _.RC:$src1,
1166                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1167               AVX5128IBase, EVEX_4V, EVEX_B;
1168 }
1169
1170 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1171                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1172   defm NAME: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info512>,
1173             avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1174   let Predicates = [HasVLX] in {
1175   defm NAME#128: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info128>,
1176                  avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info128>, EVEX_V128;
1177   defm NAME#256: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info256>,
1178                  avx512_perm_i_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,  EVEX_V256;
1179   }
1180 }
1181
1182 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1183                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1184   let Predicates = [HasBWI] in
1185   defm NAME: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1186   let Predicates = [HasBWI, HasVLX] in {
1187   defm NAME#128: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info128>, EVEX_V128;
1188   defm NAME#256: avx512_perm_i<opc, OpcodeStr, OpNode, VTInfo.info256>,  EVEX_V256;
1189   }
1190 }
1191
1192 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d", X86VPermi2X,
1193                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1194 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q", X86VPermi2X,
1195                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1196 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w", X86VPermi2X,
1197                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1198 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps", X86VPermi2X,
1199                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1200 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd", X86VPermi2X,
1201                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1202
1203 // VPERMT
1204 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1205                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1206 let Constraints = "$src1 = $dst" in {
1207   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1208           (ins IdxVT.RC:$src2, _.RC:$src3),
1209           OpcodeStr, "$src3, $src2", "$src2, $src3",
1210           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1211          AVX5128IBase;
1212
1213   let mayLoad = 1 in
1214   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1215             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1216             OpcodeStr, "$src3, $src2", "$src2, $src3",
1217             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1218                    (bitconvert (_.LdFrag addr:$src3))))>,
1219             EVEX_4V, AVX5128IBase;
1220   }
1221 }
1222 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1223                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1224   let mayLoad = 1, Constraints = "$src1 = $dst" in
1225   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1226               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1227               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1228               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1229               (_.VT (X86VPermt2 _.RC:$src1,
1230                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1231               AVX5128IBase, EVEX_4V, EVEX_B;
1232 }
1233
1234 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1235                                AVX512VLVectorVTInfo VTInfo,
1236                                AVX512VLVectorVTInfo ShuffleMask> {
1237   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1238                               ShuffleMask.info512>,
1239             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1240                               ShuffleMask.info512>, EVEX_V512;
1241   let Predicates = [HasVLX] in {
1242   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1243                               ShuffleMask.info128>,
1244                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1245                               ShuffleMask.info128>, EVEX_V128;
1246   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1247                               ShuffleMask.info256>,
1248                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1249                               ShuffleMask.info256>, EVEX_V256;
1250   }
1251 }
1252
1253 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1254                                  AVX512VLVectorVTInfo VTInfo,
1255                                  AVX512VLVectorVTInfo Idx> {
1256   let Predicates = [HasBWI] in
1257   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1258                            Idx.info512>, EVEX_V512;
1259   let Predicates = [HasBWI, HasVLX] in {
1260   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1261                                Idx.info128>, EVEX_V128;
1262   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1263                                Idx.info256>, EVEX_V256;
1264   }
1265 }
1266
1267 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1268                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1269 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1270                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1271 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1272                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1273 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1274                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1275 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1276                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1277
1278 //===----------------------------------------------------------------------===//
1279 // AVX-512 - BLEND using mask
1280 //
1281 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1282   let ExeDomain = _.ExeDomain in {
1283   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1284              (ins _.RC:$src1, _.RC:$src2),
1285              !strconcat(OpcodeStr,
1286              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1287              []>, EVEX_4V;
1288   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1289              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1290              !strconcat(OpcodeStr,
1291              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1292              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1293                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1294   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1295              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1296              !strconcat(OpcodeStr,
1297              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1298              []>, EVEX_4V, EVEX_KZ;
1299   let mayLoad = 1 in {
1300   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1301              (ins _.RC:$src1, _.MemOp:$src2),
1302              !strconcat(OpcodeStr,
1303              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1304              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1305   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1306              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1307              !strconcat(OpcodeStr,
1308              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1309              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1310               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1311               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1312   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1313              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1314              !strconcat(OpcodeStr,
1315              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1316              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1317   }
1318   }
1319 }
1320 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1321
1322   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1323       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1324        !strconcat(OpcodeStr,
1325             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1326             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1327       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1328                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1329       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1330
1331   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1332       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1333        !strconcat(OpcodeStr,
1334             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1335             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1336       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1337
1338 }
1339
1340 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1341                                  AVX512VLVectorVTInfo VTInfo> {
1342   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1343            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1344
1345   let Predicates = [HasVLX] in {
1346     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1347                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1348     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1349                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1350   }
1351 }
1352
1353 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1354                          AVX512VLVectorVTInfo VTInfo> {
1355   let Predicates = [HasBWI] in
1356     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1357
1358   let Predicates = [HasBWI, HasVLX] in {
1359     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1360     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1361   }
1362 }
1363
1364
1365 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1366 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1367 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1368 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1369 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1370 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1371
1372
1373 let Predicates = [HasAVX512] in {
1374 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1375                             (v8f32 VR256X:$src2))),
1376             (EXTRACT_SUBREG
1377               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1378             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1379             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1380
1381 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1382                             (v8i32 VR256X:$src2))),
1383             (EXTRACT_SUBREG
1384                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1385             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1386             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1387 }
1388 //===----------------------------------------------------------------------===//
1389 // Compare Instructions
1390 //===----------------------------------------------------------------------===//
1391
1392 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1393
1394 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1395
1396   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1397                       (outs _.KRC:$dst),
1398                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1399                       "vcmp${cc}"#_.Suffix,
1400                       "$src2, $src1", "$src1, $src2",
1401                       (OpNode (_.VT _.RC:$src1),
1402                               (_.VT _.RC:$src2),
1403                               imm:$cc)>, EVEX_4V;
1404   let mayLoad = 1 in
1405     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1406                       (outs _.KRC:$dst),
1407                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1408                       "vcmp${cc}"#_.Suffix,
1409                       "$src2, $src1", "$src1, $src2",
1410                       (OpNode (_.VT _.RC:$src1),
1411                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1412                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1413
1414   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1415                      (outs _.KRC:$dst),
1416                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1417                      "vcmp${cc}"#_.Suffix,
1418                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1419                      (OpNodeRnd (_.VT _.RC:$src1),
1420                                 (_.VT _.RC:$src2),
1421                                 imm:$cc,
1422                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1423   // Accept explicit immediate argument form instead of comparison code.
1424   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1425     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1426                         (outs VK1:$dst),
1427                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1428                         "vcmp"#_.Suffix,
1429                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1430     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1431                         (outs _.KRC:$dst),
1432                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1433                         "vcmp"#_.Suffix,
1434                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1435                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1436
1437     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1438                        (outs _.KRC:$dst),
1439                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1440                        "vcmp"#_.Suffix,
1441                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1442                        EVEX_4V, EVEX_B;
1443   }// let isAsmParserOnly = 1, hasSideEffects = 0
1444
1445   let isCodeGenOnly = 1 in {
1446     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1447                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1448                 !strconcat("vcmp${cc}", _.Suffix,
1449                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1450                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1451                                           _.FRC:$src2,
1452                                           imm:$cc))],
1453                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1454     let mayLoad = 1 in
1455       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1456                 (outs _.KRC:$dst),
1457                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1458                 !strconcat("vcmp${cc}", _.Suffix,
1459                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1460                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1461                                           (_.ScalarLdFrag addr:$src2),
1462                                           imm:$cc))],
1463                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1464   }
1465 }
1466
1467 let Predicates = [HasAVX512] in {
1468   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1469                                    AVX512XSIi8Base;
1470   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1471                                    AVX512XDIi8Base, VEX_W;
1472 }
1473
1474 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1475               X86VectorVTInfo _> {
1476   def rr : AVX512BI<opc, MRMSrcReg,
1477              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1478              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1479              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1480              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1481   let mayLoad = 1 in
1482   def rm : AVX512BI<opc, MRMSrcMem,
1483              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1484              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1485              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1486                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1487              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1488   def rrk : AVX512BI<opc, MRMSrcReg,
1489               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1490               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1491                           "$dst {${mask}}, $src1, $src2}"),
1492               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1493                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1494               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1495   let mayLoad = 1 in
1496   def rmk : AVX512BI<opc, MRMSrcMem,
1497               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1498               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1499                           "$dst {${mask}}, $src1, $src2}"),
1500               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1501                                    (OpNode (_.VT _.RC:$src1),
1502                                        (_.VT (bitconvert
1503                                               (_.LdFrag addr:$src2))))))],
1504               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1505 }
1506
1507 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1508               X86VectorVTInfo _> :
1509            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1510   let mayLoad = 1 in {
1511   def rmb : AVX512BI<opc, MRMSrcMem,
1512               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1513               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1514                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1515               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1516                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1517               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1518   def rmbk : AVX512BI<opc, MRMSrcMem,
1519                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1520                                        _.ScalarMemOp:$src2),
1521                !strconcat(OpcodeStr,
1522                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1523                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1524                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1525                                       (OpNode (_.VT _.RC:$src1),
1526                                         (X86VBroadcast
1527                                           (_.ScalarLdFrag addr:$src2)))))],
1528                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1529   }
1530 }
1531
1532 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1533                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1534   let Predicates = [prd] in
1535   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1536            EVEX_V512;
1537
1538   let Predicates = [prd, HasVLX] in {
1539     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1540                 EVEX_V256;
1541     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1542                 EVEX_V128;
1543   }
1544 }
1545
1546 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1547                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1548                                   Predicate prd> {
1549   let Predicates = [prd] in
1550   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1551            EVEX_V512;
1552
1553   let Predicates = [prd, HasVLX] in {
1554     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1555                 EVEX_V256;
1556     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1557                 EVEX_V128;
1558   }
1559 }
1560
1561 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1562                       avx512vl_i8_info, HasBWI>,
1563                 EVEX_CD8<8, CD8VF>;
1564
1565 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1566                       avx512vl_i16_info, HasBWI>,
1567                 EVEX_CD8<16, CD8VF>;
1568
1569 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1570                       avx512vl_i32_info, HasAVX512>,
1571                 EVEX_CD8<32, CD8VF>;
1572
1573 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1574                       avx512vl_i64_info, HasAVX512>,
1575                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1576
1577 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1578                       avx512vl_i8_info, HasBWI>,
1579                 EVEX_CD8<8, CD8VF>;
1580
1581 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1582                       avx512vl_i16_info, HasBWI>,
1583                 EVEX_CD8<16, CD8VF>;
1584
1585 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1586                       avx512vl_i32_info, HasAVX512>,
1587                 EVEX_CD8<32, CD8VF>;
1588
1589 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1590                       avx512vl_i64_info, HasAVX512>,
1591                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1592
1593 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1594             (COPY_TO_REGCLASS (VPCMPGTDZrr
1595             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1596             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1597
1598 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1599             (COPY_TO_REGCLASS (VPCMPEQDZrr
1600             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1601             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1602
1603 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1604                           X86VectorVTInfo _> {
1605   def rri : AVX512AIi8<opc, MRMSrcReg,
1606              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1607              !strconcat("vpcmp${cc}", Suffix,
1608                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1609              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1610                                        imm:$cc))],
1611              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1612   let mayLoad = 1 in
1613   def rmi : AVX512AIi8<opc, MRMSrcMem,
1614              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1615              !strconcat("vpcmp${cc}", Suffix,
1616                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1617              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1618                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1619                               imm:$cc))],
1620              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1621   def rrik : AVX512AIi8<opc, MRMSrcReg,
1622               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1623                                       AVX512ICC:$cc),
1624               !strconcat("vpcmp${cc}", Suffix,
1625                          "\t{$src2, $src1, $dst {${mask}}|",
1626                          "$dst {${mask}}, $src1, $src2}"),
1627               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1628                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1629                                           imm:$cc)))],
1630               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1631   let mayLoad = 1 in
1632   def rmik : AVX512AIi8<opc, MRMSrcMem,
1633               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1634                                     AVX512ICC:$cc),
1635               !strconcat("vpcmp${cc}", Suffix,
1636                          "\t{$src2, $src1, $dst {${mask}}|",
1637                          "$dst {${mask}}, $src1, $src2}"),
1638               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1639                                    (OpNode (_.VT _.RC:$src1),
1640                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1641                                       imm:$cc)))],
1642               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1643
1644   // Accept explicit immediate argument form instead of comparison code.
1645   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1646     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1647                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1648                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1649                           "$dst, $src1, $src2, $cc}"),
1650                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1651     let mayLoad = 1 in
1652     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1653                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1654                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1655                           "$dst, $src1, $src2, $cc}"),
1656                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1657     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1658                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1659                                        u8imm:$cc),
1660                !strconcat("vpcmp", Suffix,
1661                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1662                           "$dst {${mask}}, $src1, $src2, $cc}"),
1663                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1664     let mayLoad = 1 in
1665     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1666                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1667                                        u8imm:$cc),
1668                !strconcat("vpcmp", Suffix,
1669                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1670                           "$dst {${mask}}, $src1, $src2, $cc}"),
1671                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1672   }
1673 }
1674
1675 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1676                               X86VectorVTInfo _> :
1677            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1678   def rmib : AVX512AIi8<opc, MRMSrcMem,
1679              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1680                                      AVX512ICC:$cc),
1681              !strconcat("vpcmp${cc}", Suffix,
1682                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1683                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1684              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1685                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1686                                imm:$cc))],
1687              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1688   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1689               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1690                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1691               !strconcat("vpcmp${cc}", Suffix,
1692                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1693                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1694               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1695                                   (OpNode (_.VT _.RC:$src1),
1696                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1697                                     imm:$cc)))],
1698               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1699
1700   // Accept explicit immediate argument form instead of comparison code.
1701   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1702     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1703                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1704                                        u8imm:$cc),
1705                !strconcat("vpcmp", Suffix,
1706                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1707                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1708                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1709     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1710                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1711                                        _.ScalarMemOp:$src2, u8imm:$cc),
1712                !strconcat("vpcmp", Suffix,
1713                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1714                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1715                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1716   }
1717 }
1718
1719 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1720                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1721   let Predicates = [prd] in
1722   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1723
1724   let Predicates = [prd, HasVLX] in {
1725     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1726     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1727   }
1728 }
1729
1730 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1731                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1732   let Predicates = [prd] in
1733   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1734            EVEX_V512;
1735
1736   let Predicates = [prd, HasVLX] in {
1737     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1738                 EVEX_V256;
1739     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1740                 EVEX_V128;
1741   }
1742 }
1743
1744 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1745                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1746 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1747                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1748
1749 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1750                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1751 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1752                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1753
1754 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1755                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1756 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1757                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1758
1759 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1760                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1761 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1762                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1763
1764 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1765
1766   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1767                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1768                    "vcmp${cc}"#_.Suffix,
1769                    "$src2, $src1", "$src1, $src2",
1770                    (X86cmpm (_.VT _.RC:$src1),
1771                          (_.VT _.RC:$src2),
1772                            imm:$cc)>;
1773
1774   let mayLoad = 1 in {
1775     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1776                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1777                   "vcmp${cc}"#_.Suffix,
1778                   "$src2, $src1", "$src1, $src2",
1779                   (X86cmpm (_.VT _.RC:$src1),
1780                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1781                           imm:$cc)>;
1782
1783     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1784                   (outs _.KRC:$dst),
1785                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1786                   "vcmp${cc}"#_.Suffix,
1787                   "${src2}"##_.BroadcastStr##", $src1",
1788                   "$src1, ${src2}"##_.BroadcastStr,
1789                   (X86cmpm (_.VT _.RC:$src1),
1790                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1791                           imm:$cc)>,EVEX_B;
1792   }
1793   // Accept explicit immediate argument form instead of comparison code.
1794   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1795     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1796                          (outs _.KRC:$dst),
1797                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1798                          "vcmp"#_.Suffix,
1799                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1800
1801     let mayLoad = 1 in {
1802       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1803                              (outs _.KRC:$dst),
1804                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1805                              "vcmp"#_.Suffix,
1806                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1807
1808       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1809                          (outs _.KRC:$dst),
1810                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1811                          "vcmp"#_.Suffix,
1812                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1813                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1814     }
1815  }
1816 }
1817
1818 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1819   // comparison code form (VCMP[EQ/LT/LE/...]
1820   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1821                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1822                      "vcmp${cc}"#_.Suffix,
1823                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1824                      (X86cmpmRnd (_.VT _.RC:$src1),
1825                                     (_.VT _.RC:$src2),
1826                                     imm:$cc,
1827                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1828
1829   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1830     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1831                          (outs _.KRC:$dst),
1832                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1833                          "vcmp"#_.Suffix,
1834                          "$cc,{sae}, $src2, $src1",
1835                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1836    }
1837 }
1838
1839 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1840   let Predicates = [HasAVX512] in {
1841     defm Z    : avx512_vcmp_common<_.info512>,
1842                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1843
1844   }
1845   let Predicates = [HasAVX512,HasVLX] in {
1846    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1847    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1848   }
1849 }
1850
1851 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1852                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1853 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1854                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1855
1856 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1857           (COPY_TO_REGCLASS (VCMPPSZrri
1858             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1859             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1860             imm:$cc), VK8)>;
1861 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1862           (COPY_TO_REGCLASS (VPCMPDZrri
1863             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1864             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1865             imm:$cc), VK8)>;
1866 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1867           (COPY_TO_REGCLASS (VPCMPUDZrri
1868             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1869             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1870             imm:$cc), VK8)>;
1871
1872 // ----------------------------------------------------------------
1873 // FPClass
1874 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1875 //                                    op(mem_scalar,imm)
1876 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1877                                  X86VectorVTInfo _, Predicate prd> {
1878   let Predicates = [prd] in {
1879       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1880                       (ins _.RC:$src1, i32u8imm:$src2),
1881                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1882                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1883                               (i32 imm:$src2)))], NoItinerary>;
1884       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1885                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1886                       OpcodeStr##_.Suffix#
1887                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1888                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1889                                       (OpNode (_.VT _.RC:$src1),
1890                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1891     let mayLoad = 1, AddedComplexity = 20 in {
1892       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1893                       (ins _.MemOp:$src1, i32u8imm:$src2),
1894                       OpcodeStr##_.Suffix##
1895                                 "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1896                       [(set _.KRC:$dst,
1897                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1898                                     (i32 imm:$src2)))], NoItinerary>;
1899       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1900                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1901                       OpcodeStr##_.Suffix##
1902                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1903                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1904                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1905                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1906     }
1907   }
1908 }
1909
1910 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1911 //                                  fpclass(reg_vec, mem_vec, imm)
1912 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1913 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1914                                  X86VectorVTInfo _, string mem, string broadcast>{
1915   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1916                       (ins _.RC:$src1, i32u8imm:$src2),
1917                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1918                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1919                                        (i32 imm:$src2)))], NoItinerary>;
1920   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1921                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1922                       OpcodeStr##_.Suffix#
1923                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1924                       [(set _.KRC:$dst,(or _.KRCWM:$mask, 
1925                                        (OpNode (_.VT _.RC:$src1),
1926                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1927   let mayLoad = 1 in {
1928     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1929                       (ins _.MemOp:$src1, i32u8imm:$src2),
1930                       OpcodeStr##_.Suffix##mem#
1931                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1932                       [(set _.KRC:$dst,(OpNode 
1933                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1934                                        (i32 imm:$src2)))], NoItinerary>;
1935     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1936                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1937                       OpcodeStr##_.Suffix##mem#
1938                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1939                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode 
1940                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1941                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1942     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1943                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1944                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1945                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1946                                                     ##_.BroadcastStr##", $src2}",
1947                       [(set _.KRC:$dst,(OpNode 
1948                                        (_.VT (X86VBroadcast 
1949                                              (_.ScalarLdFrag addr:$src1))),
1950                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1951     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1952                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1953                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1954                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1955                                                      _.BroadcastStr##", $src2}",
1956                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode 
1957                                        (_.VT (X86VBroadcast 
1958                                              (_.ScalarLdFrag addr:$src1))),
1959                                        (i32 imm:$src2))))], NoItinerary>,
1960                                                             EVEX_B, EVEX_K;
1961   }
1962 }
1963
1964 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1965             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd, 
1966                                                               string broadcast>{
1967   let Predicates = [prd] in {
1968     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}", 
1969                                       broadcast>, EVEX_V512;
1970   }
1971   let Predicates = [prd, HasVLX] in {
1972     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1973                                       broadcast>, EVEX_V128;
1974     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1975                                       broadcast>, EVEX_V256;
1976   }
1977 }
1978
1979 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1980              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
1981   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec, 
1982                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1983   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec, 
1984                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1985   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1986                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
1987   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1988                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
1989 }
1990
1991 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
1992                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
1993
1994 //-----------------------------------------------------------------
1995 // Mask register copy, including
1996 // - copy between mask registers
1997 // - load/store mask registers
1998 // - copy from GPR to mask register and vice versa
1999 //
2000 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2001                          string OpcodeStr, RegisterClass KRC,
2002                          ValueType vvt, X86MemOperand x86memop> {
2003   let hasSideEffects = 0 in {
2004     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2005                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2006     let mayLoad = 1 in
2007     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2008                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2009                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2010     let mayStore = 1 in
2011     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2012                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2013                [(store KRC:$src, addr:$dst)]>;
2014   }
2015 }
2016
2017 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2018                              string OpcodeStr,
2019                              RegisterClass KRC, RegisterClass GRC> {
2020   let hasSideEffects = 0 in {
2021     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2022                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2023     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2024                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2025   }
2026 }
2027
2028 let Predicates = [HasDQI] in
2029   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2030                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2031                VEX, PD;
2032
2033 let Predicates = [HasAVX512] in
2034   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2035                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2036                VEX, PS;
2037
2038 let Predicates = [HasBWI] in {
2039   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2040                VEX, PD, VEX_W;
2041   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2042                VEX, XD;
2043 }
2044
2045 let Predicates = [HasBWI] in {
2046   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2047                VEX, PS, VEX_W;
2048   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2049                VEX, XD, VEX_W;
2050 }
2051
2052 // GR from/to mask register
2053 let Predicates = [HasDQI] in {
2054   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2055             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2056   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2057             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2058 }
2059 let Predicates = [HasAVX512] in {
2060   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2061             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2062   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2063             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2064 }
2065 let Predicates = [HasBWI] in {
2066   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2067   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2068 }
2069 let Predicates = [HasBWI] in {
2070   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2071   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2072 }
2073
2074 // Load/store kreg
2075 let Predicates = [HasDQI] in {
2076   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2077             (KMOVBmk addr:$dst, VK8:$src)>;
2078   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2079             (KMOVBkm addr:$src)>;
2080
2081   def : Pat<(store VK4:$src, addr:$dst),
2082             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2083   def : Pat<(store VK2:$src, addr:$dst),
2084             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2085 }
2086 let Predicates = [HasAVX512, NoDQI] in {
2087   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2088             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2089   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2090             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2091 }
2092 let Predicates = [HasAVX512] in {
2093   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2094             (KMOVWmk addr:$dst, VK16:$src)>;
2095   def : Pat<(i1 (load addr:$src)),
2096             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2097                                               (MOV8rm addr:$src), sub_8bit)),
2098                                 (i16 1)), VK1)>;
2099   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2100             (KMOVWkm addr:$src)>;
2101 }
2102 let Predicates = [HasBWI] in {
2103   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2104             (KMOVDmk addr:$dst, VK32:$src)>;
2105   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2106             (KMOVDkm addr:$src)>;
2107 }
2108 let Predicates = [HasBWI] in {
2109   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2110             (KMOVQmk addr:$dst, VK64:$src)>;
2111   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2112             (KMOVQkm addr:$src)>;
2113 }
2114
2115 let Predicates = [HasAVX512] in {
2116   def : Pat<(i1 (trunc (i64 GR64:$src))),
2117             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2118                                         (i32 1))), VK1)>;
2119
2120   def : Pat<(i1 (trunc (i32 GR32:$src))),
2121             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2122
2123   def : Pat<(i1 (trunc (i8 GR8:$src))),
2124        (COPY_TO_REGCLASS
2125         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2126        VK1)>;
2127   def : Pat<(i1 (trunc (i16 GR16:$src))),
2128        (COPY_TO_REGCLASS
2129         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2130        VK1)>;
2131
2132   def : Pat<(i32 (zext VK1:$src)),
2133             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2134   def : Pat<(i32 (anyext VK1:$src)),
2135             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2136
2137   def : Pat<(i8 (zext VK1:$src)),
2138             (EXTRACT_SUBREG
2139              (AND32ri (KMOVWrk
2140                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2141   def : Pat<(i8 (anyext VK1:$src)),
2142               (EXTRACT_SUBREG
2143                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2144
2145   def : Pat<(i64 (zext VK1:$src)),
2146             (AND64ri8 (SUBREG_TO_REG (i64 0),
2147              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2148   def : Pat<(i16 (zext VK1:$src)),
2149             (EXTRACT_SUBREG
2150              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2151               sub_16bit)>;
2152   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2153             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2154   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2155             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2156 }
2157 let Predicates = [HasBWI] in {
2158   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2159             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2160   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2161             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2162 }
2163
2164
2165 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2166 let Predicates = [HasAVX512, NoDQI] in {
2167   // GR from/to 8-bit mask without native support
2168   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2169             (COPY_TO_REGCLASS
2170              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2171   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2172             (EXTRACT_SUBREG
2173               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2174               sub_8bit)>;
2175 }
2176
2177 let Predicates = [HasAVX512] in {
2178   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2179             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2180   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2181             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2182 }
2183 let Predicates = [HasBWI] in {
2184   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2185             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2186   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2187             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2188 }
2189
2190 // Mask unary operation
2191 // - KNOT
2192 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2193                             RegisterClass KRC, SDPatternOperator OpNode,
2194                             Predicate prd> {
2195   let Predicates = [prd] in
2196     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2197                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2198                [(set KRC:$dst, (OpNode KRC:$src))]>;
2199 }
2200
2201 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2202                                 SDPatternOperator OpNode> {
2203   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2204                             HasDQI>, VEX, PD;
2205   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2206                             HasAVX512>, VEX, PS;
2207   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2208                             HasBWI>, VEX, PD, VEX_W;
2209   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2210                             HasBWI>, VEX, PS, VEX_W;
2211 }
2212
2213 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2214
2215 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2216   let Predicates = [HasAVX512] in
2217     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2218                 (i16 GR16:$src)),
2219               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2220               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2221 }
2222 defm : avx512_mask_unop_int<"knot", "KNOT">;
2223
2224 let Predicates = [HasDQI] in
2225 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2226 let Predicates = [HasAVX512] in
2227 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2228 let Predicates = [HasBWI] in
2229 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2230 let Predicates = [HasBWI] in
2231 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2232
2233 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2234 let Predicates = [HasAVX512, NoDQI] in {
2235 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2236           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2237 def : Pat<(not VK8:$src),
2238           (COPY_TO_REGCLASS
2239             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2240 }
2241 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2242           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2243 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2244           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2245
2246 // Mask binary operation
2247 // - KAND, KANDN, KOR, KXNOR, KXOR
2248 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2249                            RegisterClass KRC, SDPatternOperator OpNode,
2250                            Predicate prd, bit IsCommutable> {
2251   let Predicates = [prd], isCommutable = IsCommutable in
2252     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2253                !strconcat(OpcodeStr,
2254                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2255                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2256 }
2257
2258 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2259                                SDPatternOperator OpNode, bit IsCommutable,
2260                                Predicate prdW = HasAVX512> {
2261   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2262                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2263   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2264                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2265   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2266                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2267   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2268                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2269 }
2270
2271 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2272 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2273
2274 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2275 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2276 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2277 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2278 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2279 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2280
2281 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2282   let Predicates = [HasAVX512] in
2283     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2284                 (i16 GR16:$src1), (i16 GR16:$src2)),
2285               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2286               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2287               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2288 }
2289
2290 defm : avx512_mask_binop_int<"kand",  "KAND">;
2291 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2292 defm : avx512_mask_binop_int<"kor",   "KOR">;
2293 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2294 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2295
2296 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2297   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2298   // for the DQI set, this type is legal and KxxxB instruction is used
2299   let Predicates = [NoDQI] in
2300   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2301             (COPY_TO_REGCLASS
2302               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2303                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2304
2305   // All types smaller than 8 bits require conversion anyway
2306   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2307         (COPY_TO_REGCLASS (Inst
2308                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2309                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2310   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2311         (COPY_TO_REGCLASS (Inst
2312                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2313                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2314   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2315         (COPY_TO_REGCLASS (Inst
2316                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2317                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2318 }
2319
2320 defm : avx512_binop_pat<and,  KANDWrr>;
2321 defm : avx512_binop_pat<andn, KANDNWrr>;
2322 defm : avx512_binop_pat<or,   KORWrr>;
2323 defm : avx512_binop_pat<xnor, KXNORWrr>;
2324 defm : avx512_binop_pat<xor,  KXORWrr>;
2325
2326 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2327           (KXNORWrr VK16:$src1, VK16:$src2)>;
2328 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2329           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2330 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2331           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2332 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2333           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2334
2335 let Predicates = [NoDQI] in
2336 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2337           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2338                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2339
2340 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2341           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2342                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2343
2344 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2345           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2346                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2347
2348 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2349           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2350                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2351
2352 // Mask unpacking
2353 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2354                              RegisterClass KRCSrc, Predicate prd> {
2355   let Predicates = [prd] in {
2356     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2357                (ins KRC:$src1, KRC:$src2),
2358                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2359                VEX_4V, VEX_L;
2360
2361     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2362               (!cast<Instruction>(NAME##rr)
2363                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2364                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2365   }
2366 }
2367
2368 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2369 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2370 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2371
2372 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2373   let Predicates = [HasAVX512] in
2374     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2375                 (i16 GR16:$src1), (i16 GR16:$src2)),
2376               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2377               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2378               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2379 }
2380 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2381
2382 // Mask bit testing
2383 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2384                               SDNode OpNode, Predicate prd> {
2385   let Predicates = [prd], Defs = [EFLAGS] in
2386     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2387                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2388                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2389 }
2390
2391 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2392                                 Predicate prdW = HasAVX512> {
2393   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2394                                                                 VEX, PD;
2395   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2396                                                                 VEX, PS;
2397   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2398                                                                 VEX, PS, VEX_W;
2399   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2400                                                                 VEX, PD, VEX_W;
2401 }
2402
2403 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2404 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2405
2406 // Mask shift
2407 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2408                              SDNode OpNode> {
2409   let Predicates = [HasAVX512] in
2410     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2411                  !strconcat(OpcodeStr,
2412                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2413                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2414 }
2415
2416 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2417                                SDNode OpNode> {
2418   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2419                                VEX, TAPD, VEX_W;
2420   let Predicates = [HasDQI] in
2421   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2422                                VEX, TAPD;
2423   let Predicates = [HasBWI] in {
2424   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2425                                VEX, TAPD, VEX_W;
2426   let Predicates = [HasDQI] in
2427   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2428                                VEX, TAPD;
2429   }
2430 }
2431
2432 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2433 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2434
2435 // Mask setting all 0s or 1s
2436 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2437   let Predicates = [HasAVX512] in
2438     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2439       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2440                      [(set KRC:$dst, (VT Val))]>;
2441 }
2442
2443 multiclass avx512_mask_setop_w<PatFrag Val> {
2444   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2445   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2446   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2447   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2448 }
2449
2450 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2451 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2452
2453 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2454 let Predicates = [HasAVX512] in {
2455   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2456   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2457   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2458   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2459   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2460   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2461   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2462 }
2463 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2464           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2465
2466 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2467           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2468
2469 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2470           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2471
2472 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2473           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2474
2475 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2476           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2477
2478 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2479           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2480 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2481           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2482
2483 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2484           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2485
2486 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2487           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2488 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2489           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2490
2491 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2492           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2493 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2494           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2495 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2496           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2497 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2498           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2499
2500 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2501           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2502 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2503           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2504 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2505           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2506 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2507           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2508 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2509           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2510
2511
2512 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2513           (v8i1 (COPY_TO_REGCLASS
2514                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2515                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2516
2517 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2518           (v8i1 (COPY_TO_REGCLASS
2519                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2520                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2521
2522 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2523           (v4i1 (COPY_TO_REGCLASS
2524                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2525                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2526
2527 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2528           (v4i1 (COPY_TO_REGCLASS
2529                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2530                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2531
2532 //===----------------------------------------------------------------------===//
2533 // AVX-512 - Aligned and unaligned load and store
2534 //
2535
2536
2537 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2538                          PatFrag ld_frag, PatFrag mload,
2539                          bit IsReMaterializable = 1> {
2540   let hasSideEffects = 0 in {
2541   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2542                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2543                     _.ExeDomain>, EVEX;
2544   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2545                       (ins _.KRCWM:$mask,  _.RC:$src),
2546                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2547                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2548                        EVEX, EVEX_KZ;
2549
2550   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2551       SchedRW = [WriteLoad] in
2552   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2553                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2554                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2555                     _.ExeDomain>, EVEX;
2556
2557   let Constraints = "$src0 = $dst" in {
2558   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2559                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2560                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2561                     "${dst} {${mask}}, $src1}"),
2562                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2563                                         (_.VT _.RC:$src1),
2564                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2565                      EVEX, EVEX_K;
2566   let mayLoad = 1, SchedRW = [WriteLoad] in
2567     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2568                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2569                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2570                       "${dst} {${mask}}, $src1}"),
2571                      [(set _.RC:$dst, (_.VT
2572                          (vselect _.KRCWM:$mask,
2573                           (_.VT (bitconvert (ld_frag addr:$src1))),
2574                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2575   }
2576   let mayLoad = 1, SchedRW = [WriteLoad] in
2577   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2578                   (ins _.KRCWM:$mask, _.MemOp:$src),
2579                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2580                                 "${dst} {${mask}} {z}, $src}",
2581                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2582                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2583                   _.ExeDomain>, EVEX, EVEX_KZ;
2584   }
2585   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2586             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2587
2588   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2589             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2590
2591   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2592             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2593              _.KRCWM:$mask, addr:$ptr)>;
2594 }
2595
2596 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2597                                   AVX512VLVectorVTInfo _,
2598                                   Predicate prd,
2599                                   bit IsReMaterializable = 1> {
2600   let Predicates = [prd] in
2601   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2602                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2603
2604   let Predicates = [prd, HasVLX] in {
2605   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2606                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2607   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2608                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2609   }
2610 }
2611
2612 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2613                                   AVX512VLVectorVTInfo _,
2614                                   Predicate prd,
2615                                   bit IsReMaterializable = 1> {
2616   let Predicates = [prd] in
2617   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2618                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2619
2620   let Predicates = [prd, HasVLX] in {
2621   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2622                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2623   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2624                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2625   }
2626 }
2627
2628 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2629                         PatFrag st_frag, PatFrag mstore> {
2630
2631   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2632                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2633                          [], _.ExeDomain>, EVEX;
2634   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2635                          (ins _.KRCWM:$mask, _.RC:$src),
2636                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2637                          "${dst} {${mask}}, $src}",
2638                          [], _.ExeDomain>,  EVEX, EVEX_K;
2639   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2640                           (ins _.KRCWM:$mask, _.RC:$src),
2641                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2642                           "${dst} {${mask}} {z}, $src}",
2643                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2644
2645   let mayStore = 1 in {
2646   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2647                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2648                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2649   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2650                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2651               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2652                [], _.ExeDomain>, EVEX, EVEX_K;
2653   }
2654
2655   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2656            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2657                                                     _.KRCWM:$mask, _.RC:$src)>;
2658 }
2659
2660
2661 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2662                             AVX512VLVectorVTInfo _, Predicate prd> {
2663   let Predicates = [prd] in
2664   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2665                         masked_store_unaligned>, EVEX_V512;
2666
2667   let Predicates = [prd, HasVLX] in {
2668     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2669                              masked_store_unaligned>, EVEX_V256;
2670     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2671                              masked_store_unaligned>, EVEX_V128;
2672   }
2673 }
2674
2675 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2676                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2677   let Predicates = [prd] in
2678   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2679                         masked_store_aligned512>, EVEX_V512;
2680
2681   let Predicates = [prd, HasVLX] in {
2682     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2683                              masked_store_aligned256>, EVEX_V256;
2684     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2685                              masked_store_aligned128>, EVEX_V128;
2686   }
2687 }
2688
2689 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2690                                      HasAVX512>,
2691                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2692                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2693
2694 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2695                                      HasAVX512>,
2696                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2697                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2698
2699 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2700                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2701                               PS, EVEX_CD8<32, CD8VF>;
2702
2703 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2704                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2705                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2706
2707 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2708                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2709        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2710
2711 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2712                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2713        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2714
2715 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2716                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2717        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2718
2719 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2720                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2721        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2722
2723 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2724                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2725        (VMOVAPDZrm addr:$ptr)>;
2726
2727 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2728                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2729        (VMOVAPSZrm addr:$ptr)>;
2730
2731 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2732           GR16:$mask),
2733          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2734             VR512:$src)>;
2735 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2736           GR8:$mask),
2737          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2738             VR512:$src)>;
2739
2740 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2741           GR16:$mask),
2742          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2743             VR512:$src)>;
2744 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2745           GR8:$mask),
2746          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2747             VR512:$src)>;
2748
2749 let Predicates = [HasAVX512, NoVLX] in {
2750 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2751          (VMOVUPSZmrk addr:$ptr,
2752          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2753          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2754
2755 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2756          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2757           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2758
2759 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2760          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2761          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2762           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2763 }
2764
2765 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2766                                        HasAVX512>,
2767                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2768                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2769
2770 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2771                                        HasAVX512>,
2772                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2773                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2774
2775 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2776                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2777                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2778
2779 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2780                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2781                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2782
2783 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2784                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2785                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2786
2787 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2788                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2789                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2790
2791 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2792                  (v16i32 immAllZerosV), GR16:$mask)),
2793        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2794
2795 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2796                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2797        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2798
2799 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2800             GR16:$mask),
2801          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2802             VR512:$src)>;
2803 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2804             GR8:$mask),
2805          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2806             VR512:$src)>;
2807
2808 let AddedComplexity = 20 in {
2809 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2810                           (bc_v8i64 (v16i32 immAllZerosV)))),
2811                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2812
2813 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2814                           (v8i64 VR512:$src))),
2815    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2816                                               VK8), VR512:$src)>;
2817
2818 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2819                            (v16i32 immAllZerosV))),
2820                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2821
2822 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2823                            (v16i32 VR512:$src))),
2824                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2825 }
2826 // NoVLX patterns
2827 let Predicates = [HasAVX512, NoVLX] in {
2828 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2829          (VMOVDQU32Zmrk addr:$ptr,
2830          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2831          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2832
2833 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2834          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2835           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2836 }
2837
2838 // Move Int Doubleword to Packed Double Int
2839 //
2840 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2841                       "vmovd\t{$src, $dst|$dst, $src}",
2842                       [(set VR128X:$dst,
2843                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2844                         EVEX, VEX_LIG;
2845 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2846                       "vmovd\t{$src, $dst|$dst, $src}",
2847                       [(set VR128X:$dst,
2848                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2849                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2850 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2851                       "vmovq\t{$src, $dst|$dst, $src}",
2852                         [(set VR128X:$dst,
2853                           (v2i64 (scalar_to_vector GR64:$src)))],
2854                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2855 let isCodeGenOnly = 1 in {
2856 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2857                        "vmovq\t{$src, $dst|$dst, $src}",
2858                        [(set FR64:$dst, (bitconvert GR64:$src))],
2859                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2860 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2861                          "vmovq\t{$src, $dst|$dst, $src}",
2862                          [(set GR64:$dst, (bitconvert FR64:$src))],
2863                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2864 }
2865 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2866                          "vmovq\t{$src, $dst|$dst, $src}",
2867                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2868                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2869                          EVEX_CD8<64, CD8VT1>;
2870
2871 // Move Int Doubleword to Single Scalar
2872 //
2873 let isCodeGenOnly = 1 in {
2874 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2875                       "vmovd\t{$src, $dst|$dst, $src}",
2876                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2877                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2878
2879 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2880                       "vmovd\t{$src, $dst|$dst, $src}",
2881                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2882                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2883 }
2884
2885 // Move doubleword from xmm register to r/m32
2886 //
2887 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2888                        "vmovd\t{$src, $dst|$dst, $src}",
2889                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2890                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2891                        EVEX, VEX_LIG;
2892 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2893                        (ins i32mem:$dst, VR128X:$src),
2894                        "vmovd\t{$src, $dst|$dst, $src}",
2895                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2896                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2897                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2898
2899 // Move quadword from xmm1 register to r/m64
2900 //
2901 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2902                       "vmovq\t{$src, $dst|$dst, $src}",
2903                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2904                                                    (iPTR 0)))],
2905                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2906                       Requires<[HasAVX512, In64BitMode]>;
2907
2908 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2909                        (ins i64mem:$dst, VR128X:$src),
2910                        "vmovq\t{$src, $dst|$dst, $src}",
2911                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2912                                addr:$dst)], IIC_SSE_MOVDQ>,
2913                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2914                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2915
2916 // Move Scalar Single to Double Int
2917 //
2918 let isCodeGenOnly = 1 in {
2919 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2920                       (ins FR32X:$src),
2921                       "vmovd\t{$src, $dst|$dst, $src}",
2922                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2923                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2924 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2925                       (ins i32mem:$dst, FR32X:$src),
2926                       "vmovd\t{$src, $dst|$dst, $src}",
2927                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2928                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2929 }
2930
2931 // Move Quadword Int to Packed Quadword Int
2932 //
2933 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2934                       (ins i64mem:$src),
2935                       "vmovq\t{$src, $dst|$dst, $src}",
2936                       [(set VR128X:$dst,
2937                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2938                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2939
2940 //===----------------------------------------------------------------------===//
2941 // AVX-512  MOVSS, MOVSD
2942 //===----------------------------------------------------------------------===//
2943
2944 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2945                               SDNode OpNode, ValueType vt,
2946                               X86MemOperand x86memop, PatFrag mem_pat> {
2947   let hasSideEffects = 0 in {
2948   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2949               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2950               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2951                                       (scalar_to_vector RC:$src2))))],
2952               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2953   let Constraints = "$src1 = $dst" in
2954   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2955               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2956               !strconcat(asm,
2957                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2958               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2959   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2960               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2961               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2962               EVEX, VEX_LIG;
2963   let mayStore = 1 in {
2964   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2965              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2966              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2967              EVEX, VEX_LIG;
2968   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2969              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2970              [], IIC_SSE_MOV_S_MR>,
2971              EVEX, VEX_LIG, EVEX_K;
2972   } // mayStore
2973   } //hasSideEffects = 0
2974 }
2975
2976 let ExeDomain = SSEPackedSingle in
2977 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2978                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2979
2980 let ExeDomain = SSEPackedDouble in
2981 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2982                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2983
2984 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2985           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2986            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2987
2988 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2989           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2990            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2991
2992 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2993           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2994            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2995