lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 // Similar to AVX512_maskable_3rc but in this case the input VT for the tied
 280 // operand differs from the output VT. This requires a bitconvert on
 281 // the preserved vector going into the vselect.
 282 multiclass AVX512_maskable_3src_cast<bits<8> O, Format F, X86VectorVTInfo OutVT,
 283                                      X86VectorVTInfo InVT,
 284                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 285                                      string AttSrcAsm, string IntelSrcAsm,
 286                                      dag RHS> :
 287    AVX512_maskable_common<O, F, OutVT, Outs,
 288                           !con((ins InVT.RC:$src1), NonTiedIns),
 289                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 290                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 291                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 292                           (vselect InVT.KRCWM:$mask, RHS,
 293                            (bitconvert InVT.RC:$src1))>;
 294
 295 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 296                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 297                                      string AttSrcAsm, string IntelSrcAsm,
 298                                      dag RHS> :
 299    AVX512_maskable_common<O, F, _, Outs,
 300                           !con((ins _.RC:$src1), NonTiedIns),
 301                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 302                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 303                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 304                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 305
 306 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 307                                   dag Outs, dag Ins,
 308                                   string OpcodeStr,
 309                                   string AttSrcAsm, string IntelSrcAsm,
 310                                   list<dag> Pattern> :
 311    AVX512_maskable_custom<O, F, Outs, Ins,
 312                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 313                           !con((ins _.KRCWM:$mask), Ins),
 314                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 315                           "$src0 = $dst">;
 316
 317
 318 // Instruction with mask that puts result in mask register,
 319 // like "compare" and "vptest"
 320 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 321                                   dag Outs,
 322                                   dag Ins, dag MaskingIns,
 323                                   string OpcodeStr,
 324                                   string AttSrcAsm, string IntelSrcAsm,
 325                                   list<dag> Pattern,
 326                                   list<dag> MaskingPattern,
 327                                   string Round = "",
 328                                   InstrItinClass itin = NoItinerary> {
 329     def NAME: AVX512<O, F, Outs, Ins,
 330                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 331                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 332                        Pattern, itin>;
 333
 334     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 335                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 336                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 337                        MaskingPattern, itin>, EVEX_K;
 338 }
 339
 340 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 341                                   dag Outs,
 342                                   dag Ins, dag MaskingIns,
 343                                   string OpcodeStr,
 344                                   string AttSrcAsm, string IntelSrcAsm,
 345                                   dag RHS, dag MaskingRHS,
 346                                   string Round = "",
 347                                   InstrItinClass itin = NoItinerary> :
 348   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 349                          AttSrcAsm, IntelSrcAsm,
 350                          [(set _.KRC:$dst, RHS)],
 351                          [(set _.KRC:$dst, MaskingRHS)],
 352                          Round, NoItinerary>;
 353
 354 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 355                            dag Outs, dag Ins, string OpcodeStr,
 356                            string AttSrcAsm, string IntelSrcAsm,
 357                            dag RHS, string Round = "",
 358                            InstrItinClass itin = NoItinerary> :
 359    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 360                           !con((ins _.KRCWM:$mask), Ins),
 361                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 362                           (and _.KRCWM:$mask, RHS),
 363                           Round, itin>;
 364
 365 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 366                            dag Outs, dag Ins, string OpcodeStr,
 367                            string AttSrcAsm, string IntelSrcAsm> :
 368    AVX512_maskable_custom_cmp<O, F, Outs,
 369                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 370                              AttSrcAsm, IntelSrcAsm,
 371                              [],[],"", NoItinerary>;
 372
 373 // Bitcasts between 512-bit vector types. Return the original type since
 374 // no instruction is needed for the conversion
 375 let Predicates = [HasAVX512] in {
 376   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 377   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 378   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 379   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 380   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 381   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 382   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 383   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 384   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 385   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 386   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 387   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 388   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 389   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 390   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 391   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 392   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 393   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 394   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 395   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 396   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 397   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 398   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 399   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 400   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 401   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 402   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 403   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 404   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 405   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 406   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 407
 408   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 409   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 410   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 411   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 412   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 413   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 414   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 415   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 416   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 417   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 418   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 419   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 420   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 421   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 422   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 423   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 424   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 425   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 426   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 427   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 428   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 429   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 430   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 431   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 432   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 433   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 434   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 435   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 436   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 437   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 438
 439 // Bitcasts between 256-bit vector types. Return the original type since
 440 // no instruction is needed for the conversion
 441   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 442   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 443   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 444   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 445   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 446   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 447   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 448   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 449   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 450   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 451   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 452   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 453   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 454   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 455   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 456   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 457   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 458   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 459   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 460   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 461   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 462   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 463   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 464   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 465   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 466   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 467   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 468   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 469   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 470   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 471 }
 472
 473 //
 474 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 475 //
 476
 477 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 478     isPseudo = 1, Predicates = [HasAVX512] in {
 479 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 480                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 481 }
 482
 483 let Predicates = [HasAVX512] in {
 484 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 485 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 486 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 487 }
 488
 489 //===----------------------------------------------------------------------===//
 490 // AVX-512 - VECTOR INSERT
 491 //
 492 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 493                                                        PatFrag vinsert_insert> {
 494   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 495     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 496                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 497                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 498                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 499                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 500                                          (From.VT From.RC:$src2),
 501                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 502
 503   let mayLoad = 1 in
 504     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 505                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 506                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 507                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 508                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 509                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 510                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 511                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 512   }
 513 }
 514
 515 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 516                        X86VectorVTInfo To, PatFrag vinsert_insert,
 517                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 518   let Predicates = p in {
 519     def : Pat<(vinsert_insert:$ins
 520                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 521               (To.VT (!cast<Instruction>(InstrStr#"rr")
 522                      To.RC:$src1, From.RC:$src2,
 523                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 524
 525     def : Pat<(vinsert_insert:$ins
 526                   (To.VT To.RC:$src1),
 527                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 528                   (iPTR imm)),
 529               (To.VT (!cast<Instruction>(InstrStr#"rm")
 530                   To.RC:$src1, addr:$src2,
 531                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 532   }
 533 }
 534
 535 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 536                             ValueType EltVT64, int Opcode256> {
 537
 538   let Predicates = [HasVLX] in
 539     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 540                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 541                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 542                                  vinsert128_insert>, EVEX_V256;
 543
 544   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 545                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 546                                  X86VectorVTInfo<16, EltVT32, VR512>,
 547                                  vinsert128_insert>, EVEX_V512;
 548
 549   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 550                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 551                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 552                                  vinsert256_insert>, VEX_W, EVEX_V512;
 553
 554   let Predicates = [HasVLX, HasDQI] in
 555     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 556                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 557                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 558                                    vinsert128_insert>, VEX_W, EVEX_V256;
 559
 560   let Predicates = [HasDQI] in {
 561     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 562                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 563                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 564                                  vinsert128_insert>, VEX_W, EVEX_V512;
 565
 566     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 567                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 568                                    X86VectorVTInfo<16, EltVT32, VR512>,
 569                                    vinsert256_insert>, EVEX_V512;
 570   }
 571 }
 572
 573 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 574 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 575
 576 // Codegen pattern with the alternative types,
 577 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 578 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 579               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 580 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 581               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 582
 583 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 584               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 585 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 586               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 587
 588 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 589               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 590 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 591               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 592
 593 // Codegen pattern with the alternative types insert VEC128 into VEC256
 594 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 595               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 596 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 597               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 598 // Codegen pattern with the alternative types insert VEC128 into VEC512
 599 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 600               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 601 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 602                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 603 // Codegen pattern with the alternative types insert VEC256 into VEC512
 604 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 605               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 606 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 607               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 608
 609 // vinsertps - insert f32 to XMM
 610 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 611       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 612       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 613       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 614       EVEX_4V;
 615 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 616       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 617       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 618       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 619                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 620                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 621
 622 //===----------------------------------------------------------------------===//
 623 // AVX-512 VECTOR EXTRACT
 624 //---
 625
 626 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 627                                                      X86VectorVTInfo To> {
 628   // A subvector extract from the first vector position is
 629   // a subregister copy that needs no instruction.
 630   def NAME # To.NumElts:
 631       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 632           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 633 }
 634
 635 multiclass vextract_for_size<int Opcode,
 636                                     X86VectorVTInfo From, X86VectorVTInfo To,
 637                                     PatFrag vextract_extract> :
 638   vextract_for_size_first_position_lowering<From, To> {
 639
 640   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 641     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 642     // vextract_extract), we interesting only in patterns without mask,
 643     // intrinsics pattern match generated bellow.
 644     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 645                 (ins From.RC:$src1, i32u8imm:$idx),
 646                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 647                 "$idx, $src1", "$src1, $idx",
 648                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 649                                                          (iPTR imm)))]>,
 650               AVX512AIi8Base, EVEX;
 651     let mayStore = 1 in {
 652       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 653                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 654                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 655                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 656                       []>, EVEX;
 657
 658       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 659                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 660                                           From.RC:$src1, i32u8imm:$src2),
 661                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 662                             "\t{$src2, $src1, $dst {${mask}}|"
 663                             "$dst {${mask}}, $src1, $src2}",
 664                       []>, EVEX_K, EVEX;
 665     }//mayStore = 1
 666   }
 667
 668   // Intrinsic call with masking.
 669   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 670                               "x" # To.NumElts # "_" # From.Size)
 671                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 672             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 673                                 From.ZSuffix # "rrk")
 674                 To.RC:$src0,
 675                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 676                 From.RC:$src1, imm:$idx)>;
 677
 678   // Intrinsic call with zero-masking.
 679   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 680                               "x" # To.NumElts # "_" # From.Size)
 681                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 682             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 683                                 From.ZSuffix # "rrkz")
 684                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 685                 From.RC:$src1, imm:$idx)>;
 686
 687   // Intrinsic call without masking.
 688   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 689                               "x" # To.NumElts # "_" # From.Size)
 690                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 691             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 692                                 From.ZSuffix # "rr")
 693                 From.RC:$src1, imm:$idx)>;
 694 }
 695
 696 // Codegen pattern for the alternative types
 697 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 698                 X86VectorVTInfo To, PatFrag vextract_extract,
 699                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 700   vextract_for_size_first_position_lowering<From, To> {
 701
 702   let Predicates = p in
 703      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 704                (To.VT (!cast<Instruction>(InstrStr#"rr")
 705                           From.RC:$src1,
 706                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 707 }
 708
 709 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 710                                              ValueType EltVT64, int Opcode256> {
 711   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 712                                  X86VectorVTInfo<16, EltVT32, VR512>,
 713                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 714                                  vextract128_extract>,
 715                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 716   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 717                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 718                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 719                                  vextract256_extract>,
 720                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 721   let Predicates = [HasVLX] in
 722     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 723                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 724                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 725                                  vextract128_extract>,
 726                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 727   let Predicates = [HasVLX, HasDQI] in
 728     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 729                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 730                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 731                                  vextract128_extract>,
 732                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 733   let Predicates = [HasDQI] in {
 734     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 735                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 736                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 737                                  vextract128_extract>,
 738                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 739     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 740                                  X86VectorVTInfo<16, EltVT32, VR512>,
 741                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 742                                  vextract256_extract>,
 743                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 744   }
 745 }
 746
 747 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 748 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 749
 750 // extract_subvector codegen patterns with the alternative types.
 751 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 752 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 753           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 754 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 755           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 756
 757 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 758           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 759 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 760           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 761
 762 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 763           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 764 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 765           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 766
 767 // Codegen pattern with the alternative types extract VEC128 from VEC512
 768 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 769                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 770 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 771                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 772 // Codegen pattern with the alternative types extract VEC256 from VEC512
 773 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 774                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 775 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 776                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 777
 778 // A 128-bit subvector insert to the first 512-bit vector position
 779 // is a subregister copy that needs no instruction.
 780 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 781           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 782           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 783           sub_ymm)>;
 784 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 785           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 786           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 787           sub_ymm)>;
 788 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 789           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 790           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 791           sub_ymm)>;
 792 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 793           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 794           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 795           sub_ymm)>;
 796
 797 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 798           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 799 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 800           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 801 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 802           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 803 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 804           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 805 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 806           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 807 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 808           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 809
 810 // vextractps - extract 32 bits from XMM
 811 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 812       (ins VR128X:$src1, u8imm:$src2),
 813       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 814       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 815       EVEX;
 816
 817 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 818       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 819       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 820       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 821                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 822
 823 //===---------------------------------------------------------------------===//
 824 // AVX-512 BROADCAST
 825 //---
 826
 827 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
 828                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
 829
 830   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
 831                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
 832                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
 833                    T8PD, EVEX;
 834   let mayLoad = 1 in
 835     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
 836                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
 837                      (DestInfo.VT (X86VBroadcast
 838                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
 839                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
 840 }
 841
 842 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
 843                                                        AVX512VLVectorVTInfo _> {
 844   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 845                              EVEX_V512;
 846
 847   let Predicates = [HasVLX] in {
 848     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 849                              EVEX_V256;
 850   }
 851 }
 852
 853 let ExeDomain = SSEPackedSingle in {
 854   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
 855                                          avx512vl_f32_info>;
 856    let Predicates = [HasVLX] in {
 857      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
 858                                          v4f32x_info, v4f32x_info>, EVEX_V128;
 859    }
 860 }
 861
 862 let ExeDomain = SSEPackedDouble in {
 863   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
 864                                          avx512vl_f64_info>, VEX_W;
 865 }
 866
 867 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 868 // Later, we can canonize broadcast instructions before ISel phase and
 869 // eliminate additional patterns on ISel.
 870 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 871 // representations of source
 872 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 873                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 874                                 RegisterClass SrcRC_s> {
 875   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 876             (!cast<Instruction>(InstName##"r")
 877               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 878
 879   let AddedComplexity = 30 in {
 880     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 881                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 882               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 883                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 884
 885     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 886                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 887               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 888                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 889   }
 890 }
 891
 892 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 893                             VR128X, FR32X>;
 894 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 895                             VR128X, FR64X>;
 896
 897 let Predicates = [HasVLX] in {
 898   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 899                               v8f32x_info, VR128X, FR32X>;
 900   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 901                               v4f32x_info, VR128X, FR32X>;
 902   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 903                               v4f64x_info, VR128X, FR64X>;
 904 }
 905
 906 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 907           (VBROADCASTSSZm addr:$src)>;
 908 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 909           (VBROADCASTSDZm addr:$src)>;
 910
 911 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 912           (VBROADCASTSSZm addr:$src)>;
 913 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 914           (VBROADCASTSDZm addr:$src)>;
 915
 916 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 917                                     RegisterClass SrcRC> {
 918   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 919                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 920                            "$src", "$src", []>, T8PD, EVEX;
 921 }
 922
 923 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 924                                        RegisterClass SrcRC, Predicate prd> {
 925   let Predicates = [prd] in
 926     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 927   let Predicates = [prd, HasVLX] in {
 928     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 929     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 930   }
 931 }
 932
 933 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 934                                                  HasBWI>;
 935 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 936                                                  HasBWI>;
 937 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 938                                                  HasAVX512>;
 939 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 940                                                  HasAVX512>, VEX_W;
 941
 942 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 943            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 944
 945 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 946            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 947
 948 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 949         (VPBROADCASTDrZr GR32:$src)>;
 950 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 951         (VPBROADCASTQrZr GR64:$src)>;
 952
 953 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 954         (VPBROADCASTDrZr GR32:$src)>;
 955 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 956         (VPBROADCASTQrZr GR64:$src)>;
 957
 958 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 959                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 960           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 961 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 962                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 963           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 964
 965 // Provide aliases for broadcast from the same register class that
 966 // automatically does the extract.
 967 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
 968                                             X86VectorVTInfo SrcInfo> {
 969   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
 970             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
 971                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
 972 }
 973
 974 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
 975                                         AVX512VLVectorVTInfo _, Predicate prd> {
 976   let Predicates = [prd] in {
 977     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 978                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
 979                                   EVEX_V512;
 980     // Defined separately to avoid redefinition.
 981     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
 982   }
 983   let Predicates = [prd, HasVLX] in {
 984     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 985                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
 986                                  EVEX_V256;
 987     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
 988                                  EVEX_V128;
 989   }
 990 }
 991
 992 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
 993                                            avx512vl_i8_info, HasBWI>;
 994 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
 995                                            avx512vl_i16_info, HasBWI>;
 996 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
 997                                            avx512vl_i32_info, HasAVX512>;
 998 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
 999                                            avx512vl_i64_info, HasAVX512>, VEX_W;
1000
1001 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
1002                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
1003   let mayLoad = 1 in {
1004   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
1005                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1006                   [(set _Dst.RC:$dst,
1007                     (_Dst.VT (X86SubVBroadcast
1008                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
1009   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1010                                                          _Src.MemOp:$src),
1011                   !strconcat(OpcodeStr,
1012                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
1013                   []>, EVEX, EVEX_K;
1014   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
1015                                                          _Src.MemOp:$src),
1016                   !strconcat(OpcodeStr,
1017                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
1018                   []>, EVEX, EVEX_KZ;
1019   }
1020 }
1021
1022 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1023                        v16i32_info, v4i32x_info>,
1024                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1025 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1026                        v16f32_info, v4f32x_info>,
1027                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1028 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1029                        v8i64_info, v4i64x_info>, VEX_W,
1030                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1031 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1032                        v8f64_info, v4f64x_info>, VEX_W,
1033                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1034
1035 let Predicates = [HasVLX] in {
1036 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1037                            v8i32x_info, v4i32x_info>,
1038                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1039 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1040                            v8f32x_info, v4f32x_info>,
1041                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1042 }
1043 let Predicates = [HasVLX, HasDQI] in {
1044 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1045                            v4i64x_info, v2i64x_info>, VEX_W,
1046                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1047 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1048                            v4f64x_info, v2f64x_info>, VEX_W,
1049                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1050 }
1051 let Predicates = [HasDQI] in {
1052 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1053                        v8i64_info, v2i64x_info>, VEX_W,
1054                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1055 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1056                        v16i32_info, v8i32x_info>,
1057                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1058 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1059                        v8f64_info, v2f64x_info>, VEX_W,
1060                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1061 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1062                        v16f32_info, v8f32x_info>,
1063                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1064 }
1065
1066 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1067                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1068                                  SDNode OpNode = X86SubVBroadcast> {
1069
1070   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1071                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1072                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1073                    T8PD, EVEX;
1074   let mayLoad = 1 in
1075     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1076                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1077                    (_Dst.VT (OpNode
1078                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1079                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1080 }
1081
1082 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1083                              AVX512VLVectorVTInfo _> {
1084   let Predicates = [HasDQI] in
1085     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1086                                   EVEX_V512;
1087   let Predicates = [HasDQI, HasVLX] in
1088     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1089                                   EVEX_V256;
1090 }
1091
1092 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1093                                                        AVX512VLVectorVTInfo _> :
1094   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1095
1096   let Predicates = [HasDQI, HasVLX] in
1097     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1098                                       X86SubV32x2Broadcast>, EVEX_V128;
1099 }
1100
1101 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1102                                            avx512vl_i32_info>;
1103 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1104                                            avx512vl_f32_info>;
1105
1106 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1107           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1108 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1109           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1110
1111 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1112           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1113 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1114           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1115
1116 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
1117           (VBROADCASTSSZr VR128X:$src)>;
1118 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
1119           (VBROADCASTSDZr VR128X:$src)>;
1120
1121 // Provide fallback in case the load node that is used in the patterns above
1122 // is used by additional users, which prevents the pattern selection.
1123 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1124           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1125 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1126           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1127
1128
1129 //===----------------------------------------------------------------------===//
1130 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1131 //---
1132 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1133                                   X86VectorVTInfo _, RegisterClass KRC> {
1134   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1135                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1136                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1137 }
1138
1139 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1140                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1141   let Predicates = [HasCDI] in
1142     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1143   let Predicates = [HasCDI, HasVLX] in {
1144     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1145     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1146   }
1147 }
1148
1149 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1150                                                avx512vl_i32_info, VK16>;
1151 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1152                                                avx512vl_i64_info, VK8>, VEX_W;
1153
1154 //===----------------------------------------------------------------------===//
1155 // -- VPERMI2 - 3 source operands form --
1156 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1157                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1158 let Constraints = "$src1 = $dst" in {
1159   defm rr: AVX512_maskable_3src_cast<opc, MRMSrcReg, _, IdxVT, (outs _.RC:$dst),
1160           (ins _.RC:$src2, _.RC:$src3),
1161           OpcodeStr, "$src3, $src2", "$src2, $src3",
1162           (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1163          AVX5128IBase;
1164
1165   let mayLoad = 1 in
1166   defm rm: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1167             (ins _.RC:$src2, _.MemOp:$src3),
1168             OpcodeStr, "$src3, $src2", "$src2, $src3",
1169             (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2,
1170                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1171             EVEX_4V, AVX5128IBase;
1172   }
1173 }
1174 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1175                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1176   let mayLoad = 1, Constraints = "$src1 = $dst" in
1177   defm rmb: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1178               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1179               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1180               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1181               (_.VT (X86VPermi2X IdxVT.RC:$src1,
1182                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1183               AVX5128IBase, EVEX_4V, EVEX_B;
1184 }
1185
1186 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1187                                AVX512VLVectorVTInfo VTInfo,
1188                                AVX512VLVectorVTInfo ShuffleMask> {
1189   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1190                            ShuffleMask.info512>,
1191             avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info512,
1192                              ShuffleMask.info512>, EVEX_V512;
1193   let Predicates = [HasVLX] in {
1194   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1195                                ShuffleMask.info128>,
1196                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info128,
1197                                   ShuffleMask.info128>, EVEX_V128;
1198   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1199                                ShuffleMask.info256>,
1200                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info256,
1201                                   ShuffleMask.info256>,  EVEX_V256;
1202   }
1203 }
1204
1205 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1206                                  AVX512VLVectorVTInfo VTInfo,
1207                                  AVX512VLVectorVTInfo Idx> {
1208   let Predicates = [HasBWI] in
1209   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1210                            Idx.info512>, EVEX_V512;
1211   let Predicates = [HasBWI, HasVLX] in {
1212   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1213                                Idx.info128>, EVEX_V128;
1214   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1215                                Idx.info256>,  EVEX_V256;
1216   }
1217 }
1218
1219 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d",
1220                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1221 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q",
1222                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1223 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w",
1224                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1225 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps",
1226                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1227 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd",
1228                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1229
1230 // VPERMT2
1231 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1232                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1233 let Constraints = "$src1 = $dst" in {
1234   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1235           (ins IdxVT.RC:$src2, _.RC:$src3),
1236           OpcodeStr, "$src3, $src2", "$src2, $src3",
1237           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1238          AVX5128IBase;
1239
1240   let mayLoad = 1 in
1241   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1242             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1243             OpcodeStr, "$src3, $src2", "$src2, $src3",
1244             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1245                    (bitconvert (_.LdFrag addr:$src3))))>,
1246             EVEX_4V, AVX5128IBase;
1247   }
1248 }
1249 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1250                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1251   let mayLoad = 1, Constraints = "$src1 = $dst" in
1252   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1253               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1254               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1255               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1256               (_.VT (X86VPermt2 _.RC:$src1,
1257                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1258               AVX5128IBase, EVEX_4V, EVEX_B;
1259 }
1260
1261 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1262                                AVX512VLVectorVTInfo VTInfo,
1263                                AVX512VLVectorVTInfo ShuffleMask> {
1264   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1265                               ShuffleMask.info512>,
1266             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1267                               ShuffleMask.info512>, EVEX_V512;
1268   let Predicates = [HasVLX] in {
1269   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1270                               ShuffleMask.info128>,
1271                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1272                               ShuffleMask.info128>, EVEX_V128;
1273   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1274                               ShuffleMask.info256>,
1275                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1276                               ShuffleMask.info256>, EVEX_V256;
1277   }
1278 }
1279
1280 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1281                                  AVX512VLVectorVTInfo VTInfo,
1282                                  AVX512VLVectorVTInfo Idx> {
1283   let Predicates = [HasBWI] in
1284   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1285                            Idx.info512>, EVEX_V512;
1286   let Predicates = [HasBWI, HasVLX] in {
1287   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1288                                Idx.info128>, EVEX_V128;
1289   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1290                                Idx.info256>, EVEX_V256;
1291   }
1292 }
1293
1294 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1295                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1296 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1297                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1298 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1299                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1300 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1301                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1302 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1303                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1304
1305 //===----------------------------------------------------------------------===//
1306 // AVX-512 - BLEND using mask
1307 //
1308 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1309   let ExeDomain = _.ExeDomain in {
1310   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1311              (ins _.RC:$src1, _.RC:$src2),
1312              !strconcat(OpcodeStr,
1313              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1314              []>, EVEX_4V;
1315   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1316              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1317              !strconcat(OpcodeStr,
1318              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1319              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1320                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1321   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1322              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1323              !strconcat(OpcodeStr,
1324              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1325              []>, EVEX_4V, EVEX_KZ;
1326   let mayLoad = 1 in {
1327   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1328              (ins _.RC:$src1, _.MemOp:$src2),
1329              !strconcat(OpcodeStr,
1330              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1331              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1332   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1333              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1334              !strconcat(OpcodeStr,
1335              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1336              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1337               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1338               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1339   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1340              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1341              !strconcat(OpcodeStr,
1342              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1343              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1344   }
1345   }
1346 }
1347 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1348
1349   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1350       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1351        !strconcat(OpcodeStr,
1352             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1353             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1354       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1355                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1356       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1357
1358   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1359       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1360        !strconcat(OpcodeStr,
1361             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1362             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1363       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1364
1365 }
1366
1367 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1368                                  AVX512VLVectorVTInfo VTInfo> {
1369   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1370            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1371
1372   let Predicates = [HasVLX] in {
1373     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1374                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1375     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1376                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1377   }
1378 }
1379
1380 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1381                          AVX512VLVectorVTInfo VTInfo> {
1382   let Predicates = [HasBWI] in
1383     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1384
1385   let Predicates = [HasBWI, HasVLX] in {
1386     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1387     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1388   }
1389 }
1390
1391
1392 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1393 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1394 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1395 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1396 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1397 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1398
1399
1400 let Predicates = [HasAVX512] in {
1401 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1402                             (v8f32 VR256X:$src2))),
1403             (EXTRACT_SUBREG
1404               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1405             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1406             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1407
1408 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1409                             (v8i32 VR256X:$src2))),
1410             (EXTRACT_SUBREG
1411                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1412             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1413             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1414 }
1415 //===----------------------------------------------------------------------===//
1416 // Compare Instructions
1417 //===----------------------------------------------------------------------===//
1418
1419 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1420
1421 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1422
1423   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1424                       (outs _.KRC:$dst),
1425                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1426                       "vcmp${cc}"#_.Suffix,
1427                       "$src2, $src1", "$src1, $src2",
1428                       (OpNode (_.VT _.RC:$src1),
1429                               (_.VT _.RC:$src2),
1430                               imm:$cc)>, EVEX_4V;
1431   let mayLoad = 1 in
1432     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1433                       (outs _.KRC:$dst),
1434                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1435                       "vcmp${cc}"#_.Suffix,
1436                       "$src2, $src1", "$src1, $src2",
1437                       (OpNode (_.VT _.RC:$src1),
1438                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1439                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1440
1441   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1442                      (outs _.KRC:$dst),
1443                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1444                      "vcmp${cc}"#_.Suffix,
1445                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1446                      (OpNodeRnd (_.VT _.RC:$src1),
1447                                 (_.VT _.RC:$src2),
1448                                 imm:$cc,
1449                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1450   // Accept explicit immediate argument form instead of comparison code.
1451   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1452     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1453                         (outs VK1:$dst),
1454                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1455                         "vcmp"#_.Suffix,
1456                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1457     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1458                         (outs _.KRC:$dst),
1459                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1460                         "vcmp"#_.Suffix,
1461                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1462                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1463
1464     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1465                        (outs _.KRC:$dst),
1466                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1467                        "vcmp"#_.Suffix,
1468                        "$cc,{sae}, $src2, $src1","$src1, $src2,{sae}, $cc">,
1469                        EVEX_4V, EVEX_B;
1470   }// let isAsmParserOnly = 1, hasSideEffects = 0
1471
1472   let isCodeGenOnly = 1 in {
1473     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1474                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1475                 !strconcat("vcmp${cc}", _.Suffix,
1476                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1477                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1478                                           _.FRC:$src2,
1479                                           imm:$cc))],
1480                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1481     let mayLoad = 1 in
1482       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1483                 (outs _.KRC:$dst),
1484                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1485                 !strconcat("vcmp${cc}", _.Suffix,
1486                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1487                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1488                                           (_.ScalarLdFrag addr:$src2),
1489                                           imm:$cc))],
1490                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1491   }
1492 }
1493
1494 let Predicates = [HasAVX512] in {
1495   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1496                                    AVX512XSIi8Base;
1497   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1498                                    AVX512XDIi8Base, VEX_W;
1499 }
1500
1501 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1502               X86VectorVTInfo _> {
1503   def rr : AVX512BI<opc, MRMSrcReg,
1504              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1505              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1506              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1507              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1508   let mayLoad = 1 in
1509   def rm : AVX512BI<opc, MRMSrcMem,
1510              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1511              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1512              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1513                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1514              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1515   def rrk : AVX512BI<opc, MRMSrcReg,
1516               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1517               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1518                           "$dst {${mask}}, $src1, $src2}"),
1519               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1520                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1521               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1522   let mayLoad = 1 in
1523   def rmk : AVX512BI<opc, MRMSrcMem,
1524               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1525               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1526                           "$dst {${mask}}, $src1, $src2}"),
1527               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1528                                    (OpNode (_.VT _.RC:$src1),
1529                                        (_.VT (bitconvert
1530                                               (_.LdFrag addr:$src2))))))],
1531               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1532 }
1533
1534 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1535               X86VectorVTInfo _> :
1536            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1537   let mayLoad = 1 in {
1538   def rmb : AVX512BI<opc, MRMSrcMem,
1539               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1540               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1541                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1542               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1543                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1544               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1545   def rmbk : AVX512BI<opc, MRMSrcMem,
1546                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1547                                        _.ScalarMemOp:$src2),
1548                !strconcat(OpcodeStr,
1549                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1550                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1551                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1552                                       (OpNode (_.VT _.RC:$src1),
1553                                         (X86VBroadcast
1554                                           (_.ScalarLdFrag addr:$src2)))))],
1555                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1556   }
1557 }
1558
1559 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1560                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1561   let Predicates = [prd] in
1562   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1563            EVEX_V512;
1564
1565   let Predicates = [prd, HasVLX] in {
1566     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1567                 EVEX_V256;
1568     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1569                 EVEX_V128;
1570   }
1571 }
1572
1573 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1574                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1575                                   Predicate prd> {
1576   let Predicates = [prd] in
1577   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1578            EVEX_V512;
1579
1580   let Predicates = [prd, HasVLX] in {
1581     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1582                 EVEX_V256;
1583     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1584                 EVEX_V128;
1585   }
1586 }
1587
1588 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1589                       avx512vl_i8_info, HasBWI>,
1590                 EVEX_CD8<8, CD8VF>;
1591
1592 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1593                       avx512vl_i16_info, HasBWI>,
1594                 EVEX_CD8<16, CD8VF>;
1595
1596 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1597                       avx512vl_i32_info, HasAVX512>,
1598                 EVEX_CD8<32, CD8VF>;
1599
1600 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1601                       avx512vl_i64_info, HasAVX512>,
1602                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1603
1604 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1605                       avx512vl_i8_info, HasBWI>,
1606                 EVEX_CD8<8, CD8VF>;
1607
1608 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1609                       avx512vl_i16_info, HasBWI>,
1610                 EVEX_CD8<16, CD8VF>;
1611
1612 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1613                       avx512vl_i32_info, HasAVX512>,
1614                 EVEX_CD8<32, CD8VF>;
1615
1616 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1617                       avx512vl_i64_info, HasAVX512>,
1618                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1619
1620 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1621             (COPY_TO_REGCLASS (VPCMPGTDZrr
1622             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1623             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1624
1625 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1626             (COPY_TO_REGCLASS (VPCMPEQDZrr
1627             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1628             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1629
1630 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1631                           X86VectorVTInfo _> {
1632   def rri : AVX512AIi8<opc, MRMSrcReg,
1633              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1634              !strconcat("vpcmp${cc}", Suffix,
1635                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1636              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1637                                        imm:$cc))],
1638              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1639   let mayLoad = 1 in
1640   def rmi : AVX512AIi8<opc, MRMSrcMem,
1641              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1642              !strconcat("vpcmp${cc}", Suffix,
1643                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1644              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1645                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1646                               imm:$cc))],
1647              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1648   def rrik : AVX512AIi8<opc, MRMSrcReg,
1649               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1650                                       AVX512ICC:$cc),
1651               !strconcat("vpcmp${cc}", Suffix,
1652                          "\t{$src2, $src1, $dst {${mask}}|",
1653                          "$dst {${mask}}, $src1, $src2}"),
1654               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1655                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1656                                           imm:$cc)))],
1657               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1658   let mayLoad = 1 in
1659   def rmik : AVX512AIi8<opc, MRMSrcMem,
1660               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1661                                     AVX512ICC:$cc),
1662               !strconcat("vpcmp${cc}", Suffix,
1663                          "\t{$src2, $src1, $dst {${mask}}|",
1664                          "$dst {${mask}}, $src1, $src2}"),
1665               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1666                                    (OpNode (_.VT _.RC:$src1),
1667                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1668                                       imm:$cc)))],
1669               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1670
1671   // Accept explicit immediate argument form instead of comparison code.
1672   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1673     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1674                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1675                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1676                           "$dst, $src1, $src2, $cc}"),
1677                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1678     let mayLoad = 1 in
1679     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1680                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1681                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1682                           "$dst, $src1, $src2, $cc}"),
1683                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1684     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1685                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1686                                        u8imm:$cc),
1687                !strconcat("vpcmp", Suffix,
1688                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1689                           "$dst {${mask}}, $src1, $src2, $cc}"),
1690                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1691     let mayLoad = 1 in
1692     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1693                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1694                                        u8imm:$cc),
1695                !strconcat("vpcmp", Suffix,
1696                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1697                           "$dst {${mask}}, $src1, $src2, $cc}"),
1698                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1699   }
1700 }
1701
1702 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1703                               X86VectorVTInfo _> :
1704            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1705   def rmib : AVX512AIi8<opc, MRMSrcMem,
1706              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1707                                      AVX512ICC:$cc),
1708              !strconcat("vpcmp${cc}", Suffix,
1709                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1710                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1711              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1712                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1713                                imm:$cc))],
1714              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1715   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1716               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1717                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1718               !strconcat("vpcmp${cc}", Suffix,
1719                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1720                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1721               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1722                                   (OpNode (_.VT _.RC:$src1),
1723                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1724                                     imm:$cc)))],
1725               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1726
1727   // Accept explicit immediate argument form instead of comparison code.
1728   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1729     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1730                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1731                                        u8imm:$cc),
1732                !strconcat("vpcmp", Suffix,
1733                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1734                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1735                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1736     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1737                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1738                                        _.ScalarMemOp:$src2, u8imm:$cc),
1739                !strconcat("vpcmp", Suffix,
1740                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1741                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1742                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1743   }
1744 }
1745
1746 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1747                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1748   let Predicates = [prd] in
1749   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1750
1751   let Predicates = [prd, HasVLX] in {
1752     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1753     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1754   }
1755 }
1756
1757 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1758                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1759   let Predicates = [prd] in
1760   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1761            EVEX_V512;
1762
1763   let Predicates = [prd, HasVLX] in {
1764     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1765                 EVEX_V256;
1766     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1767                 EVEX_V128;
1768   }
1769 }
1770
1771 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1772                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1773 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1774                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1775
1776 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1777                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1778 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1779                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1780
1781 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1782                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1783 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1784                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1785
1786 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1787                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1788 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1789                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1790
1791 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1792
1793   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1794                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1795                    "vcmp${cc}"#_.Suffix,
1796                    "$src2, $src1", "$src1, $src2",
1797                    (X86cmpm (_.VT _.RC:$src1),
1798                          (_.VT _.RC:$src2),
1799                            imm:$cc)>;
1800
1801   let mayLoad = 1 in {
1802     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1803                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1804                   "vcmp${cc}"#_.Suffix,
1805                   "$src2, $src1", "$src1, $src2",
1806                   (X86cmpm (_.VT _.RC:$src1),
1807                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1808                           imm:$cc)>;
1809
1810     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1811                   (outs _.KRC:$dst),
1812                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1813                   "vcmp${cc}"#_.Suffix,
1814                   "${src2}"##_.BroadcastStr##", $src1",
1815                   "$src1, ${src2}"##_.BroadcastStr,
1816                   (X86cmpm (_.VT _.RC:$src1),
1817                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1818                           imm:$cc)>,EVEX_B;
1819   }
1820   // Accept explicit immediate argument form instead of comparison code.
1821   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1822     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1823                          (outs _.KRC:$dst),
1824                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1825                          "vcmp"#_.Suffix,
1826                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1827
1828     let mayLoad = 1 in {
1829       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1830                              (outs _.KRC:$dst),
1831                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1832                              "vcmp"#_.Suffix,
1833                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1834
1835       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1836                          (outs _.KRC:$dst),
1837                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1838                          "vcmp"#_.Suffix,
1839                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1840                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1841     }
1842  }
1843 }
1844
1845 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1846   // comparison code form (VCMP[EQ/LT/LE/...]
1847   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1848                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1849                      "vcmp${cc}"#_.Suffix,
1850                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1851                      (X86cmpmRnd (_.VT _.RC:$src1),
1852                                     (_.VT _.RC:$src2),
1853                                     imm:$cc,
1854                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1855
1856   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1857     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1858                          (outs _.KRC:$dst),
1859                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1860                          "vcmp"#_.Suffix,
1861                          "$cc,{sae}, $src2, $src1",
1862                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1863    }
1864 }
1865
1866 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1867   let Predicates = [HasAVX512] in {
1868     defm Z    : avx512_vcmp_common<_.info512>,
1869                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1870
1871   }
1872   let Predicates = [HasAVX512,HasVLX] in {
1873    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1874    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1875   }
1876 }
1877
1878 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1879                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1880 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1881                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1882
1883 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1884           (COPY_TO_REGCLASS (VCMPPSZrri
1885             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1886             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1887             imm:$cc), VK8)>;
1888 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1889           (COPY_TO_REGCLASS (VPCMPDZrri
1890             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1891             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1892             imm:$cc), VK8)>;
1893 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1894           (COPY_TO_REGCLASS (VPCMPUDZrri
1895             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1896             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1897             imm:$cc), VK8)>;
1898
1899 // ----------------------------------------------------------------
1900 // FPClass
1901 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1902 //                                    op(mem_scalar,imm)
1903 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1904                                  X86VectorVTInfo _, Predicate prd> {
1905   let Predicates = [prd] in {
1906       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1907                       (ins _.RC:$src1, i32u8imm:$src2),
1908                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1909                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1910                               (i32 imm:$src2)))], NoItinerary>;
1911       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1912                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1913                       OpcodeStr##_.Suffix#
1914                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1915                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1916                                       (OpNode (_.VT _.RC:$src1),
1917                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1918     let mayLoad = 1, AddedComplexity = 20 in {
1919       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1920                       (ins _.MemOp:$src1, i32u8imm:$src2),
1921                       OpcodeStr##_.Suffix##
1922                                 "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1923                       [(set _.KRC:$dst,
1924                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1925                                     (i32 imm:$src2)))], NoItinerary>;
1926       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1927                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1928                       OpcodeStr##_.Suffix##
1929                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1930                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1931                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1932                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1933     }
1934   }
1935 }
1936
1937 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1938 //                                  fpclass(reg_vec, mem_vec, imm)
1939 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1940 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1941                                  X86VectorVTInfo _, string mem, string broadcast>{
1942   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1943                       (ins _.RC:$src1, i32u8imm:$src2),
1944                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1945                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1946                                        (i32 imm:$src2)))], NoItinerary>;
1947   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1948                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1949                       OpcodeStr##_.Suffix#
1950                       "\t{$src2, $src1, $dst {${mask}}| $dst {${mask}}, $src1, $src2}",
1951                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1952                                        (OpNode (_.VT _.RC:$src1),
1953                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1954   let mayLoad = 1 in {
1955     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1956                       (ins _.MemOp:$src1, i32u8imm:$src2),
1957                       OpcodeStr##_.Suffix##mem#
1958                       "\t{$src2, $src1, $dst | $dst, $src1, $src2}",
1959                       [(set _.KRC:$dst,(OpNode
1960                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1961                                        (i32 imm:$src2)))], NoItinerary>;
1962     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1963                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1964                       OpcodeStr##_.Suffix##mem#
1965                       "\t{$src2, $src1, $dst {${mask}} | $dst {${mask}}, $src1, $src2}",
1966                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1967                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1968                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1969     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1970                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1971                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1972                                         _.BroadcastStr##", $dst | $dst, ${src1}"
1973                                                     ##_.BroadcastStr##", $src2}",
1974                       [(set _.KRC:$dst,(OpNode
1975                                        (_.VT (X86VBroadcast
1976                                              (_.ScalarLdFrag addr:$src1))),
1977                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1978     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1979                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1980                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1981                             _.BroadcastStr##", $dst {${mask}} | $dst {${mask}}, ${src1}"##
1982                                                      _.BroadcastStr##", $src2}",
1983                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1984                                        (_.VT (X86VBroadcast
1985                                              (_.ScalarLdFrag addr:$src1))),
1986                                        (i32 imm:$src2))))], NoItinerary>,
1987                                                             EVEX_B, EVEX_K;
1988   }
1989 }
1990
1991 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1992             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1993                                                               string broadcast>{
1994   let Predicates = [prd] in {
1995     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1996                                       broadcast>, EVEX_V512;
1997   }
1998   let Predicates = [prd, HasVLX] in {
1999     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
2000                                       broadcast>, EVEX_V128;
2001     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
2002                                       broadcast>, EVEX_V256;
2003   }
2004 }
2005
2006 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
2007              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
2008   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
2009                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
2010   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
2011                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
2012   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2013                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
2014   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
2015                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
2016 }
2017
2018 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
2019                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
2020
2021 //-----------------------------------------------------------------
2022 // Mask register copy, including
2023 // - copy between mask registers
2024 // - load/store mask registers
2025 // - copy from GPR to mask register and vice versa
2026 //
2027 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2028                          string OpcodeStr, RegisterClass KRC,
2029                          ValueType vvt, X86MemOperand x86memop> {
2030   let hasSideEffects = 0 in {
2031     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2032                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2033     let mayLoad = 1 in
2034     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2035                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2036                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2037     let mayStore = 1 in
2038     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2039                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2040                [(store KRC:$src, addr:$dst)]>;
2041   }
2042 }
2043
2044 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2045                              string OpcodeStr,
2046                              RegisterClass KRC, RegisterClass GRC> {
2047   let hasSideEffects = 0 in {
2048     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2049                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2050     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2051                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2052   }
2053 }
2054
2055 let Predicates = [HasDQI] in
2056   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2057                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2058                VEX, PD;
2059
2060 let Predicates = [HasAVX512] in
2061   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2062                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2063                VEX, PS;
2064
2065 let Predicates = [HasBWI] in {
2066   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2067                VEX, PD, VEX_W;
2068   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2069                VEX, XD;
2070 }
2071
2072 let Predicates = [HasBWI] in {
2073   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2074                VEX, PS, VEX_W;
2075   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2076                VEX, XD, VEX_W;
2077 }
2078
2079 // GR from/to mask register
2080 let Predicates = [HasDQI] in {
2081   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2082             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2083   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2084             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2085 }
2086 let Predicates = [HasAVX512] in {
2087   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2088             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2089   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2090             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2091 }
2092 let Predicates = [HasBWI] in {
2093   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2094   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2095 }
2096 let Predicates = [HasBWI] in {
2097   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2098   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2099 }
2100
2101 // Load/store kreg
2102 let Predicates = [HasDQI] in {
2103   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2104             (KMOVBmk addr:$dst, VK8:$src)>;
2105   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2106             (KMOVBkm addr:$src)>;
2107
2108   def : Pat<(store VK4:$src, addr:$dst),
2109             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2110   def : Pat<(store VK2:$src, addr:$dst),
2111             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2112 }
2113 let Predicates = [HasAVX512, NoDQI] in {
2114   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2115             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2116   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2117             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2118 }
2119 let Predicates = [HasAVX512] in {
2120   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2121             (KMOVWmk addr:$dst, VK16:$src)>;
2122   def : Pat<(i1 (load addr:$src)),
2123             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2124                                               (MOV8rm addr:$src), sub_8bit)),
2125                                 (i16 1)), VK1)>;
2126   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2127             (KMOVWkm addr:$src)>;
2128 }
2129 let Predicates = [HasBWI] in {
2130   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2131             (KMOVDmk addr:$dst, VK32:$src)>;
2132   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2133             (KMOVDkm addr:$src)>;
2134 }
2135 let Predicates = [HasBWI] in {
2136   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2137             (KMOVQmk addr:$dst, VK64:$src)>;
2138   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2139             (KMOVQkm addr:$src)>;
2140 }
2141
2142 let Predicates = [HasAVX512] in {
2143   def : Pat<(i1 (trunc (i64 GR64:$src))),
2144             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2145                                         (i32 1))), VK1)>;
2146
2147   def : Pat<(i1 (trunc (i32 GR32:$src))),
2148             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2149
2150   def : Pat<(i1 (trunc (i8 GR8:$src))),
2151        (COPY_TO_REGCLASS
2152         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2153        VK1)>;
2154   def : Pat<(i1 (trunc (i16 GR16:$src))),
2155        (COPY_TO_REGCLASS
2156         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2157        VK1)>;
2158
2159   def : Pat<(i32 (zext VK1:$src)),
2160             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2161   def : Pat<(i32 (anyext VK1:$src)),
2162             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2163
2164   def : Pat<(i8 (zext VK1:$src)),
2165             (EXTRACT_SUBREG
2166              (AND32ri (KMOVWrk
2167                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2168   def : Pat<(i8 (anyext VK1:$src)),
2169               (EXTRACT_SUBREG
2170                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2171
2172   def : Pat<(i64 (zext VK1:$src)),
2173             (AND64ri8 (SUBREG_TO_REG (i64 0),
2174              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2175   def : Pat<(i16 (zext VK1:$src)),
2176             (EXTRACT_SUBREG
2177              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2178               sub_16bit)>;
2179   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2180             (COPY_TO_REGCLASS VK1:$src, VK16)>;
2181   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2182             (COPY_TO_REGCLASS VK1:$src, VK8)>;
2183 }
2184 let Predicates = [HasBWI] in {
2185   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2186             (COPY_TO_REGCLASS VK1:$src, VK32)>;
2187   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2188             (COPY_TO_REGCLASS VK1:$src, VK64)>;
2189 }
2190
2191
2192 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2193 let Predicates = [HasAVX512, NoDQI] in {
2194   // GR from/to 8-bit mask without native support
2195   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2196             (COPY_TO_REGCLASS
2197              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2198   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2199             (EXTRACT_SUBREG
2200               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2201               sub_8bit)>;
2202 }
2203
2204 let Predicates = [HasAVX512] in {
2205   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2206             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2207   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2208             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2209 }
2210 let Predicates = [HasBWI] in {
2211   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2212             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2213   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2214             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2215 }
2216
2217 // Mask unary operation
2218 // - KNOT
2219 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2220                             RegisterClass KRC, SDPatternOperator OpNode,
2221                             Predicate prd> {
2222   let Predicates = [prd] in
2223     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2224                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2225                [(set KRC:$dst, (OpNode KRC:$src))]>;
2226 }
2227
2228 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2229                                 SDPatternOperator OpNode> {
2230   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2231                             HasDQI>, VEX, PD;
2232   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2233                             HasAVX512>, VEX, PS;
2234   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2235                             HasBWI>, VEX, PD, VEX_W;
2236   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2237                             HasBWI>, VEX, PS, VEX_W;
2238 }
2239
2240 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2241
2242 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2243   let Predicates = [HasAVX512] in
2244     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2245                 (i16 GR16:$src)),
2246               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2247               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2248 }
2249 defm : avx512_mask_unop_int<"knot", "KNOT">;
2250
2251 let Predicates = [HasDQI] in
2252 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2253 let Predicates = [HasAVX512] in
2254 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2255 let Predicates = [HasBWI] in
2256 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2257 let Predicates = [HasBWI] in
2258 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2259
2260 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2261 let Predicates = [HasAVX512, NoDQI] in {
2262 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2263           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2264 def : Pat<(not VK8:$src),
2265           (COPY_TO_REGCLASS
2266             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2267 }
2268 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2269           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2270 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2271           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2272
2273 // Mask binary operation
2274 // - KAND, KANDN, KOR, KXNOR, KXOR
2275 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2276                            RegisterClass KRC, SDPatternOperator OpNode,
2277                            Predicate prd, bit IsCommutable> {
2278   let Predicates = [prd], isCommutable = IsCommutable in
2279     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2280                !strconcat(OpcodeStr,
2281                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2282                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2283 }
2284
2285 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2286                                SDPatternOperator OpNode, bit IsCommutable,
2287                                Predicate prdW = HasAVX512> {
2288   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2289                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2290   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2291                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2292   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2293                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2294   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2295                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2296 }
2297
2298 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2299 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2300
2301 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2302 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2303 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2304 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2305 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2306 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2307
2308 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2309   let Predicates = [HasAVX512] in
2310     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2311                 (i16 GR16:$src1), (i16 GR16:$src2)),
2312               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2313               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2314               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2315 }
2316
2317 defm : avx512_mask_binop_int<"kand",  "KAND">;
2318 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2319 defm : avx512_mask_binop_int<"kor",   "KOR">;
2320 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2321 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2322
2323 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2324   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2325   // for the DQI set, this type is legal and KxxxB instruction is used
2326   let Predicates = [NoDQI] in
2327   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2328             (COPY_TO_REGCLASS
2329               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2330                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2331
2332   // All types smaller than 8 bits require conversion anyway
2333   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2334         (COPY_TO_REGCLASS (Inst
2335                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2336                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2337   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2338         (COPY_TO_REGCLASS (Inst
2339                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2340                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2341   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2342         (COPY_TO_REGCLASS (Inst
2343                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2344                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2345 }
2346
2347 defm : avx512_binop_pat<and,  KANDWrr>;
2348 defm : avx512_binop_pat<andn, KANDNWrr>;
2349 defm : avx512_binop_pat<or,   KORWrr>;
2350 defm : avx512_binop_pat<xnor, KXNORWrr>;
2351 defm : avx512_binop_pat<xor,  KXORWrr>;
2352
2353 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2354           (KXNORWrr VK16:$src1, VK16:$src2)>;
2355 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2356           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2357 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2358           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2359 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2360           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2361
2362 let Predicates = [NoDQI] in
2363 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2364           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2365                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2366
2367 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2368           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2369                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2370
2371 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2372           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2373                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2374
2375 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2376           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2377                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2378
2379 // Mask unpacking
2380 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2381                              RegisterClass KRCSrc, Predicate prd> {
2382   let Predicates = [prd] in {
2383     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2384                (ins KRC:$src1, KRC:$src2),
2385                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2386                VEX_4V, VEX_L;
2387
2388     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2389               (!cast<Instruction>(NAME##rr)
2390                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2391                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2392   }
2393 }
2394
2395 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2396 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2397 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2398
2399 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2400   let Predicates = [HasAVX512] in
2401     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2402                 (i16 GR16:$src1), (i16 GR16:$src2)),
2403               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2404               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2405               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2406 }
2407 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2408
2409 // Mask bit testing
2410 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2411                               SDNode OpNode, Predicate prd> {
2412   let Predicates = [prd], Defs = [EFLAGS] in
2413     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2414                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2415                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2416 }
2417
2418 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2419                                 Predicate prdW = HasAVX512> {
2420   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2421                                                                 VEX, PD;
2422   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2423                                                                 VEX, PS;
2424   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2425                                                                 VEX, PS, VEX_W;
2426   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2427                                                                 VEX, PD, VEX_W;
2428 }
2429
2430 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2431 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2432
2433 // Mask shift
2434 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2435                              SDNode OpNode> {
2436   let Predicates = [HasAVX512] in
2437     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2438                  !strconcat(OpcodeStr,
2439                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2440                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2441 }
2442
2443 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2444                                SDNode OpNode> {
2445   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2446                                VEX, TAPD, VEX_W;
2447   let Predicates = [HasDQI] in
2448   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2449                                VEX, TAPD;
2450   let Predicates = [HasBWI] in {
2451   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2452                                VEX, TAPD, VEX_W;
2453   let Predicates = [HasDQI] in
2454   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2455                                VEX, TAPD;
2456   }
2457 }
2458
2459 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2460 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2461
2462 // Mask setting all 0s or 1s
2463 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2464   let Predicates = [HasAVX512] in
2465     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2466       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2467                      [(set KRC:$dst, (VT Val))]>;
2468 }
2469
2470 multiclass avx512_mask_setop_w<PatFrag Val> {
2471   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2472   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2473   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2474   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2475 }
2476
2477 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2478 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2479
2480 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2481 let Predicates = [HasAVX512] in {
2482   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2483   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2484   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2485   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2486   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2487   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2488   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2489 }
2490 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2491           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2492
2493 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2494           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2495
2496 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2497           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2498
2499 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2500           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2501
2502 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2503           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2504
2505 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2506           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2507 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2508           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2509
2510 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2511           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2512
2513 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2514           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2515 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2516           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2517
2518 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2519           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2520 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2521           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2522 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2523           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2524 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2525           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2526
2527 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2528           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2529 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2530           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2531 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2532           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2533 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2534           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2535 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2536           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2537
2538
2539 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2540           (v8i1 (COPY_TO_REGCLASS
2541                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2542                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2543
2544 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2545           (v8i1 (COPY_TO_REGCLASS
2546                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2547                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2548
2549 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2550           (v4i1 (COPY_TO_REGCLASS
2551                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2552                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2553
2554 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2555           (v4i1 (COPY_TO_REGCLASS
2556                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2557                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2558
2559 //===----------------------------------------------------------------------===//
2560 // AVX-512 - Aligned and unaligned load and store
2561 //
2562
2563
2564 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2565                          PatFrag ld_frag, PatFrag mload,
2566                          bit IsReMaterializable = 1> {
2567   let hasSideEffects = 0 in {
2568   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2569                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2570                     _.ExeDomain>, EVEX;
2571   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2572                       (ins _.KRCWM:$mask,  _.RC:$src),
2573                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2574                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2575                        EVEX, EVEX_KZ;
2576
2577   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2578       SchedRW = [WriteLoad] in
2579   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2580                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2581                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2582                     _.ExeDomain>, EVEX;
2583
2584   let Constraints = "$src0 = $dst" in {
2585   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2586                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2587                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2588                     "${dst} {${mask}}, $src1}"),
2589                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2590                                         (_.VT _.RC:$src1),
2591                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2592                      EVEX, EVEX_K;
2593   let mayLoad = 1, SchedRW = [WriteLoad] in
2594     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2595                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2596                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2597                       "${dst} {${mask}}, $src1}"),
2598                      [(set _.RC:$dst, (_.VT
2599                          (vselect _.KRCWM:$mask,
2600                           (_.VT (bitconvert (ld_frag addr:$src1))),
2601                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2602   }
2603   let mayLoad = 1, SchedRW = [WriteLoad] in
2604   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2605                   (ins _.KRCWM:$mask, _.MemOp:$src),
2606                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2607                                 "${dst} {${mask}} {z}, $src}",
2608                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2609                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2610                   _.ExeDomain>, EVEX, EVEX_KZ;
2611   }
2612   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2613             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2614
2615   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2616             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2617
2618   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2619             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2620              _.KRCWM:$mask, addr:$ptr)>;
2621 }
2622
2623 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2624                                   AVX512VLVectorVTInfo _,
2625                                   Predicate prd,
2626                                   bit IsReMaterializable = 1> {
2627   let Predicates = [prd] in
2628   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2629                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2630
2631   let Predicates = [prd, HasVLX] in {
2632   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2633                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2634   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2635                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2636   }
2637 }
2638
2639 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2640                                   AVX512VLVectorVTInfo _,
2641                                   Predicate prd,
2642                                   bit IsReMaterializable = 1> {
2643   let Predicates = [prd] in
2644   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2645                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2646
2647   let Predicates = [prd, HasVLX] in {
2648   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2649                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2650   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2651                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2652   }
2653 }
2654
2655 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2656                         PatFrag st_frag, PatFrag mstore> {
2657
2658   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2659                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2660                          [], _.ExeDomain>, EVEX;
2661   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2662                          (ins _.KRCWM:$mask, _.RC:$src),
2663                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2664                          "${dst} {${mask}}, $src}",
2665                          [], _.ExeDomain>,  EVEX, EVEX_K;
2666   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2667                           (ins _.KRCWM:$mask, _.RC:$src),
2668                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2669                           "${dst} {${mask}} {z}, $src}",
2670                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2671
2672   let mayStore = 1 in {
2673   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2674                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2675                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2676   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2677                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2678               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2679                [], _.ExeDomain>, EVEX, EVEX_K;
2680   }
2681
2682   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2683            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2684                                                     _.KRCWM:$mask, _.RC:$src)>;
2685 }
2686
2687
2688 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2689                             AVX512VLVectorVTInfo _, Predicate prd> {
2690   let Predicates = [prd] in
2691   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2692                         masked_store_unaligned>, EVEX_V512;
2693
2694   let Predicates = [prd, HasVLX] in {
2695     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2696                              masked_store_unaligned>, EVEX_V256;
2697     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2698                              masked_store_unaligned>, EVEX_V128;
2699   }
2700 }
2701
2702 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2703                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2704   let Predicates = [prd] in
2705   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2706                         masked_store_aligned512>, EVEX_V512;
2707
2708   let Predicates = [prd, HasVLX] in {
2709     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2710                              masked_store_aligned256>, EVEX_V256;
2711     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2712                              masked_store_aligned128>, EVEX_V128;
2713   }
2714 }
2715
2716 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2717                                      HasAVX512>,
2718                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2719                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2720
2721 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2722                                      HasAVX512>,
2723                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2724                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2725
2726 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2727                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2728                               PS, EVEX_CD8<32, CD8VF>;
2729
2730 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2731                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2732                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2733
2734 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2735                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2736        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2737
2738 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2739                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2740        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2741
2742 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2743                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2744        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2745
2746 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2747                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2748        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2749
2750 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2751                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2752        (VMOVAPDZrm addr:$ptr)>;
2753
2754 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2755                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2756        (VMOVAPSZrm addr:$ptr)>;
2757
2758 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2759           GR16:$mask),
2760          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2761             VR512:$src)>;
2762 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2763           GR8:$mask),
2764          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2765             VR512:$src)>;
2766
2767 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2768           GR16:$mask),
2769          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2770             VR512:$src)>;
2771 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2772           GR8:$mask),
2773          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2774             VR512:$src)>;
2775
2776 let Predicates = [HasAVX512, NoVLX] in {
2777 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2778          (VMOVUPSZmrk addr:$ptr,
2779          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2780          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2781
2782 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2783          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2784           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2785
2786 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2787          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2788          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2789           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2790 }
2791
2792 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2793                                        HasAVX512>,
2794                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2795                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2796
2797 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2798                                        HasAVX512>,
2799                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2800                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2801
2802 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2803                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2804                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2805
2806 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2807                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2808                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2809
2810 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2811                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2812                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2813
2814 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2815                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2816                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2817
2818 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2819                  (v16i32 immAllZerosV), GR16:$mask)),
2820        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2821
2822 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2823                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2824        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2825
2826 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2827             GR16:$mask),
2828          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2829             VR512:$src)>;
2830 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2831             GR8:$mask),
2832          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2833             VR512:$src)>;
2834
2835 let AddedComplexity = 20 in {
2836 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2837                           (bc_v8i64 (v16i32 immAllZerosV)))),
2838                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2839
2840 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2841                           (v8i64 VR512:$src))),
2842    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2843                                               VK8), VR512:$src)>;
2844
2845 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2846                            (v16i32 immAllZerosV))),
2847                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2848
2849 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2850                            (v16i32 VR512:$src))),
2851                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2852 }
2853 // NoVLX patterns
2854 let Predicates = [HasAVX512, NoVLX] in {
2855 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2856          (VMOVDQU32Zmrk addr:$ptr,
2857          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2858          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2859
2860 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2861          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2862           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2863 }
2864
2865 // Move Int Doubleword to Packed Double Int
2866 //
2867 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2868                       "vmovd\t{$src, $dst|$dst, $src}",
2869                       [(set VR128X:$dst,
2870                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2871                         EVEX, VEX_LIG;
2872 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2873                       "vmovd\t{$src, $dst|$dst, $src}",
2874                       [(set VR128X:$dst,
2875                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2876                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2877 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2878                       "vmovq\t{$src, $dst|$dst, $src}",
2879                         [(set VR128X:$dst,
2880                           (v2i64 (scalar_to_vector GR64:$src)))],
2881                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2882 let isCodeGenOnly = 1 in {
2883 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2884                        "vmovq\t{$src, $dst|$dst, $src}",
2885                        [(set FR64:$dst, (bitconvert GR64:$src))],
2886                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2887 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2888                          "vmovq\t{$src, $dst|$dst, $src}",
2889                          [(set GR64:$dst, (bitconvert FR64:$src))],
2890                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2891 }
2892 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2893                          "vmovq\t{$src, $dst|$dst, $src}",
2894                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2895                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2896                          EVEX_CD8<64, CD8VT1>;
2897
2898 // Move Int Doubleword to Single Scalar
2899 //
2900 let isCodeGenOnly = 1 in {
2901 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2902                       "vmovd\t{$src, $dst|$dst, $src}",
2903                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2904                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2905
2906 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2907                       "vmovd\t{$src, $dst|$dst, $src}",
2908                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2909                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2910 }
2911
2912 // Move doubleword from xmm register to r/m32
2913 //
2914 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2915                        "vmovd\t{$src, $dst|$dst, $src}",
2916                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2917                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2918                        EVEX, VEX_LIG;
2919 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2920                        (ins i32mem:$dst, VR128X:$src),
2921                        "vmovd\t{$src, $dst|$dst, $src}",
2922                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2923                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2924                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2925
2926 // Move quadword from xmm1 register to r/m64
2927 //
2928 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2929                       "vmovq\t{$src, $dst|$dst, $src}",
2930                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2931                                                    (iPTR 0)))],
2932                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2933                       Requires<[HasAVX512, In64BitMode]>;
2934
2935 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2936                        (ins i64mem:$dst, VR128X:$src),
2937                        "vmovq\t{$src, $dst|$dst, $src}",
2938                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2939                                addr:$dst)], IIC_SSE_MOVDQ>,
2940                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2941                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2942
2943 def VMOV64toPQIZrr_REV : AVX512BI<0xD6, MRMDestReg, (outs VR128X:$dst),
2944                             (ins VR128X:$src),
2945                             "vmovq.s\t{$src, $dst|$dst, $src}",[]>,
2946                             EVEX, VEX_W, VEX_LIG;
2947
2948 // Move Scalar Single to Double Int
2949 //
2950 let isCodeGenOnly = 1 in {
2951 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2952                       (ins FR32X:$src),
2953                       "vmovd\t{$src, $dst|$dst, $src}",
2954                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2955                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2956 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2957                       (ins i32mem:$dst, FR32X:$src),
2958                       "vmovd\t{$src, $dst|$dst, $src}",
2959                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2960                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2961 }
2962
2963 // Move Quadword Int to Packed Quadword Int
2964 //
2965 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2966                       (ins i64mem:$src),
2967                       "vmovq\t{$src, $dst|$dst, $src}",
2968                       [(set VR128X:$dst,
2969                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2970                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2971
2972 //===----------------------------------------------------------------------===//
2973 // AVX-512  MOVSS, MOVSD
2974 //===----------------------------------------------------------------------===//
2975
2976 multiclass avx512_move_scalar <string asm, SDNode OpNode,
2977                               X86VectorVTInfo _> {
2978   defm rr_Int : AVX512_maskable_scalar<0x10, MRMSrcReg, _, (outs _.RC:$dst),
2979                     (ins _.RC:$src1, _.RC:$src2),
2980                     asm, "$src2, $src1","$src1, $src2",
2981                     (_.VT (OpNode (_.VT _.RC:$src1),
2982                                    (_.VT _.RC:$src2))),
2983                                    IIC_SSE_MOV_S_RR>, EVEX_4V;
2984   let Constraints = "$src1 = $dst" , mayLoad = 1 in
2985     defm rm_Int : AVX512_maskable_3src_scalar<0x10, MRMSrcMem, _,
2986                     (outs _.RC:$dst),
2987                     (ins _.ScalarMemOp:$src),
2988                     asm,"$src","$src",
2989                     (_.VT (OpNode (_.VT _.RC:$src1),
2990                                (_.VT (scalar_to_vector
2991                                      (_.ScalarLdFrag addr:$src)))))>, EVEX;
2992   let isCodeGenOnly = 1 in {
2993     def rr : AVX512PI<0x10, MRMSrcReg, (outs _.RC:$dst),
2994                (ins _.RC:$src1, _.FRC:$src2),
2995                !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2996                [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1,
2997                                       (scalar_to_vector _.FRC:$src2))))],
2998                _.ExeDomain,IIC_SSE_MOV_S_RR>, EVEX_4V;
2999   let mayLoad = 1 in
3000     def rm : AVX512PI<0x10, MRMSrcMem, (outs _.FRC:$dst), (ins _.ScalarMemOp:$src),
3001                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
3002                [(set _.FRC:$dst, (_.ScalarLdFrag addr:$src))],
3003                _.ExeDomain, IIC_SSE_MOV_S_RM>, EVEX;
3004   }
3005   let mayStore = 1 in {
3006     def mr: AVX512PI<0x11, MRMDestMem, (outs), (ins _.ScalarMemOp:$dst, _.FRC:$src),
3007                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
3008                [(store _.FRC:$src, addr:$dst)],  _.ExeDomain, IIC_SSE_MOV_S_MR>,
3009                EVEX;
3010     def mrk: AVX512PI<0x11, MRMDestMem, (outs),
3011                 (ins _.ScalarMemOp:$dst, VK1WM:$mask, _.FRC:$src),
3012                 !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
3013                 [], _.ExeDomain, IIC_SSE_MOV_S_MR>, EVEX, EVEX_K;
3014   } // mayStore
3015 }
3016
3017 defm VMOVSSZ : avx512_move_scalar<"vmovss", X86Movss, f32x_info>,
3018                                   VEX_LIG, XS, EVEX_CD8<32, CD8VT1>;
3019
3020 defm VMOVSDZ : avx512_move_scalar<"vmovsd", X86Movsd, f64x_info>,
3021                                   VEX_LIG, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
3022
3023 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
3024           (COPY_TO_REGCLASS (VMOVSSZrr_Intk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
3025            VK1WM:$mask, (v4f32 (IMPLICIT_DEF)),(COPY_TO_REGCLASS FR32X:$src1, VR128X)), FR32X)>;
3026
3027 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
3028           (COPY_TO_REGCLASS (VMOVSDZrr_Intk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
3029            VK1WM:$mask, (v2f64 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR64X:$src1, VR128X)), FR64X)>;
3030
3031 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
3032           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
3033            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3034
3035 defm VMOVSSZrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f32x_info,
3036                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3037                            "vmovss.s", "$src2, $src1", "$src1, $src2", []>,
3038                            XS, EVEX_4V, VEX_LIG;
3039
3040 defm VMOVSSDrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f64x_info,
3041                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3042                            "vmovsd.s", "$src2, $src1", "$src1, $src2", []>,
3043                            XD, EVEX_4V, VEX_LIG, VEX_W;
3044
3045 let Predicates = [HasAVX512] in {
3046   let AddedComplexity = 15 in {
3047   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
3048   // MOVS{S,D} to the lower bits.
3049   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
3050             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
3051   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
3052             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3053   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
3054             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3055   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
3056             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
3057
3058   // Move low f32 and clear high bits.
3059   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
3060             (SUBREG_TO_REG (i32 0),
3061              (VMOVSSZrr (v4f32 (V_SET0)),
3062               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
3063   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
3064             (SUBREG_TO_REG (i32 0),
3065              (VMOVSSZrr (v4i32 (V_SET0)),
3066                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
3067   }
3068
3069   let AddedComplexity = 20 in {
3070   // MOVSSrm zeros the high parts of the register; represent this
3071   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3072   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
3073             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3074   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
3075             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3076   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
3077             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3078
3079   // MOVSDrm zeros the high parts of the register; represent this
3080   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3081   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
3082             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3083   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
3084             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3085   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
3086             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3087   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
3088             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3089   def : Pat<(v2f64 (X86vzload addr:$src)),
3090             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3091
3092   // Represent the same patterns above but in the form they appear for
3093   // 256-bit types
3094   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3095                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
3096             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
3097   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3098                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
3099             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
3100   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3101                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
3102             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
3103   }
3104   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3105                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
3106             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
3107                                             FR32X:$src)), sub_xmm)>;
3108   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3109                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
3110             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
3111                                      FR64X:$src)), sub_xmm)>;
3112   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3113                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
3114             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
3115
3116   // Move low f64 and clear high bits.
3117   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
3118             (SUBREG_TO_REG (i32 0),
3119              (VMOVSDZrr (v2f64 (V_SET0)),
3120                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
3121
3122   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
3123             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
3124                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
3125
3126   // Extract and store.
3127   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
3128                    addr:$dst),
3129             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
3130   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
3131                    addr:$dst),
3132             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
3133
3134   // Shuffle with VMOVSS
3135   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
3136             (VMOVSSZrr (v4i32 VR128X:$src1),
3137                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
3138   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
3139             (VMOVSSZrr (v4f32 VR128X:$src1),
3140                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
3141
3142   // 256-bit variants
3143   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
3144             (SUBREG_TO_REG (i32 0),
3145               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
3146                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
3147               sub_xmm)>;
3148   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
3149             (SUBREG_TO_REG (i32 0),
3150               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
3151                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
3152               sub_xmm)>;
3153
3154   // Shuffle with VMOVSD
3155   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3156             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3157   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3158             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3159   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3160             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3161   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3162             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3163
3164   // 256-bit variants
3165   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3166             (SUBREG_TO_REG (i32 0),
3167               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3168                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3169               sub_xmm)>;
3170   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3171             (SUBREG_TO_REG (i32 0),
3172               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3173                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3174               sub_xmm)>;
3175
3176   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3177             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3178   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3179             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3180   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3181             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3182   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3183             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3184 }
3185
3186 let AddedComplexity = 15 in
3187 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3188                                 (ins VR128X:$src),
3189                                 "vmovq\t{$src, $dst|$dst, $src}",
3190                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3191                                                    (v2i64 VR128X:$src))))],
3192                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3193
3194 let AddedComplexity = 20 , isCodeGenOnly = 1 in
3195 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3196                                  (ins i128mem:$src),
3197                                  "vmovq\t{$src, $dst|$dst, $src}",
3198                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3199                                                      (loadv2i64 addr:$src))))],
3200                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3201                                  EVEX_CD8<8, CD8VT8>;
3202
3203 let Predicates = [HasAVX512] in {
3204   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3205   let AddedComplexity = 20 in {
3206     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3207               (VMOVDI2PDIZrm addr:$src)>;
3208     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3209               (VMOV64toPQIZrr GR64:$src)>;
3210     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3211               (VMOVDI2PDIZrr GR32:$src)>;
3212
3213     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3214               (VMOVDI2PDIZrm addr:$src)>;
3215     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3216               (VMOVDI2PDIZrm addr:$src)>;
3217     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3218             (VMOVZPQILo2PQIZrm addr:$src)>;
3219     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3220             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3221     def : Pat<(v2i64 (X86vzload addr:$src)),
3222             (VMOVZPQILo2PQIZrm addr:$src)>;
3223   }
3224
3225   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3226   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3227                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3228             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3229   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3230                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3231             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3232 }
3233
3234 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3235         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3236
3237 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3238         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3239
3240 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3241         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3242
3243 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3244         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3245
3246 //===----------------------------------------------------------------------===//
3247 // AVX-512 - Non-temporals
3248 //===----------------------------------------------------------------------===//
3249 let SchedRW = [WriteLoad] in {
3250   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3251                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3252                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3253                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3254                         EVEX_CD8<64, CD8VF>;
3255
3256   let Predicates = [HasAVX512, HasVLX] in {
3257     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3258                              (ins i256mem:$src),
3259                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3260                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3261                              EVEX_CD8<64, CD8VF>;
3262
3263     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3264                              (ins i128mem:$src),
3265                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3266                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3267                              EVEX_CD8<64, CD8VF>;
3268   }
3269 }
3270
3271 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3272                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3273                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3274   let SchedRW = [WriteStore], mayStore = 1,
3275       AddedComplexity = 400 in
3276   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3277                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3278                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3279 }
3280
3281 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3282                            string elty, string elsz, string vsz512,
3283                            string vsz256, string vsz128, Domain d,
3284                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3285   let Predicates = [prd] in
3286   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3287                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3288                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3289                         EVEX_V512;
3290
3291   let Predicates = [prd, HasVLX] in {
3292     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3293                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3294                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3295                              EVEX_V256;
3296
3297     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3298                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3299                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3300                              EVEX_V128;
3301   }
3302 }
3303
3304 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3305                                 "i", "64", "8", "4", "2", SSEPackedInt,
3306                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3307
3308 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3309                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3310                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3311
3312 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3313                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3314                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3315
3316 //===----------------------------------------------------------------------===//
3317 // AVX-512 - Integer arithmetic
3318 //
3319 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3320                            X86VectorVTInfo _, OpndItins itins,
3321                            bit IsCommutable = 0> {
3322   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3323                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3324                     "$src2, $src1", "$src1, $src2",
3325                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3326                     itins.rr, IsCommutable>,
3327             AVX512BIBase, EVEX_4V;
3328
3329   let mayLoad = 1 in
3330     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3331                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3332                     "$src2, $src1", "$src1, $src2",
3333                     (_.VT (OpNode _.RC:$src1,
3334                                   (bitconvert (_.LdFrag addr:$src2)))),
3335                     itins.rm>,
3336               AVX512BIBase, EVEX_4V;
3337 }
3338
3339 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3340                             X86VectorVTInfo _, OpndItins itins,
3341                             bit IsCommutable = 0> :
3342            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3343   let mayLoad = 1 in
3344     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3345                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3346                     "${src2}"##_.BroadcastStr##", $src1",
3347                     "$src1, ${src2}"##_.BroadcastStr,
3348                     (_.VT (OpNode _.RC:$src1,
3349                                   (X86VBroadcast
3350                                       (_.ScalarLdFrag addr:$src2)))),
3351                     itins.rm>,
3352                AVX512BIBase, EVEX_4V, EVEX_B;
3353 }
3354
3355 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3356                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3357                               Predicate prd, bit IsCommutable = 0> {
3358   let Predicates = [prd] in
3359     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3360                              IsCommutable>, EVEX_V512;
3361
3362   let Predicates = [prd, HasVLX] in {
3363     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3364                              IsCommutable>, EVEX_V256;
3365     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3366                              IsCommutable>, EVEX_V128;
3367   }
3368 }
3369
3370 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3371                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3372                                Predicate prd, bit IsCommutable = 0> {
3373   let Predicates = [prd] in
3374     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3375                              IsCommutable>, EVEX_V512;
3376
3377   let Predicates = [prd, HasVLX] in {
3378     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3379                              IsCommutable>, EVEX_V256;
3380     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3381                              IsCommutable>, EVEX_V128;
3382   }
3383 }
3384
3385 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3386                                 OpndItins itins, Predicate prd,
3387                                 bit IsCommutable = 0> {
3388   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3389                                itins, prd, IsCommutable>,
3390                                VEX_W, EVEX_CD8<64, CD8VF>;
3391 }
3392
3393 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3394                                 OpndItins itins, Predicate prd,
3395                                 bit IsCommutable = 0> {
3396   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3397                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3398 }
3399
3400 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3401                                 OpndItins itins, Predicate prd,
3402                                 bit IsCommutable = 0> {
3403   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3404                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3405 }
3406
3407 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3408                                 OpndItins itins, Predicate prd,
3409                                 bit IsCommutable = 0> {
3410   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3411                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3412 }
3413
3414 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3415                                  SDNode OpNode, OpndItins itins, Predicate prd,
3416                                  bit IsCommutable = 0> {
3417   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3418                                    IsCommutable>;
3419
3420   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3421                                    IsCommutable>;
3422 }
3423
3424 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3425                                  SDNode OpNode, OpndItins itins, Predicate prd,
3426                                  bit IsCommutable = 0> {
3427   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3428                                    IsCommutable>;
3429
3430   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3431                                    IsCommutable>;
3432 }
3433
3434 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3435                                   bits<8> opc_d, bits<8> opc_q,
3436                                   string OpcodeStr, SDNode OpNode,
3437                                   OpndItins itins, bit IsCommutable = 0> {
3438   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3439                                     itins, HasAVX512, IsCommutable>,
3440               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3441                                     itins, HasBWI, IsCommutable>;
3442 }
3443
3444 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3445                             SDNode OpNode,X86VectorVTInfo _Src,
3446                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3447   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3448                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3449                             "$src2, $src1","$src1, $src2",
3450                             (_Dst.VT (OpNode
3451                                          (_Src.VT _Src.RC:$src1),
3452                                          (_Src.VT _Src.RC:$src2))),
3453                             itins.rr, IsCommutable>,
3454                             AVX512BIBase, EVEX_4V;
3455   let mayLoad = 1 in {
3456       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3457                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3458                             "$src2, $src1", "$src1, $src2",
3459                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3460                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3461                             itins.rm>,
3462                             AVX512BIBase, EVEX_4V;
3463
3464       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3465                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3466                         OpcodeStr,
3467                         "${src2}"##_Dst.BroadcastStr##", $src1",
3468                          "$src1, ${src2}"##_Dst.BroadcastStr,
3469                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3470                                      (_Dst.VT (X86VBroadcast
3471                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3472                         itins.rm>,
3473                         AVX512BIBase, EVEX_4V, EVEX_B;
3474   }
3475 }
3476
3477 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3478                                     SSE_INTALU_ITINS_P, 1>;
3479 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3480                                     SSE_INTALU_ITINS_P, 0>;
3481 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3482                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3483 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3484                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3485 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3486                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3487 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3488                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3489 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3490                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3491 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3492                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3493 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3494                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3495 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3496                                     HasBWI, 1>;
3497 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3498                                      HasBWI, 1>;
3499 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3500                                       HasBWI, 1>, T8PD;
3501 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3502                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3503
3504 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3505                             SDNode OpNode, bit IsCommutable = 0> {
3506
3507   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3508                                  v16i32_info, v8i64_info, IsCommutable>,
3509                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3510   let Predicates = [HasVLX] in {
3511     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3512                                       v8i32x_info, v4i64x_info, IsCommutable>,
3513                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3514     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3515                                       v4i32x_info, v2i64x_info, IsCommutable>,
3516                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3517   }
3518 }
3519
3520 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3521                    X86pmuldq, 1>,T8PD;
3522 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3523                    X86pmuludq, 1>;
3524
3525 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3526                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3527   let mayLoad = 1 in {
3528       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3529                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3530                         OpcodeStr,
3531                         "${src2}"##_Src.BroadcastStr##", $src1",
3532                          "$src1, ${src2}"##_Src.BroadcastStr,
3533                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3534                                      (_Src.VT (X86VBroadcast
3535                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3536                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3537   }
3538 }
3539
3540 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3541                             SDNode OpNode,X86VectorVTInfo _Src,
3542                             X86VectorVTInfo _Dst> {
3543   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3544                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3545                             "$src2, $src1","$src1, $src2",
3546                             (_Dst.VT (OpNode
3547                                          (_Src.VT _Src.RC:$src1),
3548                                          (_Src.VT _Src.RC:$src2)))>,
3549                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3550   let mayLoad = 1 in {
3551     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3552                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3553                           "$src2, $src1", "$src1, $src2",
3554                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3555                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3556                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3557   }
3558 }
3559
3560 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3561                                     SDNode OpNode> {
3562   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3563                                  v32i16_info>,
3564                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3565                                  v32i16_info>, EVEX_V512;
3566   let Predicates = [HasVLX] in {
3567     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3568                                      v16i16x_info>,
3569                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3570                                      v16i16x_info>, EVEX_V256;
3571     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3572                                      v8i16x_info>,
3573                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3574                                      v8i16x_info>, EVEX_V128;
3575   }
3576 }
3577 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3578                             SDNode OpNode> {
3579   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3580                                 v64i8_info>, EVEX_V512;
3581   let Predicates = [HasVLX] in {
3582     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3583                                     v32i8x_info>, EVEX_V256;
3584     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3585                                     v16i8x_info>, EVEX_V128;
3586   }
3587 }
3588
3589 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3590                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3591                             AVX512VLVectorVTInfo _Dst> {
3592   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3593                                 _Dst.info512>, EVEX_V512;
3594   let Predicates = [HasVLX] in {
3595     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3596                                      _Dst.info256>, EVEX_V256;
3597     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3598                                      _Dst.info128>, EVEX_V128;
3599   }
3600 }
3601
3602 let Predicates = [HasBWI] in {
3603   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3604   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3605   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3606   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3607
3608   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3609                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3610   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3611                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3612 }
3613
3614 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3615                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3616 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3617                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3618 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3619                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3620
3621 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3622                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3623 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3624                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3625 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3626                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3627
3628 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3629                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3630 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3631                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3632 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3633                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3634
3635 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3636                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3637 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3638                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3639 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3640                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3641 //===----------------------------------------------------------------------===//
3642 // AVX-512  Logical Instructions
3643 //===----------------------------------------------------------------------===//
3644
3645 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3646                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3647 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3648                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3649 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3650                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3651 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3652                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3653
3654 //===----------------------------------------------------------------------===//
3655 // AVX-512  FP arithmetic
3656 //===----------------------------------------------------------------------===//
3657 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3658                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3659                          bit IsCommutable> {
3660
3661   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3662                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3663                            "$src2, $src1", "$src1, $src2",
3664                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3665                            (i32 FROUND_CURRENT)),
3666                            itins.rr, IsCommutable>;
3667
3668   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3669                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3670                          "$src2, $src1", "$src1, $src2",
3671                          (VecNode (_.VT _.RC:$src1),
3672                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3673                            (i32 FROUND_CURRENT)),
3674                          itins.rm, IsCommutable>;
3675   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3676       Predicates = [HasAVX512] in {
3677   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3678                          (ins _.FRC:$src1, _.FRC:$src2),
3679                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3680                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3681                           itins.rr>;
3682   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3683                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3684                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3685                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3686                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3687   }
3688 }
3689
3690 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3691                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3692
3693   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3694                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3695                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3696                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3697                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3698                           EVEX_B, EVEX_RC;
3699 }
3700 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3701                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3702
3703   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3704                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3705                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3706                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3707                             (i32 FROUND_NO_EXC))>, EVEX_B;
3708 }
3709
3710 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3711                                   SDNode VecNode,
3712                                   SizeItins itins, bit IsCommutable> {
3713   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3714                               itins.s, IsCommutable>,
3715              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3716                               itins.s, IsCommutable>,
3717                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3718   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3719                               itins.d,                  IsCommutable>,
3720              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3721                               itins.d, IsCommutable>,
3722                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3723 }
3724
3725 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3726                                   SDNode VecNode,
3727                                   SizeItins itins, bit IsCommutable> {
3728   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3729                               itins.s, IsCommutable>,
3730              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3731                               itins.s, IsCommutable>,
3732                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3733   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3734                               itins.d,                  IsCommutable>,
3735              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3736                               itins.d, IsCommutable>,
3737                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3738 }
3739 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3740 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3741 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3742 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3743 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3744 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3745
3746 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3747                             X86VectorVTInfo _, bit IsCommutable> {
3748   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3749                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3750                   "$src2, $src1", "$src1, $src2",
3751                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3752   let mayLoad = 1 in {
3753     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3754                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3755                     "$src2, $src1", "$src1, $src2",
3756                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3757     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3758                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3759                      "${src2}"##_.BroadcastStr##", $src1",
3760                      "$src1, ${src2}"##_.BroadcastStr,
3761                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3762                                                 (_.ScalarLdFrag addr:$src2))))>,
3763                      EVEX_4V, EVEX_B;
3764   }//let mayLoad = 1
3765 }
3766
3767 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3768                             X86VectorVTInfo _> {
3769   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3770                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3771                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3772                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3773                   EVEX_4V, EVEX_B, EVEX_RC;
3774 }
3775
3776
3777 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3778                             X86VectorVTInfo _> {
3779   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3780                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3781                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3782                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3783                   EVEX_4V, EVEX_B;
3784 }
3785
3786 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3787                              bit IsCommutable = 0> {
3788   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3789                               IsCommutable>, EVEX_V512, PS,
3790                               EVEX_CD8<32, CD8VF>;
3791   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3792                               IsCommutable>, EVEX_V512, PD, VEX_W,
3793                               EVEX_CD8<64, CD8VF>;
3794
3795     // Define only if AVX512VL feature is present.
3796   let Predicates = [HasVLX] in {
3797     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3798                                    IsCommutable>, EVEX_V128, PS,
3799                                    EVEX_CD8<32, CD8VF>;
3800     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3801                                    IsCommutable>, EVEX_V256, PS,
3802                                    EVEX_CD8<32, CD8VF>;
3803     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3804                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3805                                    EVEX_CD8<64, CD8VF>;
3806     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3807                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3808                                    EVEX_CD8<64, CD8VF>;
3809   }
3810 }
3811
3812 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3813   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3814                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3815   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3816                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3817 }
3818
3819 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3820   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3821                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3822   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3823                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3824 }
3825
3826 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3827             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3828 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3829             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3830 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3831             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3832 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3833             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3834 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3835             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3836 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3837             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3838 let Predicates = [HasDQI] in {
3839   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3840   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3841   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3842   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3843 }
3844
3845 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3846                             X86VectorVTInfo _> {
3847   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3848                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3849                   "$src2, $src1", "$src1, $src2",
3850                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3851   let mayLoad = 1 in {
3852     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3853                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3854                     "$src2, $src1", "$src1, $src2",
3855                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3856     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3857                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3858                      "${src2}"##_.BroadcastStr##", $src1",
3859                      "$src1, ${src2}"##_.BroadcastStr,
3860                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3861                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3862                      EVEX_4V, EVEX_B;
3863   }//let mayLoad = 1
3864 }
3865
3866 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3867                             X86VectorVTInfo _> {
3868   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3869                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3870                   "$src2, $src1", "$src1, $src2",
3871                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3872   let mayLoad = 1 in {
3873     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3874                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3875                     "$src2, $src1", "$src1, $src2",
3876                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3877   }//let mayLoad = 1
3878 }
3879
3880 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3881   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3882              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3883                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3884   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3885              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3886                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3887   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3888                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3889                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3890   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3891                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3892                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3893
3894   // Define only if AVX512VL feature is present.
3895   let Predicates = [HasVLX] in {
3896     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3897                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3898     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3899                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3900     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3901                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3902     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3903                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3904   }
3905 }
3906 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3907
3908 //===----------------------------------------------------------------------===//
3909 // AVX-512  VPTESTM instructions
3910 //===----------------------------------------------------------------------===//
3911
3912 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3913                             X86VectorVTInfo _> {
3914   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3915                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3916                       "$src2, $src1", "$src1, $src2",
3917                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3918                     EVEX_4V;
3919   let mayLoad = 1 in
3920   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3921                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3922                        "$src2, $src1", "$src1, $src2",
3923                    (OpNode (_.VT _.RC:$src1),
3924                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3925                     EVEX_4V,
3926                    EVEX_CD8<_.EltSize, CD8VF>;
3927 }
3928
3929 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3930                             X86VectorVTInfo _> {
3931   let mayLoad = 1 in
3932   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3933                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3934                     "${src2}"##_.BroadcastStr##", $src1",
3935                     "$src1, ${src2}"##_.BroadcastStr,
3936                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3937                                                 (_.ScalarLdFrag addr:$src2))))>,
3938                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3939 }
3940 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3941                                   AVX512VLVectorVTInfo _> {
3942   let Predicates  = [HasAVX512] in
3943   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3944            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3945
3946   let Predicates = [HasAVX512, HasVLX] in {
3947   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3948               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3949   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3950               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3951   }
3952 }
3953
3954 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3955   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3956                                  avx512vl_i32_info>;
3957   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3958                                  avx512vl_i64_info>, VEX_W;
3959 }
3960
3961 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3962                                  SDNode OpNode> {
3963   let Predicates = [HasBWI] in {
3964   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3965               EVEX_V512, VEX_W;
3966   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3967               EVEX_V512;
3968   }
3969   let Predicates = [HasVLX, HasBWI] in {
3970
3971   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3972               EVEX_V256, VEX_W;
3973   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3974               EVEX_V128, VEX_W;
3975   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3976               EVEX_V256;
3977   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3978               EVEX_V128;
3979   }
3980 }
3981
3982 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3983                                    SDNode OpNode> :
3984   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3985   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3986
3987 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3988 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3989
3990 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3991                  (v16i32 VR512:$src2), (i16 -1))),
3992                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3993
3994 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3995                  (v8i64 VR512:$src2), (i8 -1))),
3996                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3997
3998 //===----------------------------------------------------------------------===//
3999 // AVX-512  Shift instructions
4000 //===----------------------------------------------------------------------===//
4001 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
4002                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
4003   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
4004                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
4005                       "$src2, $src1", "$src1, $src2",
4006                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
4007                    SSE_INTSHIFT_ITINS_P.rr>;
4008   let mayLoad = 1 in
4009   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
4010                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
4011                        "$src2, $src1", "$src1, $src2",
4012                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
4013                           (i8 imm:$src2))),
4014                    SSE_INTSHIFT_ITINS_P.rm>;
4015 }
4016
4017 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
4018                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
4019   let mayLoad = 1 in
4020   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
4021                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
4022       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
4023      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
4024      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
4025 }
4026
4027 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4028                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
4029    // src2 is always 128-bit
4030   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4031                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
4032                       "$src2, $src1", "$src1, $src2",
4033                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
4034                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
4035   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4036                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
4037                        "$src2, $src1", "$src1, $src2",
4038                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
4039                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
4040                    EVEX_4V;
4041 }
4042
4043 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4044                                   ValueType SrcVT, PatFrag bc_frag,
4045                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
4046   let Predicates = [prd] in
4047   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4048                             VTInfo.info512>, EVEX_V512,
4049                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
4050   let Predicates = [prd, HasVLX] in {
4051   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4052                             VTInfo.info256>, EVEX_V256,
4053                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
4054   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4055                             VTInfo.info128>, EVEX_V128,
4056                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
4057   }
4058 }
4059
4060 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
4061                               string OpcodeStr, SDNode OpNode> {
4062   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
4063                                  avx512vl_i32_info, HasAVX512>;
4064   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
4065                                  avx512vl_i64_info, HasAVX512>, VEX_W;
4066   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
4067                                  avx512vl_i16_info, HasBWI>;
4068 }
4069
4070 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4071                                  string OpcodeStr, SDNode OpNode,
4072                                  AVX512VLVectorVTInfo VTInfo> {
4073   let Predicates = [HasAVX512] in
4074   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4075                               VTInfo.info512>,
4076              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4077                               VTInfo.info512>, EVEX_V512;
4078   let Predicates = [HasAVX512, HasVLX] in {
4079   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4080                               VTInfo.info256>,
4081              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4082                               VTInfo.info256>, EVEX_V256;
4083   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4084                               VTInfo.info128>,
4085              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4086                               VTInfo.info128>, EVEX_V128;
4087   }
4088 }
4089
4090 multiclass avx512_shift_rmi_w<bits<8> opcw,
4091                                  Format ImmFormR, Format ImmFormM,
4092                                  string OpcodeStr, SDNode OpNode> {
4093   let Predicates = [HasBWI] in
4094   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4095                                v32i16_info>, EVEX_V512;
4096   let Predicates = [HasVLX, HasBWI] in {
4097   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4098                                v16i16x_info>, EVEX_V256;
4099   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4100                                v8i16x_info>, EVEX_V128;
4101   }
4102 }
4103
4104 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
4105                                  Format ImmFormR, Format ImmFormM,
4106                                  string OpcodeStr, SDNode OpNode> {
4107   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
4108                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
4109   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
4110                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
4111 }
4112
4113 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
4114              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
4115
4116 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
4117              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
4118
4119 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
4120              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
4121
4122 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
4123 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
4124
4125 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
4126 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
4127 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
4128
4129 //===-------------------------------------------------------------------===//
4130 // Variable Bit Shifts
4131 //===-------------------------------------------------------------------===//
4132 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
4133                             X86VectorVTInfo _> {
4134   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4135                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4136                       "$src2, $src1", "$src1, $src2",
4137                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
4138                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
4139   let mayLoad = 1 in
4140   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4141                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4142                        "$src2, $src1", "$src1, $src2",
4143                    (_.VT (OpNode _.RC:$src1,
4144                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
4145                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
4146                    EVEX_CD8<_.EltSize, CD8VF>;
4147 }
4148
4149 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
4150                             X86VectorVTInfo _> {
4151   let mayLoad = 1 in
4152   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4153                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4154                     "${src2}"##_.BroadcastStr##", $src1",
4155                     "$src1, ${src2}"##_.BroadcastStr,
4156                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4157                                                 (_.ScalarLdFrag addr:$src2))))),
4158                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
4159                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4160 }
4161 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4162                                   AVX512VLVectorVTInfo _> {
4163   let Predicates  = [HasAVX512] in
4164   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4165            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4166
4167   let Predicates = [HasAVX512, HasVLX] in {
4168   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4169               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4170   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4171               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4172   }
4173 }
4174
4175 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4176                                  SDNode OpNode> {
4177   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4178                                  avx512vl_i32_info>;
4179   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4180                                  avx512vl_i64_info>, VEX_W;
4181 }
4182
4183 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4184                                  SDNode OpNode> {
4185   let Predicates = [HasBWI] in
4186   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4187               EVEX_V512, VEX_W;
4188   let Predicates = [HasVLX, HasBWI] in {
4189
4190   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4191               EVEX_V256, VEX_W;
4192   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4193               EVEX_V128, VEX_W;
4194   }
4195 }
4196
4197 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4198               avx512_var_shift_w<0x12, "vpsllvw", shl>;
4199 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4200               avx512_var_shift_w<0x11, "vpsravw", sra>;
4201 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4202               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
4203 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4204 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4205
4206 //===-------------------------------------------------------------------===//
4207 // 1-src variable permutation VPERMW/D/Q
4208 //===-------------------------------------------------------------------===//
4209 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4210                                   AVX512VLVectorVTInfo _> {
4211   let Predicates  = [HasAVX512] in
4212   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4213            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4214
4215   let Predicates = [HasAVX512, HasVLX] in
4216   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4217               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4218 }
4219
4220 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4221                                  string OpcodeStr, SDNode OpNode,
4222                                  AVX512VLVectorVTInfo VTInfo> {
4223   let Predicates = [HasAVX512] in
4224   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4225                               VTInfo.info512>,
4226              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4227                               VTInfo.info512>, EVEX_V512;
4228   let Predicates = [HasAVX512, HasVLX] in
4229   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4230                               VTInfo.info256>,
4231              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4232                               VTInfo.info256>, EVEX_V256;
4233 }
4234
4235
4236 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4237
4238 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4239                                     avx512vl_i32_info>;
4240 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4241                                     avx512vl_i64_info>, VEX_W;
4242 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4243                                     avx512vl_f32_info>;
4244 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4245                                     avx512vl_f64_info>, VEX_W;
4246
4247 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4248                              X86VPermi, avx512vl_i64_info>,
4249                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4250 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4251                              X86VPermi, avx512vl_f64_info>,
4252                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4253 //===----------------------------------------------------------------------===//
4254 // AVX-512 - VPERMIL
4255 //===----------------------------------------------------------------------===//
4256
4257 multiclass avx512_permil_vec<bits<8> OpcVar, string OpcodeStr,  SDNode OpNode,
4258                              X86VectorVTInfo _, X86VectorVTInfo Ctrl> {
4259   defm rr: AVX512_maskable<OpcVar, MRMSrcReg, _, (outs _.RC:$dst),
4260                   (ins _.RC:$src1, Ctrl.RC:$src2), OpcodeStr,
4261                   "$src2, $src1", "$src1, $src2",
4262                   (_.VT (OpNode _.RC:$src1,
4263                                (Ctrl.VT Ctrl.RC:$src2)))>,
4264                   T8PD, EVEX_4V;
4265   let mayLoad = 1 in {
4266     defm rm: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4267                     (ins _.RC:$src1, Ctrl.MemOp:$src2), OpcodeStr,
4268                     "$src2, $src1", "$src1, $src2",
4269                     (_.VT (OpNode
4270                              _.RC:$src1,
4271                              (Ctrl.VT (bitconvert(Ctrl.LdFrag addr:$src2)))))>,
4272                     T8PD, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4273     defm rmb: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4274                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4275                      "${src2}"##_.BroadcastStr##", $src1",
4276                      "$src1, ${src2}"##_.BroadcastStr,
4277                      (_.VT (OpNode
4278                               _.RC:$src1,
4279                               (Ctrl.VT (X86VBroadcast
4280                                          (Ctrl.ScalarLdFrag addr:$src2)))))>,
4281                      T8PD, EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
4282   }//let mayLoad = 1
4283 }
4284
4285 multiclass avx512_permil_vec_common<string OpcodeStr, bits<8> OpcVar,
4286                              AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4287   let Predicates = [HasAVX512] in {
4288     defm Z    : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info512,
4289                                   Ctrl.info512>, EVEX_V512;
4290   }
4291   let Predicates = [HasAVX512, HasVLX] in {
4292     defm Z128 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info128,
4293                                   Ctrl.info128>, EVEX_V128;
4294     defm Z256 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info256,
4295                                   Ctrl.info256>, EVEX_V256;
4296   }
4297 }
4298
4299 multiclass avx512_permil<string OpcodeStr, bits<8> OpcImm, bits<8> OpcVar,
4300                          AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4301
4302   defm NAME: avx512_permil_vec_common<OpcodeStr, OpcVar, _, Ctrl>;
4303   defm NAME: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem, OpcodeStr,
4304                                     X86VPermilpi, _>,
4305                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4306
4307   let isCodeGenOnly = 1 in {
4308     // lowering implementation with the alternative types
4309     defm NAME#_I: avx512_permil_vec_common<OpcodeStr, OpcVar, Ctrl, Ctrl>;
4310     defm NAME#_I: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem,
4311                                          OpcodeStr, X86VPermilpi, Ctrl>,
4312                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4313   }
4314 }
4315
4316 defm VPERMILPS : avx512_permil<"vpermilps", 0x04, 0x0C, avx512vl_f32_info,
4317                                avx512vl_i32_info>;
4318 defm VPERMILPD : avx512_permil<"vpermilpd", 0x05, 0x0D, avx512vl_f64_info,
4319                                avx512vl_i64_info>, VEX_W;
4320 //===----------------------------------------------------------------------===//
4321 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4322 //===----------------------------------------------------------------------===//
4323
4324 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4325                              X86PShufd, avx512vl_i32_info>,
4326                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4327 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4328                                   X86PShufhw>, EVEX, AVX512XSIi8Base;
4329 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4330                                   X86PShuflw>, EVEX, AVX512XDIi8Base;
4331
4332 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4333   let Predicates = [HasBWI] in
4334   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4335
4336   let Predicates = [HasVLX, HasBWI] in {
4337   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4338   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4339   }
4340 }
4341
4342 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4343
4344 //===----------------------------------------------------------------------===//
4345 // Move Low to High and High to Low packed FP Instructions
4346 //===----------------------------------------------------------------------===//
4347 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4348           (ins VR128X:$src1, VR128X:$src2),
4349           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4350           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4351            IIC_SSE_MOV_LH>, EVEX_4V;
4352 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4353           (ins VR128X:$src1, VR128X:$src2),
4354           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4355           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4356           IIC_SSE_MOV_LH>, EVEX_4V;
4357
4358 let Predicates = [HasAVX512] in {
4359   // MOVLHPS patterns
4360   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4361             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4362   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4363             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4364
4365   // MOVHLPS patterns
4366   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4367             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4368 }
4369
4370 //===----------------------------------------------------------------------===//
4371 // VMOVHPS/PD VMOVLPS Instructions
4372 // All patterns was taken from SSS implementation.
4373 //===----------------------------------------------------------------------===//
4374 multiclass avx512_mov_hilo_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
4375                                   X86VectorVTInfo _> {
4376   let mayLoad = 1 in
4377     def rm : AVX512<opc, MRMSrcMem, (outs _.RC:$dst),
4378                     (ins _.RC:$src1, f64mem:$src2),
4379                     !strconcat(OpcodeStr,
4380                                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4381                     [(set _.RC:$dst,
4382                        (OpNode _.RC:$src1,
4383                          (_.VT (bitconvert
4384                            (v2f64 (scalar_to_vector (loadf64 addr:$src2)))))))],
4385                     IIC_SSE_MOV_LH>, EVEX_4V;
4386 }
4387
4388 defm VMOVHPSZ128 : avx512_mov_hilo_packed<0x16, "vmovhps", X86Movlhps,
4389                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4390 defm VMOVHPDZ128 : avx512_mov_hilo_packed<0x16, "vmovhpd", X86Movlhpd,
4391                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4392 defm VMOVLPSZ128 : avx512_mov_hilo_packed<0x12, "vmovlps", X86Movlps,
4393                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4394 defm VMOVLPDZ128 : avx512_mov_hilo_packed<0x12, "vmovlpd", X86Movlpd,
4395                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4396
4397 let Predicates = [HasAVX512] in {
4398   // VMOVHPS patterns
4399   def : Pat<(X86Movlhps VR128X:$src1,
4400                (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
4401           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4402   def : Pat<(X86Movlhps VR128X:$src1,
4403                (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
4404           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4405   // VMOVHPD patterns
4406   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4407                     (scalar_to_vector (loadf64 addr:$src2)))),
4408            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4409   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4410                     (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
4411            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4412   // VMOVLPS patterns
4413   def : Pat<(v4f32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4414           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4415   def : Pat<(v4i32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4416           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4417   // VMOVLPD patterns
4418   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4419           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4420   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4421           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4422   def : Pat<(v2f64 (X86Movsd VR128X:$src1,
4423                            (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
4424           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4425 }
4426
4427 let mayStore = 1 in {
4428 def VMOVHPSZ128mr : AVX512PSI<0x17, MRMDestMem, (outs),
4429                        (ins f64mem:$dst, VR128X:$src),
4430                        "vmovhps\t{$src, $dst|$dst, $src}",
4431                        [(store (f64 (vector_extract
4432                                      (X86Unpckh (bc_v2f64 (v4f32 VR128X:$src)),
4433                                                 (bc_v2f64 (v4f32 VR128X:$src))),
4434                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4435                        EVEX, EVEX_CD8<32, CD8VT2>;
4436 def VMOVHPDZ128mr : AVX512PDI<0x17, MRMDestMem, (outs),
4437                        (ins f64mem:$dst, VR128X:$src),
4438                        "vmovhpd\t{$src, $dst|$dst, $src}",
4439                        [(store (f64 (vector_extract
4440                                      (v2f64 (X86Unpckh VR128X:$src, VR128X:$src)),
4441                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4442                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4443 def VMOVLPSZ128mr : AVX512PSI<0x13, MRMDestMem, (outs),
4444                        (ins f64mem:$dst, VR128X:$src),
4445                        "vmovlps\t{$src, $dst|$dst, $src}",
4446                        [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128X:$src)),
4447                                      (iPTR 0))), addr:$dst)],
4448                                      IIC_SSE_MOV_LH>,
4449                        EVEX, EVEX_CD8<32, CD8VT2>;
4450 def VMOVLPDZ128mr : AVX512PDI<0x13, MRMDestMem, (outs),
4451                        (ins f64mem:$dst, VR128X:$src),
4452                        "vmovlpd\t{$src, $dst|$dst, $src}",
4453                        [(store (f64 (vector_extract (v2f64 VR128X:$src),
4454                                      (iPTR 0))), addr:$dst)],
4455                                      IIC_SSE_MOV_LH>,
4456                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4457 }
4458 let Predicates = [HasAVX512] in {
4459   // VMOVHPD patterns
4460   def : Pat<(store (f64 (vector_extract
4461                            (v2f64 (X86VPermilpi VR128X:$src, (i8 1))),
4462                            (iPTR 0))), addr:$dst),
4463            (VMOVHPDZ128mr addr:$dst, VR128X:$src)>;
4464   // VMOVLPS patterns
4465   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128X:$src2)),
4466                    addr:$src1),
4467             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4468   def : Pat<(store (v4i32 (X86Movlps
4469                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128X:$src2)), addr:$src1),
4470             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4471   // VMOVLPD patterns
4472   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4473                    addr:$src1),
4474             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4475   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4476                    addr:$src1),
4477             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4478 }
4479 //===----------------------------------------------------------------------===//
4480 // FMA - Fused Multiply Operations
4481 //
4482
4483 let Constraints = "$src1 = $dst" in {
4484 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4485                                                             X86VectorVTInfo _> {
4486   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4487           (ins _.RC:$src2, _.RC:$src3),
4488           OpcodeStr, "$src3, $src2", "$src2, $src3",
4489           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4490          AVX512FMA3Base;
4491
4492   let mayLoad = 1 in {
4493     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4494             (ins _.RC:$src2, _.MemOp:$src3),
4495             OpcodeStr, "$src3, $src2", "$src2, $src3",
4496             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4497             AVX512FMA3Base;
4498
4499     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4500               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4501               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4502               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4503               (OpNode _.RC:$src1,
4504                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4505               AVX512FMA3Base, EVEX_B;
4506   }
4507 }
4508
4509 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4510                                                             X86VectorVTInfo _> {
4511   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4512           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4513           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4514           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4515           AVX512FMA3Base, EVEX_B, EVEX_RC;
4516 }
4517 } // Constraints = "$src1 = $dst"
4518
4519 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4520                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4521   let Predicates = [HasAVX512] in {
4522     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4523                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4524                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4525   }
4526   let Predicates = [HasVLX, HasAVX512] in {
4527     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4528                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4529     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4530                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4531   }
4532 }
4533
4534 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4535                                                             SDNode OpNodeRnd > {
4536     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4537                                       avx512vl_f32_info>;
4538     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4539                                       avx512vl_f64_info>, VEX_W;
4540 }
4541
4542 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4543 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4544 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4545 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4546 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4547 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4548
4549
4550 let Constraints = "$src1 = $dst" in {
4551 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4552                                                             X86VectorVTInfo _> {
4553   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4554           (ins _.RC:$src2, _.RC:$src3),
4555           OpcodeStr, "$src3, $src2", "$src2, $src3",
4556           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4557          AVX512FMA3Base;
4558
4559   let mayLoad = 1 in {
4560     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4561             (ins _.RC:$src2, _.MemOp:$src3),
4562             OpcodeStr, "$src3, $src2", "$src2, $src3",
4563             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4564            AVX512FMA3Base;
4565
4566     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4567            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4568            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4569            "$src2, ${src3}"##_.BroadcastStr,
4570            (_.VT (OpNode _.RC:$src2,
4571                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4572                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4573   }
4574 }
4575
4576 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4577                                                             X86VectorVTInfo _> {
4578   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4579           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4580           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4581           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4582           AVX512FMA3Base, EVEX_B, EVEX_RC;
4583 }
4584 } // Constraints = "$src1 = $dst"
4585
4586 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4587                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4588   let Predicates = [HasAVX512] in {
4589     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4590                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4591                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4592   }
4593   let Predicates = [HasVLX, HasAVX512] in {
4594     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4595                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4596     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4597                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4598   }
4599 }
4600
4601 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4602                                                             SDNode OpNodeRnd > {
4603     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4604                                       avx512vl_f32_info>;
4605     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4606                                       avx512vl_f64_info>, VEX_W;
4607 }
4608
4609 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4610 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4611 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4612 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4613 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4614 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4615
4616 let Constraints = "$src1 = $dst" in {
4617 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4618                                                             X86VectorVTInfo _> {
4619   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4620           (ins _.RC:$src3, _.RC:$src2),
4621           OpcodeStr, "$src2, $src3", "$src3, $src2",
4622           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4623          AVX512FMA3Base;
4624
4625   let mayLoad = 1 in {
4626     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4627             (ins _.RC:$src3, _.MemOp:$src2),
4628             OpcodeStr, "$src2, $src3", "$src3, $src2",
4629             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4630            AVX512FMA3Base;
4631
4632     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4633            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4634            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4635            "$src3, ${src2}"##_.BroadcastStr,
4636            (_.VT (OpNode _.RC:$src1,
4637                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4638                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4639   }
4640 }
4641
4642 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4643                                                             X86VectorVTInfo _> {
4644   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4645           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4646           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4647           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4648           AVX512FMA3Base, EVEX_B, EVEX_RC;
4649 }
4650 } // Constraints = "$src1 = $dst"
4651
4652 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4653                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4654   let Predicates = [HasAVX512] in {
4655     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4656                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4657                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4658   }
4659   let Predicates = [HasVLX, HasAVX512] in {
4660     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4661                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4662     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4663                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4664   }
4665 }
4666
4667 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4668                                                             SDNode OpNodeRnd > {
4669     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4670                                       avx512vl_f32_info>;
4671     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4672                                       avx512vl_f64_info>, VEX_W;
4673 }
4674
4675 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4676 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4677 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4678 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4679 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4680 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4681
4682 // Scalar FMA
4683 let Constraints = "$src1 = $dst" in {
4684 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4685                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4686                                                         dag RHS_r, dag RHS_m > {
4687   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4688           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4689           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4690
4691   let mayLoad = 1 in
4692     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4693             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4694             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4695
4696   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4697          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4698          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4699                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4700
4701   let isCodeGenOnly = 1 in {
4702     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4703                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4704                      !strconcat(OpcodeStr,
4705                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4706                      [RHS_r]>;
4707     let mayLoad = 1 in
4708       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4709                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4710                       !strconcat(OpcodeStr,
4711                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4712                       [RHS_m]>;
4713   }// isCodeGenOnly = 1
4714 }
4715 }// Constraints = "$src1 = $dst"
4716
4717 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4718          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4719                                                                   string SUFF> {
4720
4721   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4722                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4723                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4724                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4725                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4726                          (i32 imm:$rc))),
4727                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4728                          _.FRC:$src3))),
4729                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4730                          (_.ScalarLdFrag addr:$src3))))>;
4731
4732   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4733                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4734                 (_.VT (OpNode _.RC:$src2,
4735                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4736                               _.RC:$src1)),
4737                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4738                                   (i32 imm:$rc))),
4739                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4740                                           _.FRC:$src1))),
4741                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4742                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4743
4744   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4745                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4746                 (_.VT (OpNode _.RC:$src1,
4747                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4748                               _.RC:$src2)),
4749                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4750                          (i32 imm:$rc))),
4751                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4752                          _.FRC:$src2))),
4753                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4754                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4755 }
4756
4757 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4758                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4759   let Predicates = [HasAVX512] in {
4760     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4761                                    OpNodeRnd, f32x_info, "SS">,
4762                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4763     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4764                                    OpNodeRnd, f64x_info, "SD">,
4765                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4766   }
4767 }
4768
4769 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4770 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4771 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4772 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4773
4774 //===----------------------------------------------------------------------===//
4775 // AVX-512  Scalar convert from sign integer to float/double
4776 //===----------------------------------------------------------------------===//
4777
4778 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4779                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4780                     PatFrag ld_frag, string asm> {
4781   let hasSideEffects = 0 in {
4782     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4783               (ins DstVT.FRC:$src1, SrcRC:$src),
4784               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4785               EVEX_4V;
4786     let mayLoad = 1 in
4787       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4788               (ins DstVT.FRC:$src1, x86memop:$src),
4789               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4790               EVEX_4V;
4791   } // hasSideEffects = 0
4792   let isCodeGenOnly = 1 in {
4793     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4794                   (ins DstVT.RC:$src1, SrcRC:$src2),
4795                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4796                   [(set DstVT.RC:$dst,
4797                         (OpNode (DstVT.VT DstVT.RC:$src1),
4798                                  SrcRC:$src2,
4799                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4800
4801     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4802                   (ins DstVT.RC:$src1, x86memop:$src2),
4803                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4804                   [(set DstVT.RC:$dst,
4805                         (OpNode (DstVT.VT DstVT.RC:$src1),
4806                                  (ld_frag addr:$src2),
4807                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4808   }//isCodeGenOnly = 1
4809 }
4810
4811 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4812                     X86VectorVTInfo DstVT, string asm> {
4813   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4814               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4815               !strconcat(asm,
4816                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4817               [(set DstVT.RC:$dst,
4818                     (OpNode (DstVT.VT DstVT.RC:$src1),
4819                              SrcRC:$src2,
4820                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4821 }
4822
4823 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4824                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4825                     PatFrag ld_frag, string asm> {
4826   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4827               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4828                         VEX_LIG;
4829 }
4830
4831 let Predicates = [HasAVX512] in {
4832 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4833                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4834                                  XS, EVEX_CD8<32, CD8VT1>;
4835 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4836                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4837                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4838 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4839                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4840                                  XD, EVEX_CD8<32, CD8VT1>;
4841 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4842                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4843                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4844
4845 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4846           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4847 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4848           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4849 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4850           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4851 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4852           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4853
4854 def : Pat<(f32 (sint_to_fp GR32:$src)),
4855           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4856 def : Pat<(f32 (sint_to_fp GR64:$src)),
4857           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4858 def : Pat<(f64 (sint_to_fp GR32:$src)),
4859           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4860 def : Pat<(f64 (sint_to_fp GR64:$src)),
4861           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4862
4863 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4864                                   v4f32x_info, i32mem, loadi32,
4865                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4866 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4867                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4868                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4869 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4870                                   i32mem, loadi32, "cvtusi2sd{l}">,
4871                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4872 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4873                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4874                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4875
4876 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4877           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4878 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4879           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4880 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4881           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4882 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4883           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4884
4885 def : Pat<(f32 (uint_to_fp GR32:$src)),
4886           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4887 def : Pat<(f32 (uint_to_fp GR64:$src)),
4888           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4889 def : Pat<(f64 (uint_to_fp GR32:$src)),
4890           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4891 def : Pat<(f64 (uint_to_fp GR64:$src)),
4892           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4893 }
4894
4895 //===----------------------------------------------------------------------===//
4896 // AVX-512  Scalar convert from float/double to integer
4897 //===----------------------------------------------------------------------===//
4898 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4899                                   RegisterClass DstRC, Intrinsic Int,
4900                            Operand memop, ComplexPattern mem_cpat, string asm> {
4901   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4902     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4903                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4904                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4905     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4906                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4907                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4908     let mayLoad = 1 in
4909     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4910                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4911   } // hasSideEffects = 0, Predicates = [HasAVX512]
4912 }
4913
4914 // Convert float/double to signed/unsigned int 32/64
4915 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4916                                    ssmem, sse_load_f32, "cvtss2si">,
4917                                    XS, EVEX_CD8<32, CD8VT1>;
4918 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4919                                   int_x86_sse_cvtss2si64,
4920                                    ssmem, sse_load_f32, "cvtss2si">,
4921                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4922 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4923                                   int_x86_avx512_cvtss2usi,
4924                                    ssmem, sse_load_f32, "cvtss2usi">,
4925                                    XS, EVEX_CD8<32, CD8VT1>;
4926 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4927                                    int_x86_avx512_cvtss2usi64, ssmem,
4928                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4929                                    EVEX_CD8<32, CD8VT1>;
4930 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4931                                    sdmem, sse_load_f64, "cvtsd2si">,
4932                                    XD, EVEX_CD8<64, CD8VT1>;
4933 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4934                                    int_x86_sse2_cvtsd2si64,
4935                                    sdmem, sse_load_f64, "cvtsd2si">,
4936                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4937 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4938                                    int_x86_avx512_cvtsd2usi,
4939                                    sdmem, sse_load_f64, "cvtsd2usi">,
4940                                    XD, EVEX_CD8<64, CD8VT1>;
4941 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4942                                    int_x86_avx512_cvtsd2usi64, sdmem,
4943                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4944                                    EVEX_CD8<64, CD8VT1>;
4945
4946 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4947   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4948             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4949             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4950   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4951             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4952             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4953   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4954             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4955             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4956   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4957             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4958             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4959
4960   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4961             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4962             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4963 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4964
4965 // Convert float/double to signed/unsigned int 32/64 with truncation
4966 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4967                             X86VectorVTInfo _DstRC, SDNode OpNode,
4968                             SDNode OpNodeRnd>{
4969 let Predicates = [HasAVX512] in {
4970   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4971               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4972               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4973   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4974                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4975                 []>, EVEX, EVEX_B;
4976   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4977               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4978               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4979               EVEX;
4980
4981   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4982       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4983                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4984                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4985                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4986       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4987                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4988                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4989                                       (i32 FROUND_NO_EXC)))]>,
4990                                       EVEX,VEX_LIG , EVEX_B;
4991       let mayLoad = 1 in
4992         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4993                     (ins _SrcRC.MemOp:$src),
4994                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4995                     []>, EVEX, VEX_LIG;
4996
4997   } // isCodeGenOnly = 1, hasSideEffects = 0
4998 } //HasAVX512
4999 }
5000
5001
5002 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
5003                         fp_to_sint,X86cvttss2IntRnd>,
5004                         XS, EVEX_CD8<32, CD8VT1>;
5005 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
5006                         fp_to_sint,X86cvttss2IntRnd>,
5007                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
5008 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
5009                         fp_to_sint,X86cvttsd2IntRnd>,
5010                         XD, EVEX_CD8<64, CD8VT1>;
5011 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
5012                         fp_to_sint,X86cvttsd2IntRnd>,
5013                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
5014
5015 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
5016                         fp_to_uint,X86cvttss2UIntRnd>,
5017                         XS, EVEX_CD8<32, CD8VT1>;
5018 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
5019                         fp_to_uint,X86cvttss2UIntRnd>,
5020                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
5021 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
5022                         fp_to_uint,X86cvttsd2UIntRnd>,
5023                         XD, EVEX_CD8<64, CD8VT1>;
5024 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
5025                         fp_to_uint,X86cvttsd2UIntRnd>,
5026                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
5027 let Predicates = [HasAVX512] in {
5028   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
5029             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
5030   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
5031             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
5032   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
5033             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
5034   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
5035             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
5036
5037 } // HasAVX512
5038 //===----------------------------------------------------------------------===//
5039 // AVX-512  Convert form float to double and back
5040 //===----------------------------------------------------------------------===//
5041 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5042                          X86VectorVTInfo _Src, SDNode OpNode> {
5043   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5044                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5045                          "$src2, $src1", "$src1, $src2",
5046                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5047                                        (_Src.VT _Src.RC:$src2)))>,
5048                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
5049   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5050                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
5051                          "$src2, $src1", "$src1, $src2",
5052                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5053                                   (_Src.VT (scalar_to_vector
5054                                             (_Src.ScalarLdFrag addr:$src2)))))>,
5055                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
5056 }
5057
5058 // Scalar Coversion with SAE - suppress all exceptions
5059 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5060                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5061   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5062                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5063                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5064                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5065                                          (_Src.VT _Src.RC:$src2),
5066                                          (i32 FROUND_NO_EXC)))>,
5067                         EVEX_4V, VEX_LIG, EVEX_B;
5068 }
5069
5070 // Scalar Conversion with rounding control (RC)
5071 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5072                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5073   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5074                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
5075                         "$rc, $src2, $src1", "$src1, $src2, $rc",
5076                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5077                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
5078                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
5079                         EVEX_B, EVEX_RC;
5080 }
5081 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
5082                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
5083                                                         X86VectorVTInfo _dst> {
5084   let Predicates = [HasAVX512] in {
5085     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5086              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
5087                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
5088                                EVEX_V512, XD;
5089   }
5090 }
5091
5092 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5093                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
5094                                                           X86VectorVTInfo _dst> {
5095   let Predicates = [HasAVX512] in {
5096     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5097              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
5098              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
5099   }
5100 }
5101 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
5102                                          X86froundRnd, f64x_info, f32x_info>;
5103 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
5104                                           X86fpextRnd,f32x_info, f64x_info >;
5105
5106 def : Pat<(f64 (fextend FR32X:$src)),
5107           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
5108                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
5109           Requires<[HasAVX512]>;
5110 def : Pat<(f64 (fextend (loadf32 addr:$src))),
5111           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5112           Requires<[HasAVX512]>;
5113
5114 def : Pat<(f64 (extloadf32 addr:$src)),
5115       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5116       Requires<[HasAVX512, OptForSize]>;
5117
5118 def : Pat<(f64 (extloadf32 addr:$src)),
5119           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
5120                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
5121           Requires<[HasAVX512, OptForSpeed]>;
5122
5123 def : Pat<(f32 (fround FR64X:$src)),
5124           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
5125                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
5126            Requires<[HasAVX512]>;
5127 //===----------------------------------------------------------------------===//
5128 // AVX-512  Vector convert from signed/unsigned integer to float/double
5129 //          and from float/double to signed/unsigned integer
5130 //===----------------------------------------------------------------------===//
5131
5132 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5133                          X86VectorVTInfo _Src, SDNode OpNode,
5134                          string Broadcast = _.BroadcastStr,
5135                          string Alias = ""> {
5136
5137   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5138                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
5139                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
5140
5141   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5142                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
5143                          (_.VT (OpNode (_Src.VT
5144                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
5145
5146   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5147                          (ins _Src.MemOp:$src), OpcodeStr,
5148                          "${src}"##Broadcast, "${src}"##Broadcast,
5149                          (_.VT (OpNode (_Src.VT
5150                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
5151                             ))>, EVEX, EVEX_B;
5152 }
5153 // Coversion with SAE - suppress all exceptions
5154 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5155                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5156   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5157                         (ins _Src.RC:$src), OpcodeStr,
5158                         "{sae}, $src", "$src, {sae}",
5159                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
5160                                (i32 FROUND_NO_EXC)))>,
5161                         EVEX, EVEX_B;
5162 }
5163
5164 // Conversion with rounding control (RC)
5165 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5166                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5167   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5168                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
5169                         "$rc, $src", "$src, $rc",
5170                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
5171                         EVEX, EVEX_B, EVEX_RC;
5172 }
5173
5174 // Extend Float to Double
5175 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
5176   let Predicates = [HasAVX512] in {
5177     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
5178              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
5179                                 X86vfpextRnd>, EVEX_V512;
5180   }
5181   let Predicates = [HasVLX] in {
5182     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
5183                                X86vfpext, "{1to2}">, EVEX_V128;
5184     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
5185                                      EVEX_V256;
5186   }
5187 }
5188
5189 // Truncate Double to Float
5190 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
5191   let Predicates = [HasAVX512] in {
5192     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
5193              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
5194                                X86vfproundRnd>, EVEX_V512;
5195   }
5196   let Predicates = [HasVLX] in {
5197     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
5198                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
5199     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
5200                                "{1to4}", "{y}">, EVEX_V256;
5201   }
5202 }
5203
5204 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
5205                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
5206 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
5207                                   PS, EVEX_CD8<32, CD8VH>;
5208
5209 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5210             (VCVTPS2PDZrm addr:$src)>;
5211
5212 let Predicates = [HasVLX] in {
5213   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
5214               (VCVTPS2PDZ256rm addr:$src)>;
5215 }
5216
5217 // Convert Signed/Unsigned Doubleword to Double
5218 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5219                            SDNode OpNode128> {
5220   // No rounding in this op
5221   let Predicates = [HasAVX512] in
5222     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
5223                                      EVEX_V512;
5224
5225   let Predicates = [HasVLX] in {
5226     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
5227                                      OpNode128, "{1to2}">, EVEX_V128;
5228     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
5229                                      EVEX_V256;
5230   }
5231 }
5232
5233 // Convert Signed/Unsigned Doubleword to Float
5234 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
5235                            SDNode OpNodeRnd> {
5236   let Predicates = [HasAVX512] in
5237     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
5238              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
5239                                OpNodeRnd>, EVEX_V512;
5240
5241   let Predicates = [HasVLX] in {
5242     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
5243                                      EVEX_V128;
5244     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
5245                                      EVEX_V256;
5246   }
5247 }
5248
5249 // Convert Float to Signed/Unsigned Doubleword with truncation
5250 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
5251                                   SDNode OpNode, SDNode OpNodeRnd> {
5252   let Predicates = [HasAVX512] in {
5253     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5254              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
5255                                 OpNodeRnd>, EVEX_V512;
5256   }
5257   let Predicates = [HasVLX] in {
5258     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5259                                      EVEX_V128;
5260     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5261                                      EVEX_V256;
5262   }
5263 }
5264
5265 // Convert Float to Signed/Unsigned Doubleword
5266 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
5267                                   SDNode OpNode, SDNode OpNodeRnd> {
5268   let Predicates = [HasAVX512] in {
5269     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5270              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
5271                                 OpNodeRnd>, EVEX_V512;
5272   }
5273   let Predicates = [HasVLX] in {
5274     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5275                                      EVEX_V128;
5276     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5277                                      EVEX_V256;
5278   }
5279 }
5280
5281 // Convert Double to Signed/Unsigned Doubleword with truncation
5282 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
5283                                   SDNode OpNode, SDNode OpNodeRnd> {
5284   let Predicates = [HasAVX512] in {
5285     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5286              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
5287                                 OpNodeRnd>, EVEX_V512;
5288   }
5289   let Predicates = [HasVLX] in {
5290     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5291     // memory forms of these instructions in Asm Parcer. They have the same
5292     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5293     // due to the same reason.
5294     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5295                                "{1to2}", "{x}">, EVEX_V128;
5296     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5297                                "{1to4}", "{y}">, EVEX_V256;
5298   }
5299 }
5300
5301 // Convert Double to Signed/Unsigned Doubleword
5302 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5303                                   SDNode OpNode, SDNode OpNodeRnd> {
5304   let Predicates = [HasAVX512] in {
5305     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5306              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5307                                OpNodeRnd>, EVEX_V512;
5308   }
5309   let Predicates = [HasVLX] in {
5310     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5311     // memory forms of these instructions in Asm Parcer. They have the same
5312     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5313     // due to the same reason.
5314     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5315                                "{1to2}", "{x}">, EVEX_V128;
5316     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5317                                "{1to4}", "{y}">, EVEX_V256;
5318   }
5319 }
5320
5321 // Convert Double to Signed/Unsigned Quardword
5322 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5323                                   SDNode OpNode, SDNode OpNodeRnd> {
5324   let Predicates = [HasDQI] in {
5325     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5326              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5327                                OpNodeRnd>, EVEX_V512;
5328   }
5329   let Predicates = [HasDQI, HasVLX] in {
5330     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5331                                EVEX_V128;
5332     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5333                                EVEX_V256;
5334   }
5335 }
5336
5337 // Convert Double to Signed/Unsigned Quardword with truncation
5338 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5339                                   SDNode OpNode, SDNode OpNodeRnd> {
5340   let Predicates = [HasDQI] in {
5341     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5342              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5343                                OpNodeRnd>, EVEX_V512;
5344   }
5345   let Predicates = [HasDQI, HasVLX] in {
5346     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5347                                EVEX_V128;
5348     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5349                                EVEX_V256;
5350   }
5351 }
5352
5353 // Convert Signed/Unsigned Quardword to Double
5354 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5355                                   SDNode OpNode, SDNode OpNodeRnd> {
5356   let Predicates = [HasDQI] in {
5357     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5358              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5359                                OpNodeRnd>, EVEX_V512;
5360   }
5361   let Predicates = [HasDQI, HasVLX] in {
5362     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5363                                EVEX_V128;
5364     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5365                                EVEX_V256;
5366   }
5367 }
5368
5369 // Convert Float to Signed/Unsigned Quardword
5370 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5371                                   SDNode OpNode, SDNode OpNodeRnd> {
5372   let Predicates = [HasDQI] in {
5373     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5374              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5375                                OpNodeRnd>, EVEX_V512;
5376   }
5377   let Predicates = [HasDQI, HasVLX] in {
5378     // Explicitly specified broadcast string, since we take only 2 elements
5379     // from v4f32x_info source
5380     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5381                                "{1to2}">, EVEX_V128;
5382     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5383                                EVEX_V256;
5384   }
5385 }
5386
5387 // Convert Float to Signed/Unsigned Quardword with truncation
5388 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5389                                   SDNode OpNode, SDNode OpNodeRnd> {
5390   let Predicates = [HasDQI] in {
5391     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5392              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5393                                OpNodeRnd>, EVEX_V512;
5394   }
5395   let Predicates = [HasDQI, HasVLX] in {
5396     // Explicitly specified broadcast string, since we take only 2 elements
5397     // from v4f32x_info source
5398     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5399                                "{1to2}">, EVEX_V128;
5400     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5401                                EVEX_V256;
5402   }
5403 }
5404
5405 // Convert Signed/Unsigned Quardword to Float
5406 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5407                                   SDNode OpNode, SDNode OpNodeRnd> {
5408   let Predicates = [HasDQI] in {
5409     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5410              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5411                                OpNodeRnd>, EVEX_V512;
5412   }
5413   let Predicates = [HasDQI, HasVLX] in {
5414     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5415     // memory forms of these instructions in Asm Parcer. They have the same
5416     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5417     // due to the same reason.
5418     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5419                                "{1to2}", "{x}">, EVEX_V128;
5420     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5421                                "{1to4}", "{y}">, EVEX_V256;
5422   }
5423 }
5424
5425 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5426                                 EVEX_CD8<32, CD8VH>;
5427
5428 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5429                                 X86VSintToFpRnd>,
5430                                 PS, EVEX_CD8<32, CD8VF>;
5431
5432 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5433                                 X86VFpToSintRnd>,
5434                                 XS, EVEX_CD8<32, CD8VF>;
5435
5436 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5437                                  X86VFpToSintRnd>,
5438                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5439
5440 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5441                                  X86VFpToUintRnd>, PS,
5442                                  EVEX_CD8<32, CD8VF>;
5443
5444 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5445                                  X86VFpToUintRnd>, PS, VEX_W,
5446                                  EVEX_CD8<64, CD8VF>;
5447
5448 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5449                                  XS, EVEX_CD8<32, CD8VH>;
5450
5451 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5452                                  X86VUintToFpRnd>, XD,
5453                                  EVEX_CD8<32, CD8VF>;
5454
5455 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5456                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5457
5458 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5459                                  X86cvtpd2IntRnd>, XD, VEX_W,
5460                                  EVEX_CD8<64, CD8VF>;
5461
5462 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5463                                  X86cvtps2UIntRnd>,
5464                                  PS, EVEX_CD8<32, CD8VF>;
5465 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5466                                  X86cvtpd2UIntRnd>, VEX_W,
5467                                  PS, EVEX_CD8<64, CD8VF>;
5468
5469 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5470                                  X86cvtpd2IntRnd>, VEX_W,
5471                                  PD, EVEX_CD8<64, CD8VF>;
5472
5473 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5474                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5475
5476 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5477                                  X86cvtpd2UIntRnd>, VEX_W,
5478                                  PD, EVEX_CD8<64, CD8VF>;
5479
5480 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5481                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5482
5483 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5484                                  X86VFpToSlongRnd>, VEX_W,
5485                                  PD, EVEX_CD8<64, CD8VF>;
5486
5487 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5488                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5489
5490 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5491                                  X86VFpToUlongRnd>, VEX_W,
5492                                  PD, EVEX_CD8<64, CD8VF>;
5493
5494 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5495                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5496
5497 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5498                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5499
5500 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5501                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5502
5503 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5504                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5505
5506 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5507                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5508
5509 let Predicates = [HasAVX512, NoVLX] in {
5510 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5511           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5512            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5513
5514 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5515           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5516            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5517
5518 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5519           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5520            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5521
5522 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5523           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5524            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5525
5526 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5527           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5528            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5529 }
5530
5531 let Predicates = [HasAVX512] in {
5532   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5533             (VCVTPD2PSZrm addr:$src)>;
5534   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5535             (VCVTPS2PDZrm addr:$src)>;
5536 }
5537
5538 //===----------------------------------------------------------------------===//
5539 // Half precision conversion instructions
5540 //===----------------------------------------------------------------------===//
5541 multiclass avx512_cvtph2ps<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5542                            X86MemOperand x86memop, PatFrag ld_frag> {
5543   defm rr : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5544                     "vcvtph2ps", "$src", "$src",
5545                    (X86cvtph2ps (_src.VT _src.RC:$src),
5546                                                 (i32 FROUND_CURRENT))>, T8PD;
5547   let hasSideEffects = 0, mayLoad = 1 in {
5548     defm rm : AVX512_maskable<0x13, MRMSrcMem, _dest, (outs _dest.RC:$dst), (ins x86memop:$src),
5549                       "vcvtph2ps", "$src", "$src",
5550                       (X86cvtph2ps (_src.VT (bitconvert (ld_frag addr:$src))),
5551                                        (i32 FROUND_CURRENT))>, T8PD;
5552   }
5553 }
5554
5555 multiclass avx512_cvtph2ps_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5556   defm rb : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5557                     "vcvtph2ps", "{sae}, $src", "$src, {sae}",
5558                    (X86cvtph2ps (_src.VT _src.RC:$src),
5559                                                 (i32 FROUND_NO_EXC))>, T8PD, EVEX_B;
5560
5561 }
5562
5563 let Predicates = [HasAVX512] in {
5564   defm VCVTPH2PSZ : avx512_cvtph2ps<v16f32_info, v16i16x_info, f256mem, loadv4i64>,
5565                     avx512_cvtph2ps_sae<v16f32_info, v16i16x_info>,
5566                     EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5567   let Predicates = [HasVLX] in {
5568     defm VCVTPH2PSZ256 : avx512_cvtph2ps<v8f32x_info, v8i16x_info, f128mem,
5569                          loadv2i64>,EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5570     defm VCVTPH2PSZ128 : avx512_cvtph2ps<v4f32x_info, v8i16x_info, f64mem,
5571                          loadv2i64>, EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5572   }
5573 }
5574
5575 multiclass avx512_cvtps2ph<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5576                            X86MemOperand x86memop> {
5577   defm rr : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5578                (ins _src.RC:$src1, i32u8imm:$src2),
5579                     "vcvtps2ph", "$src2, $src1", "$src1, $src2",
5580                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5581                                 (i32 imm:$src2),
5582                                 (i32 FROUND_CURRENT))>, AVX512AIi8Base;
5583   let hasSideEffects = 0, mayStore = 1 in {
5584     def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5585                (ins x86memop:$dst, _src.RC:$src1, i32u8imm:$src2),
5586                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5587                [(store (_dest.VT (X86cvtps2ph (_src.VT _src.RC:$src1),
5588                                        (i32 imm:$src2), (i32 FROUND_CURRENT) )),
5589                                        addr:$dst)]>;
5590     def mrk : AVX512AIi8<0x1D, MRMDestMem, (outs),
5591                (ins x86memop:$dst, _dest.KRCWM:$mask, _src.RC:$src1, i32u8imm:$src2),
5592                "vcvtps2ph\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
5593                 []>, EVEX_K;
5594   }
5595 }
5596 multiclass avx512_cvtps2ph_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5597   defm rb : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5598                (ins _src.RC:$src1, i32u8imm:$src2),
5599                     "vcvtps2ph", "$src2, {sae}, $src1", "$src1, $src2, {sae}",
5600                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5601                                 (i32 imm:$src2),
5602                                 (i32 FROUND_NO_EXC))>, EVEX_B, AVX512AIi8Base;
5603 }
5604 let Predicates = [HasAVX512] in {
5605   defm VCVTPS2PHZ : avx512_cvtps2ph<v16i16x_info, v16f32_info, f256mem>,
5606                     avx512_cvtps2ph_sae<v16i16x_info, v16f32_info>,
5607                       EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5608   let Predicates = [HasVLX] in {
5609     defm VCVTPS2PHZ256 : avx512_cvtps2ph<v8i16x_info, v8f32x_info, f128mem>,
5610                         EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5611     defm VCVTPS2PHZ128 : avx512_cvtps2ph<v8i16x_info, v4f32x_info, f128mem>,
5612                         EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5613   }
5614 }
5615
5616 //  Unordered/Ordered scalar fp compare with Sea and set EFLAGS
5617 multiclass avx512_ord_cmp_sae<bits<8> opc, X86VectorVTInfo _, SDNode OpNode,
5618                             string OpcodeStr> {
5619   def rb: AVX512<opc, MRMSrcReg, (outs), (ins _.RC:$src1, _.RC:$src2),
5620                  !strconcat(OpcodeStr, "\t{{sae}, $src2, $src1|$src1, $src2, {sae}}"),
5621                  [(set EFLAGS, (OpNode (_.VT _.RC:$src1), _.RC:$src2,
5622                                                         (i32 FROUND_NO_EXC)))],
5623                  IIC_SSE_COMIS_RR>, EVEX, EVEX_B, VEX_LIG, EVEX_V128,
5624                  Sched<[WriteFAdd]>;
5625 }
5626
5627 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5628   defm VUCOMISSZ : avx512_ord_cmp_sae<0x2E, v4f32x_info, X86ucomiSae, "vucomiss">,
5629                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5630   defm VUCOMISDZ : avx512_ord_cmp_sae<0x2E, v2f64x_info, X86ucomiSae, "vucomisd">,
5631                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5632   defm VCOMISSZ : avx512_ord_cmp_sae<0x2F, v4f32x_info, X86comiSae, "vcomiss">,
5633                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5634   defm VCOMISDZ : avx512_ord_cmp_sae<0x2F, v2f64x_info, X86comiSae, "vcomisd">,
5635                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5636 }
5637
5638 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5639   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5640                                  "ucomiss">, PS, EVEX, VEX_LIG,
5641                                  EVEX_CD8<32, CD8VT1>;
5642   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5643                                   "ucomisd">, PD, EVEX,
5644                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5645   let Pattern = []<dag> in {
5646     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5647                                    "comiss">, PS, EVEX, VEX_LIG,
5648                                    EVEX_CD8<32, CD8VT1>;
5649     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5650                                    "comisd">, PD, EVEX,
5651                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5652   }
5653   let isCodeGenOnly = 1 in {
5654     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5655                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5656                               EVEX_CD8<32, CD8VT1>;
5657     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5658                               load, "ucomisd">, PD, EVEX,
5659                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5660
5661     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5662                               load, "comiss">, PS, EVEX, VEX_LIG,
5663                               EVEX_CD8<32, CD8VT1>;
5664     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5665                               load, "comisd">, PD, EVEX,
5666                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5667   }
5668 }
5669
5670 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5671 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
5672                             X86VectorVTInfo _> {
5673   let hasSideEffects = 0, AddedComplexity = 20 , Predicates = [HasAVX512] in {
5674   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5675                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5676                            "$src2, $src1", "$src1, $src2",
5677                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>, EVEX_4V;
5678   let mayLoad = 1 in {
5679   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5680                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5681                          "$src2, $src1", "$src1, $src2",
5682                          (OpNode (_.VT _.RC:$src1),
5683                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))))>, EVEX_4V;
5684   }
5685 }
5686 }
5687
5688 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", X86frcp14s, f32x_info>,
5689                   EVEX_CD8<32, CD8VT1>, T8PD;
5690 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", X86frcp14s, f64x_info>,
5691                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5692 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", X86frsqrt14s, f32x_info>,
5693                   EVEX_CD8<32, CD8VT1>, T8PD;
5694 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", X86frsqrt14s, f64x_info>,
5695                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5696
5697 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5698 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5699                          X86VectorVTInfo _> {
5700   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5701                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5702                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5703   let mayLoad = 1 in {
5704     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5705                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5706                            (OpNode (_.FloatVT
5707                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5708     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5709                             (ins _.ScalarMemOp:$src), OpcodeStr,
5710                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5711                             (OpNode (_.FloatVT
5712                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5713                             EVEX, T8PD, EVEX_B;
5714   }
5715 }
5716
5717 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5718   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5719                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5720   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5721                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5722
5723   // Define only if AVX512VL feature is present.
5724   let Predicates = [HasVLX] in {
5725     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5726                                 OpNode, v4f32x_info>,
5727                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5728     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5729                                 OpNode, v8f32x_info>,
5730                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5731     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5732                                 OpNode, v2f64x_info>,
5733                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5734     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5735                                 OpNode, v4f64x_info>,
5736                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5737   }
5738 }
5739
5740 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5741 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5742
5743 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5744               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5745            (VRSQRT14PSZr VR512:$src)>;
5746 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5747               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5748            (VRSQRT14PDZr VR512:$src)>;
5749
5750 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5751               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5752            (VRCP14PSZr VR512:$src)>;
5753 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5754               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5755            (VRCP14PDZr VR512:$src)>;
5756
5757 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5758 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5759                          SDNode OpNode> {
5760
5761   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5762                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5763                            "$src2, $src1", "$src1, $src2",
5764                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5765                            (i32 FROUND_CURRENT))>;
5766
5767   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5768                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5769                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5770                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5771                             (i32 FROUND_NO_EXC))>, EVEX_B;
5772
5773   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5774                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5775                          "$src2, $src1", "$src1, $src2",
5776                          (OpNode (_.VT _.RC:$src1),
5777                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5778                          (i32 FROUND_CURRENT))>;
5779 }
5780
5781 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5782   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5783               EVEX_CD8<32, CD8VT1>;
5784   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5785               EVEX_CD8<64, CD8VT1>, VEX_W;
5786 }
5787
5788 let hasSideEffects = 0, Predicates = [HasERI] in {
5789   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5790   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5791 }
5792
5793 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5794 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5795
5796 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5797                          SDNode OpNode> {
5798
5799   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5800                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5801                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5802
5803   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5804                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5805                          (OpNode (_.FloatVT
5806                              (bitconvert (_.LdFrag addr:$src))),
5807                           (i32 FROUND_CURRENT))>;
5808
5809   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5810                          (ins _.MemOp:$src), OpcodeStr,
5811                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5812                          (OpNode (_.FloatVT
5813                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5814                                  (i32 FROUND_CURRENT))>, EVEX_B;
5815 }
5816 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5817                          SDNode OpNode> {
5818   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5819                         (ins _.RC:$src), OpcodeStr,
5820                         "{sae}, $src", "$src, {sae}",
5821                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5822 }
5823
5824 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5825    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5826              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5827              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5828    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5829              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5830              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5831 }
5832
5833 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5834                                   SDNode OpNode> {
5835   // Define only if AVX512VL feature is present.
5836   let Predicates = [HasVLX] in {
5837     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5838                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5839     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5840                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5841     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5842                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5843     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5844                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5845   }
5846 }
5847 let Predicates = [HasERI], hasSideEffects = 0 in {
5848
5849  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5850  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5851  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5852 }
5853 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5854                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5855
5856 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5857                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5858   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5859                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5860                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5861                          EVEX, EVEX_B, EVEX_RC;
5862 }
5863
5864 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5865                               SDNode OpNode, X86VectorVTInfo _>{
5866   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5867                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5868                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5869   let mayLoad = 1 in {
5870     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5871                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5872                            (OpNode (_.FloatVT
5873                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5874
5875     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5876                             (ins _.ScalarMemOp:$src), OpcodeStr,
5877                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5878                             (OpNode (_.FloatVT
5879                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5880                             EVEX, EVEX_B;
5881   }
5882 }
5883
5884 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5885                                   SDNode OpNode> {
5886   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5887                                 v16f32_info>,
5888                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5889   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5890                                 v8f64_info>,
5891                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5892   // Define only if AVX512VL feature is present.
5893   let Predicates = [HasVLX] in {
5894     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5895                                      OpNode, v4f32x_info>,
5896                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5897     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5898                                      OpNode, v8f32x_info>,
5899                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5900     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5901                                      OpNode, v2f64x_info>,
5902                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5903     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5904                                      OpNode, v4f64x_info>,
5905                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5906   }
5907 }
5908
5909 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5910                                           SDNode OpNodeRnd> {
5911   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5912                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5913   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5914                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5915 }
5916
5917 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5918                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5919
5920   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5921                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5922                          "$src2, $src1", "$src1, $src2",
5923                          (OpNodeRnd (_.VT _.RC:$src1),
5924                                     (_.VT _.RC:$src2),
5925                                     (i32 FROUND_CURRENT))>;
5926   let mayLoad = 1 in
5927     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5928                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5929                          "$src2, $src1", "$src1, $src2",
5930                          (OpNodeRnd (_.VT _.RC:$src1),
5931                                     (_.VT (scalar_to_vector
5932                                               (_.ScalarLdFrag addr:$src2))),
5933                                     (i32 FROUND_CURRENT))>;
5934
5935   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5936                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5937                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5938                          (OpNodeRnd (_.VT _.RC:$src1),
5939                                      (_.VT _.RC:$src2),
5940                                      (i32 imm:$rc))>,
5941                          EVEX_B, EVEX_RC;
5942
5943   let isCodeGenOnly = 1 in {
5944     def r : I<opc, MRMSrcReg, (outs _.FRC:$dst),
5945                (ins _.FRC:$src1, _.FRC:$src2),
5946                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5947
5948     let mayLoad = 1 in
5949       def m : I<opc, MRMSrcMem, (outs _.FRC:$dst),
5950                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5951                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5952   }
5953
5954   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5955             (!cast<Instruction>(NAME#SUFF#Zr)
5956                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5957
5958   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5959             (!cast<Instruction>(NAME#SUFF#Zm)
5960                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5961 }
5962
5963 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5964   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5965                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5966   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5967                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5968 }
5969
5970 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5971                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5972
5973 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5974
5975 let Predicates = [HasAVX512] in {
5976   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5977             (COPY_TO_REGCLASS (VRSQRT14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>;
5978   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5979             (COPY_TO_REGCLASS (VRSQRT14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5980             Requires<[OptForSize]>;
5981   def : Pat<(f32 (X86frcp FR32X:$src)),
5982             (COPY_TO_REGCLASS (VRCP14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X )>;
5983   def : Pat<(f32 (X86frcp (load addr:$src))),
5984             (COPY_TO_REGCLASS (VRCP14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5985             Requires<[OptForSize]>;
5986 }
5987
5988 multiclass
5989 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5990
5991   let ExeDomain = _.ExeDomain in {
5992   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5993                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5994                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5995                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5996                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5997
5998   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5999                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
6000                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
6001                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
6002                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
6003
6004   let mayLoad = 1 in
6005   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6006                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
6007                          "$src3, $src2, $src1", "$src1, $src2, $src3",
6008                          (_.VT (X86RndScales (_.VT _.RC:$src1),
6009                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
6010                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
6011   }
6012   let Predicates = [HasAVX512] in {
6013   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
6014              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
6015              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
6016   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
6017              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
6018              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
6019   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
6020              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
6021              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
6022   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
6023              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
6024              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
6025   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
6026              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
6027              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
6028
6029   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6030              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6031              addr:$src, (i32 0x1))), _.FRC)>;
6032   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6033              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6034              addr:$src, (i32 0x2))), _.FRC)>;
6035   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6036              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6037              addr:$src, (i32 0x3))), _.FRC)>;
6038   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6039              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6040              addr:$src, (i32 0x4))), _.FRC)>;
6041   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6042              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6043              addr:$src, (i32 0xc))), _.FRC)>;
6044   }
6045 }
6046
6047 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
6048                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6049
6050 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
6051                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
6052
6053 //-------------------------------------------------
6054 // Integer truncate and extend operations
6055 //-------------------------------------------------
6056
6057 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
6058                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
6059                               X86MemOperand x86memop> {
6060
6061   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
6062                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
6063                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
6064                        EVEX, T8XS;
6065
6066   // for intrinsic patter match
6067   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6068                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6069                            undef)),
6070             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6071                                       SrcInfo.RC:$src1)>;
6072
6073   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6074                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6075                            DestInfo.ImmAllZerosV)),
6076             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6077                                       SrcInfo.RC:$src1)>;
6078
6079   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6080                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6081                            DestInfo.RC:$src0)),
6082             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
6083                                       DestInfo.KRCWM:$mask ,
6084                                       SrcInfo.RC:$src1)>;
6085
6086   let mayStore = 1 in {
6087     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
6088                (ins x86memop:$dst, SrcInfo.RC:$src),
6089                OpcodeStr # "\t{$src, $dst |$dst, $src}",
6090                []>, EVEX;
6091
6092     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
6093                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
6094                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6095                []>, EVEX, EVEX_K;
6096   }//mayStore = 1
6097 }
6098
6099 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
6100                                     X86VectorVTInfo DestInfo,
6101                                     PatFrag truncFrag, PatFrag mtruncFrag > {
6102
6103   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
6104             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
6105                                     addr:$dst, SrcInfo.RC:$src)>;
6106
6107   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
6108                                                (SrcInfo.VT SrcInfo.RC:$src)),
6109             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
6110                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
6111 }
6112
6113 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
6114                                         X86VectorVTInfo DestInfo, string sat > {
6115
6116   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6117                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6118                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
6119            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
6120                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
6121                     (SrcInfo.VT SrcInfo.RC:$src))>;
6122
6123   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6124                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6125                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
6126            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
6127                     (SrcInfo.VT SrcInfo.RC:$src))>;
6128 }
6129
6130 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
6131          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6132          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6133          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6134          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
6135                                                      Predicate prd = HasAVX512>{
6136
6137   let Predicates = [HasVLX, prd] in {
6138     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6139                              DestInfoZ128, x86memopZ128>,
6140                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6141                              truncFrag, mtruncFrag>, EVEX_V128;
6142
6143     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6144                              DestInfoZ256, x86memopZ256>,
6145                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6146                              truncFrag, mtruncFrag>, EVEX_V256;
6147   }
6148   let Predicates = [prd] in
6149     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6150                              DestInfoZ, x86memopZ>,
6151                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6152                              truncFrag, mtruncFrag>, EVEX_V512;
6153 }
6154
6155 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
6156          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6157          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6158          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6159          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
6160
6161   let Predicates = [HasVLX, prd] in {
6162     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6163                              DestInfoZ128, x86memopZ128>,
6164                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6165                              sat>, EVEX_V128;
6166
6167     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6168                              DestInfoZ256, x86memopZ256>,
6169                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6170                              sat>, EVEX_V256;
6171   }
6172   let Predicates = [prd] in
6173     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6174                              DestInfoZ, x86memopZ>,
6175                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6176                              sat>, EVEX_V512;
6177 }
6178
6179 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6180   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6181                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6182                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
6183 }
6184 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
6185   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
6186                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6187                sat>, EVEX_CD8<8, CD8VO>;
6188 }
6189
6190 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6191   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6192                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6193                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
6194 }
6195 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
6196   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
6197                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6198                sat>, EVEX_CD8<16, CD8VQ>;
6199 }
6200
6201 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6202   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6203                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6204                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
6205 }
6206 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
6207   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
6208                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6209                sat>, EVEX_CD8<32, CD8VH>;
6210 }
6211
6212 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6213   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6214                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6215                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
6216 }
6217 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
6218   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
6219                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6220                sat>, EVEX_CD8<8, CD8VQ>;
6221 }
6222
6223 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6224   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6225               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6226               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
6227 }
6228 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
6229   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
6230               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6231               sat>, EVEX_CD8<16, CD8VH>;
6232 }
6233
6234 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6235   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
6236               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6237               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
6238 }
6239 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
6240   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
6241               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6242               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
6243 }
6244
6245 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
6246 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
6247 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
6248
6249 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
6250 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
6251 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
6252
6253 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
6254 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
6255 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
6256
6257 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
6258 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
6259 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
6260
6261 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
6262 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
6263 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
6264
6265 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
6266 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
6267 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
6268
6269 let Predicates = [HasAVX512, NoVLX] in {
6270 def: Pat<(v8i16 (X86vtrunc (v8i32 VR256X:$src))),
6271          (v8i16 (EXTRACT_SUBREG
6272                  (v16i16 (VPMOVDWZrr (v16i32 (SUBREG_TO_REG (i32 0),
6273                                           VR256X:$src, sub_ymm)))), sub_xmm))>;
6274 def: Pat<(v4i32 (X86vtrunc (v4i64 VR256X:$src))),
6275          (v4i32 (EXTRACT_SUBREG
6276                  (v8i32 (VPMOVQDZrr (v8i64 (SUBREG_TO_REG (i32 0),
6277                                            VR256X:$src, sub_ymm)))), sub_xmm))>;
6278 }
6279
6280 let Predicates = [HasBWI, NoVLX] in {
6281 def: Pat<(v16i8 (X86vtrunc (v16i16 VR256X:$src))),
6282          (v16i8 (EXTRACT_SUBREG  (VPMOVWBZrr (v32i16 (SUBREG_TO_REG (i32 0),
6283                                             VR256X:$src, sub_ymm))), sub_xmm))>;
6284 }
6285
6286 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
6287                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
6288                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
6289
6290   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6291                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
6292                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
6293                   EVEX;
6294
6295   let mayLoad = 1 in {
6296     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6297                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
6298                     (DestInfo.VT (LdFrag addr:$src))>,
6299                   EVEX;
6300   }
6301 }
6302
6303 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
6304           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6305   let Predicates = [HasVLX, HasBWI] in {
6306     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
6307                     v16i8x_info, i64mem, LdFrag, OpNode>,
6308                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
6309
6310     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
6311                     v16i8x_info, i128mem, LdFrag, OpNode>,
6312                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
6313   }
6314   let Predicates = [HasBWI] in {
6315     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
6316                     v32i8x_info, i256mem, LdFrag, OpNode>,
6317                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
6318   }
6319 }
6320
6321 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6322           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6323   let Predicates = [HasVLX, HasAVX512] in {
6324     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6325                    v16i8x_info, i32mem, LdFrag, OpNode>,
6326                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
6327
6328     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6329                    v16i8x_info, i64mem, LdFrag, OpNode>,
6330                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
6331   }
6332   let Predicates = [HasAVX512] in {
6333     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6334                    v16i8x_info, i128mem, LdFrag, OpNode>,
6335                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
6336   }
6337 }
6338
6339 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6340           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6341   let Predicates = [HasVLX, HasAVX512] in {
6342     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6343                    v16i8x_info, i16mem, LdFrag, OpNode>,
6344                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
6345
6346     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6347                    v16i8x_info, i32mem, LdFrag, OpNode>,
6348                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
6349   }
6350   let Predicates = [HasAVX512] in {
6351     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6352                    v16i8x_info, i64mem, LdFrag, OpNode>,
6353                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6354   }
6355 }
6356
6357 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6358          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6359   let Predicates = [HasVLX, HasAVX512] in {
6360     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6361                    v8i16x_info, i64mem, LdFrag, OpNode>,
6362                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6363
6364     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6365                    v8i16x_info, i128mem, LdFrag, OpNode>,
6366                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6367   }
6368   let Predicates = [HasAVX512] in {
6369     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6370                    v16i16x_info, i256mem, LdFrag, OpNode>,
6371                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6372   }
6373 }
6374
6375 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6376          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6377   let Predicates = [HasVLX, HasAVX512] in {
6378     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6379                    v8i16x_info, i32mem, LdFrag, OpNode>,
6380                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6381
6382     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6383                    v8i16x_info, i64mem, LdFrag, OpNode>,
6384                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6385   }
6386   let Predicates = [HasAVX512] in {
6387     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6388                    v8i16x_info, i128mem, LdFrag, OpNode>,
6389                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6390   }
6391 }
6392
6393 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6394          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6395
6396   let Predicates = [HasVLX, HasAVX512] in {
6397     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6398                    v4i32x_info, i64mem, LdFrag, OpNode>,
6399                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6400
6401     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6402                    v4i32x_info, i128mem, LdFrag, OpNode>,
6403                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6404   }
6405   let Predicates = [HasAVX512] in {
6406     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6407                    v8i32x_info, i256mem, LdFrag, OpNode>,
6408                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6409   }
6410 }
6411
6412 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6413 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6414 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6415 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6416 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6417 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6418
6419
6420 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6421 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6422 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6423 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6424 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6425 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6426
6427 //===----------------------------------------------------------------------===//
6428 // GATHER - SCATTER Operations
6429
6430 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6431                          X86MemOperand memop, PatFrag GatherNode> {
6432   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6433       ExeDomain = _.ExeDomain in
6434   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6435             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6436             !strconcat(OpcodeStr#_.Suffix,
6437             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6438             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6439               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6440                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6441              EVEX_CD8<_.EltSize, CD8VT1>;
6442 }
6443
6444 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6445                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6446   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6447                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6448   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6449                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6450 let Predicates = [HasVLX] in {
6451   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6452                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6453   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6454                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6455   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6456                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6457   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6458                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6459 }
6460 }
6461
6462 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6463                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6464   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6465                                        mgatherv16i32>, EVEX_V512;
6466   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6467                                        mgatherv8i64>, EVEX_V512;
6468 let Predicates = [HasVLX] in {
6469   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6470                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6471   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6472                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6473   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6474                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6475   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6476                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6477 }
6478 }
6479
6480
6481 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6482                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6483
6484 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6485                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6486
6487 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6488                           X86MemOperand memop, PatFrag ScatterNode> {
6489
6490 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6491
6492   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6493             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6494             !strconcat(OpcodeStr#_.Suffix,
6495             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6496             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6497                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6498             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6499 }
6500
6501 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6502                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6503   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6504                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6505   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6506                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6507 let Predicates = [HasVLX] in {
6508   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6509                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6510   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6511                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6512   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6513                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6514   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6515                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6516 }
6517 }
6518
6519 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6520                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6521   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6522                                        mscatterv16i32>, EVEX_V512;
6523   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6524                                        mscatterv8i64>, EVEX_V512;
6525 let Predicates = [HasVLX] in {
6526   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6527                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6528   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6529                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6530   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6531                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6532   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6533                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6534 }
6535 }
6536
6537 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6538                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6539
6540 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6541                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6542
6543 // prefetch
6544 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6545                        RegisterClass KRC, X86MemOperand memop> {
6546   let Predicates = [HasPFI], hasSideEffects = 1 in
6547   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6548             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6549             []>, EVEX, EVEX_K;
6550 }
6551
6552 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6553                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6554
6555 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6556                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6557
6558 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6559                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6560
6561 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6562                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6563
6564 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6565                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6566
6567 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6568                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6569
6570 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6571                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6572
6573 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6574                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6575
6576 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6577                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6578
6579 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6580                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6581
6582 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6583                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6584
6585 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6586                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6587
6588 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6589                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6590
6591 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6592                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6593
6594 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6595                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6596
6597 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6598                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6599
6600 // Helper fragments to match sext vXi1 to vXiY.
6601 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6602 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6603
6604 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6605 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6606 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6607
6608 def : Pat<(store VK1:$src, addr:$dst),
6609           (MOV8mr addr:$dst,
6610            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6611             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6612
6613 def : Pat<(store VK8:$src, addr:$dst),
6614           (MOV8mr addr:$dst,
6615            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6616             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6617
6618 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6619                            (truncstore node:$val, node:$ptr), [{
6620   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6621 }]>;
6622
6623 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6624           (MOV8mr addr:$dst, GR8:$src)>;
6625
6626 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6627 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6628                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6629                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6630 }
6631
6632 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6633                                  string OpcodeStr, Predicate prd> {
6634 let Predicates = [prd] in
6635   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6636
6637   let Predicates = [prd, HasVLX] in {
6638     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6639     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6640   }
6641 }
6642
6643 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6644   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6645                                        HasBWI>;
6646   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6647                                        HasBWI>, VEX_W;
6648   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6649                                        HasDQI>;
6650   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6651                                        HasDQI>, VEX_W;
6652 }
6653
6654 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6655
6656 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6657 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6658                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6659                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6660 }
6661
6662 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6663                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6664 let Predicates = [prd] in
6665   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6666    EVEX_V512;
6667
6668   let Predicates = [prd, HasVLX] in {
6669     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6670      EVEX_V256;
6671     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6672      EVEX_V128;
6673   }
6674 }
6675
6676 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6677                                               avx512vl_i8_info, HasBWI>;
6678 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6679                                               avx512vl_i16_info, HasBWI>, VEX_W;
6680 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6681                                               avx512vl_i32_info, HasDQI>;
6682 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6683                                               avx512vl_i64_info, HasDQI>, VEX_W;
6684
6685 //===----------------------------------------------------------------------===//
6686 // AVX-512 - COMPRESS and EXPAND
6687 //
6688
6689 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6690                                  string OpcodeStr> {
6691   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6692               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6693               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6694
6695   let mayStore = 1 in {
6696   def mr : AVX5128I<opc, MRMDestMem, (outs),
6697               (ins _.MemOp:$dst, _.RC:$src),
6698               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6699               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6700
6701   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6702               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6703               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6704               [(store (_.VT (vselect _.KRCWM:$mask,
6705                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6706                 addr:$dst)]>,
6707               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6708   }
6709 }
6710
6711 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6712                                  AVX512VLVectorVTInfo VTInfo> {
6713   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6714
6715   let Predicates = [HasVLX] in {
6716     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6717     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6718   }
6719 }
6720
6721 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6722                                          EVEX;
6723 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6724                                          EVEX, VEX_W;
6725 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6726                                          EVEX;
6727 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6728                                          EVEX, VEX_W;
6729
6730 // expand
6731 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6732                                  string OpcodeStr> {
6733   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6734               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6735               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6736
6737   let mayLoad = 1 in
6738   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6739               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6740               (_.VT (X86expand (_.VT (bitconvert
6741                                       (_.LdFrag addr:$src1)))))>,
6742             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6743 }
6744
6745 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6746                                  AVX512VLVectorVTInfo VTInfo> {
6747   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6748
6749   let Predicates = [HasVLX] in {
6750     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6751     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6752   }
6753 }
6754
6755 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6756                                          EVEX;
6757 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6758                                          EVEX, VEX_W;
6759 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6760                                          EVEX;
6761 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6762                                          EVEX, VEX_W;
6763
6764 //handle instruction  reg_vec1 = op(reg_vec,imm)
6765 //                               op(mem_vec,imm)
6766 //                               op(broadcast(eltVt),imm)
6767 //all instruction created with FROUND_CURRENT
6768 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6769                                                             X86VectorVTInfo _>{
6770   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6771                       (ins _.RC:$src1, i32u8imm:$src2),
6772                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6773                       (OpNode (_.VT _.RC:$src1),
6774                               (i32 imm:$src2),
6775                               (i32 FROUND_CURRENT))>;
6776   let mayLoad = 1 in {
6777     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6778                       (ins _.MemOp:$src1, i32u8imm:$src2),
6779                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6780                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6781                               (i32 imm:$src2),
6782                               (i32 FROUND_CURRENT))>;
6783     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6784                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6785                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6786                       "${src1}"##_.BroadcastStr##", $src2",
6787                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6788                               (i32 imm:$src2),
6789                               (i32 FROUND_CURRENT))>, EVEX_B;
6790   }
6791 }
6792
6793 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6794 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6795                                              SDNode OpNode, X86VectorVTInfo _>{
6796   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6797                       (ins _.RC:$src1, i32u8imm:$src2),
6798                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6799                       "$src1, {sae}, $src2",
6800                       (OpNode (_.VT _.RC:$src1),
6801                               (i32 imm:$src2),
6802                               (i32 FROUND_NO_EXC))>, EVEX_B;
6803 }
6804
6805 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6806             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6807   let Predicates = [prd] in {
6808     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6809                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6810                                   EVEX_V512;
6811   }
6812   let Predicates = [prd, HasVLX] in {
6813     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6814                                   EVEX_V128;
6815     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6816                                   EVEX_V256;
6817   }
6818 }
6819
6820 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6821 //                               op(reg_vec2,mem_vec,imm)
6822 //                               op(reg_vec2,broadcast(eltVt),imm)
6823 //all instruction created with FROUND_CURRENT
6824 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6825                                                             X86VectorVTInfo _>{
6826   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6827                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6828                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6829                       (OpNode (_.VT _.RC:$src1),
6830                               (_.VT _.RC:$src2),
6831                               (i32 imm:$src3),
6832                               (i32 FROUND_CURRENT))>;
6833   let mayLoad = 1 in {
6834     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6835                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6836                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6837                       (OpNode (_.VT _.RC:$src1),
6838                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6839                               (i32 imm:$src3),
6840                               (i32 FROUND_CURRENT))>;
6841     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6842                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6843                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6844                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6845                       (OpNode (_.VT _.RC:$src1),
6846                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6847                               (i32 imm:$src3),
6848                               (i32 FROUND_CURRENT))>, EVEX_B;
6849   }
6850 }
6851
6852 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6853 //                               op(reg_vec2,mem_vec,imm)
6854 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6855                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6856
6857   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6858                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6859                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6860                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6861                                (SrcInfo.VT SrcInfo.RC:$src2),
6862                                (i8 imm:$src3)))>;
6863   let mayLoad = 1 in
6864     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6865                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6866                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6867                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6868                                (SrcInfo.VT (bitconvert
6869                                                   (SrcInfo.LdFrag addr:$src2))),
6870                                (i8 imm:$src3)))>;
6871 }
6872
6873 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6874 //                               op(reg_vec2,mem_vec,imm)
6875 //                               op(reg_vec2,broadcast(eltVt),imm)
6876 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6877                            X86VectorVTInfo _>:
6878   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6879
6880   let mayLoad = 1 in
6881     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6882                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6883                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6884                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6885                       (OpNode (_.VT _.RC:$src1),
6886                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6887                               (i8 imm:$src3))>, EVEX_B;
6888 }
6889
6890 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6891 //                                      op(reg_vec2,mem_scalar,imm)
6892 //all instruction created with FROUND_CURRENT
6893 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6894                                                            X86VectorVTInfo _> {
6895
6896   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6897                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6898                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6899                       (OpNode (_.VT _.RC:$src1),
6900                               (_.VT _.RC:$src2),
6901                               (i32 imm:$src3),
6902                               (i32 FROUND_CURRENT))>;
6903   let mayLoad = 1 in {
6904     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6905                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6906                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6907                       (OpNode (_.VT _.RC:$src1),
6908                               (_.VT (scalar_to_vector
6909                                         (_.ScalarLdFrag addr:$src2))),
6910                               (i32 imm:$src3),
6911                               (i32 FROUND_CURRENT))>;
6912
6913     let isAsmParserOnly = 1 in {
6914       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6915                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6916                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6917                       []>;
6918     }
6919   }
6920 }
6921
6922 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6923 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6924                                              SDNode OpNode, X86VectorVTInfo _>{
6925   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6926                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6927                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6928                       "$src1, $src2,{sae}, $src3",
6929                       (OpNode (_.VT _.RC:$src1),
6930                               (_.VT _.RC:$src2),
6931                               (i32 imm:$src3),
6932                               (i32 FROUND_NO_EXC))>, EVEX_B;
6933 }
6934 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6935 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6936                                              SDNode OpNode, X86VectorVTInfo _> {
6937   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6938                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6939                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6940                       "$src1, $src2,{sae}, $src3",
6941                       (OpNode (_.VT _.RC:$src1),
6942                               (_.VT _.RC:$src2),
6943                               (i32 imm:$src3),
6944                               (i32 FROUND_NO_EXC))>, EVEX_B;
6945 }
6946
6947 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6948             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6949   let Predicates = [prd] in {
6950     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6951                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6952                                   EVEX_V512;
6953
6954   }
6955   let Predicates = [prd, HasVLX] in {
6956     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6957                                   EVEX_V128;
6958     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6959                                   EVEX_V256;
6960   }
6961 }
6962
6963 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6964                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6965   let Predicates = [HasBWI] in {
6966     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6967                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6968   }
6969   let Predicates = [HasBWI, HasVLX] in {
6970     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6971                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6972     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6973                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6974   }
6975 }
6976
6977 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6978                                 bits<8> opc, SDNode OpNode>{
6979   let Predicates = [HasAVX512] in {
6980     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6981   }
6982   let Predicates = [HasAVX512, HasVLX] in {
6983     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6984     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6985   }
6986 }
6987
6988 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6989                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6990   let Predicates = [prd] in {
6991      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6992                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6993   }
6994 }
6995
6996 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6997                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6998   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6999                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
7000   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
7001                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
7002 }
7003
7004 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
7005                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
7006       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7007 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
7008                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
7009       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7010
7011 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
7012                                                  0x55, X86VFixupimm, HasAVX512>,
7013       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7014 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
7015                                                  0x55, X86VFixupimm, HasAVX512>,
7016       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7017
7018 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
7019                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
7020 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
7021                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
7022 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
7023                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
7024
7025
7026 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
7027                                                        0x50, X86VRange, HasDQI>,
7028       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7029 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
7030                                                        0x50, X86VRange, HasDQI>,
7031       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7032
7033 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
7034                                                  0x51, X86VRange, HasDQI>,
7035       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7036 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
7037                                                  0x51, X86VRange, HasDQI>,
7038       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7039
7040 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
7041                                                  0x57, X86Reduces, HasDQI>,
7042       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7043 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
7044                                                  0x57, X86Reduces, HasDQI>,
7045       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7046
7047 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
7048                                                  0x27, X86GetMants, HasAVX512>,
7049       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7050 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
7051                                                  0x27, X86GetMants, HasAVX512>,
7052       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7053
7054 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
7055                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
7056   let Predicates = [HasAVX512] in {
7057     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
7058
7059   }
7060   let Predicates = [HasAVX512, HasVLX] in {
7061      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
7062   }
7063 }
7064 let Predicates = [HasAVX512] in {
7065 def : Pat<(v16f32 (ffloor VR512:$src)),
7066           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
7067 def : Pat<(v16f32 (fnearbyint VR512:$src)),
7068           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
7069 def : Pat<(v16f32 (fceil VR512:$src)),
7070           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
7071 def : Pat<(v16f32 (frint VR512:$src)),
7072           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
7073 def : Pat<(v16f32 (ftrunc VR512:$src)),
7074           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
7075
7076 def : Pat<(v8f64 (ffloor VR512:$src)),
7077           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
7078 def : Pat<(v8f64 (fnearbyint VR512:$src)),
7079           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
7080 def : Pat<(v8f64 (fceil VR512:$src)),
7081           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
7082 def : Pat<(v8f64 (frint VR512:$src)),
7083           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
7084 def : Pat<(v8f64 (ftrunc VR512:$src)),
7085           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
7086 }
7087
7088 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
7089       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7090 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
7091       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7092 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
7093       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7094 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
7095       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7096
7097 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7098                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7099   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
7100                            AVX512AIi8Base, EVEX_4V;
7101   let isCodeGenOnly = 1 in {
7102     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
7103                            AVX512AIi8Base, EVEX_4V;
7104   }
7105 }
7106
7107 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
7108                                                   EVEX_CD8<32, CD8VF>;
7109 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
7110                                                   EVEX_CD8<64, CD8VF>, VEX_W;
7111
7112 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
7113   let Predicates = p in
7114     def NAME#_.VTName#rri:
7115           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
7116               (!cast<Instruction>(NAME#_.ZSuffix#rri)
7117                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
7118 }
7119
7120 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
7121       avx512_vpalign_lowering<_.info512, [HasBWI]>,
7122       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
7123       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
7124
7125 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
7126                                           avx512vl_i8_info, avx512vl_i8_info>,
7127                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
7128                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
7129                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
7130                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
7131                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
7132                 EVEX_CD8<8, CD8VF>;
7133
7134 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
7135                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
7136
7137 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7138                            X86VectorVTInfo _> {
7139   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7140                     (ins _.RC:$src1), OpcodeStr,
7141                     "$src1", "$src1",
7142                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
7143
7144   let mayLoad = 1 in
7145     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7146                     (ins _.MemOp:$src1), OpcodeStr,
7147                     "$src1", "$src1",
7148                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
7149               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
7150 }
7151
7152 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
7153                             X86VectorVTInfo _> :
7154            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
7155   let mayLoad = 1 in
7156     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7157                     (ins _.ScalarMemOp:$src1), OpcodeStr,
7158                     "${src1}"##_.BroadcastStr,
7159                     "${src1}"##_.BroadcastStr,
7160                     (_.VT (OpNode (X86VBroadcast
7161                                       (_.ScalarLdFrag addr:$src1))))>,
7162                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
7163 }
7164
7165 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7166                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7167   let Predicates = [prd] in
7168     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7169
7170   let Predicates = [prd, HasVLX] in {
7171     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7172                               EVEX_V256;
7173     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
7174                               EVEX_V128;
7175   }
7176 }
7177
7178 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7179                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7180   let Predicates = [prd] in
7181     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
7182                               EVEX_V512;
7183
7184   let Predicates = [prd, HasVLX] in {
7185     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
7186                                  EVEX_V256;
7187     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
7188                                  EVEX_V128;
7189   }
7190 }
7191
7192 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
7193                                  SDNode OpNode, Predicate prd> {
7194   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr#"q", OpNode, avx512vl_i64_info,
7195                                prd>, VEX_W;
7196   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr#"d", OpNode, avx512vl_i32_info,
7197                                prd>;
7198 }
7199
7200 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
7201                                  SDNode OpNode, Predicate prd> {
7202   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr#"w", OpNode, avx512vl_i16_info, prd>;
7203   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr#"b", OpNode, avx512vl_i8_info, prd>;
7204 }
7205
7206 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
7207                                   bits<8> opc_d, bits<8> opc_q,
7208                                   string OpcodeStr, SDNode OpNode> {
7209   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
7210                                     HasAVX512>,
7211               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
7212                                     HasBWI>;
7213 }
7214
7215 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
7216
7217 def : Pat<(xor
7218           (bc_v16i32 (v16i1sextv16i32)),
7219           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
7220           (VPABSDZrr VR512:$src)>;
7221 def : Pat<(xor
7222           (bc_v8i64 (v8i1sextv8i64)),
7223           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
7224           (VPABSQZrr VR512:$src)>;
7225
7226 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
7227
7228   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
7229   let isCodeGenOnly = 1 in
7230     defm NAME#_UNDEF : avx512_unary_rm_vl_dq<opc, opc, OpcodeStr,
7231                                              ctlz_zero_undef, prd>;
7232 }
7233
7234 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
7235 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
7236
7237 //===---------------------------------------------------------------------===//
7238 // Replicate Single FP - MOVSHDUP and MOVSLDUP
7239 //===---------------------------------------------------------------------===//
7240 multiclass avx512_replicate<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7241   defm NAME:       avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_f32_info,
7242                                       HasAVX512>, XS;
7243   let isCodeGenOnly = 1 in
7244     defm NAME#_I: avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
7245                                      HasAVX512>, XS;
7246 }
7247
7248 defm VMOVSHDUP : avx512_replicate<0x16, "vmovshdup", X86Movshdup>;
7249 defm VMOVSLDUP : avx512_replicate<0x12, "vmovsldup", X86Movsldup>;
7250
7251 //===----------------------------------------------------------------------===//
7252 // AVX-512 - MOVDDUP
7253 //===----------------------------------------------------------------------===//
7254
7255 multiclass avx512_movddup_128<bits<8> opc, string OpcodeStr, SDNode OpNode,
7256                                                             X86VectorVTInfo _> {
7257   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7258                    (ins _.RC:$src), OpcodeStr, "$src", "$src",
7259                    (_.VT (OpNode (_.VT _.RC:$src)))>, EVEX;
7260   let mayLoad = 1 in
7261     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7262                    (ins _.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
7263                    (_.VT (OpNode (_.VT (scalar_to_vector
7264                                          (_.ScalarLdFrag addr:$src)))))>,
7265                    EVEX, EVEX_CD8<_.EltSize, CD8VH>;
7266 }
7267
7268 multiclass avx512_movddup_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
7269                                                   AVX512VLVectorVTInfo VTInfo> {
7270
7271   defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7272
7273   let Predicates = [HasAVX512, HasVLX] in {
7274     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7275                                EVEX_V256;
7276     defm Z128 : avx512_movddup_128<opc, OpcodeStr, OpNode, VTInfo.info128>,
7277                                EVEX_V128;
7278   }
7279 }
7280
7281 multiclass avx512_movddup<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7282   defm NAME:      avx512_movddup_common<opc, OpcodeStr, OpNode,
7283                                         avx512vl_f64_info>, XD, VEX_W;
7284   let isCodeGenOnly = 1 in
7285     defm NAME#_I: avx512_movddup_common<opc, OpcodeStr, OpNode,
7286                                         avx512vl_i64_info>;
7287 }
7288
7289 defm VMOVDDUP : avx512_movddup<0x12, "vmovddup", X86Movddup>;
7290
7291 def : Pat<(X86Movddup (loadv2f64 addr:$src)),
7292           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7293 def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
7294           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7295
7296 //===----------------------------------------------------------------------===//
7297 // AVX-512 - Unpack Instructions
7298 //===----------------------------------------------------------------------===//
7299 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
7300 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
7301
7302 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
7303                                        SSE_INTALU_ITINS_P, HasBWI>;
7304 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
7305                                        SSE_INTALU_ITINS_P, HasBWI>;
7306 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
7307                                        SSE_INTALU_ITINS_P, HasBWI>;
7308 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
7309                                        SSE_INTALU_ITINS_P, HasBWI>;
7310
7311 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
7312                                        SSE_INTALU_ITINS_P, HasAVX512>;
7313 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
7314                                        SSE_INTALU_ITINS_P, HasAVX512>;
7315 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
7316                                        SSE_INTALU_ITINS_P, HasAVX512>;
7317 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
7318                                        SSE_INTALU_ITINS_P, HasAVX512>;
7319
7320 //===----------------------------------------------------------------------===//
7321 // AVX-512 - Extract & Insert Integer Instructions
7322 //===----------------------------------------------------------------------===//
7323
7324 multiclass avx512_extract_elt_bw_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7325                                                             X86VectorVTInfo _> {
7326   let mayStore = 1 in
7327     def mr : AVX512Ii8<opc, MRMDestMem, (outs),
7328                 (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7329                 OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7330                 [(store (_.EltVT (trunc (assertzext (OpNode (_.VT _.RC:$src1),
7331                                                             imm:$src2)))),
7332                         addr:$dst)]>,
7333                 EVEX, EVEX_CD8<_.EltSize, CD8VT1>;
7334 }
7335
7336 multiclass avx512_extract_elt_b<string OpcodeStr, X86VectorVTInfo _> {
7337   let Predicates = [HasBWI] in {
7338     def rr : AVX512Ii8<0x14, MRMDestReg, (outs GR32orGR64:$dst),
7339                   (ins _.RC:$src1, u8imm:$src2),
7340                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7341                   [(set GR32orGR64:$dst,
7342                         (X86pextrb (_.VT _.RC:$src1), imm:$src2))]>,
7343                   EVEX, TAPD;
7344
7345     defm NAME : avx512_extract_elt_bw_m<0x14, OpcodeStr, X86pextrb, _>, TAPD;
7346   }
7347 }
7348
7349 multiclass avx512_extract_elt_w<string OpcodeStr, X86VectorVTInfo _> {
7350   let Predicates = [HasBWI] in {
7351     def rr : AVX512Ii8<0xC5, MRMSrcReg, (outs GR32orGR64:$dst),
7352                   (ins _.RC:$src1, u8imm:$src2),
7353                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7354                   [(set GR32orGR64:$dst,
7355                         (X86pextrw (_.VT _.RC:$src1), imm:$src2))]>,
7356                   EVEX, PD;
7357
7358     def rr_REV : AVX512Ii8<0x15, MRMDestReg, (outs GR32orGR64:$dst),
7359                    (ins _.RC:$src1, u8imm:$src2),
7360                    OpcodeStr#".s\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7361                    EVEX, TAPD;
7362
7363     defm NAME : avx512_extract_elt_bw_m<0x15, OpcodeStr, X86pextrw, _>, TAPD;
7364   }
7365 }
7366
7367 multiclass avx512_extract_elt_dq<string OpcodeStr, X86VectorVTInfo _,
7368                                                             RegisterClass GRC> {
7369   let Predicates = [HasDQI] in {
7370     def rr : AVX512Ii8<0x16, MRMDestReg, (outs GRC:$dst),
7371                   (ins _.RC:$src1, u8imm:$src2),
7372                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7373                   [(set GRC:$dst,
7374                       (extractelt (_.VT _.RC:$src1), imm:$src2))]>,
7375                   EVEX, TAPD;
7376
7377     let mayStore = 1 in
7378       def mr : AVX512Ii8<0x16, MRMDestMem, (outs),
7379                   (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7380                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7381                   [(store (extractelt (_.VT _.RC:$src1),
7382                                       imm:$src2),addr:$dst)]>,
7383                   EVEX, EVEX_CD8<_.EltSize, CD8VT1>, TAPD;
7384   }
7385 }
7386
7387 defm VPEXTRBZ : avx512_extract_elt_b<"vpextrb", v16i8x_info>;
7388 defm VPEXTRWZ : avx512_extract_elt_w<"vpextrw", v8i16x_info>;
7389 defm VPEXTRDZ : avx512_extract_elt_dq<"vpextrd", v4i32x_info, GR32>;
7390 defm VPEXTRQZ : avx512_extract_elt_dq<"vpextrq", v2i64x_info, GR64>, VEX_W;
7391
7392 multiclass avx512_insert_elt_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7393                                             X86VectorVTInfo _, PatFrag LdFrag> {
7394   def rm : AVX512Ii8<opc, MRMSrcMem, (outs _.RC:$dst),
7395       (ins _.RC:$src1,  _.ScalarMemOp:$src2, u8imm:$src3),
7396       OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7397       [(set _.RC:$dst,
7398           (_.VT (OpNode _.RC:$src1, (LdFrag addr:$src2), imm:$src3)))]>,
7399       EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
7400 }
7401
7402 multiclass avx512_insert_elt_bw<bits<8> opc, string OpcodeStr, SDNode OpNode,
7403                                             X86VectorVTInfo _, PatFrag LdFrag> {
7404   let Predicates = [HasBWI] in {
7405     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7406         (ins _.RC:$src1, GR32orGR64:$src2, u8imm:$src3),
7407         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7408         [(set _.RC:$dst,
7409             (OpNode _.RC:$src1, GR32orGR64:$src2, imm:$src3))]>, EVEX_4V;
7410
7411     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, OpNode, _, LdFrag>;
7412   }
7413 }
7414
7415 multiclass avx512_insert_elt_dq<bits<8> opc, string OpcodeStr,
7416                                          X86VectorVTInfo _, RegisterClass GRC> {
7417   let Predicates = [HasDQI] in {
7418     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7419         (ins _.RC:$src1, GRC:$src2, u8imm:$src3),
7420         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7421         [(set _.RC:$dst,
7422             (_.VT (insertelt _.RC:$src1, GRC:$src2, imm:$src3)))]>,
7423         EVEX_4V, TAPD;
7424
7425     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, insertelt, _,
7426                                     _.ScalarLdFrag>, TAPD;
7427   }
7428 }
7429
7430 defm VPINSRBZ : avx512_insert_elt_bw<0x20, "vpinsrb", X86pinsrb, v16i8x_info,
7431                                      extloadi8>, TAPD;
7432 defm VPINSRWZ : avx512_insert_elt_bw<0xC4, "vpinsrw", X86pinsrw, v8i16x_info,
7433                                      extloadi16>, PD;
7434 defm VPINSRDZ : avx512_insert_elt_dq<0x22, "vpinsrd", v4i32x_info, GR32>;
7435 defm VPINSRQZ : avx512_insert_elt_dq<0x22, "vpinsrq", v2i64x_info, GR64>, VEX_W;
7436 //===----------------------------------------------------------------------===//
7437 // VSHUFPS - VSHUFPD Operations
7438 //===----------------------------------------------------------------------===//
7439 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7440                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7441   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
7442                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
7443                                    AVX512AIi8Base, EVEX_4V;
7444   let isCodeGenOnly = 1 in {
7445     defm NAME#_I: avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0xC6, X86Shufp>,
7446                                    EVEX_CD8<VTInfo_I.info512.EltSize, CD8VF>,
7447                                    AVX512AIi8Base, EVEX_4V;
7448   }
7449 }
7450
7451 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
7452 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
7453 //===----------------------------------------------------------------------===//
7454 // AVX-512 - Byte shift Left/Right
7455 //===----------------------------------------------------------------------===//
7456
7457 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
7458                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
7459   def rr : AVX512<opc, MRMr,
7460              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
7461              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7462              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
7463   let mayLoad = 1 in
7464     def rm : AVX512<opc, MRMm,
7465              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
7466              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7467              [(set _.RC:$dst,(_.VT (OpNode
7468                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
7469 }
7470
7471 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
7472                                  Format MRMm, string OpcodeStr, Predicate prd>{
7473   let Predicates = [prd] in
7474     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7475                                     OpcodeStr, v8i64_info>, EVEX_V512;
7476   let Predicates = [prd, HasVLX] in {
7477     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7478                                     OpcodeStr, v4i64x_info>, EVEX_V256;
7479     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7480                                     OpcodeStr, v2i64x_info>, EVEX_V128;
7481   }
7482 }
7483 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
7484                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7485 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
7486                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7487
7488
7489 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
7490                                 string OpcodeStr, X86VectorVTInfo _dst,
7491                                 X86VectorVTInfo _src>{
7492   def rr : AVX512BI<opc, MRMSrcReg,
7493              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
7494              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7495              [(set _dst.RC:$dst,(_dst.VT
7496                                 (OpNode (_src.VT _src.RC:$src1),
7497                                         (_src.VT _src.RC:$src2))))]>;
7498   let mayLoad = 1 in
7499     def rm : AVX512BI<opc, MRMSrcMem,
7500              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
7501              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7502              [(set _dst.RC:$dst,(_dst.VT
7503                                 (OpNode (_src.VT _src.RC:$src1),
7504                                 (_src.VT (bitconvert
7505                                           (_src.LdFrag addr:$src2))))))]>;
7506 }
7507
7508 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
7509                                     string OpcodeStr, Predicate prd> {
7510   let Predicates = [prd] in
7511     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v8i64_info,
7512                                     v64i8_info>, EVEX_V512;
7513   let Predicates = [prd, HasVLX] in {
7514     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v4i64x_info,
7515                                     v32i8x_info>, EVEX_V256;
7516     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v2i64x_info,
7517                                     v16i8x_info>, EVEX_V128;
7518   }
7519 }
7520
7521 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
7522                                        HasBWI>, EVEX_4V;
7523
7524 multiclass avx512_ternlog<bits<8> opc, string OpcodeStr, SDNode OpNode,
7525                                                             X86VectorVTInfo _>{
7526   let Constraints = "$src1 = $dst" in {
7527   defm rri : AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
7528                       (ins _.RC:$src2, _.RC:$src3, u8imm:$src4),
7529                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7530                       (OpNode (_.VT _.RC:$src1),
7531                               (_.VT _.RC:$src2),
7532                               (_.VT _.RC:$src3),
7533                               (i8 imm:$src4))>, AVX512AIi8Base, EVEX_4V;
7534   let mayLoad = 1 in {
7535     defm rmi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7536                       (ins _.RC:$src2, _.MemOp:$src3, u8imm:$src4),
7537                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7538                       (OpNode (_.VT _.RC:$src1),
7539                               (_.VT _.RC:$src2),
7540                               (_.VT (bitconvert (_.LdFrag addr:$src3))),
7541                               (i8 imm:$src4))>,
7542                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7543     defm rmbi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7544                       (ins _.RC:$src2, _.ScalarMemOp:$src3, u8imm:$src4),
7545                       OpcodeStr, "$src4, ${src3}"##_.BroadcastStr##", $src2",
7546                       "$src2, ${src3}"##_.BroadcastStr##", $src4",
7547                       (OpNode (_.VT _.RC:$src1),
7548                               (_.VT _.RC:$src2),
7549                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
7550                               (i8 imm:$src4))>, EVEX_B,
7551                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7552   }
7553   }// Constraints = "$src1 = $dst"
7554 }
7555
7556 multiclass avx512_common_ternlog<string OpcodeStr, AVX512VLVectorVTInfo _>{
7557   let Predicates = [HasAVX512] in
7558     defm Z    : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info512>, EVEX_V512;
7559   let Predicates = [HasAVX512, HasVLX] in {
7560     defm Z128 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info128>, EVEX_V128;
7561     defm Z256 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info256>, EVEX_V256;
7562   }
7563 }
7564
7565 defm VPTERNLOGD : avx512_common_ternlog<"vpternlogd", avx512vl_i32_info>;
7566 defm VPTERNLOGQ : avx512_common_ternlog<"vpternlogq", avx512vl_i64_info>, VEX_W;
7567