lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst , "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 // Similar to AVX512_maskable_3rc but in this case the input VT for the tied
 280 // operand differs from the output VT. This requires a bitconvert on
 281 // the preserved vector going into the vselect.
 282 multiclass AVX512_maskable_3src_cast<bits<8> O, Format F, X86VectorVTInfo OutVT,
 283                                      X86VectorVTInfo InVT,
 284                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 285                                      string AttSrcAsm, string IntelSrcAsm,
 286                                      dag RHS> :
 287    AVX512_maskable_common<O, F, OutVT, Outs,
 288                           !con((ins InVT.RC:$src1), NonTiedIns),
 289                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 290                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 291                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 292                           (vselect InVT.KRCWM:$mask, RHS,
 293                            (bitconvert InVT.RC:$src1))>;
 294
 295 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 296                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 297                                      string AttSrcAsm, string IntelSrcAsm,
 298                                      dag RHS> :
 299    AVX512_maskable_common<O, F, _, Outs,
 300                           !con((ins _.RC:$src1), NonTiedIns),
 301                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 302                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 303                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 304                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 305
 306 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 307                                   dag Outs, dag Ins,
 308                                   string OpcodeStr,
 309                                   string AttSrcAsm, string IntelSrcAsm,
 310                                   list<dag> Pattern> :
 311    AVX512_maskable_custom<O, F, Outs, Ins,
 312                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 313                           !con((ins _.KRCWM:$mask), Ins),
 314                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 315                           "$src0 = $dst">;
 316
 317
 318 // Instruction with mask that puts result in mask register,
 319 // like "compare" and "vptest"
 320 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 321                                   dag Outs,
 322                                   dag Ins, dag MaskingIns,
 323                                   string OpcodeStr,
 324                                   string AttSrcAsm, string IntelSrcAsm,
 325                                   list<dag> Pattern,
 326                                   list<dag> MaskingPattern> {
 327     def NAME: AVX512<O, F, Outs, Ins,
 328                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 329                                      "$dst, "#IntelSrcAsm#"}",
 330                        Pattern, NoItinerary>;
 331
 332     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 333                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 334                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 335                        MaskingPattern, NoItinerary>, EVEX_K;
 336 }
 337
 338 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 339                                   dag Outs,
 340                                   dag Ins, dag MaskingIns,
 341                                   string OpcodeStr,
 342                                   string AttSrcAsm, string IntelSrcAsm,
 343                                   dag RHS, dag MaskingRHS> :
 344   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 345                          AttSrcAsm, IntelSrcAsm,
 346                          [(set _.KRC:$dst, RHS)],
 347                          [(set _.KRC:$dst, MaskingRHS)]>;
 348
 349 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 350                            dag Outs, dag Ins, string OpcodeStr,
 351                            string AttSrcAsm, string IntelSrcAsm,
 352                            dag RHS> :
 353    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 354                           !con((ins _.KRCWM:$mask), Ins),
 355                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 356                           (and _.KRCWM:$mask, RHS)>;
 357
 358 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 359                            dag Outs, dag Ins, string OpcodeStr,
 360                            string AttSrcAsm, string IntelSrcAsm> :
 361    AVX512_maskable_custom_cmp<O, F, Outs,
 362                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 363                              AttSrcAsm, IntelSrcAsm, [],[]>;
 364
 365 // Bitcasts between 512-bit vector types. Return the original type since
 366 // no instruction is needed for the conversion
 367 let Predicates = [HasAVX512] in {
 368   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 369   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 370   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 371   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 372   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 373   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 374   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 375   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 376   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 377   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 378   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 379   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 380   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 381   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 382   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 383   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 384   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 385   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 386   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 387   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 388   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 389   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 390   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 391   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 392   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 393   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 394   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 395   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 396   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 397   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 398   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 399
 400   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 401   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 402   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 403   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 404   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 405   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 406   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 407   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 408   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 409   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 410   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 411   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 412   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 413   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 414   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 415   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 416   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 417   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 418   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 419   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 420   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 421   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 422   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 423   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 424   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 425   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 426   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 427   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 428   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 429   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 430
 431 // Bitcasts between 256-bit vector types. Return the original type since
 432 // no instruction is needed for the conversion
 433   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 434   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 435   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 436   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 437   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 438   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 439   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 440   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 441   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 442   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 443   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 444   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 445   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 446   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 447   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 448   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 449   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 450   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 451   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 452   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 453   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 454   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 455   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 456   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 457   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 458   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 459   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 460   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 461   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 462   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 463 }
 464
 465 //
 466 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 467 //
 468
 469 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 470     isPseudo = 1, Predicates = [HasAVX512] in {
 471 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 472                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 473 }
 474
 475 let Predicates = [HasAVX512] in {
 476 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 477 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 478 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 479 }
 480
 481 //===----------------------------------------------------------------------===//
 482 // AVX-512 - VECTOR INSERT
 483 //
 484 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 485                                                        PatFrag vinsert_insert> {
 486   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 487     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 488                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 489                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 490                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 491                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 492                                          (From.VT From.RC:$src2),
 493                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 494
 495   let mayLoad = 1 in
 496     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 497                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 498                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 499                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 500                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 501                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 502                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 503                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 504   }
 505 }
 506
 507 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 508                        X86VectorVTInfo To, PatFrag vinsert_insert,
 509                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 510   let Predicates = p in {
 511     def : Pat<(vinsert_insert:$ins
 512                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 513               (To.VT (!cast<Instruction>(InstrStr#"rr")
 514                      To.RC:$src1, From.RC:$src2,
 515                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 516
 517     def : Pat<(vinsert_insert:$ins
 518                   (To.VT To.RC:$src1),
 519                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 520                   (iPTR imm)),
 521               (To.VT (!cast<Instruction>(InstrStr#"rm")
 522                   To.RC:$src1, addr:$src2,
 523                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 524   }
 525 }
 526
 527 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 528                             ValueType EltVT64, int Opcode256> {
 529
 530   let Predicates = [HasVLX] in
 531     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 532                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  vinsert128_insert>, EVEX_V256;
 535
 536   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 537                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 538                                  X86VectorVTInfo<16, EltVT32, VR512>,
 539                                  vinsert128_insert>, EVEX_V512;
 540
 541   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 542                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 543                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 544                                  vinsert256_insert>, VEX_W, EVEX_V512;
 545
 546   let Predicates = [HasVLX, HasDQI] in
 547     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 548                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 549                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 550                                    vinsert128_insert>, VEX_W, EVEX_V256;
 551
 552   let Predicates = [HasDQI] in {
 553     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 554                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 555                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 556                                  vinsert128_insert>, VEX_W, EVEX_V512;
 557
 558     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 559                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 560                                    X86VectorVTInfo<16, EltVT32, VR512>,
 561                                    vinsert256_insert>, EVEX_V512;
 562   }
 563 }
 564
 565 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 566 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 567
 568 // Codegen pattern with the alternative types,
 569 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 570 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 571               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 572 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 573               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 574
 575 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 576               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 577 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 578               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 579
 580 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 581               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 582 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 583               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 584
 585 // Codegen pattern with the alternative types insert VEC128 into VEC256
 586 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 587               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 588 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 589               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 590 // Codegen pattern with the alternative types insert VEC128 into VEC512
 591 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 592               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 593 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 594                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 595 // Codegen pattern with the alternative types insert VEC256 into VEC512
 596 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 597               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 598 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 599               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 600
 601 // vinsertps - insert f32 to XMM
 602 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 603       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 604       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 605       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 606       EVEX_4V;
 607 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 608       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 609       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 610       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 611                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 612                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 613
 614 //===----------------------------------------------------------------------===//
 615 // AVX-512 VECTOR EXTRACT
 616 //---
 617
 618 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 619                                                      X86VectorVTInfo To> {
 620   // A subvector extract from the first vector position is
 621   // a subregister copy that needs no instruction.
 622   def NAME # To.NumElts:
 623       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 624           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 625 }
 626
 627 multiclass vextract_for_size<int Opcode,
 628                                     X86VectorVTInfo From, X86VectorVTInfo To,
 629                                     PatFrag vextract_extract> :
 630   vextract_for_size_first_position_lowering<From, To> {
 631
 632   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 633     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 634     // vextract_extract), we interesting only in patterns without mask,
 635     // intrinsics pattern match generated bellow.
 636     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 637                 (ins From.RC:$src1, i32u8imm:$idx),
 638                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 639                 "$idx, $src1", "$src1, $idx",
 640                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 641                                                          (iPTR imm)))]>,
 642               AVX512AIi8Base, EVEX;
 643     let mayStore = 1 in {
 644       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 645                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 646                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 647                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 648                       []>, EVEX;
 649
 650       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 651                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 652                                           From.RC:$src1, i32u8imm:$src2),
 653                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 654                             "\t{$src2, $src1, $dst {${mask}}|"
 655                             "$dst {${mask}}, $src1, $src2}",
 656                       []>, EVEX_K, EVEX;
 657     }//mayStore = 1
 658   }
 659
 660   // Intrinsic call with masking.
 661   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 662                               "x" # To.NumElts # "_" # From.Size)
 663                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 664             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 665                                 From.ZSuffix # "rrk")
 666                 To.RC:$src0,
 667                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 668                 From.RC:$src1, imm:$idx)>;
 669
 670   // Intrinsic call with zero-masking.
 671   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 672                               "x" # To.NumElts # "_" # From.Size)
 673                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 674             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 675                                 From.ZSuffix # "rrkz")
 676                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 677                 From.RC:$src1, imm:$idx)>;
 678
 679   // Intrinsic call without masking.
 680   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 681                               "x" # To.NumElts # "_" # From.Size)
 682                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 683             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 684                                 From.ZSuffix # "rr")
 685                 From.RC:$src1, imm:$idx)>;
 686 }
 687
 688 // Codegen pattern for the alternative types
 689 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 690                 X86VectorVTInfo To, PatFrag vextract_extract,
 691                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 692   vextract_for_size_first_position_lowering<From, To> {
 693
 694   let Predicates = p in
 695      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 696                (To.VT (!cast<Instruction>(InstrStr#"rr")
 697                           From.RC:$src1,
 698                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 699 }
 700
 701 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 702                                              ValueType EltVT64, int Opcode256> {
 703   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 704                                  X86VectorVTInfo<16, EltVT32, VR512>,
 705                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 706                                  vextract128_extract>,
 707                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 708   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 709                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 710                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 711                                  vextract256_extract>,
 712                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 713   let Predicates = [HasVLX] in
 714     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 715                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 716                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 717                                  vextract128_extract>,
 718                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 719   let Predicates = [HasVLX, HasDQI] in
 720     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 721                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 722                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 723                                  vextract128_extract>,
 724                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 725   let Predicates = [HasDQI] in {
 726     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 727                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 728                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 729                                  vextract128_extract>,
 730                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 731     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 732                                  X86VectorVTInfo<16, EltVT32, VR512>,
 733                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 734                                  vextract256_extract>,
 735                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 736   }
 737 }
 738
 739 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 740 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 741
 742 // extract_subvector codegen patterns with the alternative types.
 743 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 744 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 745           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 746 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 747           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 748
 749 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 750           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 751 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 752           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 753
 754 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 755           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 756 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 757           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 758
 759 // Codegen pattern with the alternative types extract VEC128 from VEC512
 760 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 761                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 762 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 763                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 764 // Codegen pattern with the alternative types extract VEC256 from VEC512
 765 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 766                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 767 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 768                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 769
 770 // A 128-bit subvector insert to the first 512-bit vector position
 771 // is a subregister copy that needs no instruction.
 772 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 774           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 775           sub_ymm)>;
 776 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 777           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 778           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 779           sub_ymm)>;
 780 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 781           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 782           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 783           sub_ymm)>;
 784 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 785           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 786           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 787           sub_ymm)>;
 788
 789 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 790           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 791 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 792           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 793 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 794           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 795 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 796           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 797 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 798           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 799 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 800           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 801
 802 // vextractps - extract 32 bits from XMM
 803 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 804       (ins VR128X:$src1, u8imm:$src2),
 805       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 806       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 807       EVEX;
 808
 809 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 810       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 811       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 812       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 813                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 814
 815 //===---------------------------------------------------------------------===//
 816 // AVX-512 BROADCAST
 817 //---
 818
 819 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
 820                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
 821
 822   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
 823                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
 824                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
 825                    T8PD, EVEX;
 826   let mayLoad = 1 in
 827     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
 828                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
 829                      (DestInfo.VT (X86VBroadcast
 830                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
 831                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
 832 }
 833
 834 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
 835                                                        AVX512VLVectorVTInfo _> {
 836   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 837                              EVEX_V512;
 838
 839   let Predicates = [HasVLX] in {
 840     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 841                              EVEX_V256;
 842   }
 843 }
 844
 845 let ExeDomain = SSEPackedSingle in {
 846   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
 847                                          avx512vl_f32_info>;
 848    let Predicates = [HasVLX] in {
 849      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
 850                                          v4f32x_info, v4f32x_info>, EVEX_V128;
 851    }
 852 }
 853
 854 let ExeDomain = SSEPackedDouble in {
 855   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
 856                                          avx512vl_f64_info>, VEX_W;
 857 }
 858
 859 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 860 // Later, we can canonize broadcast instructions before ISel phase and
 861 // eliminate additional patterns on ISel.
 862 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 863 // representations of source
 864 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 865                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 866                                 RegisterClass SrcRC_s> {
 867   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 868             (!cast<Instruction>(InstName##"r")
 869               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 870
 871   let AddedComplexity = 30 in {
 872     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 873                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 874               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 875                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 876
 877     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 878                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 879               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 880                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 881   }
 882 }
 883
 884 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 885                             VR128X, FR32X>;
 886 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 887                             VR128X, FR64X>;
 888
 889 let Predicates = [HasVLX] in {
 890   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 891                               v8f32x_info, VR128X, FR32X>;
 892   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 893                               v4f32x_info, VR128X, FR32X>;
 894   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 895                               v4f64x_info, VR128X, FR64X>;
 896 }
 897
 898 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 899           (VBROADCASTSSZm addr:$src)>;
 900 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 901           (VBROADCASTSDZm addr:$src)>;
 902
 903 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 904           (VBROADCASTSSZm addr:$src)>;
 905 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 906           (VBROADCASTSDZm addr:$src)>;
 907
 908 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 909                                     RegisterClass SrcRC> {
 910   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 911                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 912                            "$src", "$src", []>, T8PD, EVEX;
 913 }
 914
 915 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 916                                        RegisterClass SrcRC, Predicate prd> {
 917   let Predicates = [prd] in
 918     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 919   let Predicates = [prd, HasVLX] in {
 920     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 921     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 922   }
 923 }
 924
 925 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 926                                                  HasBWI>;
 927 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 928                                                  HasBWI>;
 929 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 930                                                  HasAVX512>;
 931 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 932                                                  HasAVX512>, VEX_W;
 933
 934 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 935            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 936
 937 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 938            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 939
 940 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 941         (VPBROADCASTDrZr GR32:$src)>;
 942 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 943         (VPBROADCASTQrZr GR64:$src)>;
 944
 945 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 946         (VPBROADCASTDrZr GR32:$src)>;
 947 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 948         (VPBROADCASTQrZr GR64:$src)>;
 949
 950 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 951                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 952           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 953 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 954                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 955           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 956
 957 // Provide aliases for broadcast from the same register class that
 958 // automatically does the extract.
 959 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
 960                                             X86VectorVTInfo SrcInfo> {
 961   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
 962             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
 963                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
 964 }
 965
 966 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
 967                                         AVX512VLVectorVTInfo _, Predicate prd> {
 968   let Predicates = [prd] in {
 969     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 970                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
 971                                   EVEX_V512;
 972     // Defined separately to avoid redefinition.
 973     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
 974   }
 975   let Predicates = [prd, HasVLX] in {
 976     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 977                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
 978                                  EVEX_V256;
 979     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
 980                                  EVEX_V128;
 981   }
 982 }
 983
 984 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
 985                                            avx512vl_i8_info, HasBWI>;
 986 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
 987                                            avx512vl_i16_info, HasBWI>;
 988 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
 989                                            avx512vl_i32_info, HasAVX512>;
 990 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
 991                                            avx512vl_i64_info, HasAVX512>, VEX_W;
 992
 993 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 994                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 995   let mayLoad = 1 in
 996     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
 997                              (ins _Src.MemOp:$src), OpcodeStr, "$src", "$src",
 998                              (_Dst.VT (X86SubVBroadcast
 999                                (_Src.VT (bitconvert (_Src.LdFrag addr:$src)))))>,
1000                               AVX5128IBase, EVEX;
1001 }
1002
1003 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1004                        v16i32_info, v4i32x_info>,
1005                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1006 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1007                        v16f32_info, v4f32x_info>,
1008                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1009 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1010                        v8i64_info, v4i64x_info>, VEX_W,
1011                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1012 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1013                        v8f64_info, v4f64x_info>, VEX_W,
1014                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1015
1016 let Predicates = [HasVLX] in {
1017 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1018                            v8i32x_info, v4i32x_info>,
1019                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1020 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1021                            v8f32x_info, v4f32x_info>,
1022                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1023 }
1024 let Predicates = [HasVLX, HasDQI] in {
1025 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1026                            v4i64x_info, v2i64x_info>, VEX_W,
1027                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1028 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1029                            v4f64x_info, v2f64x_info>, VEX_W,
1030                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1031 }
1032 let Predicates = [HasDQI] in {
1033 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1034                        v8i64_info, v2i64x_info>, VEX_W,
1035                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1036 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1037                        v16i32_info, v8i32x_info>,
1038                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1039 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1040                        v8f64_info, v2f64x_info>, VEX_W,
1041                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1042 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1043                        v16f32_info, v8f32x_info>,
1044                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1045 }
1046
1047 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1048                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1049                                  SDNode OpNode = X86SubVBroadcast> {
1050
1051   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1052                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1053                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1054                    T8PD, EVEX;
1055   let mayLoad = 1 in
1056     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1057                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1058                    (_Dst.VT (OpNode
1059                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1060                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1061 }
1062
1063 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1064                              AVX512VLVectorVTInfo _> {
1065   let Predicates = [HasDQI] in
1066     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1067                                   EVEX_V512;
1068   let Predicates = [HasDQI, HasVLX] in
1069     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1070                                   EVEX_V256;
1071 }
1072
1073 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1074                                                        AVX512VLVectorVTInfo _> :
1075   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1076
1077   let Predicates = [HasDQI, HasVLX] in
1078     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1079                                       X86SubV32x2Broadcast>, EVEX_V128;
1080 }
1081
1082 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1083                                            avx512vl_i32_info>;
1084 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1085                                            avx512vl_f32_info>;
1086
1087 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1088           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1089 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1090           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1091
1092 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1093           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1094 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1095           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1096
1097 // Provide fallback in case the load node that is used in the patterns above
1098 // is used by additional users, which prevents the pattern selection.
1099 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1100           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1101 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1102           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1103
1104
1105 //===----------------------------------------------------------------------===//
1106 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1107 //---
1108 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1109                                   X86VectorVTInfo _, RegisterClass KRC> {
1110   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1111                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1112                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1113 }
1114
1115 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1116                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1117   let Predicates = [HasCDI] in
1118     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1119   let Predicates = [HasCDI, HasVLX] in {
1120     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1121     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1122   }
1123 }
1124
1125 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1126                                                avx512vl_i32_info, VK16>;
1127 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1128                                                avx512vl_i64_info, VK8>, VEX_W;
1129
1130 //===----------------------------------------------------------------------===//
1131 // -- VPERMI2 - 3 source operands form --
1132 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1133                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1134 let Constraints = "$src1 = $dst" in {
1135   defm rr: AVX512_maskable_3src_cast<opc, MRMSrcReg, _, IdxVT, (outs _.RC:$dst),
1136           (ins _.RC:$src2, _.RC:$src3),
1137           OpcodeStr, "$src3, $src2", "$src2, $src3",
1138           (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1139          AVX5128IBase;
1140
1141   let mayLoad = 1 in
1142   defm rm: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1143             (ins _.RC:$src2, _.MemOp:$src3),
1144             OpcodeStr, "$src3, $src2", "$src2, $src3",
1145             (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2,
1146                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1147             EVEX_4V, AVX5128IBase;
1148   }
1149 }
1150 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1151                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1152   let mayLoad = 1, Constraints = "$src1 = $dst" in
1153   defm rmb: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1154               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1155               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1156               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1157               (_.VT (X86VPermi2X IdxVT.RC:$src1,
1158                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1159               AVX5128IBase, EVEX_4V, EVEX_B;
1160 }
1161
1162 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1163                                AVX512VLVectorVTInfo VTInfo,
1164                                AVX512VLVectorVTInfo ShuffleMask> {
1165   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1166                            ShuffleMask.info512>,
1167             avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info512,
1168                              ShuffleMask.info512>, EVEX_V512;
1169   let Predicates = [HasVLX] in {
1170   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1171                                ShuffleMask.info128>,
1172                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info128,
1173                                   ShuffleMask.info128>, EVEX_V128;
1174   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1175                                ShuffleMask.info256>,
1176                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info256,
1177                                   ShuffleMask.info256>,  EVEX_V256;
1178   }
1179 }
1180
1181 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1182                                  AVX512VLVectorVTInfo VTInfo,
1183                                  AVX512VLVectorVTInfo Idx> {
1184   let Predicates = [HasBWI] in
1185   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1186                            Idx.info512>, EVEX_V512;
1187   let Predicates = [HasBWI, HasVLX] in {
1188   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1189                                Idx.info128>, EVEX_V128;
1190   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1191                                Idx.info256>,  EVEX_V256;
1192   }
1193 }
1194
1195 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d",
1196                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1197 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q",
1198                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1199 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w",
1200                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1201 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps",
1202                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1203 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd",
1204                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1205
1206 // VPERMT2
1207 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1208                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1209 let Constraints = "$src1 = $dst" in {
1210   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1211           (ins IdxVT.RC:$src2, _.RC:$src3),
1212           OpcodeStr, "$src3, $src2", "$src2, $src3",
1213           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1214          AVX5128IBase;
1215
1216   let mayLoad = 1 in
1217   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1218             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1219             OpcodeStr, "$src3, $src2", "$src2, $src3",
1220             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1221                    (bitconvert (_.LdFrag addr:$src3))))>,
1222             EVEX_4V, AVX5128IBase;
1223   }
1224 }
1225 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1226                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1227   let mayLoad = 1, Constraints = "$src1 = $dst" in
1228   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1229               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1230               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1231               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1232               (_.VT (X86VPermt2 _.RC:$src1,
1233                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1234               AVX5128IBase, EVEX_4V, EVEX_B;
1235 }
1236
1237 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1238                                AVX512VLVectorVTInfo VTInfo,
1239                                AVX512VLVectorVTInfo ShuffleMask> {
1240   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1241                               ShuffleMask.info512>,
1242             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1243                               ShuffleMask.info512>, EVEX_V512;
1244   let Predicates = [HasVLX] in {
1245   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1246                               ShuffleMask.info128>,
1247                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1248                               ShuffleMask.info128>, EVEX_V128;
1249   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1250                               ShuffleMask.info256>,
1251                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1252                               ShuffleMask.info256>, EVEX_V256;
1253   }
1254 }
1255
1256 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1257                                  AVX512VLVectorVTInfo VTInfo,
1258                                  AVX512VLVectorVTInfo Idx> {
1259   let Predicates = [HasBWI] in
1260   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1261                            Idx.info512>, EVEX_V512;
1262   let Predicates = [HasBWI, HasVLX] in {
1263   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1264                                Idx.info128>, EVEX_V128;
1265   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1266                                Idx.info256>, EVEX_V256;
1267   }
1268 }
1269
1270 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1271                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1272 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1273                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1274 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1275                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1276 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1277                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1278 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1279                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1280
1281 //===----------------------------------------------------------------------===//
1282 // AVX-512 - BLEND using mask
1283 //
1284 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1285   let ExeDomain = _.ExeDomain in {
1286   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1287              (ins _.RC:$src1, _.RC:$src2),
1288              !strconcat(OpcodeStr,
1289              "\t{$src2, $src1, ${dst}|${dst}, $src1, $src2}"),
1290              []>, EVEX_4V;
1291   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1292              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1293              !strconcat(OpcodeStr,
1294              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1295              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1296                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1297   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1298              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1299              !strconcat(OpcodeStr,
1300              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1301              []>, EVEX_4V, EVEX_KZ;
1302   let mayLoad = 1 in {
1303   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1304              (ins _.RC:$src1, _.MemOp:$src2),
1305              !strconcat(OpcodeStr,
1306              "\t{$src2, $src1, ${dst}|${dst}, $src1, $src2}"),
1307              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1308   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1309              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1310              !strconcat(OpcodeStr,
1311              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1312              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1313               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1314               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1315   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1316              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1317              !strconcat(OpcodeStr,
1318              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1319              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1320   }
1321   }
1322 }
1323 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1324
1325   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1326       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1327        !strconcat(OpcodeStr,
1328             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1329             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1330       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1331                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1332       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1333
1334   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1335       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1336        !strconcat(OpcodeStr,
1337             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1338             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1339       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1340
1341 }
1342
1343 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1344                                  AVX512VLVectorVTInfo VTInfo> {
1345   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1346            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1347
1348   let Predicates = [HasVLX] in {
1349     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1350                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1351     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1352                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1353   }
1354 }
1355
1356 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1357                          AVX512VLVectorVTInfo VTInfo> {
1358   let Predicates = [HasBWI] in
1359     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1360
1361   let Predicates = [HasBWI, HasVLX] in {
1362     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1363     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1364   }
1365 }
1366
1367
1368 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1369 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1370 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1371 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1372 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1373 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1374
1375
1376 let Predicates = [HasAVX512] in {
1377 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1378                             (v8f32 VR256X:$src2))),
1379             (EXTRACT_SUBREG
1380               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1381             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1382             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1383
1384 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1385                             (v8i32 VR256X:$src2))),
1386             (EXTRACT_SUBREG
1387                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1388             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1389             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1390 }
1391 //===----------------------------------------------------------------------===//
1392 // Compare Instructions
1393 //===----------------------------------------------------------------------===//
1394
1395 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1396
1397 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1398
1399   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1400                       (outs _.KRC:$dst),
1401                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1402                       "vcmp${cc}"#_.Suffix,
1403                       "$src2, $src1", "$src1, $src2",
1404                       (OpNode (_.VT _.RC:$src1),
1405                               (_.VT _.RC:$src2),
1406                               imm:$cc)>, EVEX_4V;
1407   let mayLoad = 1 in
1408     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1409                       (outs _.KRC:$dst),
1410                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1411                       "vcmp${cc}"#_.Suffix,
1412                       "$src2, $src1", "$src1, $src2",
1413                       (OpNode (_.VT _.RC:$src1),
1414                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1415                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1416
1417   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1418                      (outs _.KRC:$dst),
1419                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1420                      "vcmp${cc}"#_.Suffix,
1421                      "{sae}, $src2, $src1", "$src1, $src2, {sae}",
1422                      (OpNodeRnd (_.VT _.RC:$src1),
1423                                 (_.VT _.RC:$src2),
1424                                 imm:$cc,
1425                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1426   // Accept explicit immediate argument form instead of comparison code.
1427   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1428     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1429                         (outs VK1:$dst),
1430                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1431                         "vcmp"#_.Suffix,
1432                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1433     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1434                         (outs _.KRC:$dst),
1435                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1436                         "vcmp"#_.Suffix,
1437                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1438                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1439
1440     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1441                        (outs _.KRC:$dst),
1442                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1443                        "vcmp"#_.Suffix,
1444                        "$cc, {sae}, $src2, $src1","$src1, $src2, {sae}, $cc">,
1445                        EVEX_4V, EVEX_B;
1446   }// let isAsmParserOnly = 1, hasSideEffects = 0
1447
1448   let isCodeGenOnly = 1 in {
1449     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1450                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1451                 !strconcat("vcmp${cc}", _.Suffix,
1452                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1453                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1454                                           _.FRC:$src2,
1455                                           imm:$cc))],
1456                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1457     let mayLoad = 1 in
1458       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1459                 (outs _.KRC:$dst),
1460                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1461                 !strconcat("vcmp${cc}", _.Suffix,
1462                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1463                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1464                                           (_.ScalarLdFrag addr:$src2),
1465                                           imm:$cc))],
1466                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1467   }
1468 }
1469
1470 let Predicates = [HasAVX512] in {
1471   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1472                                    AVX512XSIi8Base;
1473   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1474                                    AVX512XDIi8Base, VEX_W;
1475 }
1476
1477 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1478               X86VectorVTInfo _> {
1479   def rr : AVX512BI<opc, MRMSrcReg,
1480              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1481              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1482              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1483              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1484   let mayLoad = 1 in
1485   def rm : AVX512BI<opc, MRMSrcMem,
1486              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1488              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1489                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1490              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1491   def rrk : AVX512BI<opc, MRMSrcReg,
1492               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1493               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1494                           "$dst {${mask}}, $src1, $src2}"),
1495               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1496                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1497               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1498   let mayLoad = 1 in
1499   def rmk : AVX512BI<opc, MRMSrcMem,
1500               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1501               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1502                           "$dst {${mask}}, $src1, $src2}"),
1503               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1504                                    (OpNode (_.VT _.RC:$src1),
1505                                        (_.VT (bitconvert
1506                                               (_.LdFrag addr:$src2))))))],
1507               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1508 }
1509
1510 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1511               X86VectorVTInfo _> :
1512            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1513   let mayLoad = 1 in {
1514   def rmb : AVX512BI<opc, MRMSrcMem,
1515               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1516               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1517                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1518               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1519                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1520               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1521   def rmbk : AVX512BI<opc, MRMSrcMem,
1522                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1523                                        _.ScalarMemOp:$src2),
1524                !strconcat(OpcodeStr,
1525                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1526                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1527                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1528                                       (OpNode (_.VT _.RC:$src1),
1529                                         (X86VBroadcast
1530                                           (_.ScalarLdFrag addr:$src2)))))],
1531                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1532   }
1533 }
1534
1535 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1536                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1537   let Predicates = [prd] in
1538   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1539            EVEX_V512;
1540
1541   let Predicates = [prd, HasVLX] in {
1542     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1543                 EVEX_V256;
1544     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1545                 EVEX_V128;
1546   }
1547 }
1548
1549 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1550                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1551                                   Predicate prd> {
1552   let Predicates = [prd] in
1553   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1554            EVEX_V512;
1555
1556   let Predicates = [prd, HasVLX] in {
1557     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1558                 EVEX_V256;
1559     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1560                 EVEX_V128;
1561   }
1562 }
1563
1564 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1565                       avx512vl_i8_info, HasBWI>,
1566                 EVEX_CD8<8, CD8VF>;
1567
1568 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1569                       avx512vl_i16_info, HasBWI>,
1570                 EVEX_CD8<16, CD8VF>;
1571
1572 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1573                       avx512vl_i32_info, HasAVX512>,
1574                 EVEX_CD8<32, CD8VF>;
1575
1576 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1577                       avx512vl_i64_info, HasAVX512>,
1578                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1579
1580 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1581                       avx512vl_i8_info, HasBWI>,
1582                 EVEX_CD8<8, CD8VF>;
1583
1584 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1585                       avx512vl_i16_info, HasBWI>,
1586                 EVEX_CD8<16, CD8VF>;
1587
1588 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1589                       avx512vl_i32_info, HasAVX512>,
1590                 EVEX_CD8<32, CD8VF>;
1591
1592 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1593                       avx512vl_i64_info, HasAVX512>,
1594                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1595
1596 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1597             (COPY_TO_REGCLASS (VPCMPGTDZrr
1598             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1599             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1600
1601 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1602             (COPY_TO_REGCLASS (VPCMPEQDZrr
1603             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1604             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1605
1606 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1607                           X86VectorVTInfo _> {
1608   def rri : AVX512AIi8<opc, MRMSrcReg,
1609              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1610              !strconcat("vpcmp${cc}", Suffix,
1611                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1612              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1613                                        imm:$cc))],
1614              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1615   let mayLoad = 1 in
1616   def rmi : AVX512AIi8<opc, MRMSrcMem,
1617              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1618              !strconcat("vpcmp${cc}", Suffix,
1619                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1620              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1621                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1622                               imm:$cc))],
1623              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1624   def rrik : AVX512AIi8<opc, MRMSrcReg,
1625               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1626                                       AVX512ICC:$cc),
1627               !strconcat("vpcmp${cc}", Suffix,
1628                          "\t{$src2, $src1, $dst {${mask}}|",
1629                          "$dst {${mask}}, $src1, $src2}"),
1630               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1631                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1632                                           imm:$cc)))],
1633               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1634   let mayLoad = 1 in
1635   def rmik : AVX512AIi8<opc, MRMSrcMem,
1636               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1637                                     AVX512ICC:$cc),
1638               !strconcat("vpcmp${cc}", Suffix,
1639                          "\t{$src2, $src1, $dst {${mask}}|",
1640                          "$dst {${mask}}, $src1, $src2}"),
1641               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1642                                    (OpNode (_.VT _.RC:$src1),
1643                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1644                                       imm:$cc)))],
1645               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1646
1647   // Accept explicit immediate argument form instead of comparison code.
1648   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1649     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1650                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1651                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1652                           "$dst, $src1, $src2, $cc}"),
1653                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1654     let mayLoad = 1 in
1655     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1656                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1657                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1658                           "$dst, $src1, $src2, $cc}"),
1659                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1660     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1661                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1662                                        u8imm:$cc),
1663                !strconcat("vpcmp", Suffix,
1664                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1665                           "$dst {${mask}}, $src1, $src2, $cc}"),
1666                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1667     let mayLoad = 1 in
1668     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1669                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1670                                        u8imm:$cc),
1671                !strconcat("vpcmp", Suffix,
1672                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1673                           "$dst {${mask}}, $src1, $src2, $cc}"),
1674                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1675   }
1676 }
1677
1678 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1679                               X86VectorVTInfo _> :
1680            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1681   def rmib : AVX512AIi8<opc, MRMSrcMem,
1682              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1683                                      AVX512ICC:$cc),
1684              !strconcat("vpcmp${cc}", Suffix,
1685                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1686                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1687              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1688                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1689                                imm:$cc))],
1690              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1691   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1692               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1693                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1694               !strconcat("vpcmp${cc}", Suffix,
1695                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1696                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1697               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1698                                   (OpNode (_.VT _.RC:$src1),
1699                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1700                                     imm:$cc)))],
1701               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1702
1703   // Accept explicit immediate argument form instead of comparison code.
1704   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1705     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1706                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1707                                        u8imm:$cc),
1708                !strconcat("vpcmp", Suffix,
1709                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1710                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1711                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1712     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1713                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1714                                        _.ScalarMemOp:$src2, u8imm:$cc),
1715                !strconcat("vpcmp", Suffix,
1716                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1717                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1718                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1719   }
1720 }
1721
1722 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1723                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1724   let Predicates = [prd] in
1725   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1726
1727   let Predicates = [prd, HasVLX] in {
1728     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1729     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1730   }
1731 }
1732
1733 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1734                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1735   let Predicates = [prd] in
1736   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1737            EVEX_V512;
1738
1739   let Predicates = [prd, HasVLX] in {
1740     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1741                 EVEX_V256;
1742     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1743                 EVEX_V128;
1744   }
1745 }
1746
1747 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1748                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1749 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1750                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1751
1752 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1753                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1754 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1755                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1756
1757 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1758                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1759 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1760                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1761
1762 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1763                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1764 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1765                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1766
1767 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1768
1769   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1770                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1771                    "vcmp${cc}"#_.Suffix,
1772                    "$src2, $src1", "$src1, $src2",
1773                    (X86cmpm (_.VT _.RC:$src1),
1774                          (_.VT _.RC:$src2),
1775                            imm:$cc)>;
1776
1777   let mayLoad = 1 in {
1778     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1779                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1780                   "vcmp${cc}"#_.Suffix,
1781                   "$src2, $src1", "$src1, $src2",
1782                   (X86cmpm (_.VT _.RC:$src1),
1783                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1784                           imm:$cc)>;
1785
1786     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1787                   (outs _.KRC:$dst),
1788                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1789                   "vcmp${cc}"#_.Suffix,
1790                   "${src2}"##_.BroadcastStr##", $src1",
1791                   "$src1, ${src2}"##_.BroadcastStr,
1792                   (X86cmpm (_.VT _.RC:$src1),
1793                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1794                           imm:$cc)>,EVEX_B;
1795   }
1796   // Accept explicit immediate argument form instead of comparison code.
1797   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1798     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1799                          (outs _.KRC:$dst),
1800                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1801                          "vcmp"#_.Suffix,
1802                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1803
1804     let mayLoad = 1 in {
1805       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1806                              (outs _.KRC:$dst),
1807                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1808                              "vcmp"#_.Suffix,
1809                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1810
1811       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1812                          (outs _.KRC:$dst),
1813                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1814                          "vcmp"#_.Suffix,
1815                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1816                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1817     }
1818  }
1819 }
1820
1821 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1822   // comparison code form (VCMP[EQ/LT/LE/...]
1823   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1824                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1825                      "vcmp${cc}"#_.Suffix,
1826                      "{sae}, $src2, $src1", "$src1, $src2, {sae}",
1827                      (X86cmpmRnd (_.VT _.RC:$src1),
1828                                     (_.VT _.RC:$src2),
1829                                     imm:$cc,
1830                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1831
1832   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1833     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1834                          (outs _.KRC:$dst),
1835                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1836                          "vcmp"#_.Suffix,
1837                          "$cc, {sae}, $src2, $src1",
1838                          "$src1, $src2, {sae}, $cc">, EVEX_B;
1839    }
1840 }
1841
1842 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1843   let Predicates = [HasAVX512] in {
1844     defm Z    : avx512_vcmp_common<_.info512>,
1845                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1846
1847   }
1848   let Predicates = [HasAVX512,HasVLX] in {
1849    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1850    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1851   }
1852 }
1853
1854 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1855                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1856 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1857                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1858
1859 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1860           (COPY_TO_REGCLASS (VCMPPSZrri
1861             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1862             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1863             imm:$cc), VK8)>;
1864 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1865           (COPY_TO_REGCLASS (VPCMPDZrri
1866             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1867             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1868             imm:$cc), VK8)>;
1869 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1870           (COPY_TO_REGCLASS (VPCMPUDZrri
1871             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1872             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1873             imm:$cc), VK8)>;
1874
1875 // ----------------------------------------------------------------
1876 // FPClass
1877 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1878 //                                    op(mem_scalar,imm)
1879 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1880                                  X86VectorVTInfo _, Predicate prd> {
1881   let Predicates = [prd] in {
1882       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1883                       (ins _.RC:$src1, i32u8imm:$src2),
1884                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1885                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1886                               (i32 imm:$src2)))], NoItinerary>;
1887       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1888                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1889                       OpcodeStr##_.Suffix#
1890                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1891                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1892                                       (OpNode (_.VT _.RC:$src1),
1893                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1894     let mayLoad = 1, AddedComplexity = 20 in {
1895       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1896                       (ins _.MemOp:$src1, i32u8imm:$src2),
1897                       OpcodeStr##_.Suffix##
1898                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1899                       [(set _.KRC:$dst,
1900                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1901                                     (i32 imm:$src2)))], NoItinerary>;
1902       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1903                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1904                       OpcodeStr##_.Suffix##
1905                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1906                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1907                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1908                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1909     }
1910   }
1911 }
1912
1913 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1914 //                                  fpclass(reg_vec, mem_vec, imm)
1915 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1916 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1917                                  X86VectorVTInfo _, string mem, string broadcast>{
1918   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1919                       (ins _.RC:$src1, i32u8imm:$src2),
1920                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1921                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1922                                        (i32 imm:$src2)))], NoItinerary>;
1923   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1924                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1925                       OpcodeStr##_.Suffix#
1926                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1927                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1928                                        (OpNode (_.VT _.RC:$src1),
1929                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1930   let mayLoad = 1 in {
1931     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1932                       (ins _.MemOp:$src1, i32u8imm:$src2),
1933                       OpcodeStr##_.Suffix##mem#
1934                       "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1935                       [(set _.KRC:$dst,(OpNode
1936                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1937                                        (i32 imm:$src2)))], NoItinerary>;
1938     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1939                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1940                       OpcodeStr##_.Suffix##mem#
1941                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1942                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1943                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1944                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1945     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1946                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1947                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1948                                         _.BroadcastStr##", $dst|$dst, ${src1}"
1949                                                     ##_.BroadcastStr##", $src2}",
1950                       [(set _.KRC:$dst,(OpNode
1951                                        (_.VT (X86VBroadcast
1952                                              (_.ScalarLdFrag addr:$src1))),
1953                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1954     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1955                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1956                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1957                             _.BroadcastStr##", $dst {${mask}}|$dst {${mask}}, ${src1}"##
1958                                                      _.BroadcastStr##", $src2}",
1959                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1960                                        (_.VT (X86VBroadcast
1961                                              (_.ScalarLdFrag addr:$src1))),
1962                                        (i32 imm:$src2))))], NoItinerary>,
1963                                                             EVEX_B, EVEX_K;
1964   }
1965 }
1966
1967 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1968             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1969                                                               string broadcast>{
1970   let Predicates = [prd] in {
1971     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1972                                       broadcast>, EVEX_V512;
1973   }
1974   let Predicates = [prd, HasVLX] in {
1975     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1976                                       broadcast>, EVEX_V128;
1977     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1978                                       broadcast>, EVEX_V256;
1979   }
1980 }
1981
1982 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1983              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
1984   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1985                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1986   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1987                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1988   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1989                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
1990   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1991                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
1992 }
1993
1994 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
1995                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
1996
1997 //-----------------------------------------------------------------
1998 // Mask register copy, including
1999 // - copy between mask registers
2000 // - load/store mask registers
2001 // - copy from GPR to mask register and vice versa
2002 //
2003 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2004                          string OpcodeStr, RegisterClass KRC,
2005                          ValueType vvt, X86MemOperand x86memop> {
2006   let hasSideEffects = 0 in {
2007     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2008                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2009     let mayLoad = 1 in
2010     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2011                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2012                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2013     let mayStore = 1 in
2014     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2015                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2016                [(store KRC:$src, addr:$dst)]>;
2017   }
2018 }
2019
2020 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2021                              string OpcodeStr,
2022                              RegisterClass KRC, RegisterClass GRC> {
2023   let hasSideEffects = 0 in {
2024     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2025                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2026     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2027                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2028   }
2029 }
2030
2031 let Predicates = [HasDQI] in
2032   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2033                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2034                VEX, PD;
2035
2036 let Predicates = [HasAVX512] in
2037   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2038                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2039                VEX, PS;
2040
2041 let Predicates = [HasBWI] in {
2042   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2043                VEX, PD, VEX_W;
2044   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2045                VEX, XD;
2046 }
2047
2048 let Predicates = [HasBWI] in {
2049   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2050                VEX, PS, VEX_W;
2051   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2052                VEX, XD, VEX_W;
2053 }
2054
2055 // GR from/to mask register
2056 let Predicates = [HasDQI] in {
2057   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2058             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2059   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2060             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2061 }
2062 let Predicates = [HasAVX512] in {
2063   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2064             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2065   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2066             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2067 }
2068 let Predicates = [HasBWI] in {
2069   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2070   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2071 }
2072 let Predicates = [HasBWI] in {
2073   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2074   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2075 }
2076
2077 // Load/store kreg
2078 let Predicates = [HasDQI] in {
2079   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2080             (KMOVBmk addr:$dst, VK8:$src)>;
2081   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2082             (KMOVBkm addr:$src)>;
2083
2084   def : Pat<(store VK4:$src, addr:$dst),
2085             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2086   def : Pat<(store VK2:$src, addr:$dst),
2087             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2088 }
2089 let Predicates = [HasAVX512, NoDQI] in {
2090   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2091             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2092   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2093             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2094 }
2095 let Predicates = [HasAVX512] in {
2096   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2097             (KMOVWmk addr:$dst, VK16:$src)>;
2098   def : Pat<(i1 (load addr:$src)),
2099             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2100                                               (MOV8rm addr:$src), sub_8bit)),
2101                                 (i16 1)), VK1)>;
2102   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2103             (KMOVWkm addr:$src)>;
2104 }
2105 let Predicates = [HasBWI] in {
2106   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2107             (KMOVDmk addr:$dst, VK32:$src)>;
2108   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2109             (KMOVDkm addr:$src)>;
2110 }
2111 let Predicates = [HasBWI] in {
2112   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2113             (KMOVQmk addr:$dst, VK64:$src)>;
2114   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2115             (KMOVQkm addr:$src)>;
2116 }
2117
2118 let Predicates = [HasAVX512] in {
2119   def : Pat<(i1 (trunc (i64 GR64:$src))),
2120             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2121                                         (i32 1))), VK1)>;
2122
2123   def : Pat<(i1 (trunc (i32 GR32:$src))),
2124             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2125
2126   def : Pat<(i1 (trunc (i8 GR8:$src))),
2127        (COPY_TO_REGCLASS
2128         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2129        VK1)>;
2130   def : Pat<(i1 (trunc (i16 GR16:$src))),
2131        (COPY_TO_REGCLASS
2132         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2133        VK1)>;
2134
2135   def : Pat<(i32 (zext VK1:$src)),
2136             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2137   def : Pat<(i32 (anyext VK1:$src)),
2138             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2139
2140   def : Pat<(i8 (zext VK1:$src)),
2141             (EXTRACT_SUBREG
2142              (AND32ri (KMOVWrk
2143                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2144   def : Pat<(i8 (anyext VK1:$src)),
2145               (EXTRACT_SUBREG
2146                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2147
2148   def : Pat<(i64 (zext VK1:$src)),
2149             (AND64ri8 (SUBREG_TO_REG (i64 0),
2150              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2151   def : Pat<(i16 (zext VK1:$src)),
2152             (EXTRACT_SUBREG
2153              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2154               sub_16bit)>;
2155 }
2156 def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2157           (COPY_TO_REGCLASS VK1:$src, VK16)>;
2158 def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2159           (COPY_TO_REGCLASS VK1:$src, VK8)>;
2160 def : Pat<(v4i1 (scalar_to_vector VK1:$src)),
2161           (COPY_TO_REGCLASS VK1:$src, VK4)>;
2162 def : Pat<(v2i1 (scalar_to_vector VK1:$src)),
2163           (COPY_TO_REGCLASS VK1:$src, VK2)>;
2164 def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2165           (COPY_TO_REGCLASS VK1:$src, VK32)>;
2166 def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2167           (COPY_TO_REGCLASS VK1:$src, VK64)>;
2168
2169
2170 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2171 let Predicates = [HasAVX512, NoDQI] in {
2172   // GR from/to 8-bit mask without native support
2173   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2174             (COPY_TO_REGCLASS
2175              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2176   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2177             (EXTRACT_SUBREG
2178               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2179               sub_8bit)>;
2180 }
2181
2182 let Predicates = [HasAVX512] in {
2183   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2184             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2185   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2186             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2187 }
2188 let Predicates = [HasBWI] in {
2189   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2190             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2191   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2192             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2193 }
2194
2195 // Mask unary operation
2196 // - KNOT
2197 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2198                             RegisterClass KRC, SDPatternOperator OpNode,
2199                             Predicate prd> {
2200   let Predicates = [prd] in
2201     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2202                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2203                [(set KRC:$dst, (OpNode KRC:$src))]>;
2204 }
2205
2206 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2207                                 SDPatternOperator OpNode> {
2208   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2209                             HasDQI>, VEX, PD;
2210   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2211                             HasAVX512>, VEX, PS;
2212   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2213                             HasBWI>, VEX, PD, VEX_W;
2214   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2215                             HasBWI>, VEX, PS, VEX_W;
2216 }
2217
2218 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2219
2220 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2221   let Predicates = [HasAVX512] in
2222     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2223                 (i16 GR16:$src)),
2224               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2225               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2226 }
2227 defm : avx512_mask_unop_int<"knot", "KNOT">;
2228
2229 let Predicates = [HasDQI] in
2230 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2231 let Predicates = [HasAVX512] in
2232 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2233 let Predicates = [HasBWI] in
2234 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2235 let Predicates = [HasBWI] in
2236 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2237
2238 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2239 let Predicates = [HasAVX512, NoDQI] in {
2240 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2241           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2242 def : Pat<(not VK8:$src),
2243           (COPY_TO_REGCLASS
2244             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2245 }
2246 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2247           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2248 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2249           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2250
2251 // Mask binary operation
2252 // - KAND, KANDN, KOR, KXNOR, KXOR
2253 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2254                            RegisterClass KRC, SDPatternOperator OpNode,
2255                            Predicate prd, bit IsCommutable> {
2256   let Predicates = [prd], isCommutable = IsCommutable in
2257     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2258                !strconcat(OpcodeStr,
2259                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2260                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2261 }
2262
2263 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2264                                SDPatternOperator OpNode, bit IsCommutable,
2265                                Predicate prdW = HasAVX512> {
2266   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2267                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2268   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2269                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2270   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2271                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2272   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2273                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2274 }
2275
2276 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2277 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2278
2279 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2280 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2281 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2282 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2283 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2284 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2285
2286 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2287   let Predicates = [HasAVX512] in
2288     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2289                 (i16 GR16:$src1), (i16 GR16:$src2)),
2290               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2291               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2292               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2293 }
2294
2295 defm : avx512_mask_binop_int<"kand",  "KAND">;
2296 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2297 defm : avx512_mask_binop_int<"kor",   "KOR">;
2298 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2299 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2300
2301 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2302   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2303   // for the DQI set, this type is legal and KxxxB instruction is used
2304   let Predicates = [NoDQI] in
2305   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2306             (COPY_TO_REGCLASS
2307               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2308                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2309
2310   // All types smaller than 8 bits require conversion anyway
2311   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2312         (COPY_TO_REGCLASS (Inst
2313                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2314                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2315   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2316         (COPY_TO_REGCLASS (Inst
2317                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2318                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2319   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2320         (COPY_TO_REGCLASS (Inst
2321                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2322                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2323 }
2324
2325 defm : avx512_binop_pat<and,  KANDWrr>;
2326 defm : avx512_binop_pat<andn, KANDNWrr>;
2327 defm : avx512_binop_pat<or,   KORWrr>;
2328 defm : avx512_binop_pat<xnor, KXNORWrr>;
2329 defm : avx512_binop_pat<xor,  KXORWrr>;
2330
2331 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2332           (KXNORWrr VK16:$src1, VK16:$src2)>;
2333 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2334           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2335 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2336           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2337 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2338           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2339
2340 let Predicates = [NoDQI] in
2341 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2342           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2343                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2344
2345 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2346           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2347                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2348
2349 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2350           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2351                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2352
2353 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2354           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2355                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2356
2357 // Mask unpacking
2358 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2359                              RegisterClass KRCSrc, Predicate prd> {
2360   let Predicates = [prd] in {
2361     let hasSideEffects = 0 in
2362     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2363                (ins KRC:$src1, KRC:$src2),
2364                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2365                VEX_4V, VEX_L;
2366
2367     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2368               (!cast<Instruction>(NAME##rr)
2369                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2370                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2371   }
2372 }
2373
2374 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2375 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2376 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2377
2378 // Mask bit testing
2379 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2380                               SDNode OpNode, Predicate prd> {
2381   let Predicates = [prd], Defs = [EFLAGS] in
2382     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2383                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2384                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2385 }
2386
2387 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2388                                 Predicate prdW = HasAVX512> {
2389   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2390                                                                 VEX, PD;
2391   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2392                                                                 VEX, PS;
2393   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2394                                                                 VEX, PS, VEX_W;
2395   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2396                                                                 VEX, PD, VEX_W;
2397 }
2398
2399 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2400 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2401
2402 // Mask shift
2403 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2404                              SDNode OpNode> {
2405   let Predicates = [HasAVX512] in
2406     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2407                  !strconcat(OpcodeStr,
2408                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2409                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2410 }
2411
2412 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2413                                SDNode OpNode> {
2414   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2415                                VEX, TAPD, VEX_W;
2416   let Predicates = [HasDQI] in
2417   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2418                                VEX, TAPD;
2419   let Predicates = [HasBWI] in {
2420   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2421                                VEX, TAPD, VEX_W;
2422   let Predicates = [HasDQI] in
2423   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2424                                VEX, TAPD;
2425   }
2426 }
2427
2428 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2429 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2430
2431 // Mask setting all 0s or 1s
2432 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2433   let Predicates = [HasAVX512] in
2434     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2435       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2436                      [(set KRC:$dst, (VT Val))]>;
2437 }
2438
2439 multiclass avx512_mask_setop_w<PatFrag Val> {
2440   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2441   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2442   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2443   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2444 }
2445
2446 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2447 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2448
2449 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2450 let Predicates = [HasAVX512] in {
2451   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2452   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2453   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2454   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2455   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2456   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2457   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2458 }
2459 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2460           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2461
2462 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2463           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2464
2465 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2466           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2467
2468 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 0))),
2469           (v16i1 (COPY_TO_REGCLASS VK32:$src, VK16))>;
2470
2471 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 16))),
2472           (v16i1 (COPY_TO_REGCLASS (KSHIFTRDri VK32:$src, (i8 16)), VK16))>;
2473
2474 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2475           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2476
2477 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2478           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2479
2480 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2481           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2482
2483 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2484           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2485
2486 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2487           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2488
2489 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2490           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2491 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2492           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2493
2494 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2495           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2496 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2497           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2498 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2499           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2500 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2501           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2502
2503 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2504           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2505 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2506           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2507 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2508           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2509 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2510           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2511 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2512           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2513
2514
2515 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2516           (v8i1 (COPY_TO_REGCLASS
2517                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2518                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2519
2520 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2521           (v8i1 (COPY_TO_REGCLASS
2522                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2523                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2524
2525 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2526           (v4i1 (COPY_TO_REGCLASS
2527                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2528                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2529
2530 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2531           (v4i1 (COPY_TO_REGCLASS
2532                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2533                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2534
2535 //===----------------------------------------------------------------------===//
2536 // AVX-512 - Aligned and unaligned load and store
2537 //
2538
2539
2540 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2541                          PatFrag ld_frag, PatFrag mload,
2542                          bit IsReMaterializable = 1> {
2543   let hasSideEffects = 0 in {
2544   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2545                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2546                     _.ExeDomain>, EVEX;
2547   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2548                       (ins _.KRCWM:$mask,  _.RC:$src),
2549                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2550                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2551                        EVEX, EVEX_KZ;
2552
2553   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2554       SchedRW = [WriteLoad] in
2555   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2556                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2558                     _.ExeDomain>, EVEX;
2559
2560   let Constraints = "$src0 = $dst" in {
2561   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2562                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2563                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2564                     "${dst} {${mask}}, $src1}"),
2565                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2566                                         (_.VT _.RC:$src1),
2567                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2568                      EVEX, EVEX_K;
2569   let mayLoad = 1, SchedRW = [WriteLoad] in
2570     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2571                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2572                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2573                       "${dst} {${mask}}, $src1}"),
2574                      [(set _.RC:$dst, (_.VT
2575                          (vselect _.KRCWM:$mask,
2576                           (_.VT (bitconvert (ld_frag addr:$src1))),
2577                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2578   }
2579   let mayLoad = 1, SchedRW = [WriteLoad] in
2580   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2581                   (ins _.KRCWM:$mask, _.MemOp:$src),
2582                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2583                                 "${dst} {${mask}} {z}, $src}",
2584                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2585                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2586                   _.ExeDomain>, EVEX, EVEX_KZ;
2587   }
2588   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2589             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2590
2591   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2592             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2593
2594   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2595             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2596              _.KRCWM:$mask, addr:$ptr)>;
2597 }
2598
2599 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2600                                   AVX512VLVectorVTInfo _,
2601                                   Predicate prd,
2602                                   bit IsReMaterializable = 1> {
2603   let Predicates = [prd] in
2604   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2605                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2606
2607   let Predicates = [prd, HasVLX] in {
2608   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2609                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2610   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2611                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2612   }
2613 }
2614
2615 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2616                                   AVX512VLVectorVTInfo _,
2617                                   Predicate prd,
2618                                   bit IsReMaterializable = 1> {
2619   let Predicates = [prd] in
2620   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2621                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2622
2623   let Predicates = [prd, HasVLX] in {
2624   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2625                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2626   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2627                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2628   }
2629 }
2630
2631 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2632                         PatFrag st_frag, PatFrag mstore> {
2633
2634   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2635                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2636                          [], _.ExeDomain>, EVEX;
2637   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2638                          (ins _.KRCWM:$mask, _.RC:$src),
2639                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2640                          "${dst} {${mask}}, $src}",
2641                          [], _.ExeDomain>,  EVEX, EVEX_K;
2642   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2643                           (ins _.KRCWM:$mask, _.RC:$src),
2644                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2645                           "${dst} {${mask}} {z}, $src}",
2646                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2647
2648   let mayStore = 1 in {
2649   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2650                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2651                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2652   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2653                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2654               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2655                [], _.ExeDomain>, EVEX, EVEX_K;
2656   }
2657
2658   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2659            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2660                                                     _.KRCWM:$mask, _.RC:$src)>;
2661 }
2662
2663
2664 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2665                             AVX512VLVectorVTInfo _, Predicate prd> {
2666   let Predicates = [prd] in
2667   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2668                         masked_store_unaligned>, EVEX_V512;
2669
2670   let Predicates = [prd, HasVLX] in {
2671     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2672                              masked_store_unaligned>, EVEX_V256;
2673     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2674                              masked_store_unaligned>, EVEX_V128;
2675   }
2676 }
2677
2678 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2679                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2680   let Predicates = [prd] in
2681   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2682                         masked_store_aligned512>, EVEX_V512;
2683
2684   let Predicates = [prd, HasVLX] in {
2685     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2686                              masked_store_aligned256>, EVEX_V256;
2687     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2688                              masked_store_aligned128>, EVEX_V128;
2689   }
2690 }
2691
2692 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2693                                      HasAVX512>,
2694                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2695                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2696
2697 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2698                                      HasAVX512>,
2699                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2700                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2701
2702 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2703                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2704                               PS, EVEX_CD8<32, CD8VF>;
2705
2706 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2707                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2708                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2709
2710 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2711                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2712        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2713
2714 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2715                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2716        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2717
2718 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2719                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2720        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2721
2722 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2723                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2724        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2725
2726 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2727                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2728        (VMOVAPDZrm addr:$ptr)>;
2729
2730 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2731                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2732        (VMOVAPSZrm addr:$ptr)>;
2733
2734 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2735           GR16:$mask),
2736          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2737             VR512:$src)>;
2738 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2739           GR8:$mask),
2740          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2741             VR512:$src)>;
2742
2743 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2744           GR16:$mask),
2745          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2746             VR512:$src)>;
2747 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2748           GR8:$mask),
2749          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2750             VR512:$src)>;
2751
2752 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2753                                        HasAVX512>,
2754                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2755                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2756
2757 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2758                                        HasAVX512>,
2759                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2760                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2761
2762 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2763                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2764                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2765
2766 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2767                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2768                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2769
2770 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2771                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2772                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2773
2774 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2775                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2776                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2777
2778 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2779                  (v16i32 immAllZerosV), GR16:$mask)),
2780        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2781
2782 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2783                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2784        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2785
2786 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2787             GR16:$mask),
2788          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2789             VR512:$src)>;
2790 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2791             GR8:$mask),
2792          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2793             VR512:$src)>;
2794
2795 let AddedComplexity = 20 in {
2796 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2797                           (bc_v8i64 (v16i32 immAllZerosV)))),
2798                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2799
2800 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2801                           (v8i64 VR512:$src))),
2802    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2803                                               VK8), VR512:$src)>;
2804
2805 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2806                            (v16i32 immAllZerosV))),
2807                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2808
2809 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2810                            (v16i32 VR512:$src))),
2811                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2812 }
2813
2814 // Move Int Doubleword to Packed Double Int
2815 //
2816 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2817                       "vmovd\t{$src, $dst|$dst, $src}",
2818                       [(set VR128X:$dst,
2819                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2820                         EVEX;
2821 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2822                       "vmovd\t{$src, $dst|$dst, $src}",
2823                       [(set VR128X:$dst,
2824                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2825                         IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2826 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2827                       "vmovq\t{$src, $dst|$dst, $src}",
2828                         [(set VR128X:$dst,
2829                           (v2i64 (scalar_to_vector GR64:$src)))],
2830                           IIC_SSE_MOVDQ>, EVEX, VEX_W;
2831 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
2832 def VMOV64toPQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2833                       (ins i64mem:$src),
2834                       "vmovq\t{$src, $dst|$dst, $src}", []>,
2835                       EVEX, VEX_W, EVEX_CD8<64, CD8VT1>;
2836 let isCodeGenOnly = 1 in {
2837 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64X:$dst), (ins GR64:$src),
2838                        "vmovq\t{$src, $dst|$dst, $src}",
2839                        [(set FR64X:$dst, (bitconvert GR64:$src))],
2840                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2841 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64X:$src),
2842                          "vmovq\t{$src, $dst|$dst, $src}",
2843                          [(set GR64:$dst, (bitconvert FR64X:$src))],
2844                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2845 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64X:$src),
2846                          "vmovq\t{$src, $dst|$dst, $src}",
2847                          [(store (i64 (bitconvert FR64X:$src)), addr:$dst)],
2848                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2849                          EVEX_CD8<64, CD8VT1>;
2850 }
2851
2852 // Move Int Doubleword to Single Scalar
2853 //
2854 let isCodeGenOnly = 1 in {
2855 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2856                       "vmovd\t{$src, $dst|$dst, $src}",
2857                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2858                       IIC_SSE_MOVDQ>, EVEX;
2859
2860 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2861                       "vmovd\t{$src, $dst|$dst, $src}",
2862                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2863                       IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2864 }
2865
2866 // Move doubleword from xmm register to r/m32
2867 //
2868 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2869                        "vmovd\t{$src, $dst|$dst, $src}",
2870                        [(set GR32:$dst, (extractelt (v4i32 VR128X:$src),
2871                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2872                        EVEX;
2873 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2874                        (ins i32mem:$dst, VR128X:$src),
2875                        "vmovd\t{$src, $dst|$dst, $src}",
2876                        [(store (i32 (extractelt (v4i32 VR128X:$src),
2877                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2878                        EVEX, EVEX_CD8<32, CD8VT1>;
2879
2880 // Move quadword from xmm1 register to r/m64
2881 //
2882 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2883                       "vmovq\t{$src, $dst|$dst, $src}",
2884                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2885                                                    (iPTR 0)))],
2886                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_W,
2887                       Requires<[HasAVX512, In64BitMode]>;
2888
2889 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
2890 def VMOVPQIto64Zmr : I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, VR128X:$src),
2891                       "vmovq\t{$src, $dst|$dst, $src}",
2892                       [], IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_W,
2893                       Requires<[HasAVX512, In64BitMode]>;
2894
2895 def VMOVPQI2QIZmr : I<0xD6, MRMDestMem, (outs),
2896                       (ins i64mem:$dst, VR128X:$src),
2897                       "vmovq\t{$src, $dst|$dst, $src}",
2898                       [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2899                               addr:$dst)], IIC_SSE_MOVDQ>,
2900                       EVEX, PD, VEX_W, EVEX_CD8<64, CD8VT1>,
2901                       Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2902
2903 let hasSideEffects = 0 in
2904 def VMOVPQI2QIZrr : AVX512BI<0xD6, MRMDestReg, (outs VR128X:$dst),
2905                              (ins VR128X:$src),
2906                              "vmovq.s\t{$src, $dst|$dst, $src}",[]>,
2907                              EVEX, VEX_W;
2908
2909 // Move Scalar Single to Double Int
2910 //
2911 let isCodeGenOnly = 1 in {
2912 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2913                       (ins FR32X:$src),
2914                       "vmovd\t{$src, $dst|$dst, $src}",
2915                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2916                       IIC_SSE_MOVD_ToGP>, EVEX;
2917 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2918                       (ins i32mem:$dst, FR32X:$src),
2919                       "vmovd\t{$src, $dst|$dst, $src}",
2920                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2921                       IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2922 }
2923
2924 // Move Quadword Int to Packed Quadword Int
2925 //
2926 def VMOVQI2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2927                       (ins i64mem:$src),
2928                       "vmovq\t{$src, $dst|$dst, $src}",
2929                       [(set VR128X:$dst,
2930                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2931                       EVEX, VEX_W, EVEX_CD8<8, CD8VT8>;
2932
2933 //===----------------------------------------------------------------------===//
2934 // AVX-512  MOVSS, MOVSD
2935 //===----------------------------------------------------------------------===//
2936
2937 multiclass avx512_move_scalar <string asm, SDNode OpNode,
2938                               X86VectorVTInfo _> {
2939   defm rr_Int : AVX512_maskable_scalar<0x10, MRMSrcReg, _, (outs _.RC:$dst),
2940                     (ins _.RC:$src1, _.RC:$src2),
2941                     asm, "$src2, $src1","$src1, $src2",
2942                     (_.VT (OpNode (_.VT _.RC:$src1),
2943                                    (_.VT _.RC:$src2))),
2944                                    IIC_SSE_MOV_S_RR>, EVEX_4V;
2945   let Constraints = "$src1 = $dst" , mayLoad = 1 in
2946     defm rm_Int : AVX512_maskable_3src_scalar<0x10, MRMSrcMem, _,
2947                     (outs _.RC:$dst),
2948                     (ins _.ScalarMemOp:$src),
2949                     asm,"$src","$src",
2950                     (_.VT (OpNode (_.VT _.RC:$src1),
2951                                (_.VT (scalar_to_vector
2952                                      (_.ScalarLdFrag addr:$src)))))>, EVEX;
2953   let isCodeGenOnly = 1 in {
2954     def rr : AVX512PI<0x10, MRMSrcReg, (outs _.RC:$dst),
2955                (ins _.RC:$src1, _.FRC:$src2),
2956                !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2957                [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1,
2958                                       (scalar_to_vector _.FRC:$src2))))],
2959                _.ExeDomain,IIC_SSE_MOV_S_RR>, EVEX_4V;
2960   let mayLoad = 1 in
2961     def rm : AVX512PI<0x10, MRMSrcMem, (outs _.FRC:$dst), (ins _.ScalarMemOp:$src),
2962                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2963                [(set _.FRC:$dst, (_.ScalarLdFrag addr:$src))],
2964                _.ExeDomain, IIC_SSE_MOV_S_RM>, EVEX;
2965   }
2966   let mayStore = 1 in {
2967     def mr: AVX512PI<0x11, MRMDestMem, (outs), (ins _.ScalarMemOp:$dst, _.FRC:$src),
2968                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2969                [(store _.FRC:$src, addr:$dst)],  _.ExeDomain, IIC_SSE_MOV_S_MR>,
2970                EVEX;
2971     def mrk: AVX512PI<0x11, MRMDestMem, (outs),
2972                 (ins _.ScalarMemOp:$dst, VK1WM:$mask, _.FRC:$src),
2973                 !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2974                 [], _.ExeDomain, IIC_SSE_MOV_S_MR>, EVEX, EVEX_K;
2975   } // mayStore
2976 }
2977
2978 defm VMOVSSZ : avx512_move_scalar<"vmovss", X86Movss, f32x_info>,
2979                                   VEX_LIG, XS, EVEX_CD8<32, CD8VT1>;
2980
2981 defm VMOVSDZ : avx512_move_scalar<"vmovsd", X86Movsd, f64x_info>,
2982                                   VEX_LIG, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2983
2984 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2985           (COPY_TO_REGCLASS (VMOVSSZrr_Intk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2986            VK1WM:$mask, (v4f32 (IMPLICIT_DEF)),(COPY_TO_REGCLASS FR32X:$src1, VR128X)), FR32X)>;
2987
2988 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2989           (COPY_TO_REGCLASS (VMOVSDZrr_Intk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2990            VK1WM:$mask, (v2f64 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR64X:$src1, VR128X)), FR64X)>;
2991
2992 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2993           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2994            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2995
2996 defm VMOVSSZrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f32x_info,
2997                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
2998                            "vmovss.s", "$src2, $src1", "$src1, $src2", []>,
2999                            XS, EVEX_4V, VEX_LIG;
3000
3001 defm VMOVSSDrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f64x_info,
3002                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
3003                            "vmovsd.s", "$src2, $src1", "$src1, $src2", []>,
3004                            XD, EVEX_4V, VEX_LIG, VEX_W;
3005
3006 let Predicates = [HasAVX512] in {
3007   let AddedComplexity = 15 in {
3008   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
3009   // MOVS{S,D} to the lower bits.
3010   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
3011             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
3012   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
3013             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3014   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
3015             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
3016   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
3017             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
3018
3019   // Move low f32 and clear high bits.
3020   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
3021             (SUBREG_TO_REG (i32 0),
3022              (VMOVSSZrr (v4f32 (V_SET0)),
3023               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
3024   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
3025             (SUBREG_TO_REG (i32 0),
3026              (VMOVSSZrr (v4i32 (V_SET0)),
3027                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
3028   }
3029
3030   let AddedComplexity = 20 in {
3031   // MOVSSrm zeros the high parts of the register; represent this
3032   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3033   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
3034             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3035   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
3036             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3037   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
3038             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3039
3040   // MOVSDrm zeros the high parts of the register; represent this
3041   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3042   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
3043             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3044   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
3045             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3046   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
3047             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3048   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
3049             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3050   def : Pat<(v2f64 (X86vzload addr:$src)),
3051             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3052
3053   // Represent the same patterns above but in the form they appear for
3054   // 256-bit types
3055   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3056                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
3057             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
3058   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3059                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
3060             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
3061   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3062                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
3063             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
3064   }
3065   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3066                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
3067             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
3068                                             FR32X:$src)), sub_xmm)>;
3069   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3070                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
3071             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
3072                                      FR64X:$src)), sub_xmm)>;
3073   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3074                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
3075             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
3076
3077   // Move low f64 and clear high bits.
3078   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
3079             (SUBREG_TO_REG (i32 0),
3080              (VMOVSDZrr (v2f64 (V_SET0)),
3081                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
3082
3083   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
3084             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
3085                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
3086
3087   // Extract and store.
3088   def : Pat<(store (f32 (extractelt (v4f32 VR128X:$src), (iPTR 0))),
3089                    addr:$dst),
3090             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
3091   def : Pat<(store (f64 (extractelt (v2f64 VR128X:$src), (iPTR 0))),
3092                    addr:$dst),
3093             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
3094
3095   // Shuffle with VMOVSS
3096   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
3097             (VMOVSSZrr (v4i32 VR128X:$src1),
3098                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
3099   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
3100             (VMOVSSZrr (v4f32 VR128X:$src1),
3101                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
3102
3103   // 256-bit variants
3104   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
3105             (SUBREG_TO_REG (i32 0),
3106               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
3107                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
3108               sub_xmm)>;
3109   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
3110             (SUBREG_TO_REG (i32 0),
3111               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
3112                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
3113               sub_xmm)>;
3114
3115   // Shuffle with VMOVSD
3116   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3117             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3118   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3119             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3120   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3121             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3122   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3123             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3124
3125   // 256-bit variants
3126   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3127             (SUBREG_TO_REG (i32 0),
3128               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3129                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3130               sub_xmm)>;
3131   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3132             (SUBREG_TO_REG (i32 0),
3133               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3134                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3135               sub_xmm)>;
3136
3137   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3138             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3139   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3140             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3141   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3142             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3143   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3144             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3145 }
3146
3147 let AddedComplexity = 15 in
3148 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3149                                 (ins VR128X:$src),
3150                                 "vmovq\t{$src, $dst|$dst, $src}",
3151                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3152                                                    (v2i64 VR128X:$src))))],
3153                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3154
3155 let AddedComplexity = 20 , isCodeGenOnly = 1 in
3156 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3157                                  (ins i128mem:$src),
3158                                  "vmovq\t{$src, $dst|$dst, $src}",
3159                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3160                                                      (loadv2i64 addr:$src))))],
3161                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3162                                  EVEX_CD8<8, CD8VT8>;
3163
3164 let Predicates = [HasAVX512] in {
3165   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3166   let AddedComplexity = 20 in {
3167     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3168               (VMOVDI2PDIZrm addr:$src)>;
3169     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3170               (VMOV64toPQIZrr GR64:$src)>;
3171     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3172               (VMOVDI2PDIZrr GR32:$src)>;
3173
3174     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3175               (VMOVDI2PDIZrm addr:$src)>;
3176     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3177               (VMOVDI2PDIZrm addr:$src)>;
3178     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3179             (VMOVZPQILo2PQIZrm addr:$src)>;
3180     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3181             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3182     def : Pat<(v2i64 (X86vzload addr:$src)),
3183             (VMOVZPQILo2PQIZrm addr:$src)>;
3184   }
3185
3186   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3187   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3188                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3189             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3190   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3191                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3192             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3193 }
3194
3195 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3196         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3197
3198 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3199         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3200
3201 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3202         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3203
3204 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3205         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3206
3207 //===----------------------------------------------------------------------===//
3208 // AVX-512 - Non-temporals
3209 //===----------------------------------------------------------------------===//
3210 let SchedRW = [WriteLoad] in {
3211   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3212                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3213                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3214                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3215                         EVEX_CD8<64, CD8VF>;
3216
3217   let Predicates = [HasAVX512, HasVLX] in {
3218     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3219                              (ins i256mem:$src),
3220                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3221                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3222                              EVEX_CD8<64, CD8VF>;
3223
3224     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3225                              (ins i128mem:$src),
3226                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3227                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3228                              EVEX_CD8<64, CD8VF>;
3229   }
3230 }
3231
3232 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3233                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3234                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3235   let SchedRW = [WriteStore], mayStore = 1,
3236       AddedComplexity = 400 in
3237   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3238                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3239                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3240 }
3241
3242 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3243                            string elty, string elsz, string vsz512,
3244                            string vsz256, string vsz128, Domain d,
3245                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3246   let Predicates = [prd] in
3247   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3248                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3249                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3250                         EVEX_V512;
3251
3252   let Predicates = [prd, HasVLX] in {
3253     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3254                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3255                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3256                              EVEX_V256;
3257
3258     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3259                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3260                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3261                              EVEX_V128;
3262   }
3263 }
3264
3265 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3266                                 "i", "64", "8", "4", "2", SSEPackedInt,
3267                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3268
3269 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3270                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3271                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3272
3273 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3274                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3275                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3276
3277 //===----------------------------------------------------------------------===//
3278 // AVX-512 - Integer arithmetic
3279 //
3280 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3281                            X86VectorVTInfo _, OpndItins itins,
3282                            bit IsCommutable = 0> {
3283   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3284                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3285                     "$src2, $src1", "$src1, $src2",
3286                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3287                     itins.rr, IsCommutable>,
3288             AVX512BIBase, EVEX_4V;
3289
3290   let mayLoad = 1 in
3291     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3292                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3293                     "$src2, $src1", "$src1, $src2",
3294                     (_.VT (OpNode _.RC:$src1,
3295                                   (bitconvert (_.LdFrag addr:$src2)))),
3296                     itins.rm>,
3297               AVX512BIBase, EVEX_4V;
3298 }
3299
3300 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3301                             X86VectorVTInfo _, OpndItins itins,
3302                             bit IsCommutable = 0> :
3303            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3304   let mayLoad = 1 in
3305     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3306                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3307                     "${src2}"##_.BroadcastStr##", $src1",
3308                     "$src1, ${src2}"##_.BroadcastStr,
3309                     (_.VT (OpNode _.RC:$src1,
3310                                   (X86VBroadcast
3311                                       (_.ScalarLdFrag addr:$src2)))),
3312                     itins.rm>,
3313                AVX512BIBase, EVEX_4V, EVEX_B;
3314 }
3315
3316 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3317                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3318                               Predicate prd, bit IsCommutable = 0> {
3319   let Predicates = [prd] in
3320     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3321                              IsCommutable>, EVEX_V512;
3322
3323   let Predicates = [prd, HasVLX] in {
3324     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3325                              IsCommutable>, EVEX_V256;
3326     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3327                              IsCommutable>, EVEX_V128;
3328   }
3329 }
3330
3331 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3332                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3333                                Predicate prd, bit IsCommutable = 0> {
3334   let Predicates = [prd] in
3335     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3336                              IsCommutable>, EVEX_V512;
3337
3338   let Predicates = [prd, HasVLX] in {
3339     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3340                              IsCommutable>, EVEX_V256;
3341     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3342                              IsCommutable>, EVEX_V128;
3343   }
3344 }
3345
3346 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3347                                 OpndItins itins, Predicate prd,
3348                                 bit IsCommutable = 0> {
3349   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3350                                itins, prd, IsCommutable>,
3351                                VEX_W, EVEX_CD8<64, CD8VF>;
3352 }
3353
3354 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3355                                 OpndItins itins, Predicate prd,
3356                                 bit IsCommutable = 0> {
3357   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3358                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3359 }
3360
3361 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3362                                 OpndItins itins, Predicate prd,
3363                                 bit IsCommutable = 0> {
3364   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3365                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3366 }
3367
3368 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3369                                 OpndItins itins, Predicate prd,
3370                                 bit IsCommutable = 0> {
3371   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3372                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3373 }
3374
3375 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3376                                  SDNode OpNode, OpndItins itins, Predicate prd,
3377                                  bit IsCommutable = 0> {
3378   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3379                                    IsCommutable>;
3380
3381   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3382                                    IsCommutable>;
3383 }
3384
3385 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3386                                  SDNode OpNode, OpndItins itins, Predicate prd,
3387                                  bit IsCommutable = 0> {
3388   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3389                                    IsCommutable>;
3390
3391   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3392                                    IsCommutable>;
3393 }
3394
3395 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3396                                   bits<8> opc_d, bits<8> opc_q,
3397                                   string OpcodeStr, SDNode OpNode,
3398                                   OpndItins itins, bit IsCommutable = 0> {
3399   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3400                                     itins, HasAVX512, IsCommutable>,
3401               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3402                                     itins, HasBWI, IsCommutable>;
3403 }
3404
3405 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3406                             SDNode OpNode,X86VectorVTInfo _Src,
3407                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3408   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3409                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3410                             "$src2, $src1","$src1, $src2",
3411                             (_Dst.VT (OpNode
3412                                          (_Src.VT _Src.RC:$src1),
3413                                          (_Src.VT _Src.RC:$src2))),
3414                             itins.rr, IsCommutable>,
3415                             AVX512BIBase, EVEX_4V;
3416   let mayLoad = 1 in {
3417       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3418                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3419                             "$src2, $src1", "$src1, $src2",
3420                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3421                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3422                             itins.rm>,
3423                             AVX512BIBase, EVEX_4V;
3424
3425       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3426                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3427                         OpcodeStr,
3428                         "${src2}"##_Dst.BroadcastStr##", $src1",
3429                          "$src1, ${src2}"##_Dst.BroadcastStr,
3430                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3431                                      (_Dst.VT (X86VBroadcast
3432                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3433                         itins.rm>,
3434                         AVX512BIBase, EVEX_4V, EVEX_B;
3435   }
3436 }
3437
3438 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3439                                     SSE_INTALU_ITINS_P, 1>;
3440 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3441                                     SSE_INTALU_ITINS_P, 0>;
3442 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3443                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3444 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3445                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3446 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3447                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3448 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3449                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3450 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3451                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3452 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3453                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3454 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3455                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3456 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3457                                     HasBWI, 1>;
3458 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3459                                      HasBWI, 1>;
3460 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3461                                       HasBWI, 1>, T8PD;
3462 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3463                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3464
3465 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3466                             SDNode OpNode, bit IsCommutable = 0> {
3467
3468   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3469                                  v16i32_info, v8i64_info, IsCommutable>,
3470                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3471   let Predicates = [HasVLX] in {
3472     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3473                                       v8i32x_info, v4i64x_info, IsCommutable>,
3474                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3475     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3476                                       v4i32x_info, v2i64x_info, IsCommutable>,
3477                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3478   }
3479 }
3480
3481 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3482                    X86pmuldq, 1>,T8PD;
3483 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3484                    X86pmuludq, 1>;
3485
3486 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3487                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3488   let mayLoad = 1 in {
3489       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3490                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3491                         OpcodeStr,
3492                         "${src2}"##_Src.BroadcastStr##", $src1",
3493                          "$src1, ${src2}"##_Src.BroadcastStr,
3494                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3495                                      (_Src.VT (X86VBroadcast
3496                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3497                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3498   }
3499 }
3500
3501 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3502                             SDNode OpNode,X86VectorVTInfo _Src,
3503                             X86VectorVTInfo _Dst> {
3504   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3505                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3506                             "$src2, $src1","$src1, $src2",
3507                             (_Dst.VT (OpNode
3508                                          (_Src.VT _Src.RC:$src1),
3509                                          (_Src.VT _Src.RC:$src2)))>,
3510                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3511   let mayLoad = 1 in {
3512     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3513                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3514                           "$src2, $src1", "$src1, $src2",
3515                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3516                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3517                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3518   }
3519 }
3520
3521 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3522                                     SDNode OpNode> {
3523   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3524                                  v32i16_info>,
3525                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3526                                  v32i16_info>, EVEX_V512;
3527   let Predicates = [HasVLX] in {
3528     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3529                                      v16i16x_info>,
3530                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3531                                      v16i16x_info>, EVEX_V256;
3532     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3533                                      v8i16x_info>,
3534                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3535                                      v8i16x_info>, EVEX_V128;
3536   }
3537 }
3538 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3539                             SDNode OpNode> {
3540   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3541                                 v64i8_info>, EVEX_V512;
3542   let Predicates = [HasVLX] in {
3543     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3544                                     v32i8x_info>, EVEX_V256;
3545     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3546                                     v16i8x_info>, EVEX_V128;
3547   }
3548 }
3549
3550 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3551                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3552                             AVX512VLVectorVTInfo _Dst> {
3553   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3554                                 _Dst.info512>, EVEX_V512;
3555   let Predicates = [HasVLX] in {
3556     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3557                                      _Dst.info256>, EVEX_V256;
3558     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3559                                      _Dst.info128>, EVEX_V128;
3560   }
3561 }
3562
3563 let Predicates = [HasBWI] in {
3564   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3565   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3566   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3567   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3568
3569   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3570                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3571   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3572                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3573 }
3574
3575 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3576                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3577 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3578                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3579 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3580                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3581
3582 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3583                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3584 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3585                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3586 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3587                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3588
3589 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3590                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3591 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3592                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3593 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3594                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3595
3596 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3597                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3598 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3599                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3600 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3601                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3602 //===----------------------------------------------------------------------===//
3603 // AVX-512  Logical Instructions
3604 //===----------------------------------------------------------------------===//
3605
3606 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3607                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3608 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3609                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3610 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3611                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3612 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3613                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3614
3615 //===----------------------------------------------------------------------===//
3616 // AVX-512  FP arithmetic
3617 //===----------------------------------------------------------------------===//
3618 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3619                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3620                          bit IsCommutable> {
3621
3622   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3623                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3624                            "$src2, $src1", "$src1, $src2",
3625                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3626                            (i32 FROUND_CURRENT)),
3627                            itins.rr, IsCommutable>;
3628
3629   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3630                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3631                          "$src2, $src1", "$src1, $src2",
3632                          (VecNode (_.VT _.RC:$src1),
3633                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3634                            (i32 FROUND_CURRENT)),
3635                          itins.rm, IsCommutable>;
3636   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3637       Predicates = [HasAVX512] in {
3638   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3639                          (ins _.FRC:$src1, _.FRC:$src2),
3640                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3641                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3642                           itins.rr>;
3643   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3644                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3645                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3646                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3647                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3648   }
3649 }
3650
3651 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3652                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3653
3654   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3655                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3656                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3657                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3658                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3659                           EVEX_B, EVEX_RC;
3660 }
3661 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3662                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3663
3664   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3665                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3666                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3667                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3668                             (i32 FROUND_NO_EXC))>, EVEX_B;
3669 }
3670
3671 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3672                                   SDNode VecNode,
3673                                   SizeItins itins, bit IsCommutable> {
3674   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3675                               itins.s, IsCommutable>,
3676              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3677                               itins.s, IsCommutable>,
3678                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3679   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3680                               itins.d,                  IsCommutable>,
3681              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3682                               itins.d, IsCommutable>,
3683                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3684 }
3685
3686 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3687                                   SDNode VecNode,
3688                                   SizeItins itins, bit IsCommutable> {
3689   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3690                               itins.s, IsCommutable>,
3691              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3692                               itins.s, IsCommutable>,
3693                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3694   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3695                               itins.d,                  IsCommutable>,
3696              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3697                               itins.d, IsCommutable>,
3698                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3699 }
3700 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3701 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3702 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3703 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3704 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3705 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3706
3707 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3708                             X86VectorVTInfo _, bit IsCommutable> {
3709   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3710                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3711                   "$src2, $src1", "$src1, $src2",
3712                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3713   let mayLoad = 1 in {
3714     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3715                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3716                     "$src2, $src1", "$src1, $src2",
3717                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3718     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3719                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3720                      "${src2}"##_.BroadcastStr##", $src1",
3721                      "$src1, ${src2}"##_.BroadcastStr,
3722                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3723                                                 (_.ScalarLdFrag addr:$src2))))>,
3724                      EVEX_4V, EVEX_B;
3725   }//let mayLoad = 1
3726 }
3727
3728 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3729                             X86VectorVTInfo _> {
3730   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3731                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3732                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3733                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3734                   EVEX_4V, EVEX_B, EVEX_RC;
3735 }
3736
3737
3738 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3739                             X86VectorVTInfo _> {
3740   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3741                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3742                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3743                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3744                   EVEX_4V, EVEX_B;
3745 }
3746
3747 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3748                              bit IsCommutable = 0> {
3749   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3750                               IsCommutable>, EVEX_V512, PS,
3751                               EVEX_CD8<32, CD8VF>;
3752   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3753                               IsCommutable>, EVEX_V512, PD, VEX_W,
3754                               EVEX_CD8<64, CD8VF>;
3755
3756     // Define only if AVX512VL feature is present.
3757   let Predicates = [HasVLX] in {
3758     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3759                                    IsCommutable>, EVEX_V128, PS,
3760                                    EVEX_CD8<32, CD8VF>;
3761     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3762                                    IsCommutable>, EVEX_V256, PS,
3763                                    EVEX_CD8<32, CD8VF>;
3764     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3765                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3766                                    EVEX_CD8<64, CD8VF>;
3767     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3768                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3769                                    EVEX_CD8<64, CD8VF>;
3770   }
3771 }
3772
3773 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3774   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3775                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3776   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3777                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3778 }
3779
3780 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3781   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3782                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3783   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3784                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3785 }
3786
3787 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3788             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3789 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3790             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3791 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3792             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3793 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3794             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3795 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3796             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3797 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3798             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3799 let Predicates = [HasDQI] in {
3800   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3801   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3802   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3803   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3804 }
3805
3806 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3807                             X86VectorVTInfo _> {
3808   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3809                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3810                   "$src2, $src1", "$src1, $src2",
3811                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3812   let mayLoad = 1 in {
3813     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3814                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3815                     "$src2, $src1", "$src1, $src2",
3816                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3817     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3818                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3819                      "${src2}"##_.BroadcastStr##", $src1",
3820                      "$src1, ${src2}"##_.BroadcastStr,
3821                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3822                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3823                      EVEX_4V, EVEX_B;
3824   }//let mayLoad = 1
3825 }
3826
3827 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3828                             X86VectorVTInfo _> {
3829   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3830                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3831                   "$src2, $src1", "$src1, $src2",
3832                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3833   let mayLoad = 1 in {
3834     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3835                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3836                     "$src2, $src1", "$src1, $src2",
3837                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3838   }//let mayLoad = 1
3839 }
3840
3841 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3842   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3843              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3844                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3845   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3846              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3847                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3848   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3849                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3850                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3851   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3852                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3853                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3854
3855   // Define only if AVX512VL feature is present.
3856   let Predicates = [HasVLX] in {
3857     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3858                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3859     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3860                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3861     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3862                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3863     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3864                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3865   }
3866 }
3867 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3868
3869 //===----------------------------------------------------------------------===//
3870 // AVX-512  VPTESTM instructions
3871 //===----------------------------------------------------------------------===//
3872
3873 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3874                             X86VectorVTInfo _> {
3875   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3876                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3877                       "$src2, $src1", "$src1, $src2",
3878                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3879                     EVEX_4V;
3880   let mayLoad = 1 in
3881   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3882                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3883                        "$src2, $src1", "$src1, $src2",
3884                    (OpNode (_.VT _.RC:$src1),
3885                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3886                     EVEX_4V,
3887                    EVEX_CD8<_.EltSize, CD8VF>;
3888 }
3889
3890 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3891                             X86VectorVTInfo _> {
3892   let mayLoad = 1 in
3893   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3894                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3895                     "${src2}"##_.BroadcastStr##", $src1",
3896                     "$src1, ${src2}"##_.BroadcastStr,
3897                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3898                                                 (_.ScalarLdFrag addr:$src2))))>,
3899                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3900 }
3901 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3902                                   AVX512VLVectorVTInfo _> {
3903   let Predicates  = [HasAVX512] in
3904   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3905            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3906
3907   let Predicates = [HasAVX512, HasVLX] in {
3908   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3909               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3910   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3911               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3912   }
3913 }
3914
3915 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3916   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3917                                  avx512vl_i32_info>;
3918   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3919                                  avx512vl_i64_info>, VEX_W;
3920 }
3921
3922 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3923                                  SDNode OpNode> {
3924   let Predicates = [HasBWI] in {
3925   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3926               EVEX_V512, VEX_W;
3927   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3928               EVEX_V512;
3929   }
3930   let Predicates = [HasVLX, HasBWI] in {
3931
3932   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3933               EVEX_V256, VEX_W;
3934   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3935               EVEX_V128, VEX_W;
3936   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3937               EVEX_V256;
3938   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3939               EVEX_V128;
3940   }
3941 }
3942
3943 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3944                                    SDNode OpNode> :
3945   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3946   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3947
3948 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3949 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3950
3951 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3952                  (v16i32 VR512:$src2), (i16 -1))),
3953                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3954
3955 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3956                  (v8i64 VR512:$src2), (i8 -1))),
3957                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3958
3959 //===----------------------------------------------------------------------===//
3960 // AVX-512  Shift instructions
3961 //===----------------------------------------------------------------------===//
3962 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3963                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3964   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3965                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3966                       "$src2, $src1", "$src1, $src2",
3967                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3968                    SSE_INTSHIFT_ITINS_P.rr>;
3969   let mayLoad = 1 in
3970   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3971                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3972                        "$src2, $src1", "$src1, $src2",
3973                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3974                           (i8 imm:$src2))),
3975                    SSE_INTSHIFT_ITINS_P.rm>;
3976 }
3977
3978 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3979                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3980   let mayLoad = 1 in
3981   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3982                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3983       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3984      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3985      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3986 }
3987
3988 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3989                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3990    // src2 is always 128-bit
3991   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3992                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3993                       "$src2, $src1", "$src1, $src2",
3994                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3995                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3996   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3997                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3998                        "$src2, $src1", "$src1, $src2",
3999                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
4000                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
4001                    EVEX_4V;
4002 }
4003
4004 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4005                                   ValueType SrcVT, PatFrag bc_frag,
4006                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
4007   let Predicates = [prd] in
4008   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4009                             VTInfo.info512>, EVEX_V512,
4010                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
4011   let Predicates = [prd, HasVLX] in {
4012   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4013                             VTInfo.info256>, EVEX_V256,
4014                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
4015   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
4016                             VTInfo.info128>, EVEX_V128,
4017                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
4018   }
4019 }
4020
4021 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
4022                               string OpcodeStr, SDNode OpNode> {
4023   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
4024                                  avx512vl_i32_info, HasAVX512>;
4025   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
4026                                  avx512vl_i64_info, HasAVX512>, VEX_W;
4027   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
4028                                  avx512vl_i16_info, HasBWI>;
4029 }
4030
4031 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4032                                  string OpcodeStr, SDNode OpNode,
4033                                  AVX512VLVectorVTInfo VTInfo> {
4034   let Predicates = [HasAVX512] in
4035   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4036                               VTInfo.info512>,
4037              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4038                               VTInfo.info512>, EVEX_V512;
4039   let Predicates = [HasAVX512, HasVLX] in {
4040   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4041                               VTInfo.info256>,
4042              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4043                               VTInfo.info256>, EVEX_V256;
4044   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4045                               VTInfo.info128>,
4046              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4047                               VTInfo.info128>, EVEX_V128;
4048   }
4049 }
4050
4051 multiclass avx512_shift_rmi_w<bits<8> opcw,
4052                                  Format ImmFormR, Format ImmFormM,
4053                                  string OpcodeStr, SDNode OpNode> {
4054   let Predicates = [HasBWI] in
4055   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4056                                v32i16_info>, EVEX_V512;
4057   let Predicates = [HasVLX, HasBWI] in {
4058   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4059                                v16i16x_info>, EVEX_V256;
4060   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4061                                v8i16x_info>, EVEX_V128;
4062   }
4063 }
4064
4065 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
4066                                  Format ImmFormR, Format ImmFormM,
4067                                  string OpcodeStr, SDNode OpNode> {
4068   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
4069                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
4070   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
4071                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
4072 }
4073
4074 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
4075              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
4076
4077 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
4078              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
4079
4080 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
4081              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
4082
4083 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
4084 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
4085
4086 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
4087 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
4088 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
4089
4090 //===-------------------------------------------------------------------===//
4091 // Variable Bit Shifts
4092 //===-------------------------------------------------------------------===//
4093 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
4094                             X86VectorVTInfo _> {
4095   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4096                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4097                       "$src2, $src1", "$src1, $src2",
4098                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
4099                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
4100   let mayLoad = 1 in
4101   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4102                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4103                        "$src2, $src1", "$src1, $src2",
4104                    (_.VT (OpNode _.RC:$src1,
4105                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
4106                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
4107                    EVEX_CD8<_.EltSize, CD8VF>;
4108 }
4109
4110 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
4111                             X86VectorVTInfo _> {
4112   let mayLoad = 1 in
4113   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4114                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4115                     "${src2}"##_.BroadcastStr##", $src1",
4116                     "$src1, ${src2}"##_.BroadcastStr,
4117                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4118                                                 (_.ScalarLdFrag addr:$src2))))),
4119                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
4120                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4121 }
4122 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4123                                   AVX512VLVectorVTInfo _> {
4124   let Predicates  = [HasAVX512] in
4125   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4126            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4127
4128   let Predicates = [HasAVX512, HasVLX] in {
4129   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4130               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4131   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4132               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4133   }
4134 }
4135
4136 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4137                                  SDNode OpNode> {
4138   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4139                                  avx512vl_i32_info>;
4140   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4141                                  avx512vl_i64_info>, VEX_W;
4142 }
4143
4144 // Use 512bit version to implement 128/256 bit in case NoVLX.
4145 multiclass avx512_var_shift_w_lowering<AVX512VLVectorVTInfo _, SDNode OpNode> {
4146   let Predicates = [HasBWI, NoVLX] in {
4147   def : Pat<(_.info256.VT (OpNode (_.info256.VT _.info256.RC:$src1),
4148                                   (_.info256.VT _.info256.RC:$src2))),
4149             (EXTRACT_SUBREG
4150                 (!cast<Instruction>(NAME#"WZrr")
4151                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR256X:$src1, sub_ymm),
4152                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR256X:$src2, sub_ymm)),
4153              sub_ymm)>;
4154
4155   def : Pat<(_.info128.VT (OpNode (_.info128.VT _.info128.RC:$src1),
4156                                   (_.info128.VT _.info128.RC:$src2))),
4157             (EXTRACT_SUBREG
4158                 (!cast<Instruction>(NAME#"WZrr")
4159                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR128X:$src1, sub_xmm),
4160                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR128X:$src2, sub_xmm)),
4161              sub_xmm)>;
4162   }
4163 }
4164
4165 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4166                                  SDNode OpNode> {
4167   let Predicates = [HasBWI] in
4168   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4169               EVEX_V512, VEX_W;
4170   let Predicates = [HasVLX, HasBWI] in {
4171
4172   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4173               EVEX_V256, VEX_W;
4174   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4175               EVEX_V128, VEX_W;
4176   }
4177 }
4178
4179 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4180               avx512_var_shift_w<0x12, "vpsllvw", shl>,
4181               avx512_var_shift_w_lowering<avx512vl_i16_info, shl>;
4182 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4183               avx512_var_shift_w<0x11, "vpsravw", sra>,
4184               avx512_var_shift_w_lowering<avx512vl_i16_info, sra>;
4185 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4186               avx512_var_shift_w<0x10, "vpsrlvw", srl>,
4187               avx512_var_shift_w_lowering<avx512vl_i16_info, srl>;
4188 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4189 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4190
4191 //===-------------------------------------------------------------------===//
4192 // 1-src variable permutation VPERMW/D/Q
4193 //===-------------------------------------------------------------------===//
4194 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4195                                   AVX512VLVectorVTInfo _> {
4196   let Predicates  = [HasAVX512] in
4197   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4198            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4199
4200   let Predicates = [HasAVX512, HasVLX] in
4201   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4202               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4203 }
4204
4205 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4206                                  string OpcodeStr, SDNode OpNode,
4207                                  AVX512VLVectorVTInfo VTInfo> {
4208   let Predicates = [HasAVX512] in
4209   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4210                               VTInfo.info512>,
4211              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4212                               VTInfo.info512>, EVEX_V512;
4213   let Predicates = [HasAVX512, HasVLX] in
4214   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4215                               VTInfo.info256>,
4216              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4217                               VTInfo.info256>, EVEX_V256;
4218 }
4219
4220
4221 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4222
4223 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4224                                     avx512vl_i32_info>;
4225 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4226                                     avx512vl_i64_info>, VEX_W;
4227 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4228                                     avx512vl_f32_info>;
4229 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4230                                     avx512vl_f64_info>, VEX_W;
4231
4232 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4233                              X86VPermi, avx512vl_i64_info>,
4234                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4235 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4236                              X86VPermi, avx512vl_f64_info>,
4237                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4238 //===----------------------------------------------------------------------===//
4239 // AVX-512 - VPERMIL
4240 //===----------------------------------------------------------------------===//
4241
4242 multiclass avx512_permil_vec<bits<8> OpcVar, string OpcodeStr,  SDNode OpNode,
4243                              X86VectorVTInfo _, X86VectorVTInfo Ctrl> {
4244   defm rr: AVX512_maskable<OpcVar, MRMSrcReg, _, (outs _.RC:$dst),
4245                   (ins _.RC:$src1, Ctrl.RC:$src2), OpcodeStr,
4246                   "$src2, $src1", "$src1, $src2",
4247                   (_.VT (OpNode _.RC:$src1,
4248                                (Ctrl.VT Ctrl.RC:$src2)))>,
4249                   T8PD, EVEX_4V;
4250   let mayLoad = 1 in {
4251     defm rm: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4252                     (ins _.RC:$src1, Ctrl.MemOp:$src2), OpcodeStr,
4253                     "$src2, $src1", "$src1, $src2",
4254                     (_.VT (OpNode
4255                              _.RC:$src1,
4256                              (Ctrl.VT (bitconvert(Ctrl.LdFrag addr:$src2)))))>,
4257                     T8PD, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4258     defm rmb: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4259                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4260                      "${src2}"##_.BroadcastStr##", $src1",
4261                      "$src1, ${src2}"##_.BroadcastStr,
4262                      (_.VT (OpNode
4263                               _.RC:$src1,
4264                               (Ctrl.VT (X86VBroadcast
4265                                          (Ctrl.ScalarLdFrag addr:$src2)))))>,
4266                      T8PD, EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
4267   }//let mayLoad = 1
4268 }
4269
4270 multiclass avx512_permil_vec_common<string OpcodeStr, bits<8> OpcVar,
4271                              AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4272   let Predicates = [HasAVX512] in {
4273     defm Z    : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info512,
4274                                   Ctrl.info512>, EVEX_V512;
4275   }
4276   let Predicates = [HasAVX512, HasVLX] in {
4277     defm Z128 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info128,
4278                                   Ctrl.info128>, EVEX_V128;
4279     defm Z256 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info256,
4280                                   Ctrl.info256>, EVEX_V256;
4281   }
4282 }
4283
4284 multiclass avx512_permil<string OpcodeStr, bits<8> OpcImm, bits<8> OpcVar,
4285                          AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4286
4287   defm NAME: avx512_permil_vec_common<OpcodeStr, OpcVar, _, Ctrl>;
4288   defm NAME: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem, OpcodeStr,
4289                                     X86VPermilpi, _>,
4290                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4291 }
4292
4293 defm VPERMILPS : avx512_permil<"vpermilps", 0x04, 0x0C, avx512vl_f32_info,
4294                                avx512vl_i32_info>;
4295 defm VPERMILPD : avx512_permil<"vpermilpd", 0x05, 0x0D, avx512vl_f64_info,
4296                                avx512vl_i64_info>, VEX_W;
4297 //===----------------------------------------------------------------------===//
4298 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4299 //===----------------------------------------------------------------------===//
4300
4301 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4302                              X86PShufd, avx512vl_i32_info>,
4303                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4304 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4305                                   X86PShufhw>, EVEX, AVX512XSIi8Base;
4306 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4307                                   X86PShuflw>, EVEX, AVX512XDIi8Base;
4308
4309 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4310   let Predicates = [HasBWI] in
4311   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4312
4313   let Predicates = [HasVLX, HasBWI] in {
4314   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4315   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4316   }
4317 }
4318
4319 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4320
4321 //===----------------------------------------------------------------------===//
4322 // Move Low to High and High to Low packed FP Instructions
4323 //===----------------------------------------------------------------------===//
4324 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4325           (ins VR128X:$src1, VR128X:$src2),
4326           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4327           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4328            IIC_SSE_MOV_LH>, EVEX_4V;
4329 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4330           (ins VR128X:$src1, VR128X:$src2),
4331           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4332           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4333           IIC_SSE_MOV_LH>, EVEX_4V;
4334
4335 let Predicates = [HasAVX512] in {
4336   // MOVLHPS patterns
4337   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4338             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4339   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4340             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4341
4342   // MOVHLPS patterns
4343   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4344             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4345 }
4346
4347 //===----------------------------------------------------------------------===//
4348 // VMOVHPS/PD VMOVLPS Instructions
4349 // All patterns was taken from SSS implementation.
4350 //===----------------------------------------------------------------------===//
4351 multiclass avx512_mov_hilo_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
4352                                   X86VectorVTInfo _> {
4353   let mayLoad = 1 in
4354     def rm : AVX512<opc, MRMSrcMem, (outs _.RC:$dst),
4355                     (ins _.RC:$src1, f64mem:$src2),
4356                     !strconcat(OpcodeStr,
4357                                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4358                     [(set _.RC:$dst,
4359                        (OpNode _.RC:$src1,
4360                          (_.VT (bitconvert
4361                            (v2f64 (scalar_to_vector (loadf64 addr:$src2)))))))],
4362                     IIC_SSE_MOV_LH>, EVEX_4V;
4363 }
4364
4365 defm VMOVHPSZ128 : avx512_mov_hilo_packed<0x16, "vmovhps", X86Movlhps,
4366                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4367 defm VMOVHPDZ128 : avx512_mov_hilo_packed<0x16, "vmovhpd", X86Movlhpd,
4368                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4369 defm VMOVLPSZ128 : avx512_mov_hilo_packed<0x12, "vmovlps", X86Movlps,
4370                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4371 defm VMOVLPDZ128 : avx512_mov_hilo_packed<0x12, "vmovlpd", X86Movlpd,
4372                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4373
4374 let Predicates = [HasAVX512] in {
4375   // VMOVHPS patterns
4376   def : Pat<(X86Movlhps VR128X:$src1,
4377                (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
4378           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4379   def : Pat<(X86Movlhps VR128X:$src1,
4380                (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
4381           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4382   // VMOVHPD patterns
4383   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4384                     (scalar_to_vector (loadf64 addr:$src2)))),
4385            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4386   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4387                     (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
4388            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4389   // VMOVLPS patterns
4390   def : Pat<(v4f32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4391           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4392   def : Pat<(v4i32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4393           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4394   // VMOVLPD patterns
4395   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4396           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4397   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4398           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4399   def : Pat<(v2f64 (X86Movsd VR128X:$src1,
4400                            (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
4401           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4402 }
4403
4404 let mayStore = 1 in {
4405 def VMOVHPSZ128mr : AVX512PSI<0x17, MRMDestMem, (outs),
4406                        (ins f64mem:$dst, VR128X:$src),
4407                        "vmovhps\t{$src, $dst|$dst, $src}",
4408                        [(store (f64 (vector_extract
4409                                      (X86Unpckh (bc_v2f64 (v4f32 VR128X:$src)),
4410                                                 (bc_v2f64 (v4f32 VR128X:$src))),
4411                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4412                        EVEX, EVEX_CD8<32, CD8VT2>;
4413 def VMOVHPDZ128mr : AVX512PDI<0x17, MRMDestMem, (outs),
4414                        (ins f64mem:$dst, VR128X:$src),
4415                        "vmovhpd\t{$src, $dst|$dst, $src}",
4416                        [(store (f64 (vector_extract
4417                                      (v2f64 (X86Unpckh VR128X:$src, VR128X:$src)),
4418                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4419                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4420 def VMOVLPSZ128mr : AVX512PSI<0x13, MRMDestMem, (outs),
4421                        (ins f64mem:$dst, VR128X:$src),
4422                        "vmovlps\t{$src, $dst|$dst, $src}",
4423                        [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128X:$src)),
4424                                      (iPTR 0))), addr:$dst)],
4425                                      IIC_SSE_MOV_LH>,
4426                        EVEX, EVEX_CD8<32, CD8VT2>;
4427 def VMOVLPDZ128mr : AVX512PDI<0x13, MRMDestMem, (outs),
4428                        (ins f64mem:$dst, VR128X:$src),
4429                        "vmovlpd\t{$src, $dst|$dst, $src}",
4430                        [(store (f64 (vector_extract (v2f64 VR128X:$src),
4431                                      (iPTR 0))), addr:$dst)],
4432                                      IIC_SSE_MOV_LH>,
4433                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4434 }
4435 let Predicates = [HasAVX512] in {
4436   // VMOVHPD patterns
4437   def : Pat<(store (f64 (vector_extract
4438                            (v2f64 (X86VPermilpi VR128X:$src, (i8 1))),
4439                            (iPTR 0))), addr:$dst),
4440            (VMOVHPDZ128mr addr:$dst, VR128X:$src)>;
4441   // VMOVLPS patterns
4442   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128X:$src2)),
4443                    addr:$src1),
4444             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4445   def : Pat<(store (v4i32 (X86Movlps
4446                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128X:$src2)), addr:$src1),
4447             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4448   // VMOVLPD patterns
4449   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4450                    addr:$src1),
4451             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4452   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4453                    addr:$src1),
4454             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4455 }
4456 //===----------------------------------------------------------------------===//
4457 // FMA - Fused Multiply Operations
4458 //
4459
4460 let Constraints = "$src1 = $dst" in {
4461 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4462                                                             X86VectorVTInfo _> {
4463   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4464           (ins _.RC:$src2, _.RC:$src3),
4465           OpcodeStr, "$src3, $src2", "$src2, $src3",
4466           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4467          AVX512FMA3Base;
4468
4469   let mayLoad = 1 in {
4470     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4471             (ins _.RC:$src2, _.MemOp:$src3),
4472             OpcodeStr, "$src3, $src2", "$src2, $src3",
4473             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4474             AVX512FMA3Base;
4475
4476     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4477               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4478               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4479               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4480               (OpNode _.RC:$src1,
4481                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4482               AVX512FMA3Base, EVEX_B;
4483   }
4484 }
4485
4486 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4487                                                             X86VectorVTInfo _> {
4488   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4489           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4490           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4491           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4492           AVX512FMA3Base, EVEX_B, EVEX_RC;
4493 }
4494 } // Constraints = "$src1 = $dst"
4495
4496 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4497                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4498   let Predicates = [HasAVX512] in {
4499     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4500                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4501                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4502   }
4503   let Predicates = [HasVLX, HasAVX512] in {
4504     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4505                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4506     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4507                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4508   }
4509 }
4510
4511 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4512                                                             SDNode OpNodeRnd > {
4513     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4514                                       avx512vl_f32_info>;
4515     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4516                                       avx512vl_f64_info>, VEX_W;
4517 }
4518
4519 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4520 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4521 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4522 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4523 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4524 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4525
4526
4527 let Constraints = "$src1 = $dst" in {
4528 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4529                                                             X86VectorVTInfo _> {
4530   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4531           (ins _.RC:$src2, _.RC:$src3),
4532           OpcodeStr, "$src3, $src2", "$src2, $src3",
4533           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4534          AVX512FMA3Base;
4535
4536   let mayLoad = 1 in {
4537     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4538             (ins _.RC:$src2, _.MemOp:$src3),
4539             OpcodeStr, "$src3, $src2", "$src2, $src3",
4540             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4541            AVX512FMA3Base;
4542
4543     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4544            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4545            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4546            "$src2, ${src3}"##_.BroadcastStr,
4547            (_.VT (OpNode _.RC:$src2,
4548                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4549                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4550   }
4551 }
4552
4553 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4554                                                             X86VectorVTInfo _> {
4555   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4556           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4557           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4558           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4559           AVX512FMA3Base, EVEX_B, EVEX_RC;
4560 }
4561 } // Constraints = "$src1 = $dst"
4562
4563 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4564                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4565   let Predicates = [HasAVX512] in {
4566     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4567                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4568                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4569   }
4570   let Predicates = [HasVLX, HasAVX512] in {
4571     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4572                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4573     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4574                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4575   }
4576 }
4577
4578 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4579                                                             SDNode OpNodeRnd > {
4580     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4581                                       avx512vl_f32_info>;
4582     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4583                                       avx512vl_f64_info>, VEX_W;
4584 }
4585
4586 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4587 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4588 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4589 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4590 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4591 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4592
4593 let Constraints = "$src1 = $dst" in {
4594 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4595                                                             X86VectorVTInfo _> {
4596   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4597           (ins _.RC:$src3, _.RC:$src2),
4598           OpcodeStr, "$src2, $src3", "$src3, $src2",
4599           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4600          AVX512FMA3Base;
4601
4602   let mayLoad = 1 in {
4603     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4604             (ins _.RC:$src3, _.MemOp:$src2),
4605             OpcodeStr, "$src2, $src3", "$src3, $src2",
4606             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4607            AVX512FMA3Base;
4608
4609     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4610            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4611            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4612            "$src3, ${src2}"##_.BroadcastStr,
4613            (_.VT (OpNode _.RC:$src1,
4614                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4615                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4616   }
4617 }
4618
4619 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4620                                                             X86VectorVTInfo _> {
4621   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4622           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4623           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4624           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4625           AVX512FMA3Base, EVEX_B, EVEX_RC;
4626 }
4627 } // Constraints = "$src1 = $dst"
4628
4629 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4630                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4631   let Predicates = [HasAVX512] in {
4632     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4633                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4634                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4635   }
4636   let Predicates = [HasVLX, HasAVX512] in {
4637     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4638                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4639     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4640                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4641   }
4642 }
4643
4644 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4645                                                             SDNode OpNodeRnd > {
4646     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4647                                       avx512vl_f32_info>;
4648     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4649                                       avx512vl_f64_info>, VEX_W;
4650 }
4651
4652 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4653 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4654 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4655 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4656 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4657 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4658
4659 // Scalar FMA
4660 let Constraints = "$src1 = $dst" in {
4661 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4662                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4663                                                         dag RHS_r, dag RHS_m > {
4664   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4665           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4666           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4667
4668   let mayLoad = 1 in
4669     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4670             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4671             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4672
4673   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4674          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4675          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4676                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4677
4678   let isCodeGenOnly = 1 in {
4679     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4680                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4681                      !strconcat(OpcodeStr,
4682                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4683                      [RHS_r]>;
4684     let mayLoad = 1 in
4685       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4686                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4687                       !strconcat(OpcodeStr,
4688                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4689                       [RHS_m]>;
4690   }// isCodeGenOnly = 1
4691 }
4692 }// Constraints = "$src1 = $dst"
4693
4694 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4695          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4696                                                                   string SUFF> {
4697
4698   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4699                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4700                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4701                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4702                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4703                          (i32 imm:$rc))),
4704                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4705                          _.FRC:$src3))),
4706                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4707                          (_.ScalarLdFrag addr:$src3))))>;
4708
4709   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4710                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4711                 (_.VT (OpNode _.RC:$src2,
4712                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4713                               _.RC:$src1)),
4714                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4715                                   (i32 imm:$rc))),
4716                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4717                                           _.FRC:$src1))),
4718                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4719                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4720
4721   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4722                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4723                 (_.VT (OpNode _.RC:$src1,
4724                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4725                               _.RC:$src2)),
4726                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4727                          (i32 imm:$rc))),
4728                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4729                          _.FRC:$src2))),
4730                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4731                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4732 }
4733
4734 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4735                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4736   let Predicates = [HasAVX512] in {
4737     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4738                                    OpNodeRnd, f32x_info, "SS">,
4739                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4740     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4741                                    OpNodeRnd, f64x_info, "SD">,
4742                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4743   }
4744 }
4745
4746 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4747 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4748 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4749 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4750
4751 //===----------------------------------------------------------------------===//
4752 // AVX-512  Scalar convert from sign integer to float/double
4753 //===----------------------------------------------------------------------===//
4754
4755 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4756                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4757                     PatFrag ld_frag, string asm> {
4758   let hasSideEffects = 0 in {
4759     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4760               (ins DstVT.FRC:$src1, SrcRC:$src),
4761               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4762               EVEX_4V;
4763     let mayLoad = 1 in
4764       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4765               (ins DstVT.FRC:$src1, x86memop:$src),
4766               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4767               EVEX_4V;
4768   } // hasSideEffects = 0
4769   let isCodeGenOnly = 1 in {
4770     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4771                   (ins DstVT.RC:$src1, SrcRC:$src2),
4772                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4773                   [(set DstVT.RC:$dst,
4774                         (OpNode (DstVT.VT DstVT.RC:$src1),
4775                                  SrcRC:$src2,
4776                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4777
4778     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4779                   (ins DstVT.RC:$src1, x86memop:$src2),
4780                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4781                   [(set DstVT.RC:$dst,
4782                         (OpNode (DstVT.VT DstVT.RC:$src1),
4783                                  (ld_frag addr:$src2),
4784                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4785   }//isCodeGenOnly = 1
4786 }
4787
4788 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4789                     X86VectorVTInfo DstVT, string asm> {
4790   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4791               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4792               !strconcat(asm,
4793                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4794               [(set DstVT.RC:$dst,
4795                     (OpNode (DstVT.VT DstVT.RC:$src1),
4796                              SrcRC:$src2,
4797                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4798 }
4799
4800 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4801                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4802                     PatFrag ld_frag, string asm> {
4803   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4804               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4805                         VEX_LIG;
4806 }
4807
4808 let Predicates = [HasAVX512] in {
4809 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4810                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4811                                  XS, EVEX_CD8<32, CD8VT1>;
4812 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4813                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4814                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4815 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4816                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4817                                  XD, EVEX_CD8<32, CD8VT1>;
4818 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4819                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4820                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4821
4822 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4823           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4824 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4825           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4826 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4827           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4828 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4829           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4830
4831 def : Pat<(f32 (sint_to_fp GR32:$src)),
4832           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4833 def : Pat<(f32 (sint_to_fp GR64:$src)),
4834           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4835 def : Pat<(f64 (sint_to_fp GR32:$src)),
4836           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4837 def : Pat<(f64 (sint_to_fp GR64:$src)),
4838           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4839
4840 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4841                                   v4f32x_info, i32mem, loadi32,
4842                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4843 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4844                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4845                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4846 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4847                                   i32mem, loadi32, "cvtusi2sd{l}">,
4848                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4849 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4850                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4851                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4852
4853 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4854           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4855 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4856           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4857 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4858           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4859 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4860           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4861
4862 def : Pat<(f32 (uint_to_fp GR32:$src)),
4863           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4864 def : Pat<(f32 (uint_to_fp GR64:$src)),
4865           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4866 def : Pat<(f64 (uint_to_fp GR32:$src)),
4867           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4868 def : Pat<(f64 (uint_to_fp GR64:$src)),
4869           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4870 }
4871
4872 //===----------------------------------------------------------------------===//
4873 // AVX-512  Scalar convert from float/double to integer
4874 //===----------------------------------------------------------------------===//
4875 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4876                                   RegisterClass DstRC, Intrinsic Int,
4877                            Operand memop, ComplexPattern mem_cpat, string asm> {
4878   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4879     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4880                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4881                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4882     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4883                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4884                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4885     let mayLoad = 1 in
4886     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4887                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4888   } // hasSideEffects = 0, Predicates = [HasAVX512]
4889 }
4890
4891 // Convert float/double to signed/unsigned int 32/64
4892 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4893                                    ssmem, sse_load_f32, "cvtss2si">,
4894                                    XS, EVEX_CD8<32, CD8VT1>;
4895 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4896                                   int_x86_sse_cvtss2si64,
4897                                    ssmem, sse_load_f32, "cvtss2si">,
4898                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4899 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4900                                   int_x86_avx512_cvtss2usi,
4901                                    ssmem, sse_load_f32, "cvtss2usi">,
4902                                    XS, EVEX_CD8<32, CD8VT1>;
4903 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4904                                    int_x86_avx512_cvtss2usi64, ssmem,
4905                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4906                                    EVEX_CD8<32, CD8VT1>;
4907 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4908                                    sdmem, sse_load_f64, "cvtsd2si">,
4909                                    XD, EVEX_CD8<64, CD8VT1>;
4910 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4911                                    int_x86_sse2_cvtsd2si64,
4912                                    sdmem, sse_load_f64, "cvtsd2si">,
4913                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4914 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4915                                    int_x86_avx512_cvtsd2usi,
4916                                    sdmem, sse_load_f64, "cvtsd2usi">,
4917                                    XD, EVEX_CD8<64, CD8VT1>;
4918 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4919                                    int_x86_avx512_cvtsd2usi64, sdmem,
4920                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4921                                    EVEX_CD8<64, CD8VT1>;
4922
4923 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4924   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4925             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4926             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4927   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4928             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4929             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4930   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4931             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4932             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4933   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4934             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4935             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4936
4937   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4938             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4939             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4940 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4941
4942 // Convert float/double to signed/unsigned int 32/64 with truncation
4943 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4944                             X86VectorVTInfo _DstRC, SDNode OpNode,
4945                             SDNode OpNodeRnd>{
4946 let Predicates = [HasAVX512] in {
4947   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4948               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4949               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4950   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4951                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4952                 []>, EVEX, EVEX_B;
4953   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4954               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4955               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4956               EVEX;
4957
4958   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4959       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4960                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4961                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4962                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4963       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4964                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4965                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4966                                       (i32 FROUND_NO_EXC)))]>,
4967                                       EVEX,VEX_LIG , EVEX_B;
4968       let mayLoad = 1 in
4969         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4970                     (ins _SrcRC.MemOp:$src),
4971                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4972                     []>, EVEX, VEX_LIG;
4973
4974   } // isCodeGenOnly = 1, hasSideEffects = 0
4975 } //HasAVX512
4976 }
4977
4978
4979 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
4980                         fp_to_sint,X86cvttss2IntRnd>,
4981                         XS, EVEX_CD8<32, CD8VT1>;
4982 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
4983                         fp_to_sint,X86cvttss2IntRnd>,
4984                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
4985 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
4986                         fp_to_sint,X86cvttsd2IntRnd>,
4987                         XD, EVEX_CD8<64, CD8VT1>;
4988 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
4989                         fp_to_sint,X86cvttsd2IntRnd>,
4990                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
4991
4992 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
4993                         fp_to_uint,X86cvttss2UIntRnd>,
4994                         XS, EVEX_CD8<32, CD8VT1>;
4995 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
4996                         fp_to_uint,X86cvttss2UIntRnd>,
4997                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
4998 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
4999                         fp_to_uint,X86cvttsd2UIntRnd>,
5000                         XD, EVEX_CD8<64, CD8VT1>;
5001 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
5002                         fp_to_uint,X86cvttsd2UIntRnd>,
5003                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
5004 let Predicates = [HasAVX512] in {
5005   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
5006             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
5007   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
5008             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
5009   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
5010             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
5011   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
5012             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
5013
5014 } // HasAVX512
5015 //===----------------------------------------------------------------------===//
5016 // AVX-512  Convert form float to double and back
5017 //===----------------------------------------------------------------------===//
5018 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5019                          X86VectorVTInfo _Src, SDNode OpNode> {
5020   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5021                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5022                          "$src2, $src1", "$src1, $src2",
5023                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5024                                        (_Src.VT _Src.RC:$src2)))>,
5025                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
5026   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5027                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
5028                          "$src2, $src1", "$src1, $src2",
5029                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5030                                   (_Src.VT (scalar_to_vector
5031                                             (_Src.ScalarLdFrag addr:$src2)))))>,
5032                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
5033 }
5034
5035 // Scalar Coversion with SAE - suppress all exceptions
5036 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5037                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5038   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5039                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5040                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5041                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5042                                          (_Src.VT _Src.RC:$src2),
5043                                          (i32 FROUND_NO_EXC)))>,
5044                         EVEX_4V, VEX_LIG, EVEX_B;
5045 }
5046
5047 // Scalar Conversion with rounding control (RC)
5048 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5049                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5050   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5051                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
5052                         "$rc, $src2, $src1", "$src1, $src2, $rc",
5053                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5054                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
5055                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
5056                         EVEX_B, EVEX_RC;
5057 }
5058 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
5059                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
5060                                                         X86VectorVTInfo _dst> {
5061   let Predicates = [HasAVX512] in {
5062     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5063              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
5064                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
5065                                EVEX_V512, XD;
5066   }
5067 }
5068
5069 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5070                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
5071                                                           X86VectorVTInfo _dst> {
5072   let Predicates = [HasAVX512] in {
5073     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5074              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
5075              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
5076   }
5077 }
5078 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
5079                                          X86froundRnd, f64x_info, f32x_info>;
5080 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
5081                                           X86fpextRnd,f32x_info, f64x_info >;
5082
5083 def : Pat<(f64 (fextend FR32X:$src)),
5084           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
5085                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
5086           Requires<[HasAVX512]>;
5087 def : Pat<(f64 (fextend (loadf32 addr:$src))),
5088           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5089           Requires<[HasAVX512]>;
5090
5091 def : Pat<(f64 (extloadf32 addr:$src)),
5092       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5093       Requires<[HasAVX512, OptForSize]>;
5094
5095 def : Pat<(f64 (extloadf32 addr:$src)),
5096           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
5097                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
5098           Requires<[HasAVX512, OptForSpeed]>;
5099
5100 def : Pat<(f32 (fround FR64X:$src)),
5101           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
5102                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
5103            Requires<[HasAVX512]>;
5104 //===----------------------------------------------------------------------===//
5105 // AVX-512  Vector convert from signed/unsigned integer to float/double
5106 //          and from float/double to signed/unsigned integer
5107 //===----------------------------------------------------------------------===//
5108
5109 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5110                          X86VectorVTInfo _Src, SDNode OpNode,
5111                          string Broadcast = _.BroadcastStr,
5112                          string Alias = ""> {
5113
5114   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5115                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
5116                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
5117
5118   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5119                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
5120                          (_.VT (OpNode (_Src.VT
5121                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
5122
5123   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5124                          (ins _Src.MemOp:$src), OpcodeStr,
5125                          "${src}"##Broadcast, "${src}"##Broadcast,
5126                          (_.VT (OpNode (_Src.VT
5127                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
5128                             ))>, EVEX, EVEX_B;
5129 }
5130 // Coversion with SAE - suppress all exceptions
5131 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5132                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5133   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5134                         (ins _Src.RC:$src), OpcodeStr,
5135                         "{sae}, $src", "$src, {sae}",
5136                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
5137                                (i32 FROUND_NO_EXC)))>,
5138                         EVEX, EVEX_B;
5139 }
5140
5141 // Conversion with rounding control (RC)
5142 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5143                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5144   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5145                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
5146                         "$rc, $src", "$src, $rc",
5147                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
5148                         EVEX, EVEX_B, EVEX_RC;
5149 }
5150
5151 // Extend Float to Double
5152 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
5153   let Predicates = [HasAVX512] in {
5154     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
5155              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
5156                                 X86vfpextRnd>, EVEX_V512;
5157   }
5158   let Predicates = [HasVLX] in {
5159     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
5160                                X86vfpext, "{1to2}">, EVEX_V128;
5161     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
5162                                      EVEX_V256;
5163   }
5164 }
5165
5166 // Truncate Double to Float
5167 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
5168   let Predicates = [HasAVX512] in {
5169     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
5170              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
5171                                X86vfproundRnd>, EVEX_V512;
5172   }
5173   let Predicates = [HasVLX] in {
5174     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
5175                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
5176     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
5177                                "{1to4}", "{y}">, EVEX_V256;
5178   }
5179 }
5180
5181 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
5182                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
5183 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
5184                                   PS, EVEX_CD8<32, CD8VH>;
5185
5186 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5187             (VCVTPS2PDZrm addr:$src)>;
5188
5189 let Predicates = [HasVLX] in {
5190   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
5191               (VCVTPS2PDZ256rm addr:$src)>;
5192 }
5193
5194 // Convert Signed/Unsigned Doubleword to Double
5195 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5196                            SDNode OpNode128> {
5197   // No rounding in this op
5198   let Predicates = [HasAVX512] in
5199     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
5200                                      EVEX_V512;
5201
5202   let Predicates = [HasVLX] in {
5203     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
5204                                      OpNode128, "{1to2}">, EVEX_V128;
5205     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
5206                                      EVEX_V256;
5207   }
5208 }
5209
5210 // Convert Signed/Unsigned Doubleword to Float
5211 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
5212                            SDNode OpNodeRnd> {
5213   let Predicates = [HasAVX512] in
5214     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
5215              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
5216                                OpNodeRnd>, EVEX_V512;
5217
5218   let Predicates = [HasVLX] in {
5219     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
5220                                      EVEX_V128;
5221     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
5222                                      EVEX_V256;
5223   }
5224 }
5225
5226 // Convert Float to Signed/Unsigned Doubleword with truncation
5227 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
5228                                   SDNode OpNode, SDNode OpNodeRnd> {
5229   let Predicates = [HasAVX512] in {
5230     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5231              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
5232                                 OpNodeRnd>, EVEX_V512;
5233   }
5234   let Predicates = [HasVLX] in {
5235     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5236                                      EVEX_V128;
5237     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5238                                      EVEX_V256;
5239   }
5240 }
5241
5242 // Convert Float to Signed/Unsigned Doubleword
5243 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
5244                                   SDNode OpNode, SDNode OpNodeRnd> {
5245   let Predicates = [HasAVX512] in {
5246     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5247              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
5248                                 OpNodeRnd>, EVEX_V512;
5249   }
5250   let Predicates = [HasVLX] in {
5251     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5252                                      EVEX_V128;
5253     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5254                                      EVEX_V256;
5255   }
5256 }
5257
5258 // Convert Double to Signed/Unsigned Doubleword with truncation
5259 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
5260                                   SDNode OpNode, SDNode OpNodeRnd> {
5261   let Predicates = [HasAVX512] in {
5262     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5263              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
5264                                 OpNodeRnd>, EVEX_V512;
5265   }
5266   let Predicates = [HasVLX] in {
5267     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5268     // memory forms of these instructions in Asm Parcer. They have the same
5269     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5270     // due to the same reason.
5271     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5272                                "{1to2}", "{x}">, EVEX_V128;
5273     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5274                                "{1to4}", "{y}">, EVEX_V256;
5275   }
5276 }
5277
5278 // Convert Double to Signed/Unsigned Doubleword
5279 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5280                                   SDNode OpNode, SDNode OpNodeRnd> {
5281   let Predicates = [HasAVX512] in {
5282     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5283              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5284                                OpNodeRnd>, EVEX_V512;
5285   }
5286   let Predicates = [HasVLX] in {
5287     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5288     // memory forms of these instructions in Asm Parcer. They have the same
5289     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5290     // due to the same reason.
5291     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5292                                "{1to2}", "{x}">, EVEX_V128;
5293     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5294                                "{1to4}", "{y}">, EVEX_V256;
5295   }
5296 }
5297
5298 // Convert Double to Signed/Unsigned Quardword
5299 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5300                                   SDNode OpNode, SDNode OpNodeRnd> {
5301   let Predicates = [HasDQI] in {
5302     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5303              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5304                                OpNodeRnd>, EVEX_V512;
5305   }
5306   let Predicates = [HasDQI, HasVLX] in {
5307     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5308                                EVEX_V128;
5309     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5310                                EVEX_V256;
5311   }
5312 }
5313
5314 // Convert Double to Signed/Unsigned Quardword with truncation
5315 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5316                                   SDNode OpNode, SDNode OpNodeRnd> {
5317   let Predicates = [HasDQI] in {
5318     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5319              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5320                                OpNodeRnd>, EVEX_V512;
5321   }
5322   let Predicates = [HasDQI, HasVLX] in {
5323     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5324                                EVEX_V128;
5325     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5326                                EVEX_V256;
5327   }
5328 }
5329
5330 // Convert Signed/Unsigned Quardword to Double
5331 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5332                                   SDNode OpNode, SDNode OpNodeRnd> {
5333   let Predicates = [HasDQI] in {
5334     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5335              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5336                                OpNodeRnd>, EVEX_V512;
5337   }
5338   let Predicates = [HasDQI, HasVLX] in {
5339     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5340                                EVEX_V128;
5341     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5342                                EVEX_V256;
5343   }
5344 }
5345
5346 // Convert Float to Signed/Unsigned Quardword
5347 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5348                                   SDNode OpNode, SDNode OpNodeRnd> {
5349   let Predicates = [HasDQI] in {
5350     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5351              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5352                                OpNodeRnd>, EVEX_V512;
5353   }
5354   let Predicates = [HasDQI, HasVLX] in {
5355     // Explicitly specified broadcast string, since we take only 2 elements
5356     // from v4f32x_info source
5357     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5358                                "{1to2}">, EVEX_V128;
5359     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5360                                EVEX_V256;
5361   }
5362 }
5363
5364 // Convert Float to Signed/Unsigned Quardword with truncation
5365 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5366                                   SDNode OpNode, SDNode OpNodeRnd> {
5367   let Predicates = [HasDQI] in {
5368     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5369              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5370                                OpNodeRnd>, EVEX_V512;
5371   }
5372   let Predicates = [HasDQI, HasVLX] in {
5373     // Explicitly specified broadcast string, since we take only 2 elements
5374     // from v4f32x_info source
5375     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5376                                "{1to2}">, EVEX_V128;
5377     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5378                                EVEX_V256;
5379   }
5380 }
5381
5382 // Convert Signed/Unsigned Quardword to Float
5383 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5384                                   SDNode OpNode, SDNode OpNodeRnd> {
5385   let Predicates = [HasDQI] in {
5386     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5387              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5388                                OpNodeRnd>, EVEX_V512;
5389   }
5390   let Predicates = [HasDQI, HasVLX] in {
5391     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5392     // memory forms of these instructions in Asm Parcer. They have the same
5393     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5394     // due to the same reason.
5395     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5396                                "{1to2}", "{x}">, EVEX_V128;
5397     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5398                                "{1to4}", "{y}">, EVEX_V256;
5399   }
5400 }
5401
5402 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5403                                 EVEX_CD8<32, CD8VH>;
5404
5405 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5406                                 X86VSintToFpRnd>,
5407                                 PS, EVEX_CD8<32, CD8VF>;
5408
5409 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5410                                 X86VFpToSintRnd>,
5411                                 XS, EVEX_CD8<32, CD8VF>;
5412
5413 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5414                                  X86VFpToSintRnd>,
5415                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5416
5417 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5418                                  X86VFpToUintRnd>, PS,
5419                                  EVEX_CD8<32, CD8VF>;
5420
5421 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5422                                  X86VFpToUintRnd>, PS, VEX_W,
5423                                  EVEX_CD8<64, CD8VF>;
5424
5425 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5426                                  XS, EVEX_CD8<32, CD8VH>;
5427
5428 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5429                                  X86VUintToFpRnd>, XD,
5430                                  EVEX_CD8<32, CD8VF>;
5431
5432 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5433                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5434
5435 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5436                                  X86cvtpd2IntRnd>, XD, VEX_W,
5437                                  EVEX_CD8<64, CD8VF>;
5438
5439 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5440                                  X86cvtps2UIntRnd>,
5441                                  PS, EVEX_CD8<32, CD8VF>;
5442 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5443                                  X86cvtpd2UIntRnd>, VEX_W,
5444                                  PS, EVEX_CD8<64, CD8VF>;
5445
5446 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5447                                  X86cvtpd2IntRnd>, VEX_W,
5448                                  PD, EVEX_CD8<64, CD8VF>;
5449
5450 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5451                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5452
5453 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5454                                  X86cvtpd2UIntRnd>, VEX_W,
5455                                  PD, EVEX_CD8<64, CD8VF>;
5456
5457 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5458                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5459
5460 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5461                                  X86VFpToSlongRnd>, VEX_W,
5462                                  PD, EVEX_CD8<64, CD8VF>;
5463
5464 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5465                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5466
5467 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5468                                  X86VFpToUlongRnd>, VEX_W,
5469                                  PD, EVEX_CD8<64, CD8VF>;
5470
5471 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5472                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5473
5474 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5475                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5476
5477 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5478                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5479
5480 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5481                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5482
5483 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5484                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5485
5486 let Predicates = [HasAVX512, NoVLX] in {
5487 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5488           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5489            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5490
5491 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5492           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5493            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5494
5495 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5496           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5497            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5498
5499 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5500           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5501            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5502
5503 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5504           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5505            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5506 }
5507
5508 let Predicates = [HasAVX512] in {
5509   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5510             (VCVTPD2PSZrm addr:$src)>;
5511   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5512             (VCVTPS2PDZrm addr:$src)>;
5513 }
5514
5515 //===----------------------------------------------------------------------===//
5516 // Half precision conversion instructions
5517 //===----------------------------------------------------------------------===//
5518 multiclass avx512_cvtph2ps<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5519                            X86MemOperand x86memop, PatFrag ld_frag> {
5520   defm rr : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5521                     "vcvtph2ps", "$src", "$src",
5522                    (X86cvtph2ps (_src.VT _src.RC:$src),
5523                                                 (i32 FROUND_CURRENT))>, T8PD;
5524   let hasSideEffects = 0, mayLoad = 1 in {
5525     defm rm : AVX512_maskable<0x13, MRMSrcMem, _dest, (outs _dest.RC:$dst), (ins x86memop:$src),
5526                       "vcvtph2ps", "$src", "$src",
5527                       (X86cvtph2ps (_src.VT (bitconvert (ld_frag addr:$src))),
5528                                        (i32 FROUND_CURRENT))>, T8PD;
5529   }
5530 }
5531
5532 multiclass avx512_cvtph2ps_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5533   defm rb : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5534                     "vcvtph2ps", "{sae}, $src", "$src, {sae}",
5535                    (X86cvtph2ps (_src.VT _src.RC:$src),
5536                                                 (i32 FROUND_NO_EXC))>, T8PD, EVEX_B;
5537
5538 }
5539
5540 let Predicates = [HasAVX512] in {
5541   defm VCVTPH2PSZ : avx512_cvtph2ps<v16f32_info, v16i16x_info, f256mem, loadv4i64>,
5542                     avx512_cvtph2ps_sae<v16f32_info, v16i16x_info>,
5543                     EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5544   let Predicates = [HasVLX] in {
5545     defm VCVTPH2PSZ256 : avx512_cvtph2ps<v8f32x_info, v8i16x_info, f128mem,
5546                          loadv2i64>,EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5547     defm VCVTPH2PSZ128 : avx512_cvtph2ps<v4f32x_info, v8i16x_info, f64mem,
5548                          loadv2i64>, EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5549   }
5550 }
5551
5552 multiclass avx512_cvtps2ph<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5553                            X86MemOperand x86memop> {
5554   defm rr : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5555                (ins _src.RC:$src1, i32u8imm:$src2),
5556                     "vcvtps2ph", "$src2, $src1", "$src1, $src2",
5557                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5558                                 (i32 imm:$src2),
5559                                 (i32 FROUND_CURRENT))>, AVX512AIi8Base;
5560   let hasSideEffects = 0, mayStore = 1 in {
5561     def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5562                (ins x86memop:$dst, _src.RC:$src1, i32u8imm:$src2),
5563                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5564                [(store (_dest.VT (X86cvtps2ph (_src.VT _src.RC:$src1),
5565                                        (i32 imm:$src2), (i32 FROUND_CURRENT) )),
5566                                        addr:$dst)]>;
5567     def mrk : AVX512AIi8<0x1D, MRMDestMem, (outs),
5568                (ins x86memop:$dst, _dest.KRCWM:$mask, _src.RC:$src1, i32u8imm:$src2),
5569                "vcvtps2ph\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
5570                 []>, EVEX_K;
5571   }
5572 }
5573 multiclass avx512_cvtps2ph_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5574   defm rb : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5575                (ins _src.RC:$src1, i32u8imm:$src2),
5576                     "vcvtps2ph", "$src2, {sae}, $src1", "$src1, $src2, {sae}",
5577                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5578                                 (i32 imm:$src2),
5579                                 (i32 FROUND_NO_EXC))>, EVEX_B, AVX512AIi8Base;
5580 }
5581 let Predicates = [HasAVX512] in {
5582   defm VCVTPS2PHZ : avx512_cvtps2ph<v16i16x_info, v16f32_info, f256mem>,
5583                     avx512_cvtps2ph_sae<v16i16x_info, v16f32_info>,
5584                       EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5585   let Predicates = [HasVLX] in {
5586     defm VCVTPS2PHZ256 : avx512_cvtps2ph<v8i16x_info, v8f32x_info, f128mem>,
5587                         EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5588     defm VCVTPS2PHZ128 : avx512_cvtps2ph<v8i16x_info, v4f32x_info, f128mem>,
5589                         EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5590   }
5591 }
5592
5593 //  Unordered/Ordered scalar fp compare with Sea and set EFLAGS
5594 multiclass avx512_ord_cmp_sae<bits<8> opc, X86VectorVTInfo _, SDNode OpNode,
5595                             string OpcodeStr> {
5596   def rb: AVX512<opc, MRMSrcReg, (outs), (ins _.RC:$src1, _.RC:$src2),
5597                  !strconcat(OpcodeStr, "\t{{sae}, $src2, $src1|$src1, $src2, {sae}}"),
5598                  [(set EFLAGS, (OpNode (_.VT _.RC:$src1), _.RC:$src2,
5599                                                         (i32 FROUND_NO_EXC)))],
5600                  IIC_SSE_COMIS_RR>, EVEX, EVEX_B, VEX_LIG, EVEX_V128,
5601                  Sched<[WriteFAdd]>;
5602 }
5603
5604 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5605   defm VUCOMISSZ : avx512_ord_cmp_sae<0x2E, v4f32x_info, X86ucomiSae, "vucomiss">,
5606                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5607   defm VUCOMISDZ : avx512_ord_cmp_sae<0x2E, v2f64x_info, X86ucomiSae, "vucomisd">,
5608                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5609   defm VCOMISSZ : avx512_ord_cmp_sae<0x2F, v4f32x_info, X86comiSae, "vcomiss">,
5610                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5611   defm VCOMISDZ : avx512_ord_cmp_sae<0x2F, v2f64x_info, X86comiSae, "vcomisd">,
5612                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5613 }
5614
5615 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5616   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5617                                  "ucomiss">, PS, EVEX, VEX_LIG,
5618                                  EVEX_CD8<32, CD8VT1>;
5619   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5620                                   "ucomisd">, PD, EVEX,
5621                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5622   let Pattern = []<dag> in {
5623     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5624                                    "comiss">, PS, EVEX, VEX_LIG,
5625                                    EVEX_CD8<32, CD8VT1>;
5626     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5627                                    "comisd">, PD, EVEX,
5628                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5629   }
5630   let isCodeGenOnly = 1 in {
5631     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5632                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5633                               EVEX_CD8<32, CD8VT1>;
5634     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5635                               load, "ucomisd">, PD, EVEX,
5636                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5637
5638     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5639                               load, "comiss">, PS, EVEX, VEX_LIG,
5640                               EVEX_CD8<32, CD8VT1>;
5641     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5642                               load, "comisd">, PD, EVEX,
5643                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5644   }
5645 }
5646
5647 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5648 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
5649                             X86VectorVTInfo _> {
5650   let hasSideEffects = 0, AddedComplexity = 20 , Predicates = [HasAVX512] in {
5651   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5652                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5653                            "$src2, $src1", "$src1, $src2",
5654                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>, EVEX_4V;
5655   let mayLoad = 1 in {
5656   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5657                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5658                          "$src2, $src1", "$src1, $src2",
5659                          (OpNode (_.VT _.RC:$src1),
5660                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))))>, EVEX_4V;
5661   }
5662 }
5663 }
5664
5665 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", X86frcp14s, f32x_info>,
5666                   EVEX_CD8<32, CD8VT1>, T8PD;
5667 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", X86frcp14s, f64x_info>,
5668                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5669 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", X86frsqrt14s, f32x_info>,
5670                   EVEX_CD8<32, CD8VT1>, T8PD;
5671 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", X86frsqrt14s, f64x_info>,
5672                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5673
5674 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5675 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5676                          X86VectorVTInfo _> {
5677   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5678                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5679                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5680   let mayLoad = 1 in {
5681     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5682                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5683                            (OpNode (_.FloatVT
5684                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5685     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5686                             (ins _.ScalarMemOp:$src), OpcodeStr,
5687                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5688                             (OpNode (_.FloatVT
5689                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5690                             EVEX, T8PD, EVEX_B;
5691   }
5692 }
5693
5694 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5695   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5696                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5697   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5698                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5699
5700   // Define only if AVX512VL feature is present.
5701   let Predicates = [HasVLX] in {
5702     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5703                                 OpNode, v4f32x_info>,
5704                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5705     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5706                                 OpNode, v8f32x_info>,
5707                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5708     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5709                                 OpNode, v2f64x_info>,
5710                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5711     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5712                                 OpNode, v4f64x_info>,
5713                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5714   }
5715 }
5716
5717 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5718 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5719
5720 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5721 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5722                          SDNode OpNode> {
5723
5724   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5725                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5726                            "$src2, $src1", "$src1, $src2",
5727                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5728                            (i32 FROUND_CURRENT))>;
5729
5730   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5731                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5732                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5733                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5734                             (i32 FROUND_NO_EXC))>, EVEX_B;
5735
5736   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5737                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5738                          "$src2, $src1", "$src1, $src2",
5739                          (OpNode (_.VT _.RC:$src1),
5740                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5741                          (i32 FROUND_CURRENT))>;
5742 }
5743
5744 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5745   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5746               EVEX_CD8<32, CD8VT1>;
5747   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5748               EVEX_CD8<64, CD8VT1>, VEX_W;
5749 }
5750
5751 let hasSideEffects = 0, Predicates = [HasERI] in {
5752   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5753   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5754 }
5755
5756 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5757 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5758
5759 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5760                          SDNode OpNode> {
5761
5762   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5763                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5764                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5765
5766   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5767                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5768                          (OpNode (_.FloatVT
5769                              (bitconvert (_.LdFrag addr:$src))),
5770                           (i32 FROUND_CURRENT))>;
5771
5772   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5773                          (ins _.MemOp:$src), OpcodeStr,
5774                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5775                          (OpNode (_.FloatVT
5776                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5777                                  (i32 FROUND_CURRENT))>, EVEX_B;
5778 }
5779 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5780                          SDNode OpNode> {
5781   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5782                         (ins _.RC:$src), OpcodeStr,
5783                         "{sae}, $src", "$src, {sae}",
5784                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5785 }
5786
5787 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5788    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5789              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5790              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5791    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5792              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5793              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5794 }
5795
5796 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5797                                   SDNode OpNode> {
5798   // Define only if AVX512VL feature is present.
5799   let Predicates = [HasVLX] in {
5800     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5801                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5802     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5803                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5804     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5805                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5806     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5807                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5808   }
5809 }
5810 let Predicates = [HasERI], hasSideEffects = 0 in {
5811
5812  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5813  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5814  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5815 }
5816 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5817                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5818
5819 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5820                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5821   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5822                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5823                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5824                          EVEX, EVEX_B, EVEX_RC;
5825 }
5826
5827 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5828                               SDNode OpNode, X86VectorVTInfo _>{
5829   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5830                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5831                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5832   let mayLoad = 1 in {
5833     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5834                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5835                            (OpNode (_.FloatVT
5836                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5837
5838     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5839                             (ins _.ScalarMemOp:$src), OpcodeStr,
5840                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5841                             (OpNode (_.FloatVT
5842                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5843                             EVEX, EVEX_B;
5844   }
5845 }
5846
5847 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5848                                   SDNode OpNode> {
5849   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5850                                 v16f32_info>,
5851                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5852   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5853                                 v8f64_info>,
5854                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5855   // Define only if AVX512VL feature is present.
5856   let Predicates = [HasVLX] in {
5857     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5858                                      OpNode, v4f32x_info>,
5859                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5860     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5861                                      OpNode, v8f32x_info>,
5862                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5863     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5864                                      OpNode, v2f64x_info>,
5865                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5866     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5867                                      OpNode, v4f64x_info>,
5868                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5869   }
5870 }
5871
5872 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5873                                           SDNode OpNodeRnd> {
5874   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5875                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5876   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5877                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5878 }
5879
5880 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5881                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5882
5883   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5884                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5885                          "$src2, $src1", "$src1, $src2",
5886                          (OpNodeRnd (_.VT _.RC:$src1),
5887                                     (_.VT _.RC:$src2),
5888                                     (i32 FROUND_CURRENT))>;
5889   let mayLoad = 1 in
5890     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5891                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5892                          "$src2, $src1", "$src1, $src2",
5893                          (OpNodeRnd (_.VT _.RC:$src1),
5894                                     (_.VT (scalar_to_vector
5895                                               (_.ScalarLdFrag addr:$src2))),
5896                                     (i32 FROUND_CURRENT))>;
5897
5898   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5899                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5900                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5901                          (OpNodeRnd (_.VT _.RC:$src1),
5902                                      (_.VT _.RC:$src2),
5903                                      (i32 imm:$rc))>,
5904                          EVEX_B, EVEX_RC;
5905
5906   let isCodeGenOnly = 1 in {
5907     def r : I<opc, MRMSrcReg, (outs _.FRC:$dst),
5908                (ins _.FRC:$src1, _.FRC:$src2),
5909                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5910
5911     let mayLoad = 1 in
5912       def m : I<opc, MRMSrcMem, (outs _.FRC:$dst),
5913                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5914                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5915   }
5916
5917   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5918             (!cast<Instruction>(NAME#SUFF#Zr)
5919                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5920
5921   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5922             (!cast<Instruction>(NAME#SUFF#Zm)
5923                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5924 }
5925
5926 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5927   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5928                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5929   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5930                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5931 }
5932
5933 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5934                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5935
5936 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5937
5938 let Predicates = [HasAVX512] in {
5939   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5940             (COPY_TO_REGCLASS (VRSQRT14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>;
5941   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5942             (COPY_TO_REGCLASS (VRSQRT14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5943             Requires<[OptForSize]>;
5944   def : Pat<(f32 (X86frcp FR32X:$src)),
5945             (COPY_TO_REGCLASS (VRCP14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X )>;
5946   def : Pat<(f32 (X86frcp (load addr:$src))),
5947             (COPY_TO_REGCLASS (VRCP14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5948             Requires<[OptForSize]>;
5949 }
5950
5951 multiclass
5952 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5953
5954   let ExeDomain = _.ExeDomain in {
5955   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5956                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5957                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5958                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5959                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5960
5961   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5962                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5963                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5964                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5965                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5966
5967   let mayLoad = 1 in
5968   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5969                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5970                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5971                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5972                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5973                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5974   }
5975   let Predicates = [HasAVX512] in {
5976   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5977              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5978              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5979   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5980              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5981              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5982   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5983              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5984              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5985   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5986              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5987              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5988   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5989              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5990              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5991
5992   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5993              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5994              addr:$src, (i32 0x1))), _.FRC)>;
5995   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5996              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5997              addr:$src, (i32 0x2))), _.FRC)>;
5998   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5999              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6000              addr:$src, (i32 0x3))), _.FRC)>;
6001   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6002              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6003              addr:$src, (i32 0x4))), _.FRC)>;
6004   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
6005              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
6006              addr:$src, (i32 0xc))), _.FRC)>;
6007   }
6008 }
6009
6010 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
6011                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6012
6013 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
6014                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
6015
6016 //-------------------------------------------------
6017 // Integer truncate and extend operations
6018 //-------------------------------------------------
6019
6020 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
6021                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
6022                               X86MemOperand x86memop> {
6023
6024   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
6025                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
6026                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
6027                        EVEX, T8XS;
6028
6029   // for intrinsic patter match
6030   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6031                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6032                            undef)),
6033             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6034                                       SrcInfo.RC:$src1)>;
6035
6036   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6037                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6038                            DestInfo.ImmAllZerosV)),
6039             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6040                                       SrcInfo.RC:$src1)>;
6041
6042   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6043                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6044                            DestInfo.RC:$src0)),
6045             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
6046                                       DestInfo.KRCWM:$mask ,
6047                                       SrcInfo.RC:$src1)>;
6048
6049   let mayStore = 1 in {
6050     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
6051                (ins x86memop:$dst, SrcInfo.RC:$src),
6052                OpcodeStr # "\t{$src, $dst|$dst, $src}",
6053                []>, EVEX;
6054
6055     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
6056                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
6057                OpcodeStr # "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}",
6058                []>, EVEX, EVEX_K;
6059   }//mayStore = 1
6060 }
6061
6062 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
6063                                     X86VectorVTInfo DestInfo,
6064                                     PatFrag truncFrag, PatFrag mtruncFrag > {
6065
6066   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
6067             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
6068                                     addr:$dst, SrcInfo.RC:$src)>;
6069
6070   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
6071                                                (SrcInfo.VT SrcInfo.RC:$src)),
6072             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
6073                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
6074 }
6075
6076 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
6077                                         X86VectorVTInfo DestInfo, string sat > {
6078
6079   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6080                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6081                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
6082            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
6083                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
6084                     (SrcInfo.VT SrcInfo.RC:$src))>;
6085
6086   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6087                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6088                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
6089            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
6090                     (SrcInfo.VT SrcInfo.RC:$src))>;
6091 }
6092
6093 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
6094          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6095          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6096          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6097          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
6098                                                      Predicate prd = HasAVX512>{
6099
6100   let Predicates = [HasVLX, prd] in {
6101     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6102                              DestInfoZ128, x86memopZ128>,
6103                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6104                              truncFrag, mtruncFrag>, EVEX_V128;
6105
6106     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6107                              DestInfoZ256, x86memopZ256>,
6108                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6109                              truncFrag, mtruncFrag>, EVEX_V256;
6110   }
6111   let Predicates = [prd] in
6112     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6113                              DestInfoZ, x86memopZ>,
6114                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6115                              truncFrag, mtruncFrag>, EVEX_V512;
6116 }
6117
6118 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
6119          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6120          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6121          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6122          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
6123
6124   let Predicates = [HasVLX, prd] in {
6125     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6126                              DestInfoZ128, x86memopZ128>,
6127                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6128                              sat>, EVEX_V128;
6129
6130     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6131                              DestInfoZ256, x86memopZ256>,
6132                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6133                              sat>, EVEX_V256;
6134   }
6135   let Predicates = [prd] in
6136     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6137                              DestInfoZ, x86memopZ>,
6138                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6139                              sat>, EVEX_V512;
6140 }
6141
6142 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6143   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6144                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6145                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
6146 }
6147 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
6148   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
6149                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6150                sat>, EVEX_CD8<8, CD8VO>;
6151 }
6152
6153 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6154   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6155                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6156                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
6157 }
6158 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
6159   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
6160                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6161                sat>, EVEX_CD8<16, CD8VQ>;
6162 }
6163
6164 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6165   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6166                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6167                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
6168 }
6169 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
6170   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
6171                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6172                sat>, EVEX_CD8<32, CD8VH>;
6173 }
6174
6175 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6176   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6177                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6178                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
6179 }
6180 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
6181   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
6182                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6183                sat>, EVEX_CD8<8, CD8VQ>;
6184 }
6185
6186 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6187   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6188               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6189               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
6190 }
6191 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
6192   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
6193               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6194               sat>, EVEX_CD8<16, CD8VH>;
6195 }
6196
6197 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6198   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
6199               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6200               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
6201 }
6202 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
6203   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
6204               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6205               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
6206 }
6207
6208 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
6209 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
6210 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
6211
6212 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
6213 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
6214 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
6215
6216 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
6217 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
6218 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
6219
6220 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
6221 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
6222 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
6223
6224 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
6225 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
6226 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
6227
6228 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
6229 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
6230 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
6231
6232 let Predicates = [HasAVX512, NoVLX] in {
6233 def: Pat<(v8i16 (X86vtrunc (v8i32 VR256X:$src))),
6234          (v8i16 (EXTRACT_SUBREG
6235                  (v16i16 (VPMOVDWZrr (v16i32 (SUBREG_TO_REG (i32 0),
6236                                           VR256X:$src, sub_ymm)))), sub_xmm))>;
6237 def: Pat<(v4i32 (X86vtrunc (v4i64 VR256X:$src))),
6238          (v4i32 (EXTRACT_SUBREG
6239                  (v8i32 (VPMOVQDZrr (v8i64 (SUBREG_TO_REG (i32 0),
6240                                            VR256X:$src, sub_ymm)))), sub_xmm))>;
6241 }
6242
6243 let Predicates = [HasBWI, NoVLX] in {
6244 def: Pat<(v16i8 (X86vtrunc (v16i16 VR256X:$src))),
6245          (v16i8 (EXTRACT_SUBREG  (VPMOVWBZrr (v32i16 (SUBREG_TO_REG (i32 0),
6246                                             VR256X:$src, sub_ymm))), sub_xmm))>;
6247 }
6248
6249 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
6250                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
6251                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
6252
6253   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6254                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
6255                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
6256                   EVEX;
6257
6258   let mayLoad = 1 in {
6259     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6260                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
6261                     (DestInfo.VT (LdFrag addr:$src))>,
6262                   EVEX;
6263   }
6264 }
6265
6266 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
6267           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6268   let Predicates = [HasVLX, HasBWI] in {
6269     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
6270                     v16i8x_info, i64mem, LdFrag, OpNode>,
6271                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
6272
6273     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
6274                     v16i8x_info, i128mem, LdFrag, OpNode>,
6275                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
6276   }
6277   let Predicates = [HasBWI] in {
6278     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
6279                     v32i8x_info, i256mem, LdFrag, OpNode>,
6280                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
6281   }
6282 }
6283
6284 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6285           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6286   let Predicates = [HasVLX, HasAVX512] in {
6287     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6288                    v16i8x_info, i32mem, LdFrag, OpNode>,
6289                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
6290
6291     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6292                    v16i8x_info, i64mem, LdFrag, OpNode>,
6293                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
6294   }
6295   let Predicates = [HasAVX512] in {
6296     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6297                    v16i8x_info, i128mem, LdFrag, OpNode>,
6298                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
6299   }
6300 }
6301
6302 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6303           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6304   let Predicates = [HasVLX, HasAVX512] in {
6305     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6306                    v16i8x_info, i16mem, LdFrag, OpNode>,
6307                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
6308
6309     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6310                    v16i8x_info, i32mem, LdFrag, OpNode>,
6311                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
6312   }
6313   let Predicates = [HasAVX512] in {
6314     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6315                    v16i8x_info, i64mem, LdFrag, OpNode>,
6316                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6317   }
6318 }
6319
6320 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6321          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6322   let Predicates = [HasVLX, HasAVX512] in {
6323     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6324                    v8i16x_info, i64mem, LdFrag, OpNode>,
6325                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6326
6327     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6328                    v8i16x_info, i128mem, LdFrag, OpNode>,
6329                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6330   }
6331   let Predicates = [HasAVX512] in {
6332     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6333                    v16i16x_info, i256mem, LdFrag, OpNode>,
6334                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6335   }
6336 }
6337
6338 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6339          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6340   let Predicates = [HasVLX, HasAVX512] in {
6341     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6342                    v8i16x_info, i32mem, LdFrag, OpNode>,
6343                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6344
6345     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6346                    v8i16x_info, i64mem, LdFrag, OpNode>,
6347                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6348   }
6349   let Predicates = [HasAVX512] in {
6350     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6351                    v8i16x_info, i128mem, LdFrag, OpNode>,
6352                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6353   }
6354 }
6355
6356 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6357          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6358
6359   let Predicates = [HasVLX, HasAVX512] in {
6360     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6361                    v4i32x_info, i64mem, LdFrag, OpNode>,
6362                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6363
6364     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6365                    v4i32x_info, i128mem, LdFrag, OpNode>,
6366                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6367   }
6368   let Predicates = [HasAVX512] in {
6369     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6370                    v8i32x_info, i256mem, LdFrag, OpNode>,
6371                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6372   }
6373 }
6374
6375 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6376 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6377 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6378 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6379 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6380 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6381
6382
6383 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6384 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6385 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6386 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6387 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6388 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6389
6390 //===----------------------------------------------------------------------===//
6391 // GATHER - SCATTER Operations
6392
6393 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6394                          X86MemOperand memop, PatFrag GatherNode> {
6395   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6396       ExeDomain = _.ExeDomain in
6397   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6398             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6399             !strconcat(OpcodeStr#_.Suffix,
6400             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6401             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6402               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6403                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6404              EVEX_CD8<_.EltSize, CD8VT1>;
6405 }
6406
6407 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6408                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6409   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6410                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6411   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6412                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6413 let Predicates = [HasVLX] in {
6414   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6415                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6416   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6417                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6418   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6419                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6420   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6421                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6422 }
6423 }
6424
6425 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6426                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6427   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6428                                        mgatherv16i32>, EVEX_V512;
6429   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6430                                        mgatherv8i64>, EVEX_V512;
6431 let Predicates = [HasVLX] in {
6432   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6433                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6434   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6435                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6436   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6437                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6438   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6439                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6440 }
6441 }
6442
6443
6444 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6445                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6446
6447 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6448                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6449
6450 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6451                           X86MemOperand memop, PatFrag ScatterNode> {
6452
6453 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6454
6455   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6456             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6457             !strconcat(OpcodeStr#_.Suffix,
6458             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6459             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6460                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6461             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6462 }
6463
6464 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6465                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6466   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6467                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6468   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6469                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6470 let Predicates = [HasVLX] in {
6471   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6472                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6473   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6474                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6475   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6476                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6477   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6478                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6479 }
6480 }
6481
6482 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6483                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6484   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6485                                        mscatterv16i32>, EVEX_V512;
6486   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6487                                        mscatterv8i64>, EVEX_V512;
6488 let Predicates = [HasVLX] in {
6489   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6490                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6491   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6492                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6493   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6494                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6495   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6496                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6497 }
6498 }
6499
6500 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6501                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6502
6503 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6504                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6505
6506 // prefetch
6507 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6508                        RegisterClass KRC, X86MemOperand memop> {
6509   let Predicates = [HasPFI], hasSideEffects = 1 in
6510   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6511             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6512             []>, EVEX, EVEX_K;
6513 }
6514
6515 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6516                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6517
6518 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6519                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6520
6521 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6522                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6523
6524 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6525                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6526
6527 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6528                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6529
6530 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6531                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6532
6533 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6534                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6535
6536 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6537                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6538
6539 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6540                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6541
6542 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6543                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6544
6545 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6546                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6547
6548 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6549                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6550
6551 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6552                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6553
6554 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6555                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6556
6557 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6558                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6559
6560 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6561                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6562
6563 // Helper fragments to match sext vXi1 to vXiY.
6564 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6565 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6566
6567 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6568 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6569 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6570
6571 def : Pat<(store VK1:$src, addr:$dst),
6572           (MOV8mr addr:$dst,
6573            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6574             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6575
6576 def : Pat<(store VK8:$src, addr:$dst),
6577           (MOV8mr addr:$dst,
6578            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6579             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6580
6581 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6582                            (truncstore node:$val, node:$ptr), [{
6583   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6584 }]>;
6585
6586 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6587           (MOV8mr addr:$dst, GR8:$src)>;
6588
6589 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6590 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6591                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6592                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6593 }
6594
6595 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6596                                  string OpcodeStr, Predicate prd> {
6597 let Predicates = [prd] in
6598   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6599
6600   let Predicates = [prd, HasVLX] in {
6601     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6602     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6603   }
6604 }
6605
6606 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6607   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6608                                        HasBWI>;
6609   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6610                                        HasBWI>, VEX_W;
6611   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6612                                        HasDQI>;
6613   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6614                                        HasDQI>, VEX_W;
6615 }
6616
6617 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6618
6619 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6620 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6621                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6622                   [(set _.KRC:$dst, (X86cvt2mask (_.VT _.RC:$src)))]>, EVEX;
6623 }
6624
6625 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6626                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6627 let Predicates = [prd] in
6628   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6629    EVEX_V512;
6630
6631   let Predicates = [prd, HasVLX] in {
6632     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6633      EVEX_V256;
6634     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6635      EVEX_V128;
6636   }
6637 }
6638
6639 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6640                                               avx512vl_i8_info, HasBWI>;
6641 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6642                                               avx512vl_i16_info, HasBWI>, VEX_W;
6643 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6644                                               avx512vl_i32_info, HasDQI>;
6645 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6646                                               avx512vl_i64_info, HasDQI>, VEX_W;
6647
6648 //===----------------------------------------------------------------------===//
6649 // AVX-512 - COMPRESS and EXPAND
6650 //
6651
6652 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6653                                  string OpcodeStr> {
6654   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6655               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6656               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6657
6658   let mayStore = 1 in {
6659   def mr : AVX5128I<opc, MRMDestMem, (outs),
6660               (ins _.MemOp:$dst, _.RC:$src),
6661               OpcodeStr # "\t{$src, $dst|$dst, $src}",
6662               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6663
6664   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6665               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6666               OpcodeStr # "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}",
6667               [(store (_.VT (vselect _.KRCWM:$mask,
6668                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6669                 addr:$dst)]>,
6670               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6671   }
6672 }
6673
6674 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6675                                  AVX512VLVectorVTInfo VTInfo> {
6676   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6677
6678   let Predicates = [HasVLX] in {
6679     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6680     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6681   }
6682 }
6683
6684 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6685                                          EVEX;
6686 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6687                                          EVEX, VEX_W;
6688 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6689                                          EVEX;
6690 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6691                                          EVEX, VEX_W;
6692
6693 // expand
6694 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6695                                  string OpcodeStr> {
6696   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6697               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6698               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6699
6700   let mayLoad = 1 in
6701   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6702               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6703               (_.VT (X86expand (_.VT (bitconvert
6704                                       (_.LdFrag addr:$src1)))))>,
6705             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6706 }
6707
6708 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6709                                  AVX512VLVectorVTInfo VTInfo> {
6710   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6711
6712   let Predicates = [HasVLX] in {
6713     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6714     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6715   }
6716 }
6717
6718 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6719                                          EVEX;
6720 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6721                                          EVEX, VEX_W;
6722 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6723                                          EVEX;
6724 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6725                                          EVEX, VEX_W;
6726
6727 //handle instruction  reg_vec1 = op(reg_vec,imm)
6728 //                               op(mem_vec,imm)
6729 //                               op(broadcast(eltVt),imm)
6730 //all instruction created with FROUND_CURRENT
6731 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6732                                                             X86VectorVTInfo _>{
6733   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6734                       (ins _.RC:$src1, i32u8imm:$src2),
6735                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6736                       (OpNode (_.VT _.RC:$src1),
6737                               (i32 imm:$src2),
6738                               (i32 FROUND_CURRENT))>;
6739   let mayLoad = 1 in {
6740     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6741                       (ins _.MemOp:$src1, i32u8imm:$src2),
6742                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6743                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6744                               (i32 imm:$src2),
6745                               (i32 FROUND_CURRENT))>;
6746     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6747                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6748                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6749                       "${src1}"##_.BroadcastStr##", $src2",
6750                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6751                               (i32 imm:$src2),
6752                               (i32 FROUND_CURRENT))>, EVEX_B;
6753   }
6754 }
6755
6756 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6757 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6758                                              SDNode OpNode, X86VectorVTInfo _>{
6759   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6760                       (ins _.RC:$src1, i32u8imm:$src2),
6761                       OpcodeStr##_.Suffix, "$src2, {sae}, $src1",
6762                       "$src1, {sae}, $src2",
6763                       (OpNode (_.VT _.RC:$src1),
6764                               (i32 imm:$src2),
6765                               (i32 FROUND_NO_EXC))>, EVEX_B;
6766 }
6767
6768 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6769             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6770   let Predicates = [prd] in {
6771     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6772                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6773                                   EVEX_V512;
6774   }
6775   let Predicates = [prd, HasVLX] in {
6776     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6777                                   EVEX_V128;
6778     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6779                                   EVEX_V256;
6780   }
6781 }
6782
6783 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6784 //                               op(reg_vec2,mem_vec,imm)
6785 //                               op(reg_vec2,broadcast(eltVt),imm)
6786 //all instruction created with FROUND_CURRENT
6787 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6788                                                             X86VectorVTInfo _>{
6789   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6790                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6791                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6792                       (OpNode (_.VT _.RC:$src1),
6793                               (_.VT _.RC:$src2),
6794                               (i32 imm:$src3),
6795                               (i32 FROUND_CURRENT))>;
6796   let mayLoad = 1 in {
6797     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6798                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6799                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6800                       (OpNode (_.VT _.RC:$src1),
6801                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6802                               (i32 imm:$src3),
6803                               (i32 FROUND_CURRENT))>;
6804     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6805                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6806                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6807                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6808                       (OpNode (_.VT _.RC:$src1),
6809                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6810                               (i32 imm:$src3),
6811                               (i32 FROUND_CURRENT))>, EVEX_B;
6812   }
6813 }
6814
6815 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6816 //                               op(reg_vec2,mem_vec,imm)
6817 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6818                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6819
6820   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6821                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6822                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6823                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6824                                (SrcInfo.VT SrcInfo.RC:$src2),
6825                                (i8 imm:$src3)))>;
6826   let mayLoad = 1 in
6827     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6828                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6829                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6830                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6831                                (SrcInfo.VT (bitconvert
6832                                                   (SrcInfo.LdFrag addr:$src2))),
6833                                (i8 imm:$src3)))>;
6834 }
6835
6836 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6837 //                               op(reg_vec2,mem_vec,imm)
6838 //                               op(reg_vec2,broadcast(eltVt),imm)
6839 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6840                            X86VectorVTInfo _>:
6841   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6842
6843   let mayLoad = 1 in
6844     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6845                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6846                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6847                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6848                       (OpNode (_.VT _.RC:$src1),
6849                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6850                               (i8 imm:$src3))>, EVEX_B;
6851 }
6852
6853 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6854 //                                      op(reg_vec2,mem_scalar,imm)
6855 //all instruction created with FROUND_CURRENT
6856 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6857                                                            X86VectorVTInfo _> {
6858
6859   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6860                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6861                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6862                       (OpNode (_.VT _.RC:$src1),
6863                               (_.VT _.RC:$src2),
6864                               (i32 imm:$src3),
6865                               (i32 FROUND_CURRENT))>;
6866   let mayLoad = 1 in {
6867     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6868                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6869                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6870                       (OpNode (_.VT _.RC:$src1),
6871                               (_.VT (scalar_to_vector
6872                                         (_.ScalarLdFrag addr:$src2))),
6873                               (i32 imm:$src3),
6874                               (i32 FROUND_CURRENT))>;
6875
6876     let isAsmParserOnly = 1 in {
6877       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6878                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6879                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6880                       []>;
6881     }
6882   }
6883 }
6884
6885 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6886 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6887                                              SDNode OpNode, X86VectorVTInfo _>{
6888   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6889                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6890                       OpcodeStr, "$src3, {sae}, $src2, $src1",
6891                       "$src1, $src2, {sae}, $src3",
6892                       (OpNode (_.VT _.RC:$src1),
6893                               (_.VT _.RC:$src2),
6894                               (i32 imm:$src3),
6895                               (i32 FROUND_NO_EXC))>, EVEX_B;
6896 }
6897 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6898 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6899                                              SDNode OpNode, X86VectorVTInfo _> {
6900   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6901                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6902                       OpcodeStr, "$src3, {sae}, $src2, $src1",
6903                       "$src1, $src2, {sae}, $src3",
6904                       (OpNode (_.VT _.RC:$src1),
6905                               (_.VT _.RC:$src2),
6906                               (i32 imm:$src3),
6907                               (i32 FROUND_NO_EXC))>, EVEX_B;
6908 }
6909
6910 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6911             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6912   let Predicates = [prd] in {
6913     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6914                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6915                                   EVEX_V512;
6916
6917   }
6918   let Predicates = [prd, HasVLX] in {
6919     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6920                                   EVEX_V128;
6921     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6922                                   EVEX_V256;
6923   }
6924 }
6925
6926 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6927                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6928   let Predicates = [HasBWI] in {
6929     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6930                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6931   }
6932   let Predicates = [HasBWI, HasVLX] in {
6933     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6934                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6935     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6936                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6937   }
6938 }
6939
6940 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6941                                 bits<8> opc, SDNode OpNode>{
6942   let Predicates = [HasAVX512] in {
6943     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6944   }
6945   let Predicates = [HasAVX512, HasVLX] in {
6946     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6947     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6948   }
6949 }
6950
6951 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6952                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6953   let Predicates = [prd] in {
6954      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6955                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6956   }
6957 }
6958
6959 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6960                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6961   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6962                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6963   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6964                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6965 }
6966
6967 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6968                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6969       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6970 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6971                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6972       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6973
6974 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6975                                                  0x55, X86VFixupimm, HasAVX512>,
6976       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6977 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6978                                                  0x55, X86VFixupimm, HasAVX512>,
6979       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6980
6981 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6982                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6983 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6984                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6985 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6986                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6987
6988
6989 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6990                                                        0x50, X86VRange, HasDQI>,
6991       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6992 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6993                                                        0x50, X86VRange, HasDQI>,
6994       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6995
6996 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6997                                                  0x51, X86VRange, HasDQI>,
6998       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6999 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
7000                                                  0x51, X86VRange, HasDQI>,
7001       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7002
7003 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
7004                                                  0x57, X86Reduces, HasDQI>,
7005       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7006 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
7007                                                  0x57, X86Reduces, HasDQI>,
7008       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7009
7010 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
7011                                                  0x27, X86GetMants, HasAVX512>,
7012       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
7013 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
7014                                                  0x27, X86GetMants, HasAVX512>,
7015       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
7016
7017 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
7018                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
7019   let Predicates = [HasAVX512] in {
7020     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
7021
7022   }
7023   let Predicates = [HasAVX512, HasVLX] in {
7024      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
7025   }
7026 }
7027 let Predicates = [HasAVX512] in {
7028 def : Pat<(v16f32 (ffloor VR512:$src)),
7029           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
7030 def : Pat<(v16f32 (fnearbyint VR512:$src)),
7031           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
7032 def : Pat<(v16f32 (fceil VR512:$src)),
7033           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
7034 def : Pat<(v16f32 (frint VR512:$src)),
7035           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
7036 def : Pat<(v16f32 (ftrunc VR512:$src)),
7037           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
7038
7039 def : Pat<(v8f64 (ffloor VR512:$src)),
7040           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
7041 def : Pat<(v8f64 (fnearbyint VR512:$src)),
7042           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
7043 def : Pat<(v8f64 (fceil VR512:$src)),
7044           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
7045 def : Pat<(v8f64 (frint VR512:$src)),
7046           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
7047 def : Pat<(v8f64 (ftrunc VR512:$src)),
7048           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
7049 }
7050
7051 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
7052       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7053 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
7054       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7055 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
7056       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7057 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
7058       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7059
7060 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I> {
7061   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
7062                            AVX512AIi8Base, EVEX_4V;
7063 }
7064
7065 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info>,
7066                                                   EVEX_CD8<32, CD8VF>;
7067 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info>,
7068                                                   EVEX_CD8<64, CD8VF>, VEX_W;
7069
7070 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
7071   let Predicates = p in
7072     def NAME#_.VTName#rri:
7073           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
7074               (!cast<Instruction>(NAME#_.ZSuffix#rri)
7075                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
7076 }
7077
7078 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
7079       avx512_vpalign_lowering<_.info512, [HasBWI]>,
7080       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
7081       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
7082
7083 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
7084                                           avx512vl_i8_info, avx512vl_i8_info>,
7085                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
7086                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
7087                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
7088                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
7089                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
7090                 EVEX_CD8<8, CD8VF>;
7091
7092 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
7093                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
7094
7095 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7096                            X86VectorVTInfo _> {
7097   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7098                     (ins _.RC:$src1), OpcodeStr,
7099                     "$src1", "$src1",
7100                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
7101
7102   let mayLoad = 1 in
7103     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7104                     (ins _.MemOp:$src1), OpcodeStr,
7105                     "$src1", "$src1",
7106                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
7107               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
7108 }
7109
7110 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
7111                             X86VectorVTInfo _> :
7112            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
7113   let mayLoad = 1 in
7114     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7115                     (ins _.ScalarMemOp:$src1), OpcodeStr,
7116                     "${src1}"##_.BroadcastStr,
7117                     "${src1}"##_.BroadcastStr,
7118                     (_.VT (OpNode (X86VBroadcast
7119                                       (_.ScalarLdFrag addr:$src1))))>,
7120                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
7121 }
7122
7123 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7124                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7125   let Predicates = [prd] in
7126     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7127
7128   let Predicates = [prd, HasVLX] in {
7129     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7130                               EVEX_V256;
7131     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
7132                               EVEX_V128;
7133   }
7134 }
7135
7136 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7137                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7138   let Predicates = [prd] in
7139     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
7140                               EVEX_V512;
7141
7142   let Predicates = [prd, HasVLX] in {
7143     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
7144                                  EVEX_V256;
7145     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
7146                                  EVEX_V128;
7147   }
7148 }
7149
7150 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
7151                                  SDNode OpNode, Predicate prd> {
7152   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr#"q", OpNode, avx512vl_i64_info,
7153                                prd>, VEX_W;
7154   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr#"d", OpNode, avx512vl_i32_info,
7155                                prd>;
7156 }
7157
7158 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
7159                                  SDNode OpNode, Predicate prd> {
7160   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr#"w", OpNode, avx512vl_i16_info, prd>;
7161   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr#"b", OpNode, avx512vl_i8_info, prd>;
7162 }
7163
7164 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
7165                                   bits<8> opc_d, bits<8> opc_q,
7166                                   string OpcodeStr, SDNode OpNode> {
7167   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
7168                                     HasAVX512>,
7169               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
7170                                     HasBWI>;
7171 }
7172
7173 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
7174
7175 def : Pat<(xor
7176           (bc_v16i32 (v16i1sextv16i32)),
7177           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
7178           (VPABSDZrr VR512:$src)>;
7179 def : Pat<(xor
7180           (bc_v8i64 (v8i1sextv8i64)),
7181           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
7182           (VPABSQZrr VR512:$src)>;
7183
7184 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
7185
7186   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
7187 }
7188
7189 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
7190 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
7191
7192 //===---------------------------------------------------------------------===//
7193 // Replicate Single FP - MOVSHDUP and MOVSLDUP
7194 //===---------------------------------------------------------------------===//
7195 multiclass avx512_replicate<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7196   defm NAME:       avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_f32_info,
7197                                       HasAVX512>, XS;
7198 }
7199
7200 defm VMOVSHDUP : avx512_replicate<0x16, "vmovshdup", X86Movshdup>;
7201 defm VMOVSLDUP : avx512_replicate<0x12, "vmovsldup", X86Movsldup>;
7202
7203 //===----------------------------------------------------------------------===//
7204 // AVX-512 - MOVDDUP
7205 //===----------------------------------------------------------------------===//
7206
7207 multiclass avx512_movddup_128<bits<8> opc, string OpcodeStr, SDNode OpNode,
7208                                                             X86VectorVTInfo _> {
7209   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7210                    (ins _.RC:$src), OpcodeStr, "$src", "$src",
7211                    (_.VT (OpNode (_.VT _.RC:$src)))>, EVEX;
7212   let mayLoad = 1 in
7213     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7214                    (ins _.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
7215                    (_.VT (OpNode (_.VT (scalar_to_vector
7216                                          (_.ScalarLdFrag addr:$src)))))>,
7217                    EVEX, EVEX_CD8<_.EltSize, CD8VH>;
7218 }
7219
7220 multiclass avx512_movddup_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
7221                                                   AVX512VLVectorVTInfo VTInfo> {
7222
7223   defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7224
7225   let Predicates = [HasAVX512, HasVLX] in {
7226     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7227                                EVEX_V256;
7228     defm Z128 : avx512_movddup_128<opc, OpcodeStr, OpNode, VTInfo.info128>,
7229                                EVEX_V128;
7230   }
7231 }
7232
7233 multiclass avx512_movddup<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7234   defm NAME:      avx512_movddup_common<opc, OpcodeStr, OpNode,
7235                                         avx512vl_f64_info>, XD, VEX_W;
7236 }
7237
7238 defm VMOVDDUP : avx512_movddup<0x12, "vmovddup", X86Movddup>;
7239
7240 def : Pat<(X86Movddup (loadv2f64 addr:$src)),
7241           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7242 def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
7243           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7244
7245 //===----------------------------------------------------------------------===//
7246 // AVX-512 - Unpack Instructions
7247 //===----------------------------------------------------------------------===//
7248 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
7249 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
7250
7251 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
7252                                        SSE_INTALU_ITINS_P, HasBWI>;
7253 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
7254                                        SSE_INTALU_ITINS_P, HasBWI>;
7255 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
7256                                        SSE_INTALU_ITINS_P, HasBWI>;
7257 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
7258                                        SSE_INTALU_ITINS_P, HasBWI>;
7259
7260 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
7261                                        SSE_INTALU_ITINS_P, HasAVX512>;
7262 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
7263                                        SSE_INTALU_ITINS_P, HasAVX512>;
7264 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
7265                                        SSE_INTALU_ITINS_P, HasAVX512>;
7266 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
7267                                        SSE_INTALU_ITINS_P, HasAVX512>;
7268
7269 //===----------------------------------------------------------------------===//
7270 // AVX-512 - Extract & Insert Integer Instructions
7271 //===----------------------------------------------------------------------===//
7272
7273 multiclass avx512_extract_elt_bw_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7274                                                             X86VectorVTInfo _> {
7275   let mayStore = 1 in
7276     def mr : AVX512Ii8<opc, MRMDestMem, (outs),
7277                 (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7278                 OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7279                 [(store (_.EltVT (trunc (assertzext (OpNode (_.VT _.RC:$src1),
7280                                                             imm:$src2)))),
7281                         addr:$dst)]>,
7282                 EVEX, EVEX_CD8<_.EltSize, CD8VT1>;
7283 }
7284
7285 multiclass avx512_extract_elt_b<string OpcodeStr, X86VectorVTInfo _> {
7286   let Predicates = [HasBWI] in {
7287     def rr : AVX512Ii8<0x14, MRMDestReg, (outs GR32orGR64:$dst),
7288                   (ins _.RC:$src1, u8imm:$src2),
7289                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7290                   [(set GR32orGR64:$dst,
7291                         (X86pextrb (_.VT _.RC:$src1), imm:$src2))]>,
7292                   EVEX, TAPD;
7293
7294     defm NAME : avx512_extract_elt_bw_m<0x14, OpcodeStr, X86pextrb, _>, TAPD;
7295   }
7296 }
7297
7298 multiclass avx512_extract_elt_w<string OpcodeStr, X86VectorVTInfo _> {
7299   let Predicates = [HasBWI] in {
7300     def rr : AVX512Ii8<0xC5, MRMSrcReg, (outs GR32orGR64:$dst),
7301                   (ins _.RC:$src1, u8imm:$src2),
7302                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7303                   [(set GR32orGR64:$dst,
7304                         (X86pextrw (_.VT _.RC:$src1), imm:$src2))]>,
7305                   EVEX, PD;
7306
7307     def rr_REV : AVX512Ii8<0x15, MRMDestReg, (outs GR32orGR64:$dst),
7308                    (ins _.RC:$src1, u8imm:$src2),
7309                    OpcodeStr#".s\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7310                    EVEX, TAPD;
7311
7312     defm NAME : avx512_extract_elt_bw_m<0x15, OpcodeStr, X86pextrw, _>, TAPD;
7313   }
7314 }
7315
7316 multiclass avx512_extract_elt_dq<string OpcodeStr, X86VectorVTInfo _,
7317                                                             RegisterClass GRC> {
7318   let Predicates = [HasDQI] in {
7319     def rr : AVX512Ii8<0x16, MRMDestReg, (outs GRC:$dst),
7320                   (ins _.RC:$src1, u8imm:$src2),
7321                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7322                   [(set GRC:$dst,
7323                       (extractelt (_.VT _.RC:$src1), imm:$src2))]>,
7324                   EVEX, TAPD;
7325
7326     let mayStore = 1 in
7327       def mr : AVX512Ii8<0x16, MRMDestMem, (outs),
7328                   (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7329                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7330                   [(store (extractelt (_.VT _.RC:$src1),
7331                                       imm:$src2),addr:$dst)]>,
7332                   EVEX, EVEX_CD8<_.EltSize, CD8VT1>, TAPD;
7333   }
7334 }
7335
7336 defm VPEXTRBZ : avx512_extract_elt_b<"vpextrb", v16i8x_info>;
7337 defm VPEXTRWZ : avx512_extract_elt_w<"vpextrw", v8i16x_info>;
7338 defm VPEXTRDZ : avx512_extract_elt_dq<"vpextrd", v4i32x_info, GR32>;
7339 defm VPEXTRQZ : avx512_extract_elt_dq<"vpextrq", v2i64x_info, GR64>, VEX_W;
7340
7341 multiclass avx512_insert_elt_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7342                                             X86VectorVTInfo _, PatFrag LdFrag> {
7343   def rm : AVX512Ii8<opc, MRMSrcMem, (outs _.RC:$dst),
7344       (ins _.RC:$src1,  _.ScalarMemOp:$src2, u8imm:$src3),
7345       OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7346       [(set _.RC:$dst,
7347           (_.VT (OpNode _.RC:$src1, (LdFrag addr:$src2), imm:$src3)))]>,
7348       EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
7349 }
7350
7351 multiclass avx512_insert_elt_bw<bits<8> opc, string OpcodeStr, SDNode OpNode,
7352                                             X86VectorVTInfo _, PatFrag LdFrag> {
7353   let Predicates = [HasBWI] in {
7354     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7355         (ins _.RC:$src1, GR32orGR64:$src2, u8imm:$src3),
7356         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7357         [(set _.RC:$dst,
7358             (OpNode _.RC:$src1, GR32orGR64:$src2, imm:$src3))]>, EVEX_4V;
7359
7360     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, OpNode, _, LdFrag>;
7361   }
7362 }
7363
7364 multiclass avx512_insert_elt_dq<bits<8> opc, string OpcodeStr,
7365                                          X86VectorVTInfo _, RegisterClass GRC> {
7366   let Predicates = [HasDQI] in {
7367     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7368         (ins _.RC:$src1, GRC:$src2, u8imm:$src3),
7369         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7370         [(set _.RC:$dst,
7371             (_.VT (insertelt _.RC:$src1, GRC:$src2, imm:$src3)))]>,
7372         EVEX_4V, TAPD;
7373
7374     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, insertelt, _,
7375                                     _.ScalarLdFrag>, TAPD;
7376   }
7377 }
7378
7379 defm VPINSRBZ : avx512_insert_elt_bw<0x20, "vpinsrb", X86pinsrb, v16i8x_info,
7380                                      extloadi8>, TAPD;
7381 defm VPINSRWZ : avx512_insert_elt_bw<0xC4, "vpinsrw", X86pinsrw, v8i16x_info,
7382                                      extloadi16>, PD;
7383 defm VPINSRDZ : avx512_insert_elt_dq<0x22, "vpinsrd", v4i32x_info, GR32>;
7384 defm VPINSRQZ : avx512_insert_elt_dq<0x22, "vpinsrq", v2i64x_info, GR64>, VEX_W;
7385 //===----------------------------------------------------------------------===//
7386 // VSHUFPS - VSHUFPD Operations
7387 //===----------------------------------------------------------------------===//
7388 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7389                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7390   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
7391                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
7392                                    AVX512AIi8Base, EVEX_4V;
7393 }
7394
7395 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
7396 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
7397 //===----------------------------------------------------------------------===//
7398 // AVX-512 - Byte shift Left/Right
7399 //===----------------------------------------------------------------------===//
7400
7401 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
7402                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
7403   def rr : AVX512<opc, MRMr,
7404              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
7405              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7406              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
7407   let mayLoad = 1 in
7408     def rm : AVX512<opc, MRMm,
7409              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
7410              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7411              [(set _.RC:$dst,(_.VT (OpNode
7412                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
7413 }
7414
7415 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
7416                                  Format MRMm, string OpcodeStr, Predicate prd>{
7417   let Predicates = [prd] in
7418     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7419                                     OpcodeStr, v8i64_info>, EVEX_V512;
7420   let Predicates = [prd, HasVLX] in {
7421     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7422                                     OpcodeStr, v4i64x_info>, EVEX_V256;
7423     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7424                                     OpcodeStr, v2i64x_info>, EVEX_V128;
7425   }
7426 }
7427 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
7428                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7429 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
7430                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7431
7432
7433 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
7434                                 string OpcodeStr, X86VectorVTInfo _dst,
7435                                 X86VectorVTInfo _src>{
7436   def rr : AVX512BI<opc, MRMSrcReg,
7437              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
7438              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7439              [(set _dst.RC:$dst,(_dst.VT
7440                                 (OpNode (_src.VT _src.RC:$src1),
7441                                         (_src.VT _src.RC:$src2))))]>;
7442   let mayLoad = 1 in
7443     def rm : AVX512BI<opc, MRMSrcMem,
7444              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
7445              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7446              [(set _dst.RC:$dst,(_dst.VT
7447                                 (OpNode (_src.VT _src.RC:$src1),
7448                                 (_src.VT (bitconvert
7449                                           (_src.LdFrag addr:$src2))))))]>;
7450 }
7451
7452 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
7453                                     string OpcodeStr, Predicate prd> {
7454   let Predicates = [prd] in
7455     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v8i64_info,
7456                                     v64i8_info>, EVEX_V512;
7457   let Predicates = [prd, HasVLX] in {
7458     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v4i64x_info,
7459                                     v32i8x_info>, EVEX_V256;
7460     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v2i64x_info,
7461                                     v16i8x_info>, EVEX_V128;
7462   }
7463 }
7464
7465 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
7466                                        HasBWI>, EVEX_4V;
7467
7468 multiclass avx512_ternlog<bits<8> opc, string OpcodeStr, SDNode OpNode,
7469                                                             X86VectorVTInfo _>{
7470   let Constraints = "$src1 = $dst" in {
7471   defm rri : AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
7472                       (ins _.RC:$src2, _.RC:$src3, u8imm:$src4),
7473                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7474                       (OpNode (_.VT _.RC:$src1),
7475                               (_.VT _.RC:$src2),
7476                               (_.VT _.RC:$src3),
7477                               (i8 imm:$src4))>, AVX512AIi8Base, EVEX_4V;
7478   let mayLoad = 1 in {
7479     defm rmi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7480                       (ins _.RC:$src2, _.MemOp:$src3, u8imm:$src4),
7481                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7482                       (OpNode (_.VT _.RC:$src1),
7483                               (_.VT _.RC:$src2),
7484                               (_.VT (bitconvert (_.LdFrag addr:$src3))),
7485                               (i8 imm:$src4))>,
7486                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7487     defm rmbi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7488                       (ins _.RC:$src2, _.ScalarMemOp:$src3, u8imm:$src4),
7489                       OpcodeStr, "$src4, ${src3}"##_.BroadcastStr##", $src2",
7490                       "$src2, ${src3}"##_.BroadcastStr##", $src4",
7491                       (OpNode (_.VT _.RC:$src1),
7492                               (_.VT _.RC:$src2),
7493                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
7494                               (i8 imm:$src4))>, EVEX_B,
7495                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7496   }
7497   }// Constraints = "$src1 = $dst"
7498 }
7499
7500 multiclass avx512_common_ternlog<string OpcodeStr, AVX512VLVectorVTInfo _>{
7501   let Predicates = [HasAVX512] in
7502     defm Z    : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info512>, EVEX_V512;
7503   let Predicates = [HasAVX512, HasVLX] in {
7504     defm Z128 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info128>, EVEX_V128;
7505     defm Z256 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info256>, EVEX_V256;
7506   }
7507 }
7508
7509 defm VPTERNLOGD : avx512_common_ternlog<"vpternlogd", avx512vl_i32_info>;
7510 defm VPTERNLOGQ : avx512_common_ternlog<"vpternlogq", avx512vl_i64_info>, VEX_W;
7511