lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def i32x_info    : X86VectorVTInfo<1,  i32, GR32, "si">;
 149 def i64x_info    : X86VectorVTInfo<1,  i64, GR64, "sq">;
 150 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 151 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 152
 153 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 154                            X86VectorVTInfo i128> {
 155   X86VectorVTInfo info512 = i512;
 156   X86VectorVTInfo info256 = i256;
 157   X86VectorVTInfo info128 = i128;
 158 }
 159
 160 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 161                                              v16i8x_info>;
 162 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 163                                              v8i16x_info>;
 164 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 165                                              v4i32x_info>;
 166 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 167                                              v2i64x_info>;
 168 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 169                                              v4f32x_info>;
 170 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 171                                              v2f64x_info>;
 172
 173 // This multiclass generates the masking variants from the non-masking
 174 // variant.  It only provides the assembly pieces for the masking variants.
 175 // It assumes custom ISel patterns for masking which can be provided as
 176 // template arguments.
 177 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 178                                   dag Outs,
 179                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 180                                   string OpcodeStr,
 181                                   string AttSrcAsm, string IntelSrcAsm,
 182                                   list<dag> Pattern,
 183                                   list<dag> MaskingPattern,
 184                                   list<dag> ZeroMaskingPattern,
 185                                   string MaskingConstraint = "",
 186                                   InstrItinClass itin = NoItinerary,
 187                                   bit IsCommutable = 0> {
 188   let isCommutable = IsCommutable in
 189     def NAME: AVX512<O, F, Outs, Ins,
 190                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 191                                      "$dst, "#IntelSrcAsm#"}",
 192                        Pattern, itin>;
 193
 194   // Prefer over VMOV*rrk Pat<>
 195   let AddedComplexity = 20 in
 196     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 197                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 198                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 199                        MaskingPattern, itin>,
 200               EVEX_K {
 201       // In case of the 3src subclass this is overridden with a let.
 202       string Constraints = MaskingConstraint;
 203   }
 204   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 205     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 206                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 207                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 208                        ZeroMaskingPattern,
 209                        itin>,
 210               EVEX_KZ;
 211 }
 212
 213
 214 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 215 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 216                                   dag Outs,
 217                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 218                                   string OpcodeStr,
 219                                   string AttSrcAsm, string IntelSrcAsm,
 220                                   dag RHS, dag MaskingRHS,
 221                                   SDNode Select = vselect,
 222                                   string MaskingConstraint = "",
 223                                   InstrItinClass itin = NoItinerary,
 224                                   bit IsCommutable = 0> :
 225   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 226                          AttSrcAsm, IntelSrcAsm,
 227                          [(set _.RC:$dst, RHS)],
 228                          [(set _.RC:$dst, MaskingRHS)],
 229                          [(set _.RC:$dst,
 230                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 231                          MaskingConstraint, NoItinerary, IsCommutable>;
 232
 233 // This multiclass generates the unconditional/non-masking, the masking and
 234 // the zero-masking variant of the vector instruction.  In the masking case, the
 235 // perserved vector elements come from a new dummy input operand tied to $dst.
 236 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 237                            dag Outs, dag Ins, string OpcodeStr,
 238                            string AttSrcAsm, string IntelSrcAsm,
 239                            dag RHS,
 240                            InstrItinClass itin = NoItinerary,
 241                            bit IsCommutable = 0> :
 242    AVX512_maskable_common<O, F, _, Outs, Ins,
 243                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 244                           !con((ins _.KRCWM:$mask), Ins),
 245                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 246                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 247                           "$src0 = $dst", itin, IsCommutable>;
 248
 249 // This multiclass generates the unconditional/non-masking, the masking and
 250 // the zero-masking variant of the scalar instruction.
 251 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 252                            dag Outs, dag Ins, string OpcodeStr,
 253                            string AttSrcAsm, string IntelSrcAsm,
 254                            dag RHS,
 255                            InstrItinClass itin = NoItinerary,
 256                            bit IsCommutable = 0> :
 257    AVX512_maskable_common<O, F, _, Outs, Ins,
 258                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 259                           !con((ins _.KRCWM:$mask), Ins),
 260                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 261                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 262                           "$src0 = $dst", itin, IsCommutable>;
 263
 264 // Similar to AVX512_maskable but in this case one of the source operands
 265 // ($src1) is already tied to $dst so we just use that for the preserved
 266 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 267 // $src1.
 268 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 269                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 270                                 string AttSrcAsm, string IntelSrcAsm,
 271                                 dag RHS> :
 272    AVX512_maskable_common<O, F, _, Outs,
 273                           !con((ins _.RC:$src1), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 276                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 277                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 278
 279 // Similar to AVX512_maskable_3rc but in this case the input VT for the tied
 280 // operand differs from the output VT. This requires a bitconvert on
 281 // the preserved vector going into the vselect.
 282 multiclass AVX512_maskable_3src_cast<bits<8> O, Format F, X86VectorVTInfo OutVT,
 283                                      X86VectorVTInfo InVT,
 284                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 285                                      string AttSrcAsm, string IntelSrcAsm,
 286                                      dag RHS> :
 287    AVX512_maskable_common<O, F, OutVT, Outs,
 288                           !con((ins InVT.RC:$src1), NonTiedIns),
 289                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 290                           !con((ins InVT.RC:$src1, InVT.KRCWM:$mask), NonTiedIns),
 291                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 292                           (vselect InVT.KRCWM:$mask, RHS,
 293                            (bitconvert InVT.RC:$src1))>;
 294
 295 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 296                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 297                                      string AttSrcAsm, string IntelSrcAsm,
 298                                      dag RHS> :
 299    AVX512_maskable_common<O, F, _, Outs,
 300                           !con((ins _.RC:$src1), NonTiedIns),
 301                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 302                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 303                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 304                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 305
 306 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 307                                   dag Outs, dag Ins,
 308                                   string OpcodeStr,
 309                                   string AttSrcAsm, string IntelSrcAsm,
 310                                   list<dag> Pattern> :
 311    AVX512_maskable_custom<O, F, Outs, Ins,
 312                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 313                           !con((ins _.KRCWM:$mask), Ins),
 314                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 315                           "$src0 = $dst">;
 316
 317
 318 // Instruction with mask that puts result in mask register,
 319 // like "compare" and "vptest"
 320 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 321                                   dag Outs,
 322                                   dag Ins, dag MaskingIns,
 323                                   string OpcodeStr,
 324                                   string AttSrcAsm, string IntelSrcAsm,
 325                                   list<dag> Pattern,
 326                                   list<dag> MaskingPattern> {
 327     def NAME: AVX512<O, F, Outs, Ins,
 328                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 329                                      "$dst, "#IntelSrcAsm#"}",
 330                        Pattern, NoItinerary>;
 331
 332     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 333                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 334                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 335                        MaskingPattern, NoItinerary>, EVEX_K;
 336 }
 337
 338 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 339                                   dag Outs,
 340                                   dag Ins, dag MaskingIns,
 341                                   string OpcodeStr,
 342                                   string AttSrcAsm, string IntelSrcAsm,
 343                                   dag RHS, dag MaskingRHS> :
 344   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 345                          AttSrcAsm, IntelSrcAsm,
 346                          [(set _.KRC:$dst, RHS)],
 347                          [(set _.KRC:$dst, MaskingRHS)]>;
 348
 349 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 350                            dag Outs, dag Ins, string OpcodeStr,
 351                            string AttSrcAsm, string IntelSrcAsm,
 352                            dag RHS> :
 353    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 354                           !con((ins _.KRCWM:$mask), Ins),
 355                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 356                           (and _.KRCWM:$mask, RHS)>;
 357
 358 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 359                            dag Outs, dag Ins, string OpcodeStr,
 360                            string AttSrcAsm, string IntelSrcAsm> :
 361    AVX512_maskable_custom_cmp<O, F, Outs,
 362                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 363                              AttSrcAsm, IntelSrcAsm, [],[]>;
 364
 365 // Bitcasts between 512-bit vector types. Return the original type since
 366 // no instruction is needed for the conversion
 367 let Predicates = [HasAVX512] in {
 368   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 369   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 370   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 371   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 372   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 373   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 374   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 375   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 376   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 377   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 378   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 379   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 380   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 381   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 382   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 383   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 384   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 385   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 386   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 387   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 388   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 389   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 390   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 391   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 392   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 393   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 394   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 395   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 396   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 397   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 398   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 399
 400   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 401   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 402   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 403   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 404   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 405   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 406   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 407   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 408   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 409   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 410   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 411   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 412   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 413   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 414   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 415   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 416   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 417   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 418   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 419   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 420   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 421   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 422   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 423   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 424   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 425   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 426   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 427   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 428   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 429   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 430
 431 // Bitcasts between 256-bit vector types. Return the original type since
 432 // no instruction is needed for the conversion
 433   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 434   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 435   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 436   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 437   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 438   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 439   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 440   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 441   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 442   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 443   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 444   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 445   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 446   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 447   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 448   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 449   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 450   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 451   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 452   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 453   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 454   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 455   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 456   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 457   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 458   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 459   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 460   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 461   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 462   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 463 }
 464
 465 //
 466 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 467 //
 468
 469 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 470     isPseudo = 1, Predicates = [HasAVX512] in {
 471 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 472                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 473 }
 474
 475 let Predicates = [HasAVX512] in {
 476 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 477 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 478 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 479 }
 480
 481 //===----------------------------------------------------------------------===//
 482 // AVX-512 - VECTOR INSERT
 483 //
 484 multiclass vinsert_for_size<int Opcode, X86VectorVTInfo From, X86VectorVTInfo To,
 485                                                        PatFrag vinsert_insert> {
 486   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 487     defm rr : AVX512_maskable<Opcode, MRMSrcReg, To, (outs To.RC:$dst),
 488                    (ins To.RC:$src1, From.RC:$src2, i32u8imm:$src3),
 489                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 490                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 491                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 492                                          (From.VT From.RC:$src2),
 493                                          (iPTR imm))>, AVX512AIi8Base, EVEX_4V;
 494
 495   let mayLoad = 1 in
 496     defm rm : AVX512_maskable<Opcode, MRMSrcMem, To, (outs To.RC:$dst),
 497                    (ins To.RC:$src1, From.MemOp:$src2, i32u8imm:$src3),
 498                    "vinsert" # From.EltTypeName # "x" # From.NumElts,
 499                    "$src3, $src2, $src1", "$src1, $src2, $src3",
 500                    (vinsert_insert:$src3 (To.VT To.RC:$src1),
 501                                (From.VT (bitconvert (From.LdFrag addr:$src2))),
 502                                (iPTR imm))>, AVX512AIi8Base, EVEX_4V,
 503                    EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 504   }
 505 }
 506
 507 multiclass vinsert_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 508                        X86VectorVTInfo To, PatFrag vinsert_insert,
 509                        SDNodeXForm INSERT_get_vinsert_imm , list<Predicate> p> {
 510   let Predicates = p in {
 511     def : Pat<(vinsert_insert:$ins
 512                      (To.VT To.RC:$src1), (From.VT From.RC:$src2), (iPTR imm)),
 513               (To.VT (!cast<Instruction>(InstrStr#"rr")
 514                      To.RC:$src1, From.RC:$src2,
 515                      (INSERT_get_vinsert_imm To.RC:$ins)))>;
 516
 517     def : Pat<(vinsert_insert:$ins
 518                   (To.VT To.RC:$src1),
 519                   (From.VT (bitconvert (From.LdFrag addr:$src2))),
 520                   (iPTR imm)),
 521               (To.VT (!cast<Instruction>(InstrStr#"rm")
 522                   To.RC:$src1, addr:$src2,
 523                   (INSERT_get_vinsert_imm To.RC:$ins)))>;
 524   }
 525 }
 526
 527 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 528                             ValueType EltVT64, int Opcode256> {
 529
 530   let Predicates = [HasVLX] in
 531     defm NAME # "32x4Z256" : vinsert_for_size<Opcode128,
 532                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 533                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 534                                  vinsert128_insert>, EVEX_V256;
 535
 536   defm NAME # "32x4Z" : vinsert_for_size<Opcode128,
 537                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 538                                  X86VectorVTInfo<16, EltVT32, VR512>,
 539                                  vinsert128_insert>, EVEX_V512;
 540
 541   defm NAME # "64x4Z" : vinsert_for_size<Opcode256,
 542                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 543                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 544                                  vinsert256_insert>, VEX_W, EVEX_V512;
 545
 546   let Predicates = [HasVLX, HasDQI] in
 547     defm NAME # "64x2Z256" : vinsert_for_size<Opcode128,
 548                                    X86VectorVTInfo< 2, EltVT64, VR128X>,
 549                                    X86VectorVTInfo< 4, EltVT64, VR256X>,
 550                                    vinsert128_insert>, VEX_W, EVEX_V256;
 551
 552   let Predicates = [HasDQI] in {
 553     defm NAME # "64x2Z" : vinsert_for_size<Opcode128,
 554                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 555                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 556                                  vinsert128_insert>, VEX_W, EVEX_V512;
 557
 558     defm NAME # "32x8Z" : vinsert_for_size<Opcode256,
 559                                    X86VectorVTInfo< 8, EltVT32, VR256X>,
 560                                    X86VectorVTInfo<16, EltVT32, VR512>,
 561                                    vinsert256_insert>, EVEX_V512;
 562   }
 563 }
 564
 565 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 566 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 567
 568 // Codegen pattern with the alternative types,
 569 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 570 defm : vinsert_for_size_lowering<"VINSERTF32x4Z256", v2f64x_info, v4f64x_info,
 571               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 572 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v2i64x_info, v4i64x_info,
 573               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX, NoDQI]>;
 574
 575 defm : vinsert_for_size_lowering<"VINSERTF32x4Z", v2f64x_info, v8f64_info,
 576               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 577 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v2i64x_info, v8i64_info,
 578               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512, NoDQI]>;
 579
 580 defm : vinsert_for_size_lowering<"VINSERTF64x4Z", v8f32x_info, v16f32_info,
 581               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 582 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v8i32x_info, v16i32_info,
 583               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512, NoDQI]>;
 584
 585 // Codegen pattern with the alternative types insert VEC128 into VEC256
 586 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v8i16x_info, v16i16x_info,
 587               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 588 defm : vinsert_for_size_lowering<"VINSERTI32x4Z256", v16i8x_info, v32i8x_info,
 589               vinsert128_insert, INSERT_get_vinsert128_imm, [HasVLX]>;
 590 // Codegen pattern with the alternative types insert VEC128 into VEC512
 591 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v8i16x_info, v32i16_info,
 592               vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 593 defm : vinsert_for_size_lowering<"VINSERTI32x4Z", v16i8x_info, v64i8_info,
 594                vinsert128_insert, INSERT_get_vinsert128_imm, [HasAVX512]>;
 595 // Codegen pattern with the alternative types insert VEC256 into VEC512
 596 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v16i16x_info, v32i16_info,
 597               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 598 defm : vinsert_for_size_lowering<"VINSERTI64x4Z", v32i8x_info, v64i8_info,
 599               vinsert256_insert, INSERT_get_vinsert256_imm, [HasAVX512]>;
 600
 601 // vinsertps - insert f32 to XMM
 602 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 603       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 604       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 605       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 606       EVEX_4V;
 607 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 608       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 609       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 610       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 611                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 612                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 613
 614 //===----------------------------------------------------------------------===//
 615 // AVX-512 VECTOR EXTRACT
 616 //---
 617
 618 multiclass vextract_for_size_first_position_lowering<X86VectorVTInfo From,
 619                                                      X86VectorVTInfo To> {
 620   // A subvector extract from the first vector position is
 621   // a subregister copy that needs no instruction.
 622   def NAME # To.NumElts:
 623       Pat<(To.VT (extract_subvector (From.VT From.RC:$src),(iPTR 0))),
 624           (To.VT (EXTRACT_SUBREG (From.VT From.RC:$src), To.SubRegIdx))>;
 625 }
 626
 627 multiclass vextract_for_size<int Opcode,
 628                                     X86VectorVTInfo From, X86VectorVTInfo To,
 629                                     PatFrag vextract_extract> :
 630   vextract_for_size_first_position_lowering<From, To> {
 631
 632   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 633     // use AVX512_maskable_in_asm (AVX512_maskable can't be used due to
 634     // vextract_extract), we interesting only in patterns without mask,
 635     // intrinsics pattern match generated bellow.
 636     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 637                 (ins From.RC:$src1, i32u8imm:$idx),
 638                 "vextract" # To.EltTypeName # "x" # To.NumElts,
 639                 "$idx, $src1", "$src1, $idx",
 640                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT From.RC:$src1),
 641                                                          (iPTR imm)))]>,
 642               AVX512AIi8Base, EVEX;
 643     let mayStore = 1 in {
 644       def rm  : AVX512AIi8<Opcode, MRMDestMem, (outs),
 645                       (ins To.MemOp:$dst, From.RC:$src1, i32u8imm:$src2),
 646                       "vextract" # To.EltTypeName # "x" # To.NumElts #
 647                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 648                       []>, EVEX;
 649
 650       def rmk : AVX512AIi8<Opcode, MRMDestMem, (outs),
 651                       (ins To.MemOp:$dst, To.KRCWM:$mask,
 652                                           From.RC:$src1, i32u8imm:$src2),
 653                        "vextract" # To.EltTypeName # "x" # To.NumElts #
 654                             "\t{$src2, $src1, $dst {${mask}}|"
 655                             "$dst {${mask}}, $src1, $src2}",
 656                       []>, EVEX_K, EVEX;
 657     }//mayStore = 1
 658   }
 659
 660   // Intrinsic call with masking.
 661   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 662                               "x" # To.NumElts # "_" # From.Size)
 663                 From.RC:$src1, (iPTR imm:$idx), To.RC:$src0, To.MRC:$mask),
 664             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 665                                 From.ZSuffix # "rrk")
 666                 To.RC:$src0,
 667                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 668                 From.RC:$src1, imm:$idx)>;
 669
 670   // Intrinsic call with zero-masking.
 671   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 672                               "x" # To.NumElts # "_" # From.Size)
 673                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, To.MRC:$mask),
 674             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 675                                 From.ZSuffix # "rrkz")
 676                 (COPY_TO_REGCLASS To.MRC:$mask, To.KRCWM),
 677                 From.RC:$src1, imm:$idx)>;
 678
 679   // Intrinsic call without masking.
 680   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 681                               "x" # To.NumElts # "_" # From.Size)
 682                 From.RC:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 683             (!cast<Instruction>(NAME # To.EltSize # "x" # To.NumElts #
 684                                 From.ZSuffix # "rr")
 685                 From.RC:$src1, imm:$idx)>;
 686 }
 687
 688 // Codegen pattern for the alternative types
 689 multiclass vextract_for_size_lowering<string InstrStr, X86VectorVTInfo From,
 690                 X86VectorVTInfo To, PatFrag vextract_extract,
 691                 SDNodeXForm EXTRACT_get_vextract_imm, list<Predicate> p> :
 692   vextract_for_size_first_position_lowering<From, To> {
 693
 694   let Predicates = p in
 695      def : Pat<(vextract_extract:$ext (From.VT From.RC:$src1), (iPTR imm)),
 696                (To.VT (!cast<Instruction>(InstrStr#"rr")
 697                           From.RC:$src1,
 698                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 699 }
 700
 701 multiclass vextract_for_type<ValueType EltVT32, int Opcode128,
 702                                              ValueType EltVT64, int Opcode256> {
 703   defm NAME # "32x4Z" : vextract_for_size<Opcode128,
 704                                  X86VectorVTInfo<16, EltVT32, VR512>,
 705                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 706                                  vextract128_extract>,
 707                                      EVEX_V512, EVEX_CD8<32, CD8VT4>;
 708   defm NAME # "64x4Z" : vextract_for_size<Opcode256,
 709                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 710                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 711                                  vextract256_extract>,
 712                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT4>;
 713   let Predicates = [HasVLX] in
 714     defm NAME # "32x4Z256" : vextract_for_size<Opcode128,
 715                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 716                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 717                                  vextract128_extract>,
 718                                      EVEX_V256, EVEX_CD8<32, CD8VT4>;
 719   let Predicates = [HasVLX, HasDQI] in
 720     defm NAME # "64x2Z256" : vextract_for_size<Opcode128,
 721                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 722                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 723                                  vextract128_extract>,
 724                                      VEX_W, EVEX_V256, EVEX_CD8<64, CD8VT2>;
 725   let Predicates = [HasDQI] in {
 726     defm NAME # "64x2Z" : vextract_for_size<Opcode128,
 727                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 728                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 729                                  vextract128_extract>,
 730                                      VEX_W, EVEX_V512, EVEX_CD8<64, CD8VT2>;
 731     defm NAME # "32x8Z" : vextract_for_size<Opcode256,
 732                                  X86VectorVTInfo<16, EltVT32, VR512>,
 733                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 734                                  vextract256_extract>,
 735                                      EVEX_V512, EVEX_CD8<32, CD8VT8>;
 736   }
 737 }
 738
 739 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 740 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 741
 742 // extract_subvector codegen patterns with the alternative types.
 743 // Only add this if 64x2 and its friends are not supported natively via AVX512DQ.
 744 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z", v8f64_info, v2f64x_info,
 745           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 746 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v8i64_info, v2i64x_info,
 747           vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512, NoDQI]>;
 748
 749 defm : vextract_for_size_lowering<"VEXTRACTF64x4Z", v16f32_info, v8f32x_info,
 750           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 751 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v16i32_info, v8i32x_info,
 752           vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512, NoDQI]>;
 753
 754 defm : vextract_for_size_lowering<"VEXTRACTF32x4Z256", v4f64x_info, v2f64x_info,
 755           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 756 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z256", v4i64x_info, v2i64x_info,
 757           vextract128_extract, EXTRACT_get_vextract128_imm, [HasVLX, NoDQI]>;
 758
 759 // Codegen pattern with the alternative types extract VEC128 from VEC512
 760 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v32i16_info, v8i16x_info,
 761                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 762 defm : vextract_for_size_lowering<"VEXTRACTI32x4Z", v64i8_info, v16i8x_info,
 763                  vextract128_extract, EXTRACT_get_vextract128_imm, [HasAVX512]>;
 764 // Codegen pattern with the alternative types extract VEC256 from VEC512
 765 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v32i16_info, v16i16x_info,
 766                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 767 defm : vextract_for_size_lowering<"VEXTRACTI64x4Z", v64i8_info, v32i8x_info,
 768                  vextract256_extract, EXTRACT_get_vextract256_imm, [HasAVX512]>;
 769
 770 // A 128-bit subvector insert to the first 512-bit vector position
 771 // is a subregister copy that needs no instruction.
 772 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 773           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 774           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 775           sub_ymm)>;
 776 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 777           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 778           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 779           sub_ymm)>;
 780 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 781           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 782           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 783           sub_ymm)>;
 784 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 785           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 786           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 787           sub_ymm)>;
 788
 789 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 790           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 791 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 792           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 793 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 794           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 795 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 796           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 797 def : Pat<(insert_subvector undef, (v16i16 VR256X:$src), (iPTR 0)),
 798           (INSERT_SUBREG (v32i16 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 799 def : Pat<(insert_subvector undef, (v32i8 VR256X:$src), (iPTR 0)),
 800           (INSERT_SUBREG (v64i8 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 801
 802 // vextractps - extract 32 bits from XMM
 803 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 804       (ins VR128X:$src1, u8imm:$src2),
 805       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 806       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 807       EVEX;
 808
 809 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 810       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 811       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 812       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 813                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 814
 815 //===---------------------------------------------------------------------===//
 816 // AVX-512 BROADCAST
 817 //---
 818
 819 multiclass avx512_broadcast_rm<bits<8> opc, string OpcodeStr,
 820                             X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo> {
 821
 822   defm r : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
 823                    (ins SrcInfo.RC:$src), OpcodeStr, "$src", "$src",
 824                    (DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src)))>,
 825                    T8PD, EVEX;
 826   let mayLoad = 1 in
 827     defm m : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
 828                      (ins SrcInfo.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
 829                      (DestInfo.VT (X86VBroadcast
 830                                      (SrcInfo.ScalarLdFrag addr:$src)))>,
 831                      T8PD, EVEX, EVEX_CD8<SrcInfo.EltSize, CD8VT1>;
 832 }
 833
 834 multiclass avx512_fp_broadcast_vl<bits<8> opc, string OpcodeStr,
 835                                                        AVX512VLVectorVTInfo _> {
 836   defm Z  : avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 837                              EVEX_V512;
 838
 839   let Predicates = [HasVLX] in {
 840     defm Z256  : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 841                              EVEX_V256;
 842   }
 843 }
 844
 845 let ExeDomain = SSEPackedSingle in {
 846   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, "vbroadcastss",
 847                                          avx512vl_f32_info>;
 848    let Predicates = [HasVLX] in {
 849      defm VBROADCASTSSZ128  : avx512_broadcast_rm<0x18, "vbroadcastss",
 850                                          v4f32x_info, v4f32x_info>, EVEX_V128;
 851    }
 852 }
 853
 854 let ExeDomain = SSEPackedDouble in {
 855   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, "vbroadcastsd",
 856                                          avx512vl_f64_info>, VEX_W;
 857 }
 858
 859 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 860 // Later, we can canonize broadcast instructions before ISel phase and
 861 // eliminate additional patterns on ISel.
 862 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 863 // representations of source
 864 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 865                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 866                                 RegisterClass SrcRC_s> {
 867   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 868             (!cast<Instruction>(InstName##"r")
 869               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 870
 871   let AddedComplexity = 30 in {
 872     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 873                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 874               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 875                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 876
 877     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 878                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 879               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 880                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 881   }
 882 }
 883
 884 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 885                             VR128X, FR32X>;
 886 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 887                             VR128X, FR64X>;
 888
 889 let Predicates = [HasVLX] in {
 890   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 891                               v8f32x_info, VR128X, FR32X>;
 892   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 893                               v4f32x_info, VR128X, FR32X>;
 894   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 895                               v4f64x_info, VR128X, FR64X>;
 896 }
 897
 898 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 899           (VBROADCASTSSZm addr:$src)>;
 900 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 901           (VBROADCASTSDZm addr:$src)>;
 902
 903 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 904           (VBROADCASTSSZm addr:$src)>;
 905 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 906           (VBROADCASTSDZm addr:$src)>;
 907
 908 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 909                                     RegisterClass SrcRC> {
 910   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 911                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 912                            "$src", "$src", []>, T8PD, EVEX;
 913 }
 914
 915 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 916                                        RegisterClass SrcRC, Predicate prd> {
 917   let Predicates = [prd] in
 918     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 919   let Predicates = [prd, HasVLX] in {
 920     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 921     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 922   }
 923 }
 924
 925 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 926                                                  HasBWI>;
 927 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 928                                                  HasBWI>;
 929 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 930                                                  HasAVX512>;
 931 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 932                                                  HasAVX512>, VEX_W;
 933
 934 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 935            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 936
 937 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 938            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 939
 940 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 941         (VPBROADCASTDrZr GR32:$src)>;
 942 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 943         (VPBROADCASTQrZr GR64:$src)>;
 944
 945 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 946         (VPBROADCASTDrZr GR32:$src)>;
 947 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 948         (VPBROADCASTQrZr GR64:$src)>;
 949
 950 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 951                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 952           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 953 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 954                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 955           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 956
 957 // Provide aliases for broadcast from the same register class that
 958 // automatically does the extract.
 959 multiclass avx512_int_broadcast_rm_lowering<X86VectorVTInfo DestInfo,
 960                                             X86VectorVTInfo SrcInfo> {
 961   def : Pat<(DestInfo.VT (X86VBroadcast (SrcInfo.VT SrcInfo.RC:$src))),
 962             (!cast<Instruction>(NAME#DestInfo.ZSuffix#"r")
 963                 (EXTRACT_SUBREG (SrcInfo.VT SrcInfo.RC:$src), sub_xmm))>;
 964 }
 965
 966 multiclass avx512_int_broadcast_rm_vl<bits<8> opc, string OpcodeStr,
 967                                         AVX512VLVectorVTInfo _, Predicate prd> {
 968   let Predicates = [prd] in {
 969     defm Z :   avx512_broadcast_rm<opc, OpcodeStr, _.info512, _.info128>,
 970                avx512_int_broadcast_rm_lowering<_.info512, _.info256>,
 971                                   EVEX_V512;
 972     // Defined separately to avoid redefinition.
 973     defm Z_Alt : avx512_int_broadcast_rm_lowering<_.info512, _.info512>;
 974   }
 975   let Predicates = [prd, HasVLX] in {
 976     defm Z256 : avx512_broadcast_rm<opc, OpcodeStr, _.info256, _.info128>,
 977                 avx512_int_broadcast_rm_lowering<_.info256, _.info256>,
 978                                  EVEX_V256;
 979     defm Z128 : avx512_broadcast_rm<opc, OpcodeStr, _.info128, _.info128>,
 980                                  EVEX_V128;
 981   }
 982 }
 983
 984 defm VPBROADCASTB  : avx512_int_broadcast_rm_vl<0x78, "vpbroadcastb",
 985                                            avx512vl_i8_info, HasBWI>;
 986 defm VPBROADCASTW  : avx512_int_broadcast_rm_vl<0x79, "vpbroadcastw",
 987                                            avx512vl_i16_info, HasBWI>;
 988 defm VPBROADCASTD  : avx512_int_broadcast_rm_vl<0x58, "vpbroadcastd",
 989                                            avx512vl_i32_info, HasAVX512>;
 990 defm VPBROADCASTQ  : avx512_int_broadcast_rm_vl<0x59, "vpbroadcastq",
 991                                            avx512vl_i64_info, HasAVX512>, VEX_W;
 992
 993 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 994                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 995   let mayLoad = 1 in
 996     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
 997                              (ins _Src.MemOp:$src), OpcodeStr, "$src", "$src",
 998                              (_Dst.VT (X86SubVBroadcast
 999                                (_Src.VT (bitconvert (_Src.LdFrag addr:$src)))))>,
1000                               AVX5128IBase, EVEX;
1001 }
1002
1003 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1004                        v16i32_info, v4i32x_info>,
1005                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1006 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1007                        v16f32_info, v4f32x_info>,
1008                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
1009 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
1010                        v8i64_info, v4i64x_info>, VEX_W,
1011                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1012 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
1013                        v8f64_info, v4f64x_info>, VEX_W,
1014                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
1015
1016 let Predicates = [HasVLX] in {
1017 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
1018                            v8i32x_info, v4i32x_info>,
1019                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1020 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
1021                            v8f32x_info, v4f32x_info>,
1022                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
1023 }
1024 let Predicates = [HasVLX, HasDQI] in {
1025 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1026                            v4i64x_info, v2i64x_info>, VEX_W,
1027                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1028 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1029                            v4f64x_info, v2f64x_info>, VEX_W,
1030                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
1031 }
1032 let Predicates = [HasDQI] in {
1033 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
1034                        v8i64_info, v2i64x_info>, VEX_W,
1035                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1036 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
1037                        v16i32_info, v8i32x_info>,
1038                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1039 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
1040                        v8f64_info, v2f64x_info>, VEX_W,
1041                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
1042 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
1043                        v16f32_info, v8f32x_info>,
1044                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
1045 }
1046
1047 multiclass avx512_broadcast_32x2<bits<8> opc, string OpcodeStr,
1048                                  X86VectorVTInfo _Dst, X86VectorVTInfo _Src,
1049                                  SDNode OpNode = X86SubVBroadcast> {
1050
1051   defm r : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
1052                    (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
1053                    (_Dst.VT (OpNode (_Src.VT _Src.RC:$src)))>,
1054                    T8PD, EVEX;
1055   let mayLoad = 1 in
1056     defm m : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
1057                    (ins _Src.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
1058                    (_Dst.VT (OpNode
1059                               (_Src.VT (scalar_to_vector(loadi64 addr:$src)))))>,
1060                    T8PD, EVEX, EVEX_CD8<_Src.EltSize, CD8VT2>;
1061 }
1062
1063 multiclass avx512_common_broadcast_32x2<bits<8> opc, string OpcodeStr,
1064                              AVX512VLVectorVTInfo _> {
1065   let Predicates = [HasDQI] in
1066     defm Z :    avx512_broadcast_32x2<opc, OpcodeStr, _.info512, _.info128>,
1067                                   EVEX_V512;
1068   let Predicates = [HasDQI, HasVLX] in
1069     defm Z256 : avx512_broadcast_32x2<opc, OpcodeStr, _.info256, _.info128>,
1070                                   EVEX_V256;
1071 }
1072
1073 multiclass avx512_common_broadcast_i32x2<bits<8> opc, string OpcodeStr,
1074                                                        AVX512VLVectorVTInfo _> :
1075   avx512_common_broadcast_32x2<opc, OpcodeStr, _> {
1076
1077   let Predicates = [HasDQI, HasVLX] in
1078     defm Z128 : avx512_broadcast_32x2<opc, OpcodeStr, _.info128, _.info128,
1079                                       X86SubV32x2Broadcast>, EVEX_V128;
1080 }
1081
1082 defm VPBROADCASTI32X2  : avx512_common_broadcast_i32x2<0x59, "vbroadcasti32x2",
1083                                            avx512vl_i32_info>;
1084 defm VPBROADCASTF32X2  : avx512_common_broadcast_32x2<0x19, "vbroadcastf32x2",
1085                                            avx512vl_f32_info>;
1086
1087 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
1088           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
1089 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
1090           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
1091
1092 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
1093           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
1094 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
1095           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
1096
1097 // Provide fallback in case the load node that is used in the patterns above
1098 // is used by additional users, which prevents the pattern selection.
1099 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
1100           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
1101 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
1102           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
1103
1104
1105 //===----------------------------------------------------------------------===//
1106 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
1107 //---
1108 multiclass avx512_mask_broadcastm<bits<8> opc, string OpcodeStr,
1109                                   X86VectorVTInfo _, RegisterClass KRC> {
1110   def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.RC:$dst), (ins KRC:$src),
1111                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1112                   [(set _.RC:$dst, (_.VT (X86VBroadcastm KRC:$src)))]>, EVEX;
1113 }
1114
1115 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
1116                                  AVX512VLVectorVTInfo VTInfo, RegisterClass KRC> {
1117   let Predicates = [HasCDI] in
1118     defm Z : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info512, KRC>, EVEX_V512;
1119   let Predicates = [HasCDI, HasVLX] in {
1120     defm Z256 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info256, KRC>, EVEX_V256;
1121     defm Z128 : avx512_mask_broadcastm<opc, OpcodeStr, VTInfo.info128, KRC>, EVEX_V128;
1122   }
1123 }
1124
1125 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1126                                                avx512vl_i32_info, VK16>;
1127 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1128                                                avx512vl_i64_info, VK8>, VEX_W;
1129
1130 //===----------------------------------------------------------------------===//
1131 // -- VPERMI2 - 3 source operands form --
1132 multiclass avx512_perm_i<bits<8> opc, string OpcodeStr,
1133                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1134 let Constraints = "$src1 = $dst" in {
1135   defm rr: AVX512_maskable_3src_cast<opc, MRMSrcReg, _, IdxVT, (outs _.RC:$dst),
1136           (ins _.RC:$src2, _.RC:$src3),
1137           OpcodeStr, "$src3, $src2", "$src2, $src3",
1138           (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1139          AVX5128IBase;
1140
1141   let mayLoad = 1 in
1142   defm rm: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1143             (ins _.RC:$src2, _.MemOp:$src3),
1144             OpcodeStr, "$src3, $src2", "$src2, $src3",
1145             (_.VT (X86VPermi2X IdxVT.RC:$src1, _.RC:$src2,
1146                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1147             EVEX_4V, AVX5128IBase;
1148   }
1149 }
1150 multiclass avx512_perm_i_mb<bits<8> opc, string OpcodeStr,
1151                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1152   let mayLoad = 1, Constraints = "$src1 = $dst" in
1153   defm rmb: AVX512_maskable_3src_cast<opc, MRMSrcMem, _, IdxVT, (outs _.RC:$dst),
1154               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1155               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1156               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1157               (_.VT (X86VPermi2X IdxVT.RC:$src1,
1158                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1159               AVX5128IBase, EVEX_4V, EVEX_B;
1160 }
1161
1162 multiclass avx512_perm_i_sizes<bits<8> opc, string OpcodeStr,
1163                                AVX512VLVectorVTInfo VTInfo,
1164                                AVX512VLVectorVTInfo ShuffleMask> {
1165   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1166                            ShuffleMask.info512>,
1167             avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info512,
1168                              ShuffleMask.info512>, EVEX_V512;
1169   let Predicates = [HasVLX] in {
1170   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1171                                ShuffleMask.info128>,
1172                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info128,
1173                                   ShuffleMask.info128>, EVEX_V128;
1174   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1175                                ShuffleMask.info256>,
1176                  avx512_perm_i_mb<opc, OpcodeStr, VTInfo.info256,
1177                                   ShuffleMask.info256>,  EVEX_V256;
1178   }
1179 }
1180
1181 multiclass avx512_perm_i_sizes_w<bits<8> opc, string OpcodeStr,
1182                                  AVX512VLVectorVTInfo VTInfo,
1183                                  AVX512VLVectorVTInfo Idx> {
1184   let Predicates = [HasBWI] in
1185   defm NAME: avx512_perm_i<opc, OpcodeStr, VTInfo.info512,
1186                            Idx.info512>, EVEX_V512;
1187   let Predicates = [HasBWI, HasVLX] in {
1188   defm NAME#128: avx512_perm_i<opc, OpcodeStr, VTInfo.info128,
1189                                Idx.info128>, EVEX_V128;
1190   defm NAME#256: avx512_perm_i<opc, OpcodeStr, VTInfo.info256,
1191                                Idx.info256>,  EVEX_V256;
1192   }
1193 }
1194
1195 defm VPERMI2D  : avx512_perm_i_sizes<0x76, "vpermi2d",
1196                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1197 defm VPERMI2Q  : avx512_perm_i_sizes<0x76, "vpermi2q",
1198                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1199 defm VPERMI2W  : avx512_perm_i_sizes_w<0x75, "vpermi2w",
1200                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1201 defm VPERMI2PS : avx512_perm_i_sizes<0x77, "vpermi2ps",
1202                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1203 defm VPERMI2PD : avx512_perm_i_sizes<0x77, "vpermi2pd",
1204                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1205
1206 // VPERMT2
1207 multiclass avx512_perm_t<bits<8> opc, string OpcodeStr,
1208                          X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1209 let Constraints = "$src1 = $dst" in {
1210   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1211           (ins IdxVT.RC:$src2, _.RC:$src3),
1212           OpcodeStr, "$src3, $src2", "$src2, $src3",
1213           (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2, _.RC:$src3))>, EVEX_4V,
1214          AVX5128IBase;
1215
1216   let mayLoad = 1 in
1217   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1218             (ins IdxVT.RC:$src2, _.MemOp:$src3),
1219             OpcodeStr, "$src3, $src2", "$src2, $src3",
1220             (_.VT (X86VPermt2 _.RC:$src1, IdxVT.RC:$src2,
1221                    (bitconvert (_.LdFrag addr:$src3))))>,
1222             EVEX_4V, AVX5128IBase;
1223   }
1224 }
1225 multiclass avx512_perm_t_mb<bits<8> opc, string OpcodeStr,
1226                             X86VectorVTInfo _, X86VectorVTInfo IdxVT> {
1227   let mayLoad = 1, Constraints = "$src1 = $dst" in
1228   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1229               (ins IdxVT.RC:$src2, _.ScalarMemOp:$src3),
1230               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1231               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1232               (_.VT (X86VPermt2 _.RC:$src1,
1233                IdxVT.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1234               AVX5128IBase, EVEX_4V, EVEX_B;
1235 }
1236
1237 multiclass avx512_perm_t_sizes<bits<8> opc, string OpcodeStr,
1238                                AVX512VLVectorVTInfo VTInfo,
1239                                AVX512VLVectorVTInfo ShuffleMask> {
1240   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1241                               ShuffleMask.info512>,
1242             avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info512,
1243                               ShuffleMask.info512>, EVEX_V512;
1244   let Predicates = [HasVLX] in {
1245   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1246                               ShuffleMask.info128>,
1247                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info128,
1248                               ShuffleMask.info128>, EVEX_V128;
1249   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1250                               ShuffleMask.info256>,
1251                  avx512_perm_t_mb<opc, OpcodeStr, VTInfo.info256,
1252                               ShuffleMask.info256>, EVEX_V256;
1253   }
1254 }
1255
1256 multiclass avx512_perm_t_sizes_w<bits<8> opc, string OpcodeStr,
1257                                  AVX512VLVectorVTInfo VTInfo,
1258                                  AVX512VLVectorVTInfo Idx> {
1259   let Predicates = [HasBWI] in
1260   defm NAME: avx512_perm_t<opc, OpcodeStr, VTInfo.info512,
1261                            Idx.info512>, EVEX_V512;
1262   let Predicates = [HasBWI, HasVLX] in {
1263   defm NAME#128: avx512_perm_t<opc, OpcodeStr, VTInfo.info128,
1264                                Idx.info128>, EVEX_V128;
1265   defm NAME#256: avx512_perm_t<opc, OpcodeStr, VTInfo.info256,
1266                                Idx.info256>, EVEX_V256;
1267   }
1268 }
1269
1270 defm VPERMT2D  : avx512_perm_t_sizes<0x7E, "vpermt2d",
1271                   avx512vl_i32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1272 defm VPERMT2Q  : avx512_perm_t_sizes<0x7E, "vpermt2q",
1273                   avx512vl_i64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1274 defm VPERMT2W  : avx512_perm_t_sizes_w<0x7D, "vpermt2w",
1275                   avx512vl_i16_info, avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1276 defm VPERMT2PS : avx512_perm_t_sizes<0x7F, "vpermt2ps",
1277                   avx512vl_f32_info, avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1278 defm VPERMT2PD : avx512_perm_t_sizes<0x7F, "vpermt2pd",
1279                   avx512vl_f64_info, avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1280
1281 //===----------------------------------------------------------------------===//
1282 // AVX-512 - BLEND using mask
1283 //
1284 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1285   let ExeDomain = _.ExeDomain in {
1286   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1287              (ins _.RC:$src1, _.RC:$src2),
1288              !strconcat(OpcodeStr,
1289              "\t{$src2, $src1, ${dst}|${dst}, $src1, $src2}"),
1290              []>, EVEX_4V;
1291   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1292              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1293              !strconcat(OpcodeStr,
1294              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1295              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1296                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1297   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1298              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1299              !strconcat(OpcodeStr,
1300              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1301              []>, EVEX_4V, EVEX_KZ;
1302   let mayLoad = 1 in {
1303   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1304              (ins _.RC:$src1, _.MemOp:$src2),
1305              !strconcat(OpcodeStr,
1306              "\t{$src2, $src1, ${dst}|${dst}, $src1, $src2}"),
1307              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1308   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1309              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1310              !strconcat(OpcodeStr,
1311              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1312              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1313               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1314               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1315   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1316              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1317              !strconcat(OpcodeStr,
1318              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1319              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1320   }
1321   }
1322 }
1323 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1324
1325   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1326       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1327        !strconcat(OpcodeStr,
1328             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1329             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1330       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1331                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1332       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1333
1334   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1335       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1336        !strconcat(OpcodeStr,
1337             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1338             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1339       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1340
1341 }
1342
1343 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1344                                  AVX512VLVectorVTInfo VTInfo> {
1345   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1346            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1347
1348   let Predicates = [HasVLX] in {
1349     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1350                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1351     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1352                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1353   }
1354 }
1355
1356 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1357                          AVX512VLVectorVTInfo VTInfo> {
1358   let Predicates = [HasBWI] in
1359     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1360
1361   let Predicates = [HasBWI, HasVLX] in {
1362     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1363     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1364   }
1365 }
1366
1367
1368 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1369 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1370 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1371 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1372 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1373 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1374
1375
1376 let Predicates = [HasAVX512] in {
1377 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1378                             (v8f32 VR256X:$src2))),
1379             (EXTRACT_SUBREG
1380               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1381             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1382             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1383
1384 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1385                             (v8i32 VR256X:$src2))),
1386             (EXTRACT_SUBREG
1387                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1388             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1389             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1390 }
1391 //===----------------------------------------------------------------------===//
1392 // Compare Instructions
1393 //===----------------------------------------------------------------------===//
1394
1395 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1396
1397 multiclass avx512_cmp_scalar<X86VectorVTInfo _, SDNode OpNode, SDNode OpNodeRnd>{
1398
1399   defm  rr_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1400                       (outs _.KRC:$dst),
1401                       (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1402                       "vcmp${cc}"#_.Suffix,
1403                       "$src2, $src1", "$src1, $src2",
1404                       (OpNode (_.VT _.RC:$src1),
1405                               (_.VT _.RC:$src2),
1406                               imm:$cc)>, EVEX_4V;
1407   let mayLoad = 1 in
1408     defm  rm_Int  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1409                       (outs _.KRC:$dst),
1410                       (ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1411                       "vcmp${cc}"#_.Suffix,
1412                       "$src2, $src1", "$src1, $src2",
1413                       (OpNode (_.VT _.RC:$src1),
1414                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
1415                           imm:$cc)>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1416
1417   defm  rrb_Int  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1418                      (outs _.KRC:$dst),
1419                      (ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1420                      "vcmp${cc}"#_.Suffix,
1421                      "{sae}, $src2, $src1", "$src1, $src2, {sae}",
1422                      (OpNodeRnd (_.VT _.RC:$src1),
1423                                 (_.VT _.RC:$src2),
1424                                 imm:$cc,
1425                                 (i32 FROUND_NO_EXC))>, EVEX_4V, EVEX_B;
1426   // Accept explicit immediate argument form instead of comparison code.
1427   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1428     defm  rri_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1429                         (outs VK1:$dst),
1430                         (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1431                         "vcmp"#_.Suffix,
1432                         "$cc, $src2, $src1", "$src1, $src2, $cc">, EVEX_4V;
1433     defm  rmi_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1434                         (outs _.KRC:$dst),
1435                         (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1436                         "vcmp"#_.Suffix,
1437                         "$cc, $src2, $src1", "$src1, $src2, $cc">,
1438                         EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1439
1440     defm  rrb_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1441                        (outs _.KRC:$dst),
1442                        (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1443                        "vcmp"#_.Suffix,
1444                        "$cc, {sae}, $src2, $src1","$src1, $src2, {sae}, $cc">,
1445                        EVEX_4V, EVEX_B;
1446   }// let isAsmParserOnly = 1, hasSideEffects = 0
1447
1448   let isCodeGenOnly = 1 in {
1449     def rr : AVX512Ii8<0xC2, MRMSrcReg,
1450                 (outs _.KRC:$dst), (ins _.FRC:$src1, _.FRC:$src2, AVXCC:$cc),
1451                 !strconcat("vcmp${cc}", _.Suffix,
1452                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1453                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1454                                           _.FRC:$src2,
1455                                           imm:$cc))],
1456                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1457     let mayLoad = 1 in
1458       def rm : AVX512Ii8<0xC2, MRMSrcMem,
1459                 (outs _.KRC:$dst),
1460                 (ins _.FRC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1461                 !strconcat("vcmp${cc}", _.Suffix,
1462                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1463                 [(set _.KRC:$dst, (OpNode _.FRC:$src1,
1464                                           (_.ScalarLdFrag addr:$src2),
1465                                           imm:$cc))],
1466                 IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
1467   }
1468 }
1469
1470 let Predicates = [HasAVX512] in {
1471   defm VCMPSSZ : avx512_cmp_scalar<f32x_info, X86cmpms, X86cmpmsRnd>,
1472                                    AVX512XSIi8Base;
1473   defm VCMPSDZ : avx512_cmp_scalar<f64x_info, X86cmpms, X86cmpmsRnd>,
1474                                    AVX512XDIi8Base, VEX_W;
1475 }
1476
1477 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1478               X86VectorVTInfo _> {
1479   def rr : AVX512BI<opc, MRMSrcReg,
1480              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1481              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1482              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1483              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1484   let mayLoad = 1 in
1485   def rm : AVX512BI<opc, MRMSrcMem,
1486              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1488              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1489                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1490              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1491   def rrk : AVX512BI<opc, MRMSrcReg,
1492               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1493               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1494                           "$dst {${mask}}, $src1, $src2}"),
1495               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1496                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1497               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1498   let mayLoad = 1 in
1499   def rmk : AVX512BI<opc, MRMSrcMem,
1500               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1501               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1502                           "$dst {${mask}}, $src1, $src2}"),
1503               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1504                                    (OpNode (_.VT _.RC:$src1),
1505                                        (_.VT (bitconvert
1506                                               (_.LdFrag addr:$src2))))))],
1507               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1508 }
1509
1510 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1511               X86VectorVTInfo _> :
1512            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1513   let mayLoad = 1 in {
1514   def rmb : AVX512BI<opc, MRMSrcMem,
1515               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1516               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1517                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1518               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1519                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1520               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1521   def rmbk : AVX512BI<opc, MRMSrcMem,
1522                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1523                                        _.ScalarMemOp:$src2),
1524                !strconcat(OpcodeStr,
1525                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1526                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1527                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1528                                       (OpNode (_.VT _.RC:$src1),
1529                                         (X86VBroadcast
1530                                           (_.ScalarLdFrag addr:$src2)))))],
1531                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1532   }
1533 }
1534
1535 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1536                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1537   let Predicates = [prd] in
1538   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1539            EVEX_V512;
1540
1541   let Predicates = [prd, HasVLX] in {
1542     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1543                 EVEX_V256;
1544     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1545                 EVEX_V128;
1546   }
1547 }
1548
1549 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1550                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1551                                   Predicate prd> {
1552   let Predicates = [prd] in
1553   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1554            EVEX_V512;
1555
1556   let Predicates = [prd, HasVLX] in {
1557     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1558                 EVEX_V256;
1559     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1560                 EVEX_V128;
1561   }
1562 }
1563
1564 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1565                       avx512vl_i8_info, HasBWI>,
1566                 EVEX_CD8<8, CD8VF>;
1567
1568 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1569                       avx512vl_i16_info, HasBWI>,
1570                 EVEX_CD8<16, CD8VF>;
1571
1572 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1573                       avx512vl_i32_info, HasAVX512>,
1574                 EVEX_CD8<32, CD8VF>;
1575
1576 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1577                       avx512vl_i64_info, HasAVX512>,
1578                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1579
1580 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1581                       avx512vl_i8_info, HasBWI>,
1582                 EVEX_CD8<8, CD8VF>;
1583
1584 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1585                       avx512vl_i16_info, HasBWI>,
1586                 EVEX_CD8<16, CD8VF>;
1587
1588 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1589                       avx512vl_i32_info, HasAVX512>,
1590                 EVEX_CD8<32, CD8VF>;
1591
1592 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1593                       avx512vl_i64_info, HasAVX512>,
1594                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1595
1596 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1597             (COPY_TO_REGCLASS (VPCMPGTDZrr
1598             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1599             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1600
1601 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1602             (COPY_TO_REGCLASS (VPCMPEQDZrr
1603             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1604             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1605
1606 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1607                           X86VectorVTInfo _> {
1608   def rri : AVX512AIi8<opc, MRMSrcReg,
1609              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1610              !strconcat("vpcmp${cc}", Suffix,
1611                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1612              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1613                                        imm:$cc))],
1614              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1615   let mayLoad = 1 in
1616   def rmi : AVX512AIi8<opc, MRMSrcMem,
1617              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1618              !strconcat("vpcmp${cc}", Suffix,
1619                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1620              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1621                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1622                               imm:$cc))],
1623              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1624   def rrik : AVX512AIi8<opc, MRMSrcReg,
1625               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1626                                       AVX512ICC:$cc),
1627               !strconcat("vpcmp${cc}", Suffix,
1628                          "\t{$src2, $src1, $dst {${mask}}|",
1629                          "$dst {${mask}}, $src1, $src2}"),
1630               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1631                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1632                                           imm:$cc)))],
1633               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1634   let mayLoad = 1 in
1635   def rmik : AVX512AIi8<opc, MRMSrcMem,
1636               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1637                                     AVX512ICC:$cc),
1638               !strconcat("vpcmp${cc}", Suffix,
1639                          "\t{$src2, $src1, $dst {${mask}}|",
1640                          "$dst {${mask}}, $src1, $src2}"),
1641               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1642                                    (OpNode (_.VT _.RC:$src1),
1643                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1644                                       imm:$cc)))],
1645               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1646
1647   // Accept explicit immediate argument form instead of comparison code.
1648   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1649     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1650                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1651                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1652                           "$dst, $src1, $src2, $cc}"),
1653                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1654     let mayLoad = 1 in
1655     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1656                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1657                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1658                           "$dst, $src1, $src2, $cc}"),
1659                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1660     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1661                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1662                                        u8imm:$cc),
1663                !strconcat("vpcmp", Suffix,
1664                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1665                           "$dst {${mask}}, $src1, $src2, $cc}"),
1666                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1667     let mayLoad = 1 in
1668     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1669                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1670                                        u8imm:$cc),
1671                !strconcat("vpcmp", Suffix,
1672                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1673                           "$dst {${mask}}, $src1, $src2, $cc}"),
1674                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1675   }
1676 }
1677
1678 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1679                               X86VectorVTInfo _> :
1680            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1681   def rmib : AVX512AIi8<opc, MRMSrcMem,
1682              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1683                                      AVX512ICC:$cc),
1684              !strconcat("vpcmp${cc}", Suffix,
1685                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1686                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1687              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1688                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1689                                imm:$cc))],
1690              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1691   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1692               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1693                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1694               !strconcat("vpcmp${cc}", Suffix,
1695                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1696                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1697               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1698                                   (OpNode (_.VT _.RC:$src1),
1699                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1700                                     imm:$cc)))],
1701               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1702
1703   // Accept explicit immediate argument form instead of comparison code.
1704   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1705     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1706                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1707                                        u8imm:$cc),
1708                !strconcat("vpcmp", Suffix,
1709                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1710                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1711                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1712     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1713                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1714                                        _.ScalarMemOp:$src2, u8imm:$cc),
1715                !strconcat("vpcmp", Suffix,
1716                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1717                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1718                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1719   }
1720 }
1721
1722 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1723                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1724   let Predicates = [prd] in
1725   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1726
1727   let Predicates = [prd, HasVLX] in {
1728     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1729     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1730   }
1731 }
1732
1733 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1734                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1735   let Predicates = [prd] in
1736   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1737            EVEX_V512;
1738
1739   let Predicates = [prd, HasVLX] in {
1740     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1741                 EVEX_V256;
1742     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1743                 EVEX_V128;
1744   }
1745 }
1746
1747 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1748                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1749 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1750                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1751
1752 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1753                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1754 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1755                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1756
1757 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1758                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1759 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1760                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1761
1762 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1763                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1764 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1765                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1766
1767 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1768
1769   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1770                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1771                    "vcmp${cc}"#_.Suffix,
1772                    "$src2, $src1", "$src1, $src2",
1773                    (X86cmpm (_.VT _.RC:$src1),
1774                          (_.VT _.RC:$src2),
1775                            imm:$cc)>;
1776
1777   let mayLoad = 1 in {
1778     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1779                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1780                   "vcmp${cc}"#_.Suffix,
1781                   "$src2, $src1", "$src1, $src2",
1782                   (X86cmpm (_.VT _.RC:$src1),
1783                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1784                           imm:$cc)>;
1785
1786     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1787                   (outs _.KRC:$dst),
1788                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1789                   "vcmp${cc}"#_.Suffix,
1790                   "${src2}"##_.BroadcastStr##", $src1",
1791                   "$src1, ${src2}"##_.BroadcastStr,
1792                   (X86cmpm (_.VT _.RC:$src1),
1793                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1794                           imm:$cc)>,EVEX_B;
1795   }
1796   // Accept explicit immediate argument form instead of comparison code.
1797   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1798     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1799                          (outs _.KRC:$dst),
1800                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1801                          "vcmp"#_.Suffix,
1802                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1803
1804     let mayLoad = 1 in {
1805       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1806                              (outs _.KRC:$dst),
1807                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1808                              "vcmp"#_.Suffix,
1809                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1810
1811       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1812                          (outs _.KRC:$dst),
1813                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1814                          "vcmp"#_.Suffix,
1815                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1816                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1817     }
1818  }
1819 }
1820
1821 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1822   // comparison code form (VCMP[EQ/LT/LE/...]
1823   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1824                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1825                      "vcmp${cc}"#_.Suffix,
1826                      "{sae}, $src2, $src1", "$src1, $src2, {sae}",
1827                      (X86cmpmRnd (_.VT _.RC:$src1),
1828                                     (_.VT _.RC:$src2),
1829                                     imm:$cc,
1830                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1831
1832   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1833     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1834                          (outs _.KRC:$dst),
1835                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1836                          "vcmp"#_.Suffix,
1837                          "$cc, {sae}, $src2, $src1",
1838                          "$src1, $src2, {sae}, $cc">, EVEX_B;
1839    }
1840 }
1841
1842 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1843   let Predicates = [HasAVX512] in {
1844     defm Z    : avx512_vcmp_common<_.info512>,
1845                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1846
1847   }
1848   let Predicates = [HasAVX512,HasVLX] in {
1849    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1850    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1851   }
1852 }
1853
1854 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1855                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1856 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1857                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1858
1859 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1860           (COPY_TO_REGCLASS (VCMPPSZrri
1861             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1862             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1863             imm:$cc), VK8)>;
1864 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1865           (COPY_TO_REGCLASS (VPCMPDZrri
1866             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1867             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1868             imm:$cc), VK8)>;
1869 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1870           (COPY_TO_REGCLASS (VPCMPUDZrri
1871             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1872             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1873             imm:$cc), VK8)>;
1874
1875 // ----------------------------------------------------------------
1876 // FPClass
1877 //handle fpclass instruction  mask =  op(reg_scalar,imm)
1878 //                                    op(mem_scalar,imm)
1879 multiclass avx512_scalar_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1880                                  X86VectorVTInfo _, Predicate prd> {
1881   let Predicates = [prd] in {
1882       def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),//_.KRC:$dst),
1883                       (ins _.RC:$src1, i32u8imm:$src2),
1884                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1885                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1886                               (i32 imm:$src2)))], NoItinerary>;
1887       def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1888                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1889                       OpcodeStr##_.Suffix#
1890                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1891                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1892                                       (OpNode (_.VT _.RC:$src1),
1893                                       (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1894     let mayLoad = 1, AddedComplexity = 20 in {
1895       def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1896                       (ins _.MemOp:$src1, i32u8imm:$src2),
1897                       OpcodeStr##_.Suffix##
1898                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1899                       [(set _.KRC:$dst,
1900                             (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1901                                     (i32 imm:$src2)))], NoItinerary>;
1902       def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1903                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1904                       OpcodeStr##_.Suffix##
1905                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1906                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1907                           (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
1908                               (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1909     }
1910   }
1911 }
1912
1913 //handle fpclass instruction mask = fpclass(reg_vec, reg_vec, imm)
1914 //                                  fpclass(reg_vec, mem_vec, imm)
1915 //                                  fpclass(reg_vec, broadcast(eltVt), imm)
1916 multiclass avx512_vector_fpclass<bits<8> opc, string OpcodeStr, SDNode OpNode,
1917                                  X86VectorVTInfo _, string mem, string broadcast>{
1918   def rr : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1919                       (ins _.RC:$src1, i32u8imm:$src2),
1920                       OpcodeStr##_.Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1921                       [(set _.KRC:$dst,(OpNode (_.VT _.RC:$src1),
1922                                        (i32 imm:$src2)))], NoItinerary>;
1923   def rrk : AVX512<opc, MRMSrcReg, (outs _.KRC:$dst),
1924                       (ins _.KRCWM:$mask, _.RC:$src1, i32u8imm:$src2),
1925                       OpcodeStr##_.Suffix#
1926                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1927                       [(set _.KRC:$dst,(or _.KRCWM:$mask,
1928                                        (OpNode (_.VT _.RC:$src1),
1929                                        (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1930   let mayLoad = 1 in {
1931     def rm : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1932                       (ins _.MemOp:$src1, i32u8imm:$src2),
1933                       OpcodeStr##_.Suffix##mem#
1934                       "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1935                       [(set _.KRC:$dst,(OpNode
1936                                        (_.VT (bitconvert (_.LdFrag addr:$src1))),
1937                                        (i32 imm:$src2)))], NoItinerary>;
1938     def rmk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1939                       (ins _.KRCWM:$mask, _.MemOp:$src1, i32u8imm:$src2),
1940                       OpcodeStr##_.Suffix##mem#
1941                       "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
1942                       [(set _.KRC:$dst, (or _.KRCWM:$mask, (OpNode
1943                                     (_.VT (bitconvert (_.LdFrag addr:$src1))),
1944                                     (i32 imm:$src2))))], NoItinerary>, EVEX_K;
1945     def rmb : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1946                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
1947                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1948                                         _.BroadcastStr##", $dst|$dst, ${src1}"
1949                                                     ##_.BroadcastStr##", $src2}",
1950                       [(set _.KRC:$dst,(OpNode
1951                                        (_.VT (X86VBroadcast
1952                                              (_.ScalarLdFrag addr:$src1))),
1953                                        (i32 imm:$src2)))], NoItinerary>,EVEX_B;
1954     def rmbk : AVX512<opc, MRMSrcMem, (outs _.KRC:$dst),
1955                       (ins _.KRCWM:$mask, _.ScalarMemOp:$src1, i32u8imm:$src2),
1956                       OpcodeStr##_.Suffix##broadcast##"\t{$src2, ${src1}"##
1957                             _.BroadcastStr##", $dst {${mask}}|$dst {${mask}}, ${src1}"##
1958                                                      _.BroadcastStr##", $src2}",
1959                       [(set _.KRC:$dst,(or _.KRCWM:$mask, (OpNode
1960                                        (_.VT (X86VBroadcast
1961                                              (_.ScalarLdFrag addr:$src1))),
1962                                        (i32 imm:$src2))))], NoItinerary>,
1963                                                             EVEX_B, EVEX_K;
1964   }
1965 }
1966
1967 multiclass avx512_vector_fpclass_all<string OpcodeStr,
1968             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd,
1969                                                               string broadcast>{
1970   let Predicates = [prd] in {
1971     defm Z    : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info512, "{z}",
1972                                       broadcast>, EVEX_V512;
1973   }
1974   let Predicates = [prd, HasVLX] in {
1975     defm Z128 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info128, "{x}",
1976                                       broadcast>, EVEX_V128;
1977     defm Z256 : avx512_vector_fpclass<opc, OpcodeStr, OpNode, _.info256, "{y}",
1978                                       broadcast>, EVEX_V256;
1979   }
1980 }
1981
1982 multiclass avx512_fp_fpclass_all<string OpcodeStr, bits<8> opcVec,
1983              bits<8> opcScalar, SDNode VecOpNode, SDNode ScalarOpNode, Predicate prd>{
1984   defm PS : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f32_info, opcVec,
1985                                       VecOpNode, prd, "{l}">, EVEX_CD8<32, CD8VF>;
1986   defm PD : avx512_vector_fpclass_all<OpcodeStr,  avx512vl_f64_info, opcVec,
1987                                       VecOpNode, prd, "{q}">,EVEX_CD8<64, CD8VF> , VEX_W;
1988   defm SS : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1989                                       f32x_info, prd>, EVEX_CD8<32, CD8VT1>;
1990   defm SD : avx512_scalar_fpclass<opcScalar, OpcodeStr, ScalarOpNode,
1991                                       f64x_info, prd>, EVEX_CD8<64, CD8VT1>, VEX_W;
1992 }
1993
1994 defm VFPCLASS : avx512_fp_fpclass_all<"vfpclass", 0x66, 0x67, X86Vfpclass,
1995                                       X86Vfpclasss, HasDQI>, AVX512AIi8Base,EVEX;
1996
1997 //-----------------------------------------------------------------
1998 // Mask register copy, including
1999 // - copy between mask registers
2000 // - load/store mask registers
2001 // - copy from GPR to mask register and vice versa
2002 //
2003 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
2004                          string OpcodeStr, RegisterClass KRC,
2005                          ValueType vvt, X86MemOperand x86memop> {
2006   let hasSideEffects = 0 in {
2007     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2008                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2009     let mayLoad = 1 in
2010     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
2011                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2012                [(set KRC:$dst, (vvt (load addr:$src)))]>;
2013     let mayStore = 1 in
2014     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
2015                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2016                [(store KRC:$src, addr:$dst)]>;
2017   }
2018 }
2019
2020 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
2021                              string OpcodeStr,
2022                              RegisterClass KRC, RegisterClass GRC> {
2023   let hasSideEffects = 0 in {
2024     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
2025                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2026     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
2027                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
2028   }
2029 }
2030
2031 let Predicates = [HasDQI] in
2032   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
2033                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
2034                VEX, PD;
2035
2036 let Predicates = [HasAVX512] in
2037   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
2038                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
2039                VEX, PS;
2040
2041 let Predicates = [HasBWI] in {
2042   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
2043                VEX, PD, VEX_W;
2044   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
2045                VEX, XD;
2046 }
2047
2048 let Predicates = [HasBWI] in {
2049   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
2050                VEX, PS, VEX_W;
2051   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
2052                VEX, XD, VEX_W;
2053 }
2054
2055 // GR from/to mask register
2056 let Predicates = [HasDQI] in {
2057   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2058             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
2059   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2060             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
2061 }
2062 let Predicates = [HasAVX512] in {
2063   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
2064             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
2065   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
2066             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
2067 }
2068 let Predicates = [HasBWI] in {
2069   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
2070   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
2071 }
2072 let Predicates = [HasBWI] in {
2073   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
2074   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
2075 }
2076
2077 // Load/store kreg
2078 let Predicates = [HasDQI] in {
2079   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2080             (KMOVBmk addr:$dst, VK8:$src)>;
2081   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2082             (KMOVBkm addr:$src)>;
2083
2084   def : Pat<(store VK4:$src, addr:$dst),
2085             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK4:$src, VK8))>;
2086   def : Pat<(store VK2:$src, addr:$dst),
2087             (KMOVBmk addr:$dst, (COPY_TO_REGCLASS VK2:$src, VK8))>;
2088 }
2089 let Predicates = [HasAVX512, NoDQI] in {
2090   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
2091             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
2092   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
2093             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
2094 }
2095 let Predicates = [HasAVX512] in {
2096   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
2097             (KMOVWmk addr:$dst, VK16:$src)>;
2098   def : Pat<(i1 (load addr:$src)),
2099             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
2100                                               (MOV8rm addr:$src), sub_8bit)),
2101                                 (i16 1)), VK1)>;
2102   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
2103             (KMOVWkm addr:$src)>;
2104 }
2105 let Predicates = [HasBWI] in {
2106   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
2107             (KMOVDmk addr:$dst, VK32:$src)>;
2108   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
2109             (KMOVDkm addr:$src)>;
2110 }
2111 let Predicates = [HasBWI] in {
2112   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
2113             (KMOVQmk addr:$dst, VK64:$src)>;
2114   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
2115             (KMOVQkm addr:$src)>;
2116 }
2117
2118 let Predicates = [HasAVX512] in {
2119   def : Pat<(i1 (trunc (i64 GR64:$src))),
2120             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
2121                                         (i32 1))), VK1)>;
2122
2123   def : Pat<(i1 (trunc (i32 GR32:$src))),
2124             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
2125
2126   def : Pat<(i1 (trunc (i8 GR8:$src))),
2127        (COPY_TO_REGCLASS
2128         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
2129        VK1)>;
2130   def : Pat<(i1 (trunc (i16 GR16:$src))),
2131        (COPY_TO_REGCLASS
2132         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
2133        VK1)>;
2134
2135   def : Pat<(i32 (zext VK1:$src)),
2136             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
2137   def : Pat<(i32 (anyext VK1:$src)),
2138             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
2139
2140   def : Pat<(i8 (zext VK1:$src)),
2141             (EXTRACT_SUBREG
2142              (AND32ri (KMOVWrk
2143                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
2144   def : Pat<(i8 (anyext VK1:$src)),
2145               (EXTRACT_SUBREG
2146                 (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_8bit)>;
2147
2148   def : Pat<(i64 (zext VK1:$src)),
2149             (AND64ri8 (SUBREG_TO_REG (i64 0),
2150              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
2151   def : Pat<(i16 (zext VK1:$src)),
2152             (EXTRACT_SUBREG
2153              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
2154               sub_16bit)>;
2155 }
2156 def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
2157           (COPY_TO_REGCLASS VK1:$src, VK16)>;
2158 def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
2159           (COPY_TO_REGCLASS VK1:$src, VK8)>;
2160 def : Pat<(v4i1 (scalar_to_vector VK1:$src)),
2161           (COPY_TO_REGCLASS VK1:$src, VK4)>;
2162 def : Pat<(v2i1 (scalar_to_vector VK1:$src)),
2163           (COPY_TO_REGCLASS VK1:$src, VK2)>;
2164 def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
2165           (COPY_TO_REGCLASS VK1:$src, VK32)>;
2166 def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
2167           (COPY_TO_REGCLASS VK1:$src, VK64)>;
2168
2169
2170 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2171 let Predicates = [HasAVX512, NoDQI] in {
2172   // GR from/to 8-bit mask without native support
2173   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
2174             (COPY_TO_REGCLASS
2175              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
2176   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
2177             (EXTRACT_SUBREG
2178               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
2179               sub_8bit)>;
2180 }
2181
2182 let Predicates = [HasAVX512] in {
2183   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
2184             (COPY_TO_REGCLASS VK16:$src, VK1)>;
2185   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
2186             (COPY_TO_REGCLASS VK8:$src, VK1)>;
2187 }
2188 let Predicates = [HasBWI] in {
2189   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
2190             (COPY_TO_REGCLASS VK32:$src, VK1)>;
2191   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
2192             (COPY_TO_REGCLASS VK64:$src, VK1)>;
2193 }
2194
2195 // Mask unary operation
2196 // - KNOT
2197 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
2198                             RegisterClass KRC, SDPatternOperator OpNode,
2199                             Predicate prd> {
2200   let Predicates = [prd] in
2201     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
2202                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2203                [(set KRC:$dst, (OpNode KRC:$src))]>;
2204 }
2205
2206 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
2207                                 SDPatternOperator OpNode> {
2208   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2209                             HasDQI>, VEX, PD;
2210   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2211                             HasAVX512>, VEX, PS;
2212   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2213                             HasBWI>, VEX, PD, VEX_W;
2214   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2215                             HasBWI>, VEX, PS, VEX_W;
2216 }
2217
2218 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
2219
2220 multiclass avx512_mask_unop_int<string IntName, string InstName> {
2221   let Predicates = [HasAVX512] in
2222     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2223                 (i16 GR16:$src)),
2224               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2225               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
2226 }
2227 defm : avx512_mask_unop_int<"knot", "KNOT">;
2228
2229 let Predicates = [HasDQI] in
2230 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
2231 let Predicates = [HasAVX512] in
2232 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
2233 let Predicates = [HasBWI] in
2234 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
2235 let Predicates = [HasBWI] in
2236 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
2237
2238 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
2239 let Predicates = [HasAVX512, NoDQI] in {
2240 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
2241           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
2242 def : Pat<(not VK8:$src),
2243           (COPY_TO_REGCLASS
2244             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
2245 }
2246 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
2247           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
2248 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
2249           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
2250
2251 // Mask binary operation
2252 // - KAND, KANDN, KOR, KXNOR, KXOR
2253 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
2254                            RegisterClass KRC, SDPatternOperator OpNode,
2255                            Predicate prd, bit IsCommutable> {
2256   let Predicates = [prd], isCommutable = IsCommutable in
2257     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2258                !strconcat(OpcodeStr,
2259                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2260                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
2261 }
2262
2263 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
2264                                SDPatternOperator OpNode, bit IsCommutable,
2265                                Predicate prdW = HasAVX512> {
2266   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
2267                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
2268   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
2269                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
2270   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
2271                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
2272   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
2273                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
2274 }
2275
2276 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
2277 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
2278
2279 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
2280 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
2281 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
2282 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
2283 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
2284 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
2285
2286 multiclass avx512_mask_binop_int<string IntName, string InstName> {
2287   let Predicates = [HasAVX512] in
2288     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
2289                 (i16 GR16:$src1), (i16 GR16:$src2)),
2290               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
2291               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2292               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2293 }
2294
2295 defm : avx512_mask_binop_int<"kand",  "KAND">;
2296 defm : avx512_mask_binop_int<"kandn", "KANDN">;
2297 defm : avx512_mask_binop_int<"kor",   "KOR">;
2298 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
2299 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
2300
2301 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
2302   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
2303   // for the DQI set, this type is legal and KxxxB instruction is used
2304   let Predicates = [NoDQI] in
2305   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2306             (COPY_TO_REGCLASS
2307               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2308                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2309
2310   // All types smaller than 8 bits require conversion anyway
2311   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2312         (COPY_TO_REGCLASS (Inst
2313                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2314                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2315   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2316         (COPY_TO_REGCLASS (Inst
2317                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2318                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2319   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2320         (COPY_TO_REGCLASS (Inst
2321                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2322                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2323 }
2324
2325 defm : avx512_binop_pat<and,  KANDWrr>;
2326 defm : avx512_binop_pat<andn, KANDNWrr>;
2327 defm : avx512_binop_pat<or,   KORWrr>;
2328 defm : avx512_binop_pat<xnor, KXNORWrr>;
2329 defm : avx512_binop_pat<xor,  KXORWrr>;
2330
2331 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2332           (KXNORWrr VK16:$src1, VK16:$src2)>;
2333 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2334           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2335 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2336           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2337 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2338           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2339
2340 let Predicates = [NoDQI] in
2341 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2342           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2343                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2344
2345 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2346           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2347                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2348
2349 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2350           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2351                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2352
2353 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2354           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2355                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2356
2357 // Mask unpacking
2358 multiclass avx512_mask_unpck<string Suffix,RegisterClass KRC, ValueType VT,
2359                              RegisterClass KRCSrc, Predicate prd> {
2360   let Predicates = [prd] in {
2361     let hasSideEffects = 0 in
2362     def rr : I<0x4b, MRMSrcReg, (outs KRC:$dst),
2363                (ins KRC:$src1, KRC:$src2),
2364                "kunpck"#Suffix#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2365                VEX_4V, VEX_L;
2366
2367     def : Pat<(VT (concat_vectors KRCSrc:$src1, KRCSrc:$src2)),
2368               (!cast<Instruction>(NAME##rr)
2369                         (COPY_TO_REGCLASS KRCSrc:$src2, KRC),
2370                         (COPY_TO_REGCLASS KRCSrc:$src1, KRC))>;
2371   }
2372 }
2373
2374 defm KUNPCKBW : avx512_mask_unpck<"bw", VK16, v16i1, VK8, HasAVX512>, PD;
2375 defm KUNPCKWD : avx512_mask_unpck<"wd", VK32, v32i1, VK16, HasBWI>, PS;
2376 defm KUNPCKDQ : avx512_mask_unpck<"dq", VK64, v64i1, VK32, HasBWI>, PS, VEX_W;
2377
2378 // Mask bit testing
2379 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2380                               SDNode OpNode, Predicate prd> {
2381   let Predicates = [prd], Defs = [EFLAGS] in
2382     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2383                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2384                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2385 }
2386
2387 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2388                                 Predicate prdW = HasAVX512> {
2389   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2390                                                                 VEX, PD;
2391   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2392                                                                 VEX, PS;
2393   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2394                                                                 VEX, PS, VEX_W;
2395   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2396                                                                 VEX, PD, VEX_W;
2397 }
2398
2399 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2400 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2401
2402 // Mask shift
2403 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2404                              SDNode OpNode> {
2405   let Predicates = [HasAVX512] in
2406     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2407                  !strconcat(OpcodeStr,
2408                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2409                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2410 }
2411
2412 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2413                                SDNode OpNode> {
2414   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2415                                VEX, TAPD, VEX_W;
2416   let Predicates = [HasDQI] in
2417   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2418                                VEX, TAPD;
2419   let Predicates = [HasBWI] in {
2420   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2421                                VEX, TAPD, VEX_W;
2422   let Predicates = [HasDQI] in
2423   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2424                                VEX, TAPD;
2425   }
2426 }
2427
2428 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2429 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2430
2431 // Mask setting all 0s or 1s
2432 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2433   let Predicates = [HasAVX512] in
2434     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2435       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2436                      [(set KRC:$dst, (VT Val))]>;
2437 }
2438
2439 multiclass avx512_mask_setop_w<PatFrag Val> {
2440   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2441   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2442   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2443   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2444 }
2445
2446 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2447 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2448
2449 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2450 let Predicates = [HasAVX512] in {
2451   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2452   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2453   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2454   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2455   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2456   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2457   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2458 }
2459 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2460           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2461
2462 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2463           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2464
2465 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2466           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2467
2468 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 0))),
2469           (v16i1 (COPY_TO_REGCLASS VK32:$src, VK16))>;
2470
2471 def : Pat<(v16i1 (extract_subvector (v32i1 VK32:$src), (iPTR 16))),
2472           (v16i1 (COPY_TO_REGCLASS (KSHIFTRDri VK32:$src, (i8 16)), VK16))>;
2473
2474 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2475           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2476
2477 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2478           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2479
2480 def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2481           (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2482
2483 def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2484           (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2485
2486 def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2487           (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2488
2489 def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2490           (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2491 def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2492           (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2493
2494 def : Pat<(v32i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2495           (v32i1 (COPY_TO_REGCLASS VK2:$src, VK32))>;
2496 def : Pat<(v32i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2497           (v32i1 (COPY_TO_REGCLASS VK4:$src, VK32))>;
2498 def : Pat<(v32i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2499           (v32i1 (COPY_TO_REGCLASS VK8:$src, VK32))>;
2500 def : Pat<(v32i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2501           (v32i1 (COPY_TO_REGCLASS VK16:$src, VK32))>;
2502
2503 def : Pat<(v64i1 (insert_subvector undef, VK2:$src, (iPTR 0))),
2504           (v64i1 (COPY_TO_REGCLASS VK2:$src, VK64))>;
2505 def : Pat<(v64i1 (insert_subvector undef, VK4:$src, (iPTR 0))),
2506           (v64i1 (COPY_TO_REGCLASS VK4:$src, VK64))>;
2507 def : Pat<(v64i1 (insert_subvector undef, VK8:$src, (iPTR 0))),
2508           (v64i1 (COPY_TO_REGCLASS VK8:$src, VK64))>;
2509 def : Pat<(v64i1 (insert_subvector undef, VK16:$src, (iPTR 0))),
2510           (v64i1 (COPY_TO_REGCLASS VK16:$src, VK64))>;
2511 def : Pat<(v64i1 (insert_subvector undef, VK32:$src, (iPTR 0))),
2512           (v64i1 (COPY_TO_REGCLASS VK32:$src, VK64))>;
2513
2514
2515 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2516           (v8i1 (COPY_TO_REGCLASS
2517                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2518                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2519
2520 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2521           (v8i1 (COPY_TO_REGCLASS
2522                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2523                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2524
2525 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2526           (v4i1 (COPY_TO_REGCLASS
2527                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2528                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2529
2530 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2531           (v4i1 (COPY_TO_REGCLASS
2532                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2533                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2534
2535 //===----------------------------------------------------------------------===//
2536 // AVX-512 - Aligned and unaligned load and store
2537 //
2538
2539
2540 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2541                          PatFrag ld_frag, PatFrag mload,
2542                          bit IsReMaterializable = 1> {
2543   let hasSideEffects = 0 in {
2544   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2545                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2546                     _.ExeDomain>, EVEX;
2547   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2548                       (ins _.KRCWM:$mask,  _.RC:$src),
2549                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2550                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2551                        EVEX, EVEX_KZ;
2552
2553   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2554       SchedRW = [WriteLoad] in
2555   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2556                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2558                     _.ExeDomain>, EVEX;
2559
2560   let Constraints = "$src0 = $dst" in {
2561   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2562                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2563                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2564                     "${dst} {${mask}}, $src1}"),
2565                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2566                                         (_.VT _.RC:$src1),
2567                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2568                      EVEX, EVEX_K;
2569   let mayLoad = 1, SchedRW = [WriteLoad] in
2570     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2571                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2572                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2573                       "${dst} {${mask}}, $src1}"),
2574                      [(set _.RC:$dst, (_.VT
2575                          (vselect _.KRCWM:$mask,
2576                           (_.VT (bitconvert (ld_frag addr:$src1))),
2577                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2578   }
2579   let mayLoad = 1, SchedRW = [WriteLoad] in
2580   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2581                   (ins _.KRCWM:$mask, _.MemOp:$src),
2582                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2583                                 "${dst} {${mask}} {z}, $src}",
2584                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2585                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2586                   _.ExeDomain>, EVEX, EVEX_KZ;
2587   }
2588   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2589             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2590
2591   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2592             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2593
2594   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2595             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2596              _.KRCWM:$mask, addr:$ptr)>;
2597 }
2598
2599 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2600                                   AVX512VLVectorVTInfo _,
2601                                   Predicate prd,
2602                                   bit IsReMaterializable = 1> {
2603   let Predicates = [prd] in
2604   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2605                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2606
2607   let Predicates = [prd, HasVLX] in {
2608   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2609                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2610   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2611                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2612   }
2613 }
2614
2615 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2616                                   AVX512VLVectorVTInfo _,
2617                                   Predicate prd,
2618                                   bit IsReMaterializable = 1> {
2619   let Predicates = [prd] in
2620   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2621                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2622
2623   let Predicates = [prd, HasVLX] in {
2624   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2625                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2626   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2627                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2628   }
2629 }
2630
2631 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2632                         PatFrag st_frag, PatFrag mstore> {
2633
2634   def rr_REV  : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2635                          OpcodeStr # ".s\t{$src, $dst|$dst, $src}",
2636                          [], _.ExeDomain>, EVEX;
2637   def rrk_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2638                          (ins _.KRCWM:$mask, _.RC:$src),
2639                          OpcodeStr # ".s\t{$src, ${dst} {${mask}}|"#
2640                          "${dst} {${mask}}, $src}",
2641                          [], _.ExeDomain>,  EVEX, EVEX_K;
2642   def rrkz_REV : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2643                           (ins _.KRCWM:$mask, _.RC:$src),
2644                           OpcodeStr # ".s\t{$src, ${dst} {${mask}} {z}|" #
2645                           "${dst} {${mask}} {z}, $src}",
2646                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2647
2648   let mayStore = 1 in {
2649   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2650                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2651                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2652   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2653                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2654               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2655                [], _.ExeDomain>, EVEX, EVEX_K;
2656   }
2657
2658   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2659            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2660                                                     _.KRCWM:$mask, _.RC:$src)>;
2661 }
2662
2663
2664 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2665                             AVX512VLVectorVTInfo _, Predicate prd> {
2666   let Predicates = [prd] in
2667   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2668                         masked_store_unaligned>, EVEX_V512;
2669
2670   let Predicates = [prd, HasVLX] in {
2671     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2672                              masked_store_unaligned>, EVEX_V256;
2673     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2674                              masked_store_unaligned>, EVEX_V128;
2675   }
2676 }
2677
2678 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2679                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2680   let Predicates = [prd] in
2681   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2682                         masked_store_aligned512>, EVEX_V512;
2683
2684   let Predicates = [prd, HasVLX] in {
2685     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2686                              masked_store_aligned256>, EVEX_V256;
2687     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2688                              masked_store_aligned128>, EVEX_V128;
2689   }
2690 }
2691
2692 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2693                                      HasAVX512>,
2694                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2695                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2696
2697 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2698                                      HasAVX512>,
2699                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2700                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2701
2702 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2703                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2704                               PS, EVEX_CD8<32, CD8VF>;
2705
2706 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2707                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2708                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2709
2710 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2711           GR16:$mask),
2712          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2713             VR512:$src)>;
2714 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2715           GR8:$mask),
2716          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2717             VR512:$src)>;
2718
2719 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2720           GR16:$mask),
2721          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2722             VR512:$src)>;
2723 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2724           GR8:$mask),
2725          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2726             VR512:$src)>;
2727
2728 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2729                                        HasAVX512>,
2730                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2731                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2732
2733 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2734                                        HasAVX512>,
2735                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2736                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2737
2738 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2739                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2740                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2741
2742 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2743                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2744                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2745
2746 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2747                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2748                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2749
2750 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2751                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2752                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2753
2754 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2755                  (v16i32 immAllZerosV), GR16:$mask)),
2756        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2757
2758 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2759                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2760        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2761
2762 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2763             GR16:$mask),
2764          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2765             VR512:$src)>;
2766 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2767             GR8:$mask),
2768          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2769             VR512:$src)>;
2770
2771 let AddedComplexity = 20 in {
2772 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2773                           (bc_v8i64 (v16i32 immAllZerosV)))),
2774                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2775
2776 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2777                           (v8i64 VR512:$src))),
2778    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2779                                               VK8), VR512:$src)>;
2780
2781 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2782                            (v16i32 immAllZerosV))),
2783                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2784
2785 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2786                            (v16i32 VR512:$src))),
2787                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2788 }
2789
2790 // Move Int Doubleword to Packed Double Int
2791 //
2792 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2793                       "vmovd\t{$src, $dst|$dst, $src}",
2794                       [(set VR128X:$dst,
2795                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2796                         EVEX;
2797 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2798                       "vmovd\t{$src, $dst|$dst, $src}",
2799                       [(set VR128X:$dst,
2800                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2801                         IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2802 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2803                       "vmovq\t{$src, $dst|$dst, $src}",
2804                         [(set VR128X:$dst,
2805                           (v2i64 (scalar_to_vector GR64:$src)))],
2806                           IIC_SSE_MOVDQ>, EVEX, VEX_W;
2807 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
2808 def VMOV64toPQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2809                       (ins i64mem:$src),
2810                       "vmovq\t{$src, $dst|$dst, $src}", []>,
2811                       EVEX, VEX_W, EVEX_CD8<64, CD8VT1>;
2812 let isCodeGenOnly = 1 in {
2813 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64X:$dst), (ins GR64:$src),
2814                        "vmovq\t{$src, $dst|$dst, $src}",
2815                        [(set FR64X:$dst, (bitconvert GR64:$src))],
2816                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2817 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64X:$src),
2818                          "vmovq\t{$src, $dst|$dst, $src}",
2819                          [(set GR64:$dst, (bitconvert FR64X:$src))],
2820                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2821 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64X:$src),
2822                          "vmovq\t{$src, $dst|$dst, $src}",
2823                          [(store (i64 (bitconvert FR64X:$src)), addr:$dst)],
2824                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2825                          EVEX_CD8<64, CD8VT1>;
2826 }
2827
2828 // Move Int Doubleword to Single Scalar
2829 //
2830 let isCodeGenOnly = 1 in {
2831 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2832                       "vmovd\t{$src, $dst|$dst, $src}",
2833                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2834                       IIC_SSE_MOVDQ>, EVEX;
2835
2836 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2837                       "vmovd\t{$src, $dst|$dst, $src}",
2838                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2839                       IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2840 }
2841
2842 // Move doubleword from xmm register to r/m32
2843 //
2844 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2845                        "vmovd\t{$src, $dst|$dst, $src}",
2846                        [(set GR32:$dst, (extractelt (v4i32 VR128X:$src),
2847                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2848                        EVEX;
2849 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2850                        (ins i32mem:$dst, VR128X:$src),
2851                        "vmovd\t{$src, $dst|$dst, $src}",
2852                        [(store (i32 (extractelt (v4i32 VR128X:$src),
2853                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2854                        EVEX, EVEX_CD8<32, CD8VT1>;
2855
2856 // Move quadword from xmm1 register to r/m64
2857 //
2858 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2859                       "vmovq\t{$src, $dst|$dst, $src}",
2860                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2861                                                    (iPTR 0)))],
2862                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_W,
2863                       Requires<[HasAVX512, In64BitMode]>;
2864
2865 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
2866 def VMOVPQIto64Zmr : I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, VR128X:$src),
2867                       "vmovq\t{$src, $dst|$dst, $src}",
2868                       [], IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_W,
2869                       Requires<[HasAVX512, In64BitMode]>;
2870
2871 def VMOVPQI2QIZmr : I<0xD6, MRMDestMem, (outs),
2872                       (ins i64mem:$dst, VR128X:$src),
2873                       "vmovq\t{$src, $dst|$dst, $src}",
2874                       [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2875                               addr:$dst)], IIC_SSE_MOVDQ>,
2876                       EVEX, PD, VEX_W, EVEX_CD8<64, CD8VT1>,
2877                       Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2878
2879 let hasSideEffects = 0 in
2880 def VMOVPQI2QIZrr : AVX512BI<0xD6, MRMDestReg, (outs VR128X:$dst),
2881                              (ins VR128X:$src),
2882                              "vmovq.s\t{$src, $dst|$dst, $src}",[]>,
2883                              EVEX, VEX_W;
2884
2885 // Move Scalar Single to Double Int
2886 //
2887 let isCodeGenOnly = 1 in {
2888 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2889                       (ins FR32X:$src),
2890                       "vmovd\t{$src, $dst|$dst, $src}",
2891                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2892                       IIC_SSE_MOVD_ToGP>, EVEX;
2893 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2894                       (ins i32mem:$dst, FR32X:$src),
2895                       "vmovd\t{$src, $dst|$dst, $src}",
2896                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2897                       IIC_SSE_MOVDQ>, EVEX, EVEX_CD8<32, CD8VT1>;
2898 }
2899
2900 // Move Quadword Int to Packed Quadword Int
2901 //
2902 def VMOVQI2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2903                       (ins i64mem:$src),
2904                       "vmovq\t{$src, $dst|$dst, $src}",
2905                       [(set VR128X:$dst,
2906                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2907                       EVEX, VEX_W, EVEX_CD8<8, CD8VT8>;
2908
2909 //===----------------------------------------------------------------------===//
2910 // AVX-512  MOVSS, MOVSD
2911 //===----------------------------------------------------------------------===//
2912
2913 multiclass avx512_move_scalar <string asm, SDNode OpNode,
2914                               X86VectorVTInfo _> {
2915   defm rr_Int : AVX512_maskable_scalar<0x10, MRMSrcReg, _, (outs _.RC:$dst),
2916                     (ins _.RC:$src1, _.RC:$src2),
2917                     asm, "$src2, $src1","$src1, $src2",
2918                     (_.VT (OpNode (_.VT _.RC:$src1),
2919                                    (_.VT _.RC:$src2))),
2920                                    IIC_SSE_MOV_S_RR>, EVEX_4V;
2921   let Constraints = "$src1 = $dst" , mayLoad = 1 in
2922     defm rm_Int : AVX512_maskable_3src_scalar<0x10, MRMSrcMem, _,
2923                     (outs _.RC:$dst),
2924                     (ins _.ScalarMemOp:$src),
2925                     asm,"$src","$src",
2926                     (_.VT (OpNode (_.VT _.RC:$src1),
2927                                (_.VT (scalar_to_vector
2928                                      (_.ScalarLdFrag addr:$src)))))>, EVEX;
2929   let isCodeGenOnly = 1 in {
2930     def rr : AVX512PI<0x10, MRMSrcReg, (outs _.RC:$dst),
2931                (ins _.RC:$src1, _.FRC:$src2),
2932                !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2933                [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1,
2934                                       (scalar_to_vector _.FRC:$src2))))],
2935                _.ExeDomain,IIC_SSE_MOV_S_RR>, EVEX_4V;
2936   let mayLoad = 1 in
2937     def rm : AVX512PI<0x10, MRMSrcMem, (outs _.FRC:$dst), (ins _.ScalarMemOp:$src),
2938                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2939                [(set _.FRC:$dst, (_.ScalarLdFrag addr:$src))],
2940                _.ExeDomain, IIC_SSE_MOV_S_RM>, EVEX;
2941   }
2942   let mayStore = 1 in {
2943     def mr: AVX512PI<0x11, MRMDestMem, (outs), (ins _.ScalarMemOp:$dst, _.FRC:$src),
2944                !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2945                [(store _.FRC:$src, addr:$dst)],  _.ExeDomain, IIC_SSE_MOV_S_MR>,
2946                EVEX;
2947     def mrk: AVX512PI<0x11, MRMDestMem, (outs),
2948                 (ins _.ScalarMemOp:$dst, VK1WM:$mask, _.FRC:$src),
2949                 !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2950                 [], _.ExeDomain, IIC_SSE_MOV_S_MR>, EVEX, EVEX_K;
2951   } // mayStore
2952 }
2953
2954 defm VMOVSSZ : avx512_move_scalar<"vmovss", X86Movss, f32x_info>,
2955                                   VEX_LIG, XS, EVEX_CD8<32, CD8VT1>;
2956
2957 defm VMOVSDZ : avx512_move_scalar<"vmovsd", X86Movsd, f64x_info>,
2958                                   VEX_LIG, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2959
2960 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2961           (COPY_TO_REGCLASS (VMOVSSZrr_Intk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2962            VK1WM:$mask, (v4f32 (IMPLICIT_DEF)),(COPY_TO_REGCLASS FR32X:$src1, VR128X)), FR32X)>;
2963
2964 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2965           (COPY_TO_REGCLASS (VMOVSDZrr_Intk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2966            VK1WM:$mask, (v2f64 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR64X:$src1, VR128X)), FR64X)>;
2967
2968 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2969           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2970            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2971
2972 defm VMOVSSZrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f32x_info,
2973                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
2974                            "vmovss.s", "$src2, $src1", "$src1, $src2", []>,
2975                            XS, EVEX_4V, VEX_LIG;
2976
2977 defm VMOVSSDrr_REV : AVX512_maskable_in_asm<0x11, MRMDestReg, f64x_info,
2978                            (outs VR128X:$dst), (ins VR128X:$src1, VR128X:$src2),
2979                            "vmovsd.s", "$src2, $src1", "$src1, $src2", []>,
2980                            XD, EVEX_4V, VEX_LIG, VEX_W;
2981
2982 let Predicates = [HasAVX512] in {
2983   let AddedComplexity = 15 in {
2984   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2985   // MOVS{S,D} to the lower bits.
2986   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2987             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2988   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2989             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2990   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2991             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2992   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2993             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2994
2995   // Move low f32 and clear high bits.
2996   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2997             (SUBREG_TO_REG (i32 0),
2998              (VMOVSSZrr (v4f32 (V_SET0)),
2999               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
3000   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
3001             (SUBREG_TO_REG (i32 0),
3002              (VMOVSSZrr (v4i32 (V_SET0)),
3003                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
3004   }
3005
3006   let AddedComplexity = 20 in {
3007   // MOVSSrm zeros the high parts of the register; represent this
3008   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3009   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
3010             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3011   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
3012             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3013   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
3014             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
3015
3016   // MOVSDrm zeros the high parts of the register; represent this
3017   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
3018   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
3019             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3020   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
3021             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3022   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
3023             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3024   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
3025             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3026   def : Pat<(v2f64 (X86vzload addr:$src)),
3027             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
3028
3029   // Represent the same patterns above but in the form they appear for
3030   // 256-bit types
3031   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3032                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
3033             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
3034   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3035                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
3036             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
3037   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3038                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
3039             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
3040   }
3041   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
3042                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
3043             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
3044                                             FR32X:$src)), sub_xmm)>;
3045   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
3046                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
3047             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
3048                                      FR64X:$src)), sub_xmm)>;
3049   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3050                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
3051             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
3052
3053   // Move low f64 and clear high bits.
3054   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
3055             (SUBREG_TO_REG (i32 0),
3056              (VMOVSDZrr (v2f64 (V_SET0)),
3057                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
3058
3059   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
3060             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
3061                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
3062
3063   // Extract and store.
3064   def : Pat<(store (f32 (extractelt (v4f32 VR128X:$src), (iPTR 0))),
3065                    addr:$dst),
3066             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
3067   def : Pat<(store (f64 (extractelt (v2f64 VR128X:$src), (iPTR 0))),
3068                    addr:$dst),
3069             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
3070
3071   // Shuffle with VMOVSS
3072   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
3073             (VMOVSSZrr (v4i32 VR128X:$src1),
3074                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
3075   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
3076             (VMOVSSZrr (v4f32 VR128X:$src1),
3077                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
3078
3079   // 256-bit variants
3080   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
3081             (SUBREG_TO_REG (i32 0),
3082               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
3083                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
3084               sub_xmm)>;
3085   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
3086             (SUBREG_TO_REG (i32 0),
3087               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
3088                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
3089               sub_xmm)>;
3090
3091   // Shuffle with VMOVSD
3092   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3093             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3094   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
3095             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3096   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3097             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3098   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
3099             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3100
3101   // 256-bit variants
3102   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3103             (SUBREG_TO_REG (i32 0),
3104               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
3105                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
3106               sub_xmm)>;
3107   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
3108             (SUBREG_TO_REG (i32 0),
3109               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
3110                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
3111               sub_xmm)>;
3112
3113   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3114             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3115   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
3116             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3117   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3118             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3119   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
3120             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
3121 }
3122
3123 let AddedComplexity = 15 in
3124 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
3125                                 (ins VR128X:$src),
3126                                 "vmovq\t{$src, $dst|$dst, $src}",
3127                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
3128                                                    (v2i64 VR128X:$src))))],
3129                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
3130
3131 let AddedComplexity = 20 , isCodeGenOnly = 1 in
3132 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
3133                                  (ins i128mem:$src),
3134                                  "vmovq\t{$src, $dst|$dst, $src}",
3135                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
3136                                                      (loadv2i64 addr:$src))))],
3137                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
3138                                  EVEX_CD8<8, CD8VT8>;
3139
3140 let Predicates = [HasAVX512] in {
3141   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3142   let AddedComplexity = 20 in {
3143     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
3144               (VMOVDI2PDIZrm addr:$src)>;
3145     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
3146               (VMOV64toPQIZrr GR64:$src)>;
3147     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
3148               (VMOVDI2PDIZrr GR32:$src)>;
3149
3150     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3151               (VMOVDI2PDIZrm addr:$src)>;
3152     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3153               (VMOVDI2PDIZrm addr:$src)>;
3154     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3155             (VMOVZPQILo2PQIZrm addr:$src)>;
3156     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
3157             (VMOVZPQILo2PQIZrr VR128X:$src)>;
3158     def : Pat<(v2i64 (X86vzload addr:$src)),
3159             (VMOVZPQILo2PQIZrm addr:$src)>;
3160   }
3161
3162   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3163   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3164                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
3165             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
3166   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3167                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
3168             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
3169 }
3170
3171 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
3172         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3173
3174 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
3175         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3176
3177 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
3178         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
3179
3180 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
3181         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
3182
3183 //===----------------------------------------------------------------------===//
3184 // AVX-512 - Non-temporals
3185 //===----------------------------------------------------------------------===//
3186 let SchedRW = [WriteLoad] in {
3187   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
3188                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
3189                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
3190                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
3191                         EVEX_CD8<64, CD8VF>;
3192
3193   let Predicates = [HasAVX512, HasVLX] in {
3194     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
3195                              (ins i256mem:$src),
3196                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3197                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
3198                              EVEX_CD8<64, CD8VF>;
3199
3200     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
3201                              (ins i128mem:$src),
3202                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
3203                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
3204                              EVEX_CD8<64, CD8VF>;
3205   }
3206 }
3207
3208 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3209                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
3210                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
3211   let SchedRW = [WriteStore], mayStore = 1,
3212       AddedComplexity = 400 in
3213   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
3214                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3215                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
3216 }
3217
3218 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
3219                            string elty, string elsz, string vsz512,
3220                            string vsz256, string vsz128, Domain d,
3221                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
3222   let Predicates = [prd] in
3223   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
3224                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
3225                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
3226                         EVEX_V512;
3227
3228   let Predicates = [prd, HasVLX] in {
3229     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
3230                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
3231                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
3232                              EVEX_V256;
3233
3234     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
3235                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
3236                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
3237                              EVEX_V128;
3238   }
3239 }
3240
3241 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
3242                                 "i", "64", "8", "4", "2", SSEPackedInt,
3243                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
3244
3245 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
3246                                 "f", "64", "8", "4", "2", SSEPackedDouble,
3247                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
3248
3249 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
3250                                 "f", "32", "16", "8", "4", SSEPackedSingle,
3251                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
3252
3253 //===----------------------------------------------------------------------===//
3254 // AVX-512 - Integer arithmetic
3255 //
3256 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3257                            X86VectorVTInfo _, OpndItins itins,
3258                            bit IsCommutable = 0> {
3259   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3260                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3261                     "$src2, $src1", "$src1, $src2",
3262                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
3263                     itins.rr, IsCommutable>,
3264             AVX512BIBase, EVEX_4V;
3265
3266   let mayLoad = 1 in
3267     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3268                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3269                     "$src2, $src1", "$src1, $src2",
3270                     (_.VT (OpNode _.RC:$src1,
3271                                   (bitconvert (_.LdFrag addr:$src2)))),
3272                     itins.rm>,
3273               AVX512BIBase, EVEX_4V;
3274 }
3275
3276 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3277                             X86VectorVTInfo _, OpndItins itins,
3278                             bit IsCommutable = 0> :
3279            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
3280   let mayLoad = 1 in
3281     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3282                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3283                     "${src2}"##_.BroadcastStr##", $src1",
3284                     "$src1, ${src2}"##_.BroadcastStr,
3285                     (_.VT (OpNode _.RC:$src1,
3286                                   (X86VBroadcast
3287                                       (_.ScalarLdFrag addr:$src2)))),
3288                     itins.rm>,
3289                AVX512BIBase, EVEX_4V, EVEX_B;
3290 }
3291
3292 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3293                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3294                               Predicate prd, bit IsCommutable = 0> {
3295   let Predicates = [prd] in
3296     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3297                              IsCommutable>, EVEX_V512;
3298
3299   let Predicates = [prd, HasVLX] in {
3300     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3301                              IsCommutable>, EVEX_V256;
3302     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3303                              IsCommutable>, EVEX_V128;
3304   }
3305 }
3306
3307 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3308                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3309                                Predicate prd, bit IsCommutable = 0> {
3310   let Predicates = [prd] in
3311     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3312                              IsCommutable>, EVEX_V512;
3313
3314   let Predicates = [prd, HasVLX] in {
3315     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3316                              IsCommutable>, EVEX_V256;
3317     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3318                              IsCommutable>, EVEX_V128;
3319   }
3320 }
3321
3322 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3323                                 OpndItins itins, Predicate prd,
3324                                 bit IsCommutable = 0> {
3325   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3326                                itins, prd, IsCommutable>,
3327                                VEX_W, EVEX_CD8<64, CD8VF>;
3328 }
3329
3330 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3331                                 OpndItins itins, Predicate prd,
3332                                 bit IsCommutable = 0> {
3333   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3334                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3335 }
3336
3337 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3338                                 OpndItins itins, Predicate prd,
3339                                 bit IsCommutable = 0> {
3340   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3341                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3342 }
3343
3344 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3345                                 OpndItins itins, Predicate prd,
3346                                 bit IsCommutable = 0> {
3347   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3348                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3349 }
3350
3351 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3352                                  SDNode OpNode, OpndItins itins, Predicate prd,
3353                                  bit IsCommutable = 0> {
3354   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3355                                    IsCommutable>;
3356
3357   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3358                                    IsCommutable>;
3359 }
3360
3361 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3362                                  SDNode OpNode, OpndItins itins, Predicate prd,
3363                                  bit IsCommutable = 0> {
3364   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3365                                    IsCommutable>;
3366
3367   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3368                                    IsCommutable>;
3369 }
3370
3371 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3372                                   bits<8> opc_d, bits<8> opc_q,
3373                                   string OpcodeStr, SDNode OpNode,
3374                                   OpndItins itins, bit IsCommutable = 0> {
3375   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3376                                     itins, HasAVX512, IsCommutable>,
3377               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3378                                     itins, HasBWI, IsCommutable>;
3379 }
3380
3381 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3382                             SDNode OpNode,X86VectorVTInfo _Src,
3383                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3384   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3385                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3386                             "$src2, $src1","$src1, $src2",
3387                             (_Dst.VT (OpNode
3388                                          (_Src.VT _Src.RC:$src1),
3389                                          (_Src.VT _Src.RC:$src2))),
3390                             itins.rr, IsCommutable>,
3391                             AVX512BIBase, EVEX_4V;
3392   let mayLoad = 1 in {
3393       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3394                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3395                             "$src2, $src1", "$src1, $src2",
3396                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3397                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3398                             itins.rm>,
3399                             AVX512BIBase, EVEX_4V;
3400
3401       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3402                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3403                         OpcodeStr,
3404                         "${src2}"##_Dst.BroadcastStr##", $src1",
3405                          "$src1, ${src2}"##_Dst.BroadcastStr,
3406                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3407                                      (_Dst.VT (X86VBroadcast
3408                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3409                         itins.rm>,
3410                         AVX512BIBase, EVEX_4V, EVEX_B;
3411   }
3412 }
3413
3414 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3415                                     SSE_INTALU_ITINS_P, 1>;
3416 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3417                                     SSE_INTALU_ITINS_P, 0>;
3418 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3419                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3420 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3421                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3422 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3423                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3424 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3425                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3426 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3427                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3428 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3429                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3430 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3431                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3432 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3433                                     HasBWI, 1>;
3434 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3435                                      HasBWI, 1>;
3436 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3437                                       HasBWI, 1>, T8PD;
3438 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3439                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3440
3441 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3442                             SDNode OpNode, bit IsCommutable = 0> {
3443
3444   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3445                                  v16i32_info, v8i64_info, IsCommutable>,
3446                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3447   let Predicates = [HasVLX] in {
3448     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3449                                       v8i32x_info, v4i64x_info, IsCommutable>,
3450                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3451     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3452                                       v4i32x_info, v2i64x_info, IsCommutable>,
3453                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3454   }
3455 }
3456
3457 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3458                    X86pmuldq, 1>,T8PD;
3459 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3460                    X86pmuludq, 1>;
3461
3462 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3463                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3464   let mayLoad = 1 in {
3465       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3466                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3467                         OpcodeStr,
3468                         "${src2}"##_Src.BroadcastStr##", $src1",
3469                          "$src1, ${src2}"##_Src.BroadcastStr,
3470                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3471                                      (_Src.VT (X86VBroadcast
3472                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3473                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3474   }
3475 }
3476
3477 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3478                             SDNode OpNode,X86VectorVTInfo _Src,
3479                             X86VectorVTInfo _Dst> {
3480   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3481                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3482                             "$src2, $src1","$src1, $src2",
3483                             (_Dst.VT (OpNode
3484                                          (_Src.VT _Src.RC:$src1),
3485                                          (_Src.VT _Src.RC:$src2)))>,
3486                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3487   let mayLoad = 1 in {
3488     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3489                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3490                           "$src2, $src1", "$src1, $src2",
3491                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3492                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3493                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3494   }
3495 }
3496
3497 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3498                                     SDNode OpNode> {
3499   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3500                                  v32i16_info>,
3501                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3502                                  v32i16_info>, EVEX_V512;
3503   let Predicates = [HasVLX] in {
3504     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3505                                      v16i16x_info>,
3506                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3507                                      v16i16x_info>, EVEX_V256;
3508     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3509                                      v8i16x_info>,
3510                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3511                                      v8i16x_info>, EVEX_V128;
3512   }
3513 }
3514 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3515                             SDNode OpNode> {
3516   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3517                                 v64i8_info>, EVEX_V512;
3518   let Predicates = [HasVLX] in {
3519     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3520                                     v32i8x_info>, EVEX_V256;
3521     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3522                                     v16i8x_info>, EVEX_V128;
3523   }
3524 }
3525
3526 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3527                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3528                             AVX512VLVectorVTInfo _Dst> {
3529   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3530                                 _Dst.info512>, EVEX_V512;
3531   let Predicates = [HasVLX] in {
3532     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3533                                      _Dst.info256>, EVEX_V256;
3534     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3535                                      _Dst.info128>, EVEX_V128;
3536   }
3537 }
3538
3539 let Predicates = [HasBWI] in {
3540   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3541   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3542   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3543   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3544
3545   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3546                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3547   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3548                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3549 }
3550
3551 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3552                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3553 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3554                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3555 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3556                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3557
3558 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3559                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3560 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3561                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3562 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3563                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3564
3565 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3566                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3567 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3568                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3569 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3570                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3571
3572 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3573                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3574 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3575                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3576 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3577                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3578 //===----------------------------------------------------------------------===//
3579 // AVX-512  Logical Instructions
3580 //===----------------------------------------------------------------------===//
3581
3582 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3583                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3584 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3585                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3586 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3587                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3588 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3589                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3590
3591 //===----------------------------------------------------------------------===//
3592 // AVX-512  FP arithmetic
3593 //===----------------------------------------------------------------------===//
3594 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3595                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3596                          bit IsCommutable> {
3597
3598   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3599                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3600                            "$src2, $src1", "$src1, $src2",
3601                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3602                            (i32 FROUND_CURRENT)),
3603                            itins.rr, IsCommutable>;
3604
3605   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3606                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3607                          "$src2, $src1", "$src1, $src2",
3608                          (VecNode (_.VT _.RC:$src1),
3609                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3610                            (i32 FROUND_CURRENT)),
3611                          itins.rm, IsCommutable>;
3612   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3613       Predicates = [HasAVX512] in {
3614   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3615                          (ins _.FRC:$src1, _.FRC:$src2),
3616                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3617                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3618                           itins.rr>;
3619   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3620                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3621                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3622                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3623                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3624   }
3625 }
3626
3627 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3628                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3629
3630   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3631                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3632                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3633                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3634                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3635                           EVEX_B, EVEX_RC;
3636 }
3637 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3638                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3639
3640   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3641                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3642                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3643                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3644                             (i32 FROUND_NO_EXC))>, EVEX_B;
3645 }
3646
3647 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3648                                   SDNode VecNode,
3649                                   SizeItins itins, bit IsCommutable> {
3650   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3651                               itins.s, IsCommutable>,
3652              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3653                               itins.s, IsCommutable>,
3654                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3655   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3656                               itins.d,                  IsCommutable>,
3657              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3658                               itins.d, IsCommutable>,
3659                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3660 }
3661
3662 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3663                                   SDNode VecNode,
3664                                   SizeItins itins, bit IsCommutable> {
3665   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3666                               itins.s, IsCommutable>,
3667              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3668                               itins.s, IsCommutable>,
3669                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3670   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3671                               itins.d,                  IsCommutable>,
3672              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3673                               itins.d, IsCommutable>,
3674                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3675 }
3676 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3677 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3678 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3679 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3680 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3681 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3682
3683 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3684                             X86VectorVTInfo _, bit IsCommutable> {
3685   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3686                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3687                   "$src2, $src1", "$src1, $src2",
3688                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3689   let mayLoad = 1 in {
3690     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3691                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3692                     "$src2, $src1", "$src1, $src2",
3693                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3694     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3695                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3696                      "${src2}"##_.BroadcastStr##", $src1",
3697                      "$src1, ${src2}"##_.BroadcastStr,
3698                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3699                                                 (_.ScalarLdFrag addr:$src2))))>,
3700                      EVEX_4V, EVEX_B;
3701   }//let mayLoad = 1
3702 }
3703
3704 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3705                             X86VectorVTInfo _> {
3706   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3707                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3708                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3709                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3710                   EVEX_4V, EVEX_B, EVEX_RC;
3711 }
3712
3713
3714 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3715                             X86VectorVTInfo _> {
3716   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3717                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3718                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3719                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3720                   EVEX_4V, EVEX_B;
3721 }
3722
3723 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3724                              bit IsCommutable = 0> {
3725   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3726                               IsCommutable>, EVEX_V512, PS,
3727                               EVEX_CD8<32, CD8VF>;
3728   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3729                               IsCommutable>, EVEX_V512, PD, VEX_W,
3730                               EVEX_CD8<64, CD8VF>;
3731
3732     // Define only if AVX512VL feature is present.
3733   let Predicates = [HasVLX] in {
3734     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3735                                    IsCommutable>, EVEX_V128, PS,
3736                                    EVEX_CD8<32, CD8VF>;
3737     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3738                                    IsCommutable>, EVEX_V256, PS,
3739                                    EVEX_CD8<32, CD8VF>;
3740     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3741                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3742                                    EVEX_CD8<64, CD8VF>;
3743     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3744                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3745                                    EVEX_CD8<64, CD8VF>;
3746   }
3747 }
3748
3749 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3750   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3751                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3752   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3753                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3754 }
3755
3756 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3757   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3758                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3759   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3760                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3761 }
3762
3763 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3764             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3765 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3766             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3767 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3768             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3769 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3770             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3771 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3772             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3773 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3774             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3775 let Predicates = [HasDQI] in {
3776   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3777   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3778   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3779   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3780 }
3781
3782 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3783                             X86VectorVTInfo _> {
3784   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3785                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3786                   "$src2, $src1", "$src1, $src2",
3787                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3788   let mayLoad = 1 in {
3789     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3790                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3791                     "$src2, $src1", "$src1, $src2",
3792                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3793     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3794                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3795                      "${src2}"##_.BroadcastStr##", $src1",
3796                      "$src1, ${src2}"##_.BroadcastStr,
3797                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3798                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3799                      EVEX_4V, EVEX_B;
3800   }//let mayLoad = 1
3801 }
3802
3803 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3804                             X86VectorVTInfo _> {
3805   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3806                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3807                   "$src2, $src1", "$src1, $src2",
3808                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3809   let mayLoad = 1 in {
3810     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3811                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3812                     "$src2, $src1", "$src1, $src2",
3813                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3814   }//let mayLoad = 1
3815 }
3816
3817 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3818   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3819              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3820                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3821   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3822              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3823                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3824   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3825                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3826                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3827   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3828                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3829                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3830
3831   // Define only if AVX512VL feature is present.
3832   let Predicates = [HasVLX] in {
3833     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3834                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3835     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3836                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3837     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3838                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3839     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3840                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3841   }
3842 }
3843 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3844
3845 //===----------------------------------------------------------------------===//
3846 // AVX-512  VPTESTM instructions
3847 //===----------------------------------------------------------------------===//
3848
3849 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3850                             X86VectorVTInfo _> {
3851   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3852                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3853                       "$src2, $src1", "$src1, $src2",
3854                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3855                     EVEX_4V;
3856   let mayLoad = 1 in
3857   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3858                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3859                        "$src2, $src1", "$src1, $src2",
3860                    (OpNode (_.VT _.RC:$src1),
3861                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3862                     EVEX_4V,
3863                    EVEX_CD8<_.EltSize, CD8VF>;
3864 }
3865
3866 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3867                             X86VectorVTInfo _> {
3868   let mayLoad = 1 in
3869   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3870                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3871                     "${src2}"##_.BroadcastStr##", $src1",
3872                     "$src1, ${src2}"##_.BroadcastStr,
3873                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3874                                                 (_.ScalarLdFrag addr:$src2))))>,
3875                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3876 }
3877 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3878                                   AVX512VLVectorVTInfo _> {
3879   let Predicates  = [HasAVX512] in
3880   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3881            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3882
3883   let Predicates = [HasAVX512, HasVLX] in {
3884   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3885               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3886   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3887               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3888   }
3889 }
3890
3891 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3892   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3893                                  avx512vl_i32_info>;
3894   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3895                                  avx512vl_i64_info>, VEX_W;
3896 }
3897
3898 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3899                                  SDNode OpNode> {
3900   let Predicates = [HasBWI] in {
3901   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3902               EVEX_V512, VEX_W;
3903   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3904               EVEX_V512;
3905   }
3906   let Predicates = [HasVLX, HasBWI] in {
3907
3908   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3909               EVEX_V256, VEX_W;
3910   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3911               EVEX_V128, VEX_W;
3912   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3913               EVEX_V256;
3914   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3915               EVEX_V128;
3916   }
3917 }
3918
3919 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3920                                    SDNode OpNode> :
3921   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3922   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3923
3924 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3925 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3926
3927 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3928                  (v16i32 VR512:$src2), (i16 -1))),
3929                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3930
3931 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3932                  (v8i64 VR512:$src2), (i8 -1))),
3933                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3934
3935 //===----------------------------------------------------------------------===//
3936 // AVX-512  Shift instructions
3937 //===----------------------------------------------------------------------===//
3938 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3939                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3940   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3941                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3942                       "$src2, $src1", "$src1, $src2",
3943                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3944                    SSE_INTSHIFT_ITINS_P.rr>;
3945   let mayLoad = 1 in
3946   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3947                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3948                        "$src2, $src1", "$src1, $src2",
3949                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3950                           (i8 imm:$src2))),
3951                    SSE_INTSHIFT_ITINS_P.rm>;
3952 }
3953
3954 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3955                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3956   let mayLoad = 1 in
3957   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3958                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3959       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3960      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3961      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3962 }
3963
3964 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3965                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3966    // src2 is always 128-bit
3967   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3968                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3969                       "$src2, $src1", "$src1, $src2",
3970                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3971                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3972   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3973                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3974                        "$src2, $src1", "$src1, $src2",
3975                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3976                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3977                    EVEX_4V;
3978 }
3979
3980 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3981                                   ValueType SrcVT, PatFrag bc_frag,
3982                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3983   let Predicates = [prd] in
3984   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3985                             VTInfo.info512>, EVEX_V512,
3986                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3987   let Predicates = [prd, HasVLX] in {
3988   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3989                             VTInfo.info256>, EVEX_V256,
3990                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3991   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3992                             VTInfo.info128>, EVEX_V128,
3993                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3994   }
3995 }
3996
3997 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3998                               string OpcodeStr, SDNode OpNode> {
3999   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
4000                                  avx512vl_i32_info, HasAVX512>;
4001   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
4002                                  avx512vl_i64_info, HasAVX512>, VEX_W;
4003   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
4004                                  avx512vl_i16_info, HasBWI>;
4005 }
4006
4007 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4008                                  string OpcodeStr, SDNode OpNode,
4009                                  AVX512VLVectorVTInfo VTInfo> {
4010   let Predicates = [HasAVX512] in
4011   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4012                               VTInfo.info512>,
4013              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4014                               VTInfo.info512>, EVEX_V512;
4015   let Predicates = [HasAVX512, HasVLX] in {
4016   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4017                               VTInfo.info256>,
4018              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4019                               VTInfo.info256>, EVEX_V256;
4020   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4021                               VTInfo.info128>,
4022              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4023                               VTInfo.info128>, EVEX_V128;
4024   }
4025 }
4026
4027 multiclass avx512_shift_rmi_w<bits<8> opcw,
4028                                  Format ImmFormR, Format ImmFormM,
4029                                  string OpcodeStr, SDNode OpNode> {
4030   let Predicates = [HasBWI] in
4031   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4032                                v32i16_info>, EVEX_V512;
4033   let Predicates = [HasVLX, HasBWI] in {
4034   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4035                                v16i16x_info>, EVEX_V256;
4036   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4037                                v8i16x_info>, EVEX_V128;
4038   }
4039 }
4040
4041 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
4042                                  Format ImmFormR, Format ImmFormM,
4043                                  string OpcodeStr, SDNode OpNode> {
4044   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
4045                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
4046   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
4047                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
4048 }
4049
4050 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
4051              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
4052
4053 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
4054              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
4055
4056 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
4057              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
4058
4059 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
4060 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", X86vrotli>, AVX512BIi8Base, EVEX_4V;
4061
4062 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
4063 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
4064 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
4065
4066 //===-------------------------------------------------------------------===//
4067 // Variable Bit Shifts
4068 //===-------------------------------------------------------------------===//
4069 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
4070                             X86VectorVTInfo _> {
4071   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4072                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4073                       "$src2, $src1", "$src1, $src2",
4074                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
4075                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
4076   let mayLoad = 1 in
4077   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4078                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4079                        "$src2, $src1", "$src1, $src2",
4080                    (_.VT (OpNode _.RC:$src1,
4081                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
4082                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
4083                    EVEX_CD8<_.EltSize, CD8VF>;
4084 }
4085
4086 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
4087                             X86VectorVTInfo _> {
4088   let mayLoad = 1 in
4089   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4090                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4091                     "${src2}"##_.BroadcastStr##", $src1",
4092                     "$src1, ${src2}"##_.BroadcastStr,
4093                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
4094                                                 (_.ScalarLdFrag addr:$src2))))),
4095                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
4096                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4097 }
4098 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4099                                   AVX512VLVectorVTInfo _> {
4100   let Predicates  = [HasAVX512] in
4101   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4102            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4103
4104   let Predicates = [HasAVX512, HasVLX] in {
4105   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4106               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4107   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
4108               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
4109   }
4110 }
4111
4112 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
4113                                  SDNode OpNode> {
4114   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
4115                                  avx512vl_i32_info>;
4116   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
4117                                  avx512vl_i64_info>, VEX_W;
4118 }
4119
4120 // Use 512bit version to implement 128/256 bit in case NoVLX.
4121 multiclass avx512_var_shift_w_lowering<AVX512VLVectorVTInfo _, SDNode OpNode> {
4122   let Predicates = [HasBWI, NoVLX] in {
4123   def : Pat<(_.info256.VT (OpNode (_.info256.VT _.info256.RC:$src1),
4124                                   (_.info256.VT _.info256.RC:$src2))),
4125             (EXTRACT_SUBREG
4126                 (!cast<Instruction>(NAME#"WZrr")
4127                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR256X:$src1, sub_ymm),
4128                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR256X:$src2, sub_ymm)),
4129              sub_ymm)>;
4130
4131   def : Pat<(_.info128.VT (OpNode (_.info128.VT _.info128.RC:$src1),
4132                                   (_.info128.VT _.info128.RC:$src2))),
4133             (EXTRACT_SUBREG
4134                 (!cast<Instruction>(NAME#"WZrr")
4135                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR128X:$src1, sub_xmm),
4136                     (INSERT_SUBREG (_.info512.VT (IMPLICIT_DEF)), VR128X:$src2, sub_xmm)),
4137              sub_xmm)>;
4138   }
4139 }
4140
4141 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
4142                                  SDNode OpNode> {
4143   let Predicates = [HasBWI] in
4144   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
4145               EVEX_V512, VEX_W;
4146   let Predicates = [HasVLX, HasBWI] in {
4147
4148   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
4149               EVEX_V256, VEX_W;
4150   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
4151               EVEX_V128, VEX_W;
4152   }
4153 }
4154
4155 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
4156               avx512_var_shift_w<0x12, "vpsllvw", shl>,
4157               avx512_var_shift_w_lowering<avx512vl_i16_info, shl>;
4158 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
4159               avx512_var_shift_w<0x11, "vpsravw", sra>,
4160               avx512_var_shift_w_lowering<avx512vl_i16_info, sra>;
4161 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
4162               avx512_var_shift_w<0x10, "vpsrlvw", srl>,
4163               avx512_var_shift_w_lowering<avx512vl_i16_info, srl>;
4164 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
4165 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
4166
4167 //===-------------------------------------------------------------------===//
4168 // 1-src variable permutation VPERMW/D/Q
4169 //===-------------------------------------------------------------------===//
4170 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
4171                                   AVX512VLVectorVTInfo _> {
4172   let Predicates  = [HasAVX512] in
4173   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
4174            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
4175
4176   let Predicates = [HasAVX512, HasVLX] in
4177   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
4178               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
4179 }
4180
4181 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
4182                                  string OpcodeStr, SDNode OpNode,
4183                                  AVX512VLVectorVTInfo VTInfo> {
4184   let Predicates = [HasAVX512] in
4185   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4186                               VTInfo.info512>,
4187              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4188                               VTInfo.info512>, EVEX_V512;
4189   let Predicates = [HasAVX512, HasVLX] in
4190   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
4191                               VTInfo.info256>,
4192              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
4193                               VTInfo.info256>, EVEX_V256;
4194 }
4195
4196
4197 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
4198
4199 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
4200                                     avx512vl_i32_info>;
4201 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
4202                                     avx512vl_i64_info>, VEX_W;
4203 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
4204                                     avx512vl_f32_info>;
4205 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
4206                                     avx512vl_f64_info>, VEX_W;
4207
4208 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
4209                              X86VPermi, avx512vl_i64_info>,
4210                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4211 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
4212                              X86VPermi, avx512vl_f64_info>,
4213                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
4214 //===----------------------------------------------------------------------===//
4215 // AVX-512 - VPERMIL
4216 //===----------------------------------------------------------------------===//
4217
4218 multiclass avx512_permil_vec<bits<8> OpcVar, string OpcodeStr,  SDNode OpNode,
4219                              X86VectorVTInfo _, X86VectorVTInfo Ctrl> {
4220   defm rr: AVX512_maskable<OpcVar, MRMSrcReg, _, (outs _.RC:$dst),
4221                   (ins _.RC:$src1, Ctrl.RC:$src2), OpcodeStr,
4222                   "$src2, $src1", "$src1, $src2",
4223                   (_.VT (OpNode _.RC:$src1,
4224                                (Ctrl.VT Ctrl.RC:$src2)))>,
4225                   T8PD, EVEX_4V;
4226   let mayLoad = 1 in {
4227     defm rm: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4228                     (ins _.RC:$src1, Ctrl.MemOp:$src2), OpcodeStr,
4229                     "$src2, $src1", "$src1, $src2",
4230                     (_.VT (OpNode
4231                              _.RC:$src1,
4232                              (Ctrl.VT (bitconvert(Ctrl.LdFrag addr:$src2)))))>,
4233                     T8PD, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
4234     defm rmb: AVX512_maskable<OpcVar, MRMSrcMem, _, (outs _.RC:$dst),
4235                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
4236                      "${src2}"##_.BroadcastStr##", $src1",
4237                      "$src1, ${src2}"##_.BroadcastStr,
4238                      (_.VT (OpNode
4239                               _.RC:$src1,
4240                               (Ctrl.VT (X86VBroadcast
4241                                          (Ctrl.ScalarLdFrag addr:$src2)))))>,
4242                      T8PD, EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
4243   }//let mayLoad = 1
4244 }
4245
4246 multiclass avx512_permil_vec_common<string OpcodeStr, bits<8> OpcVar,
4247                              AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4248   let Predicates = [HasAVX512] in {
4249     defm Z    : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info512,
4250                                   Ctrl.info512>, EVEX_V512;
4251   }
4252   let Predicates = [HasAVX512, HasVLX] in {
4253     defm Z128 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info128,
4254                                   Ctrl.info128>, EVEX_V128;
4255     defm Z256 : avx512_permil_vec<OpcVar, OpcodeStr, X86VPermilpv, _.info256,
4256                                   Ctrl.info256>, EVEX_V256;
4257   }
4258 }
4259
4260 multiclass avx512_permil<string OpcodeStr, bits<8> OpcImm, bits<8> OpcVar,
4261                          AVX512VLVectorVTInfo _, AVX512VLVectorVTInfo Ctrl>{
4262
4263   defm NAME: avx512_permil_vec_common<OpcodeStr, OpcVar, _, Ctrl>;
4264   defm NAME: avx512_shift_rmi_sizes<OpcImm, MRMSrcReg, MRMSrcMem, OpcodeStr,
4265                                     X86VPermilpi, _>,
4266                     EVEX, AVX512AIi8Base, EVEX_CD8<_.info128.EltSize, CD8VF>;
4267 }
4268
4269 defm VPERMILPS : avx512_permil<"vpermilps", 0x04, 0x0C, avx512vl_f32_info,
4270                                avx512vl_i32_info>;
4271 defm VPERMILPD : avx512_permil<"vpermilpd", 0x05, 0x0D, avx512vl_f64_info,
4272                                avx512vl_i64_info>, VEX_W;
4273 //===----------------------------------------------------------------------===//
4274 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
4275 //===----------------------------------------------------------------------===//
4276
4277 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
4278                              X86PShufd, avx512vl_i32_info>,
4279                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
4280 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
4281                                   X86PShufhw>, EVEX, AVX512XSIi8Base;
4282 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
4283                                   X86PShuflw>, EVEX, AVX512XDIi8Base;
4284
4285 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4286   let Predicates = [HasBWI] in
4287   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
4288
4289   let Predicates = [HasVLX, HasBWI] in {
4290   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
4291   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
4292   }
4293 }
4294
4295 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
4296
4297 //===----------------------------------------------------------------------===//
4298 // Move Low to High and High to Low packed FP Instructions
4299 //===----------------------------------------------------------------------===//
4300 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
4301           (ins VR128X:$src1, VR128X:$src2),
4302           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4303           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
4304            IIC_SSE_MOV_LH>, EVEX_4V;
4305 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
4306           (ins VR128X:$src1, VR128X:$src2),
4307           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4308           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
4309           IIC_SSE_MOV_LH>, EVEX_4V;
4310
4311 let Predicates = [HasAVX512] in {
4312   // MOVLHPS patterns
4313   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4314             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
4315   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
4316             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
4317
4318   // MOVHLPS patterns
4319   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
4320             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
4321 }
4322
4323 //===----------------------------------------------------------------------===//
4324 // VMOVHPS/PD VMOVLPS Instructions
4325 // All patterns was taken from SSS implementation.
4326 //===----------------------------------------------------------------------===//
4327 multiclass avx512_mov_hilo_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
4328                                   X86VectorVTInfo _> {
4329   let mayLoad = 1 in
4330     def rm : AVX512<opc, MRMSrcMem, (outs _.RC:$dst),
4331                     (ins _.RC:$src1, f64mem:$src2),
4332                     !strconcat(OpcodeStr,
4333                                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4334                     [(set _.RC:$dst,
4335                        (OpNode _.RC:$src1,
4336                          (_.VT (bitconvert
4337                            (v2f64 (scalar_to_vector (loadf64 addr:$src2)))))))],
4338                     IIC_SSE_MOV_LH>, EVEX_4V;
4339 }
4340
4341 defm VMOVHPSZ128 : avx512_mov_hilo_packed<0x16, "vmovhps", X86Movlhps,
4342                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4343 defm VMOVHPDZ128 : avx512_mov_hilo_packed<0x16, "vmovhpd", X86Movlhpd,
4344                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4345 defm VMOVLPSZ128 : avx512_mov_hilo_packed<0x12, "vmovlps", X86Movlps,
4346                                   v4f32x_info>, EVEX_CD8<32, CD8VT2>, PS;
4347 defm VMOVLPDZ128 : avx512_mov_hilo_packed<0x12, "vmovlpd", X86Movlpd,
4348                                   v2f64x_info>, EVEX_CD8<64, CD8VT1>, PD, VEX_W;
4349
4350 let Predicates = [HasAVX512] in {
4351   // VMOVHPS patterns
4352   def : Pat<(X86Movlhps VR128X:$src1,
4353                (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
4354           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4355   def : Pat<(X86Movlhps VR128X:$src1,
4356                (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
4357           (VMOVHPSZ128rm VR128X:$src1, addr:$src2)>;
4358   // VMOVHPD patterns
4359   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4360                     (scalar_to_vector (loadf64 addr:$src2)))),
4361            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4362   def : Pat<(v2f64 (X86Unpckl VR128X:$src1,
4363                     (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
4364            (VMOVHPDZ128rm VR128X:$src1, addr:$src2)>;
4365   // VMOVLPS patterns
4366   def : Pat<(v4f32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4367           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4368   def : Pat<(v4i32 (X86Movlps VR128X:$src1, (load addr:$src2))),
4369           (VMOVLPSZ128rm VR128X:$src1, addr:$src2)>;
4370   // VMOVLPD patterns
4371   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4372           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4373   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, (load addr:$src2))),
4374           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4375   def : Pat<(v2f64 (X86Movsd VR128X:$src1,
4376                            (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
4377           (VMOVLPDZ128rm VR128X:$src1, addr:$src2)>;
4378 }
4379
4380 let mayStore = 1 in {
4381 def VMOVHPSZ128mr : AVX512PSI<0x17, MRMDestMem, (outs),
4382                        (ins f64mem:$dst, VR128X:$src),
4383                        "vmovhps\t{$src, $dst|$dst, $src}",
4384                        [(store (f64 (vector_extract
4385                                      (X86Unpckh (bc_v2f64 (v4f32 VR128X:$src)),
4386                                                 (bc_v2f64 (v4f32 VR128X:$src))),
4387                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4388                        EVEX, EVEX_CD8<32, CD8VT2>;
4389 def VMOVHPDZ128mr : AVX512PDI<0x17, MRMDestMem, (outs),
4390                        (ins f64mem:$dst, VR128X:$src),
4391                        "vmovhpd\t{$src, $dst|$dst, $src}",
4392                        [(store (f64 (vector_extract
4393                                      (v2f64 (X86Unpckh VR128X:$src, VR128X:$src)),
4394                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>,
4395                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4396 def VMOVLPSZ128mr : AVX512PSI<0x13, MRMDestMem, (outs),
4397                        (ins f64mem:$dst, VR128X:$src),
4398                        "vmovlps\t{$src, $dst|$dst, $src}",
4399                        [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128X:$src)),
4400                                      (iPTR 0))), addr:$dst)],
4401                                      IIC_SSE_MOV_LH>,
4402                        EVEX, EVEX_CD8<32, CD8VT2>;
4403 def VMOVLPDZ128mr : AVX512PDI<0x13, MRMDestMem, (outs),
4404                        (ins f64mem:$dst, VR128X:$src),
4405                        "vmovlpd\t{$src, $dst|$dst, $src}",
4406                        [(store (f64 (vector_extract (v2f64 VR128X:$src),
4407                                      (iPTR 0))), addr:$dst)],
4408                                      IIC_SSE_MOV_LH>,
4409                        EVEX, EVEX_CD8<64, CD8VT1>, VEX_W;
4410 }
4411 let Predicates = [HasAVX512] in {
4412   // VMOVHPD patterns
4413   def : Pat<(store (f64 (vector_extract
4414                            (v2f64 (X86VPermilpi VR128X:$src, (i8 1))),
4415                            (iPTR 0))), addr:$dst),
4416            (VMOVHPDZ128mr addr:$dst, VR128X:$src)>;
4417   // VMOVLPS patterns
4418   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128X:$src2)),
4419                    addr:$src1),
4420             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4421   def : Pat<(store (v4i32 (X86Movlps
4422                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128X:$src2)), addr:$src1),
4423             (VMOVLPSZ128mr addr:$src1, VR128X:$src2)>;
4424   // VMOVLPD patterns
4425   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4426                    addr:$src1),
4427             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4428   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128X:$src2)),
4429                    addr:$src1),
4430             (VMOVLPDZ128mr addr:$src1, VR128X:$src2)>;
4431 }
4432 //===----------------------------------------------------------------------===//
4433 // FMA - Fused Multiply Operations
4434 //
4435
4436 let Constraints = "$src1 = $dst" in {
4437 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4438                                                             X86VectorVTInfo _> {
4439   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4440           (ins _.RC:$src2, _.RC:$src3),
4441           OpcodeStr, "$src3, $src2", "$src2, $src3",
4442           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4443          AVX512FMA3Base;
4444
4445   let mayLoad = 1 in {
4446     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4447             (ins _.RC:$src2, _.MemOp:$src3),
4448             OpcodeStr, "$src3, $src2", "$src2, $src3",
4449             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4450             AVX512FMA3Base;
4451
4452     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4453               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4454               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4455               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4456               (OpNode _.RC:$src1,
4457                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4458               AVX512FMA3Base, EVEX_B;
4459   }
4460 }
4461
4462 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4463                                                             X86VectorVTInfo _> {
4464   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4465           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4466           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4467           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4468           AVX512FMA3Base, EVEX_B, EVEX_RC;
4469 }
4470 } // Constraints = "$src1 = $dst"
4471
4472 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4473                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4474   let Predicates = [HasAVX512] in {
4475     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4476                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4477                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4478   }
4479   let Predicates = [HasVLX, HasAVX512] in {
4480     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4481                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4482     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4483                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4484   }
4485 }
4486
4487 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4488                                                             SDNode OpNodeRnd > {
4489     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4490                                       avx512vl_f32_info>;
4491     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4492                                       avx512vl_f64_info>, VEX_W;
4493 }
4494
4495 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4496 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4497 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4498 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4499 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4500 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4501
4502
4503 let Constraints = "$src1 = $dst" in {
4504 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4505                                                             X86VectorVTInfo _> {
4506   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4507           (ins _.RC:$src2, _.RC:$src3),
4508           OpcodeStr, "$src3, $src2", "$src2, $src3",
4509           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4510          AVX512FMA3Base;
4511
4512   let mayLoad = 1 in {
4513     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4514             (ins _.RC:$src2, _.MemOp:$src3),
4515             OpcodeStr, "$src3, $src2", "$src2, $src3",
4516             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4517            AVX512FMA3Base;
4518
4519     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4520            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4521            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4522            "$src2, ${src3}"##_.BroadcastStr,
4523            (_.VT (OpNode _.RC:$src2,
4524                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4525                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4526   }
4527 }
4528
4529 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4530                                                             X86VectorVTInfo _> {
4531   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4532           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4533           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4534           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4535           AVX512FMA3Base, EVEX_B, EVEX_RC;
4536 }
4537 } // Constraints = "$src1 = $dst"
4538
4539 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4540                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4541   let Predicates = [HasAVX512] in {
4542     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4543                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4544                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4545   }
4546   let Predicates = [HasVLX, HasAVX512] in {
4547     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4548                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4549     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4550                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4551   }
4552 }
4553
4554 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4555                                                             SDNode OpNodeRnd > {
4556     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4557                                       avx512vl_f32_info>;
4558     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4559                                       avx512vl_f64_info>, VEX_W;
4560 }
4561
4562 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4563 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4564 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4565 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4566 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4567 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4568
4569 let Constraints = "$src1 = $dst" in {
4570 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4571                                                             X86VectorVTInfo _> {
4572   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4573           (ins _.RC:$src3, _.RC:$src2),
4574           OpcodeStr, "$src2, $src3", "$src3, $src2",
4575           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4576          AVX512FMA3Base;
4577
4578   let mayLoad = 1 in {
4579     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4580             (ins _.RC:$src3, _.MemOp:$src2),
4581             OpcodeStr, "$src2, $src3", "$src3, $src2",
4582             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4583            AVX512FMA3Base;
4584
4585     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4586            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4587            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4588            "$src3, ${src2}"##_.BroadcastStr,
4589            (_.VT (OpNode _.RC:$src1,
4590                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4591                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4592   }
4593 }
4594
4595 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4596                                                             X86VectorVTInfo _> {
4597   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4598           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4599           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4600           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4601           AVX512FMA3Base, EVEX_B, EVEX_RC;
4602 }
4603 } // Constraints = "$src1 = $dst"
4604
4605 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4606                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4607   let Predicates = [HasAVX512] in {
4608     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4609                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4610                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4611   }
4612   let Predicates = [HasVLX, HasAVX512] in {
4613     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4614                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4615     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4616                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4617   }
4618 }
4619
4620 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4621                                                             SDNode OpNodeRnd > {
4622     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4623                                       avx512vl_f32_info>;
4624     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4625                                       avx512vl_f64_info>, VEX_W;
4626 }
4627
4628 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4629 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4630 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4631 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4632 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4633 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4634
4635 // Scalar FMA
4636 let Constraints = "$src1 = $dst" in {
4637 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4638                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4639                                                         dag RHS_r, dag RHS_m > {
4640   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4641           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4642           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4643
4644   let mayLoad = 1 in
4645     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4646             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4647             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4648
4649   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4650          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4651          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4652                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4653
4654   let isCodeGenOnly = 1 in {
4655     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4656                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4657                      !strconcat(OpcodeStr,
4658                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4659                      [RHS_r]>;
4660     let mayLoad = 1 in
4661       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4662                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4663                       !strconcat(OpcodeStr,
4664                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4665                       [RHS_m]>;
4666   }// isCodeGenOnly = 1
4667 }
4668 }// Constraints = "$src1 = $dst"
4669
4670 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4671          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4672                                                                   string SUFF> {
4673
4674   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4675                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4676                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4677                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4678                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4679                          (i32 imm:$rc))),
4680                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4681                          _.FRC:$src3))),
4682                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4683                          (_.ScalarLdFrag addr:$src3))))>;
4684
4685   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4686                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4687                 (_.VT (OpNode _.RC:$src2,
4688                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4689                               _.RC:$src1)),
4690                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4691                                   (i32 imm:$rc))),
4692                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4693                                           _.FRC:$src1))),
4694                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4695                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4696
4697   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4698                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4699                 (_.VT (OpNode _.RC:$src1,
4700                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4701                               _.RC:$src2)),
4702                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4703                          (i32 imm:$rc))),
4704                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4705                          _.FRC:$src2))),
4706                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4707                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4708 }
4709
4710 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4711                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4712   let Predicates = [HasAVX512] in {
4713     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4714                                    OpNodeRnd, f32x_info, "SS">,
4715                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4716     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4717                                    OpNodeRnd, f64x_info, "SD">,
4718                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4719   }
4720 }
4721
4722 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4723 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4724 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4725 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4726
4727 //===----------------------------------------------------------------------===//
4728 // AVX-512  Scalar convert from sign integer to float/double
4729 //===----------------------------------------------------------------------===//
4730
4731 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4732                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4733                     PatFrag ld_frag, string asm> {
4734   let hasSideEffects = 0 in {
4735     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4736               (ins DstVT.FRC:$src1, SrcRC:$src),
4737               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4738               EVEX_4V;
4739     let mayLoad = 1 in
4740       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4741               (ins DstVT.FRC:$src1, x86memop:$src),
4742               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4743               EVEX_4V;
4744   } // hasSideEffects = 0
4745   let isCodeGenOnly = 1 in {
4746     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4747                   (ins DstVT.RC:$src1, SrcRC:$src2),
4748                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4749                   [(set DstVT.RC:$dst,
4750                         (OpNode (DstVT.VT DstVT.RC:$src1),
4751                                  SrcRC:$src2,
4752                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4753
4754     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4755                   (ins DstVT.RC:$src1, x86memop:$src2),
4756                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4757                   [(set DstVT.RC:$dst,
4758                         (OpNode (DstVT.VT DstVT.RC:$src1),
4759                                  (ld_frag addr:$src2),
4760                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4761   }//isCodeGenOnly = 1
4762 }
4763
4764 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4765                     X86VectorVTInfo DstVT, string asm> {
4766   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4767               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4768               !strconcat(asm,
4769                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4770               [(set DstVT.RC:$dst,
4771                     (OpNode (DstVT.VT DstVT.RC:$src1),
4772                              SrcRC:$src2,
4773                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4774 }
4775
4776 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4777                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4778                     PatFrag ld_frag, string asm> {
4779   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4780               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4781                         VEX_LIG;
4782 }
4783
4784 let Predicates = [HasAVX512] in {
4785 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4786                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4787                                  XS, EVEX_CD8<32, CD8VT1>;
4788 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4789                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4790                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4791 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4792                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4793                                  XD, EVEX_CD8<32, CD8VT1>;
4794 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4795                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4796                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4797
4798 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4799           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4800 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4801           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4802 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4803           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4804 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4805           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4806
4807 def : Pat<(f32 (sint_to_fp GR32:$src)),
4808           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4809 def : Pat<(f32 (sint_to_fp GR64:$src)),
4810           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4811 def : Pat<(f64 (sint_to_fp GR32:$src)),
4812           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4813 def : Pat<(f64 (sint_to_fp GR64:$src)),
4814           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4815
4816 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4817                                   v4f32x_info, i32mem, loadi32,
4818                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4819 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4820                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4821                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4822 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4823                                   i32mem, loadi32, "cvtusi2sd{l}">,
4824                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4825 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4826                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4827                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4828
4829 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4830           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4831 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4832           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4833 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4834           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4835 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4836           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4837
4838 def : Pat<(f32 (uint_to_fp GR32:$src)),
4839           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4840 def : Pat<(f32 (uint_to_fp GR64:$src)),
4841           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4842 def : Pat<(f64 (uint_to_fp GR32:$src)),
4843           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4844 def : Pat<(f64 (uint_to_fp GR64:$src)),
4845           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4846 }
4847
4848 //===----------------------------------------------------------------------===//
4849 // AVX-512  Scalar convert from float/double to integer
4850 //===----------------------------------------------------------------------===//
4851 multiclass avx512_cvt_s_int_round<bits<8> opc, RegisterClass SrcRC,
4852                                   RegisterClass DstRC, Intrinsic Int,
4853                            Operand memop, ComplexPattern mem_cpat, string asm> {
4854   let hasSideEffects = 0, Predicates = [HasAVX512] in {
4855     def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4856                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4857                 [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG;
4858     def rb : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4859                 !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"), []>,
4860                 EVEX, VEX_LIG, EVEX_B, EVEX_RC;
4861     let mayLoad = 1 in
4862     def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4863                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG;
4864   } // hasSideEffects = 0, Predicates = [HasAVX512]
4865 }
4866
4867 // Convert float/double to signed/unsigned int 32/64
4868 defm VCVTSS2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4869                                    ssmem, sse_load_f32, "cvtss2si">,
4870                                    XS, EVEX_CD8<32, CD8VT1>;
4871 defm VCVTSS2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4872                                   int_x86_sse_cvtss2si64,
4873                                    ssmem, sse_load_f32, "cvtss2si">,
4874                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4875 defm VCVTSS2USIZ: avx512_cvt_s_int_round<0x79, VR128X, GR32,
4876                                   int_x86_avx512_cvtss2usi,
4877                                    ssmem, sse_load_f32, "cvtss2usi">,
4878                                    XS, EVEX_CD8<32, CD8VT1>;
4879 defm VCVTSS2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4880                                    int_x86_avx512_cvtss2usi64, ssmem,
4881                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4882                                    EVEX_CD8<32, CD8VT1>;
4883 defm VCVTSD2SIZ: avx512_cvt_s_int_round<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4884                                    sdmem, sse_load_f64, "cvtsd2si">,
4885                                    XD, EVEX_CD8<64, CD8VT1>;
4886 defm VCVTSD2SI64Z: avx512_cvt_s_int_round<0x2D, VR128X, GR64,
4887                                    int_x86_sse2_cvtsd2si64,
4888                                    sdmem, sse_load_f64, "cvtsd2si">,
4889                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4890 defm VCVTSD2USIZ:   avx512_cvt_s_int_round<0x79, VR128X, GR32,
4891                                    int_x86_avx512_cvtsd2usi,
4892                                    sdmem, sse_load_f64, "cvtsd2usi">,
4893                                    XD, EVEX_CD8<64, CD8VT1>;
4894 defm VCVTSD2USI64Z: avx512_cvt_s_int_round<0x79, VR128X, GR64,
4895                                    int_x86_avx512_cvtsd2usi64, sdmem,
4896                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4897                                    EVEX_CD8<64, CD8VT1>;
4898
4899 let isCodeGenOnly = 1 , Predicates = [HasAVX512] in {
4900   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4901             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4902             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4903   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4904             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4905             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4906   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4907             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4908             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4909   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4910             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4911             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4912
4913   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4914             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4915             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4916 } // isCodeGenOnly = 1, Predicates = [HasAVX512]
4917
4918 // Convert float/double to signed/unsigned int 32/64 with truncation
4919 multiclass avx512_cvt_s_all<bits<8> opc, string asm, X86VectorVTInfo _SrcRC,
4920                             X86VectorVTInfo _DstRC, SDNode OpNode,
4921                             SDNode OpNodeRnd>{
4922 let Predicates = [HasAVX512] in {
4923   def rr : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4924               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4925               [(set _DstRC.RC:$dst, (OpNode _SrcRC.FRC:$src))]>, EVEX;
4926   def rb : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.FRC:$src),
4927                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4928                 []>, EVEX, EVEX_B;
4929   def rm : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst), (ins _SrcRC.MemOp:$src),
4930               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4931               [(set _DstRC.RC:$dst, (OpNode (_SrcRC.ScalarLdFrag addr:$src)))]>,
4932               EVEX;
4933
4934   let isCodeGenOnly = 1,hasSideEffects = 0 in {
4935       def rr_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4936                 !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4937                [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4938                                      (i32 FROUND_CURRENT)))]>, EVEX, VEX_LIG;
4939       def rb_Int : SI<opc, MRMSrcReg, (outs _DstRC.RC:$dst), (ins _SrcRC.RC:$src),
4940                 !strconcat(asm,"\t{{sae}, $src, $dst|$dst, $src, {sae}}"),
4941                 [(set _DstRC.RC:$dst, (OpNodeRnd _SrcRC.RC:$src,
4942                                       (i32 FROUND_NO_EXC)))]>,
4943                                       EVEX,VEX_LIG , EVEX_B;
4944       let mayLoad = 1 in
4945         def rm_Int : SI<opc, MRMSrcMem, (outs _DstRC.RC:$dst),
4946                     (ins _SrcRC.MemOp:$src),
4947                     !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4948                     []>, EVEX, VEX_LIG;
4949
4950   } // isCodeGenOnly = 1, hasSideEffects = 0
4951 } //HasAVX512
4952 }
4953
4954
4955 defm VCVTTSS2SIZ: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i32x_info,
4956                         fp_to_sint,X86cvttss2IntRnd>,
4957                         XS, EVEX_CD8<32, CD8VT1>;
4958 defm VCVTTSS2SI64Z: avx512_cvt_s_all<0x2C, "cvttss2si", f32x_info, i64x_info,
4959                         fp_to_sint,X86cvttss2IntRnd>,
4960                         VEX_W, XS, EVEX_CD8<32, CD8VT1>;
4961 defm VCVTTSD2SIZ: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i32x_info,
4962                         fp_to_sint,X86cvttsd2IntRnd>,
4963                         XD, EVEX_CD8<64, CD8VT1>;
4964 defm VCVTTSD2SI64Z: avx512_cvt_s_all<0x2C, "cvttsd2si", f64x_info, i64x_info,
4965                         fp_to_sint,X86cvttsd2IntRnd>,
4966                         VEX_W, XD, EVEX_CD8<64, CD8VT1>;
4967
4968 defm VCVTTSS2USIZ: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i32x_info,
4969                         fp_to_uint,X86cvttss2UIntRnd>,
4970                         XS, EVEX_CD8<32, CD8VT1>;
4971 defm VCVTTSS2USI64Z: avx512_cvt_s_all<0x78, "cvttss2usi", f32x_info, i64x_info,
4972                         fp_to_uint,X86cvttss2UIntRnd>,
4973                         XS,VEX_W, EVEX_CD8<32, CD8VT1>;
4974 defm VCVTTSD2USIZ: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i32x_info,
4975                         fp_to_uint,X86cvttsd2UIntRnd>,
4976                         XD, EVEX_CD8<64, CD8VT1>;
4977 defm VCVTTSD2USI64Z: avx512_cvt_s_all<0x78, "cvttsd2usi", f64x_info, i64x_info,
4978                         fp_to_uint,X86cvttsd2UIntRnd>,
4979                         XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4980 let Predicates = [HasAVX512] in {
4981   def : Pat<(i32 (int_x86_sse_cvttss2si (v4f32 VR128X:$src))),
4982             (VCVTTSS2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4983   def : Pat<(i64 (int_x86_sse_cvttss2si64 (v4f32 VR128X:$src))),
4984             (VCVTTSS2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
4985   def : Pat<(i32 (int_x86_sse2_cvttsd2si (v2f64 VR128X:$src))),
4986             (VCVTTSD2SIZrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4987   def : Pat<(i64 (int_x86_sse2_cvttsd2si64 (v2f64 VR128X:$src))),
4988             (VCVTTSD2SI64Zrr_Int (COPY_TO_REGCLASS VR128X:$src, FR64X))>;
4989
4990 } // HasAVX512
4991 //===----------------------------------------------------------------------===//
4992 // AVX-512  Convert form float to double and back
4993 //===----------------------------------------------------------------------===//
4994 multiclass avx512_cvt_fp_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4995                          X86VectorVTInfo _Src, SDNode OpNode> {
4996   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4997                          (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
4998                          "$src2, $src1", "$src1, $src2",
4999                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5000                                        (_Src.VT _Src.RC:$src2)))>,
5001                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
5002   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5003                          (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
5004                          "$src2, $src1", "$src1, $src2",
5005                          (_.VT (OpNode (_Src.VT _Src.RC:$src1),
5006                                   (_Src.VT (scalar_to_vector
5007                                             (_Src.ScalarLdFrag addr:$src2)))))>,
5008                          EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>;
5009 }
5010
5011 // Scalar Coversion with SAE - suppress all exceptions
5012 multiclass avx512_cvt_fp_sae_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5013                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5014   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5015                         (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
5016                         "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5017                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5018                                          (_Src.VT _Src.RC:$src2),
5019                                          (i32 FROUND_NO_EXC)))>,
5020                         EVEX_4V, VEX_LIG, EVEX_B;
5021 }
5022
5023 // Scalar Conversion with rounding control (RC)
5024 multiclass avx512_cvt_fp_rc_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5025                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5026   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5027                         (ins _Src.RC:$src1, _Src.RC:$src2, AVX512RC:$rc), OpcodeStr,
5028                         "$rc, $src2, $src1", "$src1, $src2, $rc",
5029                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src1),
5030                                          (_Src.VT _Src.RC:$src2), (i32 imm:$rc)))>,
5031                         EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
5032                         EVEX_B, EVEX_RC;
5033 }
5034 multiclass avx512_cvt_fp_scalar_sd2ss<bits<8> opc, string OpcodeStr, SDNode OpNode,
5035                                   SDNode OpNodeRnd, X86VectorVTInfo _src,
5036                                                         X86VectorVTInfo _dst> {
5037   let Predicates = [HasAVX512] in {
5038     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5039              avx512_cvt_fp_rc_scalar<opc, OpcodeStr, _dst, _src,
5040                                OpNodeRnd>, VEX_W, EVEX_CD8<64, CD8VT1>,
5041                                EVEX_V512, XD;
5042   }
5043 }
5044
5045 multiclass avx512_cvt_fp_scalar_ss2sd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5046                                     SDNode OpNodeRnd, X86VectorVTInfo _src,
5047                                                           X86VectorVTInfo _dst> {
5048   let Predicates = [HasAVX512] in {
5049     defm Z : avx512_cvt_fp_scalar<opc, OpcodeStr, _dst, _src, OpNode>,
5050              avx512_cvt_fp_sae_scalar<opc, OpcodeStr, _dst, _src, OpNodeRnd>,
5051              EVEX_CD8<32, CD8VT1>, XS, EVEX_V512;
5052   }
5053 }
5054 defm VCVTSD2SS : avx512_cvt_fp_scalar_sd2ss<0x5A, "vcvtsd2ss", X86fround,
5055                                          X86froundRnd, f64x_info, f32x_info>;
5056 defm VCVTSS2SD : avx512_cvt_fp_scalar_ss2sd<0x5A, "vcvtss2sd", X86fpext,
5057                                           X86fpextRnd,f32x_info, f64x_info >;
5058
5059 def : Pat<(f64 (fextend FR32X:$src)),
5060           (COPY_TO_REGCLASS (VCVTSS2SDZrr (COPY_TO_REGCLASS FR32X:$src, VR128X),
5061                                (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>,
5062           Requires<[HasAVX512]>;
5063 def : Pat<(f64 (fextend (loadf32 addr:$src))),
5064           (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5065           Requires<[HasAVX512]>;
5066
5067 def : Pat<(f64 (extloadf32 addr:$src)),
5068       (COPY_TO_REGCLASS (VCVTSS2SDZrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5069       Requires<[HasAVX512, OptForSize]>;
5070
5071 def : Pat<(f64 (extloadf32 addr:$src)),
5072           (COPY_TO_REGCLASS (VCVTSS2SDZrr (v4f32 (IMPLICIT_DEF)),
5073                     (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)), VR128X)>,
5074           Requires<[HasAVX512, OptForSpeed]>;
5075
5076 def : Pat<(f32 (fround FR64X:$src)),
5077           (COPY_TO_REGCLASS (VCVTSD2SSZrr (COPY_TO_REGCLASS FR64X:$src, VR128X),
5078                     (COPY_TO_REGCLASS FR64X:$src, VR128X)), VR128X)>,
5079            Requires<[HasAVX512]>;
5080 //===----------------------------------------------------------------------===//
5081 // AVX-512  Vector convert from signed/unsigned integer to float/double
5082 //          and from float/double to signed/unsigned integer
5083 //===----------------------------------------------------------------------===//
5084
5085 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5086                          X86VectorVTInfo _Src, SDNode OpNode,
5087                          string Broadcast = _.BroadcastStr,
5088                          string Alias = ""> {
5089
5090   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5091                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
5092                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
5093
5094   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5095                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
5096                          (_.VT (OpNode (_Src.VT
5097                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
5098
5099   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5100                          (ins _Src.MemOp:$src), OpcodeStr,
5101                          "${src}"##Broadcast, "${src}"##Broadcast,
5102                          (_.VT (OpNode (_Src.VT
5103                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
5104                             ))>, EVEX, EVEX_B;
5105 }
5106 // Coversion with SAE - suppress all exceptions
5107 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5108                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5109   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5110                         (ins _Src.RC:$src), OpcodeStr,
5111                         "{sae}, $src", "$src, {sae}",
5112                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
5113                                (i32 FROUND_NO_EXC)))>,
5114                         EVEX, EVEX_B;
5115 }
5116
5117 // Conversion with rounding control (RC)
5118 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5119                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
5120   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5121                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
5122                         "$rc, $src", "$src, $rc",
5123                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
5124                         EVEX, EVEX_B, EVEX_RC;
5125 }
5126
5127 // Extend Float to Double
5128 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
5129   let Predicates = [HasAVX512] in {
5130     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
5131              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
5132                                 X86vfpextRnd>, EVEX_V512;
5133   }
5134   let Predicates = [HasVLX] in {
5135     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
5136                                X86vfpext, "{1to2}">, EVEX_V128;
5137     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
5138                                      EVEX_V256;
5139   }
5140 }
5141
5142 // Truncate Double to Float
5143 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
5144   let Predicates = [HasAVX512] in {
5145     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
5146              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
5147                                X86vfproundRnd>, EVEX_V512;
5148   }
5149   let Predicates = [HasVLX] in {
5150     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
5151                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
5152     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
5153                                "{1to4}", "{y}">, EVEX_V256;
5154   }
5155 }
5156
5157 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
5158                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
5159 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
5160                                   PS, EVEX_CD8<32, CD8VH>;
5161
5162 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5163             (VCVTPS2PDZrm addr:$src)>;
5164
5165 let Predicates = [HasVLX] in {
5166   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
5167               (VCVTPS2PDZ256rm addr:$src)>;
5168 }
5169
5170 // Convert Signed/Unsigned Doubleword to Double
5171 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
5172                            SDNode OpNode128> {
5173   // No rounding in this op
5174   let Predicates = [HasAVX512] in
5175     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
5176                                      EVEX_V512;
5177
5178   let Predicates = [HasVLX] in {
5179     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
5180                                      OpNode128, "{1to2}">, EVEX_V128;
5181     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
5182                                      EVEX_V256;
5183   }
5184 }
5185
5186 // Convert Signed/Unsigned Doubleword to Float
5187 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
5188                            SDNode OpNodeRnd> {
5189   let Predicates = [HasAVX512] in
5190     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
5191              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
5192                                OpNodeRnd>, EVEX_V512;
5193
5194   let Predicates = [HasVLX] in {
5195     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
5196                                      EVEX_V128;
5197     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
5198                                      EVEX_V256;
5199   }
5200 }
5201
5202 // Convert Float to Signed/Unsigned Doubleword with truncation
5203 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
5204                                   SDNode OpNode, SDNode OpNodeRnd> {
5205   let Predicates = [HasAVX512] in {
5206     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5207              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
5208                                 OpNodeRnd>, EVEX_V512;
5209   }
5210   let Predicates = [HasVLX] in {
5211     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5212                                      EVEX_V128;
5213     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5214                                      EVEX_V256;
5215   }
5216 }
5217
5218 // Convert Float to Signed/Unsigned Doubleword
5219 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
5220                                   SDNode OpNode, SDNode OpNodeRnd> {
5221   let Predicates = [HasAVX512] in {
5222     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
5223              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
5224                                 OpNodeRnd>, EVEX_V512;
5225   }
5226   let Predicates = [HasVLX] in {
5227     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
5228                                      EVEX_V128;
5229     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
5230                                      EVEX_V256;
5231   }
5232 }
5233
5234 // Convert Double to Signed/Unsigned Doubleword with truncation
5235 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
5236                                   SDNode OpNode, SDNode OpNodeRnd> {
5237   let Predicates = [HasAVX512] in {
5238     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5239              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
5240                                 OpNodeRnd>, EVEX_V512;
5241   }
5242   let Predicates = [HasVLX] in {
5243     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5244     // memory forms of these instructions in Asm Parcer. They have the same
5245     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5246     // due to the same reason.
5247     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5248                                "{1to2}", "{x}">, EVEX_V128;
5249     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5250                                "{1to4}", "{y}">, EVEX_V256;
5251   }
5252 }
5253
5254 // Convert Double to Signed/Unsigned Doubleword
5255 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
5256                                   SDNode OpNode, SDNode OpNodeRnd> {
5257   let Predicates = [HasAVX512] in {
5258     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
5259              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
5260                                OpNodeRnd>, EVEX_V512;
5261   }
5262   let Predicates = [HasVLX] in {
5263     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5264     // memory forms of these instructions in Asm Parcer. They have the same
5265     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5266     // due to the same reason.
5267     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
5268                                "{1to2}", "{x}">, EVEX_V128;
5269     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
5270                                "{1to4}", "{y}">, EVEX_V256;
5271   }
5272 }
5273
5274 // Convert Double to Signed/Unsigned Quardword
5275 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
5276                                   SDNode OpNode, SDNode OpNodeRnd> {
5277   let Predicates = [HasDQI] in {
5278     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5279              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
5280                                OpNodeRnd>, EVEX_V512;
5281   }
5282   let Predicates = [HasDQI, HasVLX] in {
5283     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5284                                EVEX_V128;
5285     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5286                                EVEX_V256;
5287   }
5288 }
5289
5290 // Convert Double to Signed/Unsigned Quardword with truncation
5291 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
5292                                   SDNode OpNode, SDNode OpNodeRnd> {
5293   let Predicates = [HasDQI] in {
5294     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
5295              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
5296                                OpNodeRnd>, EVEX_V512;
5297   }
5298   let Predicates = [HasDQI, HasVLX] in {
5299     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
5300                                EVEX_V128;
5301     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
5302                                EVEX_V256;
5303   }
5304 }
5305
5306 // Convert Signed/Unsigned Quardword to Double
5307 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
5308                                   SDNode OpNode, SDNode OpNodeRnd> {
5309   let Predicates = [HasDQI] in {
5310     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
5311              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
5312                                OpNodeRnd>, EVEX_V512;
5313   }
5314   let Predicates = [HasDQI, HasVLX] in {
5315     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
5316                                EVEX_V128;
5317     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
5318                                EVEX_V256;
5319   }
5320 }
5321
5322 // Convert Float to Signed/Unsigned Quardword
5323 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
5324                                   SDNode OpNode, SDNode OpNodeRnd> {
5325   let Predicates = [HasDQI] in {
5326     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5327              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
5328                                OpNodeRnd>, EVEX_V512;
5329   }
5330   let Predicates = [HasDQI, HasVLX] in {
5331     // Explicitly specified broadcast string, since we take only 2 elements
5332     // from v4f32x_info source
5333     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5334                                "{1to2}">, EVEX_V128;
5335     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5336                                EVEX_V256;
5337   }
5338 }
5339
5340 // Convert Float to Signed/Unsigned Quardword with truncation
5341 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
5342                                   SDNode OpNode, SDNode OpNodeRnd> {
5343   let Predicates = [HasDQI] in {
5344     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
5345              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
5346                                OpNodeRnd>, EVEX_V512;
5347   }
5348   let Predicates = [HasDQI, HasVLX] in {
5349     // Explicitly specified broadcast string, since we take only 2 elements
5350     // from v4f32x_info source
5351     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
5352                                "{1to2}">, EVEX_V128;
5353     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
5354                                EVEX_V256;
5355   }
5356 }
5357
5358 // Convert Signed/Unsigned Quardword to Float
5359 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
5360                                   SDNode OpNode, SDNode OpNodeRnd> {
5361   let Predicates = [HasDQI] in {
5362     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
5363              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
5364                                OpNodeRnd>, EVEX_V512;
5365   }
5366   let Predicates = [HasDQI, HasVLX] in {
5367     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
5368     // memory forms of these instructions in Asm Parcer. They have the same
5369     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
5370     // due to the same reason.
5371     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
5372                                "{1to2}", "{x}">, EVEX_V128;
5373     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
5374                                "{1to4}", "{y}">, EVEX_V256;
5375   }
5376 }
5377
5378 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
5379                                 EVEX_CD8<32, CD8VH>;
5380
5381 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
5382                                 X86VSintToFpRnd>,
5383                                 PS, EVEX_CD8<32, CD8VF>;
5384
5385 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
5386                                 X86VFpToSintRnd>,
5387                                 XS, EVEX_CD8<32, CD8VF>;
5388
5389 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
5390                                  X86VFpToSintRnd>,
5391                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
5392
5393 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
5394                                  X86VFpToUintRnd>, PS,
5395                                  EVEX_CD8<32, CD8VF>;
5396
5397 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
5398                                  X86VFpToUintRnd>, PS, VEX_W,
5399                                  EVEX_CD8<64, CD8VF>;
5400
5401 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
5402                                  XS, EVEX_CD8<32, CD8VH>;
5403
5404 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
5405                                  X86VUintToFpRnd>, XD,
5406                                  EVEX_CD8<32, CD8VF>;
5407
5408 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
5409                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
5410
5411 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
5412                                  X86cvtpd2IntRnd>, XD, VEX_W,
5413                                  EVEX_CD8<64, CD8VF>;
5414
5415 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
5416                                  X86cvtps2UIntRnd>,
5417                                  PS, EVEX_CD8<32, CD8VF>;
5418 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
5419                                  X86cvtpd2UIntRnd>, VEX_W,
5420                                  PS, EVEX_CD8<64, CD8VF>;
5421
5422 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
5423                                  X86cvtpd2IntRnd>, VEX_W,
5424                                  PD, EVEX_CD8<64, CD8VF>;
5425
5426 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
5427                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
5428
5429 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
5430                                  X86cvtpd2UIntRnd>, VEX_W,
5431                                  PD, EVEX_CD8<64, CD8VF>;
5432
5433 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
5434                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
5435
5436 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
5437                                  X86VFpToSlongRnd>, VEX_W,
5438                                  PD, EVEX_CD8<64, CD8VF>;
5439
5440 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
5441                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5442
5443 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
5444                                  X86VFpToUlongRnd>, VEX_W,
5445                                  PD, EVEX_CD8<64, CD8VF>;
5446
5447 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
5448                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
5449
5450 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
5451                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5452
5453 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
5454                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
5455
5456 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
5457                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
5458
5459 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
5460                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
5461
5462 let Predicates = [HasAVX512, NoVLX] in {
5463 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
5464           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5465            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5466
5467 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
5468           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
5469            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5470
5471 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
5472           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5473            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
5474
5475 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
5476           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
5477            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
5478
5479 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
5480           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
5481            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
5482 }
5483
5484 let Predicates = [HasAVX512] in {
5485   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
5486             (VCVTPD2PSZrm addr:$src)>;
5487   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5488             (VCVTPS2PDZrm addr:$src)>;
5489 }
5490
5491 //===----------------------------------------------------------------------===//
5492 // Half precision conversion instructions
5493 //===----------------------------------------------------------------------===//
5494 multiclass avx512_cvtph2ps<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5495                            X86MemOperand x86memop, PatFrag ld_frag> {
5496   defm rr : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5497                     "vcvtph2ps", "$src", "$src",
5498                    (X86cvtph2ps (_src.VT _src.RC:$src),
5499                                                 (i32 FROUND_CURRENT))>, T8PD;
5500   let hasSideEffects = 0, mayLoad = 1 in {
5501     defm rm : AVX512_maskable<0x13, MRMSrcMem, _dest, (outs _dest.RC:$dst), (ins x86memop:$src),
5502                       "vcvtph2ps", "$src", "$src",
5503                       (X86cvtph2ps (_src.VT (bitconvert (ld_frag addr:$src))),
5504                                        (i32 FROUND_CURRENT))>, T8PD;
5505   }
5506 }
5507
5508 multiclass avx512_cvtph2ps_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5509   defm rb : AVX512_maskable<0x13, MRMSrcReg, _dest ,(outs _dest.RC:$dst), (ins _src.RC:$src),
5510                     "vcvtph2ps", "{sae}, $src", "$src, {sae}",
5511                    (X86cvtph2ps (_src.VT _src.RC:$src),
5512                                                 (i32 FROUND_NO_EXC))>, T8PD, EVEX_B;
5513
5514 }
5515
5516 let Predicates = [HasAVX512] in {
5517   defm VCVTPH2PSZ : avx512_cvtph2ps<v16f32_info, v16i16x_info, f256mem, loadv4i64>,
5518                     avx512_cvtph2ps_sae<v16f32_info, v16i16x_info>,
5519                     EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5520   let Predicates = [HasVLX] in {
5521     defm VCVTPH2PSZ256 : avx512_cvtph2ps<v8f32x_info, v8i16x_info, f128mem,
5522                          loadv2i64>,EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5523     defm VCVTPH2PSZ128 : avx512_cvtph2ps<v4f32x_info, v8i16x_info, f64mem,
5524                          loadv2i64>, EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5525   }
5526 }
5527
5528 multiclass avx512_cvtps2ph<X86VectorVTInfo _dest, X86VectorVTInfo _src,
5529                            X86MemOperand x86memop> {
5530   defm rr : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5531                (ins _src.RC:$src1, i32u8imm:$src2),
5532                     "vcvtps2ph", "$src2, $src1", "$src1, $src2",
5533                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5534                                 (i32 imm:$src2),
5535                                 (i32 FROUND_CURRENT))>, AVX512AIi8Base;
5536   let hasSideEffects = 0, mayStore = 1 in {
5537     def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5538                (ins x86memop:$dst, _src.RC:$src1, i32u8imm:$src2),
5539                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5540                [(store (_dest.VT (X86cvtps2ph (_src.VT _src.RC:$src1),
5541                                        (i32 imm:$src2), (i32 FROUND_CURRENT) )),
5542                                        addr:$dst)]>;
5543     def mrk : AVX512AIi8<0x1D, MRMDestMem, (outs),
5544                (ins x86memop:$dst, _dest.KRCWM:$mask, _src.RC:$src1, i32u8imm:$src2),
5545                "vcvtps2ph\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}",
5546                 []>, EVEX_K;
5547   }
5548 }
5549 multiclass avx512_cvtps2ph_sae<X86VectorVTInfo _dest, X86VectorVTInfo _src> {
5550   defm rb : AVX512_maskable<0x1D, MRMDestReg, _dest ,(outs _dest.RC:$dst),
5551                (ins _src.RC:$src1, i32u8imm:$src2),
5552                     "vcvtps2ph", "$src2, {sae}, $src1", "$src1, $src2, {sae}",
5553                    (X86cvtps2ph (_src.VT _src.RC:$src1),
5554                                 (i32 imm:$src2),
5555                                 (i32 FROUND_NO_EXC))>, EVEX_B, AVX512AIi8Base;
5556 }
5557 let Predicates = [HasAVX512] in {
5558   defm VCVTPS2PHZ : avx512_cvtps2ph<v16i16x_info, v16f32_info, f256mem>,
5559                     avx512_cvtps2ph_sae<v16i16x_info, v16f32_info>,
5560                       EVEX, EVEX_V512, EVEX_CD8<32, CD8VH>;
5561   let Predicates = [HasVLX] in {
5562     defm VCVTPS2PHZ256 : avx512_cvtps2ph<v8i16x_info, v8f32x_info, f128mem>,
5563                         EVEX, EVEX_V256, EVEX_CD8<32, CD8VH>;
5564     defm VCVTPS2PHZ128 : avx512_cvtps2ph<v8i16x_info, v4f32x_info, f128mem>,
5565                         EVEX, EVEX_V128, EVEX_CD8<32, CD8VH>;
5566   }
5567 }
5568
5569 //  Unordered/Ordered scalar fp compare with Sea and set EFLAGS
5570 multiclass avx512_ord_cmp_sae<bits<8> opc, X86VectorVTInfo _, SDNode OpNode,
5571                             string OpcodeStr> {
5572   def rb: AVX512<opc, MRMSrcReg, (outs), (ins _.RC:$src1, _.RC:$src2),
5573                  !strconcat(OpcodeStr, "\t{{sae}, $src2, $src1|$src1, $src2, {sae}}"),
5574                  [(set EFLAGS, (OpNode (_.VT _.RC:$src1), _.RC:$src2,
5575                                                         (i32 FROUND_NO_EXC)))],
5576                  IIC_SSE_COMIS_RR>, EVEX, EVEX_B, VEX_LIG, EVEX_V128,
5577                  Sched<[WriteFAdd]>;
5578 }
5579
5580 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5581   defm VUCOMISSZ : avx512_ord_cmp_sae<0x2E, v4f32x_info, X86ucomiSae, "vucomiss">,
5582                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5583   defm VUCOMISDZ : avx512_ord_cmp_sae<0x2E, v2f64x_info, X86ucomiSae, "vucomisd">,
5584                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5585   defm VCOMISSZ : avx512_ord_cmp_sae<0x2F, v4f32x_info, X86comiSae, "vcomiss">,
5586                                    AVX512PSIi8Base, EVEX_CD8<32, CD8VT1>;
5587   defm VCOMISDZ : avx512_ord_cmp_sae<0x2F, v2f64x_info, X86comiSae, "vcomisd">,
5588                                    AVX512PDIi8Base, VEX_W, EVEX_CD8<64, CD8VT1>;
5589 }
5590
5591 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5592   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5593                                  "ucomiss">, PS, EVEX, VEX_LIG,
5594                                  EVEX_CD8<32, CD8VT1>;
5595   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5596                                   "ucomisd">, PD, EVEX,
5597                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5598   let Pattern = []<dag> in {
5599     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5600                                    "comiss">, PS, EVEX, VEX_LIG,
5601                                    EVEX_CD8<32, CD8VT1>;
5602     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5603                                    "comisd">, PD, EVEX,
5604                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5605   }
5606   let isCodeGenOnly = 1 in {
5607     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5608                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5609                               EVEX_CD8<32, CD8VT1>;
5610     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5611                               load, "ucomisd">, PD, EVEX,
5612                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5613
5614     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5615                               load, "comiss">, PS, EVEX, VEX_LIG,
5616                               EVEX_CD8<32, CD8VT1>;
5617     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5618                               load, "comisd">, PD, EVEX,
5619                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5620   }
5621 }
5622
5623 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5624 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
5625                             X86VectorVTInfo _> {
5626   let hasSideEffects = 0, AddedComplexity = 20 , Predicates = [HasAVX512] in {
5627   defm rr : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5628                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5629                            "$src2, $src1", "$src1, $src2",
5630                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>, EVEX_4V;
5631   let mayLoad = 1 in {
5632   defm rm : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5633                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5634                          "$src2, $src1", "$src1, $src2",
5635                          (OpNode (_.VT _.RC:$src1),
5636                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))))>, EVEX_4V;
5637   }
5638 }
5639 }
5640
5641 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", X86frcp14s, f32x_info>,
5642                   EVEX_CD8<32, CD8VT1>, T8PD;
5643 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", X86frcp14s, f64x_info>,
5644                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5645 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", X86frsqrt14s, f32x_info>,
5646                   EVEX_CD8<32, CD8VT1>, T8PD;
5647 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", X86frsqrt14s, f64x_info>,
5648                   VEX_W, EVEX_CD8<64, CD8VT1>, T8PD;
5649
5650 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5651 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5652                          X86VectorVTInfo _> {
5653   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5654                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5655                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5656   let mayLoad = 1 in {
5657     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5658                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5659                            (OpNode (_.FloatVT
5660                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5661     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5662                             (ins _.ScalarMemOp:$src), OpcodeStr,
5663                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5664                             (OpNode (_.FloatVT
5665                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5666                             EVEX, T8PD, EVEX_B;
5667   }
5668 }
5669
5670 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5671   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5672                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5673   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5674                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5675
5676   // Define only if AVX512VL feature is present.
5677   let Predicates = [HasVLX] in {
5678     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5679                                 OpNode, v4f32x_info>,
5680                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5681     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5682                                 OpNode, v8f32x_info>,
5683                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5684     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5685                                 OpNode, v2f64x_info>,
5686                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5687     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5688                                 OpNode, v4f64x_info>,
5689                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5690   }
5691 }
5692
5693 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5694 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5695
5696 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5697 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5698                          SDNode OpNode> {
5699
5700   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5701                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5702                            "$src2, $src1", "$src1, $src2",
5703                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5704                            (i32 FROUND_CURRENT))>;
5705
5706   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5707                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5708                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5709                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5710                             (i32 FROUND_NO_EXC))>, EVEX_B;
5711
5712   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5713                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5714                          "$src2, $src1", "$src1, $src2",
5715                          (OpNode (_.VT _.RC:$src1),
5716                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5717                          (i32 FROUND_CURRENT))>;
5718 }
5719
5720 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5721   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5722               EVEX_CD8<32, CD8VT1>;
5723   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5724               EVEX_CD8<64, CD8VT1>, VEX_W;
5725 }
5726
5727 let hasSideEffects = 0, Predicates = [HasERI] in {
5728   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5729   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5730 }
5731
5732 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5733 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5734
5735 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5736                          SDNode OpNode> {
5737
5738   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5739                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5740                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5741
5742   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5743                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5744                          (OpNode (_.FloatVT
5745                              (bitconvert (_.LdFrag addr:$src))),
5746                           (i32 FROUND_CURRENT))>;
5747
5748   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5749                          (ins _.MemOp:$src), OpcodeStr,
5750                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5751                          (OpNode (_.FloatVT
5752                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5753                                  (i32 FROUND_CURRENT))>, EVEX_B;
5754 }
5755 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5756                          SDNode OpNode> {
5757   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5758                         (ins _.RC:$src), OpcodeStr,
5759                         "{sae}, $src", "$src, {sae}",
5760                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5761 }
5762
5763 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5764    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5765              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5766              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5767    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5768              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5769              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5770 }
5771
5772 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5773                                   SDNode OpNode> {
5774   // Define only if AVX512VL feature is present.
5775   let Predicates = [HasVLX] in {
5776     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5777                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5778     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5779                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5780     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5781                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5782     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5783                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5784   }
5785 }
5786 let Predicates = [HasERI], hasSideEffects = 0 in {
5787
5788  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5789  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5790  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5791 }
5792 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5793                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5794
5795 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5796                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5797   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5798                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5799                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5800                          EVEX, EVEX_B, EVEX_RC;
5801 }
5802
5803 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5804                               SDNode OpNode, X86VectorVTInfo _>{
5805   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5806                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5807                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5808   let mayLoad = 1 in {
5809     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5810                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5811                            (OpNode (_.FloatVT
5812                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5813
5814     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5815                             (ins _.ScalarMemOp:$src), OpcodeStr,
5816                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5817                             (OpNode (_.FloatVT
5818                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5819                             EVEX, EVEX_B;
5820   }
5821 }
5822
5823 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5824                                   SDNode OpNode> {
5825   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5826                                 v16f32_info>,
5827                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5828   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5829                                 v8f64_info>,
5830                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5831   // Define only if AVX512VL feature is present.
5832   let Predicates = [HasVLX] in {
5833     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5834                                      OpNode, v4f32x_info>,
5835                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5836     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5837                                      OpNode, v8f32x_info>,
5838                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5839     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5840                                      OpNode, v2f64x_info>,
5841                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5842     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5843                                      OpNode, v4f64x_info>,
5844                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5845   }
5846 }
5847
5848 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5849                                           SDNode OpNodeRnd> {
5850   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5851                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5852   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5853                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5854 }
5855
5856 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5857                               string SUFF, SDNode OpNode, SDNode OpNodeRnd> {
5858
5859   defm r_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5860                          (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5861                          "$src2, $src1", "$src1, $src2",
5862                          (OpNodeRnd (_.VT _.RC:$src1),
5863                                     (_.VT _.RC:$src2),
5864                                     (i32 FROUND_CURRENT))>;
5865   let mayLoad = 1 in
5866     defm m_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5867                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5868                          "$src2, $src1", "$src1, $src2",
5869                          (OpNodeRnd (_.VT _.RC:$src1),
5870                                     (_.VT (scalar_to_vector
5871                                               (_.ScalarLdFrag addr:$src2))),
5872                                     (i32 FROUND_CURRENT))>;
5873
5874   defm rb_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5875                          (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
5876                          "$rc, $src2, $src1", "$src1, $src2, $rc",
5877                          (OpNodeRnd (_.VT _.RC:$src1),
5878                                      (_.VT _.RC:$src2),
5879                                      (i32 imm:$rc))>,
5880                          EVEX_B, EVEX_RC;
5881
5882   let isCodeGenOnly = 1 in {
5883     def r : I<opc, MRMSrcReg, (outs _.FRC:$dst),
5884                (ins _.FRC:$src1, _.FRC:$src2),
5885                OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5886
5887     let mayLoad = 1 in
5888       def m : I<opc, MRMSrcMem, (outs _.FRC:$dst),
5889                  (ins _.FRC:$src1, _.ScalarMemOp:$src2),
5890                  OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>;
5891   }
5892
5893   def : Pat<(_.EltVT (OpNode _.FRC:$src)),
5894             (!cast<Instruction>(NAME#SUFF#Zr)
5895                 (_.EltVT (IMPLICIT_DEF)), _.FRC:$src)>;
5896
5897   def : Pat<(_.EltVT (OpNode (load addr:$src))),
5898             (!cast<Instruction>(NAME#SUFF#Zm)
5899                 (_.EltVT (IMPLICIT_DEF)), addr:$src)>, Requires<[OptForSize]>;
5900 }
5901
5902 multiclass avx512_sqrt_scalar_all<bits<8> opc, string OpcodeStr> {
5903   defm SSZ : avx512_sqrt_scalar<opc, OpcodeStr#"ss", f32x_info, "SS", fsqrt,
5904                         X86fsqrtRnds>, EVEX_CD8<32, CD8VT1>, EVEX_4V, XS;
5905   defm SDZ : avx512_sqrt_scalar<opc, OpcodeStr#"sd", f64x_info, "SD", fsqrt,
5906                         X86fsqrtRnds>, EVEX_CD8<64, CD8VT1>, EVEX_4V, XD, VEX_W;
5907 }
5908
5909 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5910                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5911
5912 defm VSQRT   : avx512_sqrt_scalar_all<0x51, "vsqrt">, VEX_LIG;
5913
5914 let Predicates = [HasAVX512] in {
5915   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5916             (COPY_TO_REGCLASS (VRSQRT14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X)>;
5917   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5918             (COPY_TO_REGCLASS (VRSQRT14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5919             Requires<[OptForSize]>;
5920   def : Pat<(f32 (X86frcp FR32X:$src)),
5921             (COPY_TO_REGCLASS (VRCP14SSrr (v4f32 (IMPLICIT_DEF)), (COPY_TO_REGCLASS FR32X:$src, VR128X)), VR128X )>;
5922   def : Pat<(f32 (X86frcp (load addr:$src))),
5923             (COPY_TO_REGCLASS (VRCP14SSrm (v4f32 (IMPLICIT_DEF)), addr:$src), VR128X)>,
5924             Requires<[OptForSize]>;
5925 }
5926
5927 multiclass
5928 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5929
5930   let ExeDomain = _.ExeDomain in {
5931   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5932                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5933                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5934                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5935                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5936
5937   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5938                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5939                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5940                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5941                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5942
5943   let mayLoad = 1 in
5944   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5945                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5946                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5947                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5948                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5949                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5950   }
5951   let Predicates = [HasAVX512] in {
5952   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5953              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5954              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5955   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5956              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5957              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5958   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5959              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5960              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5961   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5962              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5963              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5964   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5965              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5966              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5967
5968   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5969              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5970              addr:$src, (i32 0x1))), _.FRC)>;
5971   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5972              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5973              addr:$src, (i32 0x2))), _.FRC)>;
5974   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5975              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5976              addr:$src, (i32 0x3))), _.FRC)>;
5977   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5978              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5979              addr:$src, (i32 0x4))), _.FRC)>;
5980   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5981              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5982              addr:$src, (i32 0xc))), _.FRC)>;
5983   }
5984 }
5985
5986 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5987                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5988
5989 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5990                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5991
5992 //-------------------------------------------------
5993 // Integer truncate and extend operations
5994 //-------------------------------------------------
5995
5996 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5997                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5998                               X86MemOperand x86memop> {
5999
6000   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
6001                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
6002                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
6003                        EVEX, T8XS;
6004
6005   // for intrinsic patter match
6006   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6007                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6008                            undef)),
6009             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6010                                       SrcInfo.RC:$src1)>;
6011
6012   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6013                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6014                            DestInfo.ImmAllZerosV)),
6015             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
6016                                       SrcInfo.RC:$src1)>;
6017
6018   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
6019                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
6020                            DestInfo.RC:$src0)),
6021             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
6022                                       DestInfo.KRCWM:$mask ,
6023                                       SrcInfo.RC:$src1)>;
6024
6025   let mayStore = 1 in {
6026     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
6027                (ins x86memop:$dst, SrcInfo.RC:$src),
6028                OpcodeStr # "\t{$src, $dst|$dst, $src}",
6029                []>, EVEX;
6030
6031     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
6032                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
6033                OpcodeStr # "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}",
6034                []>, EVEX, EVEX_K;
6035   }//mayStore = 1
6036 }
6037
6038 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
6039                                     X86VectorVTInfo DestInfo,
6040                                     PatFrag truncFrag, PatFrag mtruncFrag > {
6041
6042   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
6043             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
6044                                     addr:$dst, SrcInfo.RC:$src)>;
6045
6046   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
6047                                                (SrcInfo.VT SrcInfo.RC:$src)),
6048             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
6049                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
6050 }
6051
6052 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
6053                                         X86VectorVTInfo DestInfo, string sat > {
6054
6055   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6056                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6057                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
6058            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
6059                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
6060                     (SrcInfo.VT SrcInfo.RC:$src))>;
6061
6062   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
6063                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
6064                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
6065            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
6066                     (SrcInfo.VT SrcInfo.RC:$src))>;
6067 }
6068
6069 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
6070          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6071          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6072          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6073          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
6074                                                      Predicate prd = HasAVX512>{
6075
6076   let Predicates = [HasVLX, prd] in {
6077     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6078                              DestInfoZ128, x86memopZ128>,
6079                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6080                              truncFrag, mtruncFrag>, EVEX_V128;
6081
6082     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6083                              DestInfoZ256, x86memopZ256>,
6084                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6085                              truncFrag, mtruncFrag>, EVEX_V256;
6086   }
6087   let Predicates = [prd] in
6088     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6089                              DestInfoZ, x86memopZ>,
6090                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6091                              truncFrag, mtruncFrag>, EVEX_V512;
6092 }
6093
6094 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
6095          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
6096          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
6097          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
6098          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
6099
6100   let Predicates = [HasVLX, prd] in {
6101     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
6102                              DestInfoZ128, x86memopZ128>,
6103                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
6104                              sat>, EVEX_V128;
6105
6106     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
6107                              DestInfoZ256, x86memopZ256>,
6108                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
6109                              sat>, EVEX_V256;
6110   }
6111   let Predicates = [prd] in
6112     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
6113                              DestInfoZ, x86memopZ>,
6114                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
6115                              sat>, EVEX_V512;
6116 }
6117
6118 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6119   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6120                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6121                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
6122 }
6123 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
6124   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
6125                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
6126                sat>, EVEX_CD8<8, CD8VO>;
6127 }
6128
6129 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6130   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6131                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6132                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
6133 }
6134 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
6135   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
6136                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
6137                sat>, EVEX_CD8<16, CD8VQ>;
6138 }
6139
6140 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6141   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
6142                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6143                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
6144 }
6145 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
6146   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
6147                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
6148                sat>, EVEX_CD8<32, CD8VH>;
6149 }
6150
6151 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6152   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6153                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6154                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
6155 }
6156 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
6157   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
6158                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
6159                sat>, EVEX_CD8<8, CD8VQ>;
6160 }
6161
6162 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6163   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
6164               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6165               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
6166 }
6167 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
6168   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
6169               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
6170               sat>, EVEX_CD8<16, CD8VH>;
6171 }
6172
6173 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
6174   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
6175               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6176               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
6177 }
6178 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
6179   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
6180               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
6181               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
6182 }
6183
6184 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
6185 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
6186 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
6187
6188 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
6189 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
6190 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
6191
6192 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
6193 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
6194 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
6195
6196 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
6197 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
6198 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
6199
6200 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
6201 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
6202 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
6203
6204 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
6205 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
6206 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
6207
6208 let Predicates = [HasAVX512, NoVLX] in {
6209 def: Pat<(v8i16 (X86vtrunc (v8i32 VR256X:$src))),
6210          (v8i16 (EXTRACT_SUBREG
6211                  (v16i16 (VPMOVDWZrr (v16i32 (SUBREG_TO_REG (i32 0),
6212                                           VR256X:$src, sub_ymm)))), sub_xmm))>;
6213 def: Pat<(v4i32 (X86vtrunc (v4i64 VR256X:$src))),
6214          (v4i32 (EXTRACT_SUBREG
6215                  (v8i32 (VPMOVQDZrr (v8i64 (SUBREG_TO_REG (i32 0),
6216                                            VR256X:$src, sub_ymm)))), sub_xmm))>;
6217 }
6218
6219 let Predicates = [HasBWI, NoVLX] in {
6220 def: Pat<(v16i8 (X86vtrunc (v16i16 VR256X:$src))),
6221          (v16i8 (EXTRACT_SUBREG  (VPMOVWBZrr (v32i16 (SUBREG_TO_REG (i32 0),
6222                                             VR256X:$src, sub_ymm))), sub_xmm))>;
6223 }
6224
6225 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
6226                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
6227                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
6228
6229   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6230                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
6231                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
6232                   EVEX;
6233
6234   let mayLoad = 1 in {
6235     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6236                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
6237                     (DestInfo.VT (LdFrag addr:$src))>,
6238                   EVEX;
6239   }
6240 }
6241
6242 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
6243           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6244   let Predicates = [HasVLX, HasBWI] in {
6245     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
6246                     v16i8x_info, i64mem, LdFrag, OpNode>,
6247                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
6248
6249     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
6250                     v16i8x_info, i128mem, LdFrag, OpNode>,
6251                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
6252   }
6253   let Predicates = [HasBWI] in {
6254     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
6255                     v32i8x_info, i256mem, LdFrag, OpNode>,
6256                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
6257   }
6258 }
6259
6260 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6261           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6262   let Predicates = [HasVLX, HasAVX512] in {
6263     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6264                    v16i8x_info, i32mem, LdFrag, OpNode>,
6265                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
6266
6267     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6268                    v16i8x_info, i64mem, LdFrag, OpNode>,
6269                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
6270   }
6271   let Predicates = [HasAVX512] in {
6272     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6273                    v16i8x_info, i128mem, LdFrag, OpNode>,
6274                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
6275   }
6276 }
6277
6278 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6279           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
6280   let Predicates = [HasVLX, HasAVX512] in {
6281     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6282                    v16i8x_info, i16mem, LdFrag, OpNode>,
6283                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
6284
6285     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6286                    v16i8x_info, i32mem, LdFrag, OpNode>,
6287                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
6288   }
6289   let Predicates = [HasAVX512] in {
6290     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6291                    v16i8x_info, i64mem, LdFrag, OpNode>,
6292                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
6293   }
6294 }
6295
6296 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
6297          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6298   let Predicates = [HasVLX, HasAVX512] in {
6299     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
6300                    v8i16x_info, i64mem, LdFrag, OpNode>,
6301                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
6302
6303     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
6304                    v8i16x_info, i128mem, LdFrag, OpNode>,
6305                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
6306   }
6307   let Predicates = [HasAVX512] in {
6308     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
6309                    v16i16x_info, i256mem, LdFrag, OpNode>,
6310                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
6311   }
6312 }
6313
6314 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6315          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
6316   let Predicates = [HasVLX, HasAVX512] in {
6317     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6318                    v8i16x_info, i32mem, LdFrag, OpNode>,
6319                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
6320
6321     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6322                    v8i16x_info, i64mem, LdFrag, OpNode>,
6323                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
6324   }
6325   let Predicates = [HasAVX512] in {
6326     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6327                    v8i16x_info, i128mem, LdFrag, OpNode>,
6328                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
6329   }
6330 }
6331
6332 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
6333          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
6334
6335   let Predicates = [HasVLX, HasAVX512] in {
6336     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
6337                    v4i32x_info, i64mem, LdFrag, OpNode>,
6338                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
6339
6340     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
6341                    v4i32x_info, i128mem, LdFrag, OpNode>,
6342                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
6343   }
6344   let Predicates = [HasAVX512] in {
6345     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
6346                    v8i32x_info, i256mem, LdFrag, OpNode>,
6347                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
6348   }
6349 }
6350
6351 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
6352 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
6353 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
6354 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
6355 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
6356 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
6357
6358
6359 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
6360 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
6361 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
6362 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
6363 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
6364 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
6365
6366 //===----------------------------------------------------------------------===//
6367 // GATHER - SCATTER Operations
6368
6369 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6370                          X86MemOperand memop, PatFrag GatherNode> {
6371   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
6372       ExeDomain = _.ExeDomain in
6373   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
6374             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
6375             !strconcat(OpcodeStr#_.Suffix,
6376             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6377             [(set _.RC:$dst, _.KRCWM:$mask_wb,
6378               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
6379                      vectoraddr:$src2))]>, EVEX, EVEX_K,
6380              EVEX_CD8<_.EltSize, CD8VT1>;
6381 }
6382
6383 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
6384                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6385   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
6386                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
6387   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
6388                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
6389 let Predicates = [HasVLX] in {
6390   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6391                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
6392   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
6393                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
6394   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6395                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
6396   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6397                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
6398 }
6399 }
6400
6401 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
6402                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6403   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
6404                                        mgatherv16i32>, EVEX_V512;
6405   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
6406                                        mgatherv8i64>, EVEX_V512;
6407 let Predicates = [HasVLX] in {
6408   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
6409                                           vy32xmem, mgatherv8i32>, EVEX_V256;
6410   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6411                                           vy64xmem, mgatherv4i64>, EVEX_V256;
6412   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
6413                                           vx32xmem, mgatherv4i32>, EVEX_V128;
6414   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
6415                                           vx64xmem, mgatherv2i64>, EVEX_V128;
6416 }
6417 }
6418
6419
6420 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
6421                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
6422
6423 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
6424                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
6425
6426 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
6427                           X86MemOperand memop, PatFrag ScatterNode> {
6428
6429 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
6430
6431   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
6432             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
6433             !strconcat(OpcodeStr#_.Suffix,
6434             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
6435             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
6436                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
6437             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6438 }
6439
6440 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
6441                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6442   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
6443                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
6444   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
6445                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
6446 let Predicates = [HasVLX] in {
6447   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6448                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
6449   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
6450                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
6451   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6452                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
6453   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6454                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
6455 }
6456 }
6457
6458 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
6459                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
6460   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
6461                                        mscatterv16i32>, EVEX_V512;
6462   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
6463                                        mscatterv8i64>, EVEX_V512;
6464 let Predicates = [HasVLX] in {
6465   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
6466                                           vy32xmem, mscatterv8i32>, EVEX_V256;
6467   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6468                                           vy64xmem, mscatterv4i64>, EVEX_V256;
6469   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
6470                                           vx32xmem, mscatterv4i32>, EVEX_V128;
6471   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
6472                                           vx64xmem, mscatterv2i64>, EVEX_V128;
6473 }
6474 }
6475
6476 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
6477                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
6478
6479 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
6480                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
6481
6482 // prefetch
6483 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
6484                        RegisterClass KRC, X86MemOperand memop> {
6485   let Predicates = [HasPFI], hasSideEffects = 1 in
6486   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
6487             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
6488             []>, EVEX, EVEX_K;
6489 }
6490
6491 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
6492                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6493
6494 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
6495                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6496
6497 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6498                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6499
6500 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6501                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6502
6503 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6504                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6505
6506 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6507                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6508
6509 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6510                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6511
6512 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6513                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6514
6515 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6516                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6517
6518 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6519                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6520
6521 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6522                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6523
6524 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6525                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6526
6527 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6528                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6529
6530 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6531                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6532
6533 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6534                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6535
6536 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6537                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6538
6539 // Helper fragments to match sext vXi1 to vXiY.
6540 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6541 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6542
6543 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6544 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6545 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6546
6547 def : Pat<(store VK1:$src, addr:$dst),
6548           (MOV8mr addr:$dst,
6549            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6550             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6551
6552 def : Pat<(store VK8:$src, addr:$dst),
6553           (MOV8mr addr:$dst,
6554            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6555             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6556
6557 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6558                            (truncstore node:$val, node:$ptr), [{
6559   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6560 }]>;
6561
6562 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6563           (MOV8mr addr:$dst, GR8:$src)>;
6564
6565 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6566 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6567                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6568                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6569 }
6570
6571 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6572                                  string OpcodeStr, Predicate prd> {
6573 let Predicates = [prd] in
6574   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6575
6576   let Predicates = [prd, HasVLX] in {
6577     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6578     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6579   }
6580 }
6581
6582 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6583   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6584                                        HasBWI>;
6585   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6586                                        HasBWI>, VEX_W;
6587   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6588                                        HasDQI>;
6589   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6590                                        HasDQI>, VEX_W;
6591 }
6592
6593 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6594
6595 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6596 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6597                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6598                   [(set _.KRC:$dst, (X86cvt2mask (_.VT _.RC:$src)))]>, EVEX;
6599 }
6600
6601 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6602                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6603 let Predicates = [prd] in
6604   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6605    EVEX_V512;
6606
6607   let Predicates = [prd, HasVLX] in {
6608     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6609      EVEX_V256;
6610     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6611      EVEX_V128;
6612   }
6613 }
6614
6615 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6616                                               avx512vl_i8_info, HasBWI>;
6617 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6618                                               avx512vl_i16_info, HasBWI>, VEX_W;
6619 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6620                                               avx512vl_i32_info, HasDQI>;
6621 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6622                                               avx512vl_i64_info, HasDQI>, VEX_W;
6623
6624 //===----------------------------------------------------------------------===//
6625 // AVX-512 - COMPRESS and EXPAND
6626 //
6627
6628 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6629                                  string OpcodeStr> {
6630   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6631               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6632               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6633
6634   let mayStore = 1 in {
6635   def mr : AVX5128I<opc, MRMDestMem, (outs),
6636               (ins _.MemOp:$dst, _.RC:$src),
6637               OpcodeStr # "\t{$src, $dst|$dst, $src}",
6638               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6639
6640   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6641               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6642               OpcodeStr # "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}",
6643               [(store (_.VT (vselect _.KRCWM:$mask,
6644                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6645                 addr:$dst)]>,
6646               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6647   }
6648 }
6649
6650 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6651                                  AVX512VLVectorVTInfo VTInfo> {
6652   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6653
6654   let Predicates = [HasVLX] in {
6655     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6656     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6657   }
6658 }
6659
6660 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6661                                          EVEX;
6662 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6663                                          EVEX, VEX_W;
6664 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6665                                          EVEX;
6666 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6667                                          EVEX, VEX_W;
6668
6669 // expand
6670 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6671                                  string OpcodeStr> {
6672   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6673               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6674               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6675
6676   let mayLoad = 1 in
6677   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6678               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6679               (_.VT (X86expand (_.VT (bitconvert
6680                                       (_.LdFrag addr:$src1)))))>,
6681             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6682 }
6683
6684 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6685                                  AVX512VLVectorVTInfo VTInfo> {
6686   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6687
6688   let Predicates = [HasVLX] in {
6689     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6690     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6691   }
6692 }
6693
6694 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6695                                          EVEX;
6696 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6697                                          EVEX, VEX_W;
6698 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6699                                          EVEX;
6700 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6701                                          EVEX, VEX_W;
6702
6703 //handle instruction  reg_vec1 = op(reg_vec,imm)
6704 //                               op(mem_vec,imm)
6705 //                               op(broadcast(eltVt),imm)
6706 //all instruction created with FROUND_CURRENT
6707 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6708                                                             X86VectorVTInfo _>{
6709   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6710                       (ins _.RC:$src1, i32u8imm:$src2),
6711                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6712                       (OpNode (_.VT _.RC:$src1),
6713                               (i32 imm:$src2),
6714                               (i32 FROUND_CURRENT))>;
6715   let mayLoad = 1 in {
6716     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6717                       (ins _.MemOp:$src1, i32u8imm:$src2),
6718                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6719                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6720                               (i32 imm:$src2),
6721                               (i32 FROUND_CURRENT))>;
6722     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6723                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6724                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6725                       "${src1}"##_.BroadcastStr##", $src2",
6726                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6727                               (i32 imm:$src2),
6728                               (i32 FROUND_CURRENT))>, EVEX_B;
6729   }
6730 }
6731
6732 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6733 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6734                                              SDNode OpNode, X86VectorVTInfo _>{
6735   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6736                       (ins _.RC:$src1, i32u8imm:$src2),
6737                       OpcodeStr##_.Suffix, "$src2, {sae}, $src1",
6738                       "$src1, {sae}, $src2",
6739                       (OpNode (_.VT _.RC:$src1),
6740                               (i32 imm:$src2),
6741                               (i32 FROUND_NO_EXC))>, EVEX_B;
6742 }
6743
6744 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6745             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6746   let Predicates = [prd] in {
6747     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6748                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6749                                   EVEX_V512;
6750   }
6751   let Predicates = [prd, HasVLX] in {
6752     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6753                                   EVEX_V128;
6754     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6755                                   EVEX_V256;
6756   }
6757 }
6758
6759 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6760 //                               op(reg_vec2,mem_vec,imm)
6761 //                               op(reg_vec2,broadcast(eltVt),imm)
6762 //all instruction created with FROUND_CURRENT
6763 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6764                                                             X86VectorVTInfo _>{
6765   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6766                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6767                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6768                       (OpNode (_.VT _.RC:$src1),
6769                               (_.VT _.RC:$src2),
6770                               (i32 imm:$src3),
6771                               (i32 FROUND_CURRENT))>;
6772   let mayLoad = 1 in {
6773     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6774                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6775                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6776                       (OpNode (_.VT _.RC:$src1),
6777                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6778                               (i32 imm:$src3),
6779                               (i32 FROUND_CURRENT))>;
6780     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6781                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6782                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6783                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6784                       (OpNode (_.VT _.RC:$src1),
6785                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6786                               (i32 imm:$src3),
6787                               (i32 FROUND_CURRENT))>, EVEX_B;
6788   }
6789 }
6790
6791 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6792 //                               op(reg_vec2,mem_vec,imm)
6793 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6794                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6795
6796   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6797                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6798                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6799                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6800                                (SrcInfo.VT SrcInfo.RC:$src2),
6801                                (i8 imm:$src3)))>;
6802   let mayLoad = 1 in
6803     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6804                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6805                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6806                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6807                                (SrcInfo.VT (bitconvert
6808                                                   (SrcInfo.LdFrag addr:$src2))),
6809                                (i8 imm:$src3)))>;
6810 }
6811
6812 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6813 //                               op(reg_vec2,mem_vec,imm)
6814 //                               op(reg_vec2,broadcast(eltVt),imm)
6815 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6816                            X86VectorVTInfo _>:
6817   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6818
6819   let mayLoad = 1 in
6820     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6821                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6822                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6823                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6824                       (OpNode (_.VT _.RC:$src1),
6825                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6826                               (i8 imm:$src3))>, EVEX_B;
6827 }
6828
6829 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6830 //                                      op(reg_vec2,mem_scalar,imm)
6831 //all instruction created with FROUND_CURRENT
6832 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6833                                                            X86VectorVTInfo _> {
6834
6835   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6836                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6837                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6838                       (OpNode (_.VT _.RC:$src1),
6839                               (_.VT _.RC:$src2),
6840                               (i32 imm:$src3),
6841                               (i32 FROUND_CURRENT))>;
6842   let mayLoad = 1 in {
6843     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6844                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6845                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6846                       (OpNode (_.VT _.RC:$src1),
6847                               (_.VT (scalar_to_vector
6848                                         (_.ScalarLdFrag addr:$src2))),
6849                               (i32 imm:$src3),
6850                               (i32 FROUND_CURRENT))>;
6851
6852     let isAsmParserOnly = 1 in {
6853       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6854                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6855                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6856                       []>;
6857     }
6858   }
6859 }
6860
6861 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6862 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6863                                              SDNode OpNode, X86VectorVTInfo _>{
6864   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6865                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6866                       OpcodeStr, "$src3, {sae}, $src2, $src1",
6867                       "$src1, $src2, {sae}, $src3",
6868                       (OpNode (_.VT _.RC:$src1),
6869                               (_.VT _.RC:$src2),
6870                               (i32 imm:$src3),
6871                               (i32 FROUND_NO_EXC))>, EVEX_B;
6872 }
6873 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6874 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6875                                              SDNode OpNode, X86VectorVTInfo _> {
6876   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6877                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6878                       OpcodeStr, "$src3, {sae}, $src2, $src1",
6879                       "$src1, $src2, {sae}, $src3",
6880                       (OpNode (_.VT _.RC:$src1),
6881                               (_.VT _.RC:$src2),
6882                               (i32 imm:$src3),
6883                               (i32 FROUND_NO_EXC))>, EVEX_B;
6884 }
6885
6886 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6887             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6888   let Predicates = [prd] in {
6889     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6890                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6891                                   EVEX_V512;
6892
6893   }
6894   let Predicates = [prd, HasVLX] in {
6895     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6896                                   EVEX_V128;
6897     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6898                                   EVEX_V256;
6899   }
6900 }
6901
6902 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6903                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6904   let Predicates = [HasBWI] in {
6905     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6906                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6907   }
6908   let Predicates = [HasBWI, HasVLX] in {
6909     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6910                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6911     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6912                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6913   }
6914 }
6915
6916 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6917                                 bits<8> opc, SDNode OpNode>{
6918   let Predicates = [HasAVX512] in {
6919     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6920   }
6921   let Predicates = [HasAVX512, HasVLX] in {
6922     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6923     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6924   }
6925 }
6926
6927 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6928                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6929   let Predicates = [prd] in {
6930      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6931                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6932   }
6933 }
6934
6935 multiclass avx512_common_unary_fp_sae_packed_imm_all<string OpcodeStr,
6936                     bits<8> opcPs, bits<8> opcPd, SDNode OpNode, Predicate prd>{
6937   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f32_info,
6938                             opcPs, OpNode, prd>, EVEX_CD8<32, CD8VF>;
6939   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr, avx512vl_f64_info,
6940                             opcPd, OpNode, prd>, EVEX_CD8<64, CD8VF>, VEX_W;
6941 }
6942
6943 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6944                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6945       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6946 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6947                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6948       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6949
6950 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6951                                                  0x55, X86VFixupimm, HasAVX512>,
6952       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6953 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6954                                                  0x55, X86VFixupimm, HasAVX512>,
6955       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6956
6957 defm VREDUCE   : avx512_common_unary_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56,
6958                               X86VReduce, HasDQI>, AVX512AIi8Base, EVEX;
6959 defm VRNDSCALE : avx512_common_unary_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09,
6960                               X86VRndScale, HasAVX512>, AVX512AIi8Base, EVEX;
6961 defm VGETMANT : avx512_common_unary_fp_sae_packed_imm_all<"vgetmant", 0x26, 0x26,
6962                               X86VGetMant, HasAVX512>, AVX512AIi8Base, EVEX;
6963
6964
6965 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6966                                                        0x50, X86VRange, HasDQI>,
6967       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6968 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6969                                                        0x50, X86VRange, HasDQI>,
6970       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6971
6972 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6973                                                  0x51, X86VRange, HasDQI>,
6974       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6975 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6976                                                  0x51, X86VRange, HasDQI>,
6977       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6978
6979 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6980                                                  0x57, X86Reduces, HasDQI>,
6981       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6982 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6983                                                  0x57, X86Reduces, HasDQI>,
6984       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6985
6986 defm VGETMANTSD: avx512_common_fp_sae_scalar_imm<"vgetmantsd", f64x_info,
6987                                                  0x27, X86GetMants, HasAVX512>,
6988       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6989 defm VGETMANTSS: avx512_common_fp_sae_scalar_imm<"vgetmantss", f32x_info,
6990                                                  0x27, X86GetMants, HasAVX512>,
6991       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6992
6993 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6994                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6995   let Predicates = [HasAVX512] in {
6996     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6997
6998   }
6999   let Predicates = [HasAVX512, HasVLX] in {
7000      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
7001   }
7002 }
7003 let Predicates = [HasAVX512] in {
7004 def : Pat<(v16f32 (ffloor VR512:$src)),
7005           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
7006 def : Pat<(v16f32 (fnearbyint VR512:$src)),
7007           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
7008 def : Pat<(v16f32 (fceil VR512:$src)),
7009           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
7010 def : Pat<(v16f32 (frint VR512:$src)),
7011           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
7012 def : Pat<(v16f32 (ftrunc VR512:$src)),
7013           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
7014
7015 def : Pat<(v8f64 (ffloor VR512:$src)),
7016           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
7017 def : Pat<(v8f64 (fnearbyint VR512:$src)),
7018           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
7019 def : Pat<(v8f64 (fceil VR512:$src)),
7020           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
7021 def : Pat<(v8f64 (frint VR512:$src)),
7022           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
7023 def : Pat<(v8f64 (ftrunc VR512:$src)),
7024           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
7025 }
7026
7027 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
7028       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7029 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
7030       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7031 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
7032       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
7033 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
7034       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
7035
7036 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I> {
7037   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
7038                            AVX512AIi8Base, EVEX_4V;
7039 }
7040
7041 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info>,
7042                                                   EVEX_CD8<32, CD8VF>;
7043 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info>,
7044                                                   EVEX_CD8<64, CD8VF>, VEX_W;
7045
7046 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
7047   let Predicates = p in
7048     def NAME#_.VTName#rri:
7049           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
7050               (!cast<Instruction>(NAME#_.ZSuffix#rri)
7051                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
7052 }
7053
7054 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
7055       avx512_vpalign_lowering<_.info512, [HasBWI]>,
7056       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
7057       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
7058
7059 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
7060                                           avx512vl_i8_info, avx512vl_i8_info>,
7061                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
7062                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
7063                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
7064                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
7065                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
7066                 EVEX_CD8<8, CD8VF>;
7067
7068 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
7069                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
7070
7071 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7072                            X86VectorVTInfo _> {
7073   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7074                     (ins _.RC:$src1), OpcodeStr,
7075                     "$src1", "$src1",
7076                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
7077
7078   let mayLoad = 1 in
7079     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7080                     (ins _.MemOp:$src1), OpcodeStr,
7081                     "$src1", "$src1",
7082                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
7083               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
7084 }
7085
7086 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
7087                             X86VectorVTInfo _> :
7088            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
7089   let mayLoad = 1 in
7090     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7091                     (ins _.ScalarMemOp:$src1), OpcodeStr,
7092                     "${src1}"##_.BroadcastStr,
7093                     "${src1}"##_.BroadcastStr,
7094                     (_.VT (OpNode (X86VBroadcast
7095                                       (_.ScalarLdFrag addr:$src1))))>,
7096                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
7097 }
7098
7099 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7100                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7101   let Predicates = [prd] in
7102     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7103
7104   let Predicates = [prd, HasVLX] in {
7105     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7106                               EVEX_V256;
7107     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
7108                               EVEX_V128;
7109   }
7110 }
7111
7112 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
7113                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
7114   let Predicates = [prd] in
7115     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
7116                               EVEX_V512;
7117
7118   let Predicates = [prd, HasVLX] in {
7119     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
7120                                  EVEX_V256;
7121     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
7122                                  EVEX_V128;
7123   }
7124 }
7125
7126 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
7127                                  SDNode OpNode, Predicate prd> {
7128   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr#"q", OpNode, avx512vl_i64_info,
7129                                prd>, VEX_W;
7130   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr#"d", OpNode, avx512vl_i32_info,
7131                                prd>;
7132 }
7133
7134 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
7135                                  SDNode OpNode, Predicate prd> {
7136   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr#"w", OpNode, avx512vl_i16_info, prd>;
7137   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr#"b", OpNode, avx512vl_i8_info, prd>;
7138 }
7139
7140 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
7141                                   bits<8> opc_d, bits<8> opc_q,
7142                                   string OpcodeStr, SDNode OpNode> {
7143   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
7144                                     HasAVX512>,
7145               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
7146                                     HasBWI>;
7147 }
7148
7149 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
7150
7151 def : Pat<(xor
7152           (bc_v16i32 (v16i1sextv16i32)),
7153           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
7154           (VPABSDZrr VR512:$src)>;
7155 def : Pat<(xor
7156           (bc_v8i64 (v8i1sextv8i64)),
7157           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
7158           (VPABSQZrr VR512:$src)>;
7159
7160 multiclass avx512_ctlz<bits<8> opc, string OpcodeStr, Predicate prd>{
7161
7162   defm NAME :          avx512_unary_rm_vl_dq<opc, opc, OpcodeStr, ctlz, prd>;
7163 }
7164
7165 defm VPLZCNT    : avx512_ctlz<0x44, "vplzcnt", HasCDI>;
7166 defm VPCONFLICT : avx512_unary_rm_vl_dq<0xC4, 0xC4, "vpconflict", X86Conflict, HasCDI>;
7167
7168 //===---------------------------------------------------------------------===//
7169 // Replicate Single FP - MOVSHDUP and MOVSLDUP
7170 //===---------------------------------------------------------------------===//
7171 multiclass avx512_replicate<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7172   defm NAME:       avx512_unary_rm_vl<opc, OpcodeStr, OpNode, avx512vl_f32_info,
7173                                       HasAVX512>, XS;
7174 }
7175
7176 defm VMOVSHDUP : avx512_replicate<0x16, "vmovshdup", X86Movshdup>;
7177 defm VMOVSLDUP : avx512_replicate<0x12, "vmovsldup", X86Movsldup>;
7178
7179 //===----------------------------------------------------------------------===//
7180 // AVX-512 - MOVDDUP
7181 //===----------------------------------------------------------------------===//
7182
7183 multiclass avx512_movddup_128<bits<8> opc, string OpcodeStr, SDNode OpNode,
7184                                                             X86VectorVTInfo _> {
7185   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
7186                    (ins _.RC:$src), OpcodeStr, "$src", "$src",
7187                    (_.VT (OpNode (_.VT _.RC:$src)))>, EVEX;
7188   let mayLoad = 1 in
7189     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
7190                    (ins _.ScalarMemOp:$src), OpcodeStr, "$src", "$src",
7191                    (_.VT (OpNode (_.VT (scalar_to_vector
7192                                          (_.ScalarLdFrag addr:$src)))))>,
7193                    EVEX, EVEX_CD8<_.EltSize, CD8VH>;
7194 }
7195
7196 multiclass avx512_movddup_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
7197                                                   AVX512VLVectorVTInfo VTInfo> {
7198
7199   defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
7200
7201   let Predicates = [HasAVX512, HasVLX] in {
7202     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
7203                                EVEX_V256;
7204     defm Z128 : avx512_movddup_128<opc, OpcodeStr, OpNode, VTInfo.info128>,
7205                                EVEX_V128;
7206   }
7207 }
7208
7209 multiclass avx512_movddup<bits<8> opc, string OpcodeStr, SDNode OpNode>{
7210   defm NAME:      avx512_movddup_common<opc, OpcodeStr, OpNode,
7211                                         avx512vl_f64_info>, XD, VEX_W;
7212 }
7213
7214 defm VMOVDDUP : avx512_movddup<0x12, "vmovddup", X86Movddup>;
7215
7216 def : Pat<(X86Movddup (loadv2f64 addr:$src)),
7217           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7218 def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
7219           (VMOVDDUPZ128rm addr:$src)>, Requires<[HasAVX512, HasVLX]>;
7220
7221 //===----------------------------------------------------------------------===//
7222 // AVX-512 - Unpack Instructions
7223 //===----------------------------------------------------------------------===//
7224 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
7225 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
7226
7227 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
7228                                        SSE_INTALU_ITINS_P, HasBWI>;
7229 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
7230                                        SSE_INTALU_ITINS_P, HasBWI>;
7231 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
7232                                        SSE_INTALU_ITINS_P, HasBWI>;
7233 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
7234                                        SSE_INTALU_ITINS_P, HasBWI>;
7235
7236 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
7237                                        SSE_INTALU_ITINS_P, HasAVX512>;
7238 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
7239                                        SSE_INTALU_ITINS_P, HasAVX512>;
7240 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
7241                                        SSE_INTALU_ITINS_P, HasAVX512>;
7242 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
7243                                        SSE_INTALU_ITINS_P, HasAVX512>;
7244
7245 //===----------------------------------------------------------------------===//
7246 // AVX-512 - Extract & Insert Integer Instructions
7247 //===----------------------------------------------------------------------===//
7248
7249 multiclass avx512_extract_elt_bw_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7250                                                             X86VectorVTInfo _> {
7251   let mayStore = 1 in
7252     def mr : AVX512Ii8<opc, MRMDestMem, (outs),
7253                 (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7254                 OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7255                 [(store (_.EltVT (trunc (assertzext (OpNode (_.VT _.RC:$src1),
7256                                                             imm:$src2)))),
7257                         addr:$dst)]>,
7258                 EVEX, EVEX_CD8<_.EltSize, CD8VT1>;
7259 }
7260
7261 multiclass avx512_extract_elt_b<string OpcodeStr, X86VectorVTInfo _> {
7262   let Predicates = [HasBWI] in {
7263     def rr : AVX512Ii8<0x14, MRMDestReg, (outs GR32orGR64:$dst),
7264                   (ins _.RC:$src1, u8imm:$src2),
7265                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7266                   [(set GR32orGR64:$dst,
7267                         (X86pextrb (_.VT _.RC:$src1), imm:$src2))]>,
7268                   EVEX, TAPD;
7269
7270     defm NAME : avx512_extract_elt_bw_m<0x14, OpcodeStr, X86pextrb, _>, TAPD;
7271   }
7272 }
7273
7274 multiclass avx512_extract_elt_w<string OpcodeStr, X86VectorVTInfo _> {
7275   let Predicates = [HasBWI] in {
7276     def rr : AVX512Ii8<0xC5, MRMSrcReg, (outs GR32orGR64:$dst),
7277                   (ins _.RC:$src1, u8imm:$src2),
7278                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7279                   [(set GR32orGR64:$dst,
7280                         (X86pextrw (_.VT _.RC:$src1), imm:$src2))]>,
7281                   EVEX, PD;
7282
7283     def rr_REV : AVX512Ii8<0x15, MRMDestReg, (outs GR32orGR64:$dst),
7284                    (ins _.RC:$src1, u8imm:$src2),
7285                    OpcodeStr#".s\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7286                    EVEX, TAPD;
7287
7288     defm NAME : avx512_extract_elt_bw_m<0x15, OpcodeStr, X86pextrw, _>, TAPD;
7289   }
7290 }
7291
7292 multiclass avx512_extract_elt_dq<string OpcodeStr, X86VectorVTInfo _,
7293                                                             RegisterClass GRC> {
7294   let Predicates = [HasDQI] in {
7295     def rr : AVX512Ii8<0x16, MRMDestReg, (outs GRC:$dst),
7296                   (ins _.RC:$src1, u8imm:$src2),
7297                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7298                   [(set GRC:$dst,
7299                       (extractelt (_.VT _.RC:$src1), imm:$src2))]>,
7300                   EVEX, TAPD;
7301
7302     let mayStore = 1 in
7303       def mr : AVX512Ii8<0x16, MRMDestMem, (outs),
7304                   (ins _.ScalarMemOp:$dst, _.RC:$src1, u8imm:$src2),
7305                   OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7306                   [(store (extractelt (_.VT _.RC:$src1),
7307                                       imm:$src2),addr:$dst)]>,
7308                   EVEX, EVEX_CD8<_.EltSize, CD8VT1>, TAPD;
7309   }
7310 }
7311
7312 defm VPEXTRBZ : avx512_extract_elt_b<"vpextrb", v16i8x_info>;
7313 defm VPEXTRWZ : avx512_extract_elt_w<"vpextrw", v8i16x_info>;
7314 defm VPEXTRDZ : avx512_extract_elt_dq<"vpextrd", v4i32x_info, GR32>;
7315 defm VPEXTRQZ : avx512_extract_elt_dq<"vpextrq", v2i64x_info, GR64>, VEX_W;
7316
7317 multiclass avx512_insert_elt_m<bits<8> opc, string OpcodeStr, SDNode OpNode,
7318                                             X86VectorVTInfo _, PatFrag LdFrag> {
7319   def rm : AVX512Ii8<opc, MRMSrcMem, (outs _.RC:$dst),
7320       (ins _.RC:$src1,  _.ScalarMemOp:$src2, u8imm:$src3),
7321       OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7322       [(set _.RC:$dst,
7323           (_.VT (OpNode _.RC:$src1, (LdFrag addr:$src2), imm:$src3)))]>,
7324       EVEX_4V, EVEX_CD8<_.EltSize, CD8VT1>;
7325 }
7326
7327 multiclass avx512_insert_elt_bw<bits<8> opc, string OpcodeStr, SDNode OpNode,
7328                                             X86VectorVTInfo _, PatFrag LdFrag> {
7329   let Predicates = [HasBWI] in {
7330     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7331         (ins _.RC:$src1, GR32orGR64:$src2, u8imm:$src3),
7332         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7333         [(set _.RC:$dst,
7334             (OpNode _.RC:$src1, GR32orGR64:$src2, imm:$src3))]>, EVEX_4V;
7335
7336     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, OpNode, _, LdFrag>;
7337   }
7338 }
7339
7340 multiclass avx512_insert_elt_dq<bits<8> opc, string OpcodeStr,
7341                                          X86VectorVTInfo _, RegisterClass GRC> {
7342   let Predicates = [HasDQI] in {
7343     def rr : AVX512Ii8<opc, MRMSrcReg, (outs _.RC:$dst),
7344         (ins _.RC:$src1, GRC:$src2, u8imm:$src3),
7345         OpcodeStr#"\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7346         [(set _.RC:$dst,
7347             (_.VT (insertelt _.RC:$src1, GRC:$src2, imm:$src3)))]>,
7348         EVEX_4V, TAPD;
7349
7350     defm NAME : avx512_insert_elt_m<opc, OpcodeStr, insertelt, _,
7351                                     _.ScalarLdFrag>, TAPD;
7352   }
7353 }
7354
7355 defm VPINSRBZ : avx512_insert_elt_bw<0x20, "vpinsrb", X86pinsrb, v16i8x_info,
7356                                      extloadi8>, TAPD;
7357 defm VPINSRWZ : avx512_insert_elt_bw<0xC4, "vpinsrw", X86pinsrw, v8i16x_info,
7358                                      extloadi16>, PD;
7359 defm VPINSRDZ : avx512_insert_elt_dq<0x22, "vpinsrd", v4i32x_info, GR32>;
7360 defm VPINSRQZ : avx512_insert_elt_dq<0x22, "vpinsrq", v2i64x_info, GR64>, VEX_W;
7361 //===----------------------------------------------------------------------===//
7362 // VSHUFPS - VSHUFPD Operations
7363 //===----------------------------------------------------------------------===//
7364 multiclass avx512_shufp<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
7365                                                 AVX512VLVectorVTInfo VTInfo_FP>{
7366   defm NAME:     avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0xC6, X86Shufp>,
7367                                    EVEX_CD8<VTInfo_FP.info512.EltSize, CD8VF>,
7368                                    AVX512AIi8Base, EVEX_4V;
7369 }
7370
7371 defm VSHUFPS: avx512_shufp<"vshufps", avx512vl_i32_info, avx512vl_f32_info>, PS;
7372 defm VSHUFPD: avx512_shufp<"vshufpd", avx512vl_i64_info, avx512vl_f64_info>, PD, VEX_W;
7373 //===----------------------------------------------------------------------===//
7374 // AVX-512 - Byte shift Left/Right
7375 //===----------------------------------------------------------------------===//
7376
7377 multiclass avx512_shift_packed<bits<8> opc, SDNode OpNode, Format MRMr,
7378                              Format MRMm, string OpcodeStr, X86VectorVTInfo _>{
7379   def rr : AVX512<opc, MRMr,
7380              (outs _.RC:$dst), (ins _.RC:$src1, u8imm:$src2),
7381              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7382              [(set _.RC:$dst,(_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>;
7383   let mayLoad = 1 in
7384     def rm : AVX512<opc, MRMm,
7385              (outs _.RC:$dst), (ins _.MemOp:$src1, u8imm:$src2),
7386              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7387              [(set _.RC:$dst,(_.VT (OpNode
7388                                    (_.LdFrag addr:$src1), (i8 imm:$src2))))]>;
7389 }
7390
7391 multiclass avx512_shift_packed_all<bits<8> opc, SDNode OpNode, Format MRMr,
7392                                  Format MRMm, string OpcodeStr, Predicate prd>{
7393   let Predicates = [prd] in
7394     defm Z512 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7395                                     OpcodeStr, v8i64_info>, EVEX_V512;
7396   let Predicates = [prd, HasVLX] in {
7397     defm Z256 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7398                                     OpcodeStr, v4i64x_info>, EVEX_V256;
7399     defm Z128 : avx512_shift_packed<opc, OpNode, MRMr, MRMm,
7400                                     OpcodeStr, v2i64x_info>, EVEX_V128;
7401   }
7402 }
7403 defm VPSLLDQ : avx512_shift_packed_all<0x73, X86vshldq, MRM7r, MRM7m, "vpslldq",
7404                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7405 defm VPSRLDQ : avx512_shift_packed_all<0x73, X86vshrdq, MRM3r, MRM3m, "vpsrldq",
7406                                        HasBWI>, AVX512PDIi8Base, EVEX_4V;
7407
7408
7409 multiclass avx512_psadbw_packed<bits<8> opc, SDNode OpNode,
7410                                 string OpcodeStr, X86VectorVTInfo _dst,
7411                                 X86VectorVTInfo _src>{
7412   def rr : AVX512BI<opc, MRMSrcReg,
7413              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.RC:$src2),
7414              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7415              [(set _dst.RC:$dst,(_dst.VT
7416                                 (OpNode (_src.VT _src.RC:$src1),
7417                                         (_src.VT _src.RC:$src2))))]>;
7418   let mayLoad = 1 in
7419     def rm : AVX512BI<opc, MRMSrcMem,
7420              (outs _dst.RC:$dst), (ins _src.RC:$src1, _src.MemOp:$src2),
7421              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7422              [(set _dst.RC:$dst,(_dst.VT
7423                                 (OpNode (_src.VT _src.RC:$src1),
7424                                 (_src.VT (bitconvert
7425                                           (_src.LdFrag addr:$src2))))))]>;
7426 }
7427
7428 multiclass avx512_psadbw_packed_all<bits<8> opc, SDNode OpNode,
7429                                     string OpcodeStr, Predicate prd> {
7430   let Predicates = [prd] in
7431     defm Z512 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v8i64_info,
7432                                     v64i8_info>, EVEX_V512;
7433   let Predicates = [prd, HasVLX] in {
7434     defm Z256 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v4i64x_info,
7435                                     v32i8x_info>, EVEX_V256;
7436     defm Z128 : avx512_psadbw_packed<opc, OpNode, OpcodeStr, v2i64x_info,
7437                                     v16i8x_info>, EVEX_V128;
7438   }
7439 }
7440
7441 defm VPSADBW : avx512_psadbw_packed_all<0xf6, X86psadbw, "vpsadbw",
7442                                        HasBWI>, EVEX_4V;
7443
7444 multiclass avx512_ternlog<bits<8> opc, string OpcodeStr, SDNode OpNode,
7445                                                             X86VectorVTInfo _>{
7446   let Constraints = "$src1 = $dst" in {
7447   defm rri : AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
7448                       (ins _.RC:$src2, _.RC:$src3, u8imm:$src4),
7449                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7450                       (OpNode (_.VT _.RC:$src1),
7451                               (_.VT _.RC:$src2),
7452                               (_.VT _.RC:$src3),
7453                               (i8 imm:$src4))>, AVX512AIi8Base, EVEX_4V;
7454   let mayLoad = 1 in {
7455     defm rmi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7456                       (ins _.RC:$src2, _.MemOp:$src3, u8imm:$src4),
7457                       OpcodeStr, "$src4, $src3, $src2", "$src2, $src3, $src3",
7458                       (OpNode (_.VT _.RC:$src1),
7459                               (_.VT _.RC:$src2),
7460                               (_.VT (bitconvert (_.LdFrag addr:$src3))),
7461                               (i8 imm:$src4))>,
7462                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7463     defm rmbi : AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
7464                       (ins _.RC:$src2, _.ScalarMemOp:$src3, u8imm:$src4),
7465                       OpcodeStr, "$src4, ${src3}"##_.BroadcastStr##", $src2",
7466                       "$src2, ${src3}"##_.BroadcastStr##", $src4",
7467                       (OpNode (_.VT _.RC:$src1),
7468                               (_.VT _.RC:$src2),
7469                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
7470                               (i8 imm:$src4))>, EVEX_B,
7471                       AVX512AIi8Base, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
7472   }
7473   }// Constraints = "$src1 = $dst"
7474 }
7475
7476 multiclass avx512_common_ternlog<string OpcodeStr, AVX512VLVectorVTInfo _>{
7477   let Predicates = [HasAVX512] in
7478     defm Z    : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info512>, EVEX_V512;
7479   let Predicates = [HasAVX512, HasVLX] in {
7480     defm Z128 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info128>, EVEX_V128;
7481     defm Z256 : avx512_ternlog<0x25, OpcodeStr, X86vpternlog, _.info256>, EVEX_V256;
7482   }
7483 }
7484
7485 defm VPTERNLOGD : avx512_common_ternlog<"vpternlogd", avx512vl_i32_info>;
7486 defm VPTERNLOGQ : avx512_common_ternlog<"vpternlogq", avx512vl_i64_info>, VEX_W;
7487