lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185       /// Compute Double Block Packed Sum-Absolute-Differences
 186       DBPSADBW,
 187
 188       /// Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// Copy integer sign.
 192       PSIGN,
 193
 194       /// Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// Combined add and sub on an FP vector.
 203       ADDSUB,
 204
 205       //  FP vector ops with rounding mode.
 206       FADD_RND,
 207       FSUB_RND,
 208       FMUL_RND,
 209       FDIV_RND,
 210       FMAX_RND,
 211       FMIN_RND,
 212       FSQRT_RND,
 213
 214       // FP vector get exponent
 215       FGETEXP_RND,
 216       // Extract Normalized Mantissas
 217       VGETMANT,
 218       // FP Scale
 219       SCALEF,
 220       // Integer add/sub with unsigned saturation.
 221       ADDUS,
 222       SUBUS,
 223       // Integer add/sub with signed saturation.
 224       ADDS,
 225       SUBS,
 226       // Unsigned Integer average
 227       AVG,
 228       /// Integer horizontal add.
 229       HADD,
 230
 231       /// Integer horizontal sub.
 232       HSUB,
 233
 234       /// Floating point horizontal add.
 235       FHADD,
 236
 237       /// Floating point horizontal sub.
 238       FHSUB,
 239
 240       // Integer absolute value
 241       ABS,
 242
 243       // Detect Conflicts Within a Vector
 244       CONFLICT,
 245
 246       /// Floating point max and min.
 247       FMAX, FMIN,
 248
 249       /// Commutative FMIN and FMAX.
 250       FMAXC, FMINC,
 251
 252       /// Floating point reciprocal-sqrt and reciprocal approximation.
 253       /// Note that these typically require refinement
 254       /// in order to obtain suitable precision.
 255       FRSQRT, FRCP,
 256
 257       // Thread Local Storage.
 258       TLSADDR,
 259
 260       // Thread Local Storage. A call to get the start address
 261       // of the TLS block for the current module.
 262       TLSBASEADDR,
 263
 264       // Thread Local Storage.  When calling to an OS provided
 265       // thunk at the address from an earlier relocation.
 266       TLSCALL,
 267
 268       // Exception Handling helpers.
 269       EH_RETURN,
 270
 271       // SjLj exception handling setjmp.
 272       EH_SJLJ_SETJMP,
 273
 274       // SjLj exception handling longjmp.
 275       EH_SJLJ_LONGJMP,
 276
 277       /// Tail call return. See X86TargetLowering::LowerCall for
 278       /// the list of operands.
 279       TC_RETURN,
 280
 281       // Vector move to low scalar and zero higher vector elements.
 282       VZEXT_MOVL,
 283
 284       // Vector integer zero-extend.
 285       VZEXT,
 286
 287       // Vector integer signed-extend.
 288       VSEXT,
 289
 290       // Vector integer truncate.
 291       VTRUNC,
 292       // Vector integer truncate with unsigned/signed saturation.
 293       VTRUNCUS, VTRUNCS,
 294
 295       // Vector FP extend.
 296       VFPEXT,
 297
 298       // Vector FP round.
 299       VFPROUND,
 300
 301       // Vector signed/unsigned integer to double.
 302       CVTDQ2PD, CVTUDQ2PD,
 303
 304       // 128-bit vector logical left / right shift
 305       VSHLDQ, VSRLDQ,
 306
 307       // Vector shift elements
 308       VSHL, VSRL, VSRA,
 309
 310       // Vector shift elements by immediate
 311       VSHLI, VSRLI, VSRAI,
 312
 313       // Vector packed double/float comparison.
 314       CMPP,
 315
 316       // Vector integer comparisons.
 317       PCMPEQ, PCMPGT,
 318       // Vector integer comparisons, the result is in a mask vector.
 319       PCMPEQM, PCMPGTM,
 320
 321       /// Vector comparison generating mask bits for fp and
 322       /// integer signed and unsigned data types.
 323       CMPM,
 324       CMPMU,
 325       // Vector comparison with rounding mode for FP values
 326       CMPM_RND,
 327
 328       // Arithmetic operations with FLAGS results.
 329       ADD, SUB, ADC, SBB, SMUL,
 330       INC, DEC, OR, XOR, AND,
 331
 332       BEXTR,  // Bit field extract
 333
 334       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 335
 336       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 337       SMUL8, UMUL8,
 338
 339       // 8-bit divrem that zero-extend the high result (AH).
 340       UDIVREM8_ZEXT_HREG,
 341       SDIVREM8_SEXT_HREG,
 342
 343       // X86-specific multiply by immediate.
 344       MUL_IMM,
 345
 346       // Vector bitwise comparisons.
 347       PTEST,
 348
 349       // Vector packed fp sign bitwise comparisons.
 350       TESTP,
 351
 352       // Vector "test" in AVX-512, the result is in a mask vector.
 353       TESTM,
 354       TESTNM,
 355
 356       // OR/AND test for masks
 357       KORTEST,
 358       KTEST,
 359
 360       // Several flavors of instructions with vector shuffle behaviors.
 361       PACKSS,
 362       PACKUS,
 363       // Intra-lane alignr
 364       PALIGNR,
 365       // AVX512 inter-lane alignr
 366       VALIGN,
 367       PSHUFD,
 368       PSHUFHW,
 369       PSHUFLW,
 370       SHUFP,
 371       //Shuffle Packed Values at 128-bit granularity
 372       SHUF128,
 373       MOVDDUP,
 374       MOVSHDUP,
 375       MOVSLDUP,
 376       MOVLHPS,
 377       MOVLHPD,
 378       MOVHLPS,
 379       MOVLPS,
 380       MOVLPD,
 381       MOVSD,
 382       MOVSS,
 383       UNPCKL,
 384       UNPCKH,
 385       VPERMILPV,
 386       VPERMILPI,
 387       VPERMV,
 388       VPERMV3,
 389       VPERMIV3,
 390       VPERMI,
 391       VPERM2X128,
 392       //Fix Up Special Packed Float32/64 values
 393       VFIXUPIMM,
 394       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 395       VRANGE,
 396       // Reduce - Perform Reduction Transformation on scalar\packed FP
 397       VREDUCE,
 398       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
 399       VRNDSCALE,
 400       // VFPCLASS - Tests Types Of a FP Values
 401       VFPCLASS,
 402       // Broadcast scalar to vector
 403       VBROADCAST,
 404       // Broadcast subvector to vector
 405       SUBV_BROADCAST,
 406       // Insert/Extract vector element
 407       VINSERT,
 408       VEXTRACT,
 409
 410       /// SSE4A Extraction and Insertion.
 411       EXTRQI, INSERTQI,
 412
 413       // XOP arithmetic/logical shifts
 414       VPSHA, VPSHL,
 415
 416       // Vector multiply packed unsigned doubleword integers
 417       PMULUDQ,
 418       // Vector multiply packed signed doubleword integers
 419       PMULDQ,
 420       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 421       MULHRS,
 422       // Multiply and Add Packed Integers
 423       VPMADDUBSW, VPMADDWD,
 424       // FMA nodes
 425       FMADD,
 426       FNMADD,
 427       FMSUB,
 428       FNMSUB,
 429       FMADDSUB,
 430       FMSUBADD,
 431       // FMA with rounding mode
 432       FMADD_RND,
 433       FNMADD_RND,
 434       FMSUB_RND,
 435       FNMSUB_RND,
 436       FMADDSUB_RND,
 437       FMSUBADD_RND,
 438
 439       // Compress and expand
 440       COMPRESS,
 441       EXPAND,
 442
 443       //Convert Unsigned/Integer to Scalar Floating-Point Value
 444       //with rounding mode
 445       SINT_TO_FP_RND,
 446       UINT_TO_FP_RND,
 447
 448       // Vector float/double to signed/unsigned integer.
 449       FP_TO_SINT_RND, FP_TO_UINT_RND,
 450       // Save xmm argument registers to the stack, according to %al. An operator
 451       // is needed so that this can be expanded with control flow.
 452       VASTART_SAVE_XMM_REGS,
 453
 454       // Windows's _chkstk call to do stack probing.
 455       WIN_ALLOCA,
 456
 457       // For allocating variable amounts of stack space when using
 458       // segmented stacks. Check if the current stacklet has enough space, and
 459       // falls back to heap allocation if not.
 460       SEG_ALLOCA,
 461
 462       // Memory barrier
 463       MEMBARRIER,
 464       MFENCE,
 465       SFENCE,
 466       LFENCE,
 467
 468       // Store FP status word into i16 register.
 469       FNSTSW16r,
 470
 471       // Store contents of %ah into %eflags.
 472       SAHF,
 473
 474       // Get a random integer and indicate whether it is valid in CF.
 475       RDRAND,
 476
 477       // Get a NIST SP800-90B & C compliant random integer and
 478       // indicate whether it is valid in CF.
 479       RDSEED,
 480
 481       PCMPISTRI,
 482       PCMPESTRI,
 483
 484       // Test if in transactional execution.
 485       XTEST,
 486
 487       // ERI instructions
 488       RSQRT28, RCP28, EXP2,
 489
 490       // Compare and swap.
 491       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 492       LCMPXCHG8_DAG,
 493       LCMPXCHG16_DAG,
 494
 495       // Load, scalar_to_vector, and zero extend.
 496       VZEXT_LOAD,
 497
 498       // Store FP control world into i16 memory.
 499       FNSTCW16m,
 500
 501       /// This instruction implements FP_TO_SINT with the
 502       /// integer destination in memory and a FP reg source.  This corresponds
 503       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 504       /// has two inputs (token chain and address) and two outputs (int value
 505       /// and token chain).
 506       FP_TO_INT16_IN_MEM,
 507       FP_TO_INT32_IN_MEM,
 508       FP_TO_INT64_IN_MEM,
 509
 510       /// This instruction implements SINT_TO_FP with the
 511       /// integer source in memory and FP reg result.  This corresponds to the
 512       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 513       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 514       /// also produces a flag).
 515       FILD,
 516       FILD_FLAG,
 517
 518       /// This instruction implements an extending load to FP stack slots.
 519       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 520       /// operand, ptr to load from, and a ValueType node indicating the type
 521       /// to load to.
 522       FLD,
 523
 524       /// This instruction implements a truncating store to FP stack
 525       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 526       /// chain operand, value to store, address, and a ValueType to store it
 527       /// as.
 528       FST,
 529
 530       /// This instruction grabs the address of the next argument
 531       /// from a va_list. (reads and modifies the va_list in memory)
 532       VAARG_64
 533
 534       // WARNING: Do not add anything in the end unless you want the node to
 535       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 536       // thought as target memory ops!
 537     };
 538   }
 539
 540   /// Define some predicates that are used for node matching.
 541   namespace X86 {
 542     /// Return true if the specified
 543     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 544     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 545     bool isVEXTRACT128Index(SDNode *N);
 546
 547     /// Return true if the specified
 548     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 549     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 550     bool isVINSERT128Index(SDNode *N);
 551
 552     /// Return true if the specified
 553     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 554     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 555     bool isVEXTRACT256Index(SDNode *N);
 556
 557     /// Return true if the specified
 558     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 559     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 560     bool isVINSERT256Index(SDNode *N);
 561
 562     /// Return the appropriate
 563     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 564     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 565     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 566
 567     /// Return the appropriate
 568     /// immediate to insert at the specified INSERT_SUBVECTOR index
 569     /// with VINSERTF128, VINSERT128 instructions.
 570     unsigned getInsertVINSERT128Immediate(SDNode *N);
 571
 572     /// Return the appropriate
 573     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 574     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 575     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 576
 577     /// Return the appropriate
 578     /// immediate to insert at the specified INSERT_SUBVECTOR index
 579     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 580     unsigned getInsertVINSERT256Immediate(SDNode *N);
 581
 582     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 583     bool isZeroNode(SDValue Elt);
 584
 585     /// Returns true of the given offset can be
 586     /// fit into displacement field of the instruction.
 587     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 588                                       bool hasSymbolicDisplacement = true);
 589
 590
 591     /// Determines whether the callee is required to pop its
 592     /// own arguments. Callee pop is necessary to support tail calls.
 593     bool isCalleePop(CallingConv::ID CallingConv,
 594                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 595
 596     /// AVX512 static rounding constants.  These need to match the values in
 597     /// avx512fintrin.h.
 598     enum STATIC_ROUNDING {
 599       TO_NEAREST_INT = 0,
 600       TO_NEG_INF = 1,
 601       TO_POS_INF = 2,
 602       TO_ZERO = 3,
 603       CUR_DIRECTION = 4
 604     };
 605   }
 606
 607   //===--------------------------------------------------------------------===//
 608   //  X86 Implementation of the TargetLowering interface
 609   class X86TargetLowering final : public TargetLowering {
 610   public:
 611     explicit X86TargetLowering(const X86TargetMachine &TM,
 612                                const X86Subtarget &STI);
 613
 614     unsigned getJumpTableEncoding() const override;
 615     bool useSoftFloat() const override;
 616
 617     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
 618       return MVT::i8;
 619     }
 620
 621     const MCExpr *
 622     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 623                               const MachineBasicBlock *MBB, unsigned uid,
 624                               MCContext &Ctx) const override;
 625
 626     /// Returns relocation base for the given PIC jumptable.
 627     SDValue getPICJumpTableRelocBase(SDValue Table,
 628                                      SelectionDAG &DAG) const override;
 629     const MCExpr *
 630     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 631                                  unsigned JTI, MCContext &Ctx) const override;
 632
 633     /// Return the desired alignment for ByVal aggregate
 634     /// function arguments in the caller parameter area. For X86, aggregates
 635     /// that contains are placed at 16-byte boundaries while the rest are at
 636     /// 4-byte boundaries.
 637     unsigned getByValTypeAlignment(Type *Ty,
 638                                    const DataLayout &DL) const override;
 639
 640     /// Returns the target specific optimal type for load
 641     /// and store operations as a result of memset, memcpy, and memmove
 642     /// lowering. If DstAlign is zero that means it's safe to destination
 643     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 644     /// means there isn't a need to check it against alignment requirement,
 645     /// probably because the source does not need to be loaded. If 'IsMemset' is
 646     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 647     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 648     /// source is constant so it does not need to be loaded.
 649     /// It returns EVT::Other if the type should be determined using generic
 650     /// target-independent logic.
 651     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 652                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 653                             MachineFunction &MF) const override;
 654
 655     /// Returns true if it's safe to use load / store of the
 656     /// specified type to expand memcpy / memset inline. This is mostly true
 657     /// for all types except for some special cases. For example, on X86
 658     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 659     /// also does type conversion. Note the specified type doesn't have to be
 660     /// legal as the hook is used before type legalization.
 661     bool isSafeMemOpType(MVT VT) const override;
 662
 663     /// Returns true if the target allows unaligned memory accesses of the
 664     /// specified type. Returns whether it is "fast" in the last argument.
 665     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 666                                        bool *Fast) const override;
 667
 668     /// Provide custom lowering hooks for some operations.
 669     ///
 670     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 671
 672     /// Replace the results of node with an illegal result
 673     /// type with new values built out of custom code.
 674     ///
 675     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 676                             SelectionDAG &DAG) const override;
 677
 678
 679     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 680
 681     /// Return true if the target has native support for
 682     /// the specified value type and it is 'desirable' to use the type for the
 683     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 684     /// instruction encodings are longer and some i16 instructions are slow.
 685     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 686
 687     /// Return true if the target has native support for the
 688     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 689     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 690     /// and some i16 instructions are slow.
 691     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 692
 693     MachineBasicBlock *
 694       EmitInstrWithCustomInserter(MachineInstr *MI,
 695                                   MachineBasicBlock *MBB) const override;
 696
 697
 698     /// This method returns the name of a target specific DAG node.
 699     const char *getTargetNodeName(unsigned Opcode) const override;
 700
 701     bool isCheapToSpeculateCttz() const override;
 702
 703     bool isCheapToSpeculateCtlz() const override;
 704
 705     /// Return the value type to use for ISD::SETCC.
 706     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 707                            EVT VT) const override;
 708
 709     /// Determine which of the bits specified in Mask are known to be either
 710     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 711     void computeKnownBitsForTargetNode(const SDValue Op,
 712                                        APInt &KnownZero,
 713                                        APInt &KnownOne,
 714                                        const SelectionDAG &DAG,
 715                                        unsigned Depth = 0) const override;
 716
 717     /// Determine the number of bits in the operation that are sign bits.
 718     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 719                                              const SelectionDAG &DAG,
 720                                              unsigned Depth) const override;
 721
 722     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 723                         int64_t &Offset) const override;
 724
 725     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 726
 727     bool ExpandInlineAsm(CallInst *CI) const override;
 728
 729     ConstraintType getConstraintType(StringRef Constraint) const override;
 730
 731     /// Examine constraint string and operand type and determine a weight value.
 732     /// The operand object must already have been set up with the operand type.
 733     ConstraintWeight
 734       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 735                                      const char *constraint) const override;
 736
 737     const char *LowerXConstraint(EVT ConstraintVT) const override;
 738
 739     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 740     /// add anything to Ops. If hasMemory is true it means one of the asm
 741     /// constraint of the inline asm instruction being processed is 'm'.
 742     void LowerAsmOperandForConstraint(SDValue Op,
 743                                       std::string &Constraint,
 744                                       std::vector<SDValue> &Ops,
 745                                       SelectionDAG &DAG) const override;
 746
 747     unsigned
 748     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 749       if (ConstraintCode == "i")
 750         return InlineAsm::Constraint_i;
 751       else if (ConstraintCode == "o")
 752         return InlineAsm::Constraint_o;
 753       else if (ConstraintCode == "v")
 754         return InlineAsm::Constraint_v;
 755       else if (ConstraintCode == "X")
 756         return InlineAsm::Constraint_X;
 757       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 758     }
 759
 760     /// Given a physical register constraint
 761     /// (e.g. {edx}), return the register number and the register class for the
 762     /// register.  This should only be used for C_Register constraints.  On
 763     /// error, this returns a register number of 0.
 764     std::pair<unsigned, const TargetRegisterClass *>
 765     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 766                                  StringRef Constraint, MVT VT) const override;
 767
 768     /// Return true if the addressing mode represented
 769     /// by AM is legal for this target, for a load/store of the specified type.
 770     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 771                                Type *Ty, unsigned AS) const override;
 772
 773     /// Return true if the specified immediate is legal
 774     /// icmp immediate, that is the target has icmp instructions which can
 775     /// compare a register against the immediate without having to materialize
 776     /// the immediate into a register.
 777     bool isLegalICmpImmediate(int64_t Imm) const override;
 778
 779     /// Return true if the specified immediate is legal
 780     /// add immediate, that is the target has add instructions which can
 781     /// add a register and the immediate without having to materialize
 782     /// the immediate into a register.
 783     bool isLegalAddImmediate(int64_t Imm) const override;
 784
 785     /// \brief Return the cost of the scaling factor used in the addressing
 786     /// mode represented by AM for this target, for a load/store
 787     /// of the specified type.
 788     /// If the AM is supported, the return value must be >= 0.
 789     /// If the AM is not supported, it returns a negative value.
 790     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 791                              unsigned AS) const override;
 792
 793     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 794
 795     /// Return true if it's free to truncate a value of
 796     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 797     /// register EAX to i16 by referencing its sub-register AX.
 798     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 799     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 800
 801     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 802
 803     /// Return true if any actual instruction that defines a
 804     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 805     /// register. This does not necessarily include registers defined in
 806     /// unknown ways, such as incoming arguments, or copies from unknown
 807     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 808     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 809     /// all instructions that define 32-bit values implicit zero-extend the
 810     /// result out to 64 bits.
 811     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 812     bool isZExtFree(EVT VT1, EVT VT2) const override;
 813     bool isZExtFree(SDValue Val, EVT VT2) const override;
 814
 815     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 816     /// extend node) is profitable.
 817     bool isVectorLoadExtDesirable(SDValue) const override;
 818
 819     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 820     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 821     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 822     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 823
 824     /// Return true if it's profitable to narrow
 825     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 826     /// from i32 to i8 but not from i32 to i16.
 827     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 828
 829     /// Returns true if the target can instruction select the
 830     /// specified FP immediate natively. If false, the legalizer will
 831     /// materialize the FP immediate as a load from a constant pool.
 832     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 833
 834     /// Targets can use this to indicate that they only support *some*
 835     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 836     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 837     /// be legal.
 838     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 839                             EVT VT) const override;
 840
 841     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 842     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 843     /// replace a VAND with a constant pool entry.
 844     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 845                                 EVT VT) const override;
 846
 847     /// If true, then instruction selection should
 848     /// seek to shrink the FP constant of the specified type to a smaller type
 849     /// in order to save space and / or reduce runtime.
 850     bool ShouldShrinkFPConstant(EVT VT) const override {
 851       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 852       // expensive than a straight movsd. On the other hand, it's important to
 853       // shrink long double fp constant since fldt is very slow.
 854       return !X86ScalarSSEf64 || VT == MVT::f80;
 855     }
 856
 857     /// Return true if we believe it is correct and profitable to reduce the
 858     /// load node to a smaller type.
 859     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 860                                EVT NewVT) const override;
 861
 862     /// Return true if the specified scalar FP type is computed in an SSE
 863     /// register, not on the X87 floating point stack.
 864     bool isScalarFPTypeInSSEReg(EVT VT) const {
 865       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 866       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 867     }
 868
 869     /// \brief Returns true if it is beneficial to convert a load of a constant
 870     /// to just the constant itself.
 871     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 872                                            Type *Ty) const override;
 873
 874     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 875     /// with this index.
 876     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 877
 878     /// Intel processors have a unified instruction and data cache
 879     const char * getClearCacheBuiltinName() const override {
 880       return nullptr; // nothing to do, move along.
 881     }
 882
 883     unsigned getRegisterByName(const char* RegName, EVT VT,
 884                                SelectionDAG &DAG) const override;
 885
 886     /// This method returns a target specific FastISel object,
 887     /// or null if the target does not support "fast" ISel.
 888     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 889                              const TargetLibraryInfo *libInfo) const override;
 890
 891     /// Return true if the target stores stack protector cookies at a fixed
 892     /// offset in some non-standard address space, and populates the address
 893     /// space and offset as appropriate.
 894     bool getStackCookieLocation(unsigned &AddressSpace,
 895                                 unsigned &Offset) const override;
 896
 897     /// Return true if the target stores SafeStack pointer at a fixed offset in
 898     /// some non-standard address space, and populates the address space and
 899     /// offset as appropriate.
 900     bool getSafeStackPointerLocation(unsigned &AddressSpace,
 901                                      unsigned &Offset) const override;
 902
 903     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 904                       SelectionDAG &DAG) const;
 905
 906     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 907
 908     bool useLoadStackGuardNode() const override;
 909     /// \brief Customize the preferred legalization strategy for certain types.
 910     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 911
 912     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
 913
 914   protected:
 915     std::pair<const TargetRegisterClass *, uint8_t>
 916     findRepresentativeClass(const TargetRegisterInfo *TRI,
 917                             MVT VT) const override;
 918
 919   private:
 920     /// Keep a pointer to the X86Subtarget around so that we can
 921     /// make the right decision when generating code for different targets.
 922     const X86Subtarget *Subtarget;
 923     const DataLayout *TD;
 924
 925     /// Select between SSE or x87 floating point ops.
 926     /// When SSE is available, use it for f32 operations.
 927     /// When SSE2 is available, use it for f64 operations.
 928     bool X86ScalarSSEf32;
 929     bool X86ScalarSSEf64;
 930
 931     /// A list of legal FP immediates.
 932     std::vector<APFloat> LegalFPImmediates;
 933
 934     /// Indicate that this x86 target can instruction
 935     /// select the specified FP immediate natively.
 936     void addLegalFPImmediate(const APFloat& Imm) {
 937       LegalFPImmediates.push_back(Imm);
 938     }
 939
 940     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 941                             CallingConv::ID CallConv, bool isVarArg,
 942                             const SmallVectorImpl<ISD::InputArg> &Ins,
 943                             SDLoc dl, SelectionDAG &DAG,
 944                             SmallVectorImpl<SDValue> &InVals) const;
 945     SDValue LowerMemArgument(SDValue Chain,
 946                              CallingConv::ID CallConv,
 947                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 948                              SDLoc dl, SelectionDAG &DAG,
 949                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 950                               unsigned i) const;
 951     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 952                              SDLoc dl, SelectionDAG &DAG,
 953                              const CCValAssign &VA,
 954                              ISD::ArgFlagsTy Flags) const;
 955
 956     // Call lowering helpers.
 957
 958     /// Check whether the call is eligible for tail call optimization. Targets
 959     /// that want to do tail call optimization should implement this function.
 960     bool IsEligibleForTailCallOptimization(SDValue Callee,
 961                                            CallingConv::ID CalleeCC,
 962                                            bool isVarArg,
 963                                            bool isCalleeStructRet,
 964                                            bool isCallerStructRet,
 965                                            Type *RetTy,
 966                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 967                                     const SmallVectorImpl<SDValue> &OutVals,
 968                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 969                                            SelectionDAG& DAG) const;
 970     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 971     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 972                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 973                                 int FPDiff, SDLoc dl) const;
 974
 975     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 976                                          SelectionDAG &DAG) const;
 977
 978     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 979                                                bool isSigned,
 980                                                bool isReplace) const;
 981
 982     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 989
 990     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 991     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 992     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 994                                int64_t Offset, SelectionDAG &DAG) const;
 995     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1007                       SDLoc dl, SelectionDAG &DAG) const;
1008     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1016     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1017     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerCLEANUPRET(SDValue Op, SelectionDAG &DAG) const;
1021     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1022     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1024     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1025     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1028
1029     SDValue
1030       LowerFormalArguments(SDValue Chain,
1031                            CallingConv::ID CallConv, bool isVarArg,
1032                            const SmallVectorImpl<ISD::InputArg> &Ins,
1033                            SDLoc dl, SelectionDAG &DAG,
1034                            SmallVectorImpl<SDValue> &InVals) const override;
1035     SDValue LowerCall(CallLoweringInfo &CLI,
1036                       SmallVectorImpl<SDValue> &InVals) const override;
1037
1038     SDValue LowerReturn(SDValue Chain,
1039                         CallingConv::ID CallConv, bool isVarArg,
1040                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1041                         const SmallVectorImpl<SDValue> &OutVals,
1042                         SDLoc dl, SelectionDAG &DAG) const override;
1043
1044     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1045
1046     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1047
1048     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1049                                  ISD::NodeType ExtendKind) const override;
1050
1051     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1052                         bool isVarArg,
1053                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1054                         LLVMContext &Context) const override;
1055
1056     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1057
1058     TargetLoweringBase::AtomicExpansionKind
1059     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1060     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1061     TargetLoweringBase::AtomicExpansionKind
1062     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1063
1064     LoadInst *
1065     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1066
1067     bool needsCmpXchgNb(Type *MemType) const;
1068
1069     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1070     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1071     /// expand, the associated machine basic block, and the associated X86
1072     /// opcodes for reg/reg.
1073     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1074                                            MachineBasicBlock *MBB) const;
1075
1076     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1077     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1078     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1079                                                MachineBasicBlock *MBB) const;
1080
1081     // Utility function to emit the low-level va_arg code for X86-64.
1082     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1083                        MachineInstr *MI,
1084                        MachineBasicBlock *MBB) const;
1085
1086     /// Utility function to emit the xmm reg save portion of va_start.
1087     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1088                                                    MachineInstr *BInstr,
1089                                                    MachineBasicBlock *BB) const;
1090
1091     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1092                                          MachineBasicBlock *BB) const;
1093
1094     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1095                                            MachineBasicBlock *BB) const;
1096
1097     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1098                                               MachineBasicBlock *BB) const;
1099
1100     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1101                                             MachineBasicBlock *BB) const;
1102
1103     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1104                                           MachineBasicBlock *BB) const;
1105
1106     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1107                                           MachineBasicBlock *BB) const;
1108
1109     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1110                                         MachineBasicBlock *MBB) const;
1111
1112     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1113                                          MachineBasicBlock *MBB) const;
1114
1115     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1116                                      MachineBasicBlock *MBB) const;
1117
1118     /// Emit nodes that will be selected as "test Op0,Op0", or something
1119     /// equivalent, for use with the given x86 condition code.
1120     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1121                      SelectionDAG &DAG) const;
1122
1123     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1124     /// equivalent, for use with the given x86 condition code.
1125     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1126                     SelectionDAG &DAG) const;
1127
1128     /// Convert a comparison if required by the subtarget.
1129     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1130
1131     /// Use rsqrt* to speed up sqrt calculations.
1132     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1133                              unsigned &RefinementSteps,
1134                              bool &UseOneConstNR) const override;
1135
1136     /// Use rcp* to speed up fdiv calculations.
1137     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1138                              unsigned &RefinementSteps) const override;
1139
1140     /// Reassociate floating point divisions into multiply by reciprocal.
1141     unsigned combineRepeatedFPDivisors() const override;
1142   };
1143
1144   namespace X86 {
1145     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1146                              const TargetLibraryInfo *libInfo);
1147   }
1148 }
1149
1150 #endif    // X86ISELLOWERING_H