lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "llvm/CodeGen/CallingConvLower.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/Target/TargetLowering.h"
  25 #include "llvm/Target/TargetOptions.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  57       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  58       FANDN,
  59
  60       /// FSRL - Bitwise logical right shift of floating point values. These
  61       /// corresponds to X86::PSRLDQ.
  62       FSRL,
  63
  64       /// CALL - These operations represent an abstract X86 call
  65       /// instruction, which includes a bunch of information.  In particular the
  66       /// operands of these node are:
  67       ///
  68       ///     #0 - The incoming token chain
  69       ///     #1 - The callee
  70       ///     #2 - The number of arg bytes the caller pushes on the stack.
  71       ///     #3 - The number of arg bytes the callee pops off the stack.
  72       ///     #4 - The value to pass in AL/AX/EAX (optional)
  73       ///     #5 - The value to pass in DL/DX/EDX (optional)
  74       ///
  75       /// The result values of these nodes are:
  76       ///
  77       ///     #0 - The outgoing token chain
  78       ///     #1 - The first register result value (optional)
  79       ///     #2 - The second register result value (optional)
  80       ///
  81       CALL,
  82
  83       /// RDTSC_DAG - This operation implements the lowering for
  84       /// readcyclecounter
  85       RDTSC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       // Same as SETCC except it's materialized with a sbb and the value is all
  98       // one's or all zero's.
  99       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 100
 101       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 102       /// Operands are two FP values to compare; result is a mask of
 103       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 104       FSETCCss, FSETCCsd,
 105
 106       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 107       /// result in an integer GPR.  Needs masking for scalar result.
 108       FGETSIGNx86,
 109
 110       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 111       /// to select from. Operand 2 is the condition code, and operand 3 is the
 112       /// flag operand produced by a CMP or TEST instruction. It also writes a
 113       /// flag result.
 114       CMOV,
 115
 116       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 117       /// is the block to branch if condition is true, operand 2 is the
 118       /// condition code, and operand 3 is the flag operand produced by a CMP
 119       /// or TEST instruction.
 120       BRCOND,
 121
 122       /// Return with a flag operand. Operand 0 is the chain operand, operand
 123       /// 1 is the number of bytes of stack to pop.
 124       RET_FLAG,
 125
 126       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 127       REP_STOS,
 128
 129       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 130       REP_MOVS,
 131
 132       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 133       /// at function entry, used for PIC code.
 134       GlobalBaseReg,
 135
 136       /// Wrapper - A wrapper node for TargetConstantPool,
 137       /// TargetExternalSymbol, and TargetGlobalAddress.
 138       Wrapper,
 139
 140       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 141       /// relative displacements.
 142       WrapperRIP,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 150       /// vector to a GPR.
 151       MMX_MOVD2W,
 152
 153       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRB.
 155       PEXTRB,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// INSERTPS - Insert any element of a 4 x float vector into any element
 162       /// of a destination 4 x floatvector.
 163       INSERTPS,
 164
 165       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRB.
 167       PINSRB,
 168
 169       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 170       /// corresponds to X86::PINSRW.
 171       PINSRW, MMX_PINSRW,
 172
 173       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 174       PSHUFB,
 175
 176       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 177       ANDNP,
 178
 179       /// PSIGN - Copy integer sign.
 180       PSIGN,
 181
 182       /// BLENDV - Blend where the selector is a register.
 183       BLENDV,
 184
 185       /// BLENDI - Blend where the selector is an immediate.
 186       BLENDI,
 187
 188       // SUBUS - Integer sub with unsigned saturation.
 189       SUBUS,
 190
 191       /// HADD - Integer horizontal add.
 192       HADD,
 193
 194       /// HSUB - Integer horizontal sub.
 195       HSUB,
 196
 197       /// FHADD - Floating point horizontal add.
 198       FHADD,
 199
 200       /// FHSUB - Floating point horizontal sub.
 201       FHSUB,
 202
 203       /// UMAX, UMIN - Unsigned integer max and min.
 204       UMAX, UMIN,
 205
 206       /// SMAX, SMIN - Signed integer max and min.
 207       SMAX, SMIN,
 208
 209       /// FMAX, FMIN - Floating point max and min.
 210       ///
 211       FMAX, FMIN,
 212
 213       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 214       FMAXC, FMINC,
 215
 216       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 217       /// approximation.  Note that these typically require refinement
 218       /// in order to obtain suitable precision.
 219       FRSQRT, FRCP,
 220
 221       // TLSADDR - Thread Local Storage.
 222       TLSADDR,
 223
 224       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 225       // of the TLS block for the current module.
 226       TLSBASEADDR,
 227
 228       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 229       // thunk at the address from an earlier relocation.
 230       TLSCALL,
 231
 232       // EH_RETURN - Exception Handling helpers.
 233       EH_RETURN,
 234
 235       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 236       EH_SJLJ_SETJMP,
 237
 238       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 239       EH_SJLJ_LONGJMP,
 240
 241       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 242       /// the list of operands.
 243       TC_RETURN,
 244
 245       // VZEXT_MOVL - Vector move low and zero extend.
 246       VZEXT_MOVL,
 247
 248       // VSEXT_MOVL - Vector move low and sign extend.
 249       VSEXT_MOVL,
 250
 251       // VZEXT - Vector integer zero-extend.
 252       VZEXT,
 253
 254       // VSEXT - Vector integer signed-extend.
 255       VSEXT,
 256
 257       // VFPEXT - Vector FP extend.
 258       VFPEXT,
 259
 260       // VFPROUND - Vector FP round.
 261       VFPROUND,
 262
 263       // VSHL, VSRL - 128-bit vector logical left / right shift
 264       VSHLDQ, VSRLDQ,
 265
 266       // VSHL, VSRL, VSRA - Vector shift elements
 267       VSHL, VSRL, VSRA,
 268
 269       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 270       VSHLI, VSRLI, VSRAI,
 271
 272       // CMPP - Vector packed double/float comparison.
 273       CMPP,
 274
 275       // PCMP* - Vector integer comparisons.
 276       PCMPEQ, PCMPGT,
 277       // PCMP*M - Vector integer comparisons, the result is in a mask vector
 278       PCMPEQM, PCMPGTM,
 279
 280       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 281       /// integer signed and unsigned data types.
 282       CMPM,
 283       CMPMU,
 284
 285       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 286       ADD, SUB, ADC, SBB, SMUL,
 287       INC, DEC, OR, XOR, AND,
 288
 289       BLSI,   // BLSI - Extract lowest set isolated bit
 290       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 291       BLSR,   // BLSR - Reset lowest set bit
 292
 293       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 294
 295       // MUL_IMM - X86 specific multiply by immediate.
 296       MUL_IMM,
 297
 298       // PTEST - Vector bitwise comparisons
 299       PTEST,
 300
 301       // TESTP - Vector packed fp sign bitwise comparisons
 302       TESTP,
 303
 304       // OR/AND test for masks
 305       KORTEST,
 306       KTEST,
 307
 308       // Several flavors of instructions with vector shuffle behaviors.
 309       PALIGNR,
 310       PSHUFD,
 311       PSHUFHW,
 312       PSHUFLW,
 313       SHUFP,
 314       MOVDDUP,
 315       MOVSHDUP,
 316       MOVSLDUP,
 317       MOVLHPS,
 318       MOVLHPD,
 319       MOVHLPS,
 320       MOVLPS,
 321       MOVLPD,
 322       MOVSD,
 323       MOVSS,
 324       UNPCKL,
 325       UNPCKH,
 326       VPERMILP,
 327       VPERMV,
 328       VPERMV3,
 329       VPERMI,
 330       VPERM2X128,
 331       VBROADCAST,
 332       // masked broadcast
 333       VBROADCASTM,
 334
 335       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 336       PMULUDQ,
 337
 338       // FMA nodes
 339       FMADD,
 340       FNMADD,
 341       FMSUB,
 342       FNMSUB,
 343       FMADDSUB,
 344       FMSUBADD,
 345
 346       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 347       // according to %al. An operator is needed so that this can be expanded
 348       // with control flow.
 349       VASTART_SAVE_XMM_REGS,
 350
 351       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 352       WIN_ALLOCA,
 353
 354       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 355       // segmented stacks. Check if the current stacklet has enough space, and
 356       // falls back to heap allocation if not.
 357       SEG_ALLOCA,
 358
 359       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 360       WIN_FTOL,
 361
 362       // Memory barrier
 363       MEMBARRIER,
 364       MFENCE,
 365       SFENCE,
 366       LFENCE,
 367
 368       // FNSTSW16r - Store FP status word into i16 register.
 369       FNSTSW16r,
 370
 371       // SAHF - Store contents of %ah into %eflags.
 372       SAHF,
 373
 374       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 375       RDRAND,
 376
 377       // RDSEED - Get a NIST SP800-90B & C compliant random integer and
 378       // indicate whether it is valid in CF.
 379       RDSEED,
 380
 381       // PCMP*STRI
 382       PCMPISTRI,
 383       PCMPESTRI,
 384
 385       // XTEST - Test if in transactional execution.
 386       XTEST,
 387
 388       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 389       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 390       // Atomic 64-bit binary operations.
 391       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 392       ATOMSUB64_DAG,
 393       ATOMOR64_DAG,
 394       ATOMXOR64_DAG,
 395       ATOMAND64_DAG,
 396       ATOMNAND64_DAG,
 397       ATOMMAX64_DAG,
 398       ATOMMIN64_DAG,
 399       ATOMUMAX64_DAG,
 400       ATOMUMIN64_DAG,
 401       ATOMSWAP64_DAG,
 402
 403       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 404       LCMPXCHG_DAG,
 405       LCMPXCHG8_DAG,
 406       LCMPXCHG16_DAG,
 407
 408       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 409       VZEXT_LOAD,
 410
 411       // FNSTCW16m - Store FP control world into i16 memory.
 412       FNSTCW16m,
 413
 414       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 415       /// integer destination in memory and a FP reg source.  This corresponds
 416       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 417       /// has two inputs (token chain and address) and two outputs (int value
 418       /// and token chain).
 419       FP_TO_INT16_IN_MEM,
 420       FP_TO_INT32_IN_MEM,
 421       FP_TO_INT64_IN_MEM,
 422
 423       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 424       /// integer source in memory and FP reg result.  This corresponds to the
 425       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 426       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 427       /// also produces a flag).
 428       FILD,
 429       FILD_FLAG,
 430
 431       /// FLD - This instruction implements an extending load to FP stack slots.
 432       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 433       /// operand, ptr to load from, and a ValueType node indicating the type
 434       /// to load to.
 435       FLD,
 436
 437       /// FST - This instruction implements a truncating store to FP stack
 438       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 439       /// chain operand, value to store, address, and a ValueType to store it
 440       /// as.
 441       FST,
 442
 443       /// VAARG_64 - This instruction grabs the address of the next argument
 444       /// from a va_list. (reads and modifies the va_list in memory)
 445       VAARG_64
 446
 447       // WARNING: Do not add anything in the end unless you want the node to
 448       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 449       // thought as target memory ops!
 450     };
 451   }
 452
 453   /// Define some predicates that are used for node matching.
 454   namespace X86 {
 455     /// isVEXTRACT128Index - Return true if the specified
 456     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 457     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 458     bool isVEXTRACT128Index(SDNode *N);
 459
 460     /// isVINSERT128Index - Return true if the specified
 461     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 462     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 463     bool isVINSERT128Index(SDNode *N);
 464
 465     /// isVEXTRACT256Index - Return true if the specified
 466     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 467     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 468     bool isVEXTRACT256Index(SDNode *N);
 469
 470     /// isVINSERT256Index - Return true if the specified
 471     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 472     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 473     bool isVINSERT256Index(SDNode *N);
 474
 475     /// getExtractVEXTRACT128Immediate - Return the appropriate
 476     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 477     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 478     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 479
 480     /// getInsertVINSERT128Immediate - Return the appropriate
 481     /// immediate to insert at the specified INSERT_SUBVECTOR index
 482     /// with VINSERTF128, VINSERT128 instructions.
 483     unsigned getInsertVINSERT128Immediate(SDNode *N);
 484
 485     /// getExtractVEXTRACT256Immediate - Return the appropriate
 486     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 487     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 488     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 489
 490     /// getInsertVINSERT256Immediate - Return the appropriate
 491     /// immediate to insert at the specified INSERT_SUBVECTOR index
 492     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 493     unsigned getInsertVINSERT256Immediate(SDNode *N);
 494
 495     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 496     /// constant +0.0.
 497     bool isZeroNode(SDValue Elt);
 498
 499     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 500     /// fit into displacement field of the instruction.
 501     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 502                                       bool hasSymbolicDisplacement = true);
 503
 504
 505     /// isCalleePop - Determines whether the callee is required to pop its
 506     /// own arguments. Callee pop is necessary to support tail calls.
 507     bool isCalleePop(CallingConv::ID CallingConv,
 508                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 509   }
 510
 511   //===--------------------------------------------------------------------===//
 512   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 513   class X86TargetLowering : public TargetLowering {
 514   public:
 515     explicit X86TargetLowering(X86TargetMachine &TM);
 516
 517     virtual unsigned getJumpTableEncoding() const;
 518
 519     virtual MVT getScalarShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 520
 521     virtual const MCExpr *
 522     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 523                               const MachineBasicBlock *MBB, unsigned uid,
 524                               MCContext &Ctx) const;
 525
 526     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 527     /// jumptable.
 528     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 529                                              SelectionDAG &DAG) const;
 530     virtual const MCExpr *
 531     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 532                                  unsigned JTI, MCContext &Ctx) const;
 533
 534     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 535     /// function arguments in the caller parameter area. For X86, aggregates
 536     /// that contains are placed at 16-byte boundaries while the rest are at
 537     /// 4-byte boundaries.
 538     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 539
 540     /// getOptimalMemOpType - Returns the target specific optimal type for load
 541     /// and store operations as a result of memset, memcpy, and memmove
 542     /// lowering. If DstAlign is zero that means it's safe to destination
 543     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 544     /// means there isn't a need to check it against alignment requirement,
 545     /// probably because the source does not need to be loaded. If 'IsMemset' is
 546     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 547     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 548     /// source is constant so it does not need to be loaded.
 549     /// It returns EVT::Other if the type should be determined using generic
 550     /// target-independent logic.
 551     virtual EVT
 552     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 553                         bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 554                         MachineFunction &MF) const;
 555
 556     /// isSafeMemOpType - Returns true if it's safe to use load / store of the
 557     /// specified type to expand memcpy / memset inline. This is mostly true
 558     /// for all types except for some special cases. For example, on X86
 559     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 560     /// also does type conversion. Note the specified type doesn't have to be
 561     /// legal as the hook is used before type legalization.
 562     virtual bool isSafeMemOpType(MVT VT) const;
 563
 564     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 565     /// unaligned memory accesses. of the specified type. Returns whether it
 566     /// is "fast" by reference in the second argument.
 567     virtual bool allowsUnalignedMemoryAccesses(EVT VT, bool *Fast) const;
 568
 569     /// LowerOperation - Provide custom lowering hooks for some operations.
 570     ///
 571     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 572
 573     /// ReplaceNodeResults - Replace the results of node with an illegal result
 574     /// type with new values built out of custom code.
 575     ///
 576     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 577                                     SelectionDAG &DAG) const;
 578
 579
 580     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 581
 582     /// isTypeDesirableForOp - Return true if the target has native support for
 583     /// the specified value type and it is 'desirable' to use the type for the
 584     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 585     /// instruction encodings are longer and some i16 instructions are slow.
 586     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 587
 588     /// isTypeDesirable - Return true if the target has native support for the
 589     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 590     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 591     /// and some i16 instructions are slow.
 592     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 593
 594     virtual MachineBasicBlock *
 595       EmitInstrWithCustomInserter(MachineInstr *MI,
 596                                   MachineBasicBlock *MBB) const;
 597
 598
 599     /// getTargetNodeName - This method returns the name of a target specific
 600     /// DAG node.
 601     virtual const char *getTargetNodeName(unsigned Opcode) const;
 602
 603     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 604     virtual EVT getSetCCResultType(LLVMContext &Context, EVT VT) const;
 605
 606     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 607     /// in Mask are known to be either zero or one and return them in the
 608     /// KnownZero/KnownOne bitsets.
 609     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 610                                                 APInt &KnownZero,
 611                                                 APInt &KnownOne,
 612                                                 const SelectionDAG &DAG,
 613                                                 unsigned Depth = 0) const;
 614
 615     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 616     // operation that are sign bits.
 617     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 618                                                      unsigned Depth) const;
 619
 620     virtual bool
 621     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 622
 623     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 624
 625     virtual bool ExpandInlineAsm(CallInst *CI) const;
 626
 627     ConstraintType getConstraintType(const std::string &Constraint) const;
 628
 629     /// Examine constraint string and operand type and determine a weight value.
 630     /// The operand object must already have been set up with the operand type.
 631     virtual ConstraintWeight getSingleConstraintMatchWeight(
 632       AsmOperandInfo &info, const char *constraint) const;
 633
 634     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 635
 636     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 637     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 638     /// true it means one of the asm constraint of the inline asm instruction
 639     /// being processed is 'm'.
 640     virtual void LowerAsmOperandForConstraint(SDValue Op,
 641                                               std::string &Constraint,
 642                                               std::vector<SDValue> &Ops,
 643                                               SelectionDAG &DAG) const;
 644
 645     /// getRegForInlineAsmConstraint - Given a physical register constraint
 646     /// (e.g. {edx}), return the register number and the register class for the
 647     /// register.  This should only be used for C_Register constraints.  On
 648     /// error, this returns a register number of 0.
 649     std::pair<unsigned, const TargetRegisterClass*>
 650       getRegForInlineAsmConstraint(const std::string &Constraint,
 651                                    MVT VT) const;
 652
 653     /// isLegalAddressingMode - Return true if the addressing mode represented
 654     /// by AM is legal for this target, for a load/store of the specified type.
 655     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 656
 657     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 658     /// icmp immediate, that is the target has icmp instructions which can
 659     /// compare a register against the immediate without having to materialize
 660     /// the immediate into a register.
 661     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 662
 663     /// isLegalAddImmediate - Return true if the specified immediate is legal
 664     /// add immediate, that is the target has add instructions which can
 665     /// add a register and the immediate without having to materialize
 666     /// the immediate into a register.
 667     virtual bool isLegalAddImmediate(int64_t Imm) const;
 668
 669     /// isTruncateFree - Return true if it's free to truncate a value of
 670     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 671     /// register EAX to i16 by referencing its sub-register AX.
 672     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 673     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 674
 675     virtual bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const;
 676
 677     /// isZExtFree - Return true if any actual instruction that defines a
 678     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 679     /// register. This does not necessarily include registers defined in
 680     /// unknown ways, such as incoming arguments, or copies from unknown
 681     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 682     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 683     /// all instructions that define 32-bit values implicit zero-extend the
 684     /// result out to 64 bits.
 685     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 686     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 687     virtual bool isZExtFree(SDValue Val, EVT VT2) const;
 688
 689     /// isFMAFasterThanFMulAndFAdd - Return true if an FMA operation is faster
 690     /// than a pair of fmul and fadd instructions. fmuladd intrinsics will be
 691     /// expanded to FMAs when this method returns true, otherwise fmuladd is
 692     /// expanded to fmul + fadd.
 693     virtual bool isFMAFasterThanFMulAndFAdd(EVT VT) const;
 694
 695     /// isNarrowingProfitable - Return true if it's profitable to narrow
 696     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 697     /// from i32 to i8 but not from i32 to i16.
 698     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 699
 700     /// isFPImmLegal - Returns true if the target can instruction select the
 701     /// specified FP immediate natively. If false, the legalizer will
 702     /// materialize the FP immediate as a load from a constant pool.
 703     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 704
 705     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 706     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 707     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 708     /// values are assumed to be legal.
 709     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 710                                     EVT VT) const;
 711
 712     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 713     /// used by Targets can use this to indicate if there is a suitable
 714     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 715     /// pool entry.
 716     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 717                                         EVT VT) const;
 718
 719     /// ShouldShrinkFPConstant - If true, then instruction selection should
 720     /// seek to shrink the FP constant of the specified type to a smaller type
 721     /// in order to save space and / or reduce runtime.
 722     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 723       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 724       // expensive than a straight movsd. On the other hand, it's important to
 725       // shrink long double fp constant since fldt is very slow.
 726       return !X86ScalarSSEf64 || VT == MVT::f80;
 727     }
 728
 729     const X86Subtarget* getSubtarget() const {
 730       return Subtarget;
 731     }
 732
 733     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 734     /// computed in an SSE register, not on the X87 floating point stack.
 735     bool isScalarFPTypeInSSEReg(EVT VT) const {
 736       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 737       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 738     }
 739
 740     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 741     /// for fptoui.
 742     bool isTargetFTOL() const {
 743       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 744     }
 745
 746     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 747     /// used for fptoui to the given type.
 748     bool isIntegerTypeFTOL(EVT VT) const {
 749       return isTargetFTOL() && VT == MVT::i64;
 750     }
 751
 752     /// createFastISel - This method returns a target specific FastISel object,
 753     /// or null if the target does not support "fast" ISel.
 754     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 755                                      const TargetLibraryInfo *libInfo) const;
 756
 757     /// getStackCookieLocation - Return true if the target stores stack
 758     /// protector cookies at a fixed offset in some non-standard address
 759     /// space, and populates the address space and offset as
 760     /// appropriate.
 761     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 762
 763     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 764                       SelectionDAG &DAG) const;
 765
 766     /// \brief Reset the operation actions based on target options.
 767     virtual void resetOperationActions();
 768
 769   protected:
 770     std::pair<const TargetRegisterClass*, uint8_t>
 771     findRepresentativeClass(MVT VT) const;
 772
 773   private:
 774     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 775     /// make the right decision when generating code for different targets.
 776     const X86Subtarget *Subtarget;
 777     const DataLayout *TD;
 778
 779     /// Used to store the TargetOptions so that we don't waste time resetting
 780     /// the operation actions unless we have to.
 781     TargetOptions TO;
 782
 783     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 784     /// floating point ops.
 785     /// When SSE is available, use it for f32 operations.
 786     /// When SSE2 is available, use it for f64 operations.
 787     bool X86ScalarSSEf32;
 788     bool X86ScalarSSEf64;
 789
 790     /// LegalFPImmediates - A list of legal fp immediates.
 791     std::vector<APFloat> LegalFPImmediates;
 792
 793     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 794     /// select the specified FP immediate natively.
 795     void addLegalFPImmediate(const APFloat& Imm) {
 796       LegalFPImmediates.push_back(Imm);
 797     }
 798
 799     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 800                             CallingConv::ID CallConv, bool isVarArg,
 801                             const SmallVectorImpl<ISD::InputArg> &Ins,
 802                             SDLoc dl, SelectionDAG &DAG,
 803                             SmallVectorImpl<SDValue> &InVals) const;
 804     SDValue LowerMemArgument(SDValue Chain,
 805                              CallingConv::ID CallConv,
 806                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 807                              SDLoc dl, SelectionDAG &DAG,
 808                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 809                               unsigned i) const;
 810     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 811                              SDLoc dl, SelectionDAG &DAG,
 812                              const CCValAssign &VA,
 813                              ISD::ArgFlagsTy Flags) const;
 814
 815     // Call lowering helpers.
 816
 817     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 818     /// for tail call optimization. Targets which want to do tail call
 819     /// optimization should implement this function.
 820     bool IsEligibleForTailCallOptimization(SDValue Callee,
 821                                            CallingConv::ID CalleeCC,
 822                                            bool isVarArg,
 823                                            bool isCalleeStructRet,
 824                                            bool isCallerStructRet,
 825                                            Type *RetTy,
 826                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 827                                     const SmallVectorImpl<SDValue> &OutVals,
 828                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 829                                            SelectionDAG& DAG) const;
 830     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 831     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 832                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 833                                 int FPDiff, SDLoc dl) const;
 834
 835     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 836                                          SelectionDAG &DAG) const;
 837
 838     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 839                                                bool isSigned,
 840                                                bool isReplace) const;
 841
 842     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 844     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 845     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 846     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 847     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 848     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 849     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 850                                int64_t Offset, SelectionDAG &DAG) const;
 851     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 852     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 853     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 854     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 855     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 856     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 857     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 858     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 859     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 860     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 861     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 862     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 863     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 864     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 865     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 866     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 867                       SDLoc dl, SelectionDAG &DAG) const;
 868     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 869     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 870     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 871     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 872     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 873     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 874     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 875     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 876     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 877     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 878     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 879     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 880     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 881     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 882     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 883     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 884     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 885
 886     virtual SDValue
 887       LowerFormalArguments(SDValue Chain,
 888                            CallingConv::ID CallConv, bool isVarArg,
 889                            const SmallVectorImpl<ISD::InputArg> &Ins,
 890                            SDLoc dl, SelectionDAG &DAG,
 891                            SmallVectorImpl<SDValue> &InVals) const;
 892     virtual SDValue
 893       LowerCall(CallLoweringInfo &CLI,
 894                 SmallVectorImpl<SDValue> &InVals) const;
 895
 896     virtual SDValue
 897       LowerReturn(SDValue Chain,
 898                   CallingConv::ID CallConv, bool isVarArg,
 899                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 900                   const SmallVectorImpl<SDValue> &OutVals,
 901                   SDLoc dl, SelectionDAG &DAG) const;
 902
 903     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 904
 905     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 906
 907     virtual MVT
 908     getTypeForExtArgOrReturn(MVT VT, ISD::NodeType ExtendKind) const;
 909
 910     virtual bool
 911     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 912                    bool isVarArg,
 913                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 914                    LLVMContext &Context) const;
 915
 916     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 917     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 918     /// expand, the associated machine basic block, and the associated X86
 919     /// opcodes for reg/reg.
 920     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 921                                            MachineBasicBlock *MBB) const;
 922
 923     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 924     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 925     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 926                                                MachineBasicBlock *MBB) const;
 927
 928     // Utility function to emit the low-level va_arg code for X86-64.
 929     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 930                        MachineInstr *MI,
 931                        MachineBasicBlock *MBB) const;
 932
 933     /// Utility function to emit the xmm reg save portion of va_start.
 934     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 935                                                    MachineInstr *BInstr,
 936                                                    MachineBasicBlock *BB) const;
 937
 938     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 939                                          MachineBasicBlock *BB) const;
 940
 941     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 942                                               MachineBasicBlock *BB) const;
 943
 944     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 945                                             MachineBasicBlock *BB,
 946                                             bool Is64Bit) const;
 947
 948     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 949                                           MachineBasicBlock *BB) const;
 950
 951     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 952                                           MachineBasicBlock *BB) const;
 953
 954     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 955                                         MachineBasicBlock *MBB) const;
 956
 957     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 958                                          MachineBasicBlock *MBB) const;
 959
 960     /// Emit nodes that will be selected as "test Op0,Op0", or something
 961     /// equivalent, for use with the given x86 condition code.
 962     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 963
 964     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 965     /// equivalent, for use with the given x86 condition code.
 966     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 967                     SelectionDAG &DAG) const;
 968
 969     /// Convert a comparison if required by the subtarget.
 970     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 971   };
 972
 973   namespace X86 {
 974     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 975                              const TargetLibraryInfo *libInfo);
 976   }
 977 }
 978
 979 #endif    // X86ISELLOWERING_H