lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType : unsigned {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// Bit scan forward.
  34       BSF,
  35       /// Bit scan reverse.
  36       BSR,
  37
  38       /// Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       ///  Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// These operations represent an abstract X86 call
  60       /// instruction, which includes a bunch of information.  In particular the
  61       /// operands of these node are:
  62       ///
  63       ///     #0 - The incoming token chain
  64       ///     #1 - The callee
  65       ///     #2 - The number of arg bytes the caller pushes on the stack.
  66       ///     #3 - The number of arg bytes the callee pops off the stack.
  67       ///     #4 - The value to pass in AL/AX/EAX (optional)
  68       ///     #5 - The value to pass in DL/DX/EDX (optional)
  69       ///
  70       /// The result values of these nodes are:
  71       ///
  72       ///     #0 - The outgoing token chain
  73       ///     #1 - The first register result value (optional)
  74       ///     #2 - The second register result value (optional)
  75       ///
  76       CALL,
  77
  78       /// This operation implements the lowering for readcyclecounter
  79       RDTSC_DAG,
  80
  81       /// X86 Read Time-Stamp Counter and Processor ID.
  82       RDTSCP_DAG,
  83
  84       /// X86 Read Performance Monitoring Counters.
  85       RDPMC_DAG,
  86
  87       /// X86 compare and logical compare instructions.
  88       CMP, COMI, UCOMI,
  89
  90       /// X86 bit-test instructions.
  91       BT,
  92
  93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  94       /// operand, usually produced by a CMP instruction.
  95       SETCC,
  96
  97       /// X86 Select
  98       SELECT,
  99
 100       // Same as SETCC except it's materialized with a sbb and the value is all
 101       // one's or all zero's.
 102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 103
 104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 105       /// Operands are two FP values to compare; result is a mask of
 106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 107       FSETCC,
 108
 109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 110       /// result in an integer GPR.  Needs masking for scalar result.
 111       FGETSIGNx86,
 112
 113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 114       /// to select from. Operand 2 is the condition code, and operand 3 is the
 115       /// flag operand produced by a CMP or TEST instruction. It also writes a
 116       /// flag result.
 117       CMOV,
 118
 119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 120       /// is the block to branch if condition is true, operand 2 is the
 121       /// condition code, and operand 3 is the flag operand produced by a CMP
 122       /// or TEST instruction.
 123       BRCOND,
 124
 125       /// Return with a flag operand. Operand 0 is the chain operand, operand
 126       /// 1 is the number of bytes of stack to pop.
 127       RET_FLAG,
 128
 129       /// Repeat fill, corresponds to X86::REP_STOSx.
 130       REP_STOS,
 131
 132       /// Repeat move, corresponds to X86::REP_MOVSx.
 133       REP_MOVS,
 134
 135       /// On Darwin, this node represents the result of the popl
 136       /// at function entry, used for PIC code.
 137       GlobalBaseReg,
 138
 139       /// A wrapper node for TargetConstantPool,
 140       /// TargetExternalSymbol, and TargetGlobalAddress.
 141       Wrapper,
 142
 143       /// Special wrapper used under X86-64 PIC mode for RIP
 144       /// relative displacements.
 145       WrapperRIP,
 146
 147       /// Copies a 64-bit value from the low word of an XMM vector
 148       /// to an MMX vector.  If you think this is too close to the previous
 149       /// mnemonic, so do I; blame Intel.
 150       MOVDQ2Q,
 151
 152       /// Copies a 32-bit value from the low word of a MMX
 153       /// vector to a GPR.
 154       MMX_MOVD2W,
 155
 156       /// Copies a GPR into the low 32-bit word of a MMX vector
 157       /// and zero out the high word.
 158       MMX_MOVW2D,
 159
 160       /// Extract an 8-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRB.
 162       PEXTRB,
 163
 164       /// Extract a 16-bit value from a vector and zero extend it to
 165       /// i32, corresponds to X86::PEXTRW.
 166       PEXTRW,
 167
 168       /// Insert any element of a 4 x float vector into any element
 169       /// of a destination 4 x floatvector.
 170       INSERTPS,
 171
 172       /// Insert the lower 8-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRB.
 174       PINSRB,
 175
 176       /// Insert the lower 16-bits of a 32-bit value to a vector,
 177       /// corresponds to X86::PINSRW.
 178       PINSRW, MMX_PINSRW,
 179
 180       /// Shuffle 16 8-bit values within a vector.
 181       PSHUFB,
 182
 183       /// Compute Sum of Absolute Differences.
 184       PSADBW,
 185
 186       /// Bitwise Logical AND NOT of Packed FP values.
 187       ANDNP,
 188
 189       /// Copy integer sign.
 190       PSIGN,
 191
 192       /// Blend where the selector is an immediate.
 193       BLENDI,
 194
 195       /// Blend where the condition has been shrunk.
 196       /// This is used to emphasize that the condition mask is
 197       /// no more valid for generic VSELECT optimizations.
 198       SHRUNKBLEND,
 199
 200       /// Combined add and sub on an FP vector.
 201       ADDSUB,
 202
 203       //  FP vector ops with rounding mode.
 204       FADD_RND,
 205       FSUB_RND,
 206       FMUL_RND,
 207       FDIV_RND,
 208       FMAX_RND,
 209       FMIN_RND,
 210       FSQRT_RND,
 211
 212       // FP vector get exponent
 213       FGETEXP_RND,
 214       // FP Scale
 215       SCALEF,
 216       // Integer add/sub with unsigned saturation.
 217       ADDUS,
 218       SUBUS,
 219       // Integer add/sub with signed saturation.
 220       ADDS,
 221       SUBS,
 222       // Unsigned Integer average
 223       AVG,
 224       /// Integer horizontal add.
 225       HADD,
 226
 227       /// Integer horizontal sub.
 228       HSUB,
 229
 230       /// Floating point horizontal add.
 231       FHADD,
 232
 233       /// Floating point horizontal sub.
 234       FHSUB,
 235
 236       // Integer absolute value
 237       ABS,
 238
 239       /// Floating point max and min.
 240       FMAX, FMIN,
 241
 242       /// Commutative FMIN and FMAX.
 243       FMAXC, FMINC,
 244
 245       /// Floating point reciprocal-sqrt and reciprocal approximation.
 246       /// Note that these typically require refinement
 247       /// in order to obtain suitable precision.
 248       FRSQRT, FRCP,
 249
 250       // Thread Local Storage.
 251       TLSADDR,
 252
 253       // Thread Local Storage. A call to get the start address
 254       // of the TLS block for the current module.
 255       TLSBASEADDR,
 256
 257       // Thread Local Storage.  When calling to an OS provided
 258       // thunk at the address from an earlier relocation.
 259       TLSCALL,
 260
 261       // Exception Handling helpers.
 262       EH_RETURN,
 263
 264       // SjLj exception handling setjmp.
 265       EH_SJLJ_SETJMP,
 266
 267       // SjLj exception handling longjmp.
 268       EH_SJLJ_LONGJMP,
 269
 270       /// Tail call return. See X86TargetLowering::LowerCall for
 271       /// the list of operands.
 272       TC_RETURN,
 273
 274       // Vector move to low scalar and zero higher vector elements.
 275       VZEXT_MOVL,
 276
 277       // Vector integer zero-extend.
 278       VZEXT,
 279
 280       // Vector integer signed-extend.
 281       VSEXT,
 282
 283       // Vector integer truncate.
 284       VTRUNC,
 285
 286       // Vector integer truncate with mask.
 287       VTRUNCM,
 288
 289       // Vector FP extend.
 290       VFPEXT,
 291
 292       // Vector FP round.
 293       VFPROUND,
 294
 295       // Vector signed integer to double.
 296       CVTDQ2PD,
 297
 298       // 128-bit vector logical left / right shift
 299       VSHLDQ, VSRLDQ,
 300
 301       // Vector shift elements
 302       VSHL, VSRL, VSRA,
 303
 304       // Vector shift elements by immediate
 305       VSHLI, VSRLI, VSRAI,
 306
 307       // Vector packed double/float comparison.
 308       CMPP,
 309
 310       // Vector integer comparisons.
 311       PCMPEQ, PCMPGT,
 312       // Vector integer comparisons, the result is in a mask vector.
 313       PCMPEQM, PCMPGTM,
 314
 315       /// Vector comparison generating mask bits for fp and
 316       /// integer signed and unsigned data types.
 317       CMPM,
 318       CMPMU,
 319       // Vector comparison with rounding mode for FP values
 320       CMPM_RND,
 321
 322       // Arithmetic operations with FLAGS results.
 323       ADD, SUB, ADC, SBB, SMUL,
 324       INC, DEC, OR, XOR, AND,
 325
 326       BEXTR,  // Bit field extract
 327
 328       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 329
 330       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 331       SMUL8, UMUL8,
 332
 333       // 8-bit divrem that zero-extend the high result (AH).
 334       UDIVREM8_ZEXT_HREG,
 335       SDIVREM8_SEXT_HREG,
 336
 337       // X86-specific multiply by immediate.
 338       MUL_IMM,
 339
 340       // Vector bitwise comparisons.
 341       PTEST,
 342
 343       // Vector packed fp sign bitwise comparisons.
 344       TESTP,
 345
 346       // Vector "test" in AVX-512, the result is in a mask vector.
 347       TESTM,
 348       TESTNM,
 349
 350       // OR/AND test for masks
 351       KORTEST,
 352
 353       // Several flavors of instructions with vector shuffle behaviors.
 354       PACKSS,
 355       PACKUS,
 356       // Intra-lane alignr
 357       PALIGNR,
 358       // AVX512 inter-lane alignr
 359       VALIGN,
 360       PSHUFD,
 361       PSHUFHW,
 362       PSHUFLW,
 363       SHUFP,
 364       //Shuffle Packed Values at 128-bit granularity
 365       SHUF128,
 366       MOVDDUP,
 367       MOVSHDUP,
 368       MOVSLDUP,
 369       MOVLHPS,
 370       MOVLHPD,
 371       MOVHLPS,
 372       MOVLPS,
 373       MOVLPD,
 374       MOVSD,
 375       MOVSS,
 376       UNPCKL,
 377       UNPCKH,
 378       VPERMILPV,
 379       VPERMILPI,
 380       VPERMV,
 381       VPERMV3,
 382       VPERMIV3,
 383       VPERMI,
 384       VPERM2X128,
 385       //Fix Up Special Packed Float32/64 values
 386       VFIXUPIMM,
 387       //Range Restriction Calculation For Packed Pairs of Float32/64 values
 388       VRANGE,
 389       // Broadcast scalar to vector
 390       VBROADCAST,
 391       // Broadcast subvector to vector
 392       SUBV_BROADCAST,
 393       // Insert/Extract vector element
 394       VINSERT,
 395       VEXTRACT,
 396
 397       /// SSE4A Extraction and Insertion.
 398       EXTRQI, INSERTQI,
 399
 400       // Vector multiply packed unsigned doubleword integers
 401       PMULUDQ,
 402       // Vector multiply packed signed doubleword integers
 403       PMULDQ,
 404       // Vector Multiply Packed UnsignedIntegers with Round and Scale
 405       MULHRS,
 406
 407       // FMA nodes
 408       FMADD,
 409       FNMADD,
 410       FMSUB,
 411       FNMSUB,
 412       FMADDSUB,
 413       FMSUBADD,
 414       // FMA with rounding mode
 415       FMADD_RND,
 416       FNMADD_RND,
 417       FMSUB_RND,
 418       FNMSUB_RND,
 419       FMADDSUB_RND,
 420       FMSUBADD_RND,
 421       RNDSCALE,
 422
 423       // Compress and expand
 424       COMPRESS,
 425       EXPAND,
 426
 427       //Convert Unsigned/Integer to Scalar Floating-Point Value
 428       //with rounding mode
 429       SINT_TO_FP_RND,
 430       UINT_TO_FP_RND,
 431       // Save xmm argument registers to the stack, according to %al. An operator
 432       // is needed so that this can be expanded with control flow.
 433       VASTART_SAVE_XMM_REGS,
 434
 435       // Windows's _chkstk call to do stack probing.
 436       WIN_ALLOCA,
 437
 438       // For allocating variable amounts of stack space when using
 439       // segmented stacks. Check if the current stacklet has enough space, and
 440       // falls back to heap allocation if not.
 441       SEG_ALLOCA,
 442
 443       // Windows's _ftol2 runtime routine to do fptoui.
 444       WIN_FTOL,
 445
 446       // Memory barrier
 447       MEMBARRIER,
 448       MFENCE,
 449       SFENCE,
 450       LFENCE,
 451
 452       // Store FP status word into i16 register.
 453       FNSTSW16r,
 454
 455       // Store contents of %ah into %eflags.
 456       SAHF,
 457
 458       // Get a random integer and indicate whether it is valid in CF.
 459       RDRAND,
 460
 461       // Get a NIST SP800-90B & C compliant random integer and
 462       // indicate whether it is valid in CF.
 463       RDSEED,
 464
 465       PCMPISTRI,
 466       PCMPESTRI,
 467
 468       // Test if in transactional execution.
 469       XTEST,
 470
 471       // ERI instructions
 472       RSQRT28, RCP28, EXP2,
 473
 474       // Compare and swap.
 475       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 476       LCMPXCHG8_DAG,
 477       LCMPXCHG16_DAG,
 478
 479       // Load, scalar_to_vector, and zero extend.
 480       VZEXT_LOAD,
 481
 482       // Store FP control world into i16 memory.
 483       FNSTCW16m,
 484
 485       /// This instruction implements FP_TO_SINT with the
 486       /// integer destination in memory and a FP reg source.  This corresponds
 487       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 488       /// has two inputs (token chain and address) and two outputs (int value
 489       /// and token chain).
 490       FP_TO_INT16_IN_MEM,
 491       FP_TO_INT32_IN_MEM,
 492       FP_TO_INT64_IN_MEM,
 493
 494       /// This instruction implements SINT_TO_FP with the
 495       /// integer source in memory and FP reg result.  This corresponds to the
 496       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 497       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 498       /// also produces a flag).
 499       FILD,
 500       FILD_FLAG,
 501
 502       /// This instruction implements an extending load to FP stack slots.
 503       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 504       /// operand, ptr to load from, and a ValueType node indicating the type
 505       /// to load to.
 506       FLD,
 507
 508       /// This instruction implements a truncating store to FP stack
 509       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 510       /// chain operand, value to store, address, and a ValueType to store it
 511       /// as.
 512       FST,
 513
 514       /// This instruction grabs the address of the next argument
 515       /// from a va_list. (reads and modifies the va_list in memory)
 516       VAARG_64
 517
 518       // WARNING: Do not add anything in the end unless you want the node to
 519       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 520       // thought as target memory ops!
 521     };
 522   }
 523
 524   /// Define some predicates that are used for node matching.
 525   namespace X86 {
 526     /// Return true if the specified
 527     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 528     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 529     bool isVEXTRACT128Index(SDNode *N);
 530
 531     /// Return true if the specified
 532     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 533     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 534     bool isVINSERT128Index(SDNode *N);
 535
 536     /// Return true if the specified
 537     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 538     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 539     bool isVEXTRACT256Index(SDNode *N);
 540
 541     /// Return true if the specified
 542     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 543     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 544     bool isVINSERT256Index(SDNode *N);
 545
 546     /// Return the appropriate
 547     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 548     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 549     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 550
 551     /// Return the appropriate
 552     /// immediate to insert at the specified INSERT_SUBVECTOR index
 553     /// with VINSERTF128, VINSERT128 instructions.
 554     unsigned getInsertVINSERT128Immediate(SDNode *N);
 555
 556     /// Return the appropriate
 557     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 558     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 559     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 560
 561     /// Return the appropriate
 562     /// immediate to insert at the specified INSERT_SUBVECTOR index
 563     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 564     unsigned getInsertVINSERT256Immediate(SDNode *N);
 565
 566     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 567     bool isZeroNode(SDValue Elt);
 568
 569     /// Returns true of the given offset can be
 570     /// fit into displacement field of the instruction.
 571     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 572                                       bool hasSymbolicDisplacement = true);
 573
 574
 575     /// Determines whether the callee is required to pop its
 576     /// own arguments. Callee pop is necessary to support tail calls.
 577     bool isCalleePop(CallingConv::ID CallingConv,
 578                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 579
 580     /// AVX512 static rounding constants.  These need to match the values in
 581     /// avx512fintrin.h.
 582     enum STATIC_ROUNDING {
 583       TO_NEAREST_INT = 0,
 584       TO_NEG_INF = 1,
 585       TO_POS_INF = 2,
 586       TO_ZERO = 3,
 587       CUR_DIRECTION = 4
 588     };
 589   }
 590
 591   //===--------------------------------------------------------------------===//
 592   //  X86 Implementation of the TargetLowering interface
 593   class X86TargetLowering final : public TargetLowering {
 594   public:
 595     explicit X86TargetLowering(const X86TargetMachine &TM,
 596                                const X86Subtarget &STI);
 597
 598     unsigned getJumpTableEncoding() const override;
 599     bool useSoftFloat() const override;
 600
 601     MVT getScalarShiftAmountTy(const DataLayout &) const override {
 602       return MVT::i8;
 603     }
 604
 605     const MCExpr *
 606     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 607                               const MachineBasicBlock *MBB, unsigned uid,
 608                               MCContext &Ctx) const override;
 609
 610     /// Returns relocation base for the given PIC jumptable.
 611     SDValue getPICJumpTableRelocBase(SDValue Table,
 612                                      SelectionDAG &DAG) const override;
 613     const MCExpr *
 614     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 615                                  unsigned JTI, MCContext &Ctx) const override;
 616
 617     /// Return the desired alignment for ByVal aggregate
 618     /// function arguments in the caller parameter area. For X86, aggregates
 619     /// that contains are placed at 16-byte boundaries while the rest are at
 620     /// 4-byte boundaries.
 621     unsigned getByValTypeAlignment(Type *Ty,
 622                                    const DataLayout &DL) const override;
 623
 624     /// Returns the target specific optimal type for load
 625     /// and store operations as a result of memset, memcpy, and memmove
 626     /// lowering. If DstAlign is zero that means it's safe to destination
 627     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 628     /// means there isn't a need to check it against alignment requirement,
 629     /// probably because the source does not need to be loaded. If 'IsMemset' is
 630     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 631     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 632     /// source is constant so it does not need to be loaded.
 633     /// It returns EVT::Other if the type should be determined using generic
 634     /// target-independent logic.
 635     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 636                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 637                             MachineFunction &MF) const override;
 638
 639     /// Returns true if it's safe to use load / store of the
 640     /// specified type to expand memcpy / memset inline. This is mostly true
 641     /// for all types except for some special cases. For example, on X86
 642     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 643     /// also does type conversion. Note the specified type doesn't have to be
 644     /// legal as the hook is used before type legalization.
 645     bool isSafeMemOpType(MVT VT) const override;
 646
 647     /// Returns true if the target allows unaligned memory accesses of the
 648     /// specified type. Returns whether it is "fast" in the last argument.
 649     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 650                                        bool *Fast) const override;
 651
 652     /// Provide custom lowering hooks for some operations.
 653     ///
 654     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 655
 656     /// Replace the results of node with an illegal result
 657     /// type with new values built out of custom code.
 658     ///
 659     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 660                             SelectionDAG &DAG) const override;
 661
 662
 663     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 664
 665     /// Return true if the target has native support for
 666     /// the specified value type and it is 'desirable' to use the type for the
 667     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 668     /// instruction encodings are longer and some i16 instructions are slow.
 669     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 670
 671     /// Return true if the target has native support for the
 672     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 673     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 674     /// and some i16 instructions are slow.
 675     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 676
 677     MachineBasicBlock *
 678       EmitInstrWithCustomInserter(MachineInstr *MI,
 679                                   MachineBasicBlock *MBB) const override;
 680
 681
 682     /// This method returns the name of a target specific DAG node.
 683     const char *getTargetNodeName(unsigned Opcode) const override;
 684
 685     bool isCheapToSpeculateCttz() const override;
 686
 687     bool isCheapToSpeculateCtlz() const override;
 688
 689     /// Return the value type to use for ISD::SETCC.
 690     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
 691                            EVT VT) const override;
 692
 693     /// Determine which of the bits specified in Mask are known to be either
 694     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 695     void computeKnownBitsForTargetNode(const SDValue Op,
 696                                        APInt &KnownZero,
 697                                        APInt &KnownOne,
 698                                        const SelectionDAG &DAG,
 699                                        unsigned Depth = 0) const override;
 700
 701     /// Determine the number of bits in the operation that are sign bits.
 702     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 703                                              const SelectionDAG &DAG,
 704                                              unsigned Depth) const override;
 705
 706     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 707                         int64_t &Offset) const override;
 708
 709     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 710
 711     bool ExpandInlineAsm(CallInst *CI) const override;
 712
 713     ConstraintType getConstraintType(StringRef Constraint) const override;
 714
 715     /// Examine constraint string and operand type and determine a weight value.
 716     /// The operand object must already have been set up with the operand type.
 717     ConstraintWeight
 718       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 719                                      const char *constraint) const override;
 720
 721     const char *LowerXConstraint(EVT ConstraintVT) const override;
 722
 723     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 724     /// add anything to Ops. If hasMemory is true it means one of the asm
 725     /// constraint of the inline asm instruction being processed is 'm'.
 726     void LowerAsmOperandForConstraint(SDValue Op,
 727                                       std::string &Constraint,
 728                                       std::vector<SDValue> &Ops,
 729                                       SelectionDAG &DAG) const override;
 730
 731     unsigned
 732     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
 733       if (ConstraintCode == "i")
 734         return InlineAsm::Constraint_i;
 735       else if (ConstraintCode == "o")
 736         return InlineAsm::Constraint_o;
 737       else if (ConstraintCode == "v")
 738         return InlineAsm::Constraint_v;
 739       else if (ConstraintCode == "X")
 740         return InlineAsm::Constraint_X;
 741       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
 742     }
 743
 744     /// Given a physical register constraint
 745     /// (e.g. {edx}), return the register number and the register class for the
 746     /// register.  This should only be used for C_Register constraints.  On
 747     /// error, this returns a register number of 0.
 748     std::pair<unsigned, const TargetRegisterClass *>
 749     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
 750                                  StringRef Constraint, MVT VT) const override;
 751
 752     /// Return true if the addressing mode represented
 753     /// by AM is legal for this target, for a load/store of the specified type.
 754     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
 755                                Type *Ty, unsigned AS) const override;
 756
 757     /// Return true if the specified immediate is legal
 758     /// icmp immediate, that is the target has icmp instructions which can
 759     /// compare a register against the immediate without having to materialize
 760     /// the immediate into a register.
 761     bool isLegalICmpImmediate(int64_t Imm) const override;
 762
 763     /// Return true if the specified immediate is legal
 764     /// add immediate, that is the target has add instructions which can
 765     /// add a register and the immediate without having to materialize
 766     /// the immediate into a register.
 767     bool isLegalAddImmediate(int64_t Imm) const override;
 768
 769     /// \brief Return the cost of the scaling factor used in the addressing
 770     /// mode represented by AM for this target, for a load/store
 771     /// of the specified type.
 772     /// If the AM is supported, the return value must be >= 0.
 773     /// If the AM is not supported, it returns a negative value.
 774     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
 775                              unsigned AS) const override;
 776
 777     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 778
 779     /// Return true if it's free to truncate a value of
 780     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 781     /// register EAX to i16 by referencing its sub-register AX.
 782     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 783     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 784
 785     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 786
 787     /// Return true if any actual instruction that defines a
 788     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 789     /// register. This does not necessarily include registers defined in
 790     /// unknown ways, such as incoming arguments, or copies from unknown
 791     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 792     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 793     /// all instructions that define 32-bit values implicit zero-extend the
 794     /// result out to 64 bits.
 795     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 796     bool isZExtFree(EVT VT1, EVT VT2) const override;
 797     bool isZExtFree(SDValue Val, EVT VT2) const override;
 798
 799     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 800     /// extend node) is profitable.
 801     bool isVectorLoadExtDesirable(SDValue) const override;
 802
 803     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 804     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 805     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 806     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 807
 808     /// Return true if it's profitable to narrow
 809     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 810     /// from i32 to i8 but not from i32 to i16.
 811     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 812
 813     /// Returns true if the target can instruction select the
 814     /// specified FP immediate natively. If false, the legalizer will
 815     /// materialize the FP immediate as a load from a constant pool.
 816     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 817
 818     /// Targets can use this to indicate that they only support *some*
 819     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 820     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 821     /// be legal.
 822     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 823                             EVT VT) const override;
 824
 825     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 826     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 827     /// replace a VAND with a constant pool entry.
 828     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 829                                 EVT VT) const override;
 830
 831     /// If true, then instruction selection should
 832     /// seek to shrink the FP constant of the specified type to a smaller type
 833     /// in order to save space and / or reduce runtime.
 834     bool ShouldShrinkFPConstant(EVT VT) const override {
 835       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 836       // expensive than a straight movsd. On the other hand, it's important to
 837       // shrink long double fp constant since fldt is very slow.
 838       return !X86ScalarSSEf64 || VT == MVT::f80;
 839     }
 840
 841     /// Return true if we believe it is correct and profitable to reduce the
 842     /// load node to a smaller type.
 843     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 844                                EVT NewVT) const override;
 845
 846     /// Return true if the specified scalar FP type is computed in an SSE
 847     /// register, not on the X87 floating point stack.
 848     bool isScalarFPTypeInSSEReg(EVT VT) const {
 849       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 850       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 851     }
 852
 853     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 854     bool isTargetFTOL() const;
 855
 856     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 857     /// given type.
 858     bool isIntegerTypeFTOL(EVT VT) const {
 859       return isTargetFTOL() && VT == MVT::i64;
 860     }
 861
 862     /// \brief Returns true if it is beneficial to convert a load of a constant
 863     /// to just the constant itself.
 864     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 865                                            Type *Ty) const override;
 866
 867     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 868     /// with this index.
 869     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 870
 871     /// Intel processors have a unified instruction and data cache
 872     const char * getClearCacheBuiltinName() const override {
 873       return nullptr; // nothing to do, move along.
 874     }
 875
 876     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 877
 878     /// This method returns a target specific FastISel object,
 879     /// or null if the target does not support "fast" ISel.
 880     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 881                              const TargetLibraryInfo *libInfo) const override;
 882
 883     /// Return true if the target stores stack protector cookies at a fixed
 884     /// offset in some non-standard address space, and populates the address
 885     /// space and offset as appropriate.
 886     bool getStackCookieLocation(unsigned &AddressSpace,
 887                                 unsigned &Offset) const override;
 888
 889     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 890                       SelectionDAG &DAG) const;
 891
 892     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 893
 894     bool useLoadStackGuardNode() const override;
 895     /// \brief Customize the preferred legalization strategy for certain types.
 896     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 897
 898   protected:
 899     std::pair<const TargetRegisterClass *, uint8_t>
 900     findRepresentativeClass(const TargetRegisterInfo *TRI,
 901                             MVT VT) const override;
 902
 903   private:
 904     /// Keep a pointer to the X86Subtarget around so that we can
 905     /// make the right decision when generating code for different targets.
 906     const X86Subtarget *Subtarget;
 907     const DataLayout *TD;
 908
 909     /// Select between SSE or x87 floating point ops.
 910     /// When SSE is available, use it for f32 operations.
 911     /// When SSE2 is available, use it for f64 operations.
 912     bool X86ScalarSSEf32;
 913     bool X86ScalarSSEf64;
 914
 915     /// A list of legal FP immediates.
 916     std::vector<APFloat> LegalFPImmediates;
 917
 918     /// Indicate that this x86 target can instruction
 919     /// select the specified FP immediate natively.
 920     void addLegalFPImmediate(const APFloat& Imm) {
 921       LegalFPImmediates.push_back(Imm);
 922     }
 923
 924     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 925                             CallingConv::ID CallConv, bool isVarArg,
 926                             const SmallVectorImpl<ISD::InputArg> &Ins,
 927                             SDLoc dl, SelectionDAG &DAG,
 928                             SmallVectorImpl<SDValue> &InVals) const;
 929     SDValue LowerMemArgument(SDValue Chain,
 930                              CallingConv::ID CallConv,
 931                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 932                              SDLoc dl, SelectionDAG &DAG,
 933                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 934                               unsigned i) const;
 935     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 936                              SDLoc dl, SelectionDAG &DAG,
 937                              const CCValAssign &VA,
 938                              ISD::ArgFlagsTy Flags) const;
 939
 940     // Call lowering helpers.
 941
 942     /// Check whether the call is eligible for tail call optimization. Targets
 943     /// that want to do tail call optimization should implement this function.
 944     bool IsEligibleForTailCallOptimization(SDValue Callee,
 945                                            CallingConv::ID CalleeCC,
 946                                            bool isVarArg,
 947                                            bool isCalleeStructRet,
 948                                            bool isCallerStructRet,
 949                                            Type *RetTy,
 950                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 951                                     const SmallVectorImpl<SDValue> &OutVals,
 952                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 953                                            SelectionDAG& DAG) const;
 954     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 955     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 956                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 957                                 int FPDiff, SDLoc dl) const;
 958
 959     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 960                                          SelectionDAG &DAG) const;
 961
 962     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 963                                                bool isSigned,
 964                                                bool isReplace) const;
 965
 966     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 967     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 968     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 969     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 970     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 971     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 972     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 973
 974     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 975     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 976     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 977     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 978                                int64_t Offset, SelectionDAG &DAG) const;
 979     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 980     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 981     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 982     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 983     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 984     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 985     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 986     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 987     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 988     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 989     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 990     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 991                       SDLoc dl, SelectionDAG &DAG) const;
 992     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 993     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 994     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 995     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 996     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 997     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 998     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 999     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1000     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1001     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1002     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1003     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1004     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1005     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1006     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1007     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1008     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1009     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1010     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1011
1012     SDValue
1013       LowerFormalArguments(SDValue Chain,
1014                            CallingConv::ID CallConv, bool isVarArg,
1015                            const SmallVectorImpl<ISD::InputArg> &Ins,
1016                            SDLoc dl, SelectionDAG &DAG,
1017                            SmallVectorImpl<SDValue> &InVals) const override;
1018     SDValue LowerCall(CallLoweringInfo &CLI,
1019                       SmallVectorImpl<SDValue> &InVals) const override;
1020
1021     SDValue LowerReturn(SDValue Chain,
1022                         CallingConv::ID CallConv, bool isVarArg,
1023                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1024                         const SmallVectorImpl<SDValue> &OutVals,
1025                         SDLoc dl, SelectionDAG &DAG) const override;
1026
1027     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1028
1029     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1030
1031     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1032                                  ISD::NodeType ExtendKind) const override;
1033
1034     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1035                         bool isVarArg,
1036                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1037                         LLVMContext &Context) const override;
1038
1039     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1040
1041     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1042     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1043     TargetLoweringBase::AtomicRMWExpansionKind
1044     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1045
1046     LoadInst *
1047     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1048
1049     bool needsCmpXchgNb(const Type *MemType) const;
1050
1051     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1052     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1053     /// expand, the associated machine basic block, and the associated X86
1054     /// opcodes for reg/reg.
1055     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1056                                            MachineBasicBlock *MBB) const;
1057
1058     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1059     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1060     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1061                                                MachineBasicBlock *MBB) const;
1062
1063     // Utility function to emit the low-level va_arg code for X86-64.
1064     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1065                        MachineInstr *MI,
1066                        MachineBasicBlock *MBB) const;
1067
1068     /// Utility function to emit the xmm reg save portion of va_start.
1069     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1070                                                    MachineInstr *BInstr,
1071                                                    MachineBasicBlock *BB) const;
1072
1073     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1074                                          MachineBasicBlock *BB) const;
1075
1076     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1077                                               MachineBasicBlock *BB) const;
1078
1079     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1080                                             MachineBasicBlock *BB) const;
1081
1082     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1083                                           MachineBasicBlock *BB) const;
1084
1085     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1086                                           MachineBasicBlock *BB) const;
1087
1088     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1089                                         MachineBasicBlock *MBB) const;
1090
1091     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1092                                          MachineBasicBlock *MBB) const;
1093
1094     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1095                                      MachineBasicBlock *MBB) const;
1096
1097     /// Emit nodes that will be selected as "test Op0,Op0", or something
1098     /// equivalent, for use with the given x86 condition code.
1099     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1100                      SelectionDAG &DAG) const;
1101
1102     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1103     /// equivalent, for use with the given x86 condition code.
1104     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1105                     SelectionDAG &DAG) const;
1106
1107     /// Convert a comparison if required by the subtarget.
1108     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1109
1110     /// Use rsqrt* to speed up sqrt calculations.
1111     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1112                              unsigned &RefinementSteps,
1113                              bool &UseOneConstNR) const override;
1114
1115     /// Use rcp* to speed up fdiv calculations.
1116     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1117                              unsigned &RefinementSteps) const override;
1118
1119     /// Reassociate floating point divisions into multiply by reciprocal.
1120     bool combineRepeatedFPDivisors(unsigned NumUsers) const override;
1121   };
1122
1123   namespace X86 {
1124     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1125                              const TargetLibraryInfo *libInfo);
1126   }
1127 }
1128
1129 #endif    // X86ISELLOWERING_H