lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// MMX_MOVW2D - Copies a GPR into the low 32-bit word of a MMX vector
 162       /// and zero out the high word.
 163       MMX_MOVW2D,
 164
 165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRB.
 167       PEXTRB,
 168
 169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRW.
 171       PEXTRW,
 172
 173       /// INSERTPS - Insert any element of a 4 x float vector into any element
 174       /// of a destination 4 x floatvector.
 175       INSERTPS,
 176
 177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRB.
 179       PINSRB,
 180
 181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRW.
 183       PINSRW, MMX_PINSRW,
 184
 185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 186       PSHUFB,
 187
 188       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 189       ANDNP,
 190
 191       /// PSIGN - Copy integer sign.
 192       PSIGN,
 193
 194       /// BLENDI - Blend where the selector is an immediate.
 195       BLENDI,
 196
 197       /// SHRUNKBLEND - Blend where the condition has been shrunk.
 198       /// This is used to emphasize that the condition mask is
 199       /// no more valid for generic VSELECT optimizations.
 200       SHRUNKBLEND,
 201
 202       /// ADDSUB - Combined add and sub on an FP vector.
 203       ADDSUB,
 204       //  FADD, FSUB, FMUL, FDIV, FMIN, FMAX - FP vector ops with rounding mode.
 205       FADD_RND,
 206       FSUB_RND,
 207       FMUL_RND,
 208       FDIV_RND,
 209
 210       // SUBUS - Integer sub with unsigned saturation.
 211       SUBUS,
 212
 213       /// HADD - Integer horizontal add.
 214       HADD,
 215
 216       /// HSUB - Integer horizontal sub.
 217       HSUB,
 218
 219       /// FHADD - Floating point horizontal add.
 220       FHADD,
 221
 222       /// FHSUB - Floating point horizontal sub.
 223       FHSUB,
 224
 225       /// UMAX, UMIN - Unsigned integer max and min.
 226       UMAX, UMIN,
 227
 228       /// SMAX, SMIN - Signed integer max and min.
 229       SMAX, SMIN,
 230
 231       /// FMAX, FMIN - Floating point max and min.
 232       ///
 233       FMAX, FMIN,
 234
 235       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 236       FMAXC, FMINC,
 237
 238       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 239       /// approximation.  Note that these typically require refinement
 240       /// in order to obtain suitable precision.
 241       FRSQRT, FRCP,
 242
 243       // TLSADDR - Thread Local Storage.
 244       TLSADDR,
 245
 246       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 247       // of the TLS block for the current module.
 248       TLSBASEADDR,
 249
 250       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 251       // thunk at the address from an earlier relocation.
 252       TLSCALL,
 253
 254       // EH_RETURN - Exception Handling helpers.
 255       EH_RETURN,
 256
 257       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 258       EH_SJLJ_SETJMP,
 259
 260       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 261       EH_SJLJ_LONGJMP,
 262
 263       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 264       /// the list of operands.
 265       TC_RETURN,
 266
 267       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 268       VZEXT_MOVL,
 269
 270       // VZEXT - Vector integer zero-extend.
 271       VZEXT,
 272
 273       // VSEXT - Vector integer signed-extend.
 274       VSEXT,
 275
 276       // VTRUNC - Vector integer truncate.
 277       VTRUNC,
 278
 279       // VTRUNC - Vector integer truncate with mask.
 280       VTRUNCM,
 281
 282       // VFPEXT - Vector FP extend.
 283       VFPEXT,
 284
 285       // VFPROUND - Vector FP round.
 286       VFPROUND,
 287
 288       // VSHL, VSRL - 128-bit vector logical left / right shift
 289       VSHLDQ, VSRLDQ,
 290
 291       // VSHL, VSRL, VSRA - Vector shift elements
 292       VSHL, VSRL, VSRA,
 293
 294       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 295       VSHLI, VSRLI, VSRAI,
 296
 297       // CMPP - Vector packed double/float comparison.
 298       CMPP,
 299
 300       // PCMP* - Vector integer comparisons.
 301       PCMPEQ, PCMPGT,
 302       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 303       PCMPEQM, PCMPGTM,
 304
 305       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 306       /// integer signed and unsigned data types.
 307       CMPM,
 308       CMPMU,
 309
 310       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 311       ADD, SUB, ADC, SBB, SMUL,
 312       INC, DEC, OR, XOR, AND,
 313
 314       BEXTR,  // BEXTR - Bit field extract
 315
 316       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 317
 318       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 319       SMUL8, UMUL8,
 320
 321       // 8-bit divrem that zero-extend the high result (AH).
 322       UDIVREM8_ZEXT_HREG,
 323       SDIVREM8_SEXT_HREG,
 324
 325       // MUL_IMM - X86 specific multiply by immediate.
 326       MUL_IMM,
 327
 328       // PTEST - Vector bitwise comparisons.
 329       PTEST,
 330
 331       // TESTP - Vector packed fp sign bitwise comparisons.
 332       TESTP,
 333
 334       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 335       TESTM,
 336       TESTNM,
 337
 338       // OR/AND test for masks
 339       KORTEST,
 340
 341       // Several flavors of instructions with vector shuffle behaviors.
 342       PACKSS,
 343       PACKUS,
 344       // Intra-lane alignr
 345       PALIGNR,
 346       // AVX512 inter-lane alignr
 347       VALIGN,
 348       PSHUFD,
 349       PSHUFHW,
 350       PSHUFLW,
 351       SHUFP,
 352       MOVDDUP,
 353       MOVSHDUP,
 354       MOVSLDUP,
 355       MOVLHPS,
 356       MOVLHPD,
 357       MOVHLPS,
 358       MOVLPS,
 359       MOVLPD,
 360       MOVSD,
 361       MOVSS,
 362       UNPCKL,
 363       UNPCKH,
 364       VPERMILPV,
 365       VPERMILPI,
 366       VPERMV,
 367       VPERMV3,
 368       VPERMIV3,
 369       VPERMI,
 370       VPERM2X128,
 371       VBROADCAST,
 372       // masked broadcast
 373       VBROADCASTM,
 374       // Insert/Extract vector element
 375       VINSERT,
 376       VEXTRACT,
 377
 378       // Vector multiply packed unsigned doubleword integers
 379       PMULUDQ,
 380       // Vector multiply packed signed doubleword integers
 381       PMULDQ,
 382
 383       // FMA nodes
 384       FMADD,
 385       FNMADD,
 386       FMSUB,
 387       FNMSUB,
 388       FMADDSUB,
 389       FMSUBADD,
 390       // FMA with rounding mode
 391       FMADD_RND,
 392       FNMADD_RND,
 393       FMSUB_RND,
 394       FNMSUB_RND,
 395       FMADDSUB_RND,
 396       FMSUBADD_RND,
 397
 398       // Compress and expand
 399       COMPRESS,
 400       EXPAND,
 401
 402       // Save xmm argument registers to the stack, according to %al. An operator
 403       // is needed so that this can be expanded with control flow.
 404       VASTART_SAVE_XMM_REGS,
 405
 406       // Windows's _chkstk call to do stack probing.
 407       WIN_ALLOCA,
 408
 409       // For allocating variable amounts of stack space when using
 410       // segmented stacks. Check if the current stacklet has enough space, and
 411       // falls back to heap allocation if not.
 412       SEG_ALLOCA,
 413
 414       // Windows's _ftol2 runtime routine to do fptoui.
 415       WIN_FTOL,
 416
 417       // Memory barrier
 418       MEMBARRIER,
 419       MFENCE,
 420       SFENCE,
 421       LFENCE,
 422
 423       // Store FP status word into i16 register.
 424       FNSTSW16r,
 425
 426       // Store contents of %ah into %eflags.
 427       SAHF,
 428
 429       // Get a random integer and indicate whether it is valid in CF.
 430       RDRAND,
 431
 432       // Get a NIST SP800-90B & C compliant random integer and
 433       // indicate whether it is valid in CF.
 434       RDSEED,
 435
 436       PCMPISTRI,
 437       PCMPESTRI,
 438
 439       // Test if in transactional execution.
 440       XTEST,
 441
 442       // ERI instructions
 443       RSQRT28, RCP28, EXP2,
 444
 445       // Compare and swap.
 446       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 447       LCMPXCHG8_DAG,
 448       LCMPXCHG16_DAG,
 449
 450       // Load, scalar_to_vector, and zero extend.
 451       VZEXT_LOAD,
 452
 453       // Store FP control world into i16 memory.
 454       FNSTCW16m,
 455
 456       /// This instruction implements FP_TO_SINT with the
 457       /// integer destination in memory and a FP reg source.  This corresponds
 458       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 459       /// has two inputs (token chain and address) and two outputs (int value
 460       /// and token chain).
 461       FP_TO_INT16_IN_MEM,
 462       FP_TO_INT32_IN_MEM,
 463       FP_TO_INT64_IN_MEM,
 464
 465       /// This instruction implements SINT_TO_FP with the
 466       /// integer source in memory and FP reg result.  This corresponds to the
 467       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 468       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 469       /// also produces a flag).
 470       FILD,
 471       FILD_FLAG,
 472
 473       /// This instruction implements an extending load to FP stack slots.
 474       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 475       /// operand, ptr to load from, and a ValueType node indicating the type
 476       /// to load to.
 477       FLD,
 478
 479       /// This instruction implements a truncating store to FP stack
 480       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 481       /// chain operand, value to store, address, and a ValueType to store it
 482       /// as.
 483       FST,
 484
 485       /// This instruction grabs the address of the next argument
 486       /// from a va_list. (reads and modifies the va_list in memory)
 487       VAARG_64
 488
 489       // WARNING: Do not add anything in the end unless you want the node to
 490       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 491       // thought as target memory ops!
 492     };
 493   }
 494
 495   /// Define some predicates that are used for node matching.
 496   namespace X86 {
 497     /// Return true if the specified
 498     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 499     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 500     bool isVEXTRACT128Index(SDNode *N);
 501
 502     /// Return true if the specified
 503     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 504     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 505     bool isVINSERT128Index(SDNode *N);
 506
 507     /// Return true if the specified
 508     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 509     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 510     bool isVEXTRACT256Index(SDNode *N);
 511
 512     /// Return true if the specified
 513     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 514     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 515     bool isVINSERT256Index(SDNode *N);
 516
 517     /// Return the appropriate
 518     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 519     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 520     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 521
 522     /// Return the appropriate
 523     /// immediate to insert at the specified INSERT_SUBVECTOR index
 524     /// with VINSERTF128, VINSERT128 instructions.
 525     unsigned getInsertVINSERT128Immediate(SDNode *N);
 526
 527     /// Return the appropriate
 528     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 529     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 530     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 531
 532     /// Return the appropriate
 533     /// immediate to insert at the specified INSERT_SUBVECTOR index
 534     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 535     unsigned getInsertVINSERT256Immediate(SDNode *N);
 536
 537     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 538     bool isZeroNode(SDValue Elt);
 539
 540     /// Returns true of the given offset can be
 541     /// fit into displacement field of the instruction.
 542     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 543                                       bool hasSymbolicDisplacement = true);
 544
 545
 546     /// Determines whether the callee is required to pop its
 547     /// own arguments. Callee pop is necessary to support tail calls.
 548     bool isCalleePop(CallingConv::ID CallingConv,
 549                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 550
 551     /// AVX512 static rounding constants.  These need to match the values in
 552     /// avx512fintrin.h.
 553     enum STATIC_ROUNDING {
 554       TO_NEAREST_INT = 0,
 555       TO_NEG_INF = 1,
 556       TO_POS_INF = 2,
 557       TO_ZERO = 3,
 558       CUR_DIRECTION = 4
 559     };
 560   }
 561
 562   //===--------------------------------------------------------------------===//
 563   //  X86 Implementation of the TargetLowering interface
 564   class X86TargetLowering final : public TargetLowering {
 565   public:
 566     explicit X86TargetLowering(const X86TargetMachine &TM,
 567                                const X86Subtarget &STI);
 568
 569     unsigned getJumpTableEncoding() const override;
 570
 571     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 572
 573     const MCExpr *
 574     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 575                               const MachineBasicBlock *MBB, unsigned uid,
 576                               MCContext &Ctx) const override;
 577
 578     /// Returns relocation base for the given PIC jumptable.
 579     SDValue getPICJumpTableRelocBase(SDValue Table,
 580                                      SelectionDAG &DAG) const override;
 581     const MCExpr *
 582     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 583                                  unsigned JTI, MCContext &Ctx) const override;
 584
 585     /// Return the desired alignment for ByVal aggregate
 586     /// function arguments in the caller parameter area. For X86, aggregates
 587     /// that contains are placed at 16-byte boundaries while the rest are at
 588     /// 4-byte boundaries.
 589     unsigned getByValTypeAlignment(Type *Ty) const override;
 590
 591     /// Returns the target specific optimal type for load
 592     /// and store operations as a result of memset, memcpy, and memmove
 593     /// lowering. If DstAlign is zero that means it's safe to destination
 594     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 595     /// means there isn't a need to check it against alignment requirement,
 596     /// probably because the source does not need to be loaded. If 'IsMemset' is
 597     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 598     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 599     /// source is constant so it does not need to be loaded.
 600     /// It returns EVT::Other if the type should be determined using generic
 601     /// target-independent logic.
 602     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 603                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 604                             MachineFunction &MF) const override;
 605
 606     /// Returns true if it's safe to use load / store of the
 607     /// specified type to expand memcpy / memset inline. This is mostly true
 608     /// for all types except for some special cases. For example, on X86
 609     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 610     /// also does type conversion. Note the specified type doesn't have to be
 611     /// legal as the hook is used before type legalization.
 612     bool isSafeMemOpType(MVT VT) const override;
 613
 614     /// Returns true if the target allows
 615     /// unaligned memory accesses. of the specified type. Returns whether it
 616     /// is "fast" by reference in the second argument.
 617     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 618                                        bool *Fast) const override;
 619
 620     /// Provide custom lowering hooks for some operations.
 621     ///
 622     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 623
 624     /// Replace the results of node with an illegal result
 625     /// type with new values built out of custom code.
 626     ///
 627     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 628                             SelectionDAG &DAG) const override;
 629
 630
 631     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 632
 633     /// Return true if the target has native support for
 634     /// the specified value type and it is 'desirable' to use the type for the
 635     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 636     /// instruction encodings are longer and some i16 instructions are slow.
 637     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 638
 639     /// Return true if the target has native support for the
 640     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 641     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 642     /// and some i16 instructions are slow.
 643     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 644
 645     MachineBasicBlock *
 646       EmitInstrWithCustomInserter(MachineInstr *MI,
 647                                   MachineBasicBlock *MBB) const override;
 648
 649
 650     /// This method returns the name of a target specific DAG node.
 651     const char *getTargetNodeName(unsigned Opcode) const override;
 652
 653     bool isCheapToSpeculateCttz() const override;
 654
 655     bool isCheapToSpeculateCtlz() const override;
 656
 657     /// Return the value type to use for ISD::SETCC.
 658     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 659
 660     /// Determine which of the bits specified in Mask are known to be either
 661     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 662     void computeKnownBitsForTargetNode(const SDValue Op,
 663                                        APInt &KnownZero,
 664                                        APInt &KnownOne,
 665                                        const SelectionDAG &DAG,
 666                                        unsigned Depth = 0) const override;
 667
 668     /// Determine the number of bits in the operation that are sign bits.
 669     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 670                                              const SelectionDAG &DAG,
 671                                              unsigned Depth) const override;
 672
 673     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 674                         int64_t &Offset) const override;
 675
 676     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 677
 678     bool ExpandInlineAsm(CallInst *CI) const override;
 679
 680     ConstraintType
 681       getConstraintType(const std::string &Constraint) const override;
 682
 683     /// Examine constraint string and operand type and determine a weight value.
 684     /// The operand object must already have been set up with the operand type.
 685     ConstraintWeight
 686       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 687                                      const char *constraint) const override;
 688
 689     const char *LowerXConstraint(EVT ConstraintVT) const override;
 690
 691     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 692     /// add anything to Ops. If hasMemory is true it means one of the asm
 693     /// constraint of the inline asm instruction being processed is 'm'.
 694     void LowerAsmOperandForConstraint(SDValue Op,
 695                                       std::string &Constraint,
 696                                       std::vector<SDValue> &Ops,
 697                                       SelectionDAG &DAG) const override;
 698
 699     /// Given a physical register constraint
 700     /// (e.g. {edx}), return the register number and the register class for the
 701     /// register.  This should only be used for C_Register constraints.  On
 702     /// error, this returns a register number of 0.
 703     std::pair<unsigned, const TargetRegisterClass*>
 704       getRegForInlineAsmConstraint(const std::string &Constraint,
 705                                    MVT VT) const override;
 706
 707     /// Return true if the addressing mode represented
 708     /// by AM is legal for this target, for a load/store of the specified type.
 709     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 710
 711     /// Return true if the specified immediate is legal
 712     /// icmp immediate, that is the target has icmp instructions which can
 713     /// compare a register against the immediate without having to materialize
 714     /// the immediate into a register.
 715     bool isLegalICmpImmediate(int64_t Imm) const override;
 716
 717     /// Return true if the specified immediate is legal
 718     /// add immediate, that is the target has add instructions which can
 719     /// add a register and the immediate without having to materialize
 720     /// the immediate into a register.
 721     bool isLegalAddImmediate(int64_t Imm) const override;
 722
 723     /// \brief Return the cost of the scaling factor used in the addressing
 724     /// mode represented by AM for this target, for a load/store
 725     /// of the specified type.
 726     /// If the AM is supported, the return value must be >= 0.
 727     /// If the AM is not supported, it returns a negative value.
 728     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 729
 730     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 731
 732     /// Return true if it's free to truncate a value of
 733     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 734     /// register EAX to i16 by referencing its sub-register AX.
 735     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 736     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 737
 738     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 739
 740     /// Return true if any actual instruction that defines a
 741     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 742     /// register. This does not necessarily include registers defined in
 743     /// unknown ways, such as incoming arguments, or copies from unknown
 744     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 745     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 746     /// all instructions that define 32-bit values implicit zero-extend the
 747     /// result out to 64 bits.
 748     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 749     bool isZExtFree(EVT VT1, EVT VT2) const override;
 750     bool isZExtFree(SDValue Val, EVT VT2) const override;
 751
 752     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
 753     /// extend node) is profitable.
 754     bool isVectorLoadExtDesirable(SDValue) const override;
 755
 756     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 757     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 758     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 759     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 760
 761     /// Return true if it's profitable to narrow
 762     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 763     /// from i32 to i8 but not from i32 to i16.
 764     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 765
 766     /// Returns true if the target can instruction select the
 767     /// specified FP immediate natively. If false, the legalizer will
 768     /// materialize the FP immediate as a load from a constant pool.
 769     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 770
 771     /// Targets can use this to indicate that they only support *some*
 772     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 773     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 774     /// be legal.
 775     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 776                             EVT VT) const override;
 777
 778     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 779     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 780     /// replace a VAND with a constant pool entry.
 781     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 782                                 EVT VT) const override;
 783
 784     /// If true, then instruction selection should
 785     /// seek to shrink the FP constant of the specified type to a smaller type
 786     /// in order to save space and / or reduce runtime.
 787     bool ShouldShrinkFPConstant(EVT VT) const override {
 788       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 789       // expensive than a straight movsd. On the other hand, it's important to
 790       // shrink long double fp constant since fldt is very slow.
 791       return !X86ScalarSSEf64 || VT == MVT::f80;
 792     }
 793
 794     /// Return true if we believe it is correct and profitable to reduce the
 795     /// load node to a smaller type.
 796     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 797                                EVT NewVT) const override;
 798
 799     /// Return true if the specified scalar FP type is computed in an SSE
 800     /// register, not on the X87 floating point stack.
 801     bool isScalarFPTypeInSSEReg(EVT VT) const {
 802       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 803       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 804     }
 805
 806     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 807     bool isTargetFTOL() const;
 808
 809     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 810     /// given type.
 811     bool isIntegerTypeFTOL(EVT VT) const {
 812       return isTargetFTOL() && VT == MVT::i64;
 813     }
 814
 815     /// \brief Returns true if it is beneficial to convert a load of a constant
 816     /// to just the constant itself.
 817     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 818                                            Type *Ty) const override;
 819
 820     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 821     /// with this index.
 822     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 823
 824     /// Intel processors have a unified instruction and data cache
 825     const char * getClearCacheBuiltinName() const override {
 826       return nullptr; // nothing to do, move along.
 827     }
 828
 829     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 830
 831     /// This method returns a target specific FastISel object,
 832     /// or null if the target does not support "fast" ISel.
 833     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 834                              const TargetLibraryInfo *libInfo) const override;
 835
 836     /// Return true if the target stores stack protector cookies at a fixed
 837     /// offset in some non-standard address space, and populates the address
 838     /// space and offset as appropriate.
 839     bool getStackCookieLocation(unsigned &AddressSpace,
 840                                 unsigned &Offset) const override;
 841
 842     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 843                       SelectionDAG &DAG) const;
 844
 845     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 846
 847     bool useLoadStackGuardNode() const override;
 848     /// \brief Customize the preferred legalization strategy for certain types.
 849     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 850
 851   protected:
 852     std::pair<const TargetRegisterClass*, uint8_t>
 853     findRepresentativeClass(MVT VT) const override;
 854
 855   private:
 856     /// Keep a pointer to the X86Subtarget around so that we can
 857     /// make the right decision when generating code for different targets.
 858     const X86Subtarget *Subtarget;
 859     const DataLayout *TD;
 860
 861     /// Select between SSE or x87 floating point ops.
 862     /// When SSE is available, use it for f32 operations.
 863     /// When SSE2 is available, use it for f64 operations.
 864     bool X86ScalarSSEf32;
 865     bool X86ScalarSSEf64;
 866
 867     /// A list of legal FP immediates.
 868     std::vector<APFloat> LegalFPImmediates;
 869
 870     /// Indicate that this x86 target can instruction
 871     /// select the specified FP immediate natively.
 872     void addLegalFPImmediate(const APFloat& Imm) {
 873       LegalFPImmediates.push_back(Imm);
 874     }
 875
 876     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 877                             CallingConv::ID CallConv, bool isVarArg,
 878                             const SmallVectorImpl<ISD::InputArg> &Ins,
 879                             SDLoc dl, SelectionDAG &DAG,
 880                             SmallVectorImpl<SDValue> &InVals) const;
 881     SDValue LowerMemArgument(SDValue Chain,
 882                              CallingConv::ID CallConv,
 883                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 884                              SDLoc dl, SelectionDAG &DAG,
 885                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 886                               unsigned i) const;
 887     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 888                              SDLoc dl, SelectionDAG &DAG,
 889                              const CCValAssign &VA,
 890                              ISD::ArgFlagsTy Flags) const;
 891
 892     // Call lowering helpers.
 893
 894     /// Check whether the call is eligible for tail call optimization. Targets
 895     /// that want to do tail call optimization should implement this function.
 896     bool IsEligibleForTailCallOptimization(SDValue Callee,
 897                                            CallingConv::ID CalleeCC,
 898                                            bool isVarArg,
 899                                            bool isCalleeStructRet,
 900                                            bool isCallerStructRet,
 901                                            Type *RetTy,
 902                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 903                                     const SmallVectorImpl<SDValue> &OutVals,
 904                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 905                                            SelectionDAG& DAG) const;
 906     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 907     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 908                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 909                                 int FPDiff, SDLoc dl) const;
 910
 911     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 912                                          SelectionDAG &DAG) const;
 913
 914     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 915                                                bool isSigned,
 916                                                bool isReplace) const;
 917
 918     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 925
 926     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 930                                int64_t Offset, SelectionDAG &DAG) const;
 931     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 939     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 943                       SDLoc dl, SelectionDAG &DAG) const;
 944     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 949     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 950     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 951     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 952     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 953     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 954     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 955     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 956     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 957     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 958     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 959     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 960     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 961     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 962
 963     SDValue
 964       LowerFormalArguments(SDValue Chain,
 965                            CallingConv::ID CallConv, bool isVarArg,
 966                            const SmallVectorImpl<ISD::InputArg> &Ins,
 967                            SDLoc dl, SelectionDAG &DAG,
 968                            SmallVectorImpl<SDValue> &InVals) const override;
 969     SDValue LowerCall(CallLoweringInfo &CLI,
 970                       SmallVectorImpl<SDValue> &InVals) const override;
 971
 972     SDValue LowerReturn(SDValue Chain,
 973                         CallingConv::ID CallConv, bool isVarArg,
 974                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 975                         const SmallVectorImpl<SDValue> &OutVals,
 976                         SDLoc dl, SelectionDAG &DAG) const override;
 977
 978     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 979
 980     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 981
 982     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 983                                  ISD::NodeType ExtendKind) const override;
 984
 985     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 986                         bool isVarArg,
 987                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 988                         LLVMContext &Context) const override;
 989
 990     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 991
 992     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 993     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 994     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 995
 996     LoadInst *
 997     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 998
 999     bool needsCmpXchgNb(const Type *MemType) const;
1000
1001     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1002     /// nand, max, min, umax, umin). It takes the corresponding instruction to
1003     /// expand, the associated machine basic block, and the associated X86
1004     /// opcodes for reg/reg.
1005     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
1006                                            MachineBasicBlock *MBB) const;
1007
1008     /// Utility function to emit atomic-load-arith operations (and, or, xor,
1009     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
1010     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
1011                                                MachineBasicBlock *MBB) const;
1012
1013     // Utility function to emit the low-level va_arg code for X86-64.
1014     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1015                        MachineInstr *MI,
1016                        MachineBasicBlock *MBB) const;
1017
1018     /// Utility function to emit the xmm reg save portion of va_start.
1019     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1020                                                    MachineInstr *BInstr,
1021                                                    MachineBasicBlock *BB) const;
1022
1023     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1024                                          MachineBasicBlock *BB) const;
1025
1026     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1027                                               MachineBasicBlock *BB) const;
1028
1029     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1030                                             MachineBasicBlock *BB) const;
1031
1032     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1033                                           MachineBasicBlock *BB) const;
1034
1035     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1036                                           MachineBasicBlock *BB) const;
1037
1038     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1039                                         MachineBasicBlock *MBB) const;
1040
1041     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1042                                          MachineBasicBlock *MBB) const;
1043
1044     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1045                                      MachineBasicBlock *MBB) const;
1046
1047     /// Emit nodes that will be selected as "test Op0,Op0", or something
1048     /// equivalent, for use with the given x86 condition code.
1049     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1050                      SelectionDAG &DAG) const;
1051
1052     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1053     /// equivalent, for use with the given x86 condition code.
1054     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1055                     SelectionDAG &DAG) const;
1056
1057     /// Convert a comparison if required by the subtarget.
1058     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1059
1060     /// Use rsqrt* to speed up sqrt calculations.
1061     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1062                              unsigned &RefinementSteps,
1063                              bool &UseOneConstNR) const override;
1064
1065     /// Use rcp* to speed up fdiv calculations.
1066     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1067                              unsigned &RefinementSteps) const override;
1068   };
1069
1070   namespace X86 {
1071     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1072                              const TargetLibraryInfo *libInfo);
1073   }
1074 }
1075
1076 #endif    // X86ISELLOWERING_H