lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 141       /// to an MMX vector.  If you think this is too close to the previous
 142       /// mnemonic, so do I; blame Intel.
 143       MOVDQ2Q,
 144
 145       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 146       /// i32, corresponds to X86::PEXTRB.
 147       PEXTRB,
 148
 149       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRW.
 151       PEXTRW,
 152
 153       /// INSERTPS - Insert any element of a 4 x float vector into any element
 154       /// of a destination 4 x floatvector.
 155       INSERTPS,
 156
 157       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 158       /// corresponds to X86::PINSRB.
 159       PINSRB,
 160
 161       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRW.
 163       PINSRW, MMX_PINSRW,
 164
 165       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 166       PSHUFB,
 167
 168       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 169       ANDNP,
 170
 171       /// PSIGN - Copy integer sign.
 172       PSIGN,
 173
 174       /// BLENDV - Blend where the selector is an XMM.
 175       BLENDV,
 176
 177       /// BLENDxx - Blend where the selector is an immediate.
 178       BLENDPW,
 179       BLENDPS,
 180       BLENDPD,
 181
 182       /// HADD - Integer horizontal add.
 183       HADD,
 184
 185       /// HSUB - Integer horizontal sub.
 186       HSUB,
 187
 188       /// FHADD - Floating point horizontal add.
 189       FHADD,
 190
 191       /// FHSUB - Floating point horizontal sub.
 192       FHSUB,
 193
 194       /// FMAX, FMIN - Floating point max and min.
 195       ///
 196       FMAX, FMIN,
 197
 198       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 199       FMAXC, FMINC,
 200
 201       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 202       /// approximation.  Note that these typically require refinement
 203       /// in order to obtain suitable precision.
 204       FRSQRT, FRCP,
 205
 206       // TLSADDR - Thread Local Storage.
 207       TLSADDR,
 208
 209       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 210       // of the TLS block for the current module.
 211       TLSBASEADDR,
 212
 213       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 214       // thunk at the address from an earlier relocation.
 215       TLSCALL,
 216
 217       // EH_RETURN - Exception Handling helpers.
 218       EH_RETURN,
 219
 220       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 221       EH_SJLJ_SETJMP,
 222
 223       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 224       EH_SJLJ_LONGJMP,
 225
 226       /// TC_RETURN - Tail call return.
 227       ///   operand #0 chain
 228       ///   operand #1 callee (register or absolute)
 229       ///   operand #2 stack adjustment
 230       ///   operand #3 optional in flag
 231       TC_RETURN,
 232
 233       // VZEXT_MOVL - Vector move low and zero extend.
 234       VZEXT_MOVL,
 235
 236       // VSEXT_MOVL - Vector move low and sign extend.
 237       VSEXT_MOVL,
 238
 239       // VFPEXT - Vector FP extend.
 240       VFPEXT,
 241
 242       // VFPROUND - Vector FP round.
 243       VFPROUND,
 244
 245       // VSHL, VSRL - 128-bit vector logical left / right shift
 246       VSHLDQ, VSRLDQ,
 247
 248       // VSHL, VSRL, VSRA - Vector shift elements
 249       VSHL, VSRL, VSRA,
 250
 251       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 252       VSHLI, VSRLI, VSRAI,
 253
 254       // CMPP - Vector packed double/float comparison.
 255       CMPP,
 256
 257       // PCMP* - Vector integer comparisons.
 258       PCMPEQ, PCMPGT,
 259
 260       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 261       ADD, SUB, ADC, SBB, SMUL,
 262       INC, DEC, OR, XOR, AND,
 263
 264       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 265
 266       BLSI,   // BLSI - Extract lowest set isolated bit
 267       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 268       BLSR,   // BLSR - Reset lowest set bit
 269
 270       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 271
 272       // MUL_IMM - X86 specific multiply by immediate.
 273       MUL_IMM,
 274
 275       // PTEST - Vector bitwise comparisons
 276       PTEST,
 277
 278       // TESTP - Vector packed fp sign bitwise comparisons
 279       TESTP,
 280
 281       // Several flavors of instructions with vector shuffle behaviors.
 282       PALIGN,
 283       PSHUFD,
 284       PSHUFHW,
 285       PSHUFLW,
 286       SHUFP,
 287       MOVDDUP,
 288       MOVSHDUP,
 289       MOVSLDUP,
 290       MOVLHPS,
 291       MOVLHPD,
 292       MOVHLPS,
 293       MOVLPS,
 294       MOVLPD,
 295       MOVSD,
 296       MOVSS,
 297       UNPCKL,
 298       UNPCKH,
 299       VPERMILP,
 300       VPERMV,
 301       VPERMI,
 302       VPERM2X128,
 303       VBROADCAST,
 304
 305       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 306       PMULUDQ,
 307
 308       // FMA nodes
 309       FMADD,
 310       FNMADD,
 311       FMSUB,
 312       FNMSUB,
 313       FMADDSUB,
 314       FMSUBADD,
 315
 316       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 317       // according to %al. An operator is needed so that this can be expanded
 318       // with control flow.
 319       VASTART_SAVE_XMM_REGS,
 320
 321       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 322       WIN_ALLOCA,
 323
 324       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 325       // segmented stacks. Check if the current stacklet has enough space, and
 326       // falls back to heap allocation if not.
 327       SEG_ALLOCA,
 328
 329       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 330       WIN_FTOL,
 331
 332       // Memory barrier
 333       MEMBARRIER,
 334       MFENCE,
 335       SFENCE,
 336       LFENCE,
 337
 338       // FNSTSW16r - Store FP status word into i16 register.
 339       FNSTSW16r,
 340
 341       // SAHF - Store contents of %ah into %eflags.
 342       SAHF,
 343
 344       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 345       RDRAND,
 346
 347       // PCMP*STRI
 348       PCMPISTRI,
 349       PCMPESTRI,
 350
 351       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 352       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 353       // Atomic 64-bit binary operations.
 354       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 355       ATOMSUB64_DAG,
 356       ATOMOR64_DAG,
 357       ATOMXOR64_DAG,
 358       ATOMAND64_DAG,
 359       ATOMNAND64_DAG,
 360       ATOMMAX64_DAG,
 361       ATOMMIN64_DAG,
 362       ATOMUMAX64_DAG,
 363       ATOMUMIN64_DAG,
 364       ATOMSWAP64_DAG,
 365
 366       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 367       LCMPXCHG_DAG,
 368       LCMPXCHG8_DAG,
 369       LCMPXCHG16_DAG,
 370
 371       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 372       VZEXT_LOAD,
 373
 374       // FNSTCW16m - Store FP control world into i16 memory.
 375       FNSTCW16m,
 376
 377       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 378       /// integer destination in memory and a FP reg source.  This corresponds
 379       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 380       /// has two inputs (token chain and address) and two outputs (int value
 381       /// and token chain).
 382       FP_TO_INT16_IN_MEM,
 383       FP_TO_INT32_IN_MEM,
 384       FP_TO_INT64_IN_MEM,
 385
 386       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 387       /// integer source in memory and FP reg result.  This corresponds to the
 388       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 389       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 390       /// also produces a flag).
 391       FILD,
 392       FILD_FLAG,
 393
 394       /// FLD - This instruction implements an extending load to FP stack slots.
 395       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 396       /// operand, ptr to load from, and a ValueType node indicating the type
 397       /// to load to.
 398       FLD,
 399
 400       /// FST - This instruction implements a truncating store to FP stack
 401       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 402       /// chain operand, value to store, address, and a ValueType to store it
 403       /// as.
 404       FST,
 405
 406       /// VAARG_64 - This instruction grabs the address of the next argument
 407       /// from a va_list. (reads and modifies the va_list in memory)
 408       VAARG_64
 409
 410       // WARNING: Do not add anything in the end unless you want the node to
 411       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 412       // thought as target memory ops!
 413     };
 414   }
 415
 416   /// Define some predicates that are used for node matching.
 417   namespace X86 {
 418     /// isVEXTRACTF128Index - Return true if the specified
 419     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 420     /// suitable for input to VEXTRACTF128.
 421     bool isVEXTRACTF128Index(SDNode *N);
 422
 423     /// isVINSERTF128Index - Return true if the specified
 424     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 425     /// suitable for input to VINSERTF128.
 426     bool isVINSERTF128Index(SDNode *N);
 427
 428     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 429     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 430     /// with VEXTRACTF128 instructions.
 431     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 432
 433     /// getInsertVINSERTF128Immediate - Return the appropriate
 434     /// immediate to insert at the specified INSERT_SUBVECTOR index
 435     /// with VINSERTF128 instructions.
 436     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 437
 438     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 439     /// constant +0.0.
 440     bool isZeroNode(SDValue Elt);
 441
 442     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 443     /// fit into displacement field of the instruction.
 444     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 445                                       bool hasSymbolicDisplacement = true);
 446
 447
 448     /// isCalleePop - Determines whether the callee is required to pop its
 449     /// own arguments. Callee pop is necessary to support tail calls.
 450     bool isCalleePop(CallingConv::ID CallingConv,
 451                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 452   }
 453
 454   //===--------------------------------------------------------------------===//
 455   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 456   class X86TargetLowering : public TargetLowering {
 457   public:
 458     explicit X86TargetLowering(X86TargetMachine &TM);
 459
 460     virtual unsigned getJumpTableEncoding() const;
 461
 462     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 463
 464     virtual const MCExpr *
 465     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 466                               const MachineBasicBlock *MBB, unsigned uid,
 467                               MCContext &Ctx) const;
 468
 469     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 470     /// jumptable.
 471     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 472                                              SelectionDAG &DAG) const;
 473     virtual const MCExpr *
 474     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 475                                  unsigned JTI, MCContext &Ctx) const;
 476
 477     /// getStackPtrReg - Return the stack pointer register we are using: either
 478     /// ESP or RSP.
 479     unsigned getStackPtrReg() const { return X86StackPtr; }
 480
 481     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 482     /// function arguments in the caller parameter area. For X86, aggregates
 483     /// that contains are placed at 16-byte boundaries while the rest are at
 484     /// 4-byte boundaries.
 485     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 486
 487     /// getOptimalMemOpType - Returns the target specific optimal type for load
 488     /// and store operations as a result of memset, memcpy, and memmove
 489     /// lowering. If DstAlign is zero that means it's safe to destination
 490     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 491     /// means there isn't a need to check it against alignment requirement,
 492     /// probably because the source does not need to be loaded. If
 493     /// 'IsZeroVal' is true, that means it's safe to return a
 494     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 495     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 496     /// constant so it does not need to be loaded.
 497     /// It returns EVT::Other if the type should be determined using generic
 498     /// target-independent logic.
 499     virtual EVT
 500     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 501                         bool IsZeroVal, bool MemcpyStrSrc,
 502                         MachineFunction &MF) const;
 503
 504     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 505     /// unaligned memory accesses. of the specified type.
 506     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 507       return true;
 508     }
 509
 510     /// LowerOperation - Provide custom lowering hooks for some operations.
 511     ///
 512     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 513
 514     /// ReplaceNodeResults - Replace the results of node with an illegal result
 515     /// type with new values built out of custom code.
 516     ///
 517     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 518                                     SelectionDAG &DAG) const;
 519
 520
 521     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 522
 523     /// isTypeDesirableForOp - Return true if the target has native support for
 524     /// the specified value type and it is 'desirable' to use the type for the
 525     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 526     /// instruction encodings are longer and some i16 instructions are slow.
 527     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 528
 529     /// isTypeDesirable - Return true if the target has native support for the
 530     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 531     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 532     /// and some i16 instructions are slow.
 533     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 534
 535     virtual MachineBasicBlock *
 536       EmitInstrWithCustomInserter(MachineInstr *MI,
 537                                   MachineBasicBlock *MBB) const;
 538
 539
 540     /// getTargetNodeName - This method returns the name of a target specific
 541     /// DAG node.
 542     virtual const char *getTargetNodeName(unsigned Opcode) const;
 543
 544     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 545     virtual EVT getSetCCResultType(EVT VT) const;
 546
 547     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 548     /// in Mask are known to be either zero or one and return them in the
 549     /// KnownZero/KnownOne bitsets.
 550     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 551                                                 APInt &KnownZero,
 552                                                 APInt &KnownOne,
 553                                                 const SelectionDAG &DAG,
 554                                                 unsigned Depth = 0) const;
 555
 556     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 557     // operation that are sign bits.
 558     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 559                                                      unsigned Depth) const;
 560
 561     virtual bool
 562     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 563
 564     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 565
 566     virtual bool ExpandInlineAsm(CallInst *CI) const;
 567
 568     ConstraintType getConstraintType(const std::string &Constraint) const;
 569
 570     /// Examine constraint string and operand type and determine a weight value.
 571     /// The operand object must already have been set up with the operand type.
 572     virtual ConstraintWeight getSingleConstraintMatchWeight(
 573       AsmOperandInfo &info, const char *constraint) const;
 574
 575     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 576
 577     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 578     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 579     /// true it means one of the asm constraint of the inline asm instruction
 580     /// being processed is 'm'.
 581     virtual void LowerAsmOperandForConstraint(SDValue Op,
 582                                               std::string &Constraint,
 583                                               std::vector<SDValue> &Ops,
 584                                               SelectionDAG &DAG) const;
 585
 586     /// getRegForInlineAsmConstraint - Given a physical register constraint
 587     /// (e.g. {edx}), return the register number and the register class for the
 588     /// register.  This should only be used for C_Register constraints.  On
 589     /// error, this returns a register number of 0.
 590     std::pair<unsigned, const TargetRegisterClass*>
 591       getRegForInlineAsmConstraint(const std::string &Constraint,
 592                                    EVT VT) const;
 593
 594     /// isLegalAddressingMode - Return true if the addressing mode represented
 595     /// by AM is legal for this target, for a load/store of the specified type.
 596     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 597
 598     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 599     /// icmp immediate, that is the target has icmp instructions which can
 600     /// compare a register against the immediate without having to materialize
 601     /// the immediate into a register.
 602     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 603
 604     /// isLegalAddImmediate - Return true if the specified immediate is legal
 605     /// add immediate, that is the target has add instructions which can
 606     /// add a register and the immediate without having to materialize
 607     /// the immediate into a register.
 608     virtual bool isLegalAddImmediate(int64_t Imm) const;
 609
 610     /// isTruncateFree - Return true if it's free to truncate a value of
 611     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 612     /// register EAX to i16 by referencing its sub-register AX.
 613     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 614     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 615
 616     /// isZExtFree - Return true if any actual instruction that defines a
 617     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 618     /// register. This does not necessarily include registers defined in
 619     /// unknown ways, such as incoming arguments, or copies from unknown
 620     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 621     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 622     /// all instructions that define 32-bit values implicit zero-extend the
 623     /// result out to 64 bits.
 624     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 625     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 626
 627     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 628     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 629     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 630     /// is expanded to mul + add.
 631     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 632
 633     /// isNarrowingProfitable - Return true if it's profitable to narrow
 634     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 635     /// from i32 to i8 but not from i32 to i16.
 636     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 637
 638     /// isFPImmLegal - Returns true if the target can instruction select the
 639     /// specified FP immediate natively. If false, the legalizer will
 640     /// materialize the FP immediate as a load from a constant pool.
 641     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 642
 643     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 644     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 645     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 646     /// values are assumed to be legal.
 647     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 648                                     EVT VT) const;
 649
 650     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 651     /// used by Targets can use this to indicate if there is a suitable
 652     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 653     /// pool entry.
 654     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 655                                         EVT VT) const;
 656
 657     /// ShouldShrinkFPConstant - If true, then instruction selection should
 658     /// seek to shrink the FP constant of the specified type to a smaller type
 659     /// in order to save space and / or reduce runtime.
 660     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 661       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 662       // expensive than a straight movsd. On the other hand, it's important to
 663       // shrink long double fp constant since fldt is very slow.
 664       return !X86ScalarSSEf64 || VT == MVT::f80;
 665     }
 666
 667     const X86Subtarget* getSubtarget() const {
 668       return Subtarget;
 669     }
 670
 671     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 672     /// computed in an SSE register, not on the X87 floating point stack.
 673     bool isScalarFPTypeInSSEReg(EVT VT) const {
 674       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 675       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 676     }
 677
 678     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 679     /// for fptoui.
 680     bool isTargetFTOL() const {
 681       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 682     }
 683
 684     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 685     /// used for fptoui to the given type.
 686     bool isIntegerTypeFTOL(EVT VT) const {
 687       return isTargetFTOL() && VT == MVT::i64;
 688     }
 689
 690     /// createFastISel - This method returns a target specific FastISel object,
 691     /// or null if the target does not support "fast" ISel.
 692     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 693                                      const TargetLibraryInfo *libInfo) const;
 694
 695     /// getStackCookieLocation - Return true if the target stores stack
 696     /// protector cookies at a fixed offset in some non-standard address
 697     /// space, and populates the address space and offset as
 698     /// appropriate.
 699     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 700
 701     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 702                       SelectionDAG &DAG) const;
 703
 704   protected:
 705     std::pair<const TargetRegisterClass*, uint8_t>
 706     findRepresentativeClass(EVT VT) const;
 707
 708   private:
 709     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 710     /// make the right decision when generating code for different targets.
 711     const X86Subtarget *Subtarget;
 712     const X86RegisterInfo *RegInfo;
 713     const DataLayout *TD;
 714
 715     /// X86StackPtr - X86 physical register used as stack ptr.
 716     unsigned X86StackPtr;
 717
 718     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 719     /// floating point ops.
 720     /// When SSE is available, use it for f32 operations.
 721     /// When SSE2 is available, use it for f64 operations.
 722     bool X86ScalarSSEf32;
 723     bool X86ScalarSSEf64;
 724
 725     /// LegalFPImmediates - A list of legal fp immediates.
 726     std::vector<APFloat> LegalFPImmediates;
 727
 728     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 729     /// select the specified FP immediate natively.
 730     void addLegalFPImmediate(const APFloat& Imm) {
 731       LegalFPImmediates.push_back(Imm);
 732     }
 733
 734     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 735                             CallingConv::ID CallConv, bool isVarArg,
 736                             const SmallVectorImpl<ISD::InputArg> &Ins,
 737                             DebugLoc dl, SelectionDAG &DAG,
 738                             SmallVectorImpl<SDValue> &InVals) const;
 739     SDValue LowerMemArgument(SDValue Chain,
 740                              CallingConv::ID CallConv,
 741                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 742                              DebugLoc dl, SelectionDAG &DAG,
 743                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 744                               unsigned i) const;
 745     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 746                              DebugLoc dl, SelectionDAG &DAG,
 747                              const CCValAssign &VA,
 748                              ISD::ArgFlagsTy Flags) const;
 749
 750     // Call lowering helpers.
 751
 752     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 753     /// for tail call optimization. Targets which want to do tail call
 754     /// optimization should implement this function.
 755     bool IsEligibleForTailCallOptimization(SDValue Callee,
 756                                            CallingConv::ID CalleeCC,
 757                                            bool isVarArg,
 758                                            bool isCalleeStructRet,
 759                                            bool isCallerStructRet,
 760                                            Type *RetTy,
 761                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 762                                     const SmallVectorImpl<SDValue> &OutVals,
 763                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 764                                            SelectionDAG& DAG) const;
 765     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 766     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 767                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 768                                 int FPDiff, DebugLoc dl) const;
 769
 770     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 771                                          SelectionDAG &DAG) const;
 772
 773     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 774                                                bool isSigned,
 775                                                bool isReplace) const;
 776
 777     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 778                                    SelectionDAG &DAG) const;
 779     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 788                                int64_t Offset, SelectionDAG &DAG) const;
 789     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 794     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue lowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 805                       DebugLoc dl, SelectionDAG &DAG) const;
 806     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 824
 825     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 826
 827     // Utility functions to help LowerVECTOR_SHUFFLE
 828     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 830
 831     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 832
 833     virtual SDValue
 834       LowerFormalArguments(SDValue Chain,
 835                            CallingConv::ID CallConv, bool isVarArg,
 836                            const SmallVectorImpl<ISD::InputArg> &Ins,
 837                            DebugLoc dl, SelectionDAG &DAG,
 838                            SmallVectorImpl<SDValue> &InVals) const;
 839     virtual SDValue
 840       LowerCall(CallLoweringInfo &CLI,
 841                 SmallVectorImpl<SDValue> &InVals) const;
 842
 843     virtual SDValue
 844       LowerReturn(SDValue Chain,
 845                   CallingConv::ID CallConv, bool isVarArg,
 846                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 847                   const SmallVectorImpl<SDValue> &OutVals,
 848                   DebugLoc dl, SelectionDAG &DAG) const;
 849
 850     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 851
 852     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 853
 854     virtual EVT
 855     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 856                              ISD::NodeType ExtendKind) const;
 857
 858     virtual bool
 859     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 860                    bool isVarArg,
 861                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 862                    LLVMContext &Context) const;
 863
 864     /// Utility function to emit string processing sse4.2 instructions
 865     /// that return in xmm0.
 866     /// This takes the instruction to expand, the associated machine basic
 867     /// block, the number of args, and whether or not the second arg is
 868     /// in memory or not.
 869     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 870                                 unsigned argNum, bool inMem) const;
 871
 872     /// Utility functions to emit monitor and mwait instructions. These
 873     /// need to make sure that the arguments to the intrinsic are in the
 874     /// correct registers.
 875     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 876                                    MachineBasicBlock *BB) const;
 877     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 878
 879     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 880     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 881     /// expand, the associated machine basic block, and the associated X86
 882     /// opcodes for reg/reg.
 883     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 884                                            MachineBasicBlock *MBB) const;
 885
 886     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 887     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 888     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 889                                                MachineBasicBlock *MBB) const;
 890
 891     // Utility function to emit the low-level va_arg code for X86-64.
 892     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 893                        MachineInstr *MI,
 894                        MachineBasicBlock *MBB) const;
 895
 896     /// Utility function to emit the xmm reg save portion of va_start.
 897     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 898                                                    MachineInstr *BInstr,
 899                                                    MachineBasicBlock *BB) const;
 900
 901     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 902                                          MachineBasicBlock *BB) const;
 903
 904     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 905                                               MachineBasicBlock *BB) const;
 906
 907     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 908                                             MachineBasicBlock *BB,
 909                                             bool Is64Bit) const;
 910
 911     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 912                                           MachineBasicBlock *BB) const;
 913
 914     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 915                                           MachineBasicBlock *BB) const;
 916
 917     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 918                                         MachineBasicBlock *MBB) const;
 919
 920     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 921                                          MachineBasicBlock *MBB) const;
 922
 923     /// Emit nodes that will be selected as "test Op0,Op0", or something
 924     /// equivalent, for use with the given x86 condition code.
 925     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 926
 927     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 928     /// equivalent, for use with the given x86 condition code.
 929     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 930                     SelectionDAG &DAG) const;
 931
 932     /// Convert a comparison if required by the subtarget.
 933     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 934   };
 935
 936   namespace X86 {
 937     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 938                              const TargetLibraryInfo *libInfo);
 939   }
 940 }
 941
 942 #endif    // X86ISELLOWERING_H