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[oota-llvm.git] / lib / Target / X86 / X86ISelLowering.h
1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file defines the interfaces that X86 uses to lower LLVM code into a
11 // selection DAG.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
17
18 #include "llvm/CodeGen/CallingConvLower.h"
19 #include "llvm/CodeGen/SelectionDAG.h"
20 #include "llvm/Target/TargetLowering.h"
21 #include "llvm/Target/TargetOptions.h"
22
23 namespace llvm {
24   class X86Subtarget;
25   class X86TargetMachine;
26
27   namespace X86ISD {
28     // X86 Specific DAG Nodes
29     enum NodeType : unsigned {
30       // Start the numbering where the builtin ops leave off.
31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
32
33       /// Bit scan forward.
34       BSF,
35       /// Bit scan reverse.
36       BSR,
37
38       /// Double shift instructions. These correspond to
39       /// X86::SHLDxx and X86::SHRDxx instructions.
40       SHLD,
41       SHRD,
42
43       /// Bitwise logical AND of floating point values. This corresponds
44       /// to X86::ANDPS or X86::ANDPD.
45       FAND,
46
47       /// Bitwise logical OR of floating point values. This corresponds
48       /// to X86::ORPS or X86::ORPD.
49       FOR,
50
51       /// Bitwise logical XOR of floating point values. This corresponds
52       /// to X86::XORPS or X86::XORPD.
53       FXOR,
54
55       ///  Bitwise logical ANDNOT of floating point values. This
56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
57       FANDN,
58
59       /// These operations represent an abstract X86 call
60       /// instruction, which includes a bunch of information.  In particular the
61       /// operands of these node are:
62       ///
63       ///     #0 - The incoming token chain
64       ///     #1 - The callee
65       ///     #2 - The number of arg bytes the caller pushes on the stack.
66       ///     #3 - The number of arg bytes the callee pops off the stack.
67       ///     #4 - The value to pass in AL/AX/EAX (optional)
68       ///     #5 - The value to pass in DL/DX/EDX (optional)
69       ///
70       /// The result values of these nodes are:
71       ///
72       ///     #0 - The outgoing token chain
73       ///     #1 - The first register result value (optional)
74       ///     #2 - The second register result value (optional)
75       ///
76       CALL,
77
78       /// This operation implements the lowering for readcyclecounter
79       RDTSC_DAG,
80
81       /// X86 Read Time-Stamp Counter and Processor ID.
82       RDTSCP_DAG,
83
84       /// X86 Read Performance Monitoring Counters.
85       RDPMC_DAG,
86
87       /// X86 compare and logical compare instructions.
88       CMP, COMI, UCOMI,
89
90       /// X86 bit-test instructions.
91       BT,
92
93       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
94       /// operand, usually produced by a CMP instruction.
95       SETCC,
96
97       /// X86 Select
98       SELECT,
99
100       // Same as SETCC except it's materialized with a sbb and the value is all
101       // one's or all zero's.
102       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
103
104       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
105       /// Operands are two FP values to compare; result is a mask of
106       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
107       FSETCC,
108
109       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
110       /// result in an integer GPR.  Needs masking for scalar result.
111       FGETSIGNx86,
112
113       /// X86 conditional moves. Operand 0 and operand 1 are the two values
114       /// to select from. Operand 2 is the condition code, and operand 3 is the
115       /// flag operand produced by a CMP or TEST instruction. It also writes a
116       /// flag result.
117       CMOV,
118
119       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
120       /// is the block to branch if condition is true, operand 2 is the
121       /// condition code, and operand 3 is the flag operand produced by a CMP
122       /// or TEST instruction.
123       BRCOND,
124
125       /// Return with a flag operand. Operand 0 is the chain operand, operand
126       /// 1 is the number of bytes of stack to pop.
127       RET_FLAG,
128
129       /// Return from interrupt. Operand 0 is the number of bytes to pop.
130       IRET,
131
132       /// Repeat fill, corresponds to X86::REP_STOSx.
133       REP_STOS,
134
135       /// Repeat move, corresponds to X86::REP_MOVSx.
136       REP_MOVS,
137
138       /// On Darwin, this node represents the result of the popl
139       /// at function entry, used for PIC code.
140       GlobalBaseReg,
141
142       /// A wrapper node for TargetConstantPool,
143       /// TargetExternalSymbol, and TargetGlobalAddress.
144       Wrapper,
145
146       /// Special wrapper used under X86-64 PIC mode for RIP
147       /// relative displacements.
148       WrapperRIP,
149
150       /// Copies a 64-bit value from the low word of an XMM vector
151       /// to an MMX vector.  If you think this is too close to the previous
152       /// mnemonic, so do I; blame Intel.
153       MOVDQ2Q,
154
155       /// Copies a 32-bit value from the low word of a MMX
156       /// vector to a GPR.
157       MMX_MOVD2W,
158
159       /// Copies a GPR into the low 32-bit word of a MMX vector
160       /// and zero out the high word.
161       MMX_MOVW2D,
162
163       /// Extract an 8-bit value from a vector and zero extend it to
164       /// i32, corresponds to X86::PEXTRB.
165       PEXTRB,
166
167       /// Extract a 16-bit value from a vector and zero extend it to
168       /// i32, corresponds to X86::PEXTRW.
169       PEXTRW,
170
171       /// Insert any element of a 4 x float vector into any element
172       /// of a destination 4 x floatvector.
173       INSERTPS,
174
175       /// Insert the lower 8-bits of a 32-bit value to a vector,
176       /// corresponds to X86::PINSRB.
177       PINSRB,
178
179       /// Insert the lower 16-bits of a 32-bit value to a vector,
180       /// corresponds to X86::PINSRW.
181       PINSRW, MMX_PINSRW,
182
183       /// Shuffle 16 8-bit values within a vector.
184       PSHUFB,
185
186       /// Compute Sum of Absolute Differences.
187       PSADBW,
188       /// Compute Double Block Packed Sum-Absolute-Differences
189       DBPSADBW,
190
191       /// Bitwise Logical AND NOT of Packed FP values.
192       ANDNP,
193
194       /// Copy integer sign.
195       PSIGN,
196
197       /// Blend where the selector is an immediate.
198       BLENDI,
199
200       /// Blend where the condition has been shrunk.
201       /// This is used to emphasize that the condition mask is
202       /// no more valid for generic VSELECT optimizations.
203       SHRUNKBLEND,
204
205       /// Combined add and sub on an FP vector.
206       ADDSUB,
207
208       //  FP vector ops with rounding mode.
209       FADD_RND,
210       FSUB_RND,
211       FMUL_RND,
212       FDIV_RND,
213       FMAX_RND,
214       FMIN_RND,
215       FSQRT_RND,
216
217       // FP vector get exponent 
218       FGETEXP_RND,
219       // Extract Normalized Mantissas
220       VGETMANT,
221       // FP Scale
222       SCALEF,
223       // Integer add/sub with unsigned saturation.
224       ADDUS,
225       SUBUS,
226       // Integer add/sub with signed saturation.
227       ADDS,
228       SUBS,
229       // Unsigned Integer average 
230       AVG,
231       /// Integer horizontal add.
232       HADD,
233
234       /// Integer horizontal sub.
235       HSUB,
236
237       /// Floating point horizontal add.
238       FHADD,
239
240       /// Floating point horizontal sub.
241       FHSUB,
242
243       // Integer absolute value
244       ABS,
245
246       // Detect Conflicts Within a Vector
247       CONFLICT,
248
249       /// Floating point max and min.
250       FMAX, FMIN,
251
252       /// Commutative FMIN and FMAX.
253       FMAXC, FMINC,
254
255       /// Floating point reciprocal-sqrt and reciprocal approximation.
256       /// Note that these typically require refinement
257       /// in order to obtain suitable precision.
258       FRSQRT, FRCP,
259
260       // Thread Local Storage.
261       TLSADDR,
262
263       // Thread Local Storage. A call to get the start address
264       // of the TLS block for the current module.
265       TLSBASEADDR,
266
267       // Thread Local Storage.  When calling to an OS provided
268       // thunk at the address from an earlier relocation.
269       TLSCALL,
270
271       // Exception Handling helpers.
272       EH_RETURN,
273
274       // SjLj exception handling setjmp.
275       EH_SJLJ_SETJMP,
276
277       // SjLj exception handling longjmp.
278       EH_SJLJ_LONGJMP,
279
280       /// Tail call return. See X86TargetLowering::LowerCall for
281       /// the list of operands.
282       TC_RETURN,
283
284       // Vector move to low scalar and zero higher vector elements.
285       VZEXT_MOVL,
286
287       // Vector integer zero-extend.
288       VZEXT,
289
290       // Vector integer signed-extend.
291       VSEXT,
292
293       // Vector integer truncate.
294       VTRUNC,
295       // Vector integer truncate with unsigned/signed saturation.
296       VTRUNCUS, VTRUNCS,
297
298       // Vector FP extend.
299       VFPEXT,
300
301       // Vector FP round.
302       VFPROUND,
303
304       // Vector signed/unsigned integer to double.
305       CVTDQ2PD, CVTUDQ2PD,
306
307       // Convert a vector to mask, set bits base on MSB.
308       CVT2MASK,
309
310       // 128-bit vector logical left / right shift
311       VSHLDQ, VSRLDQ,
312
313       // Vector shift elements
314       VSHL, VSRL, VSRA,
315
316       // Vector shift elements by immediate
317       VSHLI, VSRLI, VSRAI,
318
319       // Bit rotate by immediate
320       VROTLI, VROTRI,
321
322       // Vector packed double/float comparison.
323       CMPP,
324
325       // Vector integer comparisons.
326       PCMPEQ, PCMPGT,
327       // Vector integer comparisons, the result is in a mask vector.
328       PCMPEQM, PCMPGTM,
329
330       /// Vector comparison generating mask bits for fp and
331       /// integer signed and unsigned data types.
332       CMPM,
333       CMPMU,
334       // Vector comparison with rounding mode for FP values
335       CMPM_RND,
336
337       // Arithmetic operations with FLAGS results.
338       ADD, SUB, ADC, SBB, SMUL,
339       INC, DEC, OR, XOR, AND,
340
341       BEXTR,  // Bit field extract
342
343       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
344
345       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
346       SMUL8, UMUL8,
347
348       // 8-bit divrem that zero-extend the high result (AH).
349       UDIVREM8_ZEXT_HREG,
350       SDIVREM8_SEXT_HREG,
351
352       // X86-specific multiply by immediate.
353       MUL_IMM,
354
355       // Vector bitwise comparisons.
356       PTEST,
357
358       // Vector packed fp sign bitwise comparisons.
359       TESTP,
360
361       // Vector "test" in AVX-512, the result is in a mask vector.
362       TESTM,
363       TESTNM,
364
365       // OR/AND test for masks
366       KORTEST,
367       KTEST,
368
369       // Several flavors of instructions with vector shuffle behaviors.
370       PACKSS,
371       PACKUS,
372       // Intra-lane alignr
373       PALIGNR,
374       // AVX512 inter-lane alignr
375       VALIGN,
376       PSHUFD,
377       PSHUFHW,
378       PSHUFLW,
379       SHUFP,
380       //Shuffle Packed Values at 128-bit granularity
381       SHUF128,
382       MOVDDUP,
383       MOVSHDUP,
384       MOVSLDUP,
385       MOVLHPS,
386       MOVLHPD,
387       MOVHLPS,
388       MOVLPS,
389       MOVLPD,
390       MOVSD,
391       MOVSS,
392       UNPCKL,
393       UNPCKH,
394       VPERMILPV,
395       VPERMILPI,
396       VPERMV,
397       VPERMV3,
398       VPERMIV3,
399       VPERMI,
400       VPERM2X128,
401       // Bitwise ternary logic
402       VPTERNLOG,
403       // Fix Up Special Packed Float32/64 values
404       VFIXUPIMM,
405       // Range Restriction Calculation For Packed Pairs of Float32/64 values
406       VRANGE,
407       // Reduce - Perform Reduction Transformation on scalar\packed FP
408       VREDUCE,
409       // RndScale - Round FP Values To Include A Given Number Of Fraction Bits
410       VRNDSCALE,
411       // VFPCLASS - Tests Types Of a FP Values for packed types.
412       VFPCLASS, 
413       // VFPCLASSS - Tests Types Of a FP Values for scalar types.
414       VFPCLASSS, 
415       // Broadcast scalar to vector
416       VBROADCAST,
417       // Broadcast mask to vector
418       VBROADCASTM,
419       // Broadcast subvector to vector
420       SUBV_BROADCAST,
421       // Insert/Extract vector element
422       VINSERT,
423       VEXTRACT,
424
425       /// SSE4A Extraction and Insertion.
426       EXTRQI, INSERTQI,
427
428       // XOP variable/immediate rotations
429       VPROT, VPROTI,
430       // XOP arithmetic/logical shifts
431       VPSHA, VPSHL,
432       // XOP signed/unsigned integer comparisons
433       VPCOM, VPCOMU,
434
435       // Vector multiply packed unsigned doubleword integers
436       PMULUDQ,
437       // Vector multiply packed signed doubleword integers
438       PMULDQ,
439       // Vector Multiply Packed UnsignedIntegers with Round and Scale
440       MULHRS,
441       // Multiply and Add Packed Integers
442       VPMADDUBSW, VPMADDWD,
443       // FMA nodes
444       FMADD,
445       FNMADD,
446       FMSUB,
447       FNMSUB,
448       FMADDSUB,
449       FMSUBADD,
450       // FMA with rounding mode
451       FMADD_RND,
452       FNMADD_RND,
453       FMSUB_RND,
454       FNMSUB_RND,
455       FMADDSUB_RND,
456       FMSUBADD_RND,
457
458       // Compress and expand
459       COMPRESS,
460       EXPAND,
461
462       //Convert Unsigned/Integer to Scalar Floating-Point Value
463       //with rounding mode
464       SINT_TO_FP_RND,
465       UINT_TO_FP_RND,
466
467       // Vector float/double to signed/unsigned integer.
468       FP_TO_SINT_RND, FP_TO_UINT_RND,
469       // Save xmm argument registers to the stack, according to %al. An operator
470       // is needed so that this can be expanded with control flow.
471       VASTART_SAVE_XMM_REGS,
472
473       // Windows's _chkstk call to do stack probing.
474       WIN_ALLOCA,
475
476       // For allocating variable amounts of stack space when using
477       // segmented stacks. Check if the current stacklet has enough space, and
478       // falls back to heap allocation if not.
479       SEG_ALLOCA,
480
481       // Memory barrier
482       MEMBARRIER,
483       MFENCE,
484       SFENCE,
485       LFENCE,
486
487       // Store FP status word into i16 register.
488       FNSTSW16r,
489
490       // Store contents of %ah into %eflags.
491       SAHF,
492
493       // Get a random integer and indicate whether it is valid in CF.
494       RDRAND,
495
496       // Get a NIST SP800-90B & C compliant random integer and
497       // indicate whether it is valid in CF.
498       RDSEED,
499
500       PCMPISTRI,
501       PCMPESTRI,
502
503       // Test if in transactional execution.
504       XTEST,
505
506       // ERI instructions
507       RSQRT28, RCP28, EXP2,
508
509       // Compare and swap.
510       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
511       LCMPXCHG8_DAG,
512       LCMPXCHG16_DAG,
513
514       // Load, scalar_to_vector, and zero extend.
515       VZEXT_LOAD,
516
517       // Store FP control world into i16 memory.
518       FNSTCW16m,
519
520       /// This instruction implements FP_TO_SINT with the
521       /// integer destination in memory and a FP reg source.  This corresponds
522       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
523       /// has two inputs (token chain and address) and two outputs (int value
524       /// and token chain).
525       FP_TO_INT16_IN_MEM,
526       FP_TO_INT32_IN_MEM,
527       FP_TO_INT64_IN_MEM,
528
529       /// This instruction implements SINT_TO_FP with the
530       /// integer source in memory and FP reg result.  This corresponds to the
531       /// X86::FILD*m instructions. It has three inputs (token chain, address,
532       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
533       /// also produces a flag).
534       FILD,
535       FILD_FLAG,
536
537       /// This instruction implements an extending load to FP stack slots.
538       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
539       /// operand, ptr to load from, and a ValueType node indicating the type
540       /// to load to.
541       FLD,
542
543       /// This instruction implements a truncating store to FP stack
544       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
545       /// chain operand, value to store, address, and a ValueType to store it
546       /// as.
547       FST,
548
549       /// This instruction grabs the address of the next argument
550       /// from a va_list. (reads and modifies the va_list in memory)
551       VAARG_64
552
553       // WARNING: Do not add anything in the end unless you want the node to
554       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
555       // thought as target memory ops!
556     };
557   }
558
559   /// Define some predicates that are used for node matching.
560   namespace X86 {
561     /// Return true if the specified
562     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
563     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
564     bool isVEXTRACT128Index(SDNode *N);
565
566     /// Return true if the specified
567     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
568     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
569     bool isVINSERT128Index(SDNode *N);
570
571     /// Return true if the specified
572     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
573     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
574     bool isVEXTRACT256Index(SDNode *N);
575
576     /// Return true if the specified
577     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
578     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
579     bool isVINSERT256Index(SDNode *N);
580
581     /// Return the appropriate
582     /// immediate to extract the specified EXTRACT_SUBVECTOR index
583     /// with VEXTRACTF128, VEXTRACTI128 instructions.
584     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
585
586     /// Return the appropriate
587     /// immediate to insert at the specified INSERT_SUBVECTOR index
588     /// with VINSERTF128, VINSERT128 instructions.
589     unsigned getInsertVINSERT128Immediate(SDNode *N);
590
591     /// Return the appropriate
592     /// immediate to extract the specified EXTRACT_SUBVECTOR index
593     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
594     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
595
596     /// Return the appropriate
597     /// immediate to insert at the specified INSERT_SUBVECTOR index
598     /// with VINSERTF64x4, VINSERTI64x4 instructions.
599     unsigned getInsertVINSERT256Immediate(SDNode *N);
600
601     /// Returns true if Elt is a constant zero or floating point constant +0.0.
602     bool isZeroNode(SDValue Elt);
603
604     /// Returns true of the given offset can be
605     /// fit into displacement field of the instruction.
606     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
607                                       bool hasSymbolicDisplacement = true);
608
609
610     /// Determines whether the callee is required to pop its
611     /// own arguments. Callee pop is necessary to support tail calls.
612     bool isCalleePop(CallingConv::ID CallingConv,
613                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
614
615   }
616
617   //===--------------------------------------------------------------------===//
618   //  X86 Implementation of the TargetLowering interface
619   class X86TargetLowering final : public TargetLowering {
620   public:
621     explicit X86TargetLowering(const X86TargetMachine &TM,
622                                const X86Subtarget &STI);
623
624     unsigned getJumpTableEncoding() const override;
625     bool useSoftFloat() const override;
626
627     MVT getScalarShiftAmountTy(const DataLayout &, EVT) const override {
628       return MVT::i8;
629     }
630
631     const MCExpr *
632     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
633                               const MachineBasicBlock *MBB, unsigned uid,
634                               MCContext &Ctx) const override;
635
636     /// Returns relocation base for the given PIC jumptable.
637     SDValue getPICJumpTableRelocBase(SDValue Table,
638                                      SelectionDAG &DAG) const override;
639     const MCExpr *
640     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
641                                  unsigned JTI, MCContext &Ctx) const override;
642
643     /// Return the desired alignment for ByVal aggregate
644     /// function arguments in the caller parameter area. For X86, aggregates
645     /// that contains are placed at 16-byte boundaries while the rest are at
646     /// 4-byte boundaries.
647     unsigned getByValTypeAlignment(Type *Ty,
648                                    const DataLayout &DL) const override;
649
650     /// Returns the target specific optimal type for load
651     /// and store operations as a result of memset, memcpy, and memmove
652     /// lowering. If DstAlign is zero that means it's safe to destination
653     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
654     /// means there isn't a need to check it against alignment requirement,
655     /// probably because the source does not need to be loaded. If 'IsMemset' is
656     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
657     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
658     /// source is constant so it does not need to be loaded.
659     /// It returns EVT::Other if the type should be determined using generic
660     /// target-independent logic.
661     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
662                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
663                             MachineFunction &MF) const override;
664
665     /// Returns true if it's safe to use load / store of the
666     /// specified type to expand memcpy / memset inline. This is mostly true
667     /// for all types except for some special cases. For example, on X86
668     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
669     /// also does type conversion. Note the specified type doesn't have to be
670     /// legal as the hook is used before type legalization.
671     bool isSafeMemOpType(MVT VT) const override;
672
673     /// Returns true if the target allows unaligned memory accesses of the
674     /// specified type. Returns whether it is "fast" in the last argument.
675     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
676                                        bool *Fast) const override;
677
678     /// Provide custom lowering hooks for some operations.
679     ///
680     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
681
682     /// Replace the results of node with an illegal result
683     /// type with new values built out of custom code.
684     ///
685     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
686                             SelectionDAG &DAG) const override;
687
688
689     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
690
691     /// Return true if the target has native support for
692     /// the specified value type and it is 'desirable' to use the type for the
693     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
694     /// instruction encodings are longer and some i16 instructions are slow.
695     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
696
697     /// Return true if the target has native support for the
698     /// specified value type and it is 'desirable' to use the type. e.g. On x86
699     /// i16 is legal, but undesirable since i16 instruction encodings are longer
700     /// and some i16 instructions are slow.
701     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
702
703     /// Return true if the MachineFunction contains a COPY which would imply
704     /// HasOpaqueSPAdjustment.
705     bool hasCopyImplyingStackAdjustment(MachineFunction *MF) const override;
706
707     MachineBasicBlock *
708       EmitInstrWithCustomInserter(MachineInstr *MI,
709                                   MachineBasicBlock *MBB) const override;
710
711
712     /// This method returns the name of a target specific DAG node.
713     const char *getTargetNodeName(unsigned Opcode) const override;
714
715     bool isCheapToSpeculateCttz() const override;
716
717     bool isCheapToSpeculateCtlz() const override;
718
719     /// Return the value type to use for ISD::SETCC.
720     EVT getSetCCResultType(const DataLayout &DL, LLVMContext &Context,
721                            EVT VT) const override;
722
723     /// Determine which of the bits specified in Mask are known to be either
724     /// zero or one and return them in the KnownZero/KnownOne bitsets.
725     void computeKnownBitsForTargetNode(const SDValue Op,
726                                        APInt &KnownZero,
727                                        APInt &KnownOne,
728                                        const SelectionDAG &DAG,
729                                        unsigned Depth = 0) const override;
730
731     /// Determine the number of bits in the operation that are sign bits.
732     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
733                                              const SelectionDAG &DAG,
734                                              unsigned Depth) const override;
735
736     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
737                         int64_t &Offset) const override;
738
739     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
740
741     bool ExpandInlineAsm(CallInst *CI) const override;
742
743     ConstraintType getConstraintType(StringRef Constraint) const override;
744
745     /// Examine constraint string and operand type and determine a weight value.
746     /// The operand object must already have been set up with the operand type.
747     ConstraintWeight
748       getSingleConstraintMatchWeight(AsmOperandInfo &info,
749                                      const char *constraint) const override;
750
751     const char *LowerXConstraint(EVT ConstraintVT) const override;
752
753     /// Lower the specified operand into the Ops vector. If it is invalid, don't
754     /// add anything to Ops. If hasMemory is true it means one of the asm
755     /// constraint of the inline asm instruction being processed is 'm'.
756     void LowerAsmOperandForConstraint(SDValue Op,
757                                       std::string &Constraint,
758                                       std::vector<SDValue> &Ops,
759                                       SelectionDAG &DAG) const override;
760
761     unsigned
762     getInlineAsmMemConstraint(StringRef ConstraintCode) const override {
763       if (ConstraintCode == "i")
764         return InlineAsm::Constraint_i;
765       else if (ConstraintCode == "o")
766         return InlineAsm::Constraint_o;
767       else if (ConstraintCode == "v")
768         return InlineAsm::Constraint_v;
769       else if (ConstraintCode == "X")
770         return InlineAsm::Constraint_X;
771       return TargetLowering::getInlineAsmMemConstraint(ConstraintCode);
772     }
773
774     /// Given a physical register constraint
775     /// (e.g. {edx}), return the register number and the register class for the
776     /// register.  This should only be used for C_Register constraints.  On
777     /// error, this returns a register number of 0.
778     std::pair<unsigned, const TargetRegisterClass *>
779     getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
780                                  StringRef Constraint, MVT VT) const override;
781
782     /// Return true if the addressing mode represented
783     /// by AM is legal for this target, for a load/store of the specified type.
784     bool isLegalAddressingMode(const DataLayout &DL, const AddrMode &AM,
785                                Type *Ty, unsigned AS) const override;
786
787     /// Return true if the specified immediate is legal
788     /// icmp immediate, that is the target has icmp instructions which can
789     /// compare a register against the immediate without having to materialize
790     /// the immediate into a register.
791     bool isLegalICmpImmediate(int64_t Imm) const override;
792
793     /// Return true if the specified immediate is legal
794     /// add immediate, that is the target has add instructions which can
795     /// add a register and the immediate without having to materialize
796     /// the immediate into a register.
797     bool isLegalAddImmediate(int64_t Imm) const override;
798
799     /// \brief Return the cost of the scaling factor used in the addressing
800     /// mode represented by AM for this target, for a load/store
801     /// of the specified type.
802     /// If the AM is supported, the return value must be >= 0.
803     /// If the AM is not supported, it returns a negative value.
804     int getScalingFactorCost(const DataLayout &DL, const AddrMode &AM, Type *Ty,
805                              unsigned AS) const override;
806
807     bool isVectorShiftByScalarCheap(Type *Ty) const override;
808
809     /// Return true if it's free to truncate a value of
810     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
811     /// register EAX to i16 by referencing its sub-register AX.
812     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
813     bool isTruncateFree(EVT VT1, EVT VT2) const override;
814
815     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
816
817     /// Return true if any actual instruction that defines a
818     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
819     /// register. This does not necessarily include registers defined in
820     /// unknown ways, such as incoming arguments, or copies from unknown
821     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
822     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
823     /// all instructions that define 32-bit values implicit zero-extend the
824     /// result out to 64 bits.
825     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
826     bool isZExtFree(EVT VT1, EVT VT2) const override;
827     bool isZExtFree(SDValue Val, EVT VT2) const override;
828
829     /// Return true if folding a vector load into ExtVal (a sign, zero, or any
830     /// extend node) is profitable.
831     bool isVectorLoadExtDesirable(SDValue) const override;
832
833     /// Return true if an FMA operation is faster than a pair of fmul and fadd
834     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
835     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
836     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
837
838     /// Return true if it's profitable to narrow
839     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
840     /// from i32 to i8 but not from i32 to i16.
841     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
842
843     /// Given an intrinsic, checks if on the target the intrinsic will need to map
844     /// to a MemIntrinsicNode (touches memory). If this is the case, it returns
845     /// true and stores the intrinsic information into the IntrinsicInfo that was
846     /// passed to the function.
847     bool getTgtMemIntrinsic(IntrinsicInfo &Info, const CallInst &I,
848                             unsigned Intrinsic) const override;
849
850     /// Returns true if the target can instruction select the
851     /// specified FP immediate natively. If false, the legalizer will
852     /// materialize the FP immediate as a load from a constant pool.
853     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
854
855     /// Targets can use this to indicate that they only support *some*
856     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
857     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
858     /// be legal.
859     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
860                             EVT VT) const override;
861
862     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
863     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
864     /// replace a VAND with a constant pool entry.
865     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
866                                 EVT VT) const override;
867
868     /// If true, then instruction selection should
869     /// seek to shrink the FP constant of the specified type to a smaller type
870     /// in order to save space and / or reduce runtime.
871     bool ShouldShrinkFPConstant(EVT VT) const override {
872       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
873       // expensive than a straight movsd. On the other hand, it's important to
874       // shrink long double fp constant since fldt is very slow.
875       return !X86ScalarSSEf64 || VT == MVT::f80;
876     }
877
878     /// Return true if we believe it is correct and profitable to reduce the
879     /// load node to a smaller type.
880     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
881                                EVT NewVT) const override;
882
883     /// Return true if the specified scalar FP type is computed in an SSE
884     /// register, not on the X87 floating point stack.
885     bool isScalarFPTypeInSSEReg(EVT VT) const {
886       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
887              (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
888     }
889
890     /// \brief Returns true if it is beneficial to convert a load of a constant
891     /// to just the constant itself.
892     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
893                                            Type *Ty) const override;
894
895     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
896     /// with this index.
897     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
898
899     /// Intel processors have a unified instruction and data cache
900     const char * getClearCacheBuiltinName() const override {
901       return nullptr; // nothing to do, move along.
902     }
903
904     unsigned getRegisterByName(const char* RegName, EVT VT,
905                                SelectionDAG &DAG) const override;
906
907     /// If a physical register, this returns the register that receives the
908     /// exception address on entry to an EH pad.
909     unsigned
910     getExceptionPointerRegister(const Constant *PersonalityFn) const override;
911
912     /// If a physical register, this returns the register that receives the
913     /// exception typeid on entry to a landing pad.
914     unsigned
915     getExceptionSelectorRegister(const Constant *PersonalityFn) const override;
916
917     /// This method returns a target specific FastISel object,
918     /// or null if the target does not support "fast" ISel.
919     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
920                              const TargetLibraryInfo *libInfo) const override;
921
922     /// Return true if the target stores stack protector cookies at a fixed
923     /// offset in some non-standard address space, and populates the address
924     /// space and offset as appropriate.
925     bool getStackCookieLocation(unsigned &AddressSpace,
926                                 unsigned &Offset) const override;
927
928     /// Return true if the target stores SafeStack pointer at a fixed offset in
929     /// some non-standard address space, and populates the address space and
930     /// offset as appropriate.
931     Value *getSafeStackPointerLocation(IRBuilder<> &IRB) const override;
932
933     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
934                       SelectionDAG &DAG) const;
935
936     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
937
938     bool useLoadStackGuardNode() const override;
939     /// \brief Customize the preferred legalization strategy for certain types.
940     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
941
942     bool isIntDivCheap(EVT VT, AttributeSet Attr) const override;
943
944   protected:
945     std::pair<const TargetRegisterClass *, uint8_t>
946     findRepresentativeClass(const TargetRegisterInfo *TRI,
947                             MVT VT) const override;
948
949   private:
950     /// Keep a pointer to the X86Subtarget around so that we can
951     /// make the right decision when generating code for different targets.
952     const X86Subtarget *Subtarget;
953
954     /// Select between SSE or x87 floating point ops.
955     /// When SSE is available, use it for f32 operations.
956     /// When SSE2 is available, use it for f64 operations.
957     bool X86ScalarSSEf32;
958     bool X86ScalarSSEf64;
959
960     /// A list of legal FP immediates.
961     std::vector<APFloat> LegalFPImmediates;
962
963     /// Indicate that this x86 target can instruction
964     /// select the specified FP immediate natively.
965     void addLegalFPImmediate(const APFloat& Imm) {
966       LegalFPImmediates.push_back(Imm);
967     }
968
969     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
970                             CallingConv::ID CallConv, bool isVarArg,
971                             const SmallVectorImpl<ISD::InputArg> &Ins,
972                             SDLoc dl, SelectionDAG &DAG,
973                             SmallVectorImpl<SDValue> &InVals) const;
974     SDValue LowerMemArgument(SDValue Chain,
975                              CallingConv::ID CallConv,
976                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
977                              SDLoc dl, SelectionDAG &DAG,
978                              const CCValAssign &VA,  MachineFrameInfo *MFI,
979                               unsigned i) const;
980     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
981                              SDLoc dl, SelectionDAG &DAG,
982                              const CCValAssign &VA,
983                              ISD::ArgFlagsTy Flags) const;
984
985     // Call lowering helpers.
986
987     /// Check whether the call is eligible for tail call optimization. Targets
988     /// that want to do tail call optimization should implement this function.
989     bool IsEligibleForTailCallOptimization(SDValue Callee,
990                                            CallingConv::ID CalleeCC,
991                                            bool isVarArg,
992                                            bool isCalleeStructRet,
993                                            bool isCallerStructRet,
994                                            Type *RetTy,
995                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
996                                     const SmallVectorImpl<SDValue> &OutVals,
997                                     const SmallVectorImpl<ISD::InputArg> &Ins,
998                                            SelectionDAG& DAG) const;
999     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
1000                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
1001                                 int FPDiff, SDLoc dl) const;
1002
1003     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
1004                                          SelectionDAG &DAG) const;
1005
1006     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
1007                                                bool isSigned,
1008                                                bool isReplace) const;
1009
1010     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
1011     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
1012     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
1013     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1014     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
1015     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
1016
1017     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
1018     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
1019     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
1020     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
1021                                int64_t Offset, SelectionDAG &DAG) const;
1022     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
1023     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
1024     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
1025     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1026     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
1027     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
1028     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
1029     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
1030     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
1031     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
1032     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
1033     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
1034                       SDLoc dl, SelectionDAG &DAG) const;
1035     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
1036     SDValue LowerSETCCE(SDValue Op, SelectionDAG &DAG) const;
1037     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
1038     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
1039     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
1040     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
1041     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
1042     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
1043     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
1044     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
1045     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
1046     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
1047     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
1048     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
1049     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
1050     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
1051     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
1052     SDValue LowerGC_TRANSITION_START(SDValue Op, SelectionDAG &DAG) const;
1053     SDValue LowerGC_TRANSITION_END(SDValue Op, SelectionDAG &DAG) const;
1054
1055     SDValue
1056       LowerFormalArguments(SDValue Chain,
1057                            CallingConv::ID CallConv, bool isVarArg,
1058                            const SmallVectorImpl<ISD::InputArg> &Ins,
1059                            SDLoc dl, SelectionDAG &DAG,
1060                            SmallVectorImpl<SDValue> &InVals) const override;
1061     SDValue LowerCall(CallLoweringInfo &CLI,
1062                       SmallVectorImpl<SDValue> &InVals) const override;
1063
1064     SDValue LowerReturn(SDValue Chain,
1065                         CallingConv::ID CallConv, bool isVarArg,
1066                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1067                         const SmallVectorImpl<SDValue> &OutVals,
1068                         SDLoc dl, SelectionDAG &DAG) const override;
1069
1070     bool supportSplitCSR(MachineFunction *MF) const override {
1071       return MF->getFunction()->getCallingConv() == CallingConv::CXX_FAST_TLS &&
1072           MF->getFunction()->hasFnAttribute(Attribute::NoUnwind);
1073     }
1074     void initializeSplitCSR(MachineBasicBlock *Entry) const override;
1075     void insertCopiesSplitCSR(
1076       MachineBasicBlock *Entry,
1077       const SmallVectorImpl<MachineBasicBlock *> &Exits) const override;
1078
1079     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
1080
1081     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
1082
1083     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
1084                                  ISD::NodeType ExtendKind) const override;
1085
1086     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
1087                         bool isVarArg,
1088                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1089                         LLVMContext &Context) const override;
1090
1091     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
1092
1093     TargetLoweringBase::AtomicExpansionKind
1094     shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
1095     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
1096     TargetLoweringBase::AtomicExpansionKind
1097     shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
1098
1099     LoadInst *
1100     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
1101
1102     bool needsCmpXchgNb(Type *MemType) const;
1103
1104     // Utility function to emit the low-level va_arg code for X86-64.
1105     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1106                        MachineInstr *MI,
1107                        MachineBasicBlock *MBB) const;
1108
1109     /// Utility function to emit the xmm reg save portion of va_start.
1110     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1111                                                    MachineInstr *BInstr,
1112                                                    MachineBasicBlock *BB) const;
1113
1114     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1115                                          MachineBasicBlock *BB) const;
1116
1117     MachineBasicBlock *EmitLoweredAtomicFP(MachineInstr *I,
1118                                            MachineBasicBlock *BB) const;
1119
1120     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1121                                               MachineBasicBlock *BB) const;
1122
1123     MachineBasicBlock *EmitLoweredCatchRet(MachineInstr *MI,
1124                                            MachineBasicBlock *BB) const;
1125
1126     MachineBasicBlock *EmitLoweredCatchPad(MachineInstr *MI,
1127                                            MachineBasicBlock *BB) const;
1128
1129     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1130                                             MachineBasicBlock *BB) const;
1131
1132     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1133                                           MachineBasicBlock *BB) const;
1134
1135     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1136                                         MachineBasicBlock *MBB) const;
1137
1138     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1139                                          MachineBasicBlock *MBB) const;
1140
1141     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1142                                      MachineBasicBlock *MBB) const;
1143
1144     /// Emit nodes that will be selected as "test Op0,Op0", or something
1145     /// equivalent, for use with the given x86 condition code.
1146     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1147                      SelectionDAG &DAG) const;
1148
1149     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1150     /// equivalent, for use with the given x86 condition code.
1151     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1152                     SelectionDAG &DAG) const;
1153
1154     /// Convert a comparison if required by the subtarget.
1155     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1156
1157     /// Use rsqrt* to speed up sqrt calculations.
1158     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1159                              unsigned &RefinementSteps,
1160                              bool &UseOneConstNR) const override;
1161
1162     /// Use rcp* to speed up fdiv calculations.
1163     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1164                              unsigned &RefinementSteps) const override;
1165
1166     /// Reassociate floating point divisions into multiply by reciprocal.
1167     unsigned combineRepeatedFPDivisors() const override;
1168   };
1169
1170   namespace X86 {
1171     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1172                              const TargetLibraryInfo *libInfo);
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