lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
  79
  80   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  81   setBooleanContents(ZeroOrOneBooleanContent);
  82   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  83   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  84
  85   // For 64-bit, since we have so many registers, use the ILP scheduler.
  86   // For 32-bit, use the register pressure specific scheduling.
  87   // For Atom, always use ILP scheduling.
  88   if (Subtarget->isAtom())
  89     setSchedulingPreference(Sched::ILP);
  90   else if (Subtarget->is64Bit())
  91     setSchedulingPreference(Sched::ILP);
  92   else
  93     setSchedulingPreference(Sched::RegPressure);
  94   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  95   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  96
  97   // Bypass expensive divides on Atom when compiling with O2.
  98   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  99     if (Subtarget->hasSlowDivide32())
 100       addBypassSlowDiv(32, 8);
 101     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 102       addBypassSlowDiv(64, 16);
 103   }
 104
 105   if (Subtarget->isTargetKnownWindowsMSVC()) {
 106     // Setup Windows compiler runtime calls.
 107     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 108     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 109     setLibcallName(RTLIB::SREM_I64, "_allrem");
 110     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 111     setLibcallName(RTLIB::MUL_I64, "_allmul");
 112     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 116     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 117   }
 118
 119   if (Subtarget->isTargetDarwin()) {
 120     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 121     setUseUnderscoreSetJmp(false);
 122     setUseUnderscoreLongJmp(false);
 123   } else if (Subtarget->isTargetWindowsGNU()) {
 124     // MS runtime is weird: it exports _setjmp, but longjmp!
 125     setUseUnderscoreSetJmp(true);
 126     setUseUnderscoreLongJmp(false);
 127   } else {
 128     setUseUnderscoreSetJmp(true);
 129     setUseUnderscoreLongJmp(true);
 130   }
 131
 132   // Set up the register classes.
 133   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 134   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 135   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 136   if (Subtarget->is64Bit())
 137     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 138
 139   for (MVT VT : MVT::integer_valuetypes())
 140     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 141
 142   // We don't accept any truncstore of integer registers.
 143   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 145   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 147   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 148   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 149
 150   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 151
 152   // SETOEQ and SETUNE require checking two conditions.
 153   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 155   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 158   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 159
 160   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 161   // operation.
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 164   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 165
 166   if (Subtarget->is64Bit()) {
 167     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 168       // f32/f64 are legal, f80 is custom.
 169       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 170     else
 171       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 172     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 173   } else if (!Subtarget->useSoftFloat()) {
 174     // We have an algorithm for SSE2->double, and we turn this into a
 175     // 64-bit FILD followed by conditional FADD for other targets.
 176     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 177     // We have an algorithm for SSE2, and we turn this into a 64-bit
 178     // FILD or VCVTUSI2SS/SD for other targets.
 179     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 180   }
 181
 182   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 183   // this operation.
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 185   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 186
 187   if (!Subtarget->useSoftFloat()) {
 188     // SSE has no i16 to fp conversion, only i32
 189     if (X86ScalarSSEf32) {
 190       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 191       // f32 and f64 cases are Legal, f80 case is not
 192       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 193     } else {
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 195       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 196     }
 197   } else {
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 199     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 200   }
 201
 202   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 203   // are Legal, f80 is custom lowered.
 204   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 205   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 206
 207   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 208   // this operation.
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 210   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 211
 212   if (X86ScalarSSEf32) {
 213     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 214     // f32 and f64 cases are Legal, f80 case is not
 215     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 216   } else {
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 218     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 219   }
 220
 221   // Handle FP_TO_UINT by promoting the destination to a larger signed
 222   // conversion.
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 225   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 226
 227   if (Subtarget->is64Bit()) {
 228     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 229       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 231       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 232     } else {
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 234       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 235     }
 236   } else if (!Subtarget->useSoftFloat()) {
 237     // Since AVX is a superset of SSE3, only check for SSE here.
 238     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 239       // Expand FP_TO_UINT into a select.
 240       // FIXME: We would like to use a Custom expander here eventually to do
 241       // the optimal thing for SSE vs. the default expansion in the legalizer.
 242       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 243     else
 244       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 245       // With SSE3 we can use fisttpll to convert to a signed i64; without
 246       // SSE, we're stuck with a fistpll.
 247       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 248
 249     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 250   }
 251
 252   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 253   if (!X86ScalarSSEf64) {
 254     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 255     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 256     if (Subtarget->is64Bit()) {
 257       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 258       // Without SSE, i64->f64 goes through memory.
 259       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 260     }
 261   }
 262
 263   // Scalar integer divide and remainder are lowered to use operations that
 264   // produce two results, to match the available instructions. This exposes
 265   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 266   // into a single instruction.
 267   //
 268   // Scalar integer multiply-high is also lowered to use two-result
 269   // operations, to match the available instructions. However, plain multiply
 270   // (low) operations are left as Legal, as there are single-result
 271   // instructions for this in x86. Using the two-result multiply instructions
 272   // when both high and low results are needed must be arranged by dagcombine.
 273   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 274     MVT VT = IntVTs[i];
 275     setOperationAction(ISD::MULHS, VT, Expand);
 276     setOperationAction(ISD::MULHU, VT, Expand);
 277     setOperationAction(ISD::SDIV, VT, Expand);
 278     setOperationAction(ISD::UDIV, VT, Expand);
 279     setOperationAction(ISD::SREM, VT, Expand);
 280     setOperationAction(ISD::UREM, VT, Expand);
 281
 282     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 283     setOperationAction(ISD::ADDC, VT, Custom);
 284     setOperationAction(ISD::ADDE, VT, Custom);
 285     setOperationAction(ISD::SUBC, VT, Custom);
 286     setOperationAction(ISD::SUBE, VT, Custom);
 287   }
 288
 289   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 290   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 291   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 296   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 297   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 303   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 304   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 305   if (Subtarget->is64Bit())
 306     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 308   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 309   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 310   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 311
 312   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 313     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 314     // is. We should promote the value to 64-bits to solve this.
 315     // This is what the CRT headers do - `fmodf` is an inline header
 316     // function casting to f64 and calling `fmod`.
 317     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 318   } else {
 319     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 320   }
 321
 322   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 323   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 324   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 325
 326   // Promote the i8 variants and force them on up to i32 which has a shorter
 327   // encoding.
 328   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 330   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 331   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 332   if (Subtarget->hasBMI()) {
 333     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 334     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 335     if (Subtarget->is64Bit())
 336       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 337   } else {
 338     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 339     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 340     if (Subtarget->is64Bit())
 341       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 342   }
 343
 344   if (Subtarget->hasLZCNT()) {
 345     // When promoting the i8 variants, force them to i32 for a shorter
 346     // encoding.
 347     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 350     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 351     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 352     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 353     if (Subtarget->is64Bit())
 354       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 355   } else {
 356     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 357     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 358     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 360     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 361     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 362     if (Subtarget->is64Bit()) {
 363       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 364       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 365     }
 366   }
 367
 368   // Special handling for half-precision floating point conversions.
 369   // If we don't have F16C support, then lower half float conversions
 370   // into library calls.
 371   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 372     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 373     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 374   }
 375
 376   // There's never any support for operations beyond MVT::f32.
 377   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 378   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 379   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 380   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 381
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 383   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 384   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 386   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 387   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 388
 389   if (Subtarget->hasPOPCNT()) {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 391   } else {
 392     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 393     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 394     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 395     if (Subtarget->is64Bit())
 396       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 397   }
 398
 399   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 400
 401   if (!Subtarget->hasMOVBE())
 402     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 403
 404   // These should be promoted to a larger select which is supported.
 405   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 406   // X86 wants to expand cmov itself.
 407   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 411   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 412   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 417   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 418   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 419   if (Subtarget->is64Bit()) {
 420     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 421     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 422   }
 423   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 424   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 425   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 426   // support continuation, user-level threading, and etc.. As a result, no
 427   // other SjLj exception interfaces are implemented and please don't build
 428   // your own exception handling based on them.
 429   // LLVM/Clang supports zero-cost DWARF exception handling.
 430   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 431   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 432
 433   // Darwin ABI issue.
 434   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 435   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 436   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 437   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 438   if (Subtarget->is64Bit())
 439     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 440   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 441   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 442   if (Subtarget->is64Bit()) {
 443     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 444     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 445     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 446     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 447     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 448   }
 449   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 450   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 451   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 452   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 453   if (Subtarget->is64Bit()) {
 454     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 455     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 456     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 457   }
 458
 459   if (Subtarget->hasSSE1())
 460     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 461
 462   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 463
 464   // Expand certain atomics
 465   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 466     MVT VT = IntVTs[i];
 467     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 468     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 469     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 470   }
 471
 472   if (Subtarget->hasCmpxchg16b()) {
 473     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 474   }
 475
 476   // FIXME - use subtarget debug flags
 477   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 478       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 479     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 480   }
 481
 482   if (Subtarget->isTarget64BitLP64()) {
 483     setExceptionPointerRegister(X86::RAX);
 484     setExceptionSelectorRegister(X86::RDX);
 485   } else {
 486     setExceptionPointerRegister(X86::EAX);
 487     setExceptionSelectorRegister(X86::EDX);
 488   }
 489   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 490   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 491
 492   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 493   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 494
 495   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 496   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 497
 498   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 499   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 500   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 501   if (Subtarget->is64Bit()) {
 502     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 503     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 504   } else {
 505     // TargetInfo::CharPtrBuiltinVaList
 506     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 507     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 508   }
 509
 510   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 511   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 512
 513   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 514
 515   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 516   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 517   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 518
 519   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 520     // f32 and f64 use SSE.
 521     // Set up the FP register classes.
 522     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 523     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 524
 525     // Use ANDPD to simulate FABS.
 526     setOperationAction(ISD::FABS , MVT::f64, Custom);
 527     setOperationAction(ISD::FABS , MVT::f32, Custom);
 528
 529     // Use XORP to simulate FNEG.
 530     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 531     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 532
 533     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 534     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 535     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 536
 537     // Lower this to FGETSIGNx86 plus an AND.
 538     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 539     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 540
 541     // We don't support sin/cos/fmod
 542     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 545     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 546     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 547     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 548
 549     // Expand FP immediates into loads from the stack, except for the special
 550     // cases we handle.
 551     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 552     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 553   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 554     // Use SSE for f32, x87 for f64.
 555     // Set up the FP register classes.
 556     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 557     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 558
 559     // Use ANDPS to simulate FABS.
 560     setOperationAction(ISD::FABS , MVT::f32, Custom);
 561
 562     // Use XORP to simulate FNEG.
 563     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 564
 565     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 566
 567     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 568     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 569     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 570
 571     // We don't support sin/cos/fmod
 572     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 573     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 574     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 575
 576     // Special cases we handle for FP constants.
 577     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 578     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 579     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 580     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 581     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 582
 583     if (!TM.Options.UnsafeFPMath) {
 584       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 585       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 586       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 587     }
 588   } else if (!Subtarget->useSoftFloat()) {
 589     // f32 and f64 in x87.
 590     // Set up the FP register classes.
 591     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 592     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 593
 594     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 595     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 596     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 597     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 598
 599     if (!TM.Options.UnsafeFPMath) {
 600       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 601       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 602       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 603       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 604       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 605       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 606     }
 607     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 608     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 609     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 610     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 611     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 612     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 613     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 614     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 615   }
 616
 617   // We don't support FMA.
 618   setOperationAction(ISD::FMA, MVT::f64, Expand);
 619   setOperationAction(ISD::FMA, MVT::f32, Expand);
 620
 621   // Long double always uses X87.
 622   if (!Subtarget->useSoftFloat()) {
 623     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 624     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 625     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 626     {
 627       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 628       addLegalFPImmediate(TmpFlt);  // FLD0
 629       TmpFlt.changeSign();
 630       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 631
 632       bool ignored;
 633       APFloat TmpFlt2(+1.0);
 634       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 635                       &ignored);
 636       addLegalFPImmediate(TmpFlt2);  // FLD1
 637       TmpFlt2.changeSign();
 638       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 639     }
 640
 641     if (!TM.Options.UnsafeFPMath) {
 642       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 643       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 644       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 645     }
 646
 647     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 648     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 649     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 650     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 651     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 652     setOperationAction(ISD::FMA, MVT::f80, Expand);
 653   }
 654
 655   // Always use a library call for pow.
 656   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 657   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 658   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 659
 660   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 661   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 662   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 663   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 664   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 665   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 666   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 667
 668   // First set operation action for all vector types to either promote
 669   // (for widening) or expand (for scalarization). Then we will selectively
 670   // turn on ones that can be effectively codegen'd.
 671   for (MVT VT : MVT::vector_valuetypes()) {
 672     setOperationAction(ISD::ADD , VT, Expand);
 673     setOperationAction(ISD::SUB , VT, Expand);
 674     setOperationAction(ISD::FADD, VT, Expand);
 675     setOperationAction(ISD::FNEG, VT, Expand);
 676     setOperationAction(ISD::FSUB, VT, Expand);
 677     setOperationAction(ISD::MUL , VT, Expand);
 678     setOperationAction(ISD::FMUL, VT, Expand);
 679     setOperationAction(ISD::SDIV, VT, Expand);
 680     setOperationAction(ISD::UDIV, VT, Expand);
 681     setOperationAction(ISD::FDIV, VT, Expand);
 682     setOperationAction(ISD::SREM, VT, Expand);
 683     setOperationAction(ISD::UREM, VT, Expand);
 684     setOperationAction(ISD::LOAD, VT, Expand);
 685     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 686     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 687     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 688     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 689     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 690     setOperationAction(ISD::FABS, VT, Expand);
 691     setOperationAction(ISD::FSIN, VT, Expand);
 692     setOperationAction(ISD::FSINCOS, VT, Expand);
 693     setOperationAction(ISD::FCOS, VT, Expand);
 694     setOperationAction(ISD::FSINCOS, VT, Expand);
 695     setOperationAction(ISD::FREM, VT, Expand);
 696     setOperationAction(ISD::FMA,  VT, Expand);
 697     setOperationAction(ISD::FPOWI, VT, Expand);
 698     setOperationAction(ISD::FSQRT, VT, Expand);
 699     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 700     setOperationAction(ISD::FFLOOR, VT, Expand);
 701     setOperationAction(ISD::FCEIL, VT, Expand);
 702     setOperationAction(ISD::FTRUNC, VT, Expand);
 703     setOperationAction(ISD::FRINT, VT, Expand);
 704     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 705     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 706     setOperationAction(ISD::MULHS, VT, Expand);
 707     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 708     setOperationAction(ISD::MULHU, VT, Expand);
 709     setOperationAction(ISD::SDIVREM, VT, Expand);
 710     setOperationAction(ISD::UDIVREM, VT, Expand);
 711     setOperationAction(ISD::FPOW, VT, Expand);
 712     setOperationAction(ISD::CTPOP, VT, Expand);
 713     setOperationAction(ISD::CTTZ, VT, Expand);
 714     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 715     setOperationAction(ISD::CTLZ, VT, Expand);
 716     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 717     setOperationAction(ISD::SHL, VT, Expand);
 718     setOperationAction(ISD::SRA, VT, Expand);
 719     setOperationAction(ISD::SRL, VT, Expand);
 720     setOperationAction(ISD::ROTL, VT, Expand);
 721     setOperationAction(ISD::ROTR, VT, Expand);
 722     setOperationAction(ISD::BSWAP, VT, Expand);
 723     setOperationAction(ISD::SETCC, VT, Expand);
 724     setOperationAction(ISD::FLOG, VT, Expand);
 725     setOperationAction(ISD::FLOG2, VT, Expand);
 726     setOperationAction(ISD::FLOG10, VT, Expand);
 727     setOperationAction(ISD::FEXP, VT, Expand);
 728     setOperationAction(ISD::FEXP2, VT, Expand);
 729     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 730     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 731     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 732     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 733     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 734     setOperationAction(ISD::TRUNCATE, VT, Expand);
 735     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 736     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 737     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 738     setOperationAction(ISD::VSELECT, VT, Expand);
 739     setOperationAction(ISD::SELECT_CC, VT, Expand);
 740     for (MVT InnerVT : MVT::vector_valuetypes()) {
 741       setTruncStoreAction(InnerVT, VT, Expand);
 742
 743       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 744       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 745
 746       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 747       // types, we have to deal with them whether we ask for Expansion or not.
 748       // Setting Expand causes its own optimisation problems though, so leave
 749       // them legal.
 750       if (VT.getVectorElementType() == MVT::i1)
 751         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 752
 753       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 754       // split/scalarized right now.
 755       if (VT.getVectorElementType() == MVT::f16)
 756         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 757     }
 758   }
 759
 760   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 761   // with -msoft-float, disable use of MMX as well.
 762   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 763     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 764     // No operations on x86mmx supported, everything uses intrinsics.
 765   }
 766
 767   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 768   // into smaller operations.
 769   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 770     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 771     setOperationAction(ISD::AND,                MMXTy,      Expand);
 772     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 773     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 774     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 775     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 776     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 777   }
 778   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 779
 780   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 781     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 782
 783     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 785     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 786     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 787     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 788     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 789     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 790     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 791     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 792     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 793     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 794     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 795     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 796     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 797   }
 798
 799   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 800     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 801
 802     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 803     // registers cannot be used even for integer operations.
 804     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 805     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 806     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 807     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 808
 809     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 810     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 811     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 812     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 813     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 814     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 815     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 816     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 817     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 818     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 819     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 821     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 823     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 824     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 825     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 827     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 828     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 829     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 830     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 831     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 832
 833     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 834     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 835     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 836     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 837
 838     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 839     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 840     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 841     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 842
 843     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 844     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 845     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 846     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 848
 849     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 850     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 851     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 852     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 853
 854     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 855     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 856     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 857     // ISD::CTTZ v2i64 - scalarization is faster.
 858     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 859     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 860     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 861     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 862
 863     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 864     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 865       MVT VT = (MVT::SimpleValueType)i;
 866       // Do not attempt to custom lower non-power-of-2 vectors
 867       if (!isPowerOf2_32(VT.getVectorNumElements()))
 868         continue;
 869       // Do not attempt to custom lower non-128-bit vectors
 870       if (!VT.is128BitVector())
 871         continue;
 872       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 873       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 874       setOperationAction(ISD::VSELECT,            VT, Custom);
 875       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 876     }
 877
 878     // We support custom legalizing of sext and anyext loads for specific
 879     // memory vector types which we can load as a scalar (or sequence of
 880     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 881     // loads these must work with a single scalar load.
 882     for (MVT VT : MVT::integer_vector_valuetypes()) {
 883       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 884       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 885       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 886       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 887       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 888       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 889       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 890       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 891       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 892     }
 893
 894     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 895     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 896     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 897     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 898     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 899     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 900     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 901     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 902
 903     if (Subtarget->is64Bit()) {
 904       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 905       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 906     }
 907
 908     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 909     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 910       MVT VT = (MVT::SimpleValueType)i;
 911
 912       // Do not attempt to promote non-128-bit vectors
 913       if (!VT.is128BitVector())
 914         continue;
 915
 916       setOperationAction(ISD::AND,    VT, Promote);
 917       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 918       setOperationAction(ISD::OR,     VT, Promote);
 919       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 920       setOperationAction(ISD::XOR,    VT, Promote);
 921       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 922       setOperationAction(ISD::LOAD,   VT, Promote);
 923       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 924       setOperationAction(ISD::SELECT, VT, Promote);
 925       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 926     }
 927
 928     // Custom lower v2i64 and v2f64 selects.
 929     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 930     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 931     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 932     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 933
 934     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 935     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 936
 937     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 938
 939     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 940     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 941     // As there is no 64-bit GPR available, we need build a special custom
 942     // sequence to convert from v2i32 to v2f32.
 943     if (!Subtarget->is64Bit())
 944       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 945
 946     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 947     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 948
 949     for (MVT VT : MVT::fp_vector_valuetypes())
 950       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 951
 952     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 953     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 954     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 955   }
 956
 957   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 958     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 959       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 960       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 961       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 962       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 963       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 964     }
 965
 966     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 967     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 968     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 969     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 970     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 971     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 972     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 973     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 974
 975     // FIXME: Do we need to handle scalar-to-vector here?
 976     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 977
 978     // We directly match byte blends in the backend as they match the VSELECT
 979     // condition form.
 980     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 981
 982     // SSE41 brings specific instructions for doing vector sign extend even in
 983     // cases where we don't have SRA.
 984     for (MVT VT : MVT::integer_vector_valuetypes()) {
 985       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 986       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 987       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 988     }
 989
 990     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 991     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 992     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 993     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 994     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 995     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 996     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 997
 998     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 999     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1000     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1001     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1002     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1003     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1004
1005     // i8 and i16 vectors are custom because the source register and source
1006     // source memory operand types are not the same width.  f32 vectors are
1007     // custom since the immediate controlling the insert encodes additional
1008     // information.
1009     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1010     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1011     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1013
1014     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1015     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1016     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1017     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1018
1019     // FIXME: these should be Legal, but that's only for the case where
1020     // the index is constant.  For now custom expand to deal with that.
1021     if (Subtarget->is64Bit()) {
1022       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1023       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1024     }
1025   }
1026
1027   if (Subtarget->hasSSE2()) {
1028     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1029     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1030     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1031
1032     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1033     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1034
1035     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1036     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1037
1038     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1039     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1040
1041     // In the customized shift lowering, the legal cases in AVX2 will be
1042     // recognized.
1043     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1044     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1045
1046     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1047     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1048
1049     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1050     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1051   }
1052
1053   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1054     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1055     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1056     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1057     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1058     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1059     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1060
1061     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1063     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1064
1065     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1066     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1067     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1068     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1069     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1070     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1071     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1072     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1073     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1074     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1075     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1076     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1077
1078     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1079     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1080     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1081     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1082     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1083     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1084     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1085     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1086     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1087     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1088     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1089     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1090
1091     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1092     // even though v8i16 is a legal type.
1093     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1094     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1095     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1096
1097     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1098     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1099     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1100
1101     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1102     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1103
1104     for (MVT VT : MVT::fp_vector_valuetypes())
1105       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1106
1107     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1108     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1109
1110     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1111     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1112
1113     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1114     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1115
1116     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1117     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1118     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1119     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1120
1121     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1122     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1123     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1124
1125     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1126     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1127     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1128     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1129     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1130     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1131     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1132     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1133     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1134     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1135     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1136     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1137
1138     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1142
1143     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1144     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1145     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1146     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1147     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1148     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1149     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1150     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1151
1152     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1153       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1154       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1155       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1156       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1157       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1158       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1159     }
1160
1161     if (Subtarget->hasInt256()) {
1162       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1168       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1171
1172       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1173       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1174       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1175       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1176
1177       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1178       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1179       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1180       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1181
1182       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1183       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1184       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1185       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1186       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1187       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1188       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1189       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1190       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1191       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1192       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1193       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1194
1195       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1196       // when we have a 256bit-wide blend with immediate.
1197       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1198
1199       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1201       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1202       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1203       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1204       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1205       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1206
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1208       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1209       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1210       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1211       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1212       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1213     } else {
1214       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1225       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1226       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1227       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1228
1229       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1230       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1231       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1232       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1233       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1234       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1235       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1236       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1237       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1238       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1239       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1240       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1241     }
1242
1243     // In the customized shift lowering, the legal cases in AVX2 will be
1244     // recognized.
1245     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1246     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1247
1248     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1249     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1250
1251     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1252     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1253
1254     // Custom lower several nodes for 256-bit types.
1255     for (MVT VT : MVT::vector_valuetypes()) {
1256       if (VT.getScalarSizeInBits() >= 32) {
1257         setOperationAction(ISD::MLOAD,  VT, Legal);
1258         setOperationAction(ISD::MSTORE, VT, Legal);
1259       }
1260       // Extract subvector is special because the value type
1261       // (result) is 128-bit but the source is 256-bit wide.
1262       if (VT.is128BitVector()) {
1263         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1264       }
1265       // Do not attempt to custom lower other non-256-bit vectors
1266       if (!VT.is256BitVector())
1267         continue;
1268
1269       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1270       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1271       setOperationAction(ISD::VSELECT,            VT, Custom);
1272       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1273       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1274       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1275       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1276       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1277     }
1278
1279     if (Subtarget->hasInt256())
1280       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1281
1282     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1283     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1284       MVT VT = (MVT::SimpleValueType)i;
1285
1286       // Do not attempt to promote non-256-bit vectors
1287       if (!VT.is256BitVector())
1288         continue;
1289
1290       setOperationAction(ISD::AND,    VT, Promote);
1291       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1292       setOperationAction(ISD::OR,     VT, Promote);
1293       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1294       setOperationAction(ISD::XOR,    VT, Promote);
1295       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1296       setOperationAction(ISD::LOAD,   VT, Promote);
1297       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1298       setOperationAction(ISD::SELECT, VT, Promote);
1299       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1300     }
1301   }
1302
1303   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1304     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1305     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1306     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1307     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1308
1309     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1310     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1311     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1312
1313     for (MVT VT : MVT::fp_vector_valuetypes())
1314       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1315
1316     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1317     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1318     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1319     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1320     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1321     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1322     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1323     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1324     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1325     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1326     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1327     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1328
1329     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1330     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1331     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1332     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1333     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1334     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1335     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1336     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1337     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1338     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1339     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1340     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1341     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1342
1343     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1344     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1345     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1346     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1347     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1348     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1349
1350     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1351     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1352     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1353     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1354     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1355     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1356     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1357     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1358
1359     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1360     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1361     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1362     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1363     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1364     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1365     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1366     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1367     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1368     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1369     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1370     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1371     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1372     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1373     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1374     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1375
1376     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1377     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1378     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1379     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1380     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1381     if (Subtarget->hasVLX()){
1382       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1383       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1384       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1385       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1386       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1387
1388       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1389       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1390       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1391       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1392       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1393     }
1394     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1395     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1396     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1397     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1398     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1399     if (Subtarget->hasDQI()) {
1400       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1401       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1402
1403       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1404       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1405       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1406       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1407       if (Subtarget->hasVLX()) {
1408         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1409         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1410         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1411         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1412         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1413         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1414         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1415         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1416       }
1417     }
1418     if (Subtarget->hasVLX()) {
1419       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1420       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1421       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1422       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1423       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1424       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1425       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1426       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1427     }
1428     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1429     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1430     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1431     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1432     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1433     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1434     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1435     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1436     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1437     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1438     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1439     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1440     if (Subtarget->hasDQI()) {
1441       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1442       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1443     }
1444     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1445     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1446     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1447     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1448     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1449     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1450     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1451     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1452     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1453     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1454
1455     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1456     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1457     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1458     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1459     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1460
1461     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1462     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1463
1464     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1465
1466     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1468     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1469     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1470     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1471     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1472     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1473     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1474     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1475     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1476     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1477
1478     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1479     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1480     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1481     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1482     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1483     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1484     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1485     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1486
1487     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1488     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1489
1490     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1491     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1492
1493     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1494
1495     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1496     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1497
1498     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1499     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1500
1501     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1502     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1503
1504     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1505     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1506     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1507     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1508     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1509     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1510
1511     if (Subtarget->hasCDI()) {
1512       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1513       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64, Legal);
1515       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1516
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64, Custom);
1518       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1519     }
1520     if (Subtarget->hasVLX() && Subtarget->hasCDI()) {
1521       setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1522       setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1523       setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1524       setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1525       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1526       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1527       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1528       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1529
1530       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1531       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1532       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1533       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1534     }
1535     if (Subtarget->hasDQI()) {
1536       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1537       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1538       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1539     }
1540     // Custom lower several nodes.
1541     for (MVT VT : MVT::vector_valuetypes()) {
1542       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1543       if (EltSize == 1) {
1544         setOperationAction(ISD::AND, VT, Legal);
1545         setOperationAction(ISD::OR,  VT, Legal);
1546         setOperationAction(ISD::XOR,  VT, Legal);
1547       }
1548       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1549         setOperationAction(ISD::MGATHER,  VT, Custom);
1550         setOperationAction(ISD::MSCATTER, VT, Custom);
1551       }
1552       // Extract subvector is special because the value type
1553       // (result) is 256/128-bit but the source is 512-bit wide.
1554       if (VT.is128BitVector() || VT.is256BitVector()) {
1555         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1556       }
1557       if (VT.getVectorElementType() == MVT::i1)
1558         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1559
1560       // Do not attempt to custom lower other non-512-bit vectors
1561       if (!VT.is512BitVector())
1562         continue;
1563
1564       if (EltSize >= 32) {
1565         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1566         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1567         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1568         setOperationAction(ISD::VSELECT,             VT, Legal);
1569         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1570         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1571         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1572         setOperationAction(ISD::MLOAD,               VT, Legal);
1573         setOperationAction(ISD::MSTORE,              VT, Legal);
1574       }
1575     }
1576     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1577       MVT VT = (MVT::SimpleValueType)i;
1578
1579       // Do not attempt to promote non-512-bit vectors.
1580       if (!VT.is512BitVector())
1581         continue;
1582
1583       setOperationAction(ISD::SELECT, VT, Promote);
1584       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1585     }
1586   }// has  AVX-512
1587
1588   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1589     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1590     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1591
1592     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1593     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1594
1595     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1596     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1597     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1598     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1599     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1600     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1601     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1602     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1603     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1605     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1606     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1607     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1608     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1609     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1610     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1611     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1612     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1613     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1614     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1615     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1616     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1617     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1618     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1619     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1620     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1621     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1622     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1623     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1624     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1625     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1628
1629     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1630     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1631     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1632     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1633     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1634     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1635     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1636     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1637
1638     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1639     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1640     if (Subtarget->hasVLX())
1641       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1642
1643     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1644       const MVT VT = (MVT::SimpleValueType)i;
1645
1646       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1647
1648       // Do not attempt to promote non-512-bit vectors.
1649       if (!VT.is512BitVector())
1650         continue;
1651
1652       if (EltSize < 32) {
1653         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1654         setOperationAction(ISD::VSELECT,             VT, Legal);
1655       }
1656     }
1657   }
1658
1659   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1660     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1661     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1662
1663     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1664     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1665     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1666     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1667     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1668     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1669     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1670     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1672     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1675
1676     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1677     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1678     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1679     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1680     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1681     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1682     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1683     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1684
1685     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1686     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1687     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1688     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1689     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1690     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1691     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1692     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1693   }
1694
1695   // We want to custom lower some of our intrinsics.
1696   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1697   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1698   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1699   if (!Subtarget->is64Bit())
1700     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1701
1702   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1703   // handle type legalization for these operations here.
1704   //
1705   // FIXME: We really should do custom legalization for addition and
1706   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1707   // than generic legalization for 64-bit multiplication-with-overflow, though.
1708   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1709     // Add/Sub/Mul with overflow operations are custom lowered.
1710     MVT VT = IntVTs[i];
1711     setOperationAction(ISD::SADDO, VT, Custom);
1712     setOperationAction(ISD::UADDO, VT, Custom);
1713     setOperationAction(ISD::SSUBO, VT, Custom);
1714     setOperationAction(ISD::USUBO, VT, Custom);
1715     setOperationAction(ISD::SMULO, VT, Custom);
1716     setOperationAction(ISD::UMULO, VT, Custom);
1717   }
1718
1719   if (!Subtarget->is64Bit()) {
1720     // These libcalls are not available in 32-bit.
1721     setLibcallName(RTLIB::SHL_I128, nullptr);
1722     setLibcallName(RTLIB::SRL_I128, nullptr);
1723     setLibcallName(RTLIB::SRA_I128, nullptr);
1724   }
1725
1726   // Combine sin / cos into one node or libcall if possible.
1727   if (Subtarget->hasSinCos()) {
1728     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1729     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1730     if (Subtarget->isTargetDarwin()) {
1731       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1732       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1733       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1734       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1735     }
1736   }
1737
1738   if (Subtarget->isTargetWin64()) {
1739     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1740     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1741     setOperationAction(ISD::SREM, MVT::i128, Custom);
1742     setOperationAction(ISD::UREM, MVT::i128, Custom);
1743     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1744     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1745   }
1746
1747   // We have target-specific dag combine patterns for the following nodes:
1748   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1749   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1750   setTargetDAGCombine(ISD::BITCAST);
1751   setTargetDAGCombine(ISD::VSELECT);
1752   setTargetDAGCombine(ISD::SELECT);
1753   setTargetDAGCombine(ISD::SHL);
1754   setTargetDAGCombine(ISD::SRA);
1755   setTargetDAGCombine(ISD::SRL);
1756   setTargetDAGCombine(ISD::OR);
1757   setTargetDAGCombine(ISD::AND);
1758   setTargetDAGCombine(ISD::ADD);
1759   setTargetDAGCombine(ISD::FADD);
1760   setTargetDAGCombine(ISD::FSUB);
1761   setTargetDAGCombine(ISD::FMA);
1762   setTargetDAGCombine(ISD::SUB);
1763   setTargetDAGCombine(ISD::LOAD);
1764   setTargetDAGCombine(ISD::MLOAD);
1765   setTargetDAGCombine(ISD::STORE);
1766   setTargetDAGCombine(ISD::MSTORE);
1767   setTargetDAGCombine(ISD::ZERO_EXTEND);
1768   setTargetDAGCombine(ISD::ANY_EXTEND);
1769   setTargetDAGCombine(ISD::SIGN_EXTEND);
1770   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1771   setTargetDAGCombine(ISD::SINT_TO_FP);
1772   setTargetDAGCombine(ISD::UINT_TO_FP);
1773   setTargetDAGCombine(ISD::SETCC);
1774   setTargetDAGCombine(ISD::BUILD_VECTOR);
1775   setTargetDAGCombine(ISD::MUL);
1776   setTargetDAGCombine(ISD::XOR);
1777
1778   computeRegisterProperties(Subtarget->getRegisterInfo());
1779
1780   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1781   MaxStoresPerMemsetOptSize = 8;
1782   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1783   MaxStoresPerMemcpyOptSize = 4;
1784   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1785   MaxStoresPerMemmoveOptSize = 4;
1786   setPrefLoopAlignment(4); // 2^4 bytes.
1787
1788   // A predictable cmov does not hurt on an in-order CPU.
1789   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1790   PredictableSelectIsExpensive = !Subtarget->isAtom();
1791   EnableExtLdPromotion = true;
1792   setPrefFunctionAlignment(4); // 2^4 bytes.
1793
1794   verifyIntrinsicTables();
1795 }
1796
1797 // This has so far only been implemented for 64-bit MachO.
1798 bool X86TargetLowering::useLoadStackGuardNode() const {
1799   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1800 }
1801
1802 TargetLoweringBase::LegalizeTypeAction
1803 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1804   if (ExperimentalVectorWideningLegalization &&
1805       VT.getVectorNumElements() != 1 &&
1806       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1807     return TypeWidenVector;
1808
1809   return TargetLoweringBase::getPreferredVectorAction(VT);
1810 }
1811
1812 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1813                                           EVT VT) const {
1814   if (!VT.isVector())
1815     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1816
1817   const unsigned NumElts = VT.getVectorNumElements();
1818   const EVT EltVT = VT.getVectorElementType();
1819   if (VT.is512BitVector()) {
1820     if (Subtarget->hasAVX512())
1821       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1822           EltVT == MVT::f32 || EltVT == MVT::f64)
1823         switch(NumElts) {
1824         case  8: return MVT::v8i1;
1825         case 16: return MVT::v16i1;
1826       }
1827     if (Subtarget->hasBWI())
1828       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1829         switch(NumElts) {
1830         case 32: return MVT::v32i1;
1831         case 64: return MVT::v64i1;
1832       }
1833   }
1834
1835   if (VT.is256BitVector() || VT.is128BitVector()) {
1836     if (Subtarget->hasVLX())
1837       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1838           EltVT == MVT::f32 || EltVT == MVT::f64)
1839         switch(NumElts) {
1840         case 2: return MVT::v2i1;
1841         case 4: return MVT::v4i1;
1842         case 8: return MVT::v8i1;
1843       }
1844     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1845       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1846         switch(NumElts) {
1847         case  8: return MVT::v8i1;
1848         case 16: return MVT::v16i1;
1849         case 32: return MVT::v32i1;
1850       }
1851   }
1852
1853   return VT.changeVectorElementTypeToInteger();
1854 }
1855
1856 /// Helper for getByValTypeAlignment to determine
1857 /// the desired ByVal argument alignment.
1858 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1859   if (MaxAlign == 16)
1860     return;
1861   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1862     if (VTy->getBitWidth() == 128)
1863       MaxAlign = 16;
1864   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1865     unsigned EltAlign = 0;
1866     getMaxByValAlign(ATy->getElementType(), EltAlign);
1867     if (EltAlign > MaxAlign)
1868       MaxAlign = EltAlign;
1869   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1870     for (auto *EltTy : STy->elements()) {
1871       unsigned EltAlign = 0;
1872       getMaxByValAlign(EltTy, EltAlign);
1873       if (EltAlign > MaxAlign)
1874         MaxAlign = EltAlign;
1875       if (MaxAlign == 16)
1876         break;
1877     }
1878   }
1879 }
1880
1881 /// Return the desired alignment for ByVal aggregate
1882 /// function arguments in the caller parameter area. For X86, aggregates
1883 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1884 /// are at 4-byte boundaries.
1885 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1886                                                   const DataLayout &DL) const {
1887   if (Subtarget->is64Bit()) {
1888     // Max of 8 and alignment of type.
1889     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1890     if (TyAlign > 8)
1891       return TyAlign;
1892     return 8;
1893   }
1894
1895   unsigned Align = 4;
1896   if (Subtarget->hasSSE1())
1897     getMaxByValAlign(Ty, Align);
1898   return Align;
1899 }
1900
1901 /// Returns the target specific optimal type for load
1902 /// and store operations as a result of memset, memcpy, and memmove
1903 /// lowering. If DstAlign is zero that means it's safe to destination
1904 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1905 /// means there isn't a need to check it against alignment requirement,
1906 /// probably because the source does not need to be loaded. If 'IsMemset' is
1907 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1908 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1909 /// source is constant so it does not need to be loaded.
1910 /// It returns EVT::Other if the type should be determined using generic
1911 /// target-independent logic.
1912 EVT
1913 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1914                                        unsigned DstAlign, unsigned SrcAlign,
1915                                        bool IsMemset, bool ZeroMemset,
1916                                        bool MemcpyStrSrc,
1917                                        MachineFunction &MF) const {
1918   const Function *F = MF.getFunction();
1919   if ((!IsMemset || ZeroMemset) &&
1920       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1921     if (Size >= 16 &&
1922         (!Subtarget->isUnalignedMem16Slow() ||
1923          ((DstAlign == 0 || DstAlign >= 16) &&
1924           (SrcAlign == 0 || SrcAlign >= 16)))) {
1925       if (Size >= 32) {
1926         // FIXME: Check if unaligned 32-byte accesses are slow.
1927         if (Subtarget->hasInt256())
1928           return MVT::v8i32;
1929         if (Subtarget->hasFp256())
1930           return MVT::v8f32;
1931       }
1932       if (Subtarget->hasSSE2())
1933         return MVT::v4i32;
1934       if (Subtarget->hasSSE1())
1935         return MVT::v4f32;
1936     } else if (!MemcpyStrSrc && Size >= 8 &&
1937                !Subtarget->is64Bit() &&
1938                Subtarget->hasSSE2()) {
1939       // Do not use f64 to lower memcpy if source is string constant. It's
1940       // better to use i32 to avoid the loads.
1941       return MVT::f64;
1942     }
1943   }
1944   // This is a compromise. If we reach here, unaligned accesses may be slow on
1945   // this target. However, creating smaller, aligned accesses could be even
1946   // slower and would certainly be a lot more code.
1947   if (Subtarget->is64Bit() && Size >= 8)
1948     return MVT::i64;
1949   return MVT::i32;
1950 }
1951
1952 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1953   if (VT == MVT::f32)
1954     return X86ScalarSSEf32;
1955   else if (VT == MVT::f64)
1956     return X86ScalarSSEf64;
1957   return true;
1958 }
1959
1960 bool
1961 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1962                                                   unsigned,
1963                                                   unsigned,
1964                                                   bool *Fast) const {
1965   if (Fast) {
1966     switch (VT.getSizeInBits()) {
1967     default:
1968       // 8-byte and under are always assumed to be fast.
1969       *Fast = true;
1970       break;
1971     case 128:
1972       *Fast = !Subtarget->isUnalignedMem16Slow();
1973       break;
1974     case 256:
1975       *Fast = !Subtarget->isUnalignedMem32Slow();
1976       break;
1977     // TODO: What about AVX-512 (512-bit) accesses?
1978     }
1979   }
1980   // Misaligned accesses of any size are always allowed.
1981   return true;
1982 }
1983
1984 /// Return the entry encoding for a jump table in the
1985 /// current function.  The returned value is a member of the
1986 /// MachineJumpTableInfo::JTEntryKind enum.
1987 unsigned X86TargetLowering::getJumpTableEncoding() const {
1988   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1989   // symbol.
1990   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1991       Subtarget->isPICStyleGOT())
1992     return MachineJumpTableInfo::EK_Custom32;
1993
1994   // Otherwise, use the normal jump table encoding heuristics.
1995   return TargetLowering::getJumpTableEncoding();
1996 }
1997
1998 bool X86TargetLowering::useSoftFloat() const {
1999   return Subtarget->useSoftFloat();
2000 }
2001
2002 const MCExpr *
2003 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2004                                              const MachineBasicBlock *MBB,
2005                                              unsigned uid,MCContext &Ctx) const{
2006   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2007          Subtarget->isPICStyleGOT());
2008   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2009   // entries.
2010   return MCSymbolRefExpr::create(MBB->getSymbol(),
2011                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2012 }
2013
2014 /// Returns relocation base for the given PIC jumptable.
2015 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2016                                                     SelectionDAG &DAG) const {
2017   if (!Subtarget->is64Bit())
2018     // This doesn't have SDLoc associated with it, but is not really the
2019     // same as a Register.
2020     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2021                        getPointerTy(DAG.getDataLayout()));
2022   return Table;
2023 }
2024
2025 /// This returns the relocation base for the given PIC jumptable,
2026 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2027 const MCExpr *X86TargetLowering::
2028 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2029                              MCContext &Ctx) const {
2030   // X86-64 uses RIP relative addressing based on the jump table label.
2031   if (Subtarget->isPICStyleRIPRel())
2032     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2033
2034   // Otherwise, the reference is relative to the PIC base.
2035   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2036 }
2037
2038 std::pair<const TargetRegisterClass *, uint8_t>
2039 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2040                                            MVT VT) const {
2041   const TargetRegisterClass *RRC = nullptr;
2042   uint8_t Cost = 1;
2043   switch (VT.SimpleTy) {
2044   default:
2045     return TargetLowering::findRepresentativeClass(TRI, VT);
2046   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2047     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2048     break;
2049   case MVT::x86mmx:
2050     RRC = &X86::VR64RegClass;
2051     break;
2052   case MVT::f32: case MVT::f64:
2053   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2054   case MVT::v4f32: case MVT::v2f64:
2055   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2056   case MVT::v4f64:
2057     RRC = &X86::VR128RegClass;
2058     break;
2059   }
2060   return std::make_pair(RRC, Cost);
2061 }
2062
2063 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2064                                                unsigned &Offset) const {
2065   if (!Subtarget->isTargetLinux())
2066     return false;
2067
2068   if (Subtarget->is64Bit()) {
2069     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2070     Offset = 0x28;
2071     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2072       AddressSpace = 256;
2073     else
2074       AddressSpace = 257;
2075   } else {
2076     // %gs:0x14 on i386
2077     Offset = 0x14;
2078     AddressSpace = 256;
2079   }
2080   return true;
2081 }
2082
2083 /// Android provides a fixed TLS slot for the SafeStack pointer.
2084 /// See the definition of TLS_SLOT_SAFESTACK in
2085 /// https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2086 bool X86TargetLowering::getSafeStackPointerLocation(unsigned &AddressSpace,
2087                                                     unsigned &Offset) const {
2088   if (!Subtarget->isTargetAndroid())
2089     return false;
2090
2091   if (Subtarget->is64Bit()) {
2092     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2093     Offset = 0x48;
2094     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2095       AddressSpace = 256;
2096     else
2097       AddressSpace = 257;
2098   } else {
2099     // %gs:0x24 on i386
2100     Offset = 0x24;
2101     AddressSpace = 256;
2102   }
2103   return true;
2104 }
2105
2106 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2107                                             unsigned DestAS) const {
2108   assert(SrcAS != DestAS && "Expected different address spaces!");
2109
2110   return SrcAS < 256 && DestAS < 256;
2111 }
2112
2113 //===----------------------------------------------------------------------===//
2114 //               Return Value Calling Convention Implementation
2115 //===----------------------------------------------------------------------===//
2116
2117 #include "X86GenCallingConv.inc"
2118
2119 bool X86TargetLowering::CanLowerReturn(
2120     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2121     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2122   SmallVector<CCValAssign, 16> RVLocs;
2123   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2124   return CCInfo.CheckReturn(Outs, RetCC_X86);
2125 }
2126
2127 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2128   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2129   return ScratchRegs;
2130 }
2131
2132 SDValue
2133 X86TargetLowering::LowerReturn(SDValue Chain,
2134                                CallingConv::ID CallConv, bool isVarArg,
2135                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2136                                const SmallVectorImpl<SDValue> &OutVals,
2137                                SDLoc dl, SelectionDAG &DAG) const {
2138   MachineFunction &MF = DAG.getMachineFunction();
2139   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2140
2141   SmallVector<CCValAssign, 16> RVLocs;
2142   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2143   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2144
2145   SDValue Flag;
2146   SmallVector<SDValue, 6> RetOps;
2147   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2148   // Operand #1 = Bytes To Pop
2149   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2150                    MVT::i16));
2151
2152   // Copy the result values into the output registers.
2153   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2154     CCValAssign &VA = RVLocs[i];
2155     assert(VA.isRegLoc() && "Can only return in registers!");
2156     SDValue ValToCopy = OutVals[i];
2157     EVT ValVT = ValToCopy.getValueType();
2158
2159     // Promote values to the appropriate types.
2160     if (VA.getLocInfo() == CCValAssign::SExt)
2161       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2162     else if (VA.getLocInfo() == CCValAssign::ZExt)
2163       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2164     else if (VA.getLocInfo() == CCValAssign::AExt) {
2165       if (ValVT.isVector() && ValVT.getScalarType() == MVT::i1)
2166         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2167       else
2168         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2169     }
2170     else if (VA.getLocInfo() == CCValAssign::BCvt)
2171       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2172
2173     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2174            "Unexpected FP-extend for return value.");
2175
2176     // If this is x86-64, and we disabled SSE, we can't return FP values,
2177     // or SSE or MMX vectors.
2178     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2179          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2180           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2181       report_fatal_error("SSE register return with SSE disabled");
2182     }
2183     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2184     // llvm-gcc has never done it right and no one has noticed, so this
2185     // should be OK for now.
2186     if (ValVT == MVT::f64 &&
2187         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2188       report_fatal_error("SSE2 register return with SSE2 disabled");
2189
2190     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2191     // the RET instruction and handled by the FP Stackifier.
2192     if (VA.getLocReg() == X86::FP0 ||
2193         VA.getLocReg() == X86::FP1) {
2194       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2195       // change the value to the FP stack register class.
2196       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2197         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2198       RetOps.push_back(ValToCopy);
2199       // Don't emit a copytoreg.
2200       continue;
2201     }
2202
2203     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2204     // which is returned in RAX / RDX.
2205     if (Subtarget->is64Bit()) {
2206       if (ValVT == MVT::x86mmx) {
2207         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2208           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2209           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2210                                   ValToCopy);
2211           // If we don't have SSE2 available, convert to v4f32 so the generated
2212           // register is legal.
2213           if (!Subtarget->hasSSE2())
2214             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2215         }
2216       }
2217     }
2218
2219     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2220     Flag = Chain.getValue(1);
2221     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2222   }
2223
2224   // All x86 ABIs require that for returning structs by value we copy
2225   // the sret argument into %rax/%eax (depending on ABI) for the return.
2226   // We saved the argument into a virtual register in the entry block,
2227   // so now we copy the value out and into %rax/%eax.
2228   //
2229   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2230   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2231   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2232   // either case FuncInfo->setSRetReturnReg() will have been called.
2233   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2234     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2235                                      getPointerTy(MF.getDataLayout()));
2236
2237     unsigned RetValReg
2238         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2239           X86::RAX : X86::EAX;
2240     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2241     Flag = Chain.getValue(1);
2242
2243     // RAX/EAX now acts like a return value.
2244     RetOps.push_back(
2245         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2246   }
2247
2248   RetOps[0] = Chain;  // Update chain.
2249
2250   // Add the flag if we have it.
2251   if (Flag.getNode())
2252     RetOps.push_back(Flag);
2253
2254   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2255 }
2256
2257 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2258   if (N->getNumValues() != 1)
2259     return false;
2260   if (!N->hasNUsesOfValue(1, 0))
2261     return false;
2262
2263   SDValue TCChain = Chain;
2264   SDNode *Copy = *N->use_begin();
2265   if (Copy->getOpcode() == ISD::CopyToReg) {
2266     // If the copy has a glue operand, we conservatively assume it isn't safe to
2267     // perform a tail call.
2268     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2269       return false;
2270     TCChain = Copy->getOperand(0);
2271   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2272     return false;
2273
2274   bool HasRet = false;
2275   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2276        UI != UE; ++UI) {
2277     if (UI->getOpcode() != X86ISD::RET_FLAG)
2278       return false;
2279     // If we are returning more than one value, we can definitely
2280     // not make a tail call see PR19530
2281     if (UI->getNumOperands() > 4)
2282       return false;
2283     if (UI->getNumOperands() == 4 &&
2284         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2285       return false;
2286     HasRet = true;
2287   }
2288
2289   if (!HasRet)
2290     return false;
2291
2292   Chain = TCChain;
2293   return true;
2294 }
2295
2296 EVT
2297 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2298                                             ISD::NodeType ExtendKind) const {
2299   MVT ReturnMVT;
2300   // TODO: Is this also valid on 32-bit?
2301   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2302     ReturnMVT = MVT::i8;
2303   else
2304     ReturnMVT = MVT::i32;
2305
2306   EVT MinVT = getRegisterType(Context, ReturnMVT);
2307   return VT.bitsLT(MinVT) ? MinVT : VT;
2308 }
2309
2310 /// Lower the result values of a call into the
2311 /// appropriate copies out of appropriate physical registers.
2312 ///
2313 SDValue
2314 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2315                                    CallingConv::ID CallConv, bool isVarArg,
2316                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2317                                    SDLoc dl, SelectionDAG &DAG,
2318                                    SmallVectorImpl<SDValue> &InVals) const {
2319
2320   // Assign locations to each value returned by this call.
2321   SmallVector<CCValAssign, 16> RVLocs;
2322   bool Is64Bit = Subtarget->is64Bit();
2323   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2324                  *DAG.getContext());
2325   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2326
2327   // Copy all of the result registers out of their specified physreg.
2328   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2329     CCValAssign &VA = RVLocs[i];
2330     EVT CopyVT = VA.getLocVT();
2331
2332     // If this is x86-64, and we disabled SSE, we can't return FP values
2333     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2334         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2335       report_fatal_error("SSE register return with SSE disabled");
2336     }
2337
2338     // If we prefer to use the value in xmm registers, copy it out as f80 and
2339     // use a truncate to move it from fp stack reg to xmm reg.
2340     bool RoundAfterCopy = false;
2341     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2342         isScalarFPTypeInSSEReg(VA.getValVT())) {
2343       CopyVT = MVT::f80;
2344       RoundAfterCopy = (CopyVT != VA.getLocVT());
2345     }
2346
2347     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2348                                CopyVT, InFlag).getValue(1);
2349     SDValue Val = Chain.getValue(0);
2350
2351     if (RoundAfterCopy)
2352       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2353                         // This truncation won't change the value.
2354                         DAG.getIntPtrConstant(1, dl));
2355
2356     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2357       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2358
2359     InFlag = Chain.getValue(2);
2360     InVals.push_back(Val);
2361   }
2362
2363   return Chain;
2364 }
2365
2366 //===----------------------------------------------------------------------===//
2367 //                C & StdCall & Fast Calling Convention implementation
2368 //===----------------------------------------------------------------------===//
2369 //  StdCall calling convention seems to be standard for many Windows' API
2370 //  routines and around. It differs from C calling convention just a little:
2371 //  callee should clean up the stack, not caller. Symbols should be also
2372 //  decorated in some fancy way :) It doesn't support any vector arguments.
2373 //  For info on fast calling convention see Fast Calling Convention (tail call)
2374 //  implementation LowerX86_32FastCCCallTo.
2375
2376 /// CallIsStructReturn - Determines whether a call uses struct return
2377 /// semantics.
2378 enum StructReturnType {
2379   NotStructReturn,
2380   RegStructReturn,
2381   StackStructReturn
2382 };
2383 static StructReturnType
2384 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2385   if (Outs.empty())
2386     return NotStructReturn;
2387
2388   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2389   if (!Flags.isSRet())
2390     return NotStructReturn;
2391   if (Flags.isInReg())
2392     return RegStructReturn;
2393   return StackStructReturn;
2394 }
2395
2396 /// Determines whether a function uses struct return semantics.
2397 static StructReturnType
2398 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2399   if (Ins.empty())
2400     return NotStructReturn;
2401
2402   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2403   if (!Flags.isSRet())
2404     return NotStructReturn;
2405   if (Flags.isInReg())
2406     return RegStructReturn;
2407   return StackStructReturn;
2408 }
2409
2410 /// Make a copy of an aggregate at address specified by "Src" to address
2411 /// "Dst" with size and alignment information specified by the specific
2412 /// parameter attribute. The copy will be passed as a byval function parameter.
2413 static SDValue
2414 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2415                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2416                           SDLoc dl) {
2417   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2418
2419   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2420                        /*isVolatile*/false, /*AlwaysInline=*/true,
2421                        /*isTailCall*/false,
2422                        MachinePointerInfo(), MachinePointerInfo());
2423 }
2424
2425 /// Return true if the calling convention is one that
2426 /// supports tail call optimization.
2427 static bool IsTailCallConvention(CallingConv::ID CC) {
2428   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2429           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2430 }
2431
2432 /// \brief Return true if the calling convention is a C calling convention.
2433 static bool IsCCallConvention(CallingConv::ID CC) {
2434   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2435           CC == CallingConv::X86_64_SysV);
2436 }
2437
2438 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2439   auto Attr =
2440       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2441   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2442     return false;
2443
2444   CallSite CS(CI);
2445   CallingConv::ID CalleeCC = CS.getCallingConv();
2446   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2447     return false;
2448
2449   return true;
2450 }
2451
2452 /// Return true if the function is being made into
2453 /// a tailcall target by changing its ABI.
2454 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2455                                    bool GuaranteedTailCallOpt) {
2456   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2457 }
2458
2459 SDValue
2460 X86TargetLowering::LowerMemArgument(SDValue Chain,
2461                                     CallingConv::ID CallConv,
2462                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2463                                     SDLoc dl, SelectionDAG &DAG,
2464                                     const CCValAssign &VA,
2465                                     MachineFrameInfo *MFI,
2466                                     unsigned i) const {
2467   // Create the nodes corresponding to a load from this parameter slot.
2468   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2469   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2470       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2471   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2472   EVT ValVT;
2473
2474   // If value is passed by pointer we have address passed instead of the value
2475   // itself.
2476   bool ExtendedInMem = VA.isExtInLoc() &&
2477     VA.getValVT().getScalarType() == MVT::i1;
2478
2479   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2480     ValVT = VA.getLocVT();
2481   else
2482     ValVT = VA.getValVT();
2483
2484   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2485   // changed with more analysis.
2486   // In case of tail call optimization mark all arguments mutable. Since they
2487   // could be overwritten by lowering of arguments in case of a tail call.
2488   if (Flags.isByVal()) {
2489     unsigned Bytes = Flags.getByValSize();
2490     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2491     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2492     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2493   } else {
2494     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2495                                     VA.getLocMemOffset(), isImmutable);
2496     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2497     SDValue Val = DAG.getLoad(
2498         ValVT, dl, Chain, FIN,
2499         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2500         false, false, 0);
2501     return ExtendedInMem ?
2502       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2503   }
2504 }
2505
2506 // FIXME: Get this from tablegen.
2507 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2508                                                 const X86Subtarget *Subtarget) {
2509   assert(Subtarget->is64Bit());
2510
2511   if (Subtarget->isCallingConvWin64(CallConv)) {
2512     static const MCPhysReg GPR64ArgRegsWin64[] = {
2513       X86::RCX, X86::RDX, X86::R8,  X86::R9
2514     };
2515     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2516   }
2517
2518   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2519     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2520   };
2521   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2522 }
2523
2524 // FIXME: Get this from tablegen.
2525 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2526                                                 CallingConv::ID CallConv,
2527                                                 const X86Subtarget *Subtarget) {
2528   assert(Subtarget->is64Bit());
2529   if (Subtarget->isCallingConvWin64(CallConv)) {
2530     // The XMM registers which might contain var arg parameters are shadowed
2531     // in their paired GPR.  So we only need to save the GPR to their home
2532     // slots.
2533     // TODO: __vectorcall will change this.
2534     return None;
2535   }
2536
2537   const Function *Fn = MF.getFunction();
2538   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2539   bool isSoftFloat = Subtarget->useSoftFloat();
2540   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2541          "SSE register cannot be used when SSE is disabled!");
2542   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2543     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2544     // registers.
2545     return None;
2546
2547   static const MCPhysReg XMMArgRegs64Bit[] = {
2548     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2549     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2550   };
2551   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2552 }
2553
2554 SDValue X86TargetLowering::LowerFormalArguments(
2555     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2556     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2557     SmallVectorImpl<SDValue> &InVals) const {
2558   MachineFunction &MF = DAG.getMachineFunction();
2559   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2560   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2561
2562   const Function* Fn = MF.getFunction();
2563   if (Fn->hasExternalLinkage() &&
2564       Subtarget->isTargetCygMing() &&
2565       Fn->getName() == "main")
2566     FuncInfo->setForceFramePointer(true);
2567
2568   MachineFrameInfo *MFI = MF.getFrameInfo();
2569   bool Is64Bit = Subtarget->is64Bit();
2570   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2571
2572   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2573          "Var args not supported with calling convention fastcc, ghc or hipe");
2574
2575   // Assign locations to all of the incoming arguments.
2576   SmallVector<CCValAssign, 16> ArgLocs;
2577   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2578
2579   // Allocate shadow area for Win64
2580   if (IsWin64)
2581     CCInfo.AllocateStack(32, 8);
2582
2583   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2584
2585   unsigned LastVal = ~0U;
2586   SDValue ArgValue;
2587   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2588     CCValAssign &VA = ArgLocs[i];
2589     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2590     // places.
2591     assert(VA.getValNo() != LastVal &&
2592            "Don't support value assigned to multiple locs yet");
2593     (void)LastVal;
2594     LastVal = VA.getValNo();
2595
2596     if (VA.isRegLoc()) {
2597       EVT RegVT = VA.getLocVT();
2598       const TargetRegisterClass *RC;
2599       if (RegVT == MVT::i32)
2600         RC = &X86::GR32RegClass;
2601       else if (Is64Bit && RegVT == MVT::i64)
2602         RC = &X86::GR64RegClass;
2603       else if (RegVT == MVT::f32)
2604         RC = &X86::FR32RegClass;
2605       else if (RegVT == MVT::f64)
2606         RC = &X86::FR64RegClass;
2607       else if (RegVT.is512BitVector())
2608         RC = &X86::VR512RegClass;
2609       else if (RegVT.is256BitVector())
2610         RC = &X86::VR256RegClass;
2611       else if (RegVT.is128BitVector())
2612         RC = &X86::VR128RegClass;
2613       else if (RegVT == MVT::x86mmx)
2614         RC = &X86::VR64RegClass;
2615       else if (RegVT == MVT::i1)
2616         RC = &X86::VK1RegClass;
2617       else if (RegVT == MVT::v8i1)
2618         RC = &X86::VK8RegClass;
2619       else if (RegVT == MVT::v16i1)
2620         RC = &X86::VK16RegClass;
2621       else if (RegVT == MVT::v32i1)
2622         RC = &X86::VK32RegClass;
2623       else if (RegVT == MVT::v64i1)
2624         RC = &X86::VK64RegClass;
2625       else
2626         llvm_unreachable("Unknown argument type!");
2627
2628       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2629       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2630
2631       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2632       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2633       // right size.
2634       if (VA.getLocInfo() == CCValAssign::SExt)
2635         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2636                                DAG.getValueType(VA.getValVT()));
2637       else if (VA.getLocInfo() == CCValAssign::ZExt)
2638         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2639                                DAG.getValueType(VA.getValVT()));
2640       else if (VA.getLocInfo() == CCValAssign::BCvt)
2641         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2642
2643       if (VA.isExtInLoc()) {
2644         // Handle MMX values passed in XMM regs.
2645         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2646           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2647         else
2648           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2649       }
2650     } else {
2651       assert(VA.isMemLoc());
2652       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2653     }
2654
2655     // If value is passed via pointer - do a load.
2656     if (VA.getLocInfo() == CCValAssign::Indirect)
2657       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2658                              MachinePointerInfo(), false, false, false, 0);
2659
2660     InVals.push_back(ArgValue);
2661   }
2662
2663   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2664     // All x86 ABIs require that for returning structs by value we copy the
2665     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2666     // the argument into a virtual register so that we can access it from the
2667     // return points.
2668     if (Ins[i].Flags.isSRet()) {
2669       unsigned Reg = FuncInfo->getSRetReturnReg();
2670       if (!Reg) {
2671         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2672         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2673         FuncInfo->setSRetReturnReg(Reg);
2674       }
2675       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2676       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2677       break;
2678     }
2679   }
2680
2681   unsigned StackSize = CCInfo.getNextStackOffset();
2682   // Align stack specially for tail calls.
2683   if (FuncIsMadeTailCallSafe(CallConv,
2684                              MF.getTarget().Options.GuaranteedTailCallOpt))
2685     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2686
2687   // If the function takes variable number of arguments, make a frame index for
2688   // the start of the first vararg value... for expansion of llvm.va_start. We
2689   // can skip this if there are no va_start calls.
2690   if (MFI->hasVAStart() &&
2691       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2692                    CallConv != CallingConv::X86_ThisCall))) {
2693     FuncInfo->setVarArgsFrameIndex(
2694         MFI->CreateFixedObject(1, StackSize, true));
2695   }
2696
2697   MachineModuleInfo &MMI = MF.getMMI();
2698   const Function *WinEHParent = nullptr;
2699   if (MMI.hasWinEHFuncInfo(Fn))
2700     WinEHParent = MMI.getWinEHParent(Fn);
2701   bool IsWinEHParent = WinEHParent && WinEHParent == Fn;
2702
2703   // Figure out if XMM registers are in use.
2704   assert(!(Subtarget->useSoftFloat() &&
2705            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2706          "SSE register cannot be used when SSE is disabled!");
2707
2708   // 64-bit calling conventions support varargs and register parameters, so we
2709   // have to do extra work to spill them in the prologue.
2710   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2711     // Find the first unallocated argument registers.
2712     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2713     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2714     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2715     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2716     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2717            "SSE register cannot be used when SSE is disabled!");
2718
2719     // Gather all the live in physical registers.
2720     SmallVector<SDValue, 6> LiveGPRs;
2721     SmallVector<SDValue, 8> LiveXMMRegs;
2722     SDValue ALVal;
2723     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2724       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2725       LiveGPRs.push_back(
2726           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2727     }
2728     if (!ArgXMMs.empty()) {
2729       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2730       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2731       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2732         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2733         LiveXMMRegs.push_back(
2734             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2735       }
2736     }
2737
2738     if (IsWin64) {
2739       // Get to the caller-allocated home save location.  Add 8 to account
2740       // for the return address.
2741       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2742       FuncInfo->setRegSaveFrameIndex(
2743           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2744       // Fixup to set vararg frame on shadow area (4 x i64).
2745       if (NumIntRegs < 4)
2746         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2747     } else {
2748       // For X86-64, if there are vararg parameters that are passed via
2749       // registers, then we must store them to their spots on the stack so
2750       // they may be loaded by deferencing the result of va_next.
2751       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2752       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2753       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2754           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2755     }
2756
2757     // Store the integer parameter registers.
2758     SmallVector<SDValue, 8> MemOps;
2759     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2760                                       getPointerTy(DAG.getDataLayout()));
2761     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2762     for (SDValue Val : LiveGPRs) {
2763       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2764                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2765       SDValue Store =
2766           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2767                        MachinePointerInfo::getFixedStack(
2768                            DAG.getMachineFunction(),
2769                            FuncInfo->getRegSaveFrameIndex(), Offset),
2770                        false, false, 0);
2771       MemOps.push_back(Store);
2772       Offset += 8;
2773     }
2774
2775     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2776       // Now store the XMM (fp + vector) parameter registers.
2777       SmallVector<SDValue, 12> SaveXMMOps;
2778       SaveXMMOps.push_back(Chain);
2779       SaveXMMOps.push_back(ALVal);
2780       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2781                              FuncInfo->getRegSaveFrameIndex(), dl));
2782       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2783                              FuncInfo->getVarArgsFPOffset(), dl));
2784       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2785                         LiveXMMRegs.end());
2786       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2787                                    MVT::Other, SaveXMMOps));
2788     }
2789
2790     if (!MemOps.empty())
2791       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2792   }
2793
2794   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2795     // Find the largest legal vector type.
2796     MVT VecVT = MVT::Other;
2797     // FIXME: Only some x86_32 calling conventions support AVX512.
2798     if (Subtarget->hasAVX512() &&
2799         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2800                      CallConv == CallingConv::Intel_OCL_BI)))
2801       VecVT = MVT::v16f32;
2802     else if (Subtarget->hasAVX())
2803       VecVT = MVT::v8f32;
2804     else if (Subtarget->hasSSE2())
2805       VecVT = MVT::v4f32;
2806
2807     // We forward some GPRs and some vector types.
2808     SmallVector<MVT, 2> RegParmTypes;
2809     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2810     RegParmTypes.push_back(IntVT);
2811     if (VecVT != MVT::Other)
2812       RegParmTypes.push_back(VecVT);
2813
2814     // Compute the set of forwarded registers. The rest are scratch.
2815     SmallVectorImpl<ForwardedRegister> &Forwards =
2816         FuncInfo->getForwardedMustTailRegParms();
2817     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2818
2819     // Conservatively forward AL on x86_64, since it might be used for varargs.
2820     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2821       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2822       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2823     }
2824
2825     // Copy all forwards from physical to virtual registers.
2826     for (ForwardedRegister &F : Forwards) {
2827       // FIXME: Can we use a less constrained schedule?
2828       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2829       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2830       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2831     }
2832   }
2833
2834   // Some CCs need callee pop.
2835   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2836                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2837     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2838   } else {
2839     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2840     // If this is an sret function, the return should pop the hidden pointer.
2841     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2842         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2843         argsAreStructReturn(Ins) == StackStructReturn)
2844       FuncInfo->setBytesToPopOnReturn(4);
2845   }
2846
2847   if (!Is64Bit) {
2848     // RegSaveFrameIndex is X86-64 only.
2849     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2850     if (CallConv == CallingConv::X86_FastCall ||
2851         CallConv == CallingConv::X86_ThisCall)
2852       // fastcc functions can't have varargs.
2853       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2854   }
2855
2856   FuncInfo->setArgumentStackSize(StackSize);
2857
2858   if (IsWinEHParent) {
2859     if (Is64Bit) {
2860       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2861       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2862       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2863       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2864       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2865                            MachinePointerInfo::getFixedStack(
2866                                DAG.getMachineFunction(), UnwindHelpFI),
2867                            /*isVolatile=*/true,
2868                            /*isNonTemporal=*/false, /*Alignment=*/0);
2869     } else {
2870       // Functions using Win32 EH are considered to have opaque SP adjustments
2871       // to force local variables to be addressed from the frame or base
2872       // pointers.
2873       MFI->setHasOpaqueSPAdjustment(true);
2874     }
2875   }
2876
2877   return Chain;
2878 }
2879
2880 SDValue
2881 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2882                                     SDValue StackPtr, SDValue Arg,
2883                                     SDLoc dl, SelectionDAG &DAG,
2884                                     const CCValAssign &VA,
2885                                     ISD::ArgFlagsTy Flags) const {
2886   unsigned LocMemOffset = VA.getLocMemOffset();
2887   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2888   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2889                        StackPtr, PtrOff);
2890   if (Flags.isByVal())
2891     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2892
2893   return DAG.getStore(
2894       Chain, dl, Arg, PtrOff,
2895       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2896       false, false, 0);
2897 }
2898
2899 /// Emit a load of return address if tail call
2900 /// optimization is performed and it is required.
2901 SDValue
2902 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2903                                            SDValue &OutRetAddr, SDValue Chain,
2904                                            bool IsTailCall, bool Is64Bit,
2905                                            int FPDiff, SDLoc dl) const {
2906   // Adjust the Return address stack slot.
2907   EVT VT = getPointerTy(DAG.getDataLayout());
2908   OutRetAddr = getReturnAddressFrameIndex(DAG);
2909
2910   // Load the "old" Return address.
2911   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2912                            false, false, false, 0);
2913   return SDValue(OutRetAddr.getNode(), 1);
2914 }
2915
2916 /// Emit a store of the return address if tail call
2917 /// optimization is performed and it is required (FPDiff!=0).
2918 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2919                                         SDValue Chain, SDValue RetAddrFrIdx,
2920                                         EVT PtrVT, unsigned SlotSize,
2921                                         int FPDiff, SDLoc dl) {
2922   // Store the return address to the appropriate stack slot.
2923   if (!FPDiff) return Chain;
2924   // Calculate the new stack slot for the return address.
2925   int NewReturnAddrFI =
2926     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2927                                          false);
2928   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2929   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2930                        MachinePointerInfo::getFixedStack(
2931                            DAG.getMachineFunction(), NewReturnAddrFI),
2932                        false, false, 0);
2933   return Chain;
2934 }
2935
2936 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2937 /// operation of specified width.
2938 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
2939                        SDValue V2) {
2940   unsigned NumElems = VT.getVectorNumElements();
2941   SmallVector<int, 8> Mask;
2942   Mask.push_back(NumElems);
2943   for (unsigned i = 1; i != NumElems; ++i)
2944     Mask.push_back(i);
2945   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2946 }
2947
2948 SDValue
2949 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2950                              SmallVectorImpl<SDValue> &InVals) const {
2951   SelectionDAG &DAG                     = CLI.DAG;
2952   SDLoc &dl                             = CLI.DL;
2953   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2954   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2955   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2956   SDValue Chain                         = CLI.Chain;
2957   SDValue Callee                        = CLI.Callee;
2958   CallingConv::ID CallConv              = CLI.CallConv;
2959   bool &isTailCall                      = CLI.IsTailCall;
2960   bool isVarArg                         = CLI.IsVarArg;
2961
2962   MachineFunction &MF = DAG.getMachineFunction();
2963   bool Is64Bit        = Subtarget->is64Bit();
2964   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2965   StructReturnType SR = callIsStructReturn(Outs);
2966   bool IsSibcall      = false;
2967   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2968   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2969
2970   if (Attr.getValueAsString() == "true")
2971     isTailCall = false;
2972
2973   if (Subtarget->isPICStyleGOT() &&
2974       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2975     // If we are using a GOT, disable tail calls to external symbols with
2976     // default visibility. Tail calling such a symbol requires using a GOT
2977     // relocation, which forces early binding of the symbol. This breaks code
2978     // that require lazy function symbol resolution. Using musttail or
2979     // GuaranteedTailCallOpt will override this.
2980     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2981     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
2982                G->getGlobal()->hasDefaultVisibility()))
2983       isTailCall = false;
2984   }
2985
2986   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2987   if (IsMustTail) {
2988     // Force this to be a tail call.  The verifier rules are enough to ensure
2989     // that we can lower this successfully without moving the return address
2990     // around.
2991     isTailCall = true;
2992   } else if (isTailCall) {
2993     // Check if it's really possible to do a tail call.
2994     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2995                     isVarArg, SR != NotStructReturn,
2996                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2997                     Outs, OutVals, Ins, DAG);
2998
2999     // Sibcalls are automatically detected tailcalls which do not require
3000     // ABI changes.
3001     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3002       IsSibcall = true;
3003
3004     if (isTailCall)
3005       ++NumTailCalls;
3006   }
3007
3008   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
3009          "Var args not supported with calling convention fastcc, ghc or hipe");
3010
3011   // Analyze operands of the call, assigning locations to each operand.
3012   SmallVector<CCValAssign, 16> ArgLocs;
3013   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3014
3015   // Allocate shadow area for Win64
3016   if (IsWin64)
3017     CCInfo.AllocateStack(32, 8);
3018
3019   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3020
3021   // Get a count of how many bytes are to be pushed on the stack.
3022   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3023   if (IsSibcall)
3024     // This is a sibcall. The memory operands are available in caller's
3025     // own caller's stack.
3026     NumBytes = 0;
3027   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3028            IsTailCallConvention(CallConv))
3029     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3030
3031   int FPDiff = 0;
3032   if (isTailCall && !IsSibcall && !IsMustTail) {
3033     // Lower arguments at fp - stackoffset + fpdiff.
3034     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3035
3036     FPDiff = NumBytesCallerPushed - NumBytes;
3037
3038     // Set the delta of movement of the returnaddr stackslot.
3039     // But only set if delta is greater than previous delta.
3040     if (FPDiff < X86Info->getTCReturnAddrDelta())
3041       X86Info->setTCReturnAddrDelta(FPDiff);
3042   }
3043
3044   unsigned NumBytesToPush = NumBytes;
3045   unsigned NumBytesToPop = NumBytes;
3046
3047   // If we have an inalloca argument, all stack space has already been allocated
3048   // for us and be right at the top of the stack.  We don't support multiple
3049   // arguments passed in memory when using inalloca.
3050   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3051     NumBytesToPush = 0;
3052     if (!ArgLocs.back().isMemLoc())
3053       report_fatal_error("cannot use inalloca attribute on a register "
3054                          "parameter");
3055     if (ArgLocs.back().getLocMemOffset() != 0)
3056       report_fatal_error("any parameter with the inalloca attribute must be "
3057                          "the only memory argument");
3058   }
3059
3060   if (!IsSibcall)
3061     Chain = DAG.getCALLSEQ_START(
3062         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3063
3064   SDValue RetAddrFrIdx;
3065   // Load return address for tail calls.
3066   if (isTailCall && FPDiff)
3067     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3068                                     Is64Bit, FPDiff, dl);
3069
3070   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3071   SmallVector<SDValue, 8> MemOpChains;
3072   SDValue StackPtr;
3073
3074   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3075   // of tail call optimization arguments are handle later.
3076   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3077   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3078     // Skip inalloca arguments, they have already been written.
3079     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3080     if (Flags.isInAlloca())
3081       continue;
3082
3083     CCValAssign &VA = ArgLocs[i];
3084     EVT RegVT = VA.getLocVT();
3085     SDValue Arg = OutVals[i];
3086     bool isByVal = Flags.isByVal();
3087
3088     // Promote the value if needed.
3089     switch (VA.getLocInfo()) {
3090     default: llvm_unreachable("Unknown loc info!");
3091     case CCValAssign::Full: break;
3092     case CCValAssign::SExt:
3093       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3094       break;
3095     case CCValAssign::ZExt:
3096       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3097       break;
3098     case CCValAssign::AExt:
3099       if (Arg.getValueType().isVector() &&
3100           Arg.getValueType().getScalarType() == MVT::i1)
3101         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3102       else if (RegVT.is128BitVector()) {
3103         // Special case: passing MMX values in XMM registers.
3104         Arg = DAG.getBitcast(MVT::i64, Arg);
3105         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3106         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3107       } else
3108         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3109       break;
3110     case CCValAssign::BCvt:
3111       Arg = DAG.getBitcast(RegVT, Arg);
3112       break;
3113     case CCValAssign::Indirect: {
3114       // Store the argument.
3115       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3116       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3117       Chain = DAG.getStore(
3118           Chain, dl, Arg, SpillSlot,
3119           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3120           false, false, 0);
3121       Arg = SpillSlot;
3122       break;
3123     }
3124     }
3125
3126     if (VA.isRegLoc()) {
3127       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3128       if (isVarArg && IsWin64) {
3129         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3130         // shadow reg if callee is a varargs function.
3131         unsigned ShadowReg = 0;
3132         switch (VA.getLocReg()) {
3133         case X86::XMM0: ShadowReg = X86::RCX; break;
3134         case X86::XMM1: ShadowReg = X86::RDX; break;
3135         case X86::XMM2: ShadowReg = X86::R8; break;
3136         case X86::XMM3: ShadowReg = X86::R9; break;
3137         }
3138         if (ShadowReg)
3139           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3140       }
3141     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3142       assert(VA.isMemLoc());
3143       if (!StackPtr.getNode())
3144         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3145                                       getPointerTy(DAG.getDataLayout()));
3146       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3147                                              dl, DAG, VA, Flags));
3148     }
3149   }
3150
3151   if (!MemOpChains.empty())
3152     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3153
3154   if (Subtarget->isPICStyleGOT()) {
3155     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3156     // GOT pointer.
3157     if (!isTailCall) {
3158       RegsToPass.push_back(std::make_pair(
3159           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3160                                           getPointerTy(DAG.getDataLayout()))));
3161     } else {
3162       // If we are tail calling and generating PIC/GOT style code load the
3163       // address of the callee into ECX. The value in ecx is used as target of
3164       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3165       // for tail calls on PIC/GOT architectures. Normally we would just put the
3166       // address of GOT into ebx and then call target@PLT. But for tail calls
3167       // ebx would be restored (since ebx is callee saved) before jumping to the
3168       // target@PLT.
3169
3170       // Note: The actual moving to ECX is done further down.
3171       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3172       if (G && !G->getGlobal()->hasLocalLinkage() &&
3173           G->getGlobal()->hasDefaultVisibility())
3174         Callee = LowerGlobalAddress(Callee, DAG);
3175       else if (isa<ExternalSymbolSDNode>(Callee))
3176         Callee = LowerExternalSymbol(Callee, DAG);
3177     }
3178   }
3179
3180   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3181     // From AMD64 ABI document:
3182     // For calls that may call functions that use varargs or stdargs
3183     // (prototype-less calls or calls to functions containing ellipsis (...) in
3184     // the declaration) %al is used as hidden argument to specify the number
3185     // of SSE registers used. The contents of %al do not need to match exactly
3186     // the number of registers, but must be an ubound on the number of SSE
3187     // registers used and is in the range 0 - 8 inclusive.
3188
3189     // Count the number of XMM registers allocated.
3190     static const MCPhysReg XMMArgRegs[] = {
3191       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3192       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3193     };
3194     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3195     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3196            && "SSE registers cannot be used when SSE is disabled");
3197
3198     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3199                                         DAG.getConstant(NumXMMRegs, dl,
3200                                                         MVT::i8)));
3201   }
3202
3203   if (isVarArg && IsMustTail) {
3204     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3205     for (const auto &F : Forwards) {
3206       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3207       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3208     }
3209   }
3210
3211   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3212   // don't need this because the eligibility check rejects calls that require
3213   // shuffling arguments passed in memory.
3214   if (!IsSibcall && isTailCall) {
3215     // Force all the incoming stack arguments to be loaded from the stack
3216     // before any new outgoing arguments are stored to the stack, because the
3217     // outgoing stack slots may alias the incoming argument stack slots, and
3218     // the alias isn't otherwise explicit. This is slightly more conservative
3219     // than necessary, because it means that each store effectively depends
3220     // on every argument instead of just those arguments it would clobber.
3221     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3222
3223     SmallVector<SDValue, 8> MemOpChains2;
3224     SDValue FIN;
3225     int FI = 0;
3226     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3227       CCValAssign &VA = ArgLocs[i];
3228       if (VA.isRegLoc())
3229         continue;
3230       assert(VA.isMemLoc());
3231       SDValue Arg = OutVals[i];
3232       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3233       // Skip inalloca arguments.  They don't require any work.
3234       if (Flags.isInAlloca())
3235         continue;
3236       // Create frame index.
3237       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3238       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3239       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3240       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3241
3242       if (Flags.isByVal()) {
3243         // Copy relative to framepointer.
3244         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3245         if (!StackPtr.getNode())
3246           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3247                                         getPointerTy(DAG.getDataLayout()));
3248         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3249                              StackPtr, Source);
3250
3251         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3252                                                          ArgChain,
3253                                                          Flags, DAG, dl));
3254       } else {
3255         // Store relative to framepointer.
3256         MemOpChains2.push_back(DAG.getStore(
3257             ArgChain, dl, Arg, FIN,
3258             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3259             false, false, 0));
3260       }
3261     }
3262
3263     if (!MemOpChains2.empty())
3264       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3265
3266     // Store the return address to the appropriate stack slot.
3267     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3268                                      getPointerTy(DAG.getDataLayout()),
3269                                      RegInfo->getSlotSize(), FPDiff, dl);
3270   }
3271
3272   // Build a sequence of copy-to-reg nodes chained together with token chain
3273   // and flag operands which copy the outgoing args into registers.
3274   SDValue InFlag;
3275   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3276     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3277                              RegsToPass[i].second, InFlag);
3278     InFlag = Chain.getValue(1);
3279   }
3280
3281   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3282     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3283     // In the 64-bit large code model, we have to make all calls
3284     // through a register, since the call instruction's 32-bit
3285     // pc-relative offset may not be large enough to hold the whole
3286     // address.
3287   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3288     // If the callee is a GlobalAddress node (quite common, every direct call
3289     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3290     // it.
3291     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3292
3293     // We should use extra load for direct calls to dllimported functions in
3294     // non-JIT mode.
3295     const GlobalValue *GV = G->getGlobal();
3296     if (!GV->hasDLLImportStorageClass()) {
3297       unsigned char OpFlags = 0;
3298       bool ExtraLoad = false;
3299       unsigned WrapperKind = ISD::DELETED_NODE;
3300
3301       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3302       // external symbols most go through the PLT in PIC mode.  If the symbol
3303       // has hidden or protected visibility, or if it is static or local, then
3304       // we don't need to use the PLT - we can directly call it.
3305       if (Subtarget->isTargetELF() &&
3306           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3307           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3308         OpFlags = X86II::MO_PLT;
3309       } else if (Subtarget->isPICStyleStubAny() &&
3310                  !GV->isStrongDefinitionForLinker() &&
3311                  (!Subtarget->getTargetTriple().isMacOSX() ||
3312                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3313         // PC-relative references to external symbols should go through $stub,
3314         // unless we're building with the leopard linker or later, which
3315         // automatically synthesizes these stubs.
3316         OpFlags = X86II::MO_DARWIN_STUB;
3317       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3318                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3319         // If the function is marked as non-lazy, generate an indirect call
3320         // which loads from the GOT directly. This avoids runtime overhead
3321         // at the cost of eager binding (and one extra byte of encoding).
3322         OpFlags = X86II::MO_GOTPCREL;
3323         WrapperKind = X86ISD::WrapperRIP;
3324         ExtraLoad = true;
3325       }
3326
3327       Callee = DAG.getTargetGlobalAddress(
3328           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3329
3330       // Add a wrapper if needed.
3331       if (WrapperKind != ISD::DELETED_NODE)
3332         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3333                              getPointerTy(DAG.getDataLayout()), Callee);
3334       // Add extra indirection if needed.
3335       if (ExtraLoad)
3336         Callee = DAG.getLoad(
3337             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3338             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3339             false, 0);
3340     }
3341   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3342     unsigned char OpFlags = 0;
3343
3344     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3345     // external symbols should go through the PLT.
3346     if (Subtarget->isTargetELF() &&
3347         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3348       OpFlags = X86II::MO_PLT;
3349     } else if (Subtarget->isPICStyleStubAny() &&
3350                (!Subtarget->getTargetTriple().isMacOSX() ||
3351                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3352       // PC-relative references to external symbols should go through $stub,
3353       // unless we're building with the leopard linker or later, which
3354       // automatically synthesizes these stubs.
3355       OpFlags = X86II::MO_DARWIN_STUB;
3356     }
3357
3358     Callee = DAG.getTargetExternalSymbol(
3359         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3360   } else if (Subtarget->isTarget64BitILP32() &&
3361              Callee->getValueType(0) == MVT::i32) {
3362     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3363     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3364   }
3365
3366   // Returns a chain & a flag for retval copy to use.
3367   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3368   SmallVector<SDValue, 8> Ops;
3369
3370   if (!IsSibcall && isTailCall) {
3371     Chain = DAG.getCALLSEQ_END(Chain,
3372                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3373                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3374     InFlag = Chain.getValue(1);
3375   }
3376
3377   Ops.push_back(Chain);
3378   Ops.push_back(Callee);
3379
3380   if (isTailCall)
3381     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3382
3383   // Add argument registers to the end of the list so that they are known live
3384   // into the call.
3385   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3386     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3387                                   RegsToPass[i].second.getValueType()));
3388
3389   // Add a register mask operand representing the call-preserved registers.
3390   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3391   assert(Mask && "Missing call preserved mask for calling convention");
3392
3393   // If this is an invoke in a 32-bit function using an MSVC personality, assume
3394   // the function clobbers all registers. If an exception is thrown, the runtime
3395   // will not restore CSRs.
3396   // FIXME: Model this more precisely so that we can register allocate across
3397   // the normal edge and spill and fill across the exceptional edge.
3398   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3399     const Function *CallerFn = MF.getFunction();
3400     EHPersonality Pers =
3401         CallerFn->hasPersonalityFn()
3402             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3403             : EHPersonality::Unknown;
3404     if (isMSVCEHPersonality(Pers))
3405       Mask = RegInfo->getNoPreservedMask();
3406   }
3407
3408   Ops.push_back(DAG.getRegisterMask(Mask));
3409
3410   if (InFlag.getNode())
3411     Ops.push_back(InFlag);
3412
3413   if (isTailCall) {
3414     // We used to do:
3415     //// If this is the first return lowered for this function, add the regs
3416     //// to the liveout set for the function.
3417     // This isn't right, although it's probably harmless on x86; liveouts
3418     // should be computed from returns not tail calls.  Consider a void
3419     // function making a tail call to a function returning int.
3420     MF.getFrameInfo()->setHasTailCall();
3421     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3422   }
3423
3424   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3425   InFlag = Chain.getValue(1);
3426
3427   // Create the CALLSEQ_END node.
3428   unsigned NumBytesForCalleeToPop;
3429   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3430                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3431     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3432   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3433            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3434            SR == StackStructReturn)
3435     // If this is a call to a struct-return function, the callee
3436     // pops the hidden struct pointer, so we have to push it back.
3437     // This is common for Darwin/X86, Linux & Mingw32 targets.
3438     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3439     NumBytesForCalleeToPop = 4;
3440   else
3441     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3442
3443   // Returns a flag for retval copy to use.
3444   if (!IsSibcall) {
3445     Chain = DAG.getCALLSEQ_END(Chain,
3446                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3447                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3448                                                      true),
3449                                InFlag, dl);
3450     InFlag = Chain.getValue(1);
3451   }
3452
3453   // Handle result values, copying them out of physregs into vregs that we
3454   // return.
3455   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3456                          Ins, dl, DAG, InVals);
3457 }
3458
3459 //===----------------------------------------------------------------------===//
3460 //                Fast Calling Convention (tail call) implementation
3461 //===----------------------------------------------------------------------===//
3462
3463 //  Like std call, callee cleans arguments, convention except that ECX is
3464 //  reserved for storing the tail called function address. Only 2 registers are
3465 //  free for argument passing (inreg). Tail call optimization is performed
3466 //  provided:
3467 //                * tailcallopt is enabled
3468 //                * caller/callee are fastcc
3469 //  On X86_64 architecture with GOT-style position independent code only local
3470 //  (within module) calls are supported at the moment.
3471 //  To keep the stack aligned according to platform abi the function
3472 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3473 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3474 //  If a tail called function callee has more arguments than the caller the
3475 //  caller needs to make sure that there is room to move the RETADDR to. This is
3476 //  achieved by reserving an area the size of the argument delta right after the
3477 //  original RETADDR, but before the saved framepointer or the spilled registers
3478 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3479 //  stack layout:
3480 //    arg1
3481 //    arg2
3482 //    RETADDR
3483 //    [ new RETADDR
3484 //      move area ]
3485 //    (possible EBP)
3486 //    ESI
3487 //    EDI
3488 //    local1 ..
3489
3490 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3491 /// requirement.
3492 unsigned
3493 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3494                                                SelectionDAG& DAG) const {
3495   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3496   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3497   unsigned StackAlignment = TFI.getStackAlignment();
3498   uint64_t AlignMask = StackAlignment - 1;
3499   int64_t Offset = StackSize;
3500   unsigned SlotSize = RegInfo->getSlotSize();
3501   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3502     // Number smaller than 12 so just add the difference.
3503     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3504   } else {
3505     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3506     Offset = ((~AlignMask) & Offset) + StackAlignment +
3507       (StackAlignment-SlotSize);
3508   }
3509   return Offset;
3510 }
3511
3512 /// Return true if the given stack call argument is already available in the
3513 /// same position (relatively) of the caller's incoming argument stack.
3514 static
3515 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3516                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3517                          const X86InstrInfo *TII) {
3518   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3519   int FI = INT_MAX;
3520   if (Arg.getOpcode() == ISD::CopyFromReg) {
3521     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3522     if (!TargetRegisterInfo::isVirtualRegister(VR))
3523       return false;
3524     MachineInstr *Def = MRI->getVRegDef(VR);
3525     if (!Def)
3526       return false;
3527     if (!Flags.isByVal()) {
3528       if (!TII->isLoadFromStackSlot(Def, FI))
3529         return false;
3530     } else {
3531       unsigned Opcode = Def->getOpcode();
3532       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3533            Opcode == X86::LEA64_32r) &&
3534           Def->getOperand(1).isFI()) {
3535         FI = Def->getOperand(1).getIndex();
3536         Bytes = Flags.getByValSize();
3537       } else
3538         return false;
3539     }
3540   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3541     if (Flags.isByVal())
3542       // ByVal argument is passed in as a pointer but it's now being
3543       // dereferenced. e.g.
3544       // define @foo(%struct.X* %A) {
3545       //   tail call @bar(%struct.X* byval %A)
3546       // }
3547       return false;
3548     SDValue Ptr = Ld->getBasePtr();
3549     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3550     if (!FINode)
3551       return false;
3552     FI = FINode->getIndex();
3553   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3554     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3555     FI = FINode->getIndex();
3556     Bytes = Flags.getByValSize();
3557   } else
3558     return false;
3559
3560   assert(FI != INT_MAX);
3561   if (!MFI->isFixedObjectIndex(FI))
3562     return false;
3563   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3564 }
3565
3566 /// Check whether the call is eligible for tail call optimization. Targets
3567 /// that want to do tail call optimization should implement this function.
3568 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3569     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3570     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3571     const SmallVectorImpl<ISD::OutputArg> &Outs,
3572     const SmallVectorImpl<SDValue> &OutVals,
3573     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3574   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3575     return false;
3576
3577   // If -tailcallopt is specified, make fastcc functions tail-callable.
3578   const MachineFunction &MF = DAG.getMachineFunction();
3579   const Function *CallerF = MF.getFunction();
3580
3581   // If the function return type is x86_fp80 and the callee return type is not,
3582   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3583   // perform a tailcall optimization here.
3584   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3585     return false;
3586
3587   CallingConv::ID CallerCC = CallerF->getCallingConv();
3588   bool CCMatch = CallerCC == CalleeCC;
3589   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3590   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3591
3592   // Win64 functions have extra shadow space for argument homing. Don't do the
3593   // sibcall if the caller and callee have mismatched expectations for this
3594   // space.
3595   if (IsCalleeWin64 != IsCallerWin64)
3596     return false;
3597
3598   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3599     if (IsTailCallConvention(CalleeCC) && CCMatch)
3600       return true;
3601     return false;
3602   }
3603
3604   // Look for obvious safe cases to perform tail call optimization that do not
3605   // require ABI changes. This is what gcc calls sibcall.
3606
3607   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3608   // emit a special epilogue.
3609   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3610   if (RegInfo->needsStackRealignment(MF))
3611     return false;
3612
3613   // Also avoid sibcall optimization if either caller or callee uses struct
3614   // return semantics.
3615   if (isCalleeStructRet || isCallerStructRet)
3616     return false;
3617
3618   // An stdcall/thiscall caller is expected to clean up its arguments; the
3619   // callee isn't going to do that.
3620   // FIXME: this is more restrictive than needed. We could produce a tailcall
3621   // when the stack adjustment matches. For example, with a thiscall that takes
3622   // only one argument.
3623   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3624                    CallerCC == CallingConv::X86_ThisCall))
3625     return false;
3626
3627   // Do not sibcall optimize vararg calls unless all arguments are passed via
3628   // registers.
3629   if (isVarArg && !Outs.empty()) {
3630
3631     // Optimizing for varargs on Win64 is unlikely to be safe without
3632     // additional testing.
3633     if (IsCalleeWin64 || IsCallerWin64)
3634       return false;
3635
3636     SmallVector<CCValAssign, 16> ArgLocs;
3637     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3638                    *DAG.getContext());
3639
3640     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3641     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3642       if (!ArgLocs[i].isRegLoc())
3643         return false;
3644   }
3645
3646   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3647   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3648   // this into a sibcall.
3649   bool Unused = false;
3650   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3651     if (!Ins[i].Used) {
3652       Unused = true;
3653       break;
3654     }
3655   }
3656   if (Unused) {
3657     SmallVector<CCValAssign, 16> RVLocs;
3658     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3659                    *DAG.getContext());
3660     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3661     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3662       CCValAssign &VA = RVLocs[i];
3663       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3664         return false;
3665     }
3666   }
3667
3668   // If the calling conventions do not match, then we'd better make sure the
3669   // results are returned in the same way as what the caller expects.
3670   if (!CCMatch) {
3671     SmallVector<CCValAssign, 16> RVLocs1;
3672     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3673                     *DAG.getContext());
3674     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3675
3676     SmallVector<CCValAssign, 16> RVLocs2;
3677     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3678                     *DAG.getContext());
3679     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3680
3681     if (RVLocs1.size() != RVLocs2.size())
3682       return false;
3683     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3684       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3685         return false;
3686       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3687         return false;
3688       if (RVLocs1[i].isRegLoc()) {
3689         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3690           return false;
3691       } else {
3692         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3693           return false;
3694       }
3695     }
3696   }
3697
3698   // If the callee takes no arguments then go on to check the results of the
3699   // call.
3700   if (!Outs.empty()) {
3701     // Check if stack adjustment is needed. For now, do not do this if any
3702     // argument is passed on the stack.
3703     SmallVector<CCValAssign, 16> ArgLocs;
3704     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3705                    *DAG.getContext());
3706
3707     // Allocate shadow area for Win64
3708     if (IsCalleeWin64)
3709       CCInfo.AllocateStack(32, 8);
3710
3711     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3712     if (CCInfo.getNextStackOffset()) {
3713       MachineFunction &MF = DAG.getMachineFunction();
3714       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3715         return false;
3716
3717       // Check if the arguments are already laid out in the right way as
3718       // the caller's fixed stack objects.
3719       MachineFrameInfo *MFI = MF.getFrameInfo();
3720       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3721       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3722       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3723         CCValAssign &VA = ArgLocs[i];
3724         SDValue Arg = OutVals[i];
3725         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3726         if (VA.getLocInfo() == CCValAssign::Indirect)
3727           return false;
3728         if (!VA.isRegLoc()) {
3729           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3730                                    MFI, MRI, TII))
3731             return false;
3732         }
3733       }
3734     }
3735
3736     // If the tailcall address may be in a register, then make sure it's
3737     // possible to register allocate for it. In 32-bit, the call address can
3738     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3739     // callee-saved registers are restored. These happen to be the same
3740     // registers used to pass 'inreg' arguments so watch out for those.
3741     if (!Subtarget->is64Bit() &&
3742         ((!isa<GlobalAddressSDNode>(Callee) &&
3743           !isa<ExternalSymbolSDNode>(Callee)) ||
3744          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3745       unsigned NumInRegs = 0;
3746       // In PIC we need an extra register to formulate the address computation
3747       // for the callee.
3748       unsigned MaxInRegs =
3749         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3750
3751       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3752         CCValAssign &VA = ArgLocs[i];
3753         if (!VA.isRegLoc())
3754           continue;
3755         unsigned Reg = VA.getLocReg();
3756         switch (Reg) {
3757         default: break;
3758         case X86::EAX: case X86::EDX: case X86::ECX:
3759           if (++NumInRegs == MaxInRegs)
3760             return false;
3761           break;
3762         }
3763       }
3764     }
3765   }
3766
3767   return true;
3768 }
3769
3770 FastISel *
3771 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3772                                   const TargetLibraryInfo *libInfo) const {
3773   return X86::createFastISel(funcInfo, libInfo);
3774 }
3775
3776 //===----------------------------------------------------------------------===//
3777 //                           Other Lowering Hooks
3778 //===----------------------------------------------------------------------===//
3779
3780 static bool MayFoldLoad(SDValue Op) {
3781   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3782 }
3783
3784 static bool MayFoldIntoStore(SDValue Op) {
3785   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3786 }
3787
3788 static bool isTargetShuffle(unsigned Opcode) {
3789   switch(Opcode) {
3790   default: return false;
3791   case X86ISD::BLENDI:
3792   case X86ISD::PSHUFB:
3793   case X86ISD::PSHUFD:
3794   case X86ISD::PSHUFHW:
3795   case X86ISD::PSHUFLW:
3796   case X86ISD::SHUFP:
3797   case X86ISD::PALIGNR:
3798   case X86ISD::MOVLHPS:
3799   case X86ISD::MOVLHPD:
3800   case X86ISD::MOVHLPS:
3801   case X86ISD::MOVLPS:
3802   case X86ISD::MOVLPD:
3803   case X86ISD::MOVSHDUP:
3804   case X86ISD::MOVSLDUP:
3805   case X86ISD::MOVDDUP:
3806   case X86ISD::MOVSS:
3807   case X86ISD::MOVSD:
3808   case X86ISD::UNPCKL:
3809   case X86ISD::UNPCKH:
3810   case X86ISD::VPERMILPI:
3811   case X86ISD::VPERM2X128:
3812   case X86ISD::VPERMI:
3813   case X86ISD::VPERMV:
3814   case X86ISD::VPERMV3:
3815     return true;
3816   }
3817 }
3818
3819 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3820                                     SDValue V1, unsigned TargetMask,
3821                                     SelectionDAG &DAG) {
3822   switch(Opc) {
3823   default: llvm_unreachable("Unknown x86 shuffle node");
3824   case X86ISD::PSHUFD:
3825   case X86ISD::PSHUFHW:
3826   case X86ISD::PSHUFLW:
3827   case X86ISD::VPERMILPI:
3828   case X86ISD::VPERMI:
3829     return DAG.getNode(Opc, dl, VT, V1,
3830                        DAG.getConstant(TargetMask, dl, MVT::i8));
3831   }
3832 }
3833
3834 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3835                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3836   switch(Opc) {
3837   default: llvm_unreachable("Unknown x86 shuffle node");
3838   case X86ISD::MOVLHPS:
3839   case X86ISD::MOVLHPD:
3840   case X86ISD::MOVHLPS:
3841   case X86ISD::MOVLPS:
3842   case X86ISD::MOVLPD:
3843   case X86ISD::MOVSS:
3844   case X86ISD::MOVSD:
3845   case X86ISD::UNPCKL:
3846   case X86ISD::UNPCKH:
3847     return DAG.getNode(Opc, dl, VT, V1, V2);
3848   }
3849 }
3850
3851 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3852   MachineFunction &MF = DAG.getMachineFunction();
3853   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3854   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3855   int ReturnAddrIndex = FuncInfo->getRAIndex();
3856
3857   if (ReturnAddrIndex == 0) {
3858     // Set up a frame object for the return address.
3859     unsigned SlotSize = RegInfo->getSlotSize();
3860     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3861                                                            -(int64_t)SlotSize,
3862                                                            false);
3863     FuncInfo->setRAIndex(ReturnAddrIndex);
3864   }
3865
3866   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3867 }
3868
3869 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3870                                        bool hasSymbolicDisplacement) {
3871   // Offset should fit into 32 bit immediate field.
3872   if (!isInt<32>(Offset))
3873     return false;
3874
3875   // If we don't have a symbolic displacement - we don't have any extra
3876   // restrictions.
3877   if (!hasSymbolicDisplacement)
3878     return true;
3879
3880   // FIXME: Some tweaks might be needed for medium code model.
3881   if (M != CodeModel::Small && M != CodeModel::Kernel)
3882     return false;
3883
3884   // For small code model we assume that latest object is 16MB before end of 31
3885   // bits boundary. We may also accept pretty large negative constants knowing
3886   // that all objects are in the positive half of address space.
3887   if (M == CodeModel::Small && Offset < 16*1024*1024)
3888     return true;
3889
3890   // For kernel code model we know that all object resist in the negative half
3891   // of 32bits address space. We may not accept negative offsets, since they may
3892   // be just off and we may accept pretty large positive ones.
3893   if (M == CodeModel::Kernel && Offset >= 0)
3894     return true;
3895
3896   return false;
3897 }
3898
3899 /// Determines whether the callee is required to pop its own arguments.
3900 /// Callee pop is necessary to support tail calls.
3901 bool X86::isCalleePop(CallingConv::ID CallingConv,
3902                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3903
3904   if (IsTailCallConvention(CallingConv))
3905     return IsVarArg ? false : TailCallOpt;
3906
3907   switch (CallingConv) {
3908   default:
3909     return false;
3910   case CallingConv::X86_StdCall:
3911   case CallingConv::X86_FastCall:
3912   case CallingConv::X86_ThisCall:
3913     return !is64Bit;
3914   }
3915 }
3916
3917 /// \brief Return true if the condition is an unsigned comparison operation.
3918 static bool isX86CCUnsigned(unsigned X86CC) {
3919   switch (X86CC) {
3920   default: llvm_unreachable("Invalid integer condition!");
3921   case X86::COND_E:     return true;
3922   case X86::COND_G:     return false;
3923   case X86::COND_GE:    return false;
3924   case X86::COND_L:     return false;
3925   case X86::COND_LE:    return false;
3926   case X86::COND_NE:    return true;
3927   case X86::COND_B:     return true;
3928   case X86::COND_A:     return true;
3929   case X86::COND_BE:    return true;
3930   case X86::COND_AE:    return true;
3931   }
3932   llvm_unreachable("covered switch fell through?!");
3933 }
3934
3935 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3936 /// condition code, returning the condition code and the LHS/RHS of the
3937 /// comparison to make.
3938 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3939                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3940   if (!isFP) {
3941     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3942       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3943         // X > -1   -> X == 0, jump !sign.
3944         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3945         return X86::COND_NS;
3946       }
3947       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3948         // X < 0   -> X == 0, jump on sign.
3949         return X86::COND_S;
3950       }
3951       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3952         // X < 1   -> X <= 0
3953         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3954         return X86::COND_LE;
3955       }
3956     }
3957
3958     switch (SetCCOpcode) {
3959     default: llvm_unreachable("Invalid integer condition!");
3960     case ISD::SETEQ:  return X86::COND_E;
3961     case ISD::SETGT:  return X86::COND_G;
3962     case ISD::SETGE:  return X86::COND_GE;
3963     case ISD::SETLT:  return X86::COND_L;
3964     case ISD::SETLE:  return X86::COND_LE;
3965     case ISD::SETNE:  return X86::COND_NE;
3966     case ISD::SETULT: return X86::COND_B;
3967     case ISD::SETUGT: return X86::COND_A;
3968     case ISD::SETULE: return X86::COND_BE;
3969     case ISD::SETUGE: return X86::COND_AE;
3970     }
3971   }
3972
3973   // First determine if it is required or is profitable to flip the operands.
3974
3975   // If LHS is a foldable load, but RHS is not, flip the condition.
3976   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3977       !ISD::isNON_EXTLoad(RHS.getNode())) {
3978     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3979     std::swap(LHS, RHS);
3980   }
3981
3982   switch (SetCCOpcode) {
3983   default: break;
3984   case ISD::SETOLT:
3985   case ISD::SETOLE:
3986   case ISD::SETUGT:
3987   case ISD::SETUGE:
3988     std::swap(LHS, RHS);
3989     break;
3990   }
3991
3992   // On a floating point condition, the flags are set as follows:
3993   // ZF  PF  CF   op
3994   //  0 | 0 | 0 | X > Y
3995   //  0 | 0 | 1 | X < Y
3996   //  1 | 0 | 0 | X == Y
3997   //  1 | 1 | 1 | unordered
3998   switch (SetCCOpcode) {
3999   default: llvm_unreachable("Condcode should be pre-legalized away");
4000   case ISD::SETUEQ:
4001   case ISD::SETEQ:   return X86::COND_E;
4002   case ISD::SETOLT:              // flipped
4003   case ISD::SETOGT:
4004   case ISD::SETGT:   return X86::COND_A;
4005   case ISD::SETOLE:              // flipped
4006   case ISD::SETOGE:
4007   case ISD::SETGE:   return X86::COND_AE;
4008   case ISD::SETUGT:              // flipped
4009   case ISD::SETULT:
4010   case ISD::SETLT:   return X86::COND_B;
4011   case ISD::SETUGE:              // flipped
4012   case ISD::SETULE:
4013   case ISD::SETLE:   return X86::COND_BE;
4014   case ISD::SETONE:
4015   case ISD::SETNE:   return X86::COND_NE;
4016   case ISD::SETUO:   return X86::COND_P;
4017   case ISD::SETO:    return X86::COND_NP;
4018   case ISD::SETOEQ:
4019   case ISD::SETUNE:  return X86::COND_INVALID;
4020   }
4021 }
4022
4023 /// Is there a floating point cmov for the specific X86 condition code?
4024 /// Current x86 isa includes the following FP cmov instructions:
4025 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4026 static bool hasFPCMov(unsigned X86CC) {
4027   switch (X86CC) {
4028   default:
4029     return false;
4030   case X86::COND_B:
4031   case X86::COND_BE:
4032   case X86::COND_E:
4033   case X86::COND_P:
4034   case X86::COND_A:
4035   case X86::COND_AE:
4036   case X86::COND_NE:
4037   case X86::COND_NP:
4038     return true;
4039   }
4040 }
4041
4042 /// Returns true if the target can instruction select the
4043 /// specified FP immediate natively. If false, the legalizer will
4044 /// materialize the FP immediate as a load from a constant pool.
4045 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4046   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4047     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4048       return true;
4049   }
4050   return false;
4051 }
4052
4053 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4054                                               ISD::LoadExtType ExtTy,
4055                                               EVT NewVT) const {
4056   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4057   // relocation target a movq or addq instruction: don't let the load shrink.
4058   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4059   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4060     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4061       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4062   return true;
4063 }
4064
4065 /// \brief Returns true if it is beneficial to convert a load of a constant
4066 /// to just the constant itself.
4067 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4068                                                           Type *Ty) const {
4069   assert(Ty->isIntegerTy());
4070
4071   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4072   if (BitSize == 0 || BitSize > 64)
4073     return false;
4074   return true;
4075 }
4076
4077 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4078                                                 unsigned Index) const {
4079   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4080     return false;
4081
4082   return (Index == 0 || Index == ResVT.getVectorNumElements());
4083 }
4084
4085 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4086   // Speculate cttz only if we can directly use TZCNT.
4087   return Subtarget->hasBMI();
4088 }
4089
4090 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4091   // Speculate ctlz only if we can directly use LZCNT.
4092   return Subtarget->hasLZCNT();
4093 }
4094
4095 /// Return true if every element in Mask, beginning
4096 /// from position Pos and ending in Pos+Size is undef.
4097 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4098   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4099     if (0 <= Mask[i])
4100       return false;
4101   return true;
4102 }
4103
4104 /// Return true if Val is undef or if its value falls within the
4105 /// specified range (L, H].
4106 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4107   return (Val < 0) || (Val >= Low && Val < Hi);
4108 }
4109
4110 /// Val is either less than zero (undef) or equal to the specified value.
4111 static bool isUndefOrEqual(int Val, int CmpVal) {
4112   return (Val < 0 || Val == CmpVal);
4113 }
4114
4115 /// Return true if every element in Mask, beginning
4116 /// from position Pos and ending in Pos+Size, falls within the specified
4117 /// sequential range (Low, Low+Size]. or is undef.
4118 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4119                                        unsigned Pos, unsigned Size, int Low) {
4120   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4121     if (!isUndefOrEqual(Mask[i], Low))
4122       return false;
4123   return true;
4124 }
4125
4126 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4127 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4128 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4129   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4130   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4131     return false;
4132
4133   // The index should be aligned on a vecWidth-bit boundary.
4134   uint64_t Index =
4135     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4136
4137   MVT VT = N->getSimpleValueType(0);
4138   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4139   bool Result = (Index * ElSize) % vecWidth == 0;
4140
4141   return Result;
4142 }
4143
4144 /// Return true if the specified INSERT_SUBVECTOR
4145 /// operand specifies a subvector insert that is suitable for input to
4146 /// insertion of 128 or 256-bit subvectors
4147 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4148   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4149   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4150     return false;
4151   // The index should be aligned on a vecWidth-bit boundary.
4152   uint64_t Index =
4153     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4154
4155   MVT VT = N->getSimpleValueType(0);
4156   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4157   bool Result = (Index * ElSize) % vecWidth == 0;
4158
4159   return Result;
4160 }
4161
4162 bool X86::isVINSERT128Index(SDNode *N) {
4163   return isVINSERTIndex(N, 128);
4164 }
4165
4166 bool X86::isVINSERT256Index(SDNode *N) {
4167   return isVINSERTIndex(N, 256);
4168 }
4169
4170 bool X86::isVEXTRACT128Index(SDNode *N) {
4171   return isVEXTRACTIndex(N, 128);
4172 }
4173
4174 bool X86::isVEXTRACT256Index(SDNode *N) {
4175   return isVEXTRACTIndex(N, 256);
4176 }
4177
4178 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4179   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4180   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4181     llvm_unreachable("Illegal extract subvector for VEXTRACT");
4182
4183   uint64_t Index =
4184     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4185
4186   MVT VecVT = N->getOperand(0).getSimpleValueType();
4187   MVT ElVT = VecVT.getVectorElementType();
4188
4189   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4190   return Index / NumElemsPerChunk;
4191 }
4192
4193 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4194   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4195   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4196     llvm_unreachable("Illegal insert subvector for VINSERT");
4197
4198   uint64_t Index =
4199     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4200
4201   MVT VecVT = N->getSimpleValueType(0);
4202   MVT ElVT = VecVT.getVectorElementType();
4203
4204   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4205   return Index / NumElemsPerChunk;
4206 }
4207
4208 /// Return the appropriate immediate to extract the specified
4209 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4210 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4211   return getExtractVEXTRACTImmediate(N, 128);
4212 }
4213
4214 /// Return the appropriate immediate to extract the specified
4215 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4216 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4217   return getExtractVEXTRACTImmediate(N, 256);
4218 }
4219
4220 /// Return the appropriate immediate to insert at the specified
4221 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4222 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4223   return getInsertVINSERTImmediate(N, 128);
4224 }
4225
4226 /// Return the appropriate immediate to insert at the specified
4227 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4228 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4229   return getInsertVINSERTImmediate(N, 256);
4230 }
4231
4232 /// Returns true if Elt is a constant integer zero
4233 static bool isZero(SDValue V) {
4234   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4235   return C && C->isNullValue();
4236 }
4237
4238 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4239 bool X86::isZeroNode(SDValue Elt) {
4240   if (isZero(Elt))
4241     return true;
4242   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4243     return CFP->getValueAPF().isPosZero();
4244   return false;
4245 }
4246
4247 /// Returns a vector of specified type with all zero elements.
4248 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4249                              SelectionDAG &DAG, SDLoc dl) {
4250   assert(VT.isVector() && "Expected a vector type");
4251
4252   // Always build SSE zero vectors as <4 x i32> bitcasted
4253   // to their dest type. This ensures they get CSE'd.
4254   SDValue Vec;
4255   if (VT.is128BitVector()) {  // SSE
4256     if (Subtarget->hasSSE2()) {  // SSE2
4257       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4258       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4259     } else { // SSE1
4260       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4261       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4262     }
4263   } else if (VT.is256BitVector()) { // AVX
4264     if (Subtarget->hasInt256()) { // AVX2
4265       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4266       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4267       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4268     } else {
4269       // 256-bit logic and arithmetic instructions in AVX are all
4270       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4271       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4272       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4273       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4274     }
4275   } else if (VT.is512BitVector()) { // AVX-512
4276       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4277       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4278                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4279       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4280   } else if (VT.getScalarType() == MVT::i1) {
4281
4282     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4283             && "Unexpected vector type");
4284     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4285             && "Unexpected vector type");
4286     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4287     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4288     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4289   } else
4290     llvm_unreachable("Unexpected vector type");
4291
4292   return DAG.getBitcast(VT, Vec);
4293 }
4294
4295 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4296                                 SelectionDAG &DAG, SDLoc dl,
4297                                 unsigned vectorWidth) {
4298   assert((vectorWidth == 128 || vectorWidth == 256) &&
4299          "Unsupported vector width");
4300   EVT VT = Vec.getValueType();
4301   EVT ElVT = VT.getVectorElementType();
4302   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4303   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4304                                   VT.getVectorNumElements()/Factor);
4305
4306   // Extract from UNDEF is UNDEF.
4307   if (Vec.getOpcode() == ISD::UNDEF)
4308     return DAG.getUNDEF(ResultVT);
4309
4310   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4311   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4312
4313   // This is the index of the first element of the vectorWidth-bit chunk
4314   // we want.
4315   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
4316                                * ElemsPerChunk);
4317
4318   // If the input is a buildvector just emit a smaller one.
4319   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4320     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4321                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
4322                                     ElemsPerChunk));
4323
4324   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4325   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4326 }
4327
4328 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4329 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4330 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4331 /// instructions or a simple subregister reference. Idx is an index in the
4332 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4333 /// lowering EXTRACT_VECTOR_ELT operations easier.
4334 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4335                                    SelectionDAG &DAG, SDLoc dl) {
4336   assert((Vec.getValueType().is256BitVector() ||
4337           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4338   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4339 }
4340
4341 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4342 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4343                                    SelectionDAG &DAG, SDLoc dl) {
4344   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4345   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4346 }
4347
4348 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4349                                unsigned IdxVal, SelectionDAG &DAG,
4350                                SDLoc dl, unsigned vectorWidth) {
4351   assert((vectorWidth == 128 || vectorWidth == 256) &&
4352          "Unsupported vector width");
4353   // Inserting UNDEF is Result
4354   if (Vec.getOpcode() == ISD::UNDEF)
4355     return Result;
4356   EVT VT = Vec.getValueType();
4357   EVT ElVT = VT.getVectorElementType();
4358   EVT ResultVT = Result.getValueType();
4359
4360   // Insert the relevant vectorWidth bits.
4361   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4362
4363   // This is the index of the first element of the vectorWidth-bit chunk
4364   // we want.
4365   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
4366                                * ElemsPerChunk);
4367
4368   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal, dl);
4369   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4370 }
4371
4372 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4373 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4374 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4375 /// simple superregister reference.  Idx is an index in the 128 bits
4376 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4377 /// lowering INSERT_VECTOR_ELT operations easier.
4378 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4379                                   SelectionDAG &DAG, SDLoc dl) {
4380   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4381
4382   // For insertion into the zero index (low half) of a 256-bit vector, it is
4383   // more efficient to generate a blend with immediate instead of an insert*128.
4384   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4385   // extend the subvector to the size of the result vector. Make sure that
4386   // we are not recursing on that node by checking for undef here.
4387   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4388       Result.getOpcode() != ISD::UNDEF) {
4389     EVT ResultVT = Result.getValueType();
4390     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4391     SDValue Undef = DAG.getUNDEF(ResultVT);
4392     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4393                                  Vec, ZeroIndex);
4394
4395     // The blend instruction, and therefore its mask, depend on the data type.
4396     MVT ScalarType = ResultVT.getScalarType().getSimpleVT();
4397     if (ScalarType.isFloatingPoint()) {
4398       // Choose either vblendps (float) or vblendpd (double).
4399       unsigned ScalarSize = ScalarType.getSizeInBits();
4400       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4401       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4402       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4403       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4404     }
4405
4406     const X86Subtarget &Subtarget =
4407     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4408
4409     // AVX2 is needed for 256-bit integer blend support.
4410     // Integers must be cast to 32-bit because there is only vpblendd;
4411     // vpblendw can't be used for this because it has a handicapped mask.
4412
4413     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4414     // is still more efficient than using the wrong domain vinsertf128 that
4415     // will be created by InsertSubVector().
4416     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4417
4418     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4419     Vec256 = DAG.getBitcast(CastVT, Vec256);
4420     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4421     return DAG.getBitcast(ResultVT, Vec256);
4422   }
4423
4424   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4425 }
4426
4427 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4428                                   SelectionDAG &DAG, SDLoc dl) {
4429   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4430   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4431 }
4432
4433 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4434 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4435 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4436 /// large BUILD_VECTORS.
4437 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4438                                    unsigned NumElems, SelectionDAG &DAG,
4439                                    SDLoc dl) {
4440   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4441   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4442 }
4443
4444 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4445                                    unsigned NumElems, SelectionDAG &DAG,
4446                                    SDLoc dl) {
4447   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4448   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4449 }
4450
4451 /// Returns a vector of specified type with all bits set.
4452 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4453 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4454 /// Then bitcast to their original type, ensuring they get CSE'd.
4455 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4456                              SelectionDAG &DAG, SDLoc dl) {
4457   assert(VT.isVector() && "Expected a vector type");
4458
4459   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4460   SDValue Vec;
4461   if (VT.is512BitVector()) {
4462     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4463                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4464     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4465   } else if (VT.is256BitVector()) {
4466     if (Subtarget->hasInt256()) { // AVX2
4467       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4468       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4469     } else { // AVX
4470       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4471       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4472     }
4473   } else if (VT.is128BitVector()) {
4474     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4475   } else
4476     llvm_unreachable("Unexpected vector type");
4477
4478   return DAG.getBitcast(VT, Vec);
4479 }
4480
4481 /// Returns a vector_shuffle node for an unpackl operation.
4482 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4483                           SDValue V2) {
4484   unsigned NumElems = VT.getVectorNumElements();
4485   SmallVector<int, 8> Mask;
4486   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4487     Mask.push_back(i);
4488     Mask.push_back(i + NumElems);
4489   }
4490   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4491 }
4492
4493 /// Returns a vector_shuffle node for an unpackh operation.
4494 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4495                           SDValue V2) {
4496   unsigned NumElems = VT.getVectorNumElements();
4497   SmallVector<int, 8> Mask;
4498   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4499     Mask.push_back(i + Half);
4500     Mask.push_back(i + NumElems + Half);
4501   }
4502   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4503 }
4504
4505 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4506 /// This produces a shuffle where the low element of V2 is swizzled into the
4507 /// zero/undef vector, landing at element Idx.
4508 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4509 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4510                                            bool IsZero,
4511                                            const X86Subtarget *Subtarget,
4512                                            SelectionDAG &DAG) {
4513   MVT VT = V2.getSimpleValueType();
4514   SDValue V1 = IsZero
4515     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4516   unsigned NumElems = VT.getVectorNumElements();
4517   SmallVector<int, 16> MaskVec;
4518   for (unsigned i = 0; i != NumElems; ++i)
4519     // If this is the insertion idx, put the low elt of V2 here.
4520     MaskVec.push_back(i == Idx ? NumElems : i);
4521   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4522 }
4523
4524 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4525 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4526 /// uses one source. Note that this will set IsUnary for shuffles which use a
4527 /// single input multiple times, and in those cases it will
4528 /// adjust the mask to only have indices within that single input.
4529 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4530 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4531                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4532   unsigned NumElems = VT.getVectorNumElements();
4533   SDValue ImmN;
4534
4535   IsUnary = false;
4536   bool IsFakeUnary = false;
4537   switch(N->getOpcode()) {
4538   case X86ISD::BLENDI:
4539     ImmN = N->getOperand(N->getNumOperands()-1);
4540     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4541     break;
4542   case X86ISD::SHUFP:
4543     ImmN = N->getOperand(N->getNumOperands()-1);
4544     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4545     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4546     break;
4547   case X86ISD::UNPCKH:
4548     DecodeUNPCKHMask(VT, Mask);
4549     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4550     break;
4551   case X86ISD::UNPCKL:
4552     DecodeUNPCKLMask(VT, Mask);
4553     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4554     break;
4555   case X86ISD::MOVHLPS:
4556     DecodeMOVHLPSMask(NumElems, Mask);
4557     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4558     break;
4559   case X86ISD::MOVLHPS:
4560     DecodeMOVLHPSMask(NumElems, Mask);
4561     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4562     break;
4563   case X86ISD::PALIGNR:
4564     ImmN = N->getOperand(N->getNumOperands()-1);
4565     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4566     break;
4567   case X86ISD::PSHUFD:
4568   case X86ISD::VPERMILPI:
4569     ImmN = N->getOperand(N->getNumOperands()-1);
4570     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4571     IsUnary = true;
4572     break;
4573   case X86ISD::PSHUFHW:
4574     ImmN = N->getOperand(N->getNumOperands()-1);
4575     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4576     IsUnary = true;
4577     break;
4578   case X86ISD::PSHUFLW:
4579     ImmN = N->getOperand(N->getNumOperands()-1);
4580     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4581     IsUnary = true;
4582     break;
4583   case X86ISD::PSHUFB: {
4584     IsUnary = true;
4585     SDValue MaskNode = N->getOperand(1);
4586     while (MaskNode->getOpcode() == ISD::BITCAST)
4587       MaskNode = MaskNode->getOperand(0);
4588
4589     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4590       // If we have a build-vector, then things are easy.
4591       EVT VT = MaskNode.getValueType();
4592       assert(VT.isVector() &&
4593              "Can't produce a non-vector with a build_vector!");
4594       if (!VT.isInteger())
4595         return false;
4596
4597       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4598
4599       SmallVector<uint64_t, 32> RawMask;
4600       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4601         SDValue Op = MaskNode->getOperand(i);
4602         if (Op->getOpcode() == ISD::UNDEF) {
4603           RawMask.push_back((uint64_t)SM_SentinelUndef);
4604           continue;
4605         }
4606         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4607         if (!CN)
4608           return false;
4609         APInt MaskElement = CN->getAPIntValue();
4610
4611         // We now have to decode the element which could be any integer size and
4612         // extract each byte of it.
4613         for (int j = 0; j < NumBytesPerElement; ++j) {
4614           // Note that this is x86 and so always little endian: the low byte is
4615           // the first byte of the mask.
4616           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4617           MaskElement = MaskElement.lshr(8);
4618         }
4619       }
4620       DecodePSHUFBMask(RawMask, Mask);
4621       break;
4622     }
4623
4624     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4625     if (!MaskLoad)
4626       return false;
4627
4628     SDValue Ptr = MaskLoad->getBasePtr();
4629     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4630         Ptr->getOpcode() == X86ISD::WrapperRIP)
4631       Ptr = Ptr->getOperand(0);
4632
4633     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4634     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4635       return false;
4636
4637     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4638       DecodePSHUFBMask(C, Mask);
4639       if (Mask.empty())
4640         return false;
4641       break;
4642     }
4643
4644     return false;
4645   }
4646   case X86ISD::VPERMI:
4647     ImmN = N->getOperand(N->getNumOperands()-1);
4648     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4649     IsUnary = true;
4650     break;
4651   case X86ISD::MOVSS:
4652   case X86ISD::MOVSD:
4653     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4654     break;
4655   case X86ISD::VPERM2X128:
4656     ImmN = N->getOperand(N->getNumOperands()-1);
4657     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4658     if (Mask.empty()) return false;
4659     // Mask only contains negative index if an element is zero.
4660     if (std::any_of(Mask.begin(), Mask.end(),
4661                     [](int M){ return M == SM_SentinelZero; }))
4662       return false;
4663     break;
4664   case X86ISD::MOVSLDUP:
4665     DecodeMOVSLDUPMask(VT, Mask);
4666     IsUnary = true;
4667     break;
4668   case X86ISD::MOVSHDUP:
4669     DecodeMOVSHDUPMask(VT, Mask);
4670     IsUnary = true;
4671     break;
4672   case X86ISD::MOVDDUP:
4673     DecodeMOVDDUPMask(VT, Mask);
4674     IsUnary = true;
4675     break;
4676   case X86ISD::MOVLHPD:
4677   case X86ISD::MOVLPD:
4678   case X86ISD::MOVLPS:
4679     // Not yet implemented
4680     return false;
4681   case X86ISD::VPERMV: {
4682     IsUnary = true;
4683     SDValue MaskNode = N->getOperand(0);
4684     while (MaskNode->getOpcode() == ISD::BITCAST)
4685       MaskNode = MaskNode->getOperand(0);
4686
4687     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4688     SmallVector<uint64_t, 32> RawMask;
4689     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4690       // If we have a build-vector, then things are easy.
4691       assert(MaskNode.getValueType().isInteger() &&
4692              MaskNode.getValueType().getVectorNumElements() ==
4693              VT.getVectorNumElements());
4694
4695       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4696         SDValue Op = MaskNode->getOperand(i);
4697         if (Op->getOpcode() == ISD::UNDEF)
4698           RawMask.push_back((uint64_t)SM_SentinelUndef);
4699         else if (isa<ConstantSDNode>(Op)) {
4700           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4701           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4702         } else
4703           return false;
4704       }
4705       DecodeVPERMVMask(RawMask, Mask);
4706       break;
4707     }
4708     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4709       unsigned NumEltsInMask = MaskNode->getNumOperands();
4710       MaskNode = MaskNode->getOperand(0);
4711       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4712       if (CN) {
4713         APInt MaskEltValue = CN->getAPIntValue();
4714         for (unsigned i = 0; i < NumEltsInMask; ++i)
4715           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4716         DecodeVPERMVMask(RawMask, Mask);
4717         break;
4718       }
4719       // It may be a scalar load
4720     }
4721
4722     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4723     if (!MaskLoad)
4724       return false;
4725
4726     SDValue Ptr = MaskLoad->getBasePtr();
4727     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4728         Ptr->getOpcode() == X86ISD::WrapperRIP)
4729       Ptr = Ptr->getOperand(0);
4730
4731     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4732     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4733       return false;
4734
4735     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4736     if (C) {
4737       DecodeVPERMVMask(C, VT, Mask);
4738       if (Mask.empty())
4739         return false;
4740       break;
4741     }
4742     return false;
4743   }
4744   case X86ISD::VPERMV3: {
4745     IsUnary = false;
4746     SDValue MaskNode = N->getOperand(1);
4747     while (MaskNode->getOpcode() == ISD::BITCAST)
4748       MaskNode = MaskNode->getOperand(1);
4749
4750     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4751       // If we have a build-vector, then things are easy.
4752       assert(MaskNode.getValueType().isInteger() &&
4753              MaskNode.getValueType().getVectorNumElements() ==
4754              VT.getVectorNumElements());
4755
4756       SmallVector<uint64_t, 32> RawMask;
4757       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4758
4759       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4760         SDValue Op = MaskNode->getOperand(i);
4761         if (Op->getOpcode() == ISD::UNDEF)
4762           RawMask.push_back((uint64_t)SM_SentinelUndef);
4763         else {
4764           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4765           if (!CN)
4766             return false;
4767           APInt MaskElement = CN->getAPIntValue();
4768           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4769         }
4770       }
4771       DecodeVPERMV3Mask(RawMask, Mask);
4772       break;
4773     }
4774
4775     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4776     if (!MaskLoad)
4777       return false;
4778
4779     SDValue Ptr = MaskLoad->getBasePtr();
4780     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4781         Ptr->getOpcode() == X86ISD::WrapperRIP)
4782       Ptr = Ptr->getOperand(0);
4783
4784     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4785     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4786       return false;
4787
4788     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4789     if (C) {
4790       DecodeVPERMV3Mask(C, VT, Mask);
4791       if (Mask.empty())
4792         return false;
4793       break;
4794     }
4795     return false;
4796   }
4797   default: llvm_unreachable("unknown target shuffle node");
4798   }
4799
4800   // If we have a fake unary shuffle, the shuffle mask is spread across two
4801   // inputs that are actually the same node. Re-map the mask to always point
4802   // into the first input.
4803   if (IsFakeUnary)
4804     for (int &M : Mask)
4805       if (M >= (int)Mask.size())
4806         M -= Mask.size();
4807
4808   return true;
4809 }
4810
4811 /// Returns the scalar element that will make up the ith
4812 /// element of the result of the vector shuffle.
4813 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4814                                    unsigned Depth) {
4815   if (Depth == 6)
4816     return SDValue();  // Limit search depth.
4817
4818   SDValue V = SDValue(N, 0);
4819   EVT VT = V.getValueType();
4820   unsigned Opcode = V.getOpcode();
4821
4822   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4823   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4824     int Elt = SV->getMaskElt(Index);
4825
4826     if (Elt < 0)
4827       return DAG.getUNDEF(VT.getVectorElementType());
4828
4829     unsigned NumElems = VT.getVectorNumElements();
4830     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4831                                          : SV->getOperand(1);
4832     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4833   }
4834
4835   // Recurse into target specific vector shuffles to find scalars.
4836   if (isTargetShuffle(Opcode)) {
4837     MVT ShufVT = V.getSimpleValueType();
4838     unsigned NumElems = ShufVT.getVectorNumElements();
4839     SmallVector<int, 16> ShuffleMask;
4840     bool IsUnary;
4841
4842     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4843       return SDValue();
4844
4845     int Elt = ShuffleMask[Index];
4846     if (Elt < 0)
4847       return DAG.getUNDEF(ShufVT.getVectorElementType());
4848
4849     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4850                                          : N->getOperand(1);
4851     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4852                                Depth+1);
4853   }
4854
4855   // Actual nodes that may contain scalar elements
4856   if (Opcode == ISD::BITCAST) {
4857     V = V.getOperand(0);
4858     EVT SrcVT = V.getValueType();
4859     unsigned NumElems = VT.getVectorNumElements();
4860
4861     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4862       return SDValue();
4863   }
4864
4865   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4866     return (Index == 0) ? V.getOperand(0)
4867                         : DAG.getUNDEF(VT.getVectorElementType());
4868
4869   if (V.getOpcode() == ISD::BUILD_VECTOR)
4870     return V.getOperand(Index);
4871
4872   return SDValue();
4873 }
4874
4875 /// Custom lower build_vector of v16i8.
4876 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4877                                        unsigned NumNonZero, unsigned NumZero,
4878                                        SelectionDAG &DAG,
4879                                        const X86Subtarget* Subtarget,
4880                                        const TargetLowering &TLI) {
4881   if (NumNonZero > 8)
4882     return SDValue();
4883
4884   SDLoc dl(Op);
4885   SDValue V;
4886   bool First = true;
4887
4888   // SSE4.1 - use PINSRB to insert each byte directly.
4889   if (Subtarget->hasSSE41()) {
4890     for (unsigned i = 0; i < 16; ++i) {
4891       bool isNonZero = (NonZeros & (1 << i)) != 0;
4892       if (isNonZero) {
4893         if (First) {
4894           if (NumZero)
4895             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4896           else
4897             V = DAG.getUNDEF(MVT::v16i8);
4898           First = false;
4899         }
4900         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4901                         MVT::v16i8, V, Op.getOperand(i),
4902                         DAG.getIntPtrConstant(i, dl));
4903       }
4904     }
4905
4906     return V;
4907   }
4908
4909   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4910   for (unsigned i = 0; i < 16; ++i) {
4911     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4912     if (ThisIsNonZero && First) {
4913       if (NumZero)
4914         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4915       else
4916         V = DAG.getUNDEF(MVT::v8i16);
4917       First = false;
4918     }
4919
4920     if ((i & 1) != 0) {
4921       SDValue ThisElt, LastElt;
4922       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4923       if (LastIsNonZero) {
4924         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4925                               MVT::i16, Op.getOperand(i-1));
4926       }
4927       if (ThisIsNonZero) {
4928         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4929         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4930                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4931         if (LastIsNonZero)
4932           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4933       } else
4934         ThisElt = LastElt;
4935
4936       if (ThisElt.getNode())
4937         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4938                         DAG.getIntPtrConstant(i/2, dl));
4939     }
4940   }
4941
4942   return DAG.getBitcast(MVT::v16i8, V);
4943 }
4944
4945 /// Custom lower build_vector of v8i16.
4946 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4947                                      unsigned NumNonZero, unsigned NumZero,
4948                                      SelectionDAG &DAG,
4949                                      const X86Subtarget* Subtarget,
4950                                      const TargetLowering &TLI) {
4951   if (NumNonZero > 4)
4952     return SDValue();
4953
4954   SDLoc dl(Op);
4955   SDValue V;
4956   bool First = true;
4957   for (unsigned i = 0; i < 8; ++i) {
4958     bool isNonZero = (NonZeros & (1 << i)) != 0;
4959     if (isNonZero) {
4960       if (First) {
4961         if (NumZero)
4962           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4963         else
4964           V = DAG.getUNDEF(MVT::v8i16);
4965         First = false;
4966       }
4967       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4968                       MVT::v8i16, V, Op.getOperand(i),
4969                       DAG.getIntPtrConstant(i, dl));
4970     }
4971   }
4972
4973   return V;
4974 }
4975
4976 /// Custom lower build_vector of v4i32 or v4f32.
4977 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4978                                      const X86Subtarget *Subtarget,
4979                                      const TargetLowering &TLI) {
4980   // Find all zeroable elements.
4981   std::bitset<4> Zeroable;
4982   for (int i=0; i < 4; ++i) {
4983     SDValue Elt = Op->getOperand(i);
4984     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4985   }
4986   assert(Zeroable.size() - Zeroable.count() > 1 &&
4987          "We expect at least two non-zero elements!");
4988
4989   // We only know how to deal with build_vector nodes where elements are either
4990   // zeroable or extract_vector_elt with constant index.
4991   SDValue FirstNonZero;
4992   unsigned FirstNonZeroIdx;
4993   for (unsigned i=0; i < 4; ++i) {
4994     if (Zeroable[i])
4995       continue;
4996     SDValue Elt = Op->getOperand(i);
4997     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4998         !isa<ConstantSDNode>(Elt.getOperand(1)))
4999       return SDValue();
5000     // Make sure that this node is extracting from a 128-bit vector.
5001     MVT VT = Elt.getOperand(0).getSimpleValueType();
5002     if (!VT.is128BitVector())
5003       return SDValue();
5004     if (!FirstNonZero.getNode()) {
5005       FirstNonZero = Elt;
5006       FirstNonZeroIdx = i;
5007     }
5008   }
5009
5010   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5011   SDValue V1 = FirstNonZero.getOperand(0);
5012   MVT VT = V1.getSimpleValueType();
5013
5014   // See if this build_vector can be lowered as a blend with zero.
5015   SDValue Elt;
5016   unsigned EltMaskIdx, EltIdx;
5017   int Mask[4];
5018   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5019     if (Zeroable[EltIdx]) {
5020       // The zero vector will be on the right hand side.
5021       Mask[EltIdx] = EltIdx+4;
5022       continue;
5023     }
5024
5025     Elt = Op->getOperand(EltIdx);
5026     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5027     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5028     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5029       break;
5030     Mask[EltIdx] = EltIdx;
5031   }
5032
5033   if (EltIdx == 4) {
5034     // Let the shuffle legalizer deal with blend operations.
5035     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5036     if (V1.getSimpleValueType() != VT)
5037       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5038     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5039   }
5040
5041   // See if we can lower this build_vector to a INSERTPS.
5042   if (!Subtarget->hasSSE41())
5043     return SDValue();
5044
5045   SDValue V2 = Elt.getOperand(0);
5046   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5047     V1 = SDValue();
5048
5049   bool CanFold = true;
5050   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5051     if (Zeroable[i])
5052       continue;
5053
5054     SDValue Current = Op->getOperand(i);
5055     SDValue SrcVector = Current->getOperand(0);
5056     if (!V1.getNode())
5057       V1 = SrcVector;
5058     CanFold = SrcVector == V1 &&
5059       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5060   }
5061
5062   if (!CanFold)
5063     return SDValue();
5064
5065   assert(V1.getNode() && "Expected at least two non-zero elements!");
5066   if (V1.getSimpleValueType() != MVT::v4f32)
5067     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5068   if (V2.getSimpleValueType() != MVT::v4f32)
5069     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5070
5071   // Ok, we can emit an INSERTPS instruction.
5072   unsigned ZMask = Zeroable.to_ulong();
5073
5074   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5075   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5076   SDLoc DL(Op);
5077   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5078                                DAG.getIntPtrConstant(InsertPSMask, DL));
5079   return DAG.getBitcast(VT, Result);
5080 }
5081
5082 /// Return a vector logical shift node.
5083 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5084                          unsigned NumBits, SelectionDAG &DAG,
5085                          const TargetLowering &TLI, SDLoc dl) {
5086   assert(VT.is128BitVector() && "Unknown type for VShift");
5087   MVT ShVT = MVT::v2i64;
5088   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5089   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5090   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5091   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5092   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5093   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5094 }
5095
5096 static SDValue
5097 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5098
5099   // Check if the scalar load can be widened into a vector load. And if
5100   // the address is "base + cst" see if the cst can be "absorbed" into
5101   // the shuffle mask.
5102   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5103     SDValue Ptr = LD->getBasePtr();
5104     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5105       return SDValue();
5106     EVT PVT = LD->getValueType(0);
5107     if (PVT != MVT::i32 && PVT != MVT::f32)
5108       return SDValue();
5109
5110     int FI = -1;
5111     int64_t Offset = 0;
5112     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5113       FI = FINode->getIndex();
5114       Offset = 0;
5115     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5116                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5117       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5118       Offset = Ptr.getConstantOperandVal(1);
5119       Ptr = Ptr.getOperand(0);
5120     } else {
5121       return SDValue();
5122     }
5123
5124     // FIXME: 256-bit vector instructions don't require a strict alignment,
5125     // improve this code to support it better.
5126     unsigned RequiredAlign = VT.getSizeInBits()/8;
5127     SDValue Chain = LD->getChain();
5128     // Make sure the stack object alignment is at least 16 or 32.
5129     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5130     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5131       if (MFI->isFixedObjectIndex(FI)) {
5132         // Can't change the alignment. FIXME: It's possible to compute
5133         // the exact stack offset and reference FI + adjust offset instead.
5134         // If someone *really* cares about this. That's the way to implement it.
5135         return SDValue();
5136       } else {
5137         MFI->setObjectAlignment(FI, RequiredAlign);
5138       }
5139     }
5140
5141     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5142     // Ptr + (Offset & ~15).
5143     if (Offset < 0)
5144       return SDValue();
5145     if ((Offset % RequiredAlign) & 3)
5146       return SDValue();
5147     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5148     if (StartOffset) {
5149       SDLoc DL(Ptr);
5150       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5151                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5152     }
5153
5154     int EltNo = (Offset - StartOffset) >> 2;
5155     unsigned NumElems = VT.getVectorNumElements();
5156
5157     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5158     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5159                              LD->getPointerInfo().getWithOffset(StartOffset),
5160                              false, false, false, 0);
5161
5162     SmallVector<int, 8> Mask(NumElems, EltNo);
5163
5164     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5165   }
5166
5167   return SDValue();
5168 }
5169
5170 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5171 /// elements can be replaced by a single large load which has the same value as
5172 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5173 ///
5174 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5175 ///
5176 /// FIXME: we'd also like to handle the case where the last elements are zero
5177 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5178 /// There's even a handy isZeroNode for that purpose.
5179 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5180                                         SDLoc &DL, SelectionDAG &DAG,
5181                                         bool isAfterLegalize) {
5182   unsigned NumElems = Elts.size();
5183
5184   LoadSDNode *LDBase = nullptr;
5185   unsigned LastLoadedElt = -1U;
5186
5187   // For each element in the initializer, see if we've found a load or an undef.
5188   // If we don't find an initial load element, or later load elements are
5189   // non-consecutive, bail out.
5190   for (unsigned i = 0; i < NumElems; ++i) {
5191     SDValue Elt = Elts[i];
5192     // Look through a bitcast.
5193     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5194       Elt = Elt.getOperand(0);
5195     if (!Elt.getNode() ||
5196         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5197       return SDValue();
5198     if (!LDBase) {
5199       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5200         return SDValue();
5201       LDBase = cast<LoadSDNode>(Elt.getNode());
5202       LastLoadedElt = i;
5203       continue;
5204     }
5205     if (Elt.getOpcode() == ISD::UNDEF)
5206       continue;
5207
5208     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5209     EVT LdVT = Elt.getValueType();
5210     // Each loaded element must be the correct fractional portion of the
5211     // requested vector load.
5212     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5213       return SDValue();
5214     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5215       return SDValue();
5216     LastLoadedElt = i;
5217   }
5218
5219   // If we have found an entire vector of loads and undefs, then return a large
5220   // load of the entire vector width starting at the base pointer.  If we found
5221   // consecutive loads for the low half, generate a vzext_load node.
5222   if (LastLoadedElt == NumElems - 1) {
5223     assert(LDBase && "Did not find base load for merging consecutive loads");
5224     EVT EltVT = LDBase->getValueType(0);
5225     // Ensure that the input vector size for the merged loads matches the
5226     // cumulative size of the input elements.
5227     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5228       return SDValue();
5229
5230     if (isAfterLegalize &&
5231         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5232       return SDValue();
5233
5234     SDValue NewLd = SDValue();
5235
5236     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5237                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5238                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5239                         LDBase->getAlignment());
5240
5241     if (LDBase->hasAnyUseOfValue(1)) {
5242       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5243                                      SDValue(LDBase, 1),
5244                                      SDValue(NewLd.getNode(), 1));
5245       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5246       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5247                              SDValue(NewLd.getNode(), 1));
5248     }
5249
5250     return NewLd;
5251   }
5252
5253   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5254   //of a v4i32 / v4f32. It's probably worth generalizing.
5255   EVT EltVT = VT.getVectorElementType();
5256   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5257       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5258     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5259     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5260     SDValue ResNode =
5261         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5262                                 LDBase->getPointerInfo(),
5263                                 LDBase->getAlignment(),
5264                                 false/*isVolatile*/, true/*ReadMem*/,
5265                                 false/*WriteMem*/);
5266
5267     // Make sure the newly-created LOAD is in the same position as LDBase in
5268     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5269     // update uses of LDBase's output chain to use the TokenFactor.
5270     if (LDBase->hasAnyUseOfValue(1)) {
5271       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5272                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5273       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5274       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5275                              SDValue(ResNode.getNode(), 1));
5276     }
5277
5278     return DAG.getBitcast(VT, ResNode);
5279   }
5280   return SDValue();
5281 }
5282
5283 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5284 /// to generate a splat value for the following cases:
5285 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5286 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5287 /// a scalar load, or a constant.
5288 /// The VBROADCAST node is returned when a pattern is found,
5289 /// or SDValue() otherwise.
5290 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5291                                     SelectionDAG &DAG) {
5292   // VBROADCAST requires AVX.
5293   // TODO: Splats could be generated for non-AVX CPUs using SSE
5294   // instructions, but there's less potential gain for only 128-bit vectors.
5295   if (!Subtarget->hasAVX())
5296     return SDValue();
5297
5298   MVT VT = Op.getSimpleValueType();
5299   SDLoc dl(Op);
5300
5301   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5302          "Unsupported vector type for broadcast.");
5303
5304   SDValue Ld;
5305   bool ConstSplatVal;
5306
5307   switch (Op.getOpcode()) {
5308     default:
5309       // Unknown pattern found.
5310       return SDValue();
5311
5312     case ISD::BUILD_VECTOR: {
5313       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5314       BitVector UndefElements;
5315       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5316
5317       // We need a splat of a single value to use broadcast, and it doesn't
5318       // make any sense if the value is only in one element of the vector.
5319       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5320         return SDValue();
5321
5322       Ld = Splat;
5323       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5324                        Ld.getOpcode() == ISD::ConstantFP);
5325
5326       // Make sure that all of the users of a non-constant load are from the
5327       // BUILD_VECTOR node.
5328       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5329         return SDValue();
5330       break;
5331     }
5332
5333     case ISD::VECTOR_SHUFFLE: {
5334       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5335
5336       // Shuffles must have a splat mask where the first element is
5337       // broadcasted.
5338       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5339         return SDValue();
5340
5341       SDValue Sc = Op.getOperand(0);
5342       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5343           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5344
5345         if (!Subtarget->hasInt256())
5346           return SDValue();
5347
5348         // Use the register form of the broadcast instruction available on AVX2.
5349         if (VT.getSizeInBits() >= 256)
5350           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5351         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5352       }
5353
5354       Ld = Sc.getOperand(0);
5355       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5356                        Ld.getOpcode() == ISD::ConstantFP);
5357
5358       // The scalar_to_vector node and the suspected
5359       // load node must have exactly one user.
5360       // Constants may have multiple users.
5361
5362       // AVX-512 has register version of the broadcast
5363       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5364         Ld.getValueType().getSizeInBits() >= 32;
5365       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5366           !hasRegVer))
5367         return SDValue();
5368       break;
5369     }
5370   }
5371
5372   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5373   bool IsGE256 = (VT.getSizeInBits() >= 256);
5374
5375   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5376   // instruction to save 8 or more bytes of constant pool data.
5377   // TODO: If multiple splats are generated to load the same constant,
5378   // it may be detrimental to overall size. There needs to be a way to detect
5379   // that condition to know if this is truly a size win.
5380   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5381
5382   // Handle broadcasting a single constant scalar from the constant pool
5383   // into a vector.
5384   // On Sandybridge (no AVX2), it is still better to load a constant vector
5385   // from the constant pool and not to broadcast it from a scalar.
5386   // But override that restriction when optimizing for size.
5387   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5388   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5389     EVT CVT = Ld.getValueType();
5390     assert(!CVT.isVector() && "Must not broadcast a vector type");
5391
5392     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5393     // For size optimization, also splat v2f64 and v2i64, and for size opt
5394     // with AVX2, also splat i8 and i16.
5395     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5396     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5397         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5398       const Constant *C = nullptr;
5399       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5400         C = CI->getConstantIntValue();
5401       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5402         C = CF->getConstantFPValue();
5403
5404       assert(C && "Invalid constant type");
5405
5406       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5407       SDValue CP =
5408           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5409       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5410       Ld = DAG.getLoad(
5411           CVT, dl, DAG.getEntryNode(), CP,
5412           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5413           false, false, Alignment);
5414
5415       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5416     }
5417   }
5418
5419   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5420
5421   // Handle AVX2 in-register broadcasts.
5422   if (!IsLoad && Subtarget->hasInt256() &&
5423       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5424     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5425
5426   // The scalar source must be a normal load.
5427   if (!IsLoad)
5428     return SDValue();
5429
5430   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5431       (Subtarget->hasVLX() && ScalarSize == 64))
5432     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5433
5434   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5435   // double since there is no vbroadcastsd xmm
5436   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5437     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5438       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5439   }
5440
5441   // Unsupported broadcast.
5442   return SDValue();
5443 }
5444
5445 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5446 /// underlying vector and index.
5447 ///
5448 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5449 /// index.
5450 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5451                                          SDValue ExtIdx) {
5452   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5453   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5454     return Idx;
5455
5456   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5457   // lowered this:
5458   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5459   // to:
5460   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5461   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5462   //                           undef)
5463   //                       Constant<0>)
5464   // In this case the vector is the extract_subvector expression and the index
5465   // is 2, as specified by the shuffle.
5466   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5467   SDValue ShuffleVec = SVOp->getOperand(0);
5468   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5469   assert(ShuffleVecVT.getVectorElementType() ==
5470          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5471
5472   int ShuffleIdx = SVOp->getMaskElt(Idx);
5473   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5474     ExtractedFromVec = ShuffleVec;
5475     return ShuffleIdx;
5476   }
5477   return Idx;
5478 }
5479
5480 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5481   MVT VT = Op.getSimpleValueType();
5482
5483   // Skip if insert_vec_elt is not supported.
5484   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5485   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5486     return SDValue();
5487
5488   SDLoc DL(Op);
5489   unsigned NumElems = Op.getNumOperands();
5490
5491   SDValue VecIn1;
5492   SDValue VecIn2;
5493   SmallVector<unsigned, 4> InsertIndices;
5494   SmallVector<int, 8> Mask(NumElems, -1);
5495
5496   for (unsigned i = 0; i != NumElems; ++i) {
5497     unsigned Opc = Op.getOperand(i).getOpcode();
5498
5499     if (Opc == ISD::UNDEF)
5500       continue;
5501
5502     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5503       // Quit if more than 1 elements need inserting.
5504       if (InsertIndices.size() > 1)
5505         return SDValue();
5506
5507       InsertIndices.push_back(i);
5508       continue;
5509     }
5510
5511     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5512     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5513     // Quit if non-constant index.
5514     if (!isa<ConstantSDNode>(ExtIdx))
5515       return SDValue();
5516     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5517
5518     // Quit if extracted from vector of different type.
5519     if (ExtractedFromVec.getValueType() != VT)
5520       return SDValue();
5521
5522     if (!VecIn1.getNode())
5523       VecIn1 = ExtractedFromVec;
5524     else if (VecIn1 != ExtractedFromVec) {
5525       if (!VecIn2.getNode())
5526         VecIn2 = ExtractedFromVec;
5527       else if (VecIn2 != ExtractedFromVec)
5528         // Quit if more than 2 vectors to shuffle
5529         return SDValue();
5530     }
5531
5532     if (ExtractedFromVec == VecIn1)
5533       Mask[i] = Idx;
5534     else if (ExtractedFromVec == VecIn2)
5535       Mask[i] = Idx + NumElems;
5536   }
5537
5538   if (!VecIn1.getNode())
5539     return SDValue();
5540
5541   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5542   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5543   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5544     unsigned Idx = InsertIndices[i];
5545     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5546                      DAG.getIntPtrConstant(Idx, DL));
5547   }
5548
5549   return NV;
5550 }
5551
5552 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5553   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5554          Op.getScalarValueSizeInBits() == 1 &&
5555          "Can not convert non-constant vector");
5556   uint64_t Immediate = 0;
5557   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5558     SDValue In = Op.getOperand(idx);
5559     if (In.getOpcode() != ISD::UNDEF)
5560       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5561   }
5562   SDLoc dl(Op);
5563   MVT VT =
5564    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5565   return DAG.getConstant(Immediate, dl, VT);
5566 }
5567 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5568 SDValue
5569 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5570
5571   MVT VT = Op.getSimpleValueType();
5572   assert((VT.getVectorElementType() == MVT::i1) &&
5573          "Unexpected type in LowerBUILD_VECTORvXi1!");
5574
5575   SDLoc dl(Op);
5576   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5577     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5578     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5579     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5580   }
5581
5582   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5583     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5584     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5585     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5586   }
5587
5588   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5589     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5590     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5591       return DAG.getBitcast(VT, Imm);
5592     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5593     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5594                         DAG.getIntPtrConstant(0, dl));
5595   }
5596
5597   // Vector has one or more non-const elements
5598   uint64_t Immediate = 0;
5599   SmallVector<unsigned, 16> NonConstIdx;
5600   bool IsSplat = true;
5601   bool HasConstElts = false;
5602   int SplatIdx = -1;
5603   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5604     SDValue In = Op.getOperand(idx);
5605     if (In.getOpcode() == ISD::UNDEF)
5606       continue;
5607     if (!isa<ConstantSDNode>(In))
5608       NonConstIdx.push_back(idx);
5609     else {
5610       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5611       HasConstElts = true;
5612     }
5613     if (SplatIdx == -1)
5614       SplatIdx = idx;
5615     else if (In != Op.getOperand(SplatIdx))
5616       IsSplat = false;
5617   }
5618
5619   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5620   if (IsSplat)
5621     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5622                        DAG.getConstant(1, dl, VT),
5623                        DAG.getConstant(0, dl, VT));
5624
5625   // insert elements one by one
5626   SDValue DstVec;
5627   SDValue Imm;
5628   if (Immediate) {
5629     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5630     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5631   }
5632   else if (HasConstElts)
5633     Imm = DAG.getConstant(0, dl, VT);
5634   else
5635     Imm = DAG.getUNDEF(VT);
5636   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5637     DstVec = DAG.getBitcast(VT, Imm);
5638   else {
5639     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5640     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5641                          DAG.getIntPtrConstant(0, dl));
5642   }
5643
5644   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5645     unsigned InsertIdx = NonConstIdx[i];
5646     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5647                          Op.getOperand(InsertIdx),
5648                          DAG.getIntPtrConstant(InsertIdx, dl));
5649   }
5650   return DstVec;
5651 }
5652
5653 /// \brief Return true if \p N implements a horizontal binop and return the
5654 /// operands for the horizontal binop into V0 and V1.
5655 ///
5656 /// This is a helper function of LowerToHorizontalOp().
5657 /// This function checks that the build_vector \p N in input implements a
5658 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5659 /// operation to match.
5660 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5661 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5662 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5663 /// arithmetic sub.
5664 ///
5665 /// This function only analyzes elements of \p N whose indices are
5666 /// in range [BaseIdx, LastIdx).
5667 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5668                               SelectionDAG &DAG,
5669                               unsigned BaseIdx, unsigned LastIdx,
5670                               SDValue &V0, SDValue &V1) {
5671   EVT VT = N->getValueType(0);
5672
5673   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5674   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5675          "Invalid Vector in input!");
5676
5677   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5678   bool CanFold = true;
5679   unsigned ExpectedVExtractIdx = BaseIdx;
5680   unsigned NumElts = LastIdx - BaseIdx;
5681   V0 = DAG.getUNDEF(VT);
5682   V1 = DAG.getUNDEF(VT);
5683
5684   // Check if N implements a horizontal binop.
5685   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5686     SDValue Op = N->getOperand(i + BaseIdx);
5687
5688     // Skip UNDEFs.
5689     if (Op->getOpcode() == ISD::UNDEF) {
5690       // Update the expected vector extract index.
5691       if (i * 2 == NumElts)
5692         ExpectedVExtractIdx = BaseIdx;
5693       ExpectedVExtractIdx += 2;
5694       continue;
5695     }
5696
5697     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5698
5699     if (!CanFold)
5700       break;
5701
5702     SDValue Op0 = Op.getOperand(0);
5703     SDValue Op1 = Op.getOperand(1);
5704
5705     // Try to match the following pattern:
5706     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5707     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5708         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5709         Op0.getOperand(0) == Op1.getOperand(0) &&
5710         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5711         isa<ConstantSDNode>(Op1.getOperand(1)));
5712     if (!CanFold)
5713       break;
5714
5715     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5716     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5717
5718     if (i * 2 < NumElts) {
5719       if (V0.getOpcode() == ISD::UNDEF) {
5720         V0 = Op0.getOperand(0);
5721         if (V0.getValueType() != VT)
5722           return false;
5723       }
5724     } else {
5725       if (V1.getOpcode() == ISD::UNDEF) {
5726         V1 = Op0.getOperand(0);
5727         if (V1.getValueType() != VT)
5728           return false;
5729       }
5730       if (i * 2 == NumElts)
5731         ExpectedVExtractIdx = BaseIdx;
5732     }
5733
5734     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5735     if (I0 == ExpectedVExtractIdx)
5736       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5737     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5738       // Try to match the following dag sequence:
5739       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5740       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5741     } else
5742       CanFold = false;
5743
5744     ExpectedVExtractIdx += 2;
5745   }
5746
5747   return CanFold;
5748 }
5749
5750 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5751 /// a concat_vector.
5752 ///
5753 /// This is a helper function of LowerToHorizontalOp().
5754 /// This function expects two 256-bit vectors called V0 and V1.
5755 /// At first, each vector is split into two separate 128-bit vectors.
5756 /// Then, the resulting 128-bit vectors are used to implement two
5757 /// horizontal binary operations.
5758 ///
5759 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5760 ///
5761 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5762 /// the two new horizontal binop.
5763 /// When Mode is set, the first horizontal binop dag node would take as input
5764 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5765 /// horizontal binop dag node would take as input the lower 128-bit of V1
5766 /// and the upper 128-bit of V1.
5767 ///   Example:
5768 ///     HADD V0_LO, V0_HI
5769 ///     HADD V1_LO, V1_HI
5770 ///
5771 /// Otherwise, the first horizontal binop dag node takes as input the lower
5772 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5773 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5774 ///   Example:
5775 ///     HADD V0_LO, V1_LO
5776 ///     HADD V0_HI, V1_HI
5777 ///
5778 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5779 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5780 /// the upper 128-bits of the result.
5781 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5782                                      SDLoc DL, SelectionDAG &DAG,
5783                                      unsigned X86Opcode, bool Mode,
5784                                      bool isUndefLO, bool isUndefHI) {
5785   EVT VT = V0.getValueType();
5786   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5787          "Invalid nodes in input!");
5788
5789   unsigned NumElts = VT.getVectorNumElements();
5790   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5791   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5792   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5793   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5794   EVT NewVT = V0_LO.getValueType();
5795
5796   SDValue LO = DAG.getUNDEF(NewVT);
5797   SDValue HI = DAG.getUNDEF(NewVT);
5798
5799   if (Mode) {
5800     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5801     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5802       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5803     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5804       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5805   } else {
5806     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5807     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5808                        V1_LO->getOpcode() != ISD::UNDEF))
5809       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5810
5811     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5812                        V1_HI->getOpcode() != ISD::UNDEF))
5813       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5814   }
5815
5816   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5817 }
5818
5819 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5820 /// node.
5821 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5822                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5823   EVT VT = BV->getValueType(0);
5824   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5825       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5826     return SDValue();
5827
5828   SDLoc DL(BV);
5829   unsigned NumElts = VT.getVectorNumElements();
5830   SDValue InVec0 = DAG.getUNDEF(VT);
5831   SDValue InVec1 = DAG.getUNDEF(VT);
5832
5833   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5834           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5835
5836   // Odd-numbered elements in the input build vector are obtained from
5837   // adding two integer/float elements.
5838   // Even-numbered elements in the input build vector are obtained from
5839   // subtracting two integer/float elements.
5840   unsigned ExpectedOpcode = ISD::FSUB;
5841   unsigned NextExpectedOpcode = ISD::FADD;
5842   bool AddFound = false;
5843   bool SubFound = false;
5844
5845   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5846     SDValue Op = BV->getOperand(i);
5847
5848     // Skip 'undef' values.
5849     unsigned Opcode = Op.getOpcode();
5850     if (Opcode == ISD::UNDEF) {
5851       std::swap(ExpectedOpcode, NextExpectedOpcode);
5852       continue;
5853     }
5854
5855     // Early exit if we found an unexpected opcode.
5856     if (Opcode != ExpectedOpcode)
5857       return SDValue();
5858
5859     SDValue Op0 = Op.getOperand(0);
5860     SDValue Op1 = Op.getOperand(1);
5861
5862     // Try to match the following pattern:
5863     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5864     // Early exit if we cannot match that sequence.
5865     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5866         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5867         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5868         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5869         Op0.getOperand(1) != Op1.getOperand(1))
5870       return SDValue();
5871
5872     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5873     if (I0 != i)
5874       return SDValue();
5875
5876     // We found a valid add/sub node. Update the information accordingly.
5877     if (i & 1)
5878       AddFound = true;
5879     else
5880       SubFound = true;
5881
5882     // Update InVec0 and InVec1.
5883     if (InVec0.getOpcode() == ISD::UNDEF) {
5884       InVec0 = Op0.getOperand(0);
5885       if (InVec0.getValueType() != VT)
5886         return SDValue();
5887     }
5888     if (InVec1.getOpcode() == ISD::UNDEF) {
5889       InVec1 = Op1.getOperand(0);
5890       if (InVec1.getValueType() != VT)
5891         return SDValue();
5892     }
5893
5894     // Make sure that operands in input to each add/sub node always
5895     // come from a same pair of vectors.
5896     if (InVec0 != Op0.getOperand(0)) {
5897       if (ExpectedOpcode == ISD::FSUB)
5898         return SDValue();
5899
5900       // FADD is commutable. Try to commute the operands
5901       // and then test again.
5902       std::swap(Op0, Op1);
5903       if (InVec0 != Op0.getOperand(0))
5904         return SDValue();
5905     }
5906
5907     if (InVec1 != Op1.getOperand(0))
5908       return SDValue();
5909
5910     // Update the pair of expected opcodes.
5911     std::swap(ExpectedOpcode, NextExpectedOpcode);
5912   }
5913
5914   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5915   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5916       InVec1.getOpcode() != ISD::UNDEF)
5917     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5918
5919   return SDValue();
5920 }
5921
5922 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5923 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5924                                    const X86Subtarget *Subtarget,
5925                                    SelectionDAG &DAG) {
5926   EVT VT = BV->getValueType(0);
5927   unsigned NumElts = VT.getVectorNumElements();
5928   unsigned NumUndefsLO = 0;
5929   unsigned NumUndefsHI = 0;
5930   unsigned Half = NumElts/2;
5931
5932   // Count the number of UNDEF operands in the build_vector in input.
5933   for (unsigned i = 0, e = Half; i != e; ++i)
5934     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5935       NumUndefsLO++;
5936
5937   for (unsigned i = Half, e = NumElts; i != e; ++i)
5938     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5939       NumUndefsHI++;
5940
5941   // Early exit if this is either a build_vector of all UNDEFs or all the
5942   // operands but one are UNDEF.
5943   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5944     return SDValue();
5945
5946   SDLoc DL(BV);
5947   SDValue InVec0, InVec1;
5948   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5949     // Try to match an SSE3 float HADD/HSUB.
5950     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5951       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5952
5953     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5954       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5955   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5956     // Try to match an SSSE3 integer HADD/HSUB.
5957     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5958       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5959
5960     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5961       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5962   }
5963
5964   if (!Subtarget->hasAVX())
5965     return SDValue();
5966
5967   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5968     // Try to match an AVX horizontal add/sub of packed single/double
5969     // precision floating point values from 256-bit vectors.
5970     SDValue InVec2, InVec3;
5971     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5972         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5973         ((InVec0.getOpcode() == ISD::UNDEF ||
5974           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5975         ((InVec1.getOpcode() == ISD::UNDEF ||
5976           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5977       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5978
5979     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5980         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5981         ((InVec0.getOpcode() == ISD::UNDEF ||
5982           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5983         ((InVec1.getOpcode() == ISD::UNDEF ||
5984           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5985       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5986   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5987     // Try to match an AVX2 horizontal add/sub of signed integers.
5988     SDValue InVec2, InVec3;
5989     unsigned X86Opcode;
5990     bool CanFold = true;
5991
5992     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5993         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5994         ((InVec0.getOpcode() == ISD::UNDEF ||
5995           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5996         ((InVec1.getOpcode() == ISD::UNDEF ||
5997           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5998       X86Opcode = X86ISD::HADD;
5999     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6000         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6001         ((InVec0.getOpcode() == ISD::UNDEF ||
6002           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6003         ((InVec1.getOpcode() == ISD::UNDEF ||
6004           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6005       X86Opcode = X86ISD::HSUB;
6006     else
6007       CanFold = false;
6008
6009     if (CanFold) {
6010       // Fold this build_vector into a single horizontal add/sub.
6011       // Do this only if the target has AVX2.
6012       if (Subtarget->hasAVX2())
6013         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6014
6015       // Do not try to expand this build_vector into a pair of horizontal
6016       // add/sub if we can emit a pair of scalar add/sub.
6017       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6018         return SDValue();
6019
6020       // Convert this build_vector into a pair of horizontal binop followed by
6021       // a concat vector.
6022       bool isUndefLO = NumUndefsLO == Half;
6023       bool isUndefHI = NumUndefsHI == Half;
6024       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6025                                    isUndefLO, isUndefHI);
6026     }
6027   }
6028
6029   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6030        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6031     unsigned X86Opcode;
6032     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6033       X86Opcode = X86ISD::HADD;
6034     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6035       X86Opcode = X86ISD::HSUB;
6036     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6037       X86Opcode = X86ISD::FHADD;
6038     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6039       X86Opcode = X86ISD::FHSUB;
6040     else
6041       return SDValue();
6042
6043     // Don't try to expand this build_vector into a pair of horizontal add/sub
6044     // if we can simply emit a pair of scalar add/sub.
6045     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6046       return SDValue();
6047
6048     // Convert this build_vector into two horizontal add/sub followed by
6049     // a concat vector.
6050     bool isUndefLO = NumUndefsLO == Half;
6051     bool isUndefHI = NumUndefsHI == Half;
6052     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6053                                  isUndefLO, isUndefHI);
6054   }
6055
6056   return SDValue();
6057 }
6058
6059 SDValue
6060 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6061   SDLoc dl(Op);
6062
6063   MVT VT = Op.getSimpleValueType();
6064   MVT ExtVT = VT.getVectorElementType();
6065   unsigned NumElems = Op.getNumOperands();
6066
6067   // Generate vectors for predicate vectors.
6068   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
6069     return LowerBUILD_VECTORvXi1(Op, DAG);
6070
6071   // Vectors containing all zeros can be matched by pxor and xorps later
6072   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6073     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6074     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6075     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6076       return Op;
6077
6078     return getZeroVector(VT, Subtarget, DAG, dl);
6079   }
6080
6081   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6082   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6083   // vpcmpeqd on 256-bit vectors.
6084   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6085     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6086       return Op;
6087
6088     if (!VT.is512BitVector())
6089       return getOnesVector(VT, Subtarget, DAG, dl);
6090   }
6091
6092   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6093   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6094     return AddSub;
6095   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6096     return HorizontalOp;
6097   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6098     return Broadcast;
6099
6100   unsigned EVTBits = ExtVT.getSizeInBits();
6101
6102   unsigned NumZero  = 0;
6103   unsigned NumNonZero = 0;
6104   unsigned NonZeros = 0;
6105   bool IsAllConstants = true;
6106   SmallSet<SDValue, 8> Values;
6107   for (unsigned i = 0; i < NumElems; ++i) {
6108     SDValue Elt = Op.getOperand(i);
6109     if (Elt.getOpcode() == ISD::UNDEF)
6110       continue;
6111     Values.insert(Elt);
6112     if (Elt.getOpcode() != ISD::Constant &&
6113         Elt.getOpcode() != ISD::ConstantFP)
6114       IsAllConstants = false;
6115     if (X86::isZeroNode(Elt))
6116       NumZero++;
6117     else {
6118       NonZeros |= (1 << i);
6119       NumNonZero++;
6120     }
6121   }
6122
6123   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6124   if (NumNonZero == 0)
6125     return DAG.getUNDEF(VT);
6126
6127   // Special case for single non-zero, non-undef, element.
6128   if (NumNonZero == 1) {
6129     unsigned Idx = countTrailingZeros(NonZeros);
6130     SDValue Item = Op.getOperand(Idx);
6131
6132     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6133     // the value are obviously zero, truncate the value to i32 and do the
6134     // insertion that way.  Only do this if the value is non-constant or if the
6135     // value is a constant being inserted into element 0.  It is cheaper to do
6136     // a constant pool load than it is to do a movd + shuffle.
6137     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6138         (!IsAllConstants || Idx == 0)) {
6139       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6140         // Handle SSE only.
6141         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6142         EVT VecVT = MVT::v4i32;
6143
6144         // Truncate the value (which may itself be a constant) to i32, and
6145         // convert it to a vector with movd (S2V+shuffle to zero extend).
6146         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6147         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6148         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6149                                       Item, Idx * 2, true, Subtarget, DAG));
6150       }
6151     }
6152
6153     // If we have a constant or non-constant insertion into the low element of
6154     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6155     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6156     // depending on what the source datatype is.
6157     if (Idx == 0) {
6158       if (NumZero == 0)
6159         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6160
6161       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6162           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6163         if (VT.is512BitVector()) {
6164           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6165           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6166                              Item, DAG.getIntPtrConstant(0, dl));
6167         }
6168         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6169                "Expected an SSE value type!");
6170         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6171         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6172         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6173       }
6174
6175       // We can't directly insert an i8 or i16 into a vector, so zero extend
6176       // it to i32 first.
6177       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6178         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6179         if (VT.is256BitVector()) {
6180           if (Subtarget->hasAVX()) {
6181             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6182             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6183           } else {
6184             // Without AVX, we need to extend to a 128-bit vector and then
6185             // insert into the 256-bit vector.
6186             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6187             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6188             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6189           }
6190         } else {
6191           assert(VT.is128BitVector() && "Expected an SSE value type!");
6192           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6193           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6194         }
6195         return DAG.getBitcast(VT, Item);
6196       }
6197     }
6198
6199     // Is it a vector logical left shift?
6200     if (NumElems == 2 && Idx == 1 &&
6201         X86::isZeroNode(Op.getOperand(0)) &&
6202         !X86::isZeroNode(Op.getOperand(1))) {
6203       unsigned NumBits = VT.getSizeInBits();
6204       return getVShift(true, VT,
6205                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6206                                    VT, Op.getOperand(1)),
6207                        NumBits/2, DAG, *this, dl);
6208     }
6209
6210     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6211       return SDValue();
6212
6213     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6214     // is a non-constant being inserted into an element other than the low one,
6215     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6216     // movd/movss) to move this into the low element, then shuffle it into
6217     // place.
6218     if (EVTBits == 32) {
6219       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6220       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6221     }
6222   }
6223
6224   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6225   if (Values.size() == 1) {
6226     if (EVTBits == 32) {
6227       // Instead of a shuffle like this:
6228       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6229       // Check if it's possible to issue this instead.
6230       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6231       unsigned Idx = countTrailingZeros(NonZeros);
6232       SDValue Item = Op.getOperand(Idx);
6233       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6234         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6235     }
6236     return SDValue();
6237   }
6238
6239   // A vector full of immediates; various special cases are already
6240   // handled, so this is best done with a single constant-pool load.
6241   if (IsAllConstants)
6242     return SDValue();
6243
6244   // For AVX-length vectors, see if we can use a vector load to get all of the
6245   // elements, otherwise build the individual 128-bit pieces and use
6246   // shuffles to put them in place.
6247   if (VT.is256BitVector() || VT.is512BitVector()) {
6248     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6249
6250     // Check for a build vector of consecutive loads.
6251     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6252       return LD;
6253
6254     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6255
6256     // Build both the lower and upper subvector.
6257     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6258                                 makeArrayRef(&V[0], NumElems/2));
6259     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6260                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6261
6262     // Recreate the wider vector with the lower and upper part.
6263     if (VT.is256BitVector())
6264       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6265     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6266   }
6267
6268   // Let legalizer expand 2-wide build_vectors.
6269   if (EVTBits == 64) {
6270     if (NumNonZero == 1) {
6271       // One half is zero or undef.
6272       unsigned Idx = countTrailingZeros(NonZeros);
6273       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6274                                  Op.getOperand(Idx));
6275       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6276     }
6277     return SDValue();
6278   }
6279
6280   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6281   if (EVTBits == 8 && NumElems == 16)
6282     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6283                                         Subtarget, *this))
6284       return V;
6285
6286   if (EVTBits == 16 && NumElems == 8)
6287     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6288                                       Subtarget, *this))
6289       return V;
6290
6291   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6292   if (EVTBits == 32 && NumElems == 4)
6293     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6294       return V;
6295
6296   // If element VT is == 32 bits, turn it into a number of shuffles.
6297   SmallVector<SDValue, 8> V(NumElems);
6298   if (NumElems == 4 && NumZero > 0) {
6299     for (unsigned i = 0; i < 4; ++i) {
6300       bool isZero = !(NonZeros & (1 << i));
6301       if (isZero)
6302         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6303       else
6304         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6305     }
6306
6307     for (unsigned i = 0; i < 2; ++i) {
6308       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6309         default: break;
6310         case 0:
6311           V[i] = V[i*2];  // Must be a zero vector.
6312           break;
6313         case 1:
6314           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6315           break;
6316         case 2:
6317           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6318           break;
6319         case 3:
6320           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6321           break;
6322       }
6323     }
6324
6325     bool Reverse1 = (NonZeros & 0x3) == 2;
6326     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6327     int MaskVec[] = {
6328       Reverse1 ? 1 : 0,
6329       Reverse1 ? 0 : 1,
6330       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6331       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6332     };
6333     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6334   }
6335
6336   if (Values.size() > 1 && VT.is128BitVector()) {
6337     // Check for a build vector of consecutive loads.
6338     for (unsigned i = 0; i < NumElems; ++i)
6339       V[i] = Op.getOperand(i);
6340
6341     // Check for elements which are consecutive loads.
6342     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6343       return LD;
6344
6345     // Check for a build vector from mostly shuffle plus few inserting.
6346     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6347       return Sh;
6348
6349     // For SSE 4.1, use insertps to put the high elements into the low element.
6350     if (Subtarget->hasSSE41()) {
6351       SDValue Result;
6352       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6353         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6354       else
6355         Result = DAG.getUNDEF(VT);
6356
6357       for (unsigned i = 1; i < NumElems; ++i) {
6358         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6359         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6360                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6361       }
6362       return Result;
6363     }
6364
6365     // Otherwise, expand into a number of unpckl*, start by extending each of
6366     // our (non-undef) elements to the full vector width with the element in the
6367     // bottom slot of the vector (which generates no code for SSE).
6368     for (unsigned i = 0; i < NumElems; ++i) {
6369       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6370         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6371       else
6372         V[i] = DAG.getUNDEF(VT);
6373     }
6374
6375     // Next, we iteratively mix elements, e.g. for v4f32:
6376     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6377     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6378     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6379     unsigned EltStride = NumElems >> 1;
6380     while (EltStride != 0) {
6381       for (unsigned i = 0; i < EltStride; ++i) {
6382         // If V[i+EltStride] is undef and this is the first round of mixing,
6383         // then it is safe to just drop this shuffle: V[i] is already in the
6384         // right place, the one element (since it's the first round) being
6385         // inserted as undef can be dropped.  This isn't safe for successive
6386         // rounds because they will permute elements within both vectors.
6387         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6388             EltStride == NumElems/2)
6389           continue;
6390
6391         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6392       }
6393       EltStride >>= 1;
6394     }
6395     return V[0];
6396   }
6397   return SDValue();
6398 }
6399
6400 // 256-bit AVX can use the vinsertf128 instruction
6401 // to create 256-bit vectors from two other 128-bit ones.
6402 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6403   SDLoc dl(Op);
6404   MVT ResVT = Op.getSimpleValueType();
6405
6406   assert((ResVT.is256BitVector() ||
6407           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6408
6409   SDValue V1 = Op.getOperand(0);
6410   SDValue V2 = Op.getOperand(1);
6411   unsigned NumElems = ResVT.getVectorNumElements();
6412   if (ResVT.is256BitVector())
6413     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6414
6415   if (Op.getNumOperands() == 4) {
6416     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6417                                 ResVT.getVectorNumElements()/2);
6418     SDValue V3 = Op.getOperand(2);
6419     SDValue V4 = Op.getOperand(3);
6420     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6421       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6422   }
6423   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6424 }
6425
6426 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6427                                        const X86Subtarget *Subtarget,
6428                                        SelectionDAG & DAG) {
6429   SDLoc dl(Op);
6430   MVT ResVT = Op.getSimpleValueType();
6431   unsigned NumOfOperands = Op.getNumOperands();
6432
6433   assert(isPowerOf2_32(NumOfOperands) &&
6434          "Unexpected number of operands in CONCAT_VECTORS");
6435
6436   if (NumOfOperands > 2) {
6437     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
6438                                   ResVT.getVectorNumElements()/2);
6439     SmallVector<SDValue, 2> Ops;
6440     for (unsigned i = 0; i < NumOfOperands/2; i++)
6441       Ops.push_back(Op.getOperand(i));
6442     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6443     Ops.clear();
6444     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6445       Ops.push_back(Op.getOperand(i));
6446     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6447     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6448   }
6449
6450   SDValue V1 = Op.getOperand(0);
6451   SDValue V2 = Op.getOperand(1);
6452   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6453   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6454
6455   if (IsZeroV1 && IsZeroV2)
6456     return getZeroVector(ResVT, Subtarget, DAG, dl);
6457
6458   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6459   SDValue Undef = DAG.getUNDEF(ResVT);
6460   unsigned NumElems = ResVT.getVectorNumElements();
6461   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6462
6463   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6464   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6465   if (IsZeroV1)
6466     return V2;
6467
6468   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6469   // Zero the upper bits of V1
6470   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6471   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6472   if (IsZeroV2)
6473     return V1;
6474   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6475 }
6476
6477 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6478                                    const X86Subtarget *Subtarget,
6479                                    SelectionDAG &DAG) {
6480   MVT VT = Op.getSimpleValueType();
6481   if (VT.getVectorElementType() == MVT::i1)
6482     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6483
6484   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6485          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6486           Op.getNumOperands() == 4)));
6487
6488   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6489   // from two other 128-bit ones.
6490
6491   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6492   return LowerAVXCONCAT_VECTORS(Op, DAG);
6493 }
6494
6495 //===----------------------------------------------------------------------===//
6496 // Vector shuffle lowering
6497 //
6498 // This is an experimental code path for lowering vector shuffles on x86. It is
6499 // designed to handle arbitrary vector shuffles and blends, gracefully
6500 // degrading performance as necessary. It works hard to recognize idiomatic
6501 // shuffles and lower them to optimal instruction patterns without leaving
6502 // a framework that allows reasonably efficient handling of all vector shuffle
6503 // patterns.
6504 //===----------------------------------------------------------------------===//
6505
6506 /// \brief Tiny helper function to identify a no-op mask.
6507 ///
6508 /// This is a somewhat boring predicate function. It checks whether the mask
6509 /// array input, which is assumed to be a single-input shuffle mask of the kind
6510 /// used by the X86 shuffle instructions (not a fully general
6511 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6512 /// in-place shuffle are 'no-op's.
6513 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6514   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6515     if (Mask[i] != -1 && Mask[i] != i)
6516       return false;
6517   return true;
6518 }
6519
6520 /// \brief Helper function to classify a mask as a single-input mask.
6521 ///
6522 /// This isn't a generic single-input test because in the vector shuffle
6523 /// lowering we canonicalize single inputs to be the first input operand. This
6524 /// means we can more quickly test for a single input by only checking whether
6525 /// an input from the second operand exists. We also assume that the size of
6526 /// mask corresponds to the size of the input vectors which isn't true in the
6527 /// fully general case.
6528 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6529   for (int M : Mask)
6530     if (M >= (int)Mask.size())
6531       return false;
6532   return true;
6533 }
6534
6535 /// \brief Test whether there are elements crossing 128-bit lanes in this
6536 /// shuffle mask.
6537 ///
6538 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6539 /// and we routinely test for these.
6540 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6541   int LaneSize = 128 / VT.getScalarSizeInBits();
6542   int Size = Mask.size();
6543   for (int i = 0; i < Size; ++i)
6544     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6545       return true;
6546   return false;
6547 }
6548
6549 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6550 ///
6551 /// This checks a shuffle mask to see if it is performing the same
6552 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6553 /// that it is also not lane-crossing. It may however involve a blend from the
6554 /// same lane of a second vector.
6555 ///
6556 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6557 /// non-trivial to compute in the face of undef lanes. The representation is
6558 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6559 /// entries from both V1 and V2 inputs to the wider mask.
6560 static bool
6561 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6562                                 SmallVectorImpl<int> &RepeatedMask) {
6563   int LaneSize = 128 / VT.getScalarSizeInBits();
6564   RepeatedMask.resize(LaneSize, -1);
6565   int Size = Mask.size();
6566   for (int i = 0; i < Size; ++i) {
6567     if (Mask[i] < 0)
6568       continue;
6569     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6570       // This entry crosses lanes, so there is no way to model this shuffle.
6571       return false;
6572
6573     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6574     if (RepeatedMask[i % LaneSize] == -1)
6575       // This is the first non-undef entry in this slot of a 128-bit lane.
6576       RepeatedMask[i % LaneSize] =
6577           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6578     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6579       // Found a mismatch with the repeated mask.
6580       return false;
6581   }
6582   return true;
6583 }
6584
6585 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6586 /// arguments.
6587 ///
6588 /// This is a fast way to test a shuffle mask against a fixed pattern:
6589 ///
6590 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6591 ///
6592 /// It returns true if the mask is exactly as wide as the argument list, and
6593 /// each element of the mask is either -1 (signifying undef) or the value given
6594 /// in the argument.
6595 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6596                                 ArrayRef<int> ExpectedMask) {
6597   if (Mask.size() != ExpectedMask.size())
6598     return false;
6599
6600   int Size = Mask.size();
6601
6602   // If the values are build vectors, we can look through them to find
6603   // equivalent inputs that make the shuffles equivalent.
6604   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6605   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6606
6607   for (int i = 0; i < Size; ++i)
6608     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6609       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6610       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6611       if (!MaskBV || !ExpectedBV ||
6612           MaskBV->getOperand(Mask[i] % Size) !=
6613               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6614         return false;
6615     }
6616
6617   return true;
6618 }
6619
6620 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6621 ///
6622 /// This helper function produces an 8-bit shuffle immediate corresponding to
6623 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6624 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6625 /// example.
6626 ///
6627 /// NB: We rely heavily on "undef" masks preserving the input lane.
6628 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6629                                           SelectionDAG &DAG) {
6630   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6631   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6632   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6633   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6634   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6635
6636   unsigned Imm = 0;
6637   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6638   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6639   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6640   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6641   return DAG.getConstant(Imm, DL, MVT::i8);
6642 }
6643
6644 /// \brief Compute whether each element of a shuffle is zeroable.
6645 ///
6646 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6647 /// Either it is an undef element in the shuffle mask, the element of the input
6648 /// referenced is undef, or the element of the input referenced is known to be
6649 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6650 /// as many lanes with this technique as possible to simplify the remaining
6651 /// shuffle.
6652 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6653                                                      SDValue V1, SDValue V2) {
6654   SmallBitVector Zeroable(Mask.size(), false);
6655
6656   while (V1.getOpcode() == ISD::BITCAST)
6657     V1 = V1->getOperand(0);
6658   while (V2.getOpcode() == ISD::BITCAST)
6659     V2 = V2->getOperand(0);
6660
6661   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6662   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6663
6664   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6665     int M = Mask[i];
6666     // Handle the easy cases.
6667     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6668       Zeroable[i] = true;
6669       continue;
6670     }
6671
6672     // If this is an index into a build_vector node (which has the same number
6673     // of elements), dig out the input value and use it.
6674     SDValue V = M < Size ? V1 : V2;
6675     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6676       continue;
6677
6678     SDValue Input = V.getOperand(M % Size);
6679     // The UNDEF opcode check really should be dead code here, but not quite
6680     // worth asserting on (it isn't invalid, just unexpected).
6681     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6682       Zeroable[i] = true;
6683   }
6684
6685   return Zeroable;
6686 }
6687
6688 // X86 has dedicated unpack instructions that can handle specific blend
6689 // operations: UNPCKH and UNPCKL.
6690 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6691                                            SDValue V1, SDValue V2,
6692                                            SelectionDAG &DAG) {
6693   int NumElts = VT.getVectorNumElements();
6694   bool Unpckl = true;
6695   bool Unpckh = true;
6696   bool UnpcklSwapped = true;
6697   bool UnpckhSwapped = true;
6698   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6699
6700   for (int i = 0; i < NumElts; ++i) {
6701     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6702
6703     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6704     int HiPos = LoPos + NumEltsInLane / 2;
6705     int LoPosSwapped = (LoPos + NumElts) % (NumElts * 2);
6706     int HiPosSwapped = (HiPos + NumElts) % (NumElts * 2);
6707
6708     if (Mask[i] == -1)
6709       continue;
6710     if (Mask[i] != LoPos)
6711       Unpckl = false;
6712     if (Mask[i] != HiPos)
6713       Unpckh = false;
6714     if (Mask[i] != LoPosSwapped)
6715       UnpcklSwapped = false;
6716     if (Mask[i] != HiPosSwapped)
6717       UnpckhSwapped = false;
6718     if (!Unpckl && !Unpckh && !UnpcklSwapped && !UnpckhSwapped)
6719       return SDValue();
6720   }
6721   if (Unpckl)
6722     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6723   if (Unpckh)
6724     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6725   if (UnpcklSwapped)
6726     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6727   if (UnpckhSwapped)
6728     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6729
6730   llvm_unreachable("Unexpected result of UNPCK mask analysis");
6731   return SDValue();
6732 }
6733
6734 /// \brief Try to emit a bitmask instruction for a shuffle.
6735 ///
6736 /// This handles cases where we can model a blend exactly as a bitmask due to
6737 /// one of the inputs being zeroable.
6738 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6739                                            SDValue V2, ArrayRef<int> Mask,
6740                                            SelectionDAG &DAG) {
6741   MVT EltVT = VT.getScalarType();
6742   int NumEltBits = EltVT.getSizeInBits();
6743   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6744   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6745   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6746                                     IntEltVT);
6747   if (EltVT.isFloatingPoint()) {
6748     Zero = DAG.getBitcast(EltVT, Zero);
6749     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6750   }
6751   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6752   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6753   SDValue V;
6754   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6755     if (Zeroable[i])
6756       continue;
6757     if (Mask[i] % Size != i)
6758       return SDValue(); // Not a blend.
6759     if (!V)
6760       V = Mask[i] < Size ? V1 : V2;
6761     else if (V != (Mask[i] < Size ? V1 : V2))
6762       return SDValue(); // Can only let one input through the mask.
6763
6764     VMaskOps[i] = AllOnes;
6765   }
6766   if (!V)
6767     return SDValue(); // No non-zeroable elements!
6768
6769   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6770   V = DAG.getNode(VT.isFloatingPoint()
6771                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6772                   DL, VT, V, VMask);
6773   return V;
6774 }
6775
6776 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6777 ///
6778 /// This is used as a fallback approach when first class blend instructions are
6779 /// unavailable. Currently it is only suitable for integer vectors, but could
6780 /// be generalized for floating point vectors if desirable.
6781 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6782                                             SDValue V2, ArrayRef<int> Mask,
6783                                             SelectionDAG &DAG) {
6784   assert(VT.isInteger() && "Only supports integer vector types!");
6785   MVT EltVT = VT.getScalarType();
6786   int NumEltBits = EltVT.getSizeInBits();
6787   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6788   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6789                                     EltVT);
6790   SmallVector<SDValue, 16> MaskOps;
6791   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6792     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6793       return SDValue(); // Shuffled input!
6794     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6795   }
6796
6797   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6798   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6799   // We have to cast V2 around.
6800   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6801   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6802                                       DAG.getBitcast(MaskVT, V1Mask),
6803                                       DAG.getBitcast(MaskVT, V2)));
6804   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6805 }
6806
6807 /// \brief Try to emit a blend instruction for a shuffle.
6808 ///
6809 /// This doesn't do any checks for the availability of instructions for blending
6810 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6811 /// be matched in the backend with the type given. What it does check for is
6812 /// that the shuffle mask is in fact a blend.
6813 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6814                                          SDValue V2, ArrayRef<int> Mask,
6815                                          const X86Subtarget *Subtarget,
6816                                          SelectionDAG &DAG) {
6817   unsigned BlendMask = 0;
6818   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6819     if (Mask[i] >= Size) {
6820       if (Mask[i] != i + Size)
6821         return SDValue(); // Shuffled V2 input!
6822       BlendMask |= 1u << i;
6823       continue;
6824     }
6825     if (Mask[i] >= 0 && Mask[i] != i)
6826       return SDValue(); // Shuffled V1 input!
6827   }
6828   switch (VT.SimpleTy) {
6829   case MVT::v2f64:
6830   case MVT::v4f32:
6831   case MVT::v4f64:
6832   case MVT::v8f32:
6833     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6834                        DAG.getConstant(BlendMask, DL, MVT::i8));
6835
6836   case MVT::v4i64:
6837   case MVT::v8i32:
6838     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6839     // FALLTHROUGH
6840   case MVT::v2i64:
6841   case MVT::v4i32:
6842     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6843     // that instruction.
6844     if (Subtarget->hasAVX2()) {
6845       // Scale the blend by the number of 32-bit dwords per element.
6846       int Scale =  VT.getScalarSizeInBits() / 32;
6847       BlendMask = 0;
6848       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6849         if (Mask[i] >= Size)
6850           for (int j = 0; j < Scale; ++j)
6851             BlendMask |= 1u << (i * Scale + j);
6852
6853       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6854       V1 = DAG.getBitcast(BlendVT, V1);
6855       V2 = DAG.getBitcast(BlendVT, V2);
6856       return DAG.getBitcast(
6857           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6858                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6859     }
6860     // FALLTHROUGH
6861   case MVT::v8i16: {
6862     // For integer shuffles we need to expand the mask and cast the inputs to
6863     // v8i16s prior to blending.
6864     int Scale = 8 / VT.getVectorNumElements();
6865     BlendMask = 0;
6866     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6867       if (Mask[i] >= Size)
6868         for (int j = 0; j < Scale; ++j)
6869           BlendMask |= 1u << (i * Scale + j);
6870
6871     V1 = DAG.getBitcast(MVT::v8i16, V1);
6872     V2 = DAG.getBitcast(MVT::v8i16, V2);
6873     return DAG.getBitcast(VT,
6874                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6875                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6876   }
6877
6878   case MVT::v16i16: {
6879     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6880     SmallVector<int, 8> RepeatedMask;
6881     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6882       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6883       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6884       BlendMask = 0;
6885       for (int i = 0; i < 8; ++i)
6886         if (RepeatedMask[i] >= 16)
6887           BlendMask |= 1u << i;
6888       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6889                          DAG.getConstant(BlendMask, DL, MVT::i8));
6890     }
6891   }
6892     // FALLTHROUGH
6893   case MVT::v16i8:
6894   case MVT::v32i8: {
6895     assert((VT.getSizeInBits() == 128 || Subtarget->hasAVX2()) &&
6896            "256-bit byte-blends require AVX2 support!");
6897
6898     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6899     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6900       return Masked;
6901
6902     // Scale the blend by the number of bytes per element.
6903     int Scale = VT.getScalarSizeInBits() / 8;
6904
6905     // This form of blend is always done on bytes. Compute the byte vector
6906     // type.
6907     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6908
6909     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6910     // mix of LLVM's code generator and the x86 backend. We tell the code
6911     // generator that boolean values in the elements of an x86 vector register
6912     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6913     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6914     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6915     // of the element (the remaining are ignored) and 0 in that high bit would
6916     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6917     // the LLVM model for boolean values in vector elements gets the relevant
6918     // bit set, it is set backwards and over constrained relative to x86's
6919     // actual model.
6920     SmallVector<SDValue, 32> VSELECTMask;
6921     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6922       for (int j = 0; j < Scale; ++j)
6923         VSELECTMask.push_back(
6924             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6925                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
6926                                           MVT::i8));
6927
6928     V1 = DAG.getBitcast(BlendVT, V1);
6929     V2 = DAG.getBitcast(BlendVT, V2);
6930     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
6931                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
6932                                                       BlendVT, VSELECTMask),
6933                                           V1, V2));
6934   }
6935
6936   default:
6937     llvm_unreachable("Not a supported integer vector type!");
6938   }
6939 }
6940
6941 /// \brief Try to lower as a blend of elements from two inputs followed by
6942 /// a single-input permutation.
6943 ///
6944 /// This matches the pattern where we can blend elements from two inputs and
6945 /// then reduce the shuffle to a single-input permutation.
6946 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6947                                                    SDValue V2,
6948                                                    ArrayRef<int> Mask,
6949                                                    SelectionDAG &DAG) {
6950   // We build up the blend mask while checking whether a blend is a viable way
6951   // to reduce the shuffle.
6952   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6953   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6954
6955   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6956     if (Mask[i] < 0)
6957       continue;
6958
6959     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6960
6961     if (BlendMask[Mask[i] % Size] == -1)
6962       BlendMask[Mask[i] % Size] = Mask[i];
6963     else if (BlendMask[Mask[i] % Size] != Mask[i])
6964       return SDValue(); // Can't blend in the needed input!
6965
6966     PermuteMask[i] = Mask[i] % Size;
6967   }
6968
6969   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6970   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6971 }
6972
6973 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6974 /// blends and permutes.
6975 ///
6976 /// This matches the extremely common pattern for handling combined
6977 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6978 /// operations. It will try to pick the best arrangement of shuffles and
6979 /// blends.
6980 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6981                                                           SDValue V1,
6982                                                           SDValue V2,
6983                                                           ArrayRef<int> Mask,
6984                                                           SelectionDAG &DAG) {
6985   // Shuffle the input elements into the desired positions in V1 and V2 and
6986   // blend them together.
6987   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6988   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6989   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6990   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6991     if (Mask[i] >= 0 && Mask[i] < Size) {
6992       V1Mask[i] = Mask[i];
6993       BlendMask[i] = i;
6994     } else if (Mask[i] >= Size) {
6995       V2Mask[i] = Mask[i] - Size;
6996       BlendMask[i] = i + Size;
6997     }
6998
6999   // Try to lower with the simpler initial blend strategy unless one of the
7000   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7001   // shuffle may be able to fold with a load or other benefit. However, when
7002   // we'll have to do 2x as many shuffles in order to achieve this, blending
7003   // first is a better strategy.
7004   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7005     if (SDValue BlendPerm =
7006             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7007       return BlendPerm;
7008
7009   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7010   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7011   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7012 }
7013
7014 /// \brief Try to lower a vector shuffle as a byte rotation.
7015 ///
7016 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7017 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7018 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7019 /// try to generically lower a vector shuffle through such an pattern. It
7020 /// does not check for the profitability of lowering either as PALIGNR or
7021 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7022 /// This matches shuffle vectors that look like:
7023 ///
7024 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7025 ///
7026 /// Essentially it concatenates V1 and V2, shifts right by some number of
7027 /// elements, and takes the low elements as the result. Note that while this is
7028 /// specified as a *right shift* because x86 is little-endian, it is a *left
7029 /// rotate* of the vector lanes.
7030 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7031                                               SDValue V2,
7032                                               ArrayRef<int> Mask,
7033                                               const X86Subtarget *Subtarget,
7034                                               SelectionDAG &DAG) {
7035   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7036
7037   int NumElts = Mask.size();
7038   int NumLanes = VT.getSizeInBits() / 128;
7039   int NumLaneElts = NumElts / NumLanes;
7040
7041   // We need to detect various ways of spelling a rotation:
7042   //   [11, 12, 13, 14, 15,  0,  1,  2]
7043   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7044   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7045   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7046   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7047   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7048   int Rotation = 0;
7049   SDValue Lo, Hi;
7050   for (int l = 0; l < NumElts; l += NumLaneElts) {
7051     for (int i = 0; i < NumLaneElts; ++i) {
7052       if (Mask[l + i] == -1)
7053         continue;
7054       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7055
7056       // Get the mod-Size index and lane correct it.
7057       int LaneIdx = (Mask[l + i] % NumElts) - l;
7058       // Make sure it was in this lane.
7059       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7060         return SDValue();
7061
7062       // Determine where a rotated vector would have started.
7063       int StartIdx = i - LaneIdx;
7064       if (StartIdx == 0)
7065         // The identity rotation isn't interesting, stop.
7066         return SDValue();
7067
7068       // If we found the tail of a vector the rotation must be the missing
7069       // front. If we found the head of a vector, it must be how much of the
7070       // head.
7071       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7072
7073       if (Rotation == 0)
7074         Rotation = CandidateRotation;
7075       else if (Rotation != CandidateRotation)
7076         // The rotations don't match, so we can't match this mask.
7077         return SDValue();
7078
7079       // Compute which value this mask is pointing at.
7080       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7081
7082       // Compute which of the two target values this index should be assigned
7083       // to. This reflects whether the high elements are remaining or the low
7084       // elements are remaining.
7085       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7086
7087       // Either set up this value if we've not encountered it before, or check
7088       // that it remains consistent.
7089       if (!TargetV)
7090         TargetV = MaskV;
7091       else if (TargetV != MaskV)
7092         // This may be a rotation, but it pulls from the inputs in some
7093         // unsupported interleaving.
7094         return SDValue();
7095     }
7096   }
7097
7098   // Check that we successfully analyzed the mask, and normalize the results.
7099   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7100   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7101   if (!Lo)
7102     Lo = Hi;
7103   else if (!Hi)
7104     Hi = Lo;
7105
7106   // The actual rotate instruction rotates bytes, so we need to scale the
7107   // rotation based on how many bytes are in the vector lane.
7108   int Scale = 16 / NumLaneElts;
7109
7110   // SSSE3 targets can use the palignr instruction.
7111   if (Subtarget->hasSSSE3()) {
7112     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7113     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7114     Lo = DAG.getBitcast(AlignVT, Lo);
7115     Hi = DAG.getBitcast(AlignVT, Hi);
7116
7117     return DAG.getBitcast(
7118         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7119                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7120   }
7121
7122   assert(VT.getSizeInBits() == 128 &&
7123          "Rotate-based lowering only supports 128-bit lowering!");
7124   assert(Mask.size() <= 16 &&
7125          "Can shuffle at most 16 bytes in a 128-bit vector!");
7126
7127   // Default SSE2 implementation
7128   int LoByteShift = 16 - Rotation * Scale;
7129   int HiByteShift = Rotation * Scale;
7130
7131   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7132   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7133   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7134
7135   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7136                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7137   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7138                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7139   return DAG.getBitcast(VT,
7140                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7141 }
7142
7143 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7144 ///
7145 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7146 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7147 /// matches elements from one of the input vectors shuffled to the left or
7148 /// right with zeroable elements 'shifted in'. It handles both the strictly
7149 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7150 /// quad word lane.
7151 ///
7152 /// PSHL : (little-endian) left bit shift.
7153 /// [ zz, 0, zz,  2 ]
7154 /// [ -1, 4, zz, -1 ]
7155 /// PSRL : (little-endian) right bit shift.
7156 /// [  1, zz,  3, zz]
7157 /// [ -1, -1,  7, zz]
7158 /// PSLLDQ : (little-endian) left byte shift
7159 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7160 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7161 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7162 /// PSRLDQ : (little-endian) right byte shift
7163 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7164 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7165 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7166 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7167                                          SDValue V2, ArrayRef<int> Mask,
7168                                          SelectionDAG &DAG) {
7169   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7170
7171   int Size = Mask.size();
7172   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7173
7174   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7175     for (int i = 0; i < Size; i += Scale)
7176       for (int j = 0; j < Shift; ++j)
7177         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7178           return false;
7179
7180     return true;
7181   };
7182
7183   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7184     for (int i = 0; i != Size; i += Scale) {
7185       unsigned Pos = Left ? i + Shift : i;
7186       unsigned Low = Left ? i : i + Shift;
7187       unsigned Len = Scale - Shift;
7188       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7189                                       Low + (V == V1 ? 0 : Size)))
7190         return SDValue();
7191     }
7192
7193     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7194     bool ByteShift = ShiftEltBits > 64;
7195     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7196                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7197     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7198
7199     // Normalize the scale for byte shifts to still produce an i64 element
7200     // type.
7201     Scale = ByteShift ? Scale / 2 : Scale;
7202
7203     // We need to round trip through the appropriate type for the shift.
7204     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7205     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7206     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7207            "Illegal integer vector type");
7208     V = DAG.getBitcast(ShiftVT, V);
7209
7210     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7211                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7212     return DAG.getBitcast(VT, V);
7213   };
7214
7215   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7216   // keep doubling the size of the integer elements up to that. We can
7217   // then shift the elements of the integer vector by whole multiples of
7218   // their width within the elements of the larger integer vector. Test each
7219   // multiple to see if we can find a match with the moved element indices
7220   // and that the shifted in elements are all zeroable.
7221   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7222     for (int Shift = 1; Shift != Scale; ++Shift)
7223       for (bool Left : {true, false})
7224         if (CheckZeros(Shift, Scale, Left))
7225           for (SDValue V : {V1, V2})
7226             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7227               return Match;
7228
7229   // no match
7230   return SDValue();
7231 }
7232
7233 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7234 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7235                                            SDValue V2, ArrayRef<int> Mask,
7236                                            SelectionDAG &DAG) {
7237   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7238   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7239
7240   int Size = Mask.size();
7241   int HalfSize = Size / 2;
7242   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7243
7244   // Upper half must be undefined.
7245   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7246     return SDValue();
7247
7248   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7249   // Remainder of lower half result is zero and upper half is all undef.
7250   auto LowerAsEXTRQ = [&]() {
7251     // Determine the extraction length from the part of the
7252     // lower half that isn't zeroable.
7253     int Len = HalfSize;
7254     for (; Len >= 0; --Len)
7255       if (!Zeroable[Len - 1])
7256         break;
7257     assert(Len > 0 && "Zeroable shuffle mask");
7258
7259     // Attempt to match first Len sequential elements from the lower half.
7260     SDValue Src;
7261     int Idx = -1;
7262     for (int i = 0; i != Len; ++i) {
7263       int M = Mask[i];
7264       if (M < 0)
7265         continue;
7266       SDValue &V = (M < Size ? V1 : V2);
7267       M = M % Size;
7268
7269       // All mask elements must be in the lower half.
7270       if (M > HalfSize)
7271         return SDValue();
7272
7273       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7274         Src = V;
7275         Idx = M - i;
7276         continue;
7277       }
7278       return SDValue();
7279     }
7280
7281     if (Idx < 0)
7282       return SDValue();
7283
7284     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7285     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7286     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7287     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7288                        DAG.getConstant(BitLen, DL, MVT::i8),
7289                        DAG.getConstant(BitIdx, DL, MVT::i8));
7290   };
7291
7292   if (SDValue ExtrQ = LowerAsEXTRQ())
7293     return ExtrQ;
7294
7295   // INSERTQ: Extract lowest Len elements from lower half of second source and
7296   // insert over first source, starting at Idx.
7297   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7298   auto LowerAsInsertQ = [&]() {
7299     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7300       SDValue Base;
7301
7302       // Attempt to match first source from mask before insertion point.
7303       if (isUndefInRange(Mask, 0, Idx)) {
7304         /* EMPTY */
7305       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7306         Base = V1;
7307       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7308         Base = V2;
7309       } else {
7310         continue;
7311       }
7312
7313       // Extend the extraction length looking to match both the insertion of
7314       // the second source and the remaining elements of the first.
7315       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7316         SDValue Insert;
7317         int Len = Hi - Idx;
7318
7319         // Match insertion.
7320         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7321           Insert = V1;
7322         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7323           Insert = V2;
7324         } else {
7325           continue;
7326         }
7327
7328         // Match the remaining elements of the lower half.
7329         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7330           /* EMPTY */
7331         } else if ((!Base || (Base == V1)) &&
7332                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7333           Base = V1;
7334         } else if ((!Base || (Base == V2)) &&
7335                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7336                                               Size + Hi)) {
7337           Base = V2;
7338         } else {
7339           continue;
7340         }
7341
7342         // We may not have a base (first source) - this can safely be undefined.
7343         if (!Base)
7344           Base = DAG.getUNDEF(VT);
7345
7346         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7347         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7348         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7349                            DAG.getConstant(BitLen, DL, MVT::i8),
7350                            DAG.getConstant(BitIdx, DL, MVT::i8));
7351       }
7352     }
7353
7354     return SDValue();
7355   };
7356
7357   if (SDValue InsertQ = LowerAsInsertQ())
7358     return InsertQ;
7359
7360   return SDValue();
7361 }
7362
7363 /// \brief Lower a vector shuffle as a zero or any extension.
7364 ///
7365 /// Given a specific number of elements, element bit width, and extension
7366 /// stride, produce either a zero or any extension based on the available
7367 /// features of the subtarget. The extended elements are consecutive and
7368 /// begin and can start from an offseted element index in the input; to
7369 /// avoid excess shuffling the offset must either being in the bottom lane
7370 /// or at the start of a higher lane. All extended elements must be from
7371 /// the same lane.
7372 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7373     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7374     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7375   assert(Scale > 1 && "Need a scale to extend.");
7376   int EltBits = VT.getScalarSizeInBits();
7377   int NumElements = VT.getVectorNumElements();
7378   int NumEltsPerLane = 128 / EltBits;
7379   int OffsetLane = Offset / NumEltsPerLane;
7380   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7381          "Only 8, 16, and 32 bit elements can be extended.");
7382   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7383   assert(0 <= Offset && "Extension offset must be positive.");
7384   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7385          "Extension offset must be in the first lane or start an upper lane.");
7386
7387   // Check that an index is in same lane as the base offset.
7388   auto SafeOffset = [&](int Idx) {
7389     return OffsetLane == (Idx / NumEltsPerLane);
7390   };
7391
7392   // Shift along an input so that the offset base moves to the first element.
7393   auto ShuffleOffset = [&](SDValue V) {
7394     if (!Offset)
7395       return V;
7396
7397     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7398     for (int i = 0; i * Scale < NumElements; ++i) {
7399       int SrcIdx = i + Offset;
7400       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7401     }
7402     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7403   };
7404
7405   // Found a valid zext mask! Try various lowering strategies based on the
7406   // input type and available ISA extensions.
7407   if (Subtarget->hasSSE41()) {
7408     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7409     // PUNPCK will catch this in a later shuffle match.
7410     if (Offset && Scale == 2 && VT.getSizeInBits() == 128)
7411       return SDValue();
7412     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7413                                  NumElements / Scale);
7414     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7415     return DAG.getBitcast(VT, InputV);
7416   }
7417
7418   assert(VT.getSizeInBits() == 128 && "Only 128-bit vectors can be extended.");
7419
7420   // For any extends we can cheat for larger element sizes and use shuffle
7421   // instructions that can fold with a load and/or copy.
7422   if (AnyExt && EltBits == 32) {
7423     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7424                          -1};
7425     return DAG.getBitcast(
7426         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7427                         DAG.getBitcast(MVT::v4i32, InputV),
7428                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7429   }
7430   if (AnyExt && EltBits == 16 && Scale > 2) {
7431     int PSHUFDMask[4] = {Offset / 2, -1,
7432                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7433     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7434                          DAG.getBitcast(MVT::v4i32, InputV),
7435                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7436     int PSHUFWMask[4] = {1, -1, -1, -1};
7437     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7438     return DAG.getBitcast(
7439         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7440                         DAG.getBitcast(MVT::v8i16, InputV),
7441                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7442   }
7443
7444   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7445   // to 64-bits.
7446   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7447     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7448     assert(VT.getSizeInBits() == 128 && "Unexpected vector width!");
7449
7450     int LoIdx = Offset * EltBits;
7451     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7452                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7453                                          DAG.getConstant(EltBits, DL, MVT::i8),
7454                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7455
7456     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7457         !SafeOffset(Offset + 1))
7458       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7459
7460     int HiIdx = (Offset + 1) * EltBits;
7461     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7462                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7463                                          DAG.getConstant(EltBits, DL, MVT::i8),
7464                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7465     return DAG.getNode(ISD::BITCAST, DL, VT,
7466                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7467   }
7468
7469   // If this would require more than 2 unpack instructions to expand, use
7470   // pshufb when available. We can only use more than 2 unpack instructions
7471   // when zero extending i8 elements which also makes it easier to use pshufb.
7472   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7473     assert(NumElements == 16 && "Unexpected byte vector width!");
7474     SDValue PSHUFBMask[16];
7475     for (int i = 0; i < 16; ++i) {
7476       int Idx = Offset + (i / Scale);
7477       PSHUFBMask[i] = DAG.getConstant(
7478           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7479     }
7480     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7481     return DAG.getBitcast(VT,
7482                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7483                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7484                                                   MVT::v16i8, PSHUFBMask)));
7485   }
7486
7487   // If we are extending from an offset, ensure we start on a boundary that
7488   // we can unpack from.
7489   int AlignToUnpack = Offset % (NumElements / Scale);
7490   if (AlignToUnpack) {
7491     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7492     for (int i = AlignToUnpack; i < NumElements; ++i)
7493       ShMask[i - AlignToUnpack] = i;
7494     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7495     Offset -= AlignToUnpack;
7496   }
7497
7498   // Otherwise emit a sequence of unpacks.
7499   do {
7500     unsigned UnpackLoHi = X86ISD::UNPCKL;
7501     if (Offset >= (NumElements / 2)) {
7502       UnpackLoHi = X86ISD::UNPCKH;
7503       Offset -= (NumElements / 2);
7504     }
7505
7506     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7507     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7508                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7509     InputV = DAG.getBitcast(InputVT, InputV);
7510     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7511     Scale /= 2;
7512     EltBits *= 2;
7513     NumElements /= 2;
7514   } while (Scale > 1);
7515   return DAG.getBitcast(VT, InputV);
7516 }
7517
7518 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7519 ///
7520 /// This routine will try to do everything in its power to cleverly lower
7521 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7522 /// check for the profitability of this lowering,  it tries to aggressively
7523 /// match this pattern. It will use all of the micro-architectural details it
7524 /// can to emit an efficient lowering. It handles both blends with all-zero
7525 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7526 /// masking out later).
7527 ///
7528 /// The reason we have dedicated lowering for zext-style shuffles is that they
7529 /// are both incredibly common and often quite performance sensitive.
7530 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7531     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7532     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7533   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7534
7535   int Bits = VT.getSizeInBits();
7536   int NumLanes = Bits / 128;
7537   int NumElements = VT.getVectorNumElements();
7538   int NumEltsPerLane = NumElements / NumLanes;
7539   assert(VT.getScalarSizeInBits() <= 32 &&
7540          "Exceeds 32-bit integer zero extension limit");
7541   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7542
7543   // Define a helper function to check a particular ext-scale and lower to it if
7544   // valid.
7545   auto Lower = [&](int Scale) -> SDValue {
7546     SDValue InputV;
7547     bool AnyExt = true;
7548     int Offset = 0;
7549     int Matches = 0;
7550     for (int i = 0; i < NumElements; ++i) {
7551       int M = Mask[i];
7552       if (M == -1)
7553         continue; // Valid anywhere but doesn't tell us anything.
7554       if (i % Scale != 0) {
7555         // Each of the extended elements need to be zeroable.
7556         if (!Zeroable[i])
7557           return SDValue();
7558
7559         // We no longer are in the anyext case.
7560         AnyExt = false;
7561         continue;
7562       }
7563
7564       // Each of the base elements needs to be consecutive indices into the
7565       // same input vector.
7566       SDValue V = M < NumElements ? V1 : V2;
7567       M = M % NumElements;
7568       if (!InputV) {
7569         InputV = V;
7570         Offset = M - (i / Scale);
7571       } else if (InputV != V)
7572         return SDValue(); // Flip-flopping inputs.
7573
7574       // Offset must start in the lowest 128-bit lane or at the start of an
7575       // upper lane.
7576       // FIXME: Is it ever worth allowing a negative base offset?
7577       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7578             (Offset % NumEltsPerLane) == 0))
7579         return SDValue();
7580
7581       // If we are offsetting, all referenced entries must come from the same
7582       // lane.
7583       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7584         return SDValue();
7585
7586       if ((M % NumElements) != (Offset + (i / Scale)))
7587         return SDValue(); // Non-consecutive strided elements.
7588       Matches++;
7589     }
7590
7591     // If we fail to find an input, we have a zero-shuffle which should always
7592     // have already been handled.
7593     // FIXME: Maybe handle this here in case during blending we end up with one?
7594     if (!InputV)
7595       return SDValue();
7596
7597     // If we are offsetting, don't extend if we only match a single input, we
7598     // can always do better by using a basic PSHUF or PUNPCK.
7599     if (Offset != 0 && Matches < 2)
7600       return SDValue();
7601
7602     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7603         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7604   };
7605
7606   // The widest scale possible for extending is to a 64-bit integer.
7607   assert(Bits % 64 == 0 &&
7608          "The number of bits in a vector must be divisible by 64 on x86!");
7609   int NumExtElements = Bits / 64;
7610
7611   // Each iteration, try extending the elements half as much, but into twice as
7612   // many elements.
7613   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7614     assert(NumElements % NumExtElements == 0 &&
7615            "The input vector size must be divisible by the extended size.");
7616     if (SDValue V = Lower(NumElements / NumExtElements))
7617       return V;
7618   }
7619
7620   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7621   if (Bits != 128)
7622     return SDValue();
7623
7624   // Returns one of the source operands if the shuffle can be reduced to a
7625   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7626   auto CanZExtLowHalf = [&]() {
7627     for (int i = NumElements / 2; i != NumElements; ++i)
7628       if (!Zeroable[i])
7629         return SDValue();
7630     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7631       return V1;
7632     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7633       return V2;
7634     return SDValue();
7635   };
7636
7637   if (SDValue V = CanZExtLowHalf()) {
7638     V = DAG.getBitcast(MVT::v2i64, V);
7639     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7640     return DAG.getBitcast(VT, V);
7641   }
7642
7643   // No viable ext lowering found.
7644   return SDValue();
7645 }
7646
7647 /// \brief Try to get a scalar value for a specific element of a vector.
7648 ///
7649 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7650 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7651                                               SelectionDAG &DAG) {
7652   MVT VT = V.getSimpleValueType();
7653   MVT EltVT = VT.getVectorElementType();
7654   while (V.getOpcode() == ISD::BITCAST)
7655     V = V.getOperand(0);
7656   // If the bitcasts shift the element size, we can't extract an equivalent
7657   // element from it.
7658   MVT NewVT = V.getSimpleValueType();
7659   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7660     return SDValue();
7661
7662   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7663       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7664     // Ensure the scalar operand is the same size as the destination.
7665     // FIXME: Add support for scalar truncation where possible.
7666     SDValue S = V.getOperand(Idx);
7667     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7668       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7669   }
7670
7671   return SDValue();
7672 }
7673
7674 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7675 ///
7676 /// This is particularly important because the set of instructions varies
7677 /// significantly based on whether the operand is a load or not.
7678 static bool isShuffleFoldableLoad(SDValue V) {
7679   while (V.getOpcode() == ISD::BITCAST)
7680     V = V.getOperand(0);
7681
7682   return ISD::isNON_EXTLoad(V.getNode());
7683 }
7684
7685 /// \brief Try to lower insertion of a single element into a zero vector.
7686 ///
7687 /// This is a common pattern that we have especially efficient patterns to lower
7688 /// across all subtarget feature sets.
7689 static SDValue lowerVectorShuffleAsElementInsertion(
7690     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7691     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7692   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7693   MVT ExtVT = VT;
7694   MVT EltVT = VT.getVectorElementType();
7695
7696   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7697                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7698                 Mask.begin();
7699   bool IsV1Zeroable = true;
7700   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7701     if (i != V2Index && !Zeroable[i]) {
7702       IsV1Zeroable = false;
7703       break;
7704     }
7705
7706   // Check for a single input from a SCALAR_TO_VECTOR node.
7707   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7708   // all the smarts here sunk into that routine. However, the current
7709   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7710   // vector shuffle lowering is dead.
7711   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7712                                                DAG);
7713   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7714     // We need to zext the scalar if it is smaller than an i32.
7715     V2S = DAG.getBitcast(EltVT, V2S);
7716     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7717       // Using zext to expand a narrow element won't work for non-zero
7718       // insertions.
7719       if (!IsV1Zeroable)
7720         return SDValue();
7721
7722       // Zero-extend directly to i32.
7723       ExtVT = MVT::v4i32;
7724       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7725     }
7726     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7727   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7728              EltVT == MVT::i16) {
7729     // Either not inserting from the low element of the input or the input
7730     // element size is too small to use VZEXT_MOVL to clear the high bits.
7731     return SDValue();
7732   }
7733
7734   if (!IsV1Zeroable) {
7735     // If V1 can't be treated as a zero vector we have fewer options to lower
7736     // this. We can't support integer vectors or non-zero targets cheaply, and
7737     // the V1 elements can't be permuted in any way.
7738     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7739     if (!VT.isFloatingPoint() || V2Index != 0)
7740       return SDValue();
7741     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7742     V1Mask[V2Index] = -1;
7743     if (!isNoopShuffleMask(V1Mask))
7744       return SDValue();
7745     // This is essentially a special case blend operation, but if we have
7746     // general purpose blend operations, they are always faster. Bail and let
7747     // the rest of the lowering handle these as blends.
7748     if (Subtarget->hasSSE41())
7749       return SDValue();
7750
7751     // Otherwise, use MOVSD or MOVSS.
7752     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7753            "Only two types of floating point element types to handle!");
7754     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7755                        ExtVT, V1, V2);
7756   }
7757
7758   // This lowering only works for the low element with floating point vectors.
7759   if (VT.isFloatingPoint() && V2Index != 0)
7760     return SDValue();
7761
7762   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7763   if (ExtVT != VT)
7764     V2 = DAG.getBitcast(VT, V2);
7765
7766   if (V2Index != 0) {
7767     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7768     // the desired position. Otherwise it is more efficient to do a vector
7769     // shift left. We know that we can do a vector shift left because all
7770     // the inputs are zero.
7771     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7772       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7773       V2Shuffle[V2Index] = 0;
7774       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7775     } else {
7776       V2 = DAG.getBitcast(MVT::v2i64, V2);
7777       V2 = DAG.getNode(
7778           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7779           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7780                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7781                               DAG.getDataLayout(), VT)));
7782       V2 = DAG.getBitcast(VT, V2);
7783     }
7784   }
7785   return V2;
7786 }
7787
7788 /// \brief Try to lower broadcast of a single element.
7789 ///
7790 /// For convenience, this code also bundles all of the subtarget feature set
7791 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7792 /// a convenient way to factor it out.
7793 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7794                                              ArrayRef<int> Mask,
7795                                              const X86Subtarget *Subtarget,
7796                                              SelectionDAG &DAG) {
7797   if (!Subtarget->hasAVX())
7798     return SDValue();
7799   if (VT.isInteger() && !Subtarget->hasAVX2())
7800     return SDValue();
7801
7802   // Check that the mask is a broadcast.
7803   int BroadcastIdx = -1;
7804   for (int M : Mask)
7805     if (M >= 0 && BroadcastIdx == -1)
7806       BroadcastIdx = M;
7807     else if (M >= 0 && M != BroadcastIdx)
7808       return SDValue();
7809
7810   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7811                                             "a sorted mask where the broadcast "
7812                                             "comes from V1.");
7813
7814   // Go up the chain of (vector) values to find a scalar load that we can
7815   // combine with the broadcast.
7816   for (;;) {
7817     switch (V.getOpcode()) {
7818     case ISD::CONCAT_VECTORS: {
7819       int OperandSize = Mask.size() / V.getNumOperands();
7820       V = V.getOperand(BroadcastIdx / OperandSize);
7821       BroadcastIdx %= OperandSize;
7822       continue;
7823     }
7824
7825     case ISD::INSERT_SUBVECTOR: {
7826       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7827       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7828       if (!ConstantIdx)
7829         break;
7830
7831       int BeginIdx = (int)ConstantIdx->getZExtValue();
7832       int EndIdx =
7833           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
7834       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7835         BroadcastIdx -= BeginIdx;
7836         V = VInner;
7837       } else {
7838         V = VOuter;
7839       }
7840       continue;
7841     }
7842     }
7843     break;
7844   }
7845
7846   // Check if this is a broadcast of a scalar. We special case lowering
7847   // for scalars so that we can more effectively fold with loads.
7848   // First, look through bitcast: if the original value has a larger element
7849   // type than the shuffle, the broadcast element is in essence truncated.
7850   // Make that explicit to ease folding.
7851   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7852     EVT EltVT = VT.getVectorElementType();
7853     SDValue V0 = V.getOperand(0);
7854     EVT V0VT = V0.getValueType();
7855
7856     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7857         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7858          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7859       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7860       BroadcastIdx = 0;
7861     }
7862   }
7863
7864   // Also check the simpler case, where we can directly reuse the scalar.
7865   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7866       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7867     V = V.getOperand(BroadcastIdx);
7868
7869     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7870     // Only AVX2 has register broadcasts.
7871     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7872       return SDValue();
7873   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7874     // We can't broadcast from a vector register without AVX2, and we can only
7875     // broadcast from the zero-element of a vector register.
7876     return SDValue();
7877   }
7878
7879   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7880 }
7881
7882 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7883 // INSERTPS when the V1 elements are already in the correct locations
7884 // because otherwise we can just always use two SHUFPS instructions which
7885 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7886 // perform INSERTPS if a single V1 element is out of place and all V2
7887 // elements are zeroable.
7888 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7889                                             ArrayRef<int> Mask,
7890                                             SelectionDAG &DAG) {
7891   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7892   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7893   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7894   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7895
7896   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7897
7898   unsigned ZMask = 0;
7899   int V1DstIndex = -1;
7900   int V2DstIndex = -1;
7901   bool V1UsedInPlace = false;
7902
7903   for (int i = 0; i < 4; ++i) {
7904     // Synthesize a zero mask from the zeroable elements (includes undefs).
7905     if (Zeroable[i]) {
7906       ZMask |= 1 << i;
7907       continue;
7908     }
7909
7910     // Flag if we use any V1 inputs in place.
7911     if (i == Mask[i]) {
7912       V1UsedInPlace = true;
7913       continue;
7914     }
7915
7916     // We can only insert a single non-zeroable element.
7917     if (V1DstIndex != -1 || V2DstIndex != -1)
7918       return SDValue();
7919
7920     if (Mask[i] < 4) {
7921       // V1 input out of place for insertion.
7922       V1DstIndex = i;
7923     } else {
7924       // V2 input for insertion.
7925       V2DstIndex = i;
7926     }
7927   }
7928
7929   // Don't bother if we have no (non-zeroable) element for insertion.
7930   if (V1DstIndex == -1 && V2DstIndex == -1)
7931     return SDValue();
7932
7933   // Determine element insertion src/dst indices. The src index is from the
7934   // start of the inserted vector, not the start of the concatenated vector.
7935   unsigned V2SrcIndex = 0;
7936   if (V1DstIndex != -1) {
7937     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7938     // and don't use the original V2 at all.
7939     V2SrcIndex = Mask[V1DstIndex];
7940     V2DstIndex = V1DstIndex;
7941     V2 = V1;
7942   } else {
7943     V2SrcIndex = Mask[V2DstIndex] - 4;
7944   }
7945
7946   // If no V1 inputs are used in place, then the result is created only from
7947   // the zero mask and the V2 insertion - so remove V1 dependency.
7948   if (!V1UsedInPlace)
7949     V1 = DAG.getUNDEF(MVT::v4f32);
7950
7951   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7952   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7953
7954   // Insert the V2 element into the desired position.
7955   SDLoc DL(Op);
7956   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7957                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
7958 }
7959
7960 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7961 /// UNPCK instruction.
7962 ///
7963 /// This specifically targets cases where we end up with alternating between
7964 /// the two inputs, and so can permute them into something that feeds a single
7965 /// UNPCK instruction. Note that this routine only targets integer vectors
7966 /// because for floating point vectors we have a generalized SHUFPS lowering
7967 /// strategy that handles everything that doesn't *exactly* match an unpack,
7968 /// making this clever lowering unnecessary.
7969 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
7970                                                     SDValue V1, SDValue V2,
7971                                                     ArrayRef<int> Mask,
7972                                                     SelectionDAG &DAG) {
7973   assert(!VT.isFloatingPoint() &&
7974          "This routine only supports integer vectors.");
7975   assert(!isSingleInputShuffleMask(Mask) &&
7976          "This routine should only be used when blending two inputs.");
7977   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7978
7979   int Size = Mask.size();
7980
7981   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7982     return M >= 0 && M % Size < Size / 2;
7983   });
7984   int NumHiInputs = std::count_if(
7985       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7986
7987   bool UnpackLo = NumLoInputs >= NumHiInputs;
7988
7989   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7990     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7991     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7992
7993     for (int i = 0; i < Size; ++i) {
7994       if (Mask[i] < 0)
7995         continue;
7996
7997       // Each element of the unpack contains Scale elements from this mask.
7998       int UnpackIdx = i / Scale;
7999
8000       // We only handle the case where V1 feeds the first slots of the unpack.
8001       // We rely on canonicalization to ensure this is the case.
8002       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8003         return SDValue();
8004
8005       // Setup the mask for this input. The indexing is tricky as we have to
8006       // handle the unpack stride.
8007       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8008       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8009           Mask[i] % Size;
8010     }
8011
8012     // If we will have to shuffle both inputs to use the unpack, check whether
8013     // we can just unpack first and shuffle the result. If so, skip this unpack.
8014     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8015         !isNoopShuffleMask(V2Mask))
8016       return SDValue();
8017
8018     // Shuffle the inputs into place.
8019     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8020     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8021
8022     // Cast the inputs to the type we will use to unpack them.
8023     V1 = DAG.getBitcast(UnpackVT, V1);
8024     V2 = DAG.getBitcast(UnpackVT, V2);
8025
8026     // Unpack the inputs and cast the result back to the desired type.
8027     return DAG.getBitcast(
8028         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8029                         UnpackVT, V1, V2));
8030   };
8031
8032   // We try each unpack from the largest to the smallest to try and find one
8033   // that fits this mask.
8034   int OrigNumElements = VT.getVectorNumElements();
8035   int OrigScalarSize = VT.getScalarSizeInBits();
8036   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8037     int Scale = ScalarSize / OrigScalarSize;
8038     int NumElements = OrigNumElements / Scale;
8039     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8040     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8041       return Unpack;
8042   }
8043
8044   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8045   // initial unpack.
8046   if (NumLoInputs == 0 || NumHiInputs == 0) {
8047     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8048            "We have to have *some* inputs!");
8049     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8050
8051     // FIXME: We could consider the total complexity of the permute of each
8052     // possible unpacking. Or at the least we should consider how many
8053     // half-crossings are created.
8054     // FIXME: We could consider commuting the unpacks.
8055
8056     SmallVector<int, 32> PermMask;
8057     PermMask.assign(Size, -1);
8058     for (int i = 0; i < Size; ++i) {
8059       if (Mask[i] < 0)
8060         continue;
8061
8062       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8063
8064       PermMask[i] =
8065           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8066     }
8067     return DAG.getVectorShuffle(
8068         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8069                             DL, VT, V1, V2),
8070         DAG.getUNDEF(VT), PermMask);
8071   }
8072
8073   return SDValue();
8074 }
8075
8076 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8077 ///
8078 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8079 /// support for floating point shuffles but not integer shuffles. These
8080 /// instructions will incur a domain crossing penalty on some chips though so
8081 /// it is better to avoid lowering through this for integer vectors where
8082 /// possible.
8083 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8084                                        const X86Subtarget *Subtarget,
8085                                        SelectionDAG &DAG) {
8086   SDLoc DL(Op);
8087   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8088   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8089   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8090   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8091   ArrayRef<int> Mask = SVOp->getMask();
8092   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8093
8094   if (isSingleInputShuffleMask(Mask)) {
8095     // Use low duplicate instructions for masks that match their pattern.
8096     if (Subtarget->hasSSE3())
8097       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8098         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8099
8100     // Straight shuffle of a single input vector. Simulate this by using the
8101     // single input as both of the "inputs" to this instruction..
8102     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8103
8104     if (Subtarget->hasAVX()) {
8105       // If we have AVX, we can use VPERMILPS which will allow folding a load
8106       // into the shuffle.
8107       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8108                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8109     }
8110
8111     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8112                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8113   }
8114   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8115   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8116
8117   // If we have a single input, insert that into V1 if we can do so cheaply.
8118   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8119     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8120             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8121       return Insertion;
8122     // Try inverting the insertion since for v2 masks it is easy to do and we
8123     // can't reliably sort the mask one way or the other.
8124     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8125                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8126     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8127             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8128       return Insertion;
8129   }
8130
8131   // Try to use one of the special instruction patterns to handle two common
8132   // blend patterns if a zero-blend above didn't work.
8133   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8134       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8135     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8136       // We can either use a special instruction to load over the low double or
8137       // to move just the low double.
8138       return DAG.getNode(
8139           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8140           DL, MVT::v2f64, V2,
8141           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8142
8143   if (Subtarget->hasSSE41())
8144     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8145                                                   Subtarget, DAG))
8146       return Blend;
8147
8148   // Use dedicated unpack instructions for masks that match their pattern.
8149   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8150     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
8151   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8152     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
8153
8154   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8155   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8156                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8157 }
8158
8159 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8160 ///
8161 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8162 /// the integer unit to minimize domain crossing penalties. However, for blends
8163 /// it falls back to the floating point shuffle operation with appropriate bit
8164 /// casting.
8165 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8166                                        const X86Subtarget *Subtarget,
8167                                        SelectionDAG &DAG) {
8168   SDLoc DL(Op);
8169   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8170   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8171   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8172   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8173   ArrayRef<int> Mask = SVOp->getMask();
8174   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8175
8176   if (isSingleInputShuffleMask(Mask)) {
8177     // Check for being able to broadcast a single element.
8178     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8179                                                           Mask, Subtarget, DAG))
8180       return Broadcast;
8181
8182     // Straight shuffle of a single input vector. For everything from SSE2
8183     // onward this has a single fast instruction with no scary immediates.
8184     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8185     V1 = DAG.getBitcast(MVT::v4i32, V1);
8186     int WidenedMask[4] = {
8187         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8188         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8189     return DAG.getBitcast(
8190         MVT::v2i64,
8191         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8192                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8193   }
8194   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8195   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8196   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8197   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8198
8199   // If we have a blend of two PACKUS operations an the blend aligns with the
8200   // low and half halves, we can just merge the PACKUS operations. This is
8201   // particularly important as it lets us merge shuffles that this routine itself
8202   // creates.
8203   auto GetPackNode = [](SDValue V) {
8204     while (V.getOpcode() == ISD::BITCAST)
8205       V = V.getOperand(0);
8206
8207     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8208   };
8209   if (SDValue V1Pack = GetPackNode(V1))
8210     if (SDValue V2Pack = GetPackNode(V2))
8211       return DAG.getBitcast(MVT::v2i64,
8212                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8213                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8214                                                      : V1Pack.getOperand(1),
8215                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8216                                                      : V2Pack.getOperand(1)));
8217
8218   // Try to use shift instructions.
8219   if (SDValue Shift =
8220           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8221     return Shift;
8222
8223   // When loading a scalar and then shuffling it into a vector we can often do
8224   // the insertion cheaply.
8225   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8226           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8227     return Insertion;
8228   // Try inverting the insertion since for v2 masks it is easy to do and we
8229   // can't reliably sort the mask one way or the other.
8230   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8231   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8232           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8233     return Insertion;
8234
8235   // We have different paths for blend lowering, but they all must use the
8236   // *exact* same predicate.
8237   bool IsBlendSupported = Subtarget->hasSSE41();
8238   if (IsBlendSupported)
8239     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8240                                                   Subtarget, DAG))
8241       return Blend;
8242
8243   // Use dedicated unpack instructions for masks that match their pattern.
8244   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
8245     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
8246   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8247     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
8248
8249   // Try to use byte rotation instructions.
8250   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8251   if (Subtarget->hasSSSE3())
8252     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8253             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8254       return Rotate;
8255
8256   // If we have direct support for blends, we should lower by decomposing into
8257   // a permute. That will be faster than the domain cross.
8258   if (IsBlendSupported)
8259     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8260                                                       Mask, DAG);
8261
8262   // We implement this with SHUFPD which is pretty lame because it will likely
8263   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8264   // However, all the alternatives are still more cycles and newer chips don't
8265   // have this problem. It would be really nice if x86 had better shuffles here.
8266   V1 = DAG.getBitcast(MVT::v2f64, V1);
8267   V2 = DAG.getBitcast(MVT::v2f64, V2);
8268   return DAG.getBitcast(MVT::v2i64,
8269                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8270 }
8271
8272 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8273 ///
8274 /// This is used to disable more specialized lowerings when the shufps lowering
8275 /// will happen to be efficient.
8276 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8277   // This routine only handles 128-bit shufps.
8278   assert(Mask.size() == 4 && "Unsupported mask size!");
8279
8280   // To lower with a single SHUFPS we need to have the low half and high half
8281   // each requiring a single input.
8282   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8283     return false;
8284   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8285     return false;
8286
8287   return true;
8288 }
8289
8290 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8291 ///
8292 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8293 /// It makes no assumptions about whether this is the *best* lowering, it simply
8294 /// uses it.
8295 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8296                                             ArrayRef<int> Mask, SDValue V1,
8297                                             SDValue V2, SelectionDAG &DAG) {
8298   SDValue LowV = V1, HighV = V2;
8299   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8300
8301   int NumV2Elements =
8302       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8303
8304   if (NumV2Elements == 1) {
8305     int V2Index =
8306         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8307         Mask.begin();
8308
8309     // Compute the index adjacent to V2Index and in the same half by toggling
8310     // the low bit.
8311     int V2AdjIndex = V2Index ^ 1;
8312
8313     if (Mask[V2AdjIndex] == -1) {
8314       // Handles all the cases where we have a single V2 element and an undef.
8315       // This will only ever happen in the high lanes because we commute the
8316       // vector otherwise.
8317       if (V2Index < 2)
8318         std::swap(LowV, HighV);
8319       NewMask[V2Index] -= 4;
8320     } else {
8321       // Handle the case where the V2 element ends up adjacent to a V1 element.
8322       // To make this work, blend them together as the first step.
8323       int V1Index = V2AdjIndex;
8324       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8325       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8326                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8327
8328       // Now proceed to reconstruct the final blend as we have the necessary
8329       // high or low half formed.
8330       if (V2Index < 2) {
8331         LowV = V2;
8332         HighV = V1;
8333       } else {
8334         HighV = V2;
8335       }
8336       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8337       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8338     }
8339   } else if (NumV2Elements == 2) {
8340     if (Mask[0] < 4 && Mask[1] < 4) {
8341       // Handle the easy case where we have V1 in the low lanes and V2 in the
8342       // high lanes.
8343       NewMask[2] -= 4;
8344       NewMask[3] -= 4;
8345     } else if (Mask[2] < 4 && Mask[3] < 4) {
8346       // We also handle the reversed case because this utility may get called
8347       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8348       // arrange things in the right direction.
8349       NewMask[0] -= 4;
8350       NewMask[1] -= 4;
8351       HighV = V1;
8352       LowV = V2;
8353     } else {
8354       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8355       // trying to place elements directly, just blend them and set up the final
8356       // shuffle to place them.
8357
8358       // The first two blend mask elements are for V1, the second two are for
8359       // V2.
8360       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8361                           Mask[2] < 4 ? Mask[2] : Mask[3],
8362                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8363                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8364       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8365                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8366
8367       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8368       // a blend.
8369       LowV = HighV = V1;
8370       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8371       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8372       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8373       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8374     }
8375   }
8376   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8377                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8378 }
8379
8380 /// \brief Lower 4-lane 32-bit floating point shuffles.
8381 ///
8382 /// Uses instructions exclusively from the floating point unit to minimize
8383 /// domain crossing penalties, as these are sufficient to implement all v4f32
8384 /// shuffles.
8385 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8386                                        const X86Subtarget *Subtarget,
8387                                        SelectionDAG &DAG) {
8388   SDLoc DL(Op);
8389   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8390   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8391   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8392   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8393   ArrayRef<int> Mask = SVOp->getMask();
8394   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8395
8396   int NumV2Elements =
8397       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8398
8399   if (NumV2Elements == 0) {
8400     // Check for being able to broadcast a single element.
8401     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8402                                                           Mask, Subtarget, DAG))
8403       return Broadcast;
8404
8405     // Use even/odd duplicate instructions for masks that match their pattern.
8406     if (Subtarget->hasSSE3()) {
8407       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8408         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8409       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8410         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8411     }
8412
8413     if (Subtarget->hasAVX()) {
8414       // If we have AVX, we can use VPERMILPS which will allow folding a load
8415       // into the shuffle.
8416       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8417                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8418     }
8419
8420     // Otherwise, use a straight shuffle of a single input vector. We pass the
8421     // input vector to both operands to simulate this with a SHUFPS.
8422     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8423                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8424   }
8425
8426   // There are special ways we can lower some single-element blends. However, we
8427   // have custom ways we can lower more complex single-element blends below that
8428   // we defer to if both this and BLENDPS fail to match, so restrict this to
8429   // when the V2 input is targeting element 0 of the mask -- that is the fast
8430   // case here.
8431   if (NumV2Elements == 1 && Mask[0] >= 4)
8432     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8433                                                          Mask, Subtarget, DAG))
8434       return V;
8435
8436   if (Subtarget->hasSSE41()) {
8437     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8438                                                   Subtarget, DAG))
8439       return Blend;
8440
8441     // Use INSERTPS if we can complete the shuffle efficiently.
8442     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8443       return V;
8444
8445     if (!isSingleSHUFPSMask(Mask))
8446       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8447               DL, MVT::v4f32, V1, V2, Mask, DAG))
8448         return BlendPerm;
8449   }
8450
8451   // Use dedicated unpack instructions for masks that match their pattern.
8452   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8453     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
8454   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8455     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
8456   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8457     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
8458   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8459     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
8460
8461   // Otherwise fall back to a SHUFPS lowering strategy.
8462   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8463 }
8464
8465 /// \brief Lower 4-lane i32 vector shuffles.
8466 ///
8467 /// We try to handle these with integer-domain shuffles where we can, but for
8468 /// blends we use the floating point domain blend instructions.
8469 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8470                                        const X86Subtarget *Subtarget,
8471                                        SelectionDAG &DAG) {
8472   SDLoc DL(Op);
8473   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8474   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8475   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8476   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8477   ArrayRef<int> Mask = SVOp->getMask();
8478   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8479
8480   // Whenever we can lower this as a zext, that instruction is strictly faster
8481   // than any alternative. It also allows us to fold memory operands into the
8482   // shuffle in many cases.
8483   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8484                                                          Mask, Subtarget, DAG))
8485     return ZExt;
8486
8487   int NumV2Elements =
8488       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8489
8490   if (NumV2Elements == 0) {
8491     // Check for being able to broadcast a single element.
8492     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8493                                                           Mask, Subtarget, DAG))
8494       return Broadcast;
8495
8496     // Straight shuffle of a single input vector. For everything from SSE2
8497     // onward this has a single fast instruction with no scary immediates.
8498     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8499     // but we aren't actually going to use the UNPCK instruction because doing
8500     // so prevents folding a load into this instruction or making a copy.
8501     const int UnpackLoMask[] = {0, 0, 1, 1};
8502     const int UnpackHiMask[] = {2, 2, 3, 3};
8503     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8504       Mask = UnpackLoMask;
8505     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8506       Mask = UnpackHiMask;
8507
8508     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8509                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8510   }
8511
8512   // Try to use shift instructions.
8513   if (SDValue Shift =
8514           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8515     return Shift;
8516
8517   // There are special ways we can lower some single-element blends.
8518   if (NumV2Elements == 1)
8519     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8520                                                          Mask, Subtarget, DAG))
8521       return V;
8522
8523   // We have different paths for blend lowering, but they all must use the
8524   // *exact* same predicate.
8525   bool IsBlendSupported = Subtarget->hasSSE41();
8526   if (IsBlendSupported)
8527     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8528                                                   Subtarget, DAG))
8529       return Blend;
8530
8531   if (SDValue Masked =
8532           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8533     return Masked;
8534
8535   // Use dedicated unpack instructions for masks that match their pattern.
8536   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
8537     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
8538   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
8539     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
8540   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
8541     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
8542   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
8543     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
8544
8545   // Try to use byte rotation instructions.
8546   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8547   if (Subtarget->hasSSSE3())
8548     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8549             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8550       return Rotate;
8551
8552   // If we have direct support for blends, we should lower by decomposing into
8553   // a permute. That will be faster than the domain cross.
8554   if (IsBlendSupported)
8555     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8556                                                       Mask, DAG);
8557
8558   // Try to lower by permuting the inputs into an unpack instruction.
8559   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8560                                                             V2, Mask, DAG))
8561     return Unpack;
8562
8563   // We implement this with SHUFPS because it can blend from two vectors.
8564   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8565   // up the inputs, bypassing domain shift penalties that we would encur if we
8566   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8567   // relevant.
8568   return DAG.getBitcast(
8569       MVT::v4i32,
8570       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8571                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8572 }
8573
8574 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8575 /// shuffle lowering, and the most complex part.
8576 ///
8577 /// The lowering strategy is to try to form pairs of input lanes which are
8578 /// targeted at the same half of the final vector, and then use a dword shuffle
8579 /// to place them onto the right half, and finally unpack the paired lanes into
8580 /// their final position.
8581 ///
8582 /// The exact breakdown of how to form these dword pairs and align them on the
8583 /// correct sides is really tricky. See the comments within the function for
8584 /// more of the details.
8585 ///
8586 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8587 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8588 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8589 /// vector, form the analogous 128-bit 8-element Mask.
8590 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8591     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8592     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8593   assert(VT.getScalarType() == MVT::i16 && "Bad input type!");
8594   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8595
8596   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8597   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8598   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8599
8600   SmallVector<int, 4> LoInputs;
8601   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8602                [](int M) { return M >= 0; });
8603   std::sort(LoInputs.begin(), LoInputs.end());
8604   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8605   SmallVector<int, 4> HiInputs;
8606   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8607                [](int M) { return M >= 0; });
8608   std::sort(HiInputs.begin(), HiInputs.end());
8609   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8610   int NumLToL =
8611       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8612   int NumHToL = LoInputs.size() - NumLToL;
8613   int NumLToH =
8614       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8615   int NumHToH = HiInputs.size() - NumLToH;
8616   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8617   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8618   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8619   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8620
8621   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8622   // such inputs we can swap two of the dwords across the half mark and end up
8623   // with <=2 inputs to each half in each half. Once there, we can fall through
8624   // to the generic code below. For example:
8625   //
8626   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8627   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8628   //
8629   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8630   // and an existing 2-into-2 on the other half. In this case we may have to
8631   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8632   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8633   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8634   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8635   // half than the one we target for fixing) will be fixed when we re-enter this
8636   // path. We will also combine away any sequence of PSHUFD instructions that
8637   // result into a single instruction. Here is an example of the tricky case:
8638   //
8639   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8640   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8641   //
8642   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8643   //
8644   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8645   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8646   //
8647   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8648   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8649   //
8650   // The result is fine to be handled by the generic logic.
8651   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8652                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8653                           int AOffset, int BOffset) {
8654     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8655            "Must call this with A having 3 or 1 inputs from the A half.");
8656     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8657            "Must call this with B having 1 or 3 inputs from the B half.");
8658     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8659            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8660
8661     bool ThreeAInputs = AToAInputs.size() == 3;
8662
8663     // Compute the index of dword with only one word among the three inputs in
8664     // a half by taking the sum of the half with three inputs and subtracting
8665     // the sum of the actual three inputs. The difference is the remaining
8666     // slot.
8667     int ADWord, BDWord;
8668     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8669     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8670     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8671     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8672     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8673     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8674     int TripleNonInputIdx =
8675         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8676     TripleDWord = TripleNonInputIdx / 2;
8677
8678     // We use xor with one to compute the adjacent DWord to whichever one the
8679     // OneInput is in.
8680     OneInputDWord = (OneInput / 2) ^ 1;
8681
8682     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8683     // and BToA inputs. If there is also such a problem with the BToB and AToB
8684     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8685     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8686     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8687     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8688       // Compute how many inputs will be flipped by swapping these DWords. We
8689       // need
8690       // to balance this to ensure we don't form a 3-1 shuffle in the other
8691       // half.
8692       int NumFlippedAToBInputs =
8693           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8694           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8695       int NumFlippedBToBInputs =
8696           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8697           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8698       if ((NumFlippedAToBInputs == 1 &&
8699            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8700           (NumFlippedBToBInputs == 1 &&
8701            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8702         // We choose whether to fix the A half or B half based on whether that
8703         // half has zero flipped inputs. At zero, we may not be able to fix it
8704         // with that half. We also bias towards fixing the B half because that
8705         // will more commonly be the high half, and we have to bias one way.
8706         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8707                                                        ArrayRef<int> Inputs) {
8708           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8709           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8710                                          PinnedIdx ^ 1) != Inputs.end();
8711           // Determine whether the free index is in the flipped dword or the
8712           // unflipped dword based on where the pinned index is. We use this bit
8713           // in an xor to conditionally select the adjacent dword.
8714           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8715           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8716                                              FixFreeIdx) != Inputs.end();
8717           if (IsFixIdxInput == IsFixFreeIdxInput)
8718             FixFreeIdx += 1;
8719           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8720                                         FixFreeIdx) != Inputs.end();
8721           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8722                  "We need to be changing the number of flipped inputs!");
8723           int PSHUFHalfMask[] = {0, 1, 2, 3};
8724           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8725           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8726                           MVT::v8i16, V,
8727                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8728
8729           for (int &M : Mask)
8730             if (M != -1 && M == FixIdx)
8731               M = FixFreeIdx;
8732             else if (M != -1 && M == FixFreeIdx)
8733               M = FixIdx;
8734         };
8735         if (NumFlippedBToBInputs != 0) {
8736           int BPinnedIdx =
8737               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8738           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8739         } else {
8740           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8741           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8742           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8743         }
8744       }
8745     }
8746
8747     int PSHUFDMask[] = {0, 1, 2, 3};
8748     PSHUFDMask[ADWord] = BDWord;
8749     PSHUFDMask[BDWord] = ADWord;
8750     V = DAG.getBitcast(
8751         VT,
8752         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8753                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8754
8755     // Adjust the mask to match the new locations of A and B.
8756     for (int &M : Mask)
8757       if (M != -1 && M/2 == ADWord)
8758         M = 2 * BDWord + M % 2;
8759       else if (M != -1 && M/2 == BDWord)
8760         M = 2 * ADWord + M % 2;
8761
8762     // Recurse back into this routine to re-compute state now that this isn't
8763     // a 3 and 1 problem.
8764     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8765                                                      DAG);
8766   };
8767   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8768     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8769   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8770     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8771
8772   // At this point there are at most two inputs to the low and high halves from
8773   // each half. That means the inputs can always be grouped into dwords and
8774   // those dwords can then be moved to the correct half with a dword shuffle.
8775   // We use at most one low and one high word shuffle to collect these paired
8776   // inputs into dwords, and finally a dword shuffle to place them.
8777   int PSHUFLMask[4] = {-1, -1, -1, -1};
8778   int PSHUFHMask[4] = {-1, -1, -1, -1};
8779   int PSHUFDMask[4] = {-1, -1, -1, -1};
8780
8781   // First fix the masks for all the inputs that are staying in their
8782   // original halves. This will then dictate the targets of the cross-half
8783   // shuffles.
8784   auto fixInPlaceInputs =
8785       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8786                     MutableArrayRef<int> SourceHalfMask,
8787                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8788     if (InPlaceInputs.empty())
8789       return;
8790     if (InPlaceInputs.size() == 1) {
8791       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8792           InPlaceInputs[0] - HalfOffset;
8793       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8794       return;
8795     }
8796     if (IncomingInputs.empty()) {
8797       // Just fix all of the in place inputs.
8798       for (int Input : InPlaceInputs) {
8799         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8800         PSHUFDMask[Input / 2] = Input / 2;
8801       }
8802       return;
8803     }
8804
8805     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8806     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8807         InPlaceInputs[0] - HalfOffset;
8808     // Put the second input next to the first so that they are packed into
8809     // a dword. We find the adjacent index by toggling the low bit.
8810     int AdjIndex = InPlaceInputs[0] ^ 1;
8811     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8812     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8813     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8814   };
8815   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8816   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8817
8818   // Now gather the cross-half inputs and place them into a free dword of
8819   // their target half.
8820   // FIXME: This operation could almost certainly be simplified dramatically to
8821   // look more like the 3-1 fixing operation.
8822   auto moveInputsToRightHalf = [&PSHUFDMask](
8823       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8824       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8825       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8826       int DestOffset) {
8827     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8828       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8829     };
8830     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8831                                                int Word) {
8832       int LowWord = Word & ~1;
8833       int HighWord = Word | 1;
8834       return isWordClobbered(SourceHalfMask, LowWord) ||
8835              isWordClobbered(SourceHalfMask, HighWord);
8836     };
8837
8838     if (IncomingInputs.empty())
8839       return;
8840
8841     if (ExistingInputs.empty()) {
8842       // Map any dwords with inputs from them into the right half.
8843       for (int Input : IncomingInputs) {
8844         // If the source half mask maps over the inputs, turn those into
8845         // swaps and use the swapped lane.
8846         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8847           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8848             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8849                 Input - SourceOffset;
8850             // We have to swap the uses in our half mask in one sweep.
8851             for (int &M : HalfMask)
8852               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8853                 M = Input;
8854               else if (M == Input)
8855                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8856           } else {
8857             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8858                        Input - SourceOffset &&
8859                    "Previous placement doesn't match!");
8860           }
8861           // Note that this correctly re-maps both when we do a swap and when
8862           // we observe the other side of the swap above. We rely on that to
8863           // avoid swapping the members of the input list directly.
8864           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8865         }
8866
8867         // Map the input's dword into the correct half.
8868         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8869           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8870         else
8871           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8872                      Input / 2 &&
8873                  "Previous placement doesn't match!");
8874       }
8875
8876       // And just directly shift any other-half mask elements to be same-half
8877       // as we will have mirrored the dword containing the element into the
8878       // same position within that half.
8879       for (int &M : HalfMask)
8880         if (M >= SourceOffset && M < SourceOffset + 4) {
8881           M = M - SourceOffset + DestOffset;
8882           assert(M >= 0 && "This should never wrap below zero!");
8883         }
8884       return;
8885     }
8886
8887     // Ensure we have the input in a viable dword of its current half. This
8888     // is particularly tricky because the original position may be clobbered
8889     // by inputs being moved and *staying* in that half.
8890     if (IncomingInputs.size() == 1) {
8891       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8892         int InputFixed = std::find(std::begin(SourceHalfMask),
8893                                    std::end(SourceHalfMask), -1) -
8894                          std::begin(SourceHalfMask) + SourceOffset;
8895         SourceHalfMask[InputFixed - SourceOffset] =
8896             IncomingInputs[0] - SourceOffset;
8897         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8898                      InputFixed);
8899         IncomingInputs[0] = InputFixed;
8900       }
8901     } else if (IncomingInputs.size() == 2) {
8902       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8903           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8904         // We have two non-adjacent or clobbered inputs we need to extract from
8905         // the source half. To do this, we need to map them into some adjacent
8906         // dword slot in the source mask.
8907         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8908                               IncomingInputs[1] - SourceOffset};
8909
8910         // If there is a free slot in the source half mask adjacent to one of
8911         // the inputs, place the other input in it. We use (Index XOR 1) to
8912         // compute an adjacent index.
8913         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8914             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8915           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8916           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8917           InputsFixed[1] = InputsFixed[0] ^ 1;
8918         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8919                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8920           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8921           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8922           InputsFixed[0] = InputsFixed[1] ^ 1;
8923         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8924                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8925           // The two inputs are in the same DWord but it is clobbered and the
8926           // adjacent DWord isn't used at all. Move both inputs to the free
8927           // slot.
8928           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8929           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8930           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8931           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8932         } else {
8933           // The only way we hit this point is if there is no clobbering
8934           // (because there are no off-half inputs to this half) and there is no
8935           // free slot adjacent to one of the inputs. In this case, we have to
8936           // swap an input with a non-input.
8937           for (int i = 0; i < 4; ++i)
8938             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8939                    "We can't handle any clobbers here!");
8940           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8941                  "Cannot have adjacent inputs here!");
8942
8943           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8944           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8945
8946           // We also have to update the final source mask in this case because
8947           // it may need to undo the above swap.
8948           for (int &M : FinalSourceHalfMask)
8949             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8950               M = InputsFixed[1] + SourceOffset;
8951             else if (M == InputsFixed[1] + SourceOffset)
8952               M = (InputsFixed[0] ^ 1) + SourceOffset;
8953
8954           InputsFixed[1] = InputsFixed[0] ^ 1;
8955         }
8956
8957         // Point everything at the fixed inputs.
8958         for (int &M : HalfMask)
8959           if (M == IncomingInputs[0])
8960             M = InputsFixed[0] + SourceOffset;
8961           else if (M == IncomingInputs[1])
8962             M = InputsFixed[1] + SourceOffset;
8963
8964         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8965         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8966       }
8967     } else {
8968       llvm_unreachable("Unhandled input size!");
8969     }
8970
8971     // Now hoist the DWord down to the right half.
8972     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8973     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8974     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8975     for (int &M : HalfMask)
8976       for (int Input : IncomingInputs)
8977         if (M == Input)
8978           M = FreeDWord * 2 + Input % 2;
8979   };
8980   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8981                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8982   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8983                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8984
8985   // Now enact all the shuffles we've computed to move the inputs into their
8986   // target half.
8987   if (!isNoopShuffleMask(PSHUFLMask))
8988     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
8989                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
8990   if (!isNoopShuffleMask(PSHUFHMask))
8991     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
8992                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
8993   if (!isNoopShuffleMask(PSHUFDMask))
8994     V = DAG.getBitcast(
8995         VT,
8996         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8997                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8998
8999   // At this point, each half should contain all its inputs, and we can then
9000   // just shuffle them into their final position.
9001   assert(std::count_if(LoMask.begin(), LoMask.end(),
9002                        [](int M) { return M >= 4; }) == 0 &&
9003          "Failed to lift all the high half inputs to the low mask!");
9004   assert(std::count_if(HiMask.begin(), HiMask.end(),
9005                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9006          "Failed to lift all the low half inputs to the high mask!");
9007
9008   // Do a half shuffle for the low mask.
9009   if (!isNoopShuffleMask(LoMask))
9010     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9011                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9012
9013   // Do a half shuffle with the high mask after shifting its values down.
9014   for (int &M : HiMask)
9015     if (M >= 0)
9016       M -= 4;
9017   if (!isNoopShuffleMask(HiMask))
9018     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9019                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9020
9021   return V;
9022 }
9023
9024 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9025 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9026                                           SDValue V2, ArrayRef<int> Mask,
9027                                           SelectionDAG &DAG, bool &V1InUse,
9028                                           bool &V2InUse) {
9029   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9030   SDValue V1Mask[16];
9031   SDValue V2Mask[16];
9032   V1InUse = false;
9033   V2InUse = false;
9034
9035   int Size = Mask.size();
9036   int Scale = 16 / Size;
9037   for (int i = 0; i < 16; ++i) {
9038     if (Mask[i / Scale] == -1) {
9039       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9040     } else {
9041       const int ZeroMask = 0x80;
9042       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9043                                           : ZeroMask;
9044       int V2Idx = Mask[i / Scale] < Size
9045                       ? ZeroMask
9046                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9047       if (Zeroable[i / Scale])
9048         V1Idx = V2Idx = ZeroMask;
9049       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9050       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9051       V1InUse |= (ZeroMask != V1Idx);
9052       V2InUse |= (ZeroMask != V2Idx);
9053     }
9054   }
9055
9056   if (V1InUse)
9057     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9058                      DAG.getBitcast(MVT::v16i8, V1),
9059                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9060   if (V2InUse)
9061     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9062                      DAG.getBitcast(MVT::v16i8, V2),
9063                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9064
9065   // If we need shuffled inputs from both, blend the two.
9066   SDValue V;
9067   if (V1InUse && V2InUse)
9068     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9069   else
9070     V = V1InUse ? V1 : V2;
9071
9072   // Cast the result back to the correct type.
9073   return DAG.getBitcast(VT, V);
9074 }
9075
9076 /// \brief Generic lowering of 8-lane i16 shuffles.
9077 ///
9078 /// This handles both single-input shuffles and combined shuffle/blends with
9079 /// two inputs. The single input shuffles are immediately delegated to
9080 /// a dedicated lowering routine.
9081 ///
9082 /// The blends are lowered in one of three fundamental ways. If there are few
9083 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9084 /// of the input is significantly cheaper when lowered as an interleaving of
9085 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9086 /// halves of the inputs separately (making them have relatively few inputs)
9087 /// and then concatenate them.
9088 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9089                                        const X86Subtarget *Subtarget,
9090                                        SelectionDAG &DAG) {
9091   SDLoc DL(Op);
9092   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9093   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9094   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9095   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9096   ArrayRef<int> OrigMask = SVOp->getMask();
9097   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9098                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9099   MutableArrayRef<int> Mask(MaskStorage);
9100
9101   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9102
9103   // Whenever we can lower this as a zext, that instruction is strictly faster
9104   // than any alternative.
9105   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9106           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9107     return ZExt;
9108
9109   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9110   (void)isV1;
9111   auto isV2 = [](int M) { return M >= 8; };
9112
9113   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9114
9115   if (NumV2Inputs == 0) {
9116     // Check for being able to broadcast a single element.
9117     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9118                                                           Mask, Subtarget, DAG))
9119       return Broadcast;
9120
9121     // Try to use shift instructions.
9122     if (SDValue Shift =
9123             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9124       return Shift;
9125
9126     // Use dedicated unpack instructions for masks that match their pattern.
9127     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
9128       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
9129     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
9130       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
9131
9132     // Try to use byte rotation instructions.
9133     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9134                                                         Mask, Subtarget, DAG))
9135       return Rotate;
9136
9137     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9138                                                      Subtarget, DAG);
9139   }
9140
9141   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9142          "All single-input shuffles should be canonicalized to be V1-input "
9143          "shuffles.");
9144
9145   // Try to use shift instructions.
9146   if (SDValue Shift =
9147           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9148     return Shift;
9149
9150   // See if we can use SSE4A Extraction / Insertion.
9151   if (Subtarget->hasSSE4A())
9152     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9153       return V;
9154
9155   // There are special ways we can lower some single-element blends.
9156   if (NumV2Inputs == 1)
9157     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9158                                                          Mask, Subtarget, DAG))
9159       return V;
9160
9161   // We have different paths for blend lowering, but they all must use the
9162   // *exact* same predicate.
9163   bool IsBlendSupported = Subtarget->hasSSE41();
9164   if (IsBlendSupported)
9165     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9166                                                   Subtarget, DAG))
9167       return Blend;
9168
9169   if (SDValue Masked =
9170           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9171     return Masked;
9172
9173   // Use dedicated unpack instructions for masks that match their pattern.
9174   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
9175     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
9176   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
9177     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
9178
9179   // Try to use byte rotation instructions.
9180   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9181           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9182     return Rotate;
9183
9184   if (SDValue BitBlend =
9185           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9186     return BitBlend;
9187
9188   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9189                                                             V2, Mask, DAG))
9190     return Unpack;
9191
9192   // If we can't directly blend but can use PSHUFB, that will be better as it
9193   // can both shuffle and set up the inefficient blend.
9194   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9195     bool V1InUse, V2InUse;
9196     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9197                                       V1InUse, V2InUse);
9198   }
9199
9200   // We can always bit-blend if we have to so the fallback strategy is to
9201   // decompose into single-input permutes and blends.
9202   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9203                                                       Mask, DAG);
9204 }
9205
9206 /// \brief Check whether a compaction lowering can be done by dropping even
9207 /// elements and compute how many times even elements must be dropped.
9208 ///
9209 /// This handles shuffles which take every Nth element where N is a power of
9210 /// two. Example shuffle masks:
9211 ///
9212 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9213 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9214 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9215 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9216 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9217 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9218 ///
9219 /// Any of these lanes can of course be undef.
9220 ///
9221 /// This routine only supports N <= 3.
9222 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9223 /// for larger N.
9224 ///
9225 /// \returns N above, or the number of times even elements must be dropped if
9226 /// there is such a number. Otherwise returns zero.
9227 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9228   // Figure out whether we're looping over two inputs or just one.
9229   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9230
9231   // The modulus for the shuffle vector entries is based on whether this is
9232   // a single input or not.
9233   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9234   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9235          "We should only be called with masks with a power-of-2 size!");
9236
9237   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9238
9239   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9240   // and 2^3 simultaneously. This is because we may have ambiguity with
9241   // partially undef inputs.
9242   bool ViableForN[3] = {true, true, true};
9243
9244   for (int i = 0, e = Mask.size(); i < e; ++i) {
9245     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9246     // want.
9247     if (Mask[i] == -1)
9248       continue;
9249
9250     bool IsAnyViable = false;
9251     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9252       if (ViableForN[j]) {
9253         uint64_t N = j + 1;
9254
9255         // The shuffle mask must be equal to (i * 2^N) % M.
9256         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9257           IsAnyViable = true;
9258         else
9259           ViableForN[j] = false;
9260       }
9261     // Early exit if we exhaust the possible powers of two.
9262     if (!IsAnyViable)
9263       break;
9264   }
9265
9266   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9267     if (ViableForN[j])
9268       return j + 1;
9269
9270   // Return 0 as there is no viable power of two.
9271   return 0;
9272 }
9273
9274 /// \brief Generic lowering of v16i8 shuffles.
9275 ///
9276 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9277 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9278 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9279 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9280 /// back together.
9281 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9282                                        const X86Subtarget *Subtarget,
9283                                        SelectionDAG &DAG) {
9284   SDLoc DL(Op);
9285   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9286   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9287   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9288   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9289   ArrayRef<int> Mask = SVOp->getMask();
9290   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9291
9292   // Try to use shift instructions.
9293   if (SDValue Shift =
9294           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9295     return Shift;
9296
9297   // Try to use byte rotation instructions.
9298   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9299           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9300     return Rotate;
9301
9302   // Try to use a zext lowering.
9303   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9304           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9305     return ZExt;
9306
9307   // See if we can use SSE4A Extraction / Insertion.
9308   if (Subtarget->hasSSE4A())
9309     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9310       return V;
9311
9312   int NumV2Elements =
9313       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9314
9315   // For single-input shuffles, there are some nicer lowering tricks we can use.
9316   if (NumV2Elements == 0) {
9317     // Check for being able to broadcast a single element.
9318     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9319                                                           Mask, Subtarget, DAG))
9320       return Broadcast;
9321
9322     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9323     // Notably, this handles splat and partial-splat shuffles more efficiently.
9324     // However, it only makes sense if the pre-duplication shuffle simplifies
9325     // things significantly. Currently, this means we need to be able to
9326     // express the pre-duplication shuffle as an i16 shuffle.
9327     //
9328     // FIXME: We should check for other patterns which can be widened into an
9329     // i16 shuffle as well.
9330     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9331       for (int i = 0; i < 16; i += 2)
9332         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9333           return false;
9334
9335       return true;
9336     };
9337     auto tryToWidenViaDuplication = [&]() -> SDValue {
9338       if (!canWidenViaDuplication(Mask))
9339         return SDValue();
9340       SmallVector<int, 4> LoInputs;
9341       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9342                    [](int M) { return M >= 0 && M < 8; });
9343       std::sort(LoInputs.begin(), LoInputs.end());
9344       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9345                      LoInputs.end());
9346       SmallVector<int, 4> HiInputs;
9347       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9348                    [](int M) { return M >= 8; });
9349       std::sort(HiInputs.begin(), HiInputs.end());
9350       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9351                      HiInputs.end());
9352
9353       bool TargetLo = LoInputs.size() >= HiInputs.size();
9354       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9355       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9356
9357       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9358       SmallDenseMap<int, int, 8> LaneMap;
9359       for (int I : InPlaceInputs) {
9360         PreDupI16Shuffle[I/2] = I/2;
9361         LaneMap[I] = I;
9362       }
9363       int j = TargetLo ? 0 : 4, je = j + 4;
9364       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9365         // Check if j is already a shuffle of this input. This happens when
9366         // there are two adjacent bytes after we move the low one.
9367         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9368           // If we haven't yet mapped the input, search for a slot into which
9369           // we can map it.
9370           while (j < je && PreDupI16Shuffle[j] != -1)
9371             ++j;
9372
9373           if (j == je)
9374             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9375             return SDValue();
9376
9377           // Map this input with the i16 shuffle.
9378           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9379         }
9380
9381         // Update the lane map based on the mapping we ended up with.
9382         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9383       }
9384       V1 = DAG.getBitcast(
9385           MVT::v16i8,
9386           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9387                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9388
9389       // Unpack the bytes to form the i16s that will be shuffled into place.
9390       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9391                        MVT::v16i8, V1, V1);
9392
9393       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9394       for (int i = 0; i < 16; ++i)
9395         if (Mask[i] != -1) {
9396           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9397           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9398           if (PostDupI16Shuffle[i / 2] == -1)
9399             PostDupI16Shuffle[i / 2] = MappedMask;
9400           else
9401             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9402                    "Conflicting entrties in the original shuffle!");
9403         }
9404       return DAG.getBitcast(
9405           MVT::v16i8,
9406           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9407                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9408     };
9409     if (SDValue V = tryToWidenViaDuplication())
9410       return V;
9411   }
9412
9413   if (SDValue Masked =
9414           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9415     return Masked;
9416
9417   // Use dedicated unpack instructions for masks that match their pattern.
9418   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9419                                          0, 16, 1, 17, 2, 18, 3, 19,
9420                                          // High half.
9421                                          4, 20, 5, 21, 6, 22, 7, 23}))
9422     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
9423   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
9424                                          8, 24, 9, 25, 10, 26, 11, 27,
9425                                          // High half.
9426                                          12, 28, 13, 29, 14, 30, 15, 31}))
9427     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
9428
9429   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9430   // with PSHUFB. It is important to do this before we attempt to generate any
9431   // blends but after all of the single-input lowerings. If the single input
9432   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9433   // want to preserve that and we can DAG combine any longer sequences into
9434   // a PSHUFB in the end. But once we start blending from multiple inputs,
9435   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9436   // and there are *very* few patterns that would actually be faster than the
9437   // PSHUFB approach because of its ability to zero lanes.
9438   //
9439   // FIXME: The only exceptions to the above are blends which are exact
9440   // interleavings with direct instructions supporting them. We currently don't
9441   // handle those well here.
9442   if (Subtarget->hasSSSE3()) {
9443     bool V1InUse = false;
9444     bool V2InUse = false;
9445
9446     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9447                                                 DAG, V1InUse, V2InUse);
9448
9449     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9450     // do so. This avoids using them to handle blends-with-zero which is
9451     // important as a single pshufb is significantly faster for that.
9452     if (V1InUse && V2InUse) {
9453       if (Subtarget->hasSSE41())
9454         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9455                                                       Mask, Subtarget, DAG))
9456           return Blend;
9457
9458       // We can use an unpack to do the blending rather than an or in some
9459       // cases. Even though the or may be (very minorly) more efficient, we
9460       // preference this lowering because there are common cases where part of
9461       // the complexity of the shuffles goes away when we do the final blend as
9462       // an unpack.
9463       // FIXME: It might be worth trying to detect if the unpack-feeding
9464       // shuffles will both be pshufb, in which case we shouldn't bother with
9465       // this.
9466       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9467               DL, MVT::v16i8, V1, V2, Mask, DAG))
9468         return Unpack;
9469     }
9470
9471     return PSHUFB;
9472   }
9473
9474   // There are special ways we can lower some single-element blends.
9475   if (NumV2Elements == 1)
9476     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9477                                                          Mask, Subtarget, DAG))
9478       return V;
9479
9480   if (SDValue BitBlend =
9481           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9482     return BitBlend;
9483
9484   // Check whether a compaction lowering can be done. This handles shuffles
9485   // which take every Nth element for some even N. See the helper function for
9486   // details.
9487   //
9488   // We special case these as they can be particularly efficiently handled with
9489   // the PACKUSB instruction on x86 and they show up in common patterns of
9490   // rearranging bytes to truncate wide elements.
9491   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9492     // NumEvenDrops is the power of two stride of the elements. Another way of
9493     // thinking about it is that we need to drop the even elements this many
9494     // times to get the original input.
9495     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9496
9497     // First we need to zero all the dropped bytes.
9498     assert(NumEvenDrops <= 3 &&
9499            "No support for dropping even elements more than 3 times.");
9500     // We use the mask type to pick which bytes are preserved based on how many
9501     // elements are dropped.
9502     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9503     SDValue ByteClearMask = DAG.getBitcast(
9504         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9505     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9506     if (!IsSingleInput)
9507       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9508
9509     // Now pack things back together.
9510     V1 = DAG.getBitcast(MVT::v8i16, V1);
9511     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9512     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9513     for (int i = 1; i < NumEvenDrops; ++i) {
9514       Result = DAG.getBitcast(MVT::v8i16, Result);
9515       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9516     }
9517
9518     return Result;
9519   }
9520
9521   // Handle multi-input cases by blending single-input shuffles.
9522   if (NumV2Elements > 0)
9523     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9524                                                       Mask, DAG);
9525
9526   // The fallback path for single-input shuffles widens this into two v8i16
9527   // vectors with unpacks, shuffles those, and then pulls them back together
9528   // with a pack.
9529   SDValue V = V1;
9530
9531   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9532   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9533   for (int i = 0; i < 16; ++i)
9534     if (Mask[i] >= 0)
9535       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9536
9537   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9538
9539   SDValue VLoHalf, VHiHalf;
9540   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9541   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9542   // i16s.
9543   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9544                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9545       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9546                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9547     // Use a mask to drop the high bytes.
9548     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9549     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9550                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9551
9552     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9553     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9554
9555     // Squash the masks to point directly into VLoHalf.
9556     for (int &M : LoBlendMask)
9557       if (M >= 0)
9558         M /= 2;
9559     for (int &M : HiBlendMask)
9560       if (M >= 0)
9561         M /= 2;
9562   } else {
9563     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9564     // VHiHalf so that we can blend them as i16s.
9565     VLoHalf = DAG.getBitcast(
9566         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9567     VHiHalf = DAG.getBitcast(
9568         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9569   }
9570
9571   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9572   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9573
9574   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9575 }
9576
9577 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9578 ///
9579 /// This routine breaks down the specific type of 128-bit shuffle and
9580 /// dispatches to the lowering routines accordingly.
9581 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9582                                         MVT VT, const X86Subtarget *Subtarget,
9583                                         SelectionDAG &DAG) {
9584   switch (VT.SimpleTy) {
9585   case MVT::v2i64:
9586     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9587   case MVT::v2f64:
9588     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9589   case MVT::v4i32:
9590     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9591   case MVT::v4f32:
9592     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9593   case MVT::v8i16:
9594     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9595   case MVT::v16i8:
9596     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9597
9598   default:
9599     llvm_unreachable("Unimplemented!");
9600   }
9601 }
9602
9603 /// \brief Helper function to test whether a shuffle mask could be
9604 /// simplified by widening the elements being shuffled.
9605 ///
9606 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9607 /// leaves it in an unspecified state.
9608 ///
9609 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9610 /// shuffle masks. The latter have the special property of a '-2' representing
9611 /// a zero-ed lane of a vector.
9612 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9613                                     SmallVectorImpl<int> &WidenedMask) {
9614   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9615     // If both elements are undef, its trivial.
9616     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9617       WidenedMask.push_back(SM_SentinelUndef);
9618       continue;
9619     }
9620
9621     // Check for an undef mask and a mask value properly aligned to fit with
9622     // a pair of values. If we find such a case, use the non-undef mask's value.
9623     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9624       WidenedMask.push_back(Mask[i + 1] / 2);
9625       continue;
9626     }
9627     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9628       WidenedMask.push_back(Mask[i] / 2);
9629       continue;
9630     }
9631
9632     // When zeroing, we need to spread the zeroing across both lanes to widen.
9633     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9634       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9635           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9636         WidenedMask.push_back(SM_SentinelZero);
9637         continue;
9638       }
9639       return false;
9640     }
9641
9642     // Finally check if the two mask values are adjacent and aligned with
9643     // a pair.
9644     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9645       WidenedMask.push_back(Mask[i] / 2);
9646       continue;
9647     }
9648
9649     // Otherwise we can't safely widen the elements used in this shuffle.
9650     return false;
9651   }
9652   assert(WidenedMask.size() == Mask.size() / 2 &&
9653          "Incorrect size of mask after widening the elements!");
9654
9655   return true;
9656 }
9657
9658 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9659 ///
9660 /// This routine just extracts two subvectors, shuffles them independently, and
9661 /// then concatenates them back together. This should work effectively with all
9662 /// AVX vector shuffle types.
9663 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9664                                           SDValue V2, ArrayRef<int> Mask,
9665                                           SelectionDAG &DAG) {
9666   assert(VT.getSizeInBits() >= 256 &&
9667          "Only for 256-bit or wider vector shuffles!");
9668   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9669   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9670
9671   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9672   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9673
9674   int NumElements = VT.getVectorNumElements();
9675   int SplitNumElements = NumElements / 2;
9676   MVT ScalarVT = VT.getScalarType();
9677   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9678
9679   // Rather than splitting build-vectors, just build two narrower build
9680   // vectors. This helps shuffling with splats and zeros.
9681   auto SplitVector = [&](SDValue V) {
9682     while (V.getOpcode() == ISD::BITCAST)
9683       V = V->getOperand(0);
9684
9685     MVT OrigVT = V.getSimpleValueType();
9686     int OrigNumElements = OrigVT.getVectorNumElements();
9687     int OrigSplitNumElements = OrigNumElements / 2;
9688     MVT OrigScalarVT = OrigVT.getScalarType();
9689     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9690
9691     SDValue LoV, HiV;
9692
9693     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9694     if (!BV) {
9695       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9696                         DAG.getIntPtrConstant(0, DL));
9697       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9698                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9699     } else {
9700
9701       SmallVector<SDValue, 16> LoOps, HiOps;
9702       for (int i = 0; i < OrigSplitNumElements; ++i) {
9703         LoOps.push_back(BV->getOperand(i));
9704         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9705       }
9706       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9707       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9708     }
9709     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9710                           DAG.getBitcast(SplitVT, HiV));
9711   };
9712
9713   SDValue LoV1, HiV1, LoV2, HiV2;
9714   std::tie(LoV1, HiV1) = SplitVector(V1);
9715   std::tie(LoV2, HiV2) = SplitVector(V2);
9716
9717   // Now create two 4-way blends of these half-width vectors.
9718   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9719     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9720     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9721     for (int i = 0; i < SplitNumElements; ++i) {
9722       int M = HalfMask[i];
9723       if (M >= NumElements) {
9724         if (M >= NumElements + SplitNumElements)
9725           UseHiV2 = true;
9726         else
9727           UseLoV2 = true;
9728         V2BlendMask.push_back(M - NumElements);
9729         V1BlendMask.push_back(-1);
9730         BlendMask.push_back(SplitNumElements + i);
9731       } else if (M >= 0) {
9732         if (M >= SplitNumElements)
9733           UseHiV1 = true;
9734         else
9735           UseLoV1 = true;
9736         V2BlendMask.push_back(-1);
9737         V1BlendMask.push_back(M);
9738         BlendMask.push_back(i);
9739       } else {
9740         V2BlendMask.push_back(-1);
9741         V1BlendMask.push_back(-1);
9742         BlendMask.push_back(-1);
9743       }
9744     }
9745
9746     // Because the lowering happens after all combining takes place, we need to
9747     // manually combine these blend masks as much as possible so that we create
9748     // a minimal number of high-level vector shuffle nodes.
9749
9750     // First try just blending the halves of V1 or V2.
9751     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9752       return DAG.getUNDEF(SplitVT);
9753     if (!UseLoV2 && !UseHiV2)
9754       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9755     if (!UseLoV1 && !UseHiV1)
9756       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9757
9758     SDValue V1Blend, V2Blend;
9759     if (UseLoV1 && UseHiV1) {
9760       V1Blend =
9761         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9762     } else {
9763       // We only use half of V1 so map the usage down into the final blend mask.
9764       V1Blend = UseLoV1 ? LoV1 : HiV1;
9765       for (int i = 0; i < SplitNumElements; ++i)
9766         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9767           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9768     }
9769     if (UseLoV2 && UseHiV2) {
9770       V2Blend =
9771         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9772     } else {
9773       // We only use half of V2 so map the usage down into the final blend mask.
9774       V2Blend = UseLoV2 ? LoV2 : HiV2;
9775       for (int i = 0; i < SplitNumElements; ++i)
9776         if (BlendMask[i] >= SplitNumElements)
9777           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9778     }
9779     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9780   };
9781   SDValue Lo = HalfBlend(LoMask);
9782   SDValue Hi = HalfBlend(HiMask);
9783   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9784 }
9785
9786 /// \brief Either split a vector in halves or decompose the shuffles and the
9787 /// blend.
9788 ///
9789 /// This is provided as a good fallback for many lowerings of non-single-input
9790 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9791 /// between splitting the shuffle into 128-bit components and stitching those
9792 /// back together vs. extracting the single-input shuffles and blending those
9793 /// results.
9794 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9795                                                 SDValue V2, ArrayRef<int> Mask,
9796                                                 SelectionDAG &DAG) {
9797   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9798                                             "lower single-input shuffles as it "
9799                                             "could then recurse on itself.");
9800   int Size = Mask.size();
9801
9802   // If this can be modeled as a broadcast of two elements followed by a blend,
9803   // prefer that lowering. This is especially important because broadcasts can
9804   // often fold with memory operands.
9805   auto DoBothBroadcast = [&] {
9806     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9807     for (int M : Mask)
9808       if (M >= Size) {
9809         if (V2BroadcastIdx == -1)
9810           V2BroadcastIdx = M - Size;
9811         else if (M - Size != V2BroadcastIdx)
9812           return false;
9813       } else if (M >= 0) {
9814         if (V1BroadcastIdx == -1)
9815           V1BroadcastIdx = M;
9816         else if (M != V1BroadcastIdx)
9817           return false;
9818       }
9819     return true;
9820   };
9821   if (DoBothBroadcast())
9822     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9823                                                       DAG);
9824
9825   // If the inputs all stem from a single 128-bit lane of each input, then we
9826   // split them rather than blending because the split will decompose to
9827   // unusually few instructions.
9828   int LaneCount = VT.getSizeInBits() / 128;
9829   int LaneSize = Size / LaneCount;
9830   SmallBitVector LaneInputs[2];
9831   LaneInputs[0].resize(LaneCount, false);
9832   LaneInputs[1].resize(LaneCount, false);
9833   for (int i = 0; i < Size; ++i)
9834     if (Mask[i] >= 0)
9835       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9836   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9837     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9838
9839   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9840   // that the decomposed single-input shuffles don't end up here.
9841   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9842 }
9843
9844 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9845 /// a permutation and blend of those lanes.
9846 ///
9847 /// This essentially blends the out-of-lane inputs to each lane into the lane
9848 /// from a permuted copy of the vector. This lowering strategy results in four
9849 /// instructions in the worst case for a single-input cross lane shuffle which
9850 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9851 /// of. Special cases for each particular shuffle pattern should be handled
9852 /// prior to trying this lowering.
9853 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9854                                                        SDValue V1, SDValue V2,
9855                                                        ArrayRef<int> Mask,
9856                                                        SelectionDAG &DAG) {
9857   // FIXME: This should probably be generalized for 512-bit vectors as well.
9858   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
9859   int LaneSize = Mask.size() / 2;
9860
9861   // If there are only inputs from one 128-bit lane, splitting will in fact be
9862   // less expensive. The flags track whether the given lane contains an element
9863   // that crosses to another lane.
9864   bool LaneCrossing[2] = {false, false};
9865   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9866     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9867       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9868   if (!LaneCrossing[0] || !LaneCrossing[1])
9869     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9870
9871   if (isSingleInputShuffleMask(Mask)) {
9872     SmallVector<int, 32> FlippedBlendMask;
9873     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9874       FlippedBlendMask.push_back(
9875           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9876                                   ? Mask[i]
9877                                   : Mask[i] % LaneSize +
9878                                         (i / LaneSize) * LaneSize + Size));
9879
9880     // Flip the vector, and blend the results which should now be in-lane. The
9881     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9882     // 5 for the high source. The value 3 selects the high half of source 2 and
9883     // the value 2 selects the low half of source 2. We only use source 2 to
9884     // allow folding it into a memory operand.
9885     unsigned PERMMask = 3 | 2 << 4;
9886     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9887                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9888     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9889   }
9890
9891   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9892   // will be handled by the above logic and a blend of the results, much like
9893   // other patterns in AVX.
9894   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9895 }
9896
9897 /// \brief Handle lowering 2-lane 128-bit shuffles.
9898 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9899                                         SDValue V2, ArrayRef<int> Mask,
9900                                         const X86Subtarget *Subtarget,
9901                                         SelectionDAG &DAG) {
9902   // TODO: If minimizing size and one of the inputs is a zero vector and the
9903   // the zero vector has only one use, we could use a VPERM2X128 to save the
9904   // instruction bytes needed to explicitly generate the zero vector.
9905
9906   // Blends are faster and handle all the non-lane-crossing cases.
9907   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9908                                                 Subtarget, DAG))
9909     return Blend;
9910
9911   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9912   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9913
9914   // If either input operand is a zero vector, use VPERM2X128 because its mask
9915   // allows us to replace the zero input with an implicit zero.
9916   if (!IsV1Zero && !IsV2Zero) {
9917     // Check for patterns which can be matched with a single insert of a 128-bit
9918     // subvector.
9919     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9920     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9921       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9922                                    VT.getVectorNumElements() / 2);
9923       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9924                                 DAG.getIntPtrConstant(0, DL));
9925       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9926                                 OnlyUsesV1 ? V1 : V2,
9927                                 DAG.getIntPtrConstant(0, DL));
9928       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9929     }
9930   }
9931
9932   // Otherwise form a 128-bit permutation. After accounting for undefs,
9933   // convert the 64-bit shuffle mask selection values into 128-bit
9934   // selection bits by dividing the indexes by 2 and shifting into positions
9935   // defined by a vperm2*128 instruction's immediate control byte.
9936
9937   // The immediate permute control byte looks like this:
9938   //    [1:0] - select 128 bits from sources for low half of destination
9939   //    [2]   - ignore
9940   //    [3]   - zero low half of destination
9941   //    [5:4] - select 128 bits from sources for high half of destination
9942   //    [6]   - ignore
9943   //    [7]   - zero high half of destination
9944
9945   int MaskLO = Mask[0];
9946   if (MaskLO == SM_SentinelUndef)
9947     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
9948
9949   int MaskHI = Mask[2];
9950   if (MaskHI == SM_SentinelUndef)
9951     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
9952
9953   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
9954
9955   // If either input is a zero vector, replace it with an undef input.
9956   // Shuffle mask values <  4 are selecting elements of V1.
9957   // Shuffle mask values >= 4 are selecting elements of V2.
9958   // Adjust each half of the permute mask by clearing the half that was
9959   // selecting the zero vector and setting the zero mask bit.
9960   if (IsV1Zero) {
9961     V1 = DAG.getUNDEF(VT);
9962     if (MaskLO < 4)
9963       PermMask = (PermMask & 0xf0) | 0x08;
9964     if (MaskHI < 4)
9965       PermMask = (PermMask & 0x0f) | 0x80;
9966   }
9967   if (IsV2Zero) {
9968     V2 = DAG.getUNDEF(VT);
9969     if (MaskLO >= 4)
9970       PermMask = (PermMask & 0xf0) | 0x08;
9971     if (MaskHI >= 4)
9972       PermMask = (PermMask & 0x0f) | 0x80;
9973   }
9974
9975   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9976                      DAG.getConstant(PermMask, DL, MVT::i8));
9977 }
9978
9979 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9980 /// shuffling each lane.
9981 ///
9982 /// This will only succeed when the result of fixing the 128-bit lanes results
9983 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9984 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9985 /// the lane crosses early and then use simpler shuffles within each lane.
9986 ///
9987 /// FIXME: It might be worthwhile at some point to support this without
9988 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9989 /// in x86 only floating point has interesting non-repeating shuffles, and even
9990 /// those are still *marginally* more expensive.
9991 static SDValue lowerVectorShuffleByMerging128BitLanes(
9992     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9993     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9994   assert(!isSingleInputShuffleMask(Mask) &&
9995          "This is only useful with multiple inputs.");
9996
9997   int Size = Mask.size();
9998   int LaneSize = 128 / VT.getScalarSizeInBits();
9999   int NumLanes = Size / LaneSize;
10000   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10001
10002   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10003   // check whether the in-128-bit lane shuffles share a repeating pattern.
10004   SmallVector<int, 4> Lanes;
10005   Lanes.resize(NumLanes, -1);
10006   SmallVector<int, 4> InLaneMask;
10007   InLaneMask.resize(LaneSize, -1);
10008   for (int i = 0; i < Size; ++i) {
10009     if (Mask[i] < 0)
10010       continue;
10011
10012     int j = i / LaneSize;
10013
10014     if (Lanes[j] < 0) {
10015       // First entry we've seen for this lane.
10016       Lanes[j] = Mask[i] / LaneSize;
10017     } else if (Lanes[j] != Mask[i] / LaneSize) {
10018       // This doesn't match the lane selected previously!
10019       return SDValue();
10020     }
10021
10022     // Check that within each lane we have a consistent shuffle mask.
10023     int k = i % LaneSize;
10024     if (InLaneMask[k] < 0) {
10025       InLaneMask[k] = Mask[i] % LaneSize;
10026     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10027       // This doesn't fit a repeating in-lane mask.
10028       return SDValue();
10029     }
10030   }
10031
10032   // First shuffle the lanes into place.
10033   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10034                                 VT.getSizeInBits() / 64);
10035   SmallVector<int, 8> LaneMask;
10036   LaneMask.resize(NumLanes * 2, -1);
10037   for (int i = 0; i < NumLanes; ++i)
10038     if (Lanes[i] >= 0) {
10039       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10040       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10041     }
10042
10043   V1 = DAG.getBitcast(LaneVT, V1);
10044   V2 = DAG.getBitcast(LaneVT, V2);
10045   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10046
10047   // Cast it back to the type we actually want.
10048   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10049
10050   // Now do a simple shuffle that isn't lane crossing.
10051   SmallVector<int, 8> NewMask;
10052   NewMask.resize(Size, -1);
10053   for (int i = 0; i < Size; ++i)
10054     if (Mask[i] >= 0)
10055       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10056   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10057          "Must not introduce lane crosses at this point!");
10058
10059   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10060 }
10061
10062 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10063 /// given mask.
10064 ///
10065 /// This returns true if the elements from a particular input are already in the
10066 /// slot required by the given mask and require no permutation.
10067 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10068   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10069   int Size = Mask.size();
10070   for (int i = 0; i < Size; ++i)
10071     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10072       return false;
10073
10074   return true;
10075 }
10076
10077 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10078                                             ArrayRef<int> Mask, SDValue V1,
10079                                             SDValue V2, SelectionDAG &DAG) {
10080
10081   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10082   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10083   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10084   int NumElts = VT.getVectorNumElements();
10085   bool ShufpdMask = true;
10086   bool CommutableMask = true;
10087   unsigned Immediate = 0;
10088   for (int i = 0; i < NumElts; ++i) {
10089     if (Mask[i] < 0)
10090       continue;
10091     int Val = (i & 6) + NumElts * (i & 1);
10092     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10093     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10094       ShufpdMask = false;
10095     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10096       CommutableMask = false;
10097     Immediate |= (Mask[i] % 2) << i;
10098   }
10099   if (ShufpdMask)
10100     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10101                        DAG.getConstant(Immediate, DL, MVT::i8));
10102   if (CommutableMask)
10103     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10104                        DAG.getConstant(Immediate, DL, MVT::i8));
10105   return SDValue();
10106 }
10107
10108 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10109 ///
10110 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10111 /// isn't available.
10112 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10113                                        const X86Subtarget *Subtarget,
10114                                        SelectionDAG &DAG) {
10115   SDLoc DL(Op);
10116   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10117   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10118   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10119   ArrayRef<int> Mask = SVOp->getMask();
10120   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10121
10122   SmallVector<int, 4> WidenedMask;
10123   if (canWidenShuffleElements(Mask, WidenedMask))
10124     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10125                                     DAG);
10126
10127   if (isSingleInputShuffleMask(Mask)) {
10128     // Check for being able to broadcast a single element.
10129     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10130                                                           Mask, Subtarget, DAG))
10131       return Broadcast;
10132
10133     // Use low duplicate instructions for masks that match their pattern.
10134     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10135       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10136
10137     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10138       // Non-half-crossing single input shuffles can be lowerid with an
10139       // interleaved permutation.
10140       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10141                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10142       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10143                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10144     }
10145
10146     // With AVX2 we have direct support for this permutation.
10147     if (Subtarget->hasAVX2())
10148       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10149                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10150
10151     // Otherwise, fall back.
10152     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10153                                                    DAG);
10154   }
10155
10156   // X86 has dedicated unpack instructions that can handle specific blend
10157   // operations: UNPCKH and UNPCKL.
10158   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10159     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
10160   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10161     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
10162   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10163     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
10164   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10165     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
10166
10167   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10168                                                 Subtarget, DAG))
10169     return Blend;
10170
10171   // Check if the blend happens to exactly fit that of SHUFPD.
10172   if (SDValue Op =
10173       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10174     return Op;
10175
10176   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10177   // shuffle. However, if we have AVX2 and either inputs are already in place,
10178   // we will be able to shuffle even across lanes the other input in a single
10179   // instruction so skip this pattern.
10180   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10181                                  isShuffleMaskInputInPlace(1, Mask))))
10182     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10183             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10184       return Result;
10185
10186   // If we have AVX2 then we always want to lower with a blend because an v4 we
10187   // can fully permute the elements.
10188   if (Subtarget->hasAVX2())
10189     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10190                                                       Mask, DAG);
10191
10192   // Otherwise fall back on generic lowering.
10193   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10194 }
10195
10196 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10197 ///
10198 /// This routine is only called when we have AVX2 and thus a reasonable
10199 /// instruction set for v4i64 shuffling..
10200 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10201                                        const X86Subtarget *Subtarget,
10202                                        SelectionDAG &DAG) {
10203   SDLoc DL(Op);
10204   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10205   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10206   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10207   ArrayRef<int> Mask = SVOp->getMask();
10208   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10209   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10210
10211   SmallVector<int, 4> WidenedMask;
10212   if (canWidenShuffleElements(Mask, WidenedMask))
10213     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10214                                     DAG);
10215
10216   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10217                                                 Subtarget, DAG))
10218     return Blend;
10219
10220   // Check for being able to broadcast a single element.
10221   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10222                                                         Mask, Subtarget, DAG))
10223     return Broadcast;
10224
10225   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10226   // use lower latency instructions that will operate on both 128-bit lanes.
10227   SmallVector<int, 2> RepeatedMask;
10228   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10229     if (isSingleInputShuffleMask(Mask)) {
10230       int PSHUFDMask[] = {-1, -1, -1, -1};
10231       for (int i = 0; i < 2; ++i)
10232         if (RepeatedMask[i] >= 0) {
10233           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10234           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10235         }
10236       return DAG.getBitcast(
10237           MVT::v4i64,
10238           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10239                       DAG.getBitcast(MVT::v8i32, V1),
10240                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10241     }
10242   }
10243
10244   // AVX2 provides a direct instruction for permuting a single input across
10245   // lanes.
10246   if (isSingleInputShuffleMask(Mask))
10247     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10248                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10249
10250   // Try to use shift instructions.
10251   if (SDValue Shift =
10252           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10253     return Shift;
10254
10255   // Use dedicated unpack instructions for masks that match their pattern.
10256   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
10257     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
10258   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
10259     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
10260   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
10261     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
10262   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
10263     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
10264
10265   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10266   // shuffle. However, if we have AVX2 and either inputs are already in place,
10267   // we will be able to shuffle even across lanes the other input in a single
10268   // instruction so skip this pattern.
10269   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10270                                  isShuffleMaskInputInPlace(1, Mask))))
10271     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10272             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10273       return Result;
10274
10275   // Otherwise fall back on generic blend lowering.
10276   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10277                                                     Mask, DAG);
10278 }
10279
10280 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10281 ///
10282 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10283 /// isn't available.
10284 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10285                                        const X86Subtarget *Subtarget,
10286                                        SelectionDAG &DAG) {
10287   SDLoc DL(Op);
10288   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10289   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10290   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10291   ArrayRef<int> Mask = SVOp->getMask();
10292   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10293
10294   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10295                                                 Subtarget, DAG))
10296     return Blend;
10297
10298   // Check for being able to broadcast a single element.
10299   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10300                                                         Mask, Subtarget, DAG))
10301     return Broadcast;
10302
10303   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10304   // options to efficiently lower the shuffle.
10305   SmallVector<int, 4> RepeatedMask;
10306   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10307     assert(RepeatedMask.size() == 4 &&
10308            "Repeated masks must be half the mask width!");
10309
10310     // Use even/odd duplicate instructions for masks that match their pattern.
10311     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10312       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10313     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10314       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10315
10316     if (isSingleInputShuffleMask(Mask))
10317       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10318                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10319
10320     // Use dedicated unpack instructions for masks that match their pattern.
10321     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10322       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
10323     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10324       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
10325     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10326       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
10327     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10328       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
10329
10330     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10331     // have already handled any direct blends. We also need to squash the
10332     // repeated mask into a simulated v4f32 mask.
10333     for (int i = 0; i < 4; ++i)
10334       if (RepeatedMask[i] >= 8)
10335         RepeatedMask[i] -= 4;
10336     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10337   }
10338
10339   // If we have a single input shuffle with different shuffle patterns in the
10340   // two 128-bit lanes use the variable mask to VPERMILPS.
10341   if (isSingleInputShuffleMask(Mask)) {
10342     SDValue VPermMask[8];
10343     for (int i = 0; i < 8; ++i)
10344       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10345                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10346     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10347       return DAG.getNode(
10348           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10349           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10350
10351     if (Subtarget->hasAVX2())
10352       return DAG.getNode(
10353           X86ISD::VPERMV, DL, MVT::v8f32,
10354           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10355                                                  MVT::v8i32, VPermMask)),
10356           V1);
10357
10358     // Otherwise, fall back.
10359     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10360                                                    DAG);
10361   }
10362
10363   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10364   // shuffle.
10365   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10366           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10367     return Result;
10368
10369   // If we have AVX2 then we always want to lower with a blend because at v8 we
10370   // can fully permute the elements.
10371   if (Subtarget->hasAVX2())
10372     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10373                                                       Mask, DAG);
10374
10375   // Otherwise fall back on generic lowering.
10376   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10377 }
10378
10379 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10380 ///
10381 /// This routine is only called when we have AVX2 and thus a reasonable
10382 /// instruction set for v8i32 shuffling..
10383 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10384                                        const X86Subtarget *Subtarget,
10385                                        SelectionDAG &DAG) {
10386   SDLoc DL(Op);
10387   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10388   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10389   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10390   ArrayRef<int> Mask = SVOp->getMask();
10391   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10392   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10393
10394   // Whenever we can lower this as a zext, that instruction is strictly faster
10395   // than any alternative. It also allows us to fold memory operands into the
10396   // shuffle in many cases.
10397   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10398                                                          Mask, Subtarget, DAG))
10399     return ZExt;
10400
10401   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10402                                                 Subtarget, DAG))
10403     return Blend;
10404
10405   // Check for being able to broadcast a single element.
10406   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10407                                                         Mask, Subtarget, DAG))
10408     return Broadcast;
10409
10410   // If the shuffle mask is repeated in each 128-bit lane we can use more
10411   // efficient instructions that mirror the shuffles across the two 128-bit
10412   // lanes.
10413   SmallVector<int, 4> RepeatedMask;
10414   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10415     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10416     if (isSingleInputShuffleMask(Mask))
10417       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10418                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10419
10420     // Use dedicated unpack instructions for masks that match their pattern.
10421     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
10422       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
10423     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
10424       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
10425     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
10426       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
10427     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
10428       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
10429   }
10430
10431   // Try to use shift instructions.
10432   if (SDValue Shift =
10433           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10434     return Shift;
10435
10436   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10437           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10438     return Rotate;
10439
10440   // If the shuffle patterns aren't repeated but it is a single input, directly
10441   // generate a cross-lane VPERMD instruction.
10442   if (isSingleInputShuffleMask(Mask)) {
10443     SDValue VPermMask[8];
10444     for (int i = 0; i < 8; ++i)
10445       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10446                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10447     return DAG.getNode(
10448         X86ISD::VPERMV, DL, MVT::v8i32,
10449         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10450   }
10451
10452   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10453   // shuffle.
10454   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10455           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10456     return Result;
10457
10458   // Otherwise fall back on generic blend lowering.
10459   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10460                                                     Mask, DAG);
10461 }
10462
10463 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10464 ///
10465 /// This routine is only called when we have AVX2 and thus a reasonable
10466 /// instruction set for v16i16 shuffling..
10467 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10468                                         const X86Subtarget *Subtarget,
10469                                         SelectionDAG &DAG) {
10470   SDLoc DL(Op);
10471   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10472   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10473   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10474   ArrayRef<int> Mask = SVOp->getMask();
10475   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10476   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10477
10478   // Whenever we can lower this as a zext, that instruction is strictly faster
10479   // than any alternative. It also allows us to fold memory operands into the
10480   // shuffle in many cases.
10481   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10482                                                          Mask, Subtarget, DAG))
10483     return ZExt;
10484
10485   // Check for being able to broadcast a single element.
10486   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10487                                                         Mask, Subtarget, DAG))
10488     return Broadcast;
10489
10490   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10491                                                 Subtarget, DAG))
10492     return Blend;
10493
10494   // Use dedicated unpack instructions for masks that match their pattern.
10495   if (isShuffleEquivalent(V1, V2, Mask,
10496                           {// First 128-bit lane:
10497                            0, 16, 1, 17, 2, 18, 3, 19,
10498                            // Second 128-bit lane:
10499                            8, 24, 9, 25, 10, 26, 11, 27}))
10500     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
10501   if (isShuffleEquivalent(V1, V2, Mask,
10502                           {// First 128-bit lane:
10503                            4, 20, 5, 21, 6, 22, 7, 23,
10504                            // Second 128-bit lane:
10505                            12, 28, 13, 29, 14, 30, 15, 31}))
10506     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
10507
10508   // Try to use shift instructions.
10509   if (SDValue Shift =
10510           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10511     return Shift;
10512
10513   // Try to use byte rotation instructions.
10514   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10515           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10516     return Rotate;
10517
10518   if (isSingleInputShuffleMask(Mask)) {
10519     // There are no generalized cross-lane shuffle operations available on i16
10520     // element types.
10521     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10522       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10523                                                      Mask, DAG);
10524
10525     SmallVector<int, 8> RepeatedMask;
10526     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10527       // As this is a single-input shuffle, the repeated mask should be
10528       // a strictly valid v8i16 mask that we can pass through to the v8i16
10529       // lowering to handle even the v16 case.
10530       return lowerV8I16GeneralSingleInputVectorShuffle(
10531           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10532     }
10533
10534     SDValue PSHUFBMask[32];
10535     for (int i = 0; i < 16; ++i) {
10536       if (Mask[i] == -1) {
10537         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10538         continue;
10539       }
10540
10541       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10542       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10543       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10544       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10545     }
10546     return DAG.getBitcast(MVT::v16i16,
10547                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10548                                       DAG.getBitcast(MVT::v32i8, V1),
10549                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10550                                                   MVT::v32i8, PSHUFBMask)));
10551   }
10552
10553   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10554   // shuffle.
10555   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10556           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10557     return Result;
10558
10559   // Otherwise fall back on generic lowering.
10560   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10561 }
10562
10563 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10564 ///
10565 /// This routine is only called when we have AVX2 and thus a reasonable
10566 /// instruction set for v32i8 shuffling..
10567 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10568                                        const X86Subtarget *Subtarget,
10569                                        SelectionDAG &DAG) {
10570   SDLoc DL(Op);
10571   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10572   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10573   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10574   ArrayRef<int> Mask = SVOp->getMask();
10575   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10576   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10577
10578   // Whenever we can lower this as a zext, that instruction is strictly faster
10579   // than any alternative. It also allows us to fold memory operands into the
10580   // shuffle in many cases.
10581   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10582                                                          Mask, Subtarget, DAG))
10583     return ZExt;
10584
10585   // Check for being able to broadcast a single element.
10586   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10587                                                         Mask, Subtarget, DAG))
10588     return Broadcast;
10589
10590   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10591                                                 Subtarget, DAG))
10592     return Blend;
10593
10594   // Use dedicated unpack instructions for masks that match their pattern.
10595   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
10596   // 256-bit lanes.
10597   if (isShuffleEquivalent(
10598           V1, V2, Mask,
10599           {// First 128-bit lane:
10600            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
10601            // Second 128-bit lane:
10602            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
10603     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
10604   if (isShuffleEquivalent(
10605           V1, V2, Mask,
10606           {// First 128-bit lane:
10607            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
10608            // Second 128-bit lane:
10609            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
10610     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
10611
10612   // Try to use shift instructions.
10613   if (SDValue Shift =
10614           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10615     return Shift;
10616
10617   // Try to use byte rotation instructions.
10618   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10619           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10620     return Rotate;
10621
10622   if (isSingleInputShuffleMask(Mask)) {
10623     // There are no generalized cross-lane shuffle operations available on i8
10624     // element types.
10625     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10626       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10627                                                      Mask, DAG);
10628
10629     SDValue PSHUFBMask[32];
10630     for (int i = 0; i < 32; ++i)
10631       PSHUFBMask[i] =
10632           Mask[i] < 0
10633               ? DAG.getUNDEF(MVT::i8)
10634               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10635                                 MVT::i8);
10636
10637     return DAG.getNode(
10638         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10639         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10640   }
10641
10642   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10643   // shuffle.
10644   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10645           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10646     return Result;
10647
10648   // Otherwise fall back on generic lowering.
10649   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10650 }
10651
10652 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10653 ///
10654 /// This routine either breaks down the specific type of a 256-bit x86 vector
10655 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10656 /// together based on the available instructions.
10657 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10658                                         MVT VT, const X86Subtarget *Subtarget,
10659                                         SelectionDAG &DAG) {
10660   SDLoc DL(Op);
10661   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10662   ArrayRef<int> Mask = SVOp->getMask();
10663
10664   // If we have a single input to the zero element, insert that into V1 if we
10665   // can do so cheaply.
10666   int NumElts = VT.getVectorNumElements();
10667   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10668     return M >= NumElts;
10669   });
10670
10671   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10672     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10673                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10674       return Insertion;
10675
10676   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10677   // can check for those subtargets here and avoid much of the subtarget
10678   // querying in the per-vector-type lowering routines. With AVX1 we have
10679   // essentially *zero* ability to manipulate a 256-bit vector with integer
10680   // types. Since we'll use floating point types there eventually, just
10681   // immediately cast everything to a float and operate entirely in that domain.
10682   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10683     int ElementBits = VT.getScalarSizeInBits();
10684     if (ElementBits < 32)
10685       // No floating point type available, decompose into 128-bit vectors.
10686       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10687
10688     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10689                                 VT.getVectorNumElements());
10690     V1 = DAG.getBitcast(FpVT, V1);
10691     V2 = DAG.getBitcast(FpVT, V2);
10692     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10693   }
10694
10695   switch (VT.SimpleTy) {
10696   case MVT::v4f64:
10697     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10698   case MVT::v4i64:
10699     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10700   case MVT::v8f32:
10701     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10702   case MVT::v8i32:
10703     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10704   case MVT::v16i16:
10705     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10706   case MVT::v32i8:
10707     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10708
10709   default:
10710     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10711   }
10712 }
10713
10714 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10715                                            ArrayRef<int> Mask, SDValue V1,
10716                                            SDValue V2, SelectionDAG &DAG) {
10717
10718   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10719
10720   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10721   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10722
10723   SmallVector<SDValue, 32>  VPermMask;
10724   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i)
10725     VPermMask.push_back(Mask[i] < 0 ? DAG.getUNDEF(MaskEltVT) :
10726                         DAG.getConstant(Mask[i], DL, MaskEltVT));
10727   SDValue MaskNode = DAG.getNode(ISD::BUILD_VECTOR, DL, MaskVecVT,
10728                                  VPermMask);
10729   if (isSingleInputShuffleMask(Mask))
10730     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10731
10732   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10733 }
10734
10735 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10736 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10737                                        const X86Subtarget *Subtarget,
10738                                        SelectionDAG &DAG) {
10739   SDLoc DL(Op);
10740   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10741   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10742   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10743   ArrayRef<int> Mask = SVOp->getMask();
10744   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10745
10746   if (SDValue Unpck =
10747           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10748     return Unpck;
10749
10750   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10751 }
10752
10753 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10754 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10755                                        const X86Subtarget *Subtarget,
10756                                        SelectionDAG &DAG) {
10757   SDLoc DL(Op);
10758   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10759   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10760   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10761   ArrayRef<int> Mask = SVOp->getMask();
10762   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10763
10764   if (SDValue Unpck =
10765           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10766     return Unpck;
10767
10768   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10769 }
10770
10771 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10772 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10773                                        const X86Subtarget *Subtarget,
10774                                        SelectionDAG &DAG) {
10775   SDLoc DL(Op);
10776   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10777   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10778   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10779   ArrayRef<int> Mask = SVOp->getMask();
10780   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10781
10782   if (SDValue Unpck =
10783           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10784     return Unpck;
10785
10786   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10787 }
10788
10789 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10790 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10791                                        const X86Subtarget *Subtarget,
10792                                        SelectionDAG &DAG) {
10793   SDLoc DL(Op);
10794   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10795   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10796   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10797   ArrayRef<int> Mask = SVOp->getMask();
10798   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10799
10800   if (SDValue Unpck =
10801           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10802     return Unpck;
10803
10804   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10805 }
10806
10807 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10808 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10809                                         const X86Subtarget *Subtarget,
10810                                         SelectionDAG &DAG) {
10811   SDLoc DL(Op);
10812   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10813   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10814   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10815   ArrayRef<int> Mask = SVOp->getMask();
10816   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10817   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10818
10819   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10820 }
10821
10822 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10823 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10824                                        const X86Subtarget *Subtarget,
10825                                        SelectionDAG &DAG) {
10826   SDLoc DL(Op);
10827   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10828   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10830   ArrayRef<int> Mask = SVOp->getMask();
10831   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10832   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10833
10834   // FIXME: Implement direct support for this type!
10835   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10836 }
10837
10838 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10839 ///
10840 /// This routine either breaks down the specific type of a 512-bit x86 vector
10841 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10842 /// together based on the available instructions.
10843 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10844                                         MVT VT, const X86Subtarget *Subtarget,
10845                                         SelectionDAG &DAG) {
10846   SDLoc DL(Op);
10847   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10848   ArrayRef<int> Mask = SVOp->getMask();
10849   assert(Subtarget->hasAVX512() &&
10850          "Cannot lower 512-bit vectors w/ basic ISA!");
10851
10852   // Check for being able to broadcast a single element.
10853   if (SDValue Broadcast =
10854           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10855     return Broadcast;
10856
10857   // Dispatch to each element type for lowering. If we don't have supprot for
10858   // specific element type shuffles at 512 bits, immediately split them and
10859   // lower them. Each lowering routine of a given type is allowed to assume that
10860   // the requisite ISA extensions for that element type are available.
10861   switch (VT.SimpleTy) {
10862   case MVT::v8f64:
10863     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10864   case MVT::v16f32:
10865     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10866   case MVT::v8i64:
10867     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10868   case MVT::v16i32:
10869     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10870   case MVT::v32i16:
10871     if (Subtarget->hasBWI())
10872       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10873     break;
10874   case MVT::v64i8:
10875     if (Subtarget->hasBWI())
10876       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10877     break;
10878
10879   default:
10880     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10881   }
10882
10883   // Otherwise fall back on splitting.
10884   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10885 }
10886
10887 // Lower vXi1 vector shuffles.
10888 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10889 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10890 // vector, shuffle and then truncate it back.
10891 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10892                                       MVT VT, const X86Subtarget *Subtarget,
10893                                       SelectionDAG &DAG) {
10894   SDLoc DL(Op);
10895   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10896   ArrayRef<int> Mask = SVOp->getMask();
10897   assert(Subtarget->hasAVX512() &&
10898          "Cannot lower 512-bit vectors w/o basic ISA!");
10899   EVT ExtVT;
10900   switch (VT.SimpleTy) {
10901   default:
10902     assert(false && "Expected a vector of i1 elements");
10903     break;
10904   case MVT::v2i1:
10905     ExtVT = MVT::v2i64;
10906     break;
10907   case MVT::v4i1:
10908     ExtVT = MVT::v4i32;
10909     break;
10910   case MVT::v8i1:
10911     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10912     break;
10913   case MVT::v16i1:
10914     ExtVT = MVT::v16i32;
10915     break;
10916   case MVT::v32i1:
10917     ExtVT = MVT::v32i16;
10918     break;
10919   case MVT::v64i1:
10920     ExtVT = MVT::v64i8;
10921     break;
10922   }
10923
10924   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10925     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10926   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10927     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10928   else
10929     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10930
10931   if (V2.isUndef())
10932     V2 = DAG.getUNDEF(ExtVT);
10933   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10934     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10935   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10936     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10937   else
10938     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10939   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10940                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10941 }
10942 /// \brief Top-level lowering for x86 vector shuffles.
10943 ///
10944 /// This handles decomposition, canonicalization, and lowering of all x86
10945 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10946 /// above in helper routines. The canonicalization attempts to widen shuffles
10947 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10948 /// s.t. only one of the two inputs needs to be tested, etc.
10949 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10950                                   SelectionDAG &DAG) {
10951   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10952   ArrayRef<int> Mask = SVOp->getMask();
10953   SDValue V1 = Op.getOperand(0);
10954   SDValue V2 = Op.getOperand(1);
10955   MVT VT = Op.getSimpleValueType();
10956   int NumElements = VT.getVectorNumElements();
10957   SDLoc dl(Op);
10958   bool Is1BitVector = (VT.getScalarType() == MVT::i1);
10959
10960   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
10961          "Can't lower MMX shuffles");
10962
10963   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
10964   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
10965   if (V1IsUndef && V2IsUndef)
10966     return DAG.getUNDEF(VT);
10967
10968   // When we create a shuffle node we put the UNDEF node to second operand,
10969   // but in some cases the first operand may be transformed to UNDEF.
10970   // In this case we should just commute the node.
10971   if (V1IsUndef)
10972     return DAG.getCommutedVectorShuffle(*SVOp);
10973
10974   // Check for non-undef masks pointing at an undef vector and make the masks
10975   // undef as well. This makes it easier to match the shuffle based solely on
10976   // the mask.
10977   if (V2IsUndef)
10978     for (int M : Mask)
10979       if (M >= NumElements) {
10980         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
10981         for (int &M : NewMask)
10982           if (M >= NumElements)
10983             M = -1;
10984         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
10985       }
10986
10987   // We actually see shuffles that are entirely re-arrangements of a set of
10988   // zero inputs. This mostly happens while decomposing complex shuffles into
10989   // simple ones. Directly lower these as a buildvector of zeros.
10990   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
10991   if (Zeroable.all())
10992     return getZeroVector(VT, Subtarget, DAG, dl);
10993
10994   // Try to collapse shuffles into using a vector type with fewer elements but
10995   // wider element types. We cap this to not form integers or floating point
10996   // elements wider than 64 bits, but it might be interesting to form i128
10997   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
10998   SmallVector<int, 16> WidenedMask;
10999   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11000       canWidenShuffleElements(Mask, WidenedMask)) {
11001     MVT NewEltVT = VT.isFloatingPoint()
11002                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11003                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11004     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11005     // Make sure that the new vector type is legal. For example, v2f64 isn't
11006     // legal on SSE1.
11007     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11008       V1 = DAG.getBitcast(NewVT, V1);
11009       V2 = DAG.getBitcast(NewVT, V2);
11010       return DAG.getBitcast(
11011           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11012     }
11013   }
11014
11015   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11016   for (int M : SVOp->getMask())
11017     if (M < 0)
11018       ++NumUndefElements;
11019     else if (M < NumElements)
11020       ++NumV1Elements;
11021     else
11022       ++NumV2Elements;
11023
11024   // Commute the shuffle as needed such that more elements come from V1 than
11025   // V2. This allows us to match the shuffle pattern strictly on how many
11026   // elements come from V1 without handling the symmetric cases.
11027   if (NumV2Elements > NumV1Elements)
11028     return DAG.getCommutedVectorShuffle(*SVOp);
11029
11030   // When the number of V1 and V2 elements are the same, try to minimize the
11031   // number of uses of V2 in the low half of the vector. When that is tied,
11032   // ensure that the sum of indices for V1 is equal to or lower than the sum
11033   // indices for V2. When those are equal, try to ensure that the number of odd
11034   // indices for V1 is lower than the number of odd indices for V2.
11035   if (NumV1Elements == NumV2Elements) {
11036     int LowV1Elements = 0, LowV2Elements = 0;
11037     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11038       if (M >= NumElements)
11039         ++LowV2Elements;
11040       else if (M >= 0)
11041         ++LowV1Elements;
11042     if (LowV2Elements > LowV1Elements) {
11043       return DAG.getCommutedVectorShuffle(*SVOp);
11044     } else if (LowV2Elements == LowV1Elements) {
11045       int SumV1Indices = 0, SumV2Indices = 0;
11046       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11047         if (SVOp->getMask()[i] >= NumElements)
11048           SumV2Indices += i;
11049         else if (SVOp->getMask()[i] >= 0)
11050           SumV1Indices += i;
11051       if (SumV2Indices < SumV1Indices) {
11052         return DAG.getCommutedVectorShuffle(*SVOp);
11053       } else if (SumV2Indices == SumV1Indices) {
11054         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11055         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11056           if (SVOp->getMask()[i] >= NumElements)
11057             NumV2OddIndices += i % 2;
11058           else if (SVOp->getMask()[i] >= 0)
11059             NumV1OddIndices += i % 2;
11060         if (NumV2OddIndices < NumV1OddIndices)
11061           return DAG.getCommutedVectorShuffle(*SVOp);
11062       }
11063     }
11064   }
11065
11066   // For each vector width, delegate to a specialized lowering routine.
11067   if (VT.getSizeInBits() == 128)
11068     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11069
11070   if (VT.getSizeInBits() == 256)
11071     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11072
11073   if (VT.getSizeInBits() == 512)
11074     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11075
11076   if (Is1BitVector)
11077     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11078   llvm_unreachable("Unimplemented!");
11079 }
11080
11081 // This function assumes its argument is a BUILD_VECTOR of constants or
11082 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11083 // true.
11084 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11085                                     unsigned &MaskValue) {
11086   MaskValue = 0;
11087   unsigned NumElems = BuildVector->getNumOperands();
11088   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11089   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11090   unsigned NumElemsInLane = NumElems / NumLanes;
11091
11092   // Blend for v16i16 should be symmetric for the both lanes.
11093   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11094     SDValue EltCond = BuildVector->getOperand(i);
11095     SDValue SndLaneEltCond =
11096         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11097
11098     int Lane1Cond = -1, Lane2Cond = -1;
11099     if (isa<ConstantSDNode>(EltCond))
11100       Lane1Cond = !isZero(EltCond);
11101     if (isa<ConstantSDNode>(SndLaneEltCond))
11102       Lane2Cond = !isZero(SndLaneEltCond);
11103
11104     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11105       // Lane1Cond != 0, means we want the first argument.
11106       // Lane1Cond == 0, means we want the second argument.
11107       // The encoding of this argument is 0 for the first argument, 1
11108       // for the second. Therefore, invert the condition.
11109       MaskValue |= !Lane1Cond << i;
11110     else if (Lane1Cond < 0)
11111       MaskValue |= !Lane2Cond << i;
11112     else
11113       return false;
11114   }
11115   return true;
11116 }
11117
11118 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11119 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11120                                            const X86Subtarget *Subtarget,
11121                                            SelectionDAG &DAG) {
11122   SDValue Cond = Op.getOperand(0);
11123   SDValue LHS = Op.getOperand(1);
11124   SDValue RHS = Op.getOperand(2);
11125   SDLoc dl(Op);
11126   MVT VT = Op.getSimpleValueType();
11127
11128   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11129     return SDValue();
11130   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11131
11132   // Only non-legal VSELECTs reach this lowering, convert those into generic
11133   // shuffles and re-use the shuffle lowering path for blends.
11134   SmallVector<int, 32> Mask;
11135   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11136     SDValue CondElt = CondBV->getOperand(i);
11137     Mask.push_back(
11138         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11139   }
11140   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11141 }
11142
11143 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11144   // A vselect where all conditions and data are constants can be optimized into
11145   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11146   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11147       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11148       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11149     return SDValue();
11150
11151   // Try to lower this to a blend-style vector shuffle. This can handle all
11152   // constant condition cases.
11153   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11154     return BlendOp;
11155
11156   // Variable blends are only legal from SSE4.1 onward.
11157   if (!Subtarget->hasSSE41())
11158     return SDValue();
11159
11160   // Only some types will be legal on some subtargets. If we can emit a legal
11161   // VSELECT-matching blend, return Op, and but if we need to expand, return
11162   // a null value.
11163   switch (Op.getSimpleValueType().SimpleTy) {
11164   default:
11165     // Most of the vector types have blends past SSE4.1.
11166     return Op;
11167
11168   case MVT::v32i8:
11169     // The byte blends for AVX vectors were introduced only in AVX2.
11170     if (Subtarget->hasAVX2())
11171       return Op;
11172
11173     return SDValue();
11174
11175   case MVT::v8i16:
11176   case MVT::v16i16:
11177     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11178     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11179       return Op;
11180
11181     // FIXME: We should custom lower this by fixing the condition and using i8
11182     // blends.
11183     return SDValue();
11184   }
11185 }
11186
11187 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11188   MVT VT = Op.getSimpleValueType();
11189   SDLoc dl(Op);
11190
11191   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11192     return SDValue();
11193
11194   if (VT.getSizeInBits() == 8) {
11195     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11196                                   Op.getOperand(0), Op.getOperand(1));
11197     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11198                                   DAG.getValueType(VT));
11199     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11200   }
11201
11202   if (VT.getSizeInBits() == 16) {
11203     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11204     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11205     if (Idx == 0)
11206       return DAG.getNode(
11207           ISD::TRUNCATE, dl, MVT::i16,
11208           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11209                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11210                       Op.getOperand(1)));
11211     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11212                                   Op.getOperand(0), Op.getOperand(1));
11213     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11214                                   DAG.getValueType(VT));
11215     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11216   }
11217
11218   if (VT == MVT::f32) {
11219     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11220     // the result back to FR32 register. It's only worth matching if the
11221     // result has a single use which is a store or a bitcast to i32.  And in
11222     // the case of a store, it's not worth it if the index is a constant 0,
11223     // because a MOVSSmr can be used instead, which is smaller and faster.
11224     if (!Op.hasOneUse())
11225       return SDValue();
11226     SDNode *User = *Op.getNode()->use_begin();
11227     if ((User->getOpcode() != ISD::STORE ||
11228          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11229           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11230         (User->getOpcode() != ISD::BITCAST ||
11231          User->getValueType(0) != MVT::i32))
11232       return SDValue();
11233     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11234                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11235                                   Op.getOperand(1));
11236     return DAG.getBitcast(MVT::f32, Extract);
11237   }
11238
11239   if (VT == MVT::i32 || VT == MVT::i64) {
11240     // ExtractPS/pextrq works with constant index.
11241     if (isa<ConstantSDNode>(Op.getOperand(1)))
11242       return Op;
11243   }
11244   return SDValue();
11245 }
11246
11247 /// Extract one bit from mask vector, like v16i1 or v8i1.
11248 /// AVX-512 feature.
11249 SDValue
11250 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11251   SDValue Vec = Op.getOperand(0);
11252   SDLoc dl(Vec);
11253   MVT VecVT = Vec.getSimpleValueType();
11254   SDValue Idx = Op.getOperand(1);
11255   MVT EltVT = Op.getSimpleValueType();
11256
11257   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11258   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11259          "Unexpected vector type in ExtractBitFromMaskVector");
11260
11261   // variable index can't be handled in mask registers,
11262   // extend vector to VR512
11263   if (!isa<ConstantSDNode>(Idx)) {
11264     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11265     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11266     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11267                               ExtVT.getVectorElementType(), Ext, Idx);
11268     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11269   }
11270
11271   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11272   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11273   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11274     rc = getRegClassFor(MVT::v16i1);
11275   unsigned MaxSift = rc->getSize()*8 - 1;
11276   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11277                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11278   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11279                     DAG.getConstant(MaxSift, dl, MVT::i8));
11280   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11281                        DAG.getIntPtrConstant(0, dl));
11282 }
11283
11284 SDValue
11285 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11286                                            SelectionDAG &DAG) const {
11287   SDLoc dl(Op);
11288   SDValue Vec = Op.getOperand(0);
11289   MVT VecVT = Vec.getSimpleValueType();
11290   SDValue Idx = Op.getOperand(1);
11291
11292   if (Op.getSimpleValueType() == MVT::i1)
11293     return ExtractBitFromMaskVector(Op, DAG);
11294
11295   if (!isa<ConstantSDNode>(Idx)) {
11296     if (VecVT.is512BitVector() ||
11297         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11298          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11299
11300       MVT MaskEltVT =
11301         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11302       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11303                                     MaskEltVT.getSizeInBits());
11304
11305       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11306       auto PtrVT = getPointerTy(DAG.getDataLayout());
11307       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11308                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11309                                  DAG.getConstant(0, dl, PtrVT));
11310       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11311       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11312                          DAG.getConstant(0, dl, PtrVT));
11313     }
11314     return SDValue();
11315   }
11316
11317   // If this is a 256-bit vector result, first extract the 128-bit vector and
11318   // then extract the element from the 128-bit vector.
11319   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11320
11321     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11322     // Get the 128-bit vector.
11323     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11324     MVT EltVT = VecVT.getVectorElementType();
11325
11326     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11327
11328     //if (IdxVal >= NumElems/2)
11329     //  IdxVal -= NumElems/2;
11330     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
11331     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11332                        DAG.getConstant(IdxVal, dl, MVT::i32));
11333   }
11334
11335   assert(VecVT.is128BitVector() && "Unexpected vector length");
11336
11337   if (Subtarget->hasSSE41())
11338     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11339       return Res;
11340
11341   MVT VT = Op.getSimpleValueType();
11342   // TODO: handle v16i8.
11343   if (VT.getSizeInBits() == 16) {
11344     SDValue Vec = Op.getOperand(0);
11345     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11346     if (Idx == 0)
11347       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11348                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11349                                      DAG.getBitcast(MVT::v4i32, Vec),
11350                                      Op.getOperand(1)));
11351     // Transform it so it match pextrw which produces a 32-bit result.
11352     MVT EltVT = MVT::i32;
11353     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11354                                   Op.getOperand(0), Op.getOperand(1));
11355     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11356                                   DAG.getValueType(VT));
11357     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11358   }
11359
11360   if (VT.getSizeInBits() == 32) {
11361     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11362     if (Idx == 0)
11363       return Op;
11364
11365     // SHUFPS the element to the lowest double word, then movss.
11366     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11367     MVT VVT = Op.getOperand(0).getSimpleValueType();
11368     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11369                                        DAG.getUNDEF(VVT), Mask);
11370     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11371                        DAG.getIntPtrConstant(0, dl));
11372   }
11373
11374   if (VT.getSizeInBits() == 64) {
11375     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11376     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11377     //        to match extract_elt for f64.
11378     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11379     if (Idx == 0)
11380       return Op;
11381
11382     // UNPCKHPD the element to the lowest double word, then movsd.
11383     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11384     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11385     int Mask[2] = { 1, -1 };
11386     MVT VVT = Op.getOperand(0).getSimpleValueType();
11387     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11388                                        DAG.getUNDEF(VVT), Mask);
11389     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11390                        DAG.getIntPtrConstant(0, dl));
11391   }
11392
11393   return SDValue();
11394 }
11395
11396 /// Insert one bit to mask vector, like v16i1 or v8i1.
11397 /// AVX-512 feature.
11398 SDValue
11399 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11400   SDLoc dl(Op);
11401   SDValue Vec = Op.getOperand(0);
11402   SDValue Elt = Op.getOperand(1);
11403   SDValue Idx = Op.getOperand(2);
11404   MVT VecVT = Vec.getSimpleValueType();
11405
11406   if (!isa<ConstantSDNode>(Idx)) {
11407     // Non constant index. Extend source and destination,
11408     // insert element and then truncate the result.
11409     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11410     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11411     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11412       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11413       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11414     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11415   }
11416
11417   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11418   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11419   if (IdxVal)
11420     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11421                            DAG.getConstant(IdxVal, dl, MVT::i8));
11422   if (Vec.getOpcode() == ISD::UNDEF)
11423     return EltInVec;
11424   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11425 }
11426
11427 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11428                                                   SelectionDAG &DAG) const {
11429   MVT VT = Op.getSimpleValueType();
11430   MVT EltVT = VT.getVectorElementType();
11431
11432   if (EltVT == MVT::i1)
11433     return InsertBitToMaskVector(Op, DAG);
11434
11435   SDLoc dl(Op);
11436   SDValue N0 = Op.getOperand(0);
11437   SDValue N1 = Op.getOperand(1);
11438   SDValue N2 = Op.getOperand(2);
11439   if (!isa<ConstantSDNode>(N2))
11440     return SDValue();
11441   auto *N2C = cast<ConstantSDNode>(N2);
11442   unsigned IdxVal = N2C->getZExtValue();
11443
11444   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11445   // into that, and then insert the subvector back into the result.
11446   if (VT.is256BitVector() || VT.is512BitVector()) {
11447     // With a 256-bit vector, we can insert into the zero element efficiently
11448     // using a blend if we have AVX or AVX2 and the right data type.
11449     if (VT.is256BitVector() && IdxVal == 0) {
11450       // TODO: It is worthwhile to cast integer to floating point and back
11451       // and incur a domain crossing penalty if that's what we'll end up
11452       // doing anyway after extracting to a 128-bit vector.
11453       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11454           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11455         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11456         N2 = DAG.getIntPtrConstant(1, dl);
11457         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11458       }
11459     }
11460
11461     // Get the desired 128-bit vector chunk.
11462     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11463
11464     // Insert the element into the desired chunk.
11465     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11466     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
11467
11468     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11469                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11470
11471     // Insert the changed part back into the bigger vector
11472     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11473   }
11474   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11475
11476   if (Subtarget->hasSSE41()) {
11477     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11478       unsigned Opc;
11479       if (VT == MVT::v8i16) {
11480         Opc = X86ISD::PINSRW;
11481       } else {
11482         assert(VT == MVT::v16i8);
11483         Opc = X86ISD::PINSRB;
11484       }
11485
11486       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11487       // argument.
11488       if (N1.getValueType() != MVT::i32)
11489         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11490       if (N2.getValueType() != MVT::i32)
11491         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11492       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11493     }
11494
11495     if (EltVT == MVT::f32) {
11496       // Bits [7:6] of the constant are the source select. This will always be
11497       //   zero here. The DAG Combiner may combine an extract_elt index into
11498       //   these bits. For example (insert (extract, 3), 2) could be matched by
11499       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11500       // Bits [5:4] of the constant are the destination select. This is the
11501       //   value of the incoming immediate.
11502       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11503       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11504
11505       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11506       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11507         // If this is an insertion of 32-bits into the low 32-bits of
11508         // a vector, we prefer to generate a blend with immediate rather
11509         // than an insertps. Blends are simpler operations in hardware and so
11510         // will always have equal or better performance than insertps.
11511         // But if optimizing for size and there's a load folding opportunity,
11512         // generate insertps because blendps does not have a 32-bit memory
11513         // operand form.
11514         N2 = DAG.getIntPtrConstant(1, dl);
11515         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11516         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11517       }
11518       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11519       // Create this as a scalar to vector..
11520       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11521       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11522     }
11523
11524     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11525       // PINSR* works with constant index.
11526       return Op;
11527     }
11528   }
11529
11530   if (EltVT == MVT::i8)
11531     return SDValue();
11532
11533   if (EltVT.getSizeInBits() == 16) {
11534     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11535     // as its second argument.
11536     if (N1.getValueType() != MVT::i32)
11537       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11538     if (N2.getValueType() != MVT::i32)
11539       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11540     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11541   }
11542   return SDValue();
11543 }
11544
11545 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11546   SDLoc dl(Op);
11547   MVT OpVT = Op.getSimpleValueType();
11548
11549   // If this is a 256-bit vector result, first insert into a 128-bit
11550   // vector and then insert into the 256-bit vector.
11551   if (!OpVT.is128BitVector()) {
11552     // Insert into a 128-bit vector.
11553     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11554     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11555                                  OpVT.getVectorNumElements() / SizeFactor);
11556
11557     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11558
11559     // Insert the 128-bit vector.
11560     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11561   }
11562
11563   if (OpVT == MVT::v1i64 &&
11564       Op.getOperand(0).getValueType() == MVT::i64)
11565     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11566
11567   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11568   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11569   return DAG.getBitcast(
11570       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11571 }
11572
11573 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11574 // a simple subregister reference or explicit instructions to grab
11575 // upper bits of a vector.
11576 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11577                                       SelectionDAG &DAG) {
11578   SDLoc dl(Op);
11579   SDValue In =  Op.getOperand(0);
11580   SDValue Idx = Op.getOperand(1);
11581   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11582   MVT ResVT   = Op.getSimpleValueType();
11583   MVT InVT    = In.getSimpleValueType();
11584
11585   if (Subtarget->hasFp256()) {
11586     if (ResVT.is128BitVector() &&
11587         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11588         isa<ConstantSDNode>(Idx)) {
11589       return Extract128BitVector(In, IdxVal, DAG, dl);
11590     }
11591     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11592         isa<ConstantSDNode>(Idx)) {
11593       return Extract256BitVector(In, IdxVal, DAG, dl);
11594     }
11595   }
11596   return SDValue();
11597 }
11598
11599 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11600 // simple superregister reference or explicit instructions to insert
11601 // the upper bits of a vector.
11602 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11603                                      SelectionDAG &DAG) {
11604   if (!Subtarget->hasAVX())
11605     return SDValue();
11606
11607   SDLoc dl(Op);
11608   SDValue Vec = Op.getOperand(0);
11609   SDValue SubVec = Op.getOperand(1);
11610   SDValue Idx = Op.getOperand(2);
11611
11612   if (!isa<ConstantSDNode>(Idx))
11613     return SDValue();
11614
11615   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11616   MVT OpVT = Op.getSimpleValueType();
11617   MVT SubVecVT = SubVec.getSimpleValueType();
11618
11619   // Fold two 16-byte subvector loads into one 32-byte load:
11620   // (insert_subvector (insert_subvector undef, (load addr), 0),
11621   //                   (load addr + 16), Elts/2)
11622   // --> load32 addr
11623   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11624       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11625       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11626     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11627     if (Idx2 && Idx2->getZExtValue() == 0) {
11628       SDValue SubVec2 = Vec.getOperand(1);
11629       // If needed, look through a bitcast to get to the load.
11630       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11631         SubVec2 = SubVec2.getOperand(0);
11632
11633       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11634         bool Fast;
11635         unsigned Alignment = FirstLd->getAlignment();
11636         unsigned AS = FirstLd->getAddressSpace();
11637         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11638         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11639                                     OpVT, AS, Alignment, &Fast) && Fast) {
11640           SDValue Ops[] = { SubVec2, SubVec };
11641           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11642             return Ld;
11643         }
11644       }
11645     }
11646   }
11647
11648   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11649       SubVecVT.is128BitVector())
11650     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11651
11652   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11653     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11654
11655   if (OpVT.getVectorElementType() == MVT::i1) {
11656     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11657       return Op;
11658     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11659     SDValue Undef = DAG.getUNDEF(OpVT);
11660     unsigned NumElems = OpVT.getVectorNumElements();
11661     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11662
11663     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11664       // Zero upper bits of the Vec
11665       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11666       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11667
11668       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11669                                  SubVec, ZeroIdx);
11670       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11671       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11672     }
11673     if (IdxVal == 0) {
11674       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11675                                  SubVec, ZeroIdx);
11676       // Zero upper bits of the Vec2
11677       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11678       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11679       // Zero lower bits of the Vec
11680       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11681       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11682       // Merge them together
11683       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11684     }
11685   }
11686   return SDValue();
11687 }
11688
11689 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11690 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11691 // one of the above mentioned nodes. It has to be wrapped because otherwise
11692 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11693 // be used to form addressing mode. These wrapped nodes will be selected
11694 // into MOV32ri.
11695 SDValue
11696 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11697   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11698
11699   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11700   // global base reg.
11701   unsigned char OpFlag = 0;
11702   unsigned WrapperKind = X86ISD::Wrapper;
11703   CodeModel::Model M = DAG.getTarget().getCodeModel();
11704
11705   if (Subtarget->isPICStyleRIPRel() &&
11706       (M == CodeModel::Small || M == CodeModel::Kernel))
11707     WrapperKind = X86ISD::WrapperRIP;
11708   else if (Subtarget->isPICStyleGOT())
11709     OpFlag = X86II::MO_GOTOFF;
11710   else if (Subtarget->isPICStyleStubPIC())
11711     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11712
11713   auto PtrVT = getPointerTy(DAG.getDataLayout());
11714   SDValue Result = DAG.getTargetConstantPool(
11715       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11716   SDLoc DL(CP);
11717   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11718   // With PIC, the address is actually $g + Offset.
11719   if (OpFlag) {
11720     Result =
11721         DAG.getNode(ISD::ADD, DL, PtrVT,
11722                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11723   }
11724
11725   return Result;
11726 }
11727
11728 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11729   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11730
11731   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11732   // global base reg.
11733   unsigned char OpFlag = 0;
11734   unsigned WrapperKind = X86ISD::Wrapper;
11735   CodeModel::Model M = DAG.getTarget().getCodeModel();
11736
11737   if (Subtarget->isPICStyleRIPRel() &&
11738       (M == CodeModel::Small || M == CodeModel::Kernel))
11739     WrapperKind = X86ISD::WrapperRIP;
11740   else if (Subtarget->isPICStyleGOT())
11741     OpFlag = X86II::MO_GOTOFF;
11742   else if (Subtarget->isPICStyleStubPIC())
11743     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11744
11745   auto PtrVT = getPointerTy(DAG.getDataLayout());
11746   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11747   SDLoc DL(JT);
11748   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11749
11750   // With PIC, the address is actually $g + Offset.
11751   if (OpFlag)
11752     Result =
11753         DAG.getNode(ISD::ADD, DL, PtrVT,
11754                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11755
11756   return Result;
11757 }
11758
11759 SDValue
11760 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11761   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11762
11763   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11764   // global base reg.
11765   unsigned char OpFlag = 0;
11766   unsigned WrapperKind = X86ISD::Wrapper;
11767   CodeModel::Model M = DAG.getTarget().getCodeModel();
11768
11769   if (Subtarget->isPICStyleRIPRel() &&
11770       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11771     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11772       OpFlag = X86II::MO_GOTPCREL;
11773     WrapperKind = X86ISD::WrapperRIP;
11774   } else if (Subtarget->isPICStyleGOT()) {
11775     OpFlag = X86II::MO_GOT;
11776   } else if (Subtarget->isPICStyleStubPIC()) {
11777     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11778   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11779     OpFlag = X86II::MO_DARWIN_NONLAZY;
11780   }
11781
11782   auto PtrVT = getPointerTy(DAG.getDataLayout());
11783   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11784
11785   SDLoc DL(Op);
11786   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11787
11788   // With PIC, the address is actually $g + Offset.
11789   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11790       !Subtarget->is64Bit()) {
11791     Result =
11792         DAG.getNode(ISD::ADD, DL, PtrVT,
11793                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11794   }
11795
11796   // For symbols that require a load from a stub to get the address, emit the
11797   // load.
11798   if (isGlobalStubReference(OpFlag))
11799     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11800                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11801                          false, false, false, 0);
11802
11803   return Result;
11804 }
11805
11806 SDValue
11807 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11808   // Create the TargetBlockAddressAddress node.
11809   unsigned char OpFlags =
11810     Subtarget->ClassifyBlockAddressReference();
11811   CodeModel::Model M = DAG.getTarget().getCodeModel();
11812   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11813   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11814   SDLoc dl(Op);
11815   auto PtrVT = getPointerTy(DAG.getDataLayout());
11816   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11817
11818   if (Subtarget->isPICStyleRIPRel() &&
11819       (M == CodeModel::Small || M == CodeModel::Kernel))
11820     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11821   else
11822     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11823
11824   // With PIC, the address is actually $g + Offset.
11825   if (isGlobalRelativeToPICBase(OpFlags)) {
11826     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11827                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11828   }
11829
11830   return Result;
11831 }
11832
11833 SDValue
11834 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11835                                       int64_t Offset, SelectionDAG &DAG) const {
11836   // Create the TargetGlobalAddress node, folding in the constant
11837   // offset if it is legal.
11838   unsigned char OpFlags =
11839       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11840   CodeModel::Model M = DAG.getTarget().getCodeModel();
11841   auto PtrVT = getPointerTy(DAG.getDataLayout());
11842   SDValue Result;
11843   if (OpFlags == X86II::MO_NO_FLAG &&
11844       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11845     // A direct static reference to a global.
11846     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11847     Offset = 0;
11848   } else {
11849     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11850   }
11851
11852   if (Subtarget->isPICStyleRIPRel() &&
11853       (M == CodeModel::Small || M == CodeModel::Kernel))
11854     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11855   else
11856     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11857
11858   // With PIC, the address is actually $g + Offset.
11859   if (isGlobalRelativeToPICBase(OpFlags)) {
11860     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11861                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11862   }
11863
11864   // For globals that require a load from a stub to get the address, emit the
11865   // load.
11866   if (isGlobalStubReference(OpFlags))
11867     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11868                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11869                          false, false, false, 0);
11870
11871   // If there was a non-zero offset that we didn't fold, create an explicit
11872   // addition for it.
11873   if (Offset != 0)
11874     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11875                          DAG.getConstant(Offset, dl, PtrVT));
11876
11877   return Result;
11878 }
11879
11880 SDValue
11881 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11882   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11883   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11884   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11885 }
11886
11887 static SDValue
11888 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11889            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11890            unsigned char OperandFlags, bool LocalDynamic = false) {
11891   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11892   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11893   SDLoc dl(GA);
11894   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11895                                            GA->getValueType(0),
11896                                            GA->getOffset(),
11897                                            OperandFlags);
11898
11899   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11900                                            : X86ISD::TLSADDR;
11901
11902   if (InFlag) {
11903     SDValue Ops[] = { Chain,  TGA, *InFlag };
11904     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11905   } else {
11906     SDValue Ops[]  = { Chain, TGA };
11907     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11908   }
11909
11910   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11911   MFI->setAdjustsStack(true);
11912   MFI->setHasCalls(true);
11913
11914   SDValue Flag = Chain.getValue(1);
11915   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11916 }
11917
11918 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11919 static SDValue
11920 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11921                                 const EVT PtrVT) {
11922   SDValue InFlag;
11923   SDLoc dl(GA);  // ? function entry point might be better
11924   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11925                                    DAG.getNode(X86ISD::GlobalBaseReg,
11926                                                SDLoc(), PtrVT), InFlag);
11927   InFlag = Chain.getValue(1);
11928
11929   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11930 }
11931
11932 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11933 static SDValue
11934 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11935                                 const EVT PtrVT) {
11936   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11937                     X86::RAX, X86II::MO_TLSGD);
11938 }
11939
11940 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
11941                                            SelectionDAG &DAG,
11942                                            const EVT PtrVT,
11943                                            bool is64Bit) {
11944   SDLoc dl(GA);
11945
11946   // Get the start address of the TLS block for this module.
11947   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
11948       .getInfo<X86MachineFunctionInfo>();
11949   MFI->incNumLocalDynamicTLSAccesses();
11950
11951   SDValue Base;
11952   if (is64Bit) {
11953     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
11954                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
11955   } else {
11956     SDValue InFlag;
11957     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11958         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
11959     InFlag = Chain.getValue(1);
11960     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
11961                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
11962   }
11963
11964   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
11965   // of Base.
11966
11967   // Build x@dtpoff.
11968   unsigned char OperandFlags = X86II::MO_DTPOFF;
11969   unsigned WrapperKind = X86ISD::Wrapper;
11970   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11971                                            GA->getValueType(0),
11972                                            GA->getOffset(), OperandFlags);
11973   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
11974
11975   // Add x@dtpoff with the base.
11976   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
11977 }
11978
11979 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
11980 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11981                                    const EVT PtrVT, TLSModel::Model model,
11982                                    bool is64Bit, bool isPIC) {
11983   SDLoc dl(GA);
11984
11985   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
11986   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
11987                                                          is64Bit ? 257 : 256));
11988
11989   SDValue ThreadPointer =
11990       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
11991                   MachinePointerInfo(Ptr), false, false, false, 0);
11992
11993   unsigned char OperandFlags = 0;
11994   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
11995   // initialexec.
11996   unsigned WrapperKind = X86ISD::Wrapper;
11997   if (model == TLSModel::LocalExec) {
11998     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
11999   } else if (model == TLSModel::InitialExec) {
12000     if (is64Bit) {
12001       OperandFlags = X86II::MO_GOTTPOFF;
12002       WrapperKind = X86ISD::WrapperRIP;
12003     } else {
12004       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12005     }
12006   } else {
12007     llvm_unreachable("Unexpected model");
12008   }
12009
12010   // emit "addl x@ntpoff,%eax" (local exec)
12011   // or "addl x@indntpoff,%eax" (initial exec)
12012   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12013   SDValue TGA =
12014       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12015                                  GA->getOffset(), OperandFlags);
12016   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12017
12018   if (model == TLSModel::InitialExec) {
12019     if (isPIC && !is64Bit) {
12020       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12021                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12022                            Offset);
12023     }
12024
12025     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12026                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12027                          false, false, false, 0);
12028   }
12029
12030   // The address of the thread local variable is the add of the thread
12031   // pointer with the offset of the variable.
12032   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12033 }
12034
12035 SDValue
12036 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12037
12038   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12039   const GlobalValue *GV = GA->getGlobal();
12040   auto PtrVT = getPointerTy(DAG.getDataLayout());
12041
12042   if (Subtarget->isTargetELF()) {
12043     if (DAG.getTarget().Options.EmulatedTLS)
12044       return LowerToTLSEmulatedModel(GA, DAG);
12045     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12046     switch (model) {
12047       case TLSModel::GeneralDynamic:
12048         if (Subtarget->is64Bit())
12049           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12050         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12051       case TLSModel::LocalDynamic:
12052         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12053                                            Subtarget->is64Bit());
12054       case TLSModel::InitialExec:
12055       case TLSModel::LocalExec:
12056         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12057                                    DAG.getTarget().getRelocationModel() ==
12058                                        Reloc::PIC_);
12059     }
12060     llvm_unreachable("Unknown TLS model.");
12061   }
12062
12063   if (Subtarget->isTargetDarwin()) {
12064     // Darwin only has one model of TLS.  Lower to that.
12065     unsigned char OpFlag = 0;
12066     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12067                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12068
12069     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12070     // global base reg.
12071     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12072                  !Subtarget->is64Bit();
12073     if (PIC32)
12074       OpFlag = X86II::MO_TLVP_PIC_BASE;
12075     else
12076       OpFlag = X86II::MO_TLVP;
12077     SDLoc DL(Op);
12078     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12079                                                 GA->getValueType(0),
12080                                                 GA->getOffset(), OpFlag);
12081     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12082
12083     // With PIC32, the address is actually $g + Offset.
12084     if (PIC32)
12085       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12086                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12087                            Offset);
12088
12089     // Lowering the machine isd will make sure everything is in the right
12090     // location.
12091     SDValue Chain = DAG.getEntryNode();
12092     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12093     SDValue Args[] = { Chain, Offset };
12094     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12095
12096     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12097     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12098     MFI->setAdjustsStack(true);
12099
12100     // And our return value (tls address) is in the standard call return value
12101     // location.
12102     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12103     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12104   }
12105
12106   if (Subtarget->isTargetKnownWindowsMSVC() ||
12107       Subtarget->isTargetWindowsGNU()) {
12108     // Just use the implicit TLS architecture
12109     // Need to generate someting similar to:
12110     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12111     //                                  ; from TEB
12112     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12113     //   mov     rcx, qword [rdx+rcx*8]
12114     //   mov     eax, .tls$:tlsvar
12115     //   [rax+rcx] contains the address
12116     // Windows 64bit: gs:0x58
12117     // Windows 32bit: fs:__tls_array
12118
12119     SDLoc dl(GA);
12120     SDValue Chain = DAG.getEntryNode();
12121
12122     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12123     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12124     // use its literal value of 0x2C.
12125     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12126                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12127                                                              256)
12128                                         : Type::getInt32PtrTy(*DAG.getContext(),
12129                                                               257));
12130
12131     SDValue TlsArray = Subtarget->is64Bit()
12132                            ? DAG.getIntPtrConstant(0x58, dl)
12133                            : (Subtarget->isTargetWindowsGNU()
12134                                   ? DAG.getIntPtrConstant(0x2C, dl)
12135                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12136
12137     SDValue ThreadPointer =
12138         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12139                     false, false, 0);
12140
12141     SDValue res;
12142     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12143       res = ThreadPointer;
12144     } else {
12145       // Load the _tls_index variable
12146       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12147       if (Subtarget->is64Bit())
12148         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12149                              MachinePointerInfo(), MVT::i32, false, false,
12150                              false, 0);
12151       else
12152         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12153                           false, false, 0);
12154
12155       auto &DL = DAG.getDataLayout();
12156       SDValue Scale =
12157           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12158       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12159
12160       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12161     }
12162
12163     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12164                       false, 0);
12165
12166     // Get the offset of start of .tls section
12167     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12168                                              GA->getValueType(0),
12169                                              GA->getOffset(), X86II::MO_SECREL);
12170     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12171
12172     // The address of the thread local variable is the add of the thread
12173     // pointer with the offset of the variable.
12174     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12175   }
12176
12177   llvm_unreachable("TLS not implemented for this target.");
12178 }
12179
12180 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12181 /// and take a 2 x i32 value to shift plus a shift amount.
12182 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12183   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12184   MVT VT = Op.getSimpleValueType();
12185   unsigned VTBits = VT.getSizeInBits();
12186   SDLoc dl(Op);
12187   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12188   SDValue ShOpLo = Op.getOperand(0);
12189   SDValue ShOpHi = Op.getOperand(1);
12190   SDValue ShAmt  = Op.getOperand(2);
12191   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12192   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12193   // during isel.
12194   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12195                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12196   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12197                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12198                        : DAG.getConstant(0, dl, VT);
12199
12200   SDValue Tmp2, Tmp3;
12201   if (Op.getOpcode() == ISD::SHL_PARTS) {
12202     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12203     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12204   } else {
12205     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12206     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12207   }
12208
12209   // If the shift amount is larger or equal than the width of a part we can't
12210   // rely on the results of shld/shrd. Insert a test and select the appropriate
12211   // values for large shift amounts.
12212   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12213                                 DAG.getConstant(VTBits, dl, MVT::i8));
12214   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12215                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12216
12217   SDValue Hi, Lo;
12218   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12219   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12220   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12221
12222   if (Op.getOpcode() == ISD::SHL_PARTS) {
12223     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12224     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12225   } else {
12226     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12227     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12228   }
12229
12230   SDValue Ops[2] = { Lo, Hi };
12231   return DAG.getMergeValues(Ops, dl);
12232 }
12233
12234 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12235                                            SelectionDAG &DAG) const {
12236   SDValue Src = Op.getOperand(0);
12237   MVT SrcVT = Src.getSimpleValueType();
12238   MVT VT = Op.getSimpleValueType();
12239   SDLoc dl(Op);
12240
12241   if (SrcVT.isVector()) {
12242     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12243       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12244                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12245                          DAG.getUNDEF(SrcVT)));
12246     }
12247     if (SrcVT.getVectorElementType() == MVT::i1) {
12248       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12249       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12250                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12251     }
12252     return SDValue();
12253   }
12254
12255   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12256          "Unknown SINT_TO_FP to lower!");
12257
12258   // These are really Legal; return the operand so the caller accepts it as
12259   // Legal.
12260   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12261     return Op;
12262   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12263       Subtarget->is64Bit()) {
12264     return Op;
12265   }
12266
12267   unsigned Size = SrcVT.getSizeInBits()/8;
12268   MachineFunction &MF = DAG.getMachineFunction();
12269   auto PtrVT = getPointerTy(MF.getDataLayout());
12270   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12271   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12272   SDValue Chain = DAG.getStore(
12273       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12274       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12275       false, 0);
12276   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12277 }
12278
12279 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12280                                      SDValue StackSlot,
12281                                      SelectionDAG &DAG) const {
12282   // Build the FILD
12283   SDLoc DL(Op);
12284   SDVTList Tys;
12285   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12286   if (useSSE)
12287     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12288   else
12289     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12290
12291   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12292
12293   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12294   MachineMemOperand *MMO;
12295   if (FI) {
12296     int SSFI = FI->getIndex();
12297     MMO = DAG.getMachineFunction().getMachineMemOperand(
12298         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12299         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12300   } else {
12301     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12302     StackSlot = StackSlot.getOperand(1);
12303   }
12304   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12305   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12306                                            X86ISD::FILD, DL,
12307                                            Tys, Ops, SrcVT, MMO);
12308
12309   if (useSSE) {
12310     Chain = Result.getValue(1);
12311     SDValue InFlag = Result.getValue(2);
12312
12313     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12314     // shouldn't be necessary except that RFP cannot be live across
12315     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12316     MachineFunction &MF = DAG.getMachineFunction();
12317     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12318     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12319     auto PtrVT = getPointerTy(MF.getDataLayout());
12320     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12321     Tys = DAG.getVTList(MVT::Other);
12322     SDValue Ops[] = {
12323       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12324     };
12325     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12326         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12327         MachineMemOperand::MOStore, SSFISize, SSFISize);
12328
12329     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12330                                     Ops, Op.getValueType(), MMO);
12331     Result = DAG.getLoad(
12332         Op.getValueType(), DL, Chain, StackSlot,
12333         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12334         false, false, false, 0);
12335   }
12336
12337   return Result;
12338 }
12339
12340 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12341 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12342                                                SelectionDAG &DAG) const {
12343   // This algorithm is not obvious. Here it is what we're trying to output:
12344   /*
12345      movq       %rax,  %xmm0
12346      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12347      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12348      #ifdef __SSE3__
12349        haddpd   %xmm0, %xmm0
12350      #else
12351        pshufd   $0x4e, %xmm0, %xmm1
12352        addpd    %xmm1, %xmm0
12353      #endif
12354   */
12355
12356   SDLoc dl(Op);
12357   LLVMContext *Context = DAG.getContext();
12358
12359   // Build some magic constants.
12360   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12361   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12362   auto PtrVT = getPointerTy(DAG.getDataLayout());
12363   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12364
12365   SmallVector<Constant*,2> CV1;
12366   CV1.push_back(
12367     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12368                                       APInt(64, 0x4330000000000000ULL))));
12369   CV1.push_back(
12370     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12371                                       APInt(64, 0x4530000000000000ULL))));
12372   Constant *C1 = ConstantVector::get(CV1);
12373   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12374
12375   // Load the 64-bit value into an XMM register.
12376   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12377                             Op.getOperand(0));
12378   SDValue CLod0 =
12379       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12380                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12381                   false, false, false, 16);
12382   SDValue Unpck1 =
12383       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12384
12385   SDValue CLod1 =
12386       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12387                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12388                   false, false, false, 16);
12389   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12390   // TODO: Are there any fast-math-flags to propagate here?
12391   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12392   SDValue Result;
12393
12394   if (Subtarget->hasSSE3()) {
12395     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12396     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12397   } else {
12398     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12399     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12400                                            S2F, 0x4E, DAG);
12401     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12402                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12403   }
12404
12405   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12406                      DAG.getIntPtrConstant(0, dl));
12407 }
12408
12409 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12410 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12411                                                SelectionDAG &DAG) const {
12412   SDLoc dl(Op);
12413   // FP constant to bias correct the final result.
12414   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12415                                    MVT::f64);
12416
12417   // Load the 32-bit value into an XMM register.
12418   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12419                              Op.getOperand(0));
12420
12421   // Zero out the upper parts of the register.
12422   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12423
12424   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12425                      DAG.getBitcast(MVT::v2f64, Load),
12426                      DAG.getIntPtrConstant(0, dl));
12427
12428   // Or the load with the bias.
12429   SDValue Or = DAG.getNode(
12430       ISD::OR, dl, MVT::v2i64,
12431       DAG.getBitcast(MVT::v2i64,
12432                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12433       DAG.getBitcast(MVT::v2i64,
12434                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12435   Or =
12436       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12437                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12438
12439   // Subtract the bias.
12440   // TODO: Are there any fast-math-flags to propagate here?
12441   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12442
12443   // Handle final rounding.
12444   EVT DestVT = Op.getValueType();
12445
12446   if (DestVT.bitsLT(MVT::f64))
12447     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12448                        DAG.getIntPtrConstant(0, dl));
12449   if (DestVT.bitsGT(MVT::f64))
12450     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12451
12452   // Handle final rounding.
12453   return Sub;
12454 }
12455
12456 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12457                                      const X86Subtarget &Subtarget) {
12458   // The algorithm is the following:
12459   // #ifdef __SSE4_1__
12460   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12461   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12462   //                                 (uint4) 0x53000000, 0xaa);
12463   // #else
12464   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12465   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12466   // #endif
12467   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12468   //     return (float4) lo + fhi;
12469
12470   SDLoc DL(Op);
12471   SDValue V = Op->getOperand(0);
12472   EVT VecIntVT = V.getValueType();
12473   bool Is128 = VecIntVT == MVT::v4i32;
12474   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12475   // If we convert to something else than the supported type, e.g., to v4f64,
12476   // abort early.
12477   if (VecFloatVT != Op->getValueType(0))
12478     return SDValue();
12479
12480   unsigned NumElts = VecIntVT.getVectorNumElements();
12481   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12482          "Unsupported custom type");
12483   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12484
12485   // In the #idef/#else code, we have in common:
12486   // - The vector of constants:
12487   // -- 0x4b000000
12488   // -- 0x53000000
12489   // - A shift:
12490   // -- v >> 16
12491
12492   // Create the splat vector for 0x4b000000.
12493   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12494   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12495                            CstLow, CstLow, CstLow, CstLow};
12496   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12497                                   makeArrayRef(&CstLowArray[0], NumElts));
12498   // Create the splat vector for 0x53000000.
12499   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12500   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12501                             CstHigh, CstHigh, CstHigh, CstHigh};
12502   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12503                                    makeArrayRef(&CstHighArray[0], NumElts));
12504
12505   // Create the right shift.
12506   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12507   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12508                              CstShift, CstShift, CstShift, CstShift};
12509   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12510                                     makeArrayRef(&CstShiftArray[0], NumElts));
12511   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12512
12513   SDValue Low, High;
12514   if (Subtarget.hasSSE41()) {
12515     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12516     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12517     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12518     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12519     // Low will be bitcasted right away, so do not bother bitcasting back to its
12520     // original type.
12521     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12522                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12523     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12524     //                                 (uint4) 0x53000000, 0xaa);
12525     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12526     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12527     // High will be bitcasted right away, so do not bother bitcasting back to
12528     // its original type.
12529     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12530                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12531   } else {
12532     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12533     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12534                                      CstMask, CstMask, CstMask);
12535     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12536     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12537     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12538
12539     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12540     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12541   }
12542
12543   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12544   SDValue CstFAdd = DAG.getConstantFP(
12545       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12546   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12547                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12548   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12549                                    makeArrayRef(&CstFAddArray[0], NumElts));
12550
12551   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12552   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12553   // TODO: Are there any fast-math-flags to propagate here?
12554   SDValue FHigh =
12555       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12556   //     return (float4) lo + fhi;
12557   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12558   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12559 }
12560
12561 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12562                                                SelectionDAG &DAG) const {
12563   SDValue N0 = Op.getOperand(0);
12564   MVT SVT = N0.getSimpleValueType();
12565   SDLoc dl(Op);
12566
12567   switch (SVT.SimpleTy) {
12568   default:
12569     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12570   case MVT::v4i8:
12571   case MVT::v4i16:
12572   case MVT::v8i8:
12573   case MVT::v8i16: {
12574     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12575     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12576                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12577   }
12578   case MVT::v4i32:
12579   case MVT::v8i32:
12580     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12581   case MVT::v16i8:
12582   case MVT::v16i16:
12583     if (Subtarget->hasAVX512())
12584       return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12585                          DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12586   }
12587   llvm_unreachable(nullptr);
12588 }
12589
12590 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12591                                            SelectionDAG &DAG) const {
12592   SDValue N0 = Op.getOperand(0);
12593   SDLoc dl(Op);
12594   auto PtrVT = getPointerTy(DAG.getDataLayout());
12595
12596   if (Op.getValueType().isVector())
12597     return lowerUINT_TO_FP_vec(Op, DAG);
12598
12599   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12600   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12601   // the optimization here.
12602   if (DAG.SignBitIsZero(N0))
12603     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12604
12605   MVT SrcVT = N0.getSimpleValueType();
12606   MVT DstVT = Op.getSimpleValueType();
12607
12608   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12609       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12610     // Conversions from unsigned i32 to f32/f64 are legal,
12611     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12612     return Op;
12613   }
12614
12615   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12616     return LowerUINT_TO_FP_i64(Op, DAG);
12617   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12618     return LowerUINT_TO_FP_i32(Op, DAG);
12619   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12620     return SDValue();
12621
12622   // Make a 64-bit buffer, and use it to build an FILD.
12623   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12624   if (SrcVT == MVT::i32) {
12625     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12626     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12627     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12628                                   StackSlot, MachinePointerInfo(),
12629                                   false, false, 0);
12630     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12631                                   OffsetSlot, MachinePointerInfo(),
12632                                   false, false, 0);
12633     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12634     return Fild;
12635   }
12636
12637   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12638   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12639                                StackSlot, MachinePointerInfo(),
12640                                false, false, 0);
12641   // For i64 source, we need to add the appropriate power of 2 if the input
12642   // was negative.  This is the same as the optimization in
12643   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12644   // we must be careful to do the computation in x87 extended precision, not
12645   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12646   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12647   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12648       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12649       MachineMemOperand::MOLoad, 8, 8);
12650
12651   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12652   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12653   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12654                                          MVT::i64, MMO);
12655
12656   APInt FF(32, 0x5F800000ULL);
12657
12658   // Check whether the sign bit is set.
12659   SDValue SignSet = DAG.getSetCC(
12660       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12661       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12662
12663   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12664   SDValue FudgePtr = DAG.getConstantPool(
12665       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12666
12667   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12668   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12669   SDValue Four = DAG.getIntPtrConstant(4, dl);
12670   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12671                                Zero, Four);
12672   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12673
12674   // Load the value out, extending it from f32 to f80.
12675   // FIXME: Avoid the extend by constructing the right constant pool?
12676   SDValue Fudge = DAG.getExtLoad(
12677       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12678       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12679       false, false, false, 4);
12680   // Extend everything to 80 bits to force it to be done on x87.
12681   // TODO: Are there any fast-math-flags to propagate here?
12682   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12683   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12684                      DAG.getIntPtrConstant(0, dl));
12685 }
12686
12687 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12688 // is legal, or has an f16 source (which needs to be promoted to f32),
12689 // just return an <SDValue(), SDValue()> pair.
12690 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12691 // to i16, i32 or i64, and we lower it to a legal sequence.
12692 // If lowered to the final integer result we return a <result, SDValue()> pair.
12693 // Otherwise we lower it to a sequence ending with a FIST, return a
12694 // <FIST, StackSlot> pair, and the caller is responsible for loading
12695 // the final integer result from StackSlot.
12696 std::pair<SDValue,SDValue>
12697 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12698                                    bool IsSigned, bool IsReplace) const {
12699   SDLoc DL(Op);
12700
12701   EVT DstTy = Op.getValueType();
12702   EVT TheVT = Op.getOperand(0).getValueType();
12703   auto PtrVT = getPointerTy(DAG.getDataLayout());
12704
12705   if (TheVT == MVT::f16)
12706     // We need to promote the f16 to f32 before using the lowering
12707     // in this routine.
12708     return std::make_pair(SDValue(), SDValue());
12709
12710   assert((TheVT == MVT::f32 ||
12711           TheVT == MVT::f64 ||
12712           TheVT == MVT::f80) &&
12713          "Unexpected FP operand type in FP_TO_INTHelper");
12714
12715   // If using FIST to compute an unsigned i64, we'll need some fixup
12716   // to handle values above the maximum signed i64.  A FIST is always
12717   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12718   bool UnsignedFixup = !IsSigned &&
12719                        DstTy == MVT::i64 &&
12720                        (!Subtarget->is64Bit() ||
12721                         !isScalarFPTypeInSSEReg(TheVT));
12722
12723   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12724     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12725     // The low 32 bits of the fist result will have the correct uint32 result.
12726     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12727     DstTy = MVT::i64;
12728   }
12729
12730   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12731          DstTy.getSimpleVT() >= MVT::i16 &&
12732          "Unknown FP_TO_INT to lower!");
12733
12734   // These are really Legal.
12735   if (DstTy == MVT::i32 &&
12736       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12737     return std::make_pair(SDValue(), SDValue());
12738   if (Subtarget->is64Bit() &&
12739       DstTy == MVT::i64 &&
12740       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12741     return std::make_pair(SDValue(), SDValue());
12742
12743   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12744   // stack slot.
12745   MachineFunction &MF = DAG.getMachineFunction();
12746   unsigned MemSize = DstTy.getSizeInBits()/8;
12747   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12748   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12749
12750   unsigned Opc;
12751   switch (DstTy.getSimpleVT().SimpleTy) {
12752   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12753   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12754   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12755   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12756   }
12757
12758   SDValue Chain = DAG.getEntryNode();
12759   SDValue Value = Op.getOperand(0);
12760   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12761
12762   if (UnsignedFixup) {
12763     //
12764     // Conversion to unsigned i64 is implemented with a select,
12765     // depending on whether the source value fits in the range
12766     // of a signed i64.  Let Thresh be the FP equivalent of
12767     // 0x8000000000000000ULL.
12768     //
12769     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12770     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12771     //  Fist-to-mem64 FistSrc
12772     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12773     //  to XOR'ing the high 32 bits with Adjust.
12774     //
12775     // Being a power of 2, Thresh is exactly representable in all FP formats.
12776     // For X87 we'd like to use the smallest FP type for this constant, but
12777     // for DAG type consistency we have to match the FP operand type.
12778
12779     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12780     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12781     bool LosesInfo = false;
12782     if (TheVT == MVT::f64)
12783       // The rounding mode is irrelevant as the conversion should be exact.
12784       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12785                               &LosesInfo);
12786     else if (TheVT == MVT::f80)
12787       Status = Thresh.convert(APFloat::x87DoubleExtended,
12788                               APFloat::rmNearestTiesToEven, &LosesInfo);
12789
12790     assert(Status == APFloat::opOK && !LosesInfo &&
12791            "FP conversion should have been exact");
12792
12793     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12794
12795     SDValue Cmp = DAG.getSetCC(DL,
12796                                getSetCCResultType(DAG.getDataLayout(),
12797                                                   *DAG.getContext(), TheVT),
12798                                Value, ThreshVal, ISD::SETLT);
12799     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12800                            DAG.getConstant(0, DL, MVT::i32),
12801                            DAG.getConstant(0x80000000, DL, MVT::i32));
12802     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12803     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12804                                               *DAG.getContext(), TheVT),
12805                        Value, ThreshVal, ISD::SETLT);
12806     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12807   }
12808
12809   // FIXME This causes a redundant load/store if the SSE-class value is already
12810   // in memory, such as if it is on the callstack.
12811   if (isScalarFPTypeInSSEReg(TheVT)) {
12812     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12813     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12814                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12815                          false, 0);
12816     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12817     SDValue Ops[] = {
12818       Chain, StackSlot, DAG.getValueType(TheVT)
12819     };
12820
12821     MachineMemOperand *MMO =
12822         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12823                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12824     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12825     Chain = Value.getValue(1);
12826     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12827     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12828   }
12829
12830   MachineMemOperand *MMO =
12831       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12832                               MachineMemOperand::MOStore, MemSize, MemSize);
12833
12834   if (UnsignedFixup) {
12835
12836     // Insert the FIST, load its result as two i32's,
12837     // and XOR the high i32 with Adjust.
12838
12839     SDValue FistOps[] = { Chain, Value, StackSlot };
12840     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12841                                            FistOps, DstTy, MMO);
12842
12843     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12844                                 MachinePointerInfo(),
12845                                 false, false, false, 0);
12846     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12847                                    DAG.getConstant(4, DL, PtrVT));
12848
12849     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12850                                  MachinePointerInfo(),
12851                                  false, false, false, 0);
12852     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12853
12854     if (Subtarget->is64Bit()) {
12855       // Join High32 and Low32 into a 64-bit result.
12856       // (High32 << 32) | Low32
12857       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12858       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12859       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12860                            DAG.getConstant(32, DL, MVT::i8));
12861       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12862       return std::make_pair(Result, SDValue());
12863     }
12864
12865     SDValue ResultOps[] = { Low32, High32 };
12866
12867     SDValue pair = IsReplace
12868       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12869       : DAG.getMergeValues(ResultOps, DL);
12870     return std::make_pair(pair, SDValue());
12871   } else {
12872     // Build the FP_TO_INT*_IN_MEM
12873     SDValue Ops[] = { Chain, Value, StackSlot };
12874     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12875                                            Ops, DstTy, MMO);
12876     return std::make_pair(FIST, StackSlot);
12877   }
12878 }
12879
12880 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12881                               const X86Subtarget *Subtarget) {
12882   MVT VT = Op->getSimpleValueType(0);
12883   SDValue In = Op->getOperand(0);
12884   MVT InVT = In.getSimpleValueType();
12885   SDLoc dl(Op);
12886
12887   if (VT.is512BitVector() || InVT.getScalarType() == MVT::i1)
12888     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12889
12890   // Optimize vectors in AVX mode:
12891   //
12892   //   v8i16 -> v8i32
12893   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12894   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12895   //   Concat upper and lower parts.
12896   //
12897   //   v4i32 -> v4i64
12898   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12899   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12900   //   Concat upper and lower parts.
12901   //
12902
12903   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12904       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12905       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12906     return SDValue();
12907
12908   if (Subtarget->hasInt256())
12909     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12910
12911   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12912   SDValue Undef = DAG.getUNDEF(InVT);
12913   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12914   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12915   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12916
12917   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12918                              VT.getVectorNumElements()/2);
12919
12920   OpLo = DAG.getBitcast(HVT, OpLo);
12921   OpHi = DAG.getBitcast(HVT, OpHi);
12922
12923   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12924 }
12925
12926 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12927                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12928   MVT VT = Op->getSimpleValueType(0);
12929   SDValue In = Op->getOperand(0);
12930   MVT InVT = In.getSimpleValueType();
12931   SDLoc DL(Op);
12932   unsigned int NumElts = VT.getVectorNumElements();
12933   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
12934     return SDValue();
12935
12936   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
12937     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
12938
12939   assert(InVT.getVectorElementType() == MVT::i1);
12940   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
12941   SDValue One =
12942    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
12943   SDValue Zero =
12944    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
12945
12946   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
12947   if (VT.is512BitVector())
12948     return V;
12949   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
12950 }
12951
12952 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12953                                SelectionDAG &DAG) {
12954   if (Subtarget->hasFp256())
12955     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12956       return Res;
12957
12958   return SDValue();
12959 }
12960
12961 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
12962                                 SelectionDAG &DAG) {
12963   SDLoc DL(Op);
12964   MVT VT = Op.getSimpleValueType();
12965   SDValue In = Op.getOperand(0);
12966   MVT SVT = In.getSimpleValueType();
12967
12968   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
12969     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
12970
12971   if (Subtarget->hasFp256())
12972     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
12973       return Res;
12974
12975   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
12976          VT.getVectorNumElements() != SVT.getVectorNumElements());
12977   return SDValue();
12978 }
12979
12980 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
12981   SDLoc DL(Op);
12982   MVT VT = Op.getSimpleValueType();
12983   SDValue In = Op.getOperand(0);
12984   MVT InVT = In.getSimpleValueType();
12985
12986   if (VT == MVT::i1) {
12987     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
12988            "Invalid scalar TRUNCATE operation");
12989     if (InVT.getSizeInBits() >= 32)
12990       return SDValue();
12991     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
12992     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
12993   }
12994   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
12995          "Invalid TRUNCATE operation");
12996
12997   // move vector to mask - truncate solution for SKX
12998   if (VT.getVectorElementType() == MVT::i1) {
12999     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13000         Subtarget->hasBWI())
13001       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13002     if ((InVT.is256BitVector() || InVT.is128BitVector())
13003         && InVT.getScalarSizeInBits() <= 16 &&
13004         Subtarget->hasBWI() && Subtarget->hasVLX())
13005       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13006     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13007         Subtarget->hasDQI())
13008       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13009     if ((InVT.is256BitVector() || InVT.is128BitVector())
13010         && InVT.getScalarSizeInBits() >= 32 &&
13011         Subtarget->hasDQI() && Subtarget->hasVLX())
13012       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13013   }
13014
13015   if (VT.getVectorElementType() == MVT::i1) {
13016     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13017     unsigned NumElts = InVT.getVectorNumElements();
13018     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13019     if (InVT.getSizeInBits() < 512) {
13020       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13021       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13022       InVT = ExtVT;
13023     }
13024
13025     SDValue OneV =
13026      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13027     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13028     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13029   }
13030
13031   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13032   if (((!InVT.is512BitVector() && Subtarget->hasVLX()) || InVT.is512BitVector()) &&
13033       (InVT.getVectorElementType() != MVT::i16 || Subtarget->hasBWI()))
13034     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13035
13036   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13037     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13038     if (Subtarget->hasInt256()) {
13039       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13040       In = DAG.getBitcast(MVT::v8i32, In);
13041       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13042                                 ShufMask);
13043       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13044                          DAG.getIntPtrConstant(0, DL));
13045     }
13046
13047     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13048                                DAG.getIntPtrConstant(0, DL));
13049     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13050                                DAG.getIntPtrConstant(2, DL));
13051     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13052     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13053     static const int ShufMask[] = {0, 2, 4, 6};
13054     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13055   }
13056
13057   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13058     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13059     if (Subtarget->hasInt256()) {
13060       In = DAG.getBitcast(MVT::v32i8, In);
13061
13062       SmallVector<SDValue,32> pshufbMask;
13063       for (unsigned i = 0; i < 2; ++i) {
13064         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13065         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13066         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13067         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13068         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13069         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13070         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13071         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13072         for (unsigned j = 0; j < 8; ++j)
13073           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13074       }
13075       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13076       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13077       In = DAG.getBitcast(MVT::v4i64, In);
13078
13079       static const int ShufMask[] = {0,  2,  -1,  -1};
13080       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13081                                 &ShufMask[0]);
13082       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13083                        DAG.getIntPtrConstant(0, DL));
13084       return DAG.getBitcast(VT, In);
13085     }
13086
13087     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13088                                DAG.getIntPtrConstant(0, DL));
13089
13090     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13091                                DAG.getIntPtrConstant(4, DL));
13092
13093     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13094     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13095
13096     // The PSHUFB mask:
13097     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13098                                    -1, -1, -1, -1, -1, -1, -1, -1};
13099
13100     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13101     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13102     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13103
13104     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13105     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13106
13107     // The MOVLHPS Mask:
13108     static const int ShufMask2[] = {0, 1, 4, 5};
13109     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13110     return DAG.getBitcast(MVT::v8i16, res);
13111   }
13112
13113   // Handle truncation of V256 to V128 using shuffles.
13114   if (!VT.is128BitVector() || !InVT.is256BitVector())
13115     return SDValue();
13116
13117   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13118
13119   unsigned NumElems = VT.getVectorNumElements();
13120   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13121
13122   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13123   // Prepare truncation shuffle mask
13124   for (unsigned i = 0; i != NumElems; ++i)
13125     MaskVec[i] = i * 2;
13126   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13127                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13128   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13129                      DAG.getIntPtrConstant(0, DL));
13130 }
13131
13132 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13133                                            SelectionDAG &DAG) const {
13134   assert(!Op.getSimpleValueType().isVector());
13135
13136   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13137     /*IsSigned=*/ true, /*IsReplace=*/ false);
13138   SDValue FIST = Vals.first, StackSlot = Vals.second;
13139   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13140   if (!FIST.getNode())
13141     return Op;
13142
13143   if (StackSlot.getNode())
13144     // Load the result.
13145     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13146                        FIST, StackSlot, MachinePointerInfo(),
13147                        false, false, false, 0);
13148
13149   // The node is the result.
13150   return FIST;
13151 }
13152
13153 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13154                                            SelectionDAG &DAG) const {
13155   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13156     /*IsSigned=*/ false, /*IsReplace=*/ false);
13157   SDValue FIST = Vals.first, StackSlot = Vals.second;
13158   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13159   if (!FIST.getNode())
13160     return Op;
13161
13162   if (StackSlot.getNode())
13163     // Load the result.
13164     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13165                        FIST, StackSlot, MachinePointerInfo(),
13166                        false, false, false, 0);
13167
13168   // The node is the result.
13169   return FIST;
13170 }
13171
13172 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13173   SDLoc DL(Op);
13174   MVT VT = Op.getSimpleValueType();
13175   SDValue In = Op.getOperand(0);
13176   MVT SVT = In.getSimpleValueType();
13177
13178   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13179
13180   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13181                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13182                                  In, DAG.getUNDEF(SVT)));
13183 }
13184
13185 /// The only differences between FABS and FNEG are the mask and the logic op.
13186 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13187 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13188   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13189          "Wrong opcode for lowering FABS or FNEG.");
13190
13191   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13192
13193   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13194   // into an FNABS. We'll lower the FABS after that if it is still in use.
13195   if (IsFABS)
13196     for (SDNode *User : Op->uses())
13197       if (User->getOpcode() == ISD::FNEG)
13198         return Op;
13199
13200   SDLoc dl(Op);
13201   MVT VT = Op.getSimpleValueType();
13202
13203   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13204   // decide if we should generate a 16-byte constant mask when we only need 4 or
13205   // 8 bytes for the scalar case.
13206
13207   MVT LogicVT;
13208   MVT EltVT;
13209   unsigned NumElts;
13210
13211   if (VT.isVector()) {
13212     LogicVT = VT;
13213     EltVT = VT.getVectorElementType();
13214     NumElts = VT.getVectorNumElements();
13215   } else {
13216     // There are no scalar bitwise logical SSE/AVX instructions, so we
13217     // generate a 16-byte vector constant and logic op even for the scalar case.
13218     // Using a 16-byte mask allows folding the load of the mask with
13219     // the logic op, so it can save (~4 bytes) on code size.
13220     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13221     EltVT = VT;
13222     NumElts = (VT == MVT::f64) ? 2 : 4;
13223   }
13224
13225   unsigned EltBits = EltVT.getSizeInBits();
13226   LLVMContext *Context = DAG.getContext();
13227   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13228   APInt MaskElt =
13229     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13230   Constant *C = ConstantInt::get(*Context, MaskElt);
13231   C = ConstantVector::getSplat(NumElts, C);
13232   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13233   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13234   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13235   SDValue Mask =
13236       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13237                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13238                   false, false, false, Alignment);
13239
13240   SDValue Op0 = Op.getOperand(0);
13241   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13242   unsigned LogicOp =
13243     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13244   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13245
13246   if (VT.isVector())
13247     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13248
13249   // For the scalar case extend to a 128-bit vector, perform the logic op,
13250   // and extract the scalar result back out.
13251   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13252   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13253   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13254                      DAG.getIntPtrConstant(0, dl));
13255 }
13256
13257 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13258   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13259   LLVMContext *Context = DAG.getContext();
13260   SDValue Op0 = Op.getOperand(0);
13261   SDValue Op1 = Op.getOperand(1);
13262   SDLoc dl(Op);
13263   MVT VT = Op.getSimpleValueType();
13264   MVT SrcVT = Op1.getSimpleValueType();
13265
13266   // If second operand is smaller, extend it first.
13267   if (SrcVT.bitsLT(VT)) {
13268     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13269     SrcVT = VT;
13270   }
13271   // And if it is bigger, shrink it first.
13272   if (SrcVT.bitsGT(VT)) {
13273     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13274     SrcVT = VT;
13275   }
13276
13277   // At this point the operands and the result should have the same
13278   // type, and that won't be f80 since that is not custom lowered.
13279
13280   const fltSemantics &Sem =
13281       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13282   const unsigned SizeInBits = VT.getSizeInBits();
13283
13284   SmallVector<Constant *, 4> CV(
13285       VT == MVT::f64 ? 2 : 4,
13286       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13287
13288   // First, clear all bits but the sign bit from the second operand (sign).
13289   CV[0] = ConstantFP::get(*Context,
13290                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13291   Constant *C = ConstantVector::get(CV);
13292   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13293   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13294
13295   // Perform all logic operations as 16-byte vectors because there are no
13296   // scalar FP logic instructions in SSE. This allows load folding of the
13297   // constants into the logic instructions.
13298   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13299   SDValue Mask1 =
13300       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13301                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13302                   false, false, false, 16);
13303   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13304   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13305
13306   // Next, clear the sign bit from the first operand (magnitude).
13307   // If it's a constant, we can clear it here.
13308   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13309     APFloat APF = Op0CN->getValueAPF();
13310     // If the magnitude is a positive zero, the sign bit alone is enough.
13311     if (APF.isPosZero())
13312       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13313                          DAG.getIntPtrConstant(0, dl));
13314     APF.clearSign();
13315     CV[0] = ConstantFP::get(*Context, APF);
13316   } else {
13317     CV[0] = ConstantFP::get(
13318         *Context,
13319         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13320   }
13321   C = ConstantVector::get(CV);
13322   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13323   SDValue Val =
13324       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13325                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13326                   false, false, false, 16);
13327   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13328   if (!isa<ConstantFPSDNode>(Op0)) {
13329     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13330     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13331   }
13332   // OR the magnitude value with the sign bit.
13333   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13334   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13335                      DAG.getIntPtrConstant(0, dl));
13336 }
13337
13338 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13339   SDValue N0 = Op.getOperand(0);
13340   SDLoc dl(Op);
13341   MVT VT = Op.getSimpleValueType();
13342
13343   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13344   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13345                                   DAG.getConstant(1, dl, VT));
13346   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13347 }
13348
13349 // Check whether an OR'd tree is PTEST-able.
13350 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13351                                       SelectionDAG &DAG) {
13352   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13353
13354   if (!Subtarget->hasSSE41())
13355     return SDValue();
13356
13357   if (!Op->hasOneUse())
13358     return SDValue();
13359
13360   SDNode *N = Op.getNode();
13361   SDLoc DL(N);
13362
13363   SmallVector<SDValue, 8> Opnds;
13364   DenseMap<SDValue, unsigned> VecInMap;
13365   SmallVector<SDValue, 8> VecIns;
13366   EVT VT = MVT::Other;
13367
13368   // Recognize a special case where a vector is casted into wide integer to
13369   // test all 0s.
13370   Opnds.push_back(N->getOperand(0));
13371   Opnds.push_back(N->getOperand(1));
13372
13373   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13374     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13375     // BFS traverse all OR'd operands.
13376     if (I->getOpcode() == ISD::OR) {
13377       Opnds.push_back(I->getOperand(0));
13378       Opnds.push_back(I->getOperand(1));
13379       // Re-evaluate the number of nodes to be traversed.
13380       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13381       continue;
13382     }
13383
13384     // Quit if a non-EXTRACT_VECTOR_ELT
13385     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13386       return SDValue();
13387
13388     // Quit if without a constant index.
13389     SDValue Idx = I->getOperand(1);
13390     if (!isa<ConstantSDNode>(Idx))
13391       return SDValue();
13392
13393     SDValue ExtractedFromVec = I->getOperand(0);
13394     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13395     if (M == VecInMap.end()) {
13396       VT = ExtractedFromVec.getValueType();
13397       // Quit if not 128/256-bit vector.
13398       if (!VT.is128BitVector() && !VT.is256BitVector())
13399         return SDValue();
13400       // Quit if not the same type.
13401       if (VecInMap.begin() != VecInMap.end() &&
13402           VT != VecInMap.begin()->first.getValueType())
13403         return SDValue();
13404       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13405       VecIns.push_back(ExtractedFromVec);
13406     }
13407     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13408   }
13409
13410   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13411          "Not extracted from 128-/256-bit vector.");
13412
13413   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13414
13415   for (DenseMap<SDValue, unsigned>::const_iterator
13416         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13417     // Quit if not all elements are used.
13418     if (I->second != FullMask)
13419       return SDValue();
13420   }
13421
13422   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13423
13424   // Cast all vectors into TestVT for PTEST.
13425   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13426     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13427
13428   // If more than one full vectors are evaluated, OR them first before PTEST.
13429   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13430     // Each iteration will OR 2 nodes and append the result until there is only
13431     // 1 node left, i.e. the final OR'd value of all vectors.
13432     SDValue LHS = VecIns[Slot];
13433     SDValue RHS = VecIns[Slot + 1];
13434     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13435   }
13436
13437   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13438                      VecIns.back(), VecIns.back());
13439 }
13440
13441 /// \brief return true if \c Op has a use that doesn't just read flags.
13442 static bool hasNonFlagsUse(SDValue Op) {
13443   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13444        ++UI) {
13445     SDNode *User = *UI;
13446     unsigned UOpNo = UI.getOperandNo();
13447     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13448       // Look pass truncate.
13449       UOpNo = User->use_begin().getOperandNo();
13450       User = *User->use_begin();
13451     }
13452
13453     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13454         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13455       return true;
13456   }
13457   return false;
13458 }
13459
13460 /// Emit nodes that will be selected as "test Op0,Op0", or something
13461 /// equivalent.
13462 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13463                                     SelectionDAG &DAG) const {
13464   if (Op.getValueType() == MVT::i1) {
13465     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13466     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13467                        DAG.getConstant(0, dl, MVT::i8));
13468   }
13469   // CF and OF aren't always set the way we want. Determine which
13470   // of these we need.
13471   bool NeedCF = false;
13472   bool NeedOF = false;
13473   switch (X86CC) {
13474   default: break;
13475   case X86::COND_A: case X86::COND_AE:
13476   case X86::COND_B: case X86::COND_BE:
13477     NeedCF = true;
13478     break;
13479   case X86::COND_G: case X86::COND_GE:
13480   case X86::COND_L: case X86::COND_LE:
13481   case X86::COND_O: case X86::COND_NO: {
13482     // Check if we really need to set the
13483     // Overflow flag. If NoSignedWrap is present
13484     // that is not actually needed.
13485     switch (Op->getOpcode()) {
13486     case ISD::ADD:
13487     case ISD::SUB:
13488     case ISD::MUL:
13489     case ISD::SHL: {
13490       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13491       if (BinNode->Flags.hasNoSignedWrap())
13492         break;
13493     }
13494     default:
13495       NeedOF = true;
13496       break;
13497     }
13498     break;
13499   }
13500   }
13501   // See if we can use the EFLAGS value from the operand instead of
13502   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13503   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13504   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13505     // Emit a CMP with 0, which is the TEST pattern.
13506     //if (Op.getValueType() == MVT::i1)
13507     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13508     //                     DAG.getConstant(0, MVT::i1));
13509     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13510                        DAG.getConstant(0, dl, Op.getValueType()));
13511   }
13512   unsigned Opcode = 0;
13513   unsigned NumOperands = 0;
13514
13515   // Truncate operations may prevent the merge of the SETCC instruction
13516   // and the arithmetic instruction before it. Attempt to truncate the operands
13517   // of the arithmetic instruction and use a reduced bit-width instruction.
13518   bool NeedTruncation = false;
13519   SDValue ArithOp = Op;
13520   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13521     SDValue Arith = Op->getOperand(0);
13522     // Both the trunc and the arithmetic op need to have one user each.
13523     if (Arith->hasOneUse())
13524       switch (Arith.getOpcode()) {
13525         default: break;
13526         case ISD::ADD:
13527         case ISD::SUB:
13528         case ISD::AND:
13529         case ISD::OR:
13530         case ISD::XOR: {
13531           NeedTruncation = true;
13532           ArithOp = Arith;
13533         }
13534       }
13535   }
13536
13537   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13538   // which may be the result of a CAST.  We use the variable 'Op', which is the
13539   // non-casted variable when we check for possible users.
13540   switch (ArithOp.getOpcode()) {
13541   case ISD::ADD:
13542     // Due to an isel shortcoming, be conservative if this add is likely to be
13543     // selected as part of a load-modify-store instruction. When the root node
13544     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13545     // uses of other nodes in the match, such as the ADD in this case. This
13546     // leads to the ADD being left around and reselected, with the result being
13547     // two adds in the output.  Alas, even if none our users are stores, that
13548     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13549     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13550     // climbing the DAG back to the root, and it doesn't seem to be worth the
13551     // effort.
13552     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13553          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13554       if (UI->getOpcode() != ISD::CopyToReg &&
13555           UI->getOpcode() != ISD::SETCC &&
13556           UI->getOpcode() != ISD::STORE)
13557         goto default_case;
13558
13559     if (ConstantSDNode *C =
13560         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13561       // An add of one will be selected as an INC.
13562       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13563         Opcode = X86ISD::INC;
13564         NumOperands = 1;
13565         break;
13566       }
13567
13568       // An add of negative one (subtract of one) will be selected as a DEC.
13569       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13570         Opcode = X86ISD::DEC;
13571         NumOperands = 1;
13572         break;
13573       }
13574     }
13575
13576     // Otherwise use a regular EFLAGS-setting add.
13577     Opcode = X86ISD::ADD;
13578     NumOperands = 2;
13579     break;
13580   case ISD::SHL:
13581   case ISD::SRL:
13582     // If we have a constant logical shift that's only used in a comparison
13583     // against zero turn it into an equivalent AND. This allows turning it into
13584     // a TEST instruction later.
13585     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13586         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13587       EVT VT = Op.getValueType();
13588       unsigned BitWidth = VT.getSizeInBits();
13589       unsigned ShAmt = Op->getConstantOperandVal(1);
13590       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13591         break;
13592       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13593                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13594                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13595       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13596         break;
13597       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13598                                 DAG.getConstant(Mask, dl, VT));
13599       DAG.ReplaceAllUsesWith(Op, New);
13600       Op = New;
13601     }
13602     break;
13603
13604   case ISD::AND:
13605     // If the primary and result isn't used, don't bother using X86ISD::AND,
13606     // because a TEST instruction will be better.
13607     if (!hasNonFlagsUse(Op))
13608       break;
13609     // FALL THROUGH
13610   case ISD::SUB:
13611   case ISD::OR:
13612   case ISD::XOR:
13613     // Due to the ISEL shortcoming noted above, be conservative if this op is
13614     // likely to be selected as part of a load-modify-store instruction.
13615     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13616            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13617       if (UI->getOpcode() == ISD::STORE)
13618         goto default_case;
13619
13620     // Otherwise use a regular EFLAGS-setting instruction.
13621     switch (ArithOp.getOpcode()) {
13622     default: llvm_unreachable("unexpected operator!");
13623     case ISD::SUB: Opcode = X86ISD::SUB; break;
13624     case ISD::XOR: Opcode = X86ISD::XOR; break;
13625     case ISD::AND: Opcode = X86ISD::AND; break;
13626     case ISD::OR: {
13627       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13628         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13629         if (EFLAGS.getNode())
13630           return EFLAGS;
13631       }
13632       Opcode = X86ISD::OR;
13633       break;
13634     }
13635     }
13636
13637     NumOperands = 2;
13638     break;
13639   case X86ISD::ADD:
13640   case X86ISD::SUB:
13641   case X86ISD::INC:
13642   case X86ISD::DEC:
13643   case X86ISD::OR:
13644   case X86ISD::XOR:
13645   case X86ISD::AND:
13646     return SDValue(Op.getNode(), 1);
13647   default:
13648   default_case:
13649     break;
13650   }
13651
13652   // If we found that truncation is beneficial, perform the truncation and
13653   // update 'Op'.
13654   if (NeedTruncation) {
13655     EVT VT = Op.getValueType();
13656     SDValue WideVal = Op->getOperand(0);
13657     EVT WideVT = WideVal.getValueType();
13658     unsigned ConvertedOp = 0;
13659     // Use a target machine opcode to prevent further DAGCombine
13660     // optimizations that may separate the arithmetic operations
13661     // from the setcc node.
13662     switch (WideVal.getOpcode()) {
13663       default: break;
13664       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13665       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13666       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13667       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13668       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13669     }
13670
13671     if (ConvertedOp) {
13672       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13673       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13674         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13675         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13676         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13677       }
13678     }
13679   }
13680
13681   if (Opcode == 0)
13682     // Emit a CMP with 0, which is the TEST pattern.
13683     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13684                        DAG.getConstant(0, dl, Op.getValueType()));
13685
13686   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13687   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13688
13689   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13690   DAG.ReplaceAllUsesWith(Op, New);
13691   return SDValue(New.getNode(), 1);
13692 }
13693
13694 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13695 /// equivalent.
13696 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13697                                    SDLoc dl, SelectionDAG &DAG) const {
13698   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13699     if (C->getAPIntValue() == 0)
13700       return EmitTest(Op0, X86CC, dl, DAG);
13701
13702      if (Op0.getValueType() == MVT::i1)
13703        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
13704   }
13705
13706   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13707        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13708     // Do the comparison at i32 if it's smaller, besides the Atom case.
13709     // This avoids subregister aliasing issues. Keep the smaller reference
13710     // if we're optimizing for size, however, as that'll allow better folding
13711     // of memory operations.
13712     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13713         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13714         !Subtarget->isAtom()) {
13715       unsigned ExtendOp =
13716           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13717       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13718       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13719     }
13720     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13721     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13722     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13723                               Op0, Op1);
13724     return SDValue(Sub.getNode(), 1);
13725   }
13726   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13727 }
13728
13729 /// Convert a comparison if required by the subtarget.
13730 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13731                                                  SelectionDAG &DAG) const {
13732   // If the subtarget does not support the FUCOMI instruction, floating-point
13733   // comparisons have to be converted.
13734   if (Subtarget->hasCMov() ||
13735       Cmp.getOpcode() != X86ISD::CMP ||
13736       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13737       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13738     return Cmp;
13739
13740   // The instruction selector will select an FUCOM instruction instead of
13741   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13742   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13743   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13744   SDLoc dl(Cmp);
13745   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13746   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13747   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13748                             DAG.getConstant(8, dl, MVT::i8));
13749   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13750   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13751 }
13752
13753 /// The minimum architected relative accuracy is 2^-12. We need one
13754 /// Newton-Raphson step to have a good float result (24 bits of precision).
13755 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13756                                             DAGCombinerInfo &DCI,
13757                                             unsigned &RefinementSteps,
13758                                             bool &UseOneConstNR) const {
13759   EVT VT = Op.getValueType();
13760   const char *RecipOp;
13761
13762   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13763   // TODO: Add support for AVX512 (v16f32).
13764   // It is likely not profitable to do this for f64 because a double-precision
13765   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13766   // instructions: convert to single, rsqrtss, convert back to double, refine
13767   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13768   // along with FMA, this could be a throughput win.
13769   if (VT == MVT::f32 && Subtarget->hasSSE1())
13770     RecipOp = "sqrtf";
13771   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13772            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13773     RecipOp = "vec-sqrtf";
13774   else
13775     return SDValue();
13776
13777   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13778   if (!Recips.isEnabled(RecipOp))
13779     return SDValue();
13780
13781   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13782   UseOneConstNR = false;
13783   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13784 }
13785
13786 /// The minimum architected relative accuracy is 2^-12. We need one
13787 /// Newton-Raphson step to have a good float result (24 bits of precision).
13788 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13789                                             DAGCombinerInfo &DCI,
13790                                             unsigned &RefinementSteps) const {
13791   EVT VT = Op.getValueType();
13792   const char *RecipOp;
13793
13794   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13795   // TODO: Add support for AVX512 (v16f32).
13796   // It is likely not profitable to do this for f64 because a double-precision
13797   // reciprocal estimate with refinement on x86 prior to FMA requires
13798   // 15 instructions: convert to single, rcpss, convert back to double, refine
13799   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13800   // along with FMA, this could be a throughput win.
13801   if (VT == MVT::f32 && Subtarget->hasSSE1())
13802     RecipOp = "divf";
13803   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13804            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13805     RecipOp = "vec-divf";
13806   else
13807     return SDValue();
13808
13809   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13810   if (!Recips.isEnabled(RecipOp))
13811     return SDValue();
13812
13813   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13814   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13815 }
13816
13817 /// If we have at least two divisions that use the same divisor, convert to
13818 /// multplication by a reciprocal. This may need to be adjusted for a given
13819 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13820 /// This is because we still need one division to calculate the reciprocal and
13821 /// then we need two multiplies by that reciprocal as replacements for the
13822 /// original divisions.
13823 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13824   return 2;
13825 }
13826
13827 static bool isAllOnes(SDValue V) {
13828   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13829   return C && C->isAllOnesValue();
13830 }
13831
13832 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13833 /// if it's possible.
13834 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13835                                      SDLoc dl, SelectionDAG &DAG) const {
13836   SDValue Op0 = And.getOperand(0);
13837   SDValue Op1 = And.getOperand(1);
13838   if (Op0.getOpcode() == ISD::TRUNCATE)
13839     Op0 = Op0.getOperand(0);
13840   if (Op1.getOpcode() == ISD::TRUNCATE)
13841     Op1 = Op1.getOperand(0);
13842
13843   SDValue LHS, RHS;
13844   if (Op1.getOpcode() == ISD::SHL)
13845     std::swap(Op0, Op1);
13846   if (Op0.getOpcode() == ISD::SHL) {
13847     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13848       if (And00C->getZExtValue() == 1) {
13849         // If we looked past a truncate, check that it's only truncating away
13850         // known zeros.
13851         unsigned BitWidth = Op0.getValueSizeInBits();
13852         unsigned AndBitWidth = And.getValueSizeInBits();
13853         if (BitWidth > AndBitWidth) {
13854           APInt Zeros, Ones;
13855           DAG.computeKnownBits(Op0, Zeros, Ones);
13856           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13857             return SDValue();
13858         }
13859         LHS = Op1;
13860         RHS = Op0.getOperand(1);
13861       }
13862   } else if (Op1.getOpcode() == ISD::Constant) {
13863     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13864     uint64_t AndRHSVal = AndRHS->getZExtValue();
13865     SDValue AndLHS = Op0;
13866
13867     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13868       LHS = AndLHS.getOperand(0);
13869       RHS = AndLHS.getOperand(1);
13870     }
13871
13872     // Use BT if the immediate can't be encoded in a TEST instruction.
13873     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13874       LHS = AndLHS;
13875       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13876     }
13877   }
13878
13879   if (LHS.getNode()) {
13880     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13881     // instruction.  Since the shift amount is in-range-or-undefined, we know
13882     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13883     // the encoding for the i16 version is larger than the i32 version.
13884     // Also promote i16 to i32 for performance / code size reason.
13885     if (LHS.getValueType() == MVT::i8 ||
13886         LHS.getValueType() == MVT::i16)
13887       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13888
13889     // If the operand types disagree, extend the shift amount to match.  Since
13890     // BT ignores high bits (like shifts) we can use anyextend.
13891     if (LHS.getValueType() != RHS.getValueType())
13892       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13893
13894     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13895     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13896     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13897                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13898   }
13899
13900   return SDValue();
13901 }
13902
13903 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13904 /// mask CMPs.
13905 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13906                               SDValue &Op1) {
13907   unsigned SSECC;
13908   bool Swap = false;
13909
13910   // SSE Condition code mapping:
13911   //  0 - EQ
13912   //  1 - LT
13913   //  2 - LE
13914   //  3 - UNORD
13915   //  4 - NEQ
13916   //  5 - NLT
13917   //  6 - NLE
13918   //  7 - ORD
13919   switch (SetCCOpcode) {
13920   default: llvm_unreachable("Unexpected SETCC condition");
13921   case ISD::SETOEQ:
13922   case ISD::SETEQ:  SSECC = 0; break;
13923   case ISD::SETOGT:
13924   case ISD::SETGT:  Swap = true; // Fallthrough
13925   case ISD::SETLT:
13926   case ISD::SETOLT: SSECC = 1; break;
13927   case ISD::SETOGE:
13928   case ISD::SETGE:  Swap = true; // Fallthrough
13929   case ISD::SETLE:
13930   case ISD::SETOLE: SSECC = 2; break;
13931   case ISD::SETUO:  SSECC = 3; break;
13932   case ISD::SETUNE:
13933   case ISD::SETNE:  SSECC = 4; break;
13934   case ISD::SETULE: Swap = true; // Fallthrough
13935   case ISD::SETUGE: SSECC = 5; break;
13936   case ISD::SETULT: Swap = true; // Fallthrough
13937   case ISD::SETUGT: SSECC = 6; break;
13938   case ISD::SETO:   SSECC = 7; break;
13939   case ISD::SETUEQ:
13940   case ISD::SETONE: SSECC = 8; break;
13941   }
13942   if (Swap)
13943     std::swap(Op0, Op1);
13944
13945   return SSECC;
13946 }
13947
13948 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
13949 // ones, and then concatenate the result back.
13950 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
13951   MVT VT = Op.getSimpleValueType();
13952
13953   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
13954          "Unsupported value type for operation");
13955
13956   unsigned NumElems = VT.getVectorNumElements();
13957   SDLoc dl(Op);
13958   SDValue CC = Op.getOperand(2);
13959
13960   // Extract the LHS vectors
13961   SDValue LHS = Op.getOperand(0);
13962   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
13963   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
13964
13965   // Extract the RHS vectors
13966   SDValue RHS = Op.getOperand(1);
13967   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
13968   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
13969
13970   // Issue the operation on the smaller types and concatenate the result back
13971   MVT EltVT = VT.getVectorElementType();
13972   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
13973   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
13974                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
13975                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
13976 }
13977
13978 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
13979   SDValue Op0 = Op.getOperand(0);
13980   SDValue Op1 = Op.getOperand(1);
13981   SDValue CC = Op.getOperand(2);
13982   MVT VT = Op.getSimpleValueType();
13983   SDLoc dl(Op);
13984
13985   assert(Op0.getValueType().getVectorElementType() == MVT::i1 &&
13986          "Unexpected type for boolean compare operation");
13987   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
13988   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
13989                                DAG.getConstant(-1, dl, VT));
13990   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
13991                                DAG.getConstant(-1, dl, VT));
13992   switch (SetCCOpcode) {
13993   default: llvm_unreachable("Unexpected SETCC condition");
13994   case ISD::SETEQ:
13995     // (x == y) -> ~(x ^ y)
13996     return DAG.getNode(ISD::XOR, dl, VT,
13997                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
13998                        DAG.getConstant(-1, dl, VT));
13999   case ISD::SETNE:
14000     // (x != y) -> (x ^ y)
14001     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14002   case ISD::SETUGT:
14003   case ISD::SETGT:
14004     // (x > y) -> (x & ~y)
14005     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14006   case ISD::SETULT:
14007   case ISD::SETLT:
14008     // (x < y) -> (~x & y)
14009     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14010   case ISD::SETULE:
14011   case ISD::SETLE:
14012     // (x <= y) -> (~x | y)
14013     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14014   case ISD::SETUGE:
14015   case ISD::SETGE:
14016     // (x >=y) -> (x | ~y)
14017     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14018   }
14019 }
14020
14021 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14022                                      const X86Subtarget *Subtarget) {
14023   SDValue Op0 = Op.getOperand(0);
14024   SDValue Op1 = Op.getOperand(1);
14025   SDValue CC = Op.getOperand(2);
14026   MVT VT = Op.getSimpleValueType();
14027   SDLoc dl(Op);
14028
14029   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
14030          Op.getValueType().getScalarType() == MVT::i1 &&
14031          "Cannot set masked compare for this operation");
14032
14033   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14034   unsigned  Opc = 0;
14035   bool Unsigned = false;
14036   bool Swap = false;
14037   unsigned SSECC;
14038   switch (SetCCOpcode) {
14039   default: llvm_unreachable("Unexpected SETCC condition");
14040   case ISD::SETNE:  SSECC = 4; break;
14041   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14042   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14043   case ISD::SETLT:  Swap = true; //fall-through
14044   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14045   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14046   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14047   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14048   case ISD::SETULE: Unsigned = true; //fall-through
14049   case ISD::SETLE:  SSECC = 2; break;
14050   }
14051
14052   if (Swap)
14053     std::swap(Op0, Op1);
14054   if (Opc)
14055     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14056   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14057   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14058                      DAG.getConstant(SSECC, dl, MVT::i8));
14059 }
14060
14061 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14062 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14063 /// return an empty value.
14064 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14065 {
14066   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14067   if (!BV)
14068     return SDValue();
14069
14070   MVT VT = Op1.getSimpleValueType();
14071   MVT EVT = VT.getVectorElementType();
14072   unsigned n = VT.getVectorNumElements();
14073   SmallVector<SDValue, 8> ULTOp1;
14074
14075   for (unsigned i = 0; i < n; ++i) {
14076     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14077     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
14078       return SDValue();
14079
14080     // Avoid underflow.
14081     APInt Val = Elt->getAPIntValue();
14082     if (Val == 0)
14083       return SDValue();
14084
14085     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14086   }
14087
14088   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14089 }
14090
14091 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14092                            SelectionDAG &DAG) {
14093   SDValue Op0 = Op.getOperand(0);
14094   SDValue Op1 = Op.getOperand(1);
14095   SDValue CC = Op.getOperand(2);
14096   MVT VT = Op.getSimpleValueType();
14097   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14098   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14099   SDLoc dl(Op);
14100
14101   if (isFP) {
14102 #ifndef NDEBUG
14103     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14104     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14105 #endif
14106
14107     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14108     unsigned Opc = X86ISD::CMPP;
14109     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14110       assert(VT.getVectorNumElements() <= 16);
14111       Opc = X86ISD::CMPM;
14112     }
14113     // In the two special cases we can't handle, emit two comparisons.
14114     if (SSECC == 8) {
14115       unsigned CC0, CC1;
14116       unsigned CombineOpc;
14117       if (SetCCOpcode == ISD::SETUEQ) {
14118         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14119       } else {
14120         assert(SetCCOpcode == ISD::SETONE);
14121         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14122       }
14123
14124       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14125                                  DAG.getConstant(CC0, dl, MVT::i8));
14126       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14127                                  DAG.getConstant(CC1, dl, MVT::i8));
14128       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14129     }
14130     // Handle all other FP comparisons here.
14131     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14132                        DAG.getConstant(SSECC, dl, MVT::i8));
14133   }
14134
14135   // Break 256-bit integer vector compare into smaller ones.
14136   if (VT.is256BitVector() && !Subtarget->hasInt256())
14137     return Lower256IntVSETCC(Op, DAG);
14138
14139   EVT OpVT = Op1.getValueType();
14140   if (OpVT.getVectorElementType() == MVT::i1)
14141     return LowerBoolVSETCC_AVX512(Op, DAG);
14142
14143   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14144   if (Subtarget->hasAVX512()) {
14145     if (Op1.getValueType().is512BitVector() ||
14146         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14147         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14148       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14149
14150     // In AVX-512 architecture setcc returns mask with i1 elements,
14151     // But there is no compare instruction for i8 and i16 elements in KNL.
14152     // We are not talking about 512-bit operands in this case, these
14153     // types are illegal.
14154     if (MaskResult &&
14155         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14156          OpVT.getVectorElementType().getSizeInBits() >= 8))
14157       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14158                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14159   }
14160
14161   // We are handling one of the integer comparisons here.  Since SSE only has
14162   // GT and EQ comparisons for integer, swapping operands and multiple
14163   // operations may be required for some comparisons.
14164   unsigned Opc;
14165   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14166   bool Subus = false;
14167
14168   switch (SetCCOpcode) {
14169   default: llvm_unreachable("Unexpected SETCC condition");
14170   case ISD::SETNE:  Invert = true;
14171   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14172   case ISD::SETLT:  Swap = true;
14173   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14174   case ISD::SETGE:  Swap = true;
14175   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14176                     Invert = true; break;
14177   case ISD::SETULT: Swap = true;
14178   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14179                     FlipSigns = true; break;
14180   case ISD::SETUGE: Swap = true;
14181   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14182                     FlipSigns = true; Invert = true; break;
14183   }
14184
14185   // Special case: Use min/max operations for SETULE/SETUGE
14186   MVT VET = VT.getVectorElementType();
14187   bool hasMinMax =
14188        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14189     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14190
14191   if (hasMinMax) {
14192     switch (SetCCOpcode) {
14193     default: break;
14194     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14195     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14196     }
14197
14198     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14199   }
14200
14201   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14202   if (!MinMax && hasSubus) {
14203     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14204     // Op0 u<= Op1:
14205     //   t = psubus Op0, Op1
14206     //   pcmpeq t, <0..0>
14207     switch (SetCCOpcode) {
14208     default: break;
14209     case ISD::SETULT: {
14210       // If the comparison is against a constant we can turn this into a
14211       // setule.  With psubus, setule does not require a swap.  This is
14212       // beneficial because the constant in the register is no longer
14213       // destructed as the destination so it can be hoisted out of a loop.
14214       // Only do this pre-AVX since vpcmp* is no longer destructive.
14215       if (Subtarget->hasAVX())
14216         break;
14217       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14218       if (ULEOp1.getNode()) {
14219         Op1 = ULEOp1;
14220         Subus = true; Invert = false; Swap = false;
14221       }
14222       break;
14223     }
14224     // Psubus is better than flip-sign because it requires no inversion.
14225     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14226     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14227     }
14228
14229     if (Subus) {
14230       Opc = X86ISD::SUBUS;
14231       FlipSigns = false;
14232     }
14233   }
14234
14235   if (Swap)
14236     std::swap(Op0, Op1);
14237
14238   // Check that the operation in question is available (most are plain SSE2,
14239   // but PCMPGTQ and PCMPEQQ have different requirements).
14240   if (VT == MVT::v2i64) {
14241     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14242       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14243
14244       // First cast everything to the right type.
14245       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14246       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14247
14248       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14249       // bits of the inputs before performing those operations. The lower
14250       // compare is always unsigned.
14251       SDValue SB;
14252       if (FlipSigns) {
14253         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14254       } else {
14255         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14256         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14257         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14258                          Sign, Zero, Sign, Zero);
14259       }
14260       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14261       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14262
14263       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14264       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14265       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14266
14267       // Create masks for only the low parts/high parts of the 64 bit integers.
14268       static const int MaskHi[] = { 1, 1, 3, 3 };
14269       static const int MaskLo[] = { 0, 0, 2, 2 };
14270       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14271       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14272       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14273
14274       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14275       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14276
14277       if (Invert)
14278         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14279
14280       return DAG.getBitcast(VT, Result);
14281     }
14282
14283     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14284       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14285       // pcmpeqd + pshufd + pand.
14286       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14287
14288       // First cast everything to the right type.
14289       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14290       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14291
14292       // Do the compare.
14293       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14294
14295       // Make sure the lower and upper halves are both all-ones.
14296       static const int Mask[] = { 1, 0, 3, 2 };
14297       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14298       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14299
14300       if (Invert)
14301         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14302
14303       return DAG.getBitcast(VT, Result);
14304     }
14305   }
14306
14307   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14308   // bits of the inputs before performing those operations.
14309   if (FlipSigns) {
14310     EVT EltVT = VT.getVectorElementType();
14311     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14312                                  VT);
14313     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14314     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14315   }
14316
14317   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14318
14319   // If the logical-not of the result is required, perform that now.
14320   if (Invert)
14321     Result = DAG.getNOT(dl, Result, VT);
14322
14323   if (MinMax)
14324     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14325
14326   if (Subus)
14327     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14328                          getZeroVector(VT, Subtarget, DAG, dl));
14329
14330   return Result;
14331 }
14332
14333 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14334
14335   MVT VT = Op.getSimpleValueType();
14336
14337   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14338
14339   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14340          && "SetCC type must be 8-bit or 1-bit integer");
14341   SDValue Op0 = Op.getOperand(0);
14342   SDValue Op1 = Op.getOperand(1);
14343   SDLoc dl(Op);
14344   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14345
14346   // Optimize to BT if possible.
14347   // Lower (X & (1 << N)) == 0 to BT(X, N).
14348   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14349   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14350   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14351       Op1.getOpcode() == ISD::Constant &&
14352       cast<ConstantSDNode>(Op1)->isNullValue() &&
14353       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14354     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14355     if (NewSetCC.getNode()) {
14356       if (VT == MVT::i1)
14357         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14358       return NewSetCC;
14359     }
14360   }
14361
14362   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14363   // these.
14364   if (Op1.getOpcode() == ISD::Constant &&
14365       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14366        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14367       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14368
14369     // If the input is a setcc, then reuse the input setcc or use a new one with
14370     // the inverted condition.
14371     if (Op0.getOpcode() == X86ISD::SETCC) {
14372       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14373       bool Invert = (CC == ISD::SETNE) ^
14374         cast<ConstantSDNode>(Op1)->isNullValue();
14375       if (!Invert)
14376         return Op0;
14377
14378       CCode = X86::GetOppositeBranchCondition(CCode);
14379       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14380                                   DAG.getConstant(CCode, dl, MVT::i8),
14381                                   Op0.getOperand(1));
14382       if (VT == MVT::i1)
14383         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14384       return SetCC;
14385     }
14386   }
14387   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14388       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14389       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14390
14391     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14392     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14393   }
14394
14395   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14396   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14397   if (X86CC == X86::COND_INVALID)
14398     return SDValue();
14399
14400   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14401   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14402   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14403                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14404   if (VT == MVT::i1)
14405     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14406   return SetCC;
14407 }
14408
14409 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14410 static bool isX86LogicalCmp(SDValue Op) {
14411   unsigned Opc = Op.getNode()->getOpcode();
14412   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14413       Opc == X86ISD::SAHF)
14414     return true;
14415   if (Op.getResNo() == 1 &&
14416       (Opc == X86ISD::ADD ||
14417        Opc == X86ISD::SUB ||
14418        Opc == X86ISD::ADC ||
14419        Opc == X86ISD::SBB ||
14420        Opc == X86ISD::SMUL ||
14421        Opc == X86ISD::UMUL ||
14422        Opc == X86ISD::INC ||
14423        Opc == X86ISD::DEC ||
14424        Opc == X86ISD::OR ||
14425        Opc == X86ISD::XOR ||
14426        Opc == X86ISD::AND))
14427     return true;
14428
14429   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14430     return true;
14431
14432   return false;
14433 }
14434
14435 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14436   if (V.getOpcode() != ISD::TRUNCATE)
14437     return false;
14438
14439   SDValue VOp0 = V.getOperand(0);
14440   unsigned InBits = VOp0.getValueSizeInBits();
14441   unsigned Bits = V.getValueSizeInBits();
14442   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14443 }
14444
14445 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14446   bool addTest = true;
14447   SDValue Cond  = Op.getOperand(0);
14448   SDValue Op1 = Op.getOperand(1);
14449   SDValue Op2 = Op.getOperand(2);
14450   SDLoc DL(Op);
14451   EVT VT = Op1.getValueType();
14452   SDValue CC;
14453
14454   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14455   // are available or VBLENDV if AVX is available.
14456   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14457   if (Cond.getOpcode() == ISD::SETCC &&
14458       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14459        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14460       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
14461     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14462     int SSECC = translateX86FSETCC(
14463         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14464
14465     if (SSECC != 8) {
14466       if (Subtarget->hasAVX512()) {
14467         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14468                                   DAG.getConstant(SSECC, DL, MVT::i8));
14469         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14470       }
14471
14472       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14473                                 DAG.getConstant(SSECC, DL, MVT::i8));
14474
14475       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14476       // of 3 logic instructions for size savings and potentially speed.
14477       // Unfortunately, there is no scalar form of VBLENDV.
14478
14479       // If either operand is a constant, don't try this. We can expect to
14480       // optimize away at least one of the logic instructions later in that
14481       // case, so that sequence would be faster than a variable blend.
14482
14483       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14484       // uses XMM0 as the selection register. That may need just as many
14485       // instructions as the AND/ANDN/OR sequence due to register moves, so
14486       // don't bother.
14487
14488       if (Subtarget->hasAVX() &&
14489           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14490
14491         // Convert to vectors, do a VSELECT, and convert back to scalar.
14492         // All of the conversions should be optimized away.
14493
14494         EVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14495         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14496         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14497         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14498
14499         EVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14500         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14501
14502         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14503
14504         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14505                            VSel, DAG.getIntPtrConstant(0, DL));
14506       }
14507       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14508       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14509       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14510     }
14511   }
14512
14513   if (VT.isVector() && VT.getScalarType() == MVT::i1) {
14514     SDValue Op1Scalar;
14515     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14516       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14517     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14518       Op1Scalar = Op1.getOperand(0);
14519     SDValue Op2Scalar;
14520     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14521       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14522     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14523       Op2Scalar = Op2.getOperand(0);
14524     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14525       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14526                                       Op1Scalar.getValueType(),
14527                                       Cond, Op1Scalar, Op2Scalar);
14528       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14529         return DAG.getBitcast(VT, newSelect);
14530       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14531       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14532                          DAG.getIntPtrConstant(0, DL));
14533     }
14534   }
14535
14536   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14537     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14538     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14539                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14540     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14541                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14542     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14543                                     Cond, Op1, Op2);
14544     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14545   }
14546
14547   if (Cond.getOpcode() == ISD::SETCC) {
14548     SDValue NewCond = LowerSETCC(Cond, DAG);
14549     if (NewCond.getNode())
14550       Cond = NewCond;
14551   }
14552
14553   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14554   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14555   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14556   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14557   if (Cond.getOpcode() == X86ISD::SETCC &&
14558       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14559       isZero(Cond.getOperand(1).getOperand(1))) {
14560     SDValue Cmp = Cond.getOperand(1);
14561
14562     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14563
14564     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14565         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14566       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14567
14568       SDValue CmpOp0 = Cmp.getOperand(0);
14569       // Apply further optimizations for special cases
14570       // (select (x != 0), -1, 0) -> neg & sbb
14571       // (select (x == 0), 0, -1) -> neg & sbb
14572       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14573         if (YC->isNullValue() &&
14574             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14575           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14576           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14577                                     DAG.getConstant(0, DL,
14578                                                     CmpOp0.getValueType()),
14579                                     CmpOp0);
14580           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14581                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14582                                     SDValue(Neg.getNode(), 1));
14583           return Res;
14584         }
14585
14586       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14587                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14588       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14589
14590       SDValue Res =   // Res = 0 or -1.
14591         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14592                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14593
14594       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14595         Res = DAG.getNOT(DL, Res, Res.getValueType());
14596
14597       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14598       if (!N2C || !N2C->isNullValue())
14599         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14600       return Res;
14601     }
14602   }
14603
14604   // Look past (and (setcc_carry (cmp ...)), 1).
14605   if (Cond.getOpcode() == ISD::AND &&
14606       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14607     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14608     if (C && C->getAPIntValue() == 1)
14609       Cond = Cond.getOperand(0);
14610   }
14611
14612   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14613   // setting operand in place of the X86ISD::SETCC.
14614   unsigned CondOpcode = Cond.getOpcode();
14615   if (CondOpcode == X86ISD::SETCC ||
14616       CondOpcode == X86ISD::SETCC_CARRY) {
14617     CC = Cond.getOperand(0);
14618
14619     SDValue Cmp = Cond.getOperand(1);
14620     unsigned Opc = Cmp.getOpcode();
14621     MVT VT = Op.getSimpleValueType();
14622
14623     bool IllegalFPCMov = false;
14624     if (VT.isFloatingPoint() && !VT.isVector() &&
14625         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14626       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14627
14628     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14629         Opc == X86ISD::BT) { // FIXME
14630       Cond = Cmp;
14631       addTest = false;
14632     }
14633   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14634              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14635              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14636               Cond.getOperand(0).getValueType() != MVT::i8)) {
14637     SDValue LHS = Cond.getOperand(0);
14638     SDValue RHS = Cond.getOperand(1);
14639     unsigned X86Opcode;
14640     unsigned X86Cond;
14641     SDVTList VTs;
14642     switch (CondOpcode) {
14643     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14644     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14645     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14646     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14647     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14648     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14649     default: llvm_unreachable("unexpected overflowing operator");
14650     }
14651     if (CondOpcode == ISD::UMULO)
14652       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14653                           MVT::i32);
14654     else
14655       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14656
14657     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14658
14659     if (CondOpcode == ISD::UMULO)
14660       Cond = X86Op.getValue(2);
14661     else
14662       Cond = X86Op.getValue(1);
14663
14664     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14665     addTest = false;
14666   }
14667
14668   if (addTest) {
14669     // Look past the truncate if the high bits are known zero.
14670     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14671       Cond = Cond.getOperand(0);
14672
14673     // We know the result of AND is compared against zero. Try to match
14674     // it to BT.
14675     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14676       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14677       if (NewSetCC.getNode()) {
14678         CC = NewSetCC.getOperand(0);
14679         Cond = NewSetCC.getOperand(1);
14680         addTest = false;
14681       }
14682     }
14683   }
14684
14685   if (addTest) {
14686     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14687     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14688   }
14689
14690   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14691   // a <  b ?  0 : -1 -> RES = setcc_carry
14692   // a >= b ? -1 :  0 -> RES = setcc_carry
14693   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14694   if (Cond.getOpcode() == X86ISD::SUB) {
14695     Cond = ConvertCmpIfNecessary(Cond, DAG);
14696     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14697
14698     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14699         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14700       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14701                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14702                                 Cond);
14703       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14704         return DAG.getNOT(DL, Res, Res.getValueType());
14705       return Res;
14706     }
14707   }
14708
14709   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14710   // widen the cmov and push the truncate through. This avoids introducing a new
14711   // branch during isel and doesn't add any extensions.
14712   if (Op.getValueType() == MVT::i8 &&
14713       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14714     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14715     if (T1.getValueType() == T2.getValueType() &&
14716         // Blacklist CopyFromReg to avoid partial register stalls.
14717         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14718       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14719       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14720       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14721     }
14722   }
14723
14724   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14725   // condition is true.
14726   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14727   SDValue Ops[] = { Op2, Op1, CC, Cond };
14728   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14729 }
14730
14731 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14732                                        const X86Subtarget *Subtarget,
14733                                        SelectionDAG &DAG) {
14734   MVT VT = Op->getSimpleValueType(0);
14735   SDValue In = Op->getOperand(0);
14736   MVT InVT = In.getSimpleValueType();
14737   MVT VTElt = VT.getVectorElementType();
14738   MVT InVTElt = InVT.getVectorElementType();
14739   SDLoc dl(Op);
14740
14741   // SKX processor
14742   if ((InVTElt == MVT::i1) &&
14743       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14744         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14745
14746        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14747         VTElt.getSizeInBits() <= 16)) ||
14748
14749        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14750         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14751
14752        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14753         VTElt.getSizeInBits() >= 32))))
14754     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14755
14756   unsigned int NumElts = VT.getVectorNumElements();
14757
14758   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14759     return SDValue();
14760
14761   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14762     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14763       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14764     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14765   }
14766
14767   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14768   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14769   SDValue NegOne =
14770    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14771                    ExtVT);
14772   SDValue Zero =
14773    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14774
14775   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14776   if (VT.is512BitVector())
14777     return V;
14778   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14779 }
14780
14781 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14782                                              const X86Subtarget *Subtarget,
14783                                              SelectionDAG &DAG) {
14784   SDValue In = Op->getOperand(0);
14785   MVT VT = Op->getSimpleValueType(0);
14786   MVT InVT = In.getSimpleValueType();
14787   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14788
14789   MVT InSVT = InVT.getScalarType();
14790   assert(VT.getScalarType().getScalarSizeInBits() > InSVT.getScalarSizeInBits());
14791
14792   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14793     return SDValue();
14794   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14795     return SDValue();
14796
14797   SDLoc dl(Op);
14798
14799   // SSE41 targets can use the pmovsx* instructions directly.
14800   if (Subtarget->hasSSE41())
14801     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14802
14803   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14804   SDValue Curr = In;
14805   MVT CurrVT = InVT;
14806
14807   // As SRAI is only available on i16/i32 types, we expand only up to i32
14808   // and handle i64 separately.
14809   while (CurrVT != VT && CurrVT.getScalarType() != MVT::i32) {
14810     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14811     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14812     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14813     Curr = DAG.getBitcast(CurrVT, Curr);
14814   }
14815
14816   SDValue SignExt = Curr;
14817   if (CurrVT != InVT) {
14818     unsigned SignExtShift =
14819         CurrVT.getScalarSizeInBits() - InSVT.getScalarSizeInBits();
14820     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14821                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14822   }
14823
14824   if (CurrVT == VT)
14825     return SignExt;
14826
14827   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14828     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14829                                DAG.getConstant(31, dl, MVT::i8));
14830     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14831     return DAG.getBitcast(VT, Ext);
14832   }
14833
14834   return SDValue();
14835 }
14836
14837 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14838                                 SelectionDAG &DAG) {
14839   MVT VT = Op->getSimpleValueType(0);
14840   SDValue In = Op->getOperand(0);
14841   MVT InVT = In.getSimpleValueType();
14842   SDLoc dl(Op);
14843
14844   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14845     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14846
14847   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14848       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14849       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14850     return SDValue();
14851
14852   if (Subtarget->hasInt256())
14853     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14854
14855   // Optimize vectors in AVX mode
14856   // Sign extend  v8i16 to v8i32 and
14857   //              v4i32 to v4i64
14858   //
14859   // Divide input vector into two parts
14860   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14861   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14862   // concat the vectors to original VT
14863
14864   unsigned NumElems = InVT.getVectorNumElements();
14865   SDValue Undef = DAG.getUNDEF(InVT);
14866
14867   SmallVector<int,8> ShufMask1(NumElems, -1);
14868   for (unsigned i = 0; i != NumElems/2; ++i)
14869     ShufMask1[i] = i;
14870
14871   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14872
14873   SmallVector<int,8> ShufMask2(NumElems, -1);
14874   for (unsigned i = 0; i != NumElems/2; ++i)
14875     ShufMask2[i] = i + NumElems/2;
14876
14877   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
14878
14879   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
14880                                 VT.getVectorNumElements()/2);
14881
14882   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
14883   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
14884
14885   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
14886 }
14887
14888 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
14889 // may emit an illegal shuffle but the expansion is still better than scalar
14890 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
14891 // we'll emit a shuffle and a arithmetic shift.
14892 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
14893 // TODO: It is possible to support ZExt by zeroing the undef values during
14894 // the shuffle phase or after the shuffle.
14895 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
14896                                  SelectionDAG &DAG) {
14897   MVT RegVT = Op.getSimpleValueType();
14898   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
14899   assert(RegVT.isInteger() &&
14900          "We only custom lower integer vector sext loads.");
14901
14902   // Nothing useful we can do without SSE2 shuffles.
14903   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
14904
14905   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
14906   SDLoc dl(Ld);
14907   EVT MemVT = Ld->getMemoryVT();
14908   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
14909   unsigned RegSz = RegVT.getSizeInBits();
14910
14911   ISD::LoadExtType Ext = Ld->getExtensionType();
14912
14913   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
14914          && "Only anyext and sext are currently implemented.");
14915   assert(MemVT != RegVT && "Cannot extend to the same type");
14916   assert(MemVT.isVector() && "Must load a vector from memory");
14917
14918   unsigned NumElems = RegVT.getVectorNumElements();
14919   unsigned MemSz = MemVT.getSizeInBits();
14920   assert(RegSz > MemSz && "Register size must be greater than the mem size");
14921
14922   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
14923     // The only way in which we have a legal 256-bit vector result but not the
14924     // integer 256-bit operations needed to directly lower a sextload is if we
14925     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
14926     // a 128-bit vector and a normal sign_extend to 256-bits that should get
14927     // correctly legalized. We do this late to allow the canonical form of
14928     // sextload to persist throughout the rest of the DAG combiner -- it wants
14929     // to fold together any extensions it can, and so will fuse a sign_extend
14930     // of an sextload into a sextload targeting a wider value.
14931     SDValue Load;
14932     if (MemSz == 128) {
14933       // Just switch this to a normal load.
14934       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
14935                                        "it must be a legal 128-bit vector "
14936                                        "type!");
14937       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
14938                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
14939                   Ld->isInvariant(), Ld->getAlignment());
14940     } else {
14941       assert(MemSz < 128 &&
14942              "Can't extend a type wider than 128 bits to a 256 bit vector!");
14943       // Do an sext load to a 128-bit vector type. We want to use the same
14944       // number of elements, but elements half as wide. This will end up being
14945       // recursively lowered by this routine, but will succeed as we definitely
14946       // have all the necessary features if we're using AVX1.
14947       EVT HalfEltVT =
14948           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
14949       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
14950       Load =
14951           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
14952                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
14953                          Ld->isNonTemporal(), Ld->isInvariant(),
14954                          Ld->getAlignment());
14955     }
14956
14957     // Replace chain users with the new chain.
14958     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
14959     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
14960
14961     // Finally, do a normal sign-extend to the desired register.
14962     return DAG.getSExtOrTrunc(Load, dl, RegVT);
14963   }
14964
14965   // All sizes must be a power of two.
14966   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
14967          "Non-power-of-two elements are not custom lowered!");
14968
14969   // Attempt to load the original value using scalar loads.
14970   // Find the largest scalar type that divides the total loaded size.
14971   MVT SclrLoadTy = MVT::i8;
14972   for (MVT Tp : MVT::integer_valuetypes()) {
14973     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
14974       SclrLoadTy = Tp;
14975     }
14976   }
14977
14978   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
14979   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
14980       (64 <= MemSz))
14981     SclrLoadTy = MVT::f64;
14982
14983   // Calculate the number of scalar loads that we need to perform
14984   // in order to load our vector from memory.
14985   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
14986
14987   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
14988          "Can only lower sext loads with a single scalar load!");
14989
14990   unsigned loadRegZize = RegSz;
14991   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
14992     loadRegZize = 128;
14993
14994   // Represent our vector as a sequence of elements which are the
14995   // largest scalar that we can load.
14996   EVT LoadUnitVecVT = EVT::getVectorVT(
14997       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
14998
14999   // Represent the data using the same element type that is stored in
15000   // memory. In practice, we ''widen'' MemVT.
15001   EVT WideVecVT =
15002       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15003                        loadRegZize / MemVT.getScalarType().getSizeInBits());
15004
15005   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15006          "Invalid vector type");
15007
15008   // We can't shuffle using an illegal type.
15009   assert(TLI.isTypeLegal(WideVecVT) &&
15010          "We only lower types that form legal widened vector types");
15011
15012   SmallVector<SDValue, 8> Chains;
15013   SDValue Ptr = Ld->getBasePtr();
15014   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15015                                       TLI.getPointerTy(DAG.getDataLayout()));
15016   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15017
15018   for (unsigned i = 0; i < NumLoads; ++i) {
15019     // Perform a single load.
15020     SDValue ScalarLoad =
15021         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15022                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15023                     Ld->getAlignment());
15024     Chains.push_back(ScalarLoad.getValue(1));
15025     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15026     // another round of DAGCombining.
15027     if (i == 0)
15028       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15029     else
15030       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15031                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15032
15033     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15034   }
15035
15036   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15037
15038   // Bitcast the loaded value to a vector of the original element type, in
15039   // the size of the target vector type.
15040   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15041   unsigned SizeRatio = RegSz / MemSz;
15042
15043   if (Ext == ISD::SEXTLOAD) {
15044     // If we have SSE4.1, we can directly emit a VSEXT node.
15045     if (Subtarget->hasSSE41()) {
15046       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15047       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15048       return Sext;
15049     }
15050
15051     // Otherwise we'll shuffle the small elements in the high bits of the
15052     // larger type and perform an arithmetic shift. If the shift is not legal
15053     // it's better to scalarize.
15054     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
15055            "We can't implement a sext load without an arithmetic right shift!");
15056
15057     // Redistribute the loaded elements into the different locations.
15058     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15059     for (unsigned i = 0; i != NumElems; ++i)
15060       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
15061
15062     SDValue Shuff = DAG.getVectorShuffle(
15063         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15064
15065     Shuff = DAG.getBitcast(RegVT, Shuff);
15066
15067     // Build the arithmetic shift.
15068     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
15069                    MemVT.getVectorElementType().getSizeInBits();
15070     Shuff =
15071         DAG.getNode(ISD::SRA, dl, RegVT, Shuff,
15072                     DAG.getConstant(Amt, dl, RegVT));
15073
15074     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15075     return Shuff;
15076   }
15077
15078   // Redistribute the loaded elements into the different locations.
15079   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15080   for (unsigned i = 0; i != NumElems; ++i)
15081     ShuffleVec[i * SizeRatio] = i;
15082
15083   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15084                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15085
15086   // Bitcast to the requested type.
15087   Shuff = DAG.getBitcast(RegVT, Shuff);
15088   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15089   return Shuff;
15090 }
15091
15092 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15093 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15094 // from the AND / OR.
15095 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15096   Opc = Op.getOpcode();
15097   if (Opc != ISD::OR && Opc != ISD::AND)
15098     return false;
15099   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15100           Op.getOperand(0).hasOneUse() &&
15101           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15102           Op.getOperand(1).hasOneUse());
15103 }
15104
15105 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15106 // 1 and that the SETCC node has a single use.
15107 static bool isXor1OfSetCC(SDValue Op) {
15108   if (Op.getOpcode() != ISD::XOR)
15109     return false;
15110   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15111   if (N1C && N1C->getAPIntValue() == 1) {
15112     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15113       Op.getOperand(0).hasOneUse();
15114   }
15115   return false;
15116 }
15117
15118 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15119   bool addTest = true;
15120   SDValue Chain = Op.getOperand(0);
15121   SDValue Cond  = Op.getOperand(1);
15122   SDValue Dest  = Op.getOperand(2);
15123   SDLoc dl(Op);
15124   SDValue CC;
15125   bool Inverted = false;
15126
15127   if (Cond.getOpcode() == ISD::SETCC) {
15128     // Check for setcc([su]{add,sub,mul}o == 0).
15129     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15130         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15131         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15132         Cond.getOperand(0).getResNo() == 1 &&
15133         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15134          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15135          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15136          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15137          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15138          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15139       Inverted = true;
15140       Cond = Cond.getOperand(0);
15141     } else {
15142       SDValue NewCond = LowerSETCC(Cond, DAG);
15143       if (NewCond.getNode())
15144         Cond = NewCond;
15145     }
15146   }
15147 #if 0
15148   // FIXME: LowerXALUO doesn't handle these!!
15149   else if (Cond.getOpcode() == X86ISD::ADD  ||
15150            Cond.getOpcode() == X86ISD::SUB  ||
15151            Cond.getOpcode() == X86ISD::SMUL ||
15152            Cond.getOpcode() == X86ISD::UMUL)
15153     Cond = LowerXALUO(Cond, DAG);
15154 #endif
15155
15156   // Look pass (and (setcc_carry (cmp ...)), 1).
15157   if (Cond.getOpcode() == ISD::AND &&
15158       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15159     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15160     if (C && C->getAPIntValue() == 1)
15161       Cond = Cond.getOperand(0);
15162   }
15163
15164   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15165   // setting operand in place of the X86ISD::SETCC.
15166   unsigned CondOpcode = Cond.getOpcode();
15167   if (CondOpcode == X86ISD::SETCC ||
15168       CondOpcode == X86ISD::SETCC_CARRY) {
15169     CC = Cond.getOperand(0);
15170
15171     SDValue Cmp = Cond.getOperand(1);
15172     unsigned Opc = Cmp.getOpcode();
15173     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15174     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15175       Cond = Cmp;
15176       addTest = false;
15177     } else {
15178       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15179       default: break;
15180       case X86::COND_O:
15181       case X86::COND_B:
15182         // These can only come from an arithmetic instruction with overflow,
15183         // e.g. SADDO, UADDO.
15184         Cond = Cond.getNode()->getOperand(1);
15185         addTest = false;
15186         break;
15187       }
15188     }
15189   }
15190   CondOpcode = Cond.getOpcode();
15191   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15192       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15193       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15194        Cond.getOperand(0).getValueType() != MVT::i8)) {
15195     SDValue LHS = Cond.getOperand(0);
15196     SDValue RHS = Cond.getOperand(1);
15197     unsigned X86Opcode;
15198     unsigned X86Cond;
15199     SDVTList VTs;
15200     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15201     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15202     // X86ISD::INC).
15203     switch (CondOpcode) {
15204     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15205     case ISD::SADDO:
15206       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15207         if (C->isOne()) {
15208           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15209           break;
15210         }
15211       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15212     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15213     case ISD::SSUBO:
15214       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15215         if (C->isOne()) {
15216           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15217           break;
15218         }
15219       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15220     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15221     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15222     default: llvm_unreachable("unexpected overflowing operator");
15223     }
15224     if (Inverted)
15225       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15226     if (CondOpcode == ISD::UMULO)
15227       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15228                           MVT::i32);
15229     else
15230       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15231
15232     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15233
15234     if (CondOpcode == ISD::UMULO)
15235       Cond = X86Op.getValue(2);
15236     else
15237       Cond = X86Op.getValue(1);
15238
15239     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15240     addTest = false;
15241   } else {
15242     unsigned CondOpc;
15243     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15244       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15245       if (CondOpc == ISD::OR) {
15246         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15247         // two branches instead of an explicit OR instruction with a
15248         // separate test.
15249         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15250             isX86LogicalCmp(Cmp)) {
15251           CC = Cond.getOperand(0).getOperand(0);
15252           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15253                               Chain, Dest, CC, Cmp);
15254           CC = Cond.getOperand(1).getOperand(0);
15255           Cond = Cmp;
15256           addTest = false;
15257         }
15258       } else { // ISD::AND
15259         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15260         // two branches instead of an explicit AND instruction with a
15261         // separate test. However, we only do this if this block doesn't
15262         // have a fall-through edge, because this requires an explicit
15263         // jmp when the condition is false.
15264         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15265             isX86LogicalCmp(Cmp) &&
15266             Op.getNode()->hasOneUse()) {
15267           X86::CondCode CCode =
15268             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15269           CCode = X86::GetOppositeBranchCondition(CCode);
15270           CC = DAG.getConstant(CCode, dl, MVT::i8);
15271           SDNode *User = *Op.getNode()->use_begin();
15272           // Look for an unconditional branch following this conditional branch.
15273           // We need this because we need to reverse the successors in order
15274           // to implement FCMP_OEQ.
15275           if (User->getOpcode() == ISD::BR) {
15276             SDValue FalseBB = User->getOperand(1);
15277             SDNode *NewBR =
15278               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15279             assert(NewBR == User);
15280             (void)NewBR;
15281             Dest = FalseBB;
15282
15283             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15284                                 Chain, Dest, CC, Cmp);
15285             X86::CondCode CCode =
15286               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15287             CCode = X86::GetOppositeBranchCondition(CCode);
15288             CC = DAG.getConstant(CCode, dl, MVT::i8);
15289             Cond = Cmp;
15290             addTest = false;
15291           }
15292         }
15293       }
15294     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15295       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15296       // It should be transformed during dag combiner except when the condition
15297       // is set by a arithmetics with overflow node.
15298       X86::CondCode CCode =
15299         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15300       CCode = X86::GetOppositeBranchCondition(CCode);
15301       CC = DAG.getConstant(CCode, dl, MVT::i8);
15302       Cond = Cond.getOperand(0).getOperand(1);
15303       addTest = false;
15304     } else if (Cond.getOpcode() == ISD::SETCC &&
15305                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15306       // For FCMP_OEQ, we can emit
15307       // two branches instead of an explicit AND instruction with a
15308       // separate test. However, we only do this if this block doesn't
15309       // have a fall-through edge, because this requires an explicit
15310       // jmp when the condition is false.
15311       if (Op.getNode()->hasOneUse()) {
15312         SDNode *User = *Op.getNode()->use_begin();
15313         // Look for an unconditional branch following this conditional branch.
15314         // We need this because we need to reverse the successors in order
15315         // to implement FCMP_OEQ.
15316         if (User->getOpcode() == ISD::BR) {
15317           SDValue FalseBB = User->getOperand(1);
15318           SDNode *NewBR =
15319             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15320           assert(NewBR == User);
15321           (void)NewBR;
15322           Dest = FalseBB;
15323
15324           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15325                                     Cond.getOperand(0), Cond.getOperand(1));
15326           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15327           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15328           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15329                               Chain, Dest, CC, Cmp);
15330           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15331           Cond = Cmp;
15332           addTest = false;
15333         }
15334       }
15335     } else if (Cond.getOpcode() == ISD::SETCC &&
15336                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15337       // For FCMP_UNE, we can emit
15338       // two branches instead of an explicit AND instruction with a
15339       // separate test. However, we only do this if this block doesn't
15340       // have a fall-through edge, because this requires an explicit
15341       // jmp when the condition is false.
15342       if (Op.getNode()->hasOneUse()) {
15343         SDNode *User = *Op.getNode()->use_begin();
15344         // Look for an unconditional branch following this conditional branch.
15345         // We need this because we need to reverse the successors in order
15346         // to implement FCMP_UNE.
15347         if (User->getOpcode() == ISD::BR) {
15348           SDValue FalseBB = User->getOperand(1);
15349           SDNode *NewBR =
15350             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15351           assert(NewBR == User);
15352           (void)NewBR;
15353
15354           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15355                                     Cond.getOperand(0), Cond.getOperand(1));
15356           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15357           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15358           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15359                               Chain, Dest, CC, Cmp);
15360           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15361           Cond = Cmp;
15362           addTest = false;
15363           Dest = FalseBB;
15364         }
15365       }
15366     }
15367   }
15368
15369   if (addTest) {
15370     // Look pass the truncate if the high bits are known zero.
15371     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15372         Cond = Cond.getOperand(0);
15373
15374     // We know the result of AND is compared against zero. Try to match
15375     // it to BT.
15376     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15377       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15378       if (NewSetCC.getNode()) {
15379         CC = NewSetCC.getOperand(0);
15380         Cond = NewSetCC.getOperand(1);
15381         addTest = false;
15382       }
15383     }
15384   }
15385
15386   if (addTest) {
15387     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15388     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15389     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15390   }
15391   Cond = ConvertCmpIfNecessary(Cond, DAG);
15392   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15393                      Chain, Dest, CC, Cond);
15394 }
15395
15396 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15397 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15398 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15399 // that the guard pages used by the OS virtual memory manager are allocated in
15400 // correct sequence.
15401 SDValue
15402 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15403                                            SelectionDAG &DAG) const {
15404   MachineFunction &MF = DAG.getMachineFunction();
15405   bool SplitStack = MF.shouldSplitStack();
15406   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15407                SplitStack;
15408   SDLoc dl(Op);
15409
15410   if (!Lower) {
15411     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15412     SDNode* Node = Op.getNode();
15413
15414     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15415     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15416         " not tell us which reg is the stack pointer!");
15417     EVT VT = Node->getValueType(0);
15418     SDValue Tmp1 = SDValue(Node, 0);
15419     SDValue Tmp2 = SDValue(Node, 1);
15420     SDValue Tmp3 = Node->getOperand(2);
15421     SDValue Chain = Tmp1.getOperand(0);
15422
15423     // Chain the dynamic stack allocation so that it doesn't modify the stack
15424     // pointer when other instructions are using the stack.
15425     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15426         SDLoc(Node));
15427
15428     SDValue Size = Tmp2.getOperand(1);
15429     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15430     Chain = SP.getValue(1);
15431     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15432     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15433     unsigned StackAlign = TFI.getStackAlignment();
15434     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15435     if (Align > StackAlign)
15436       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15437           DAG.getConstant(-(uint64_t)Align, dl, VT));
15438     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15439
15440     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15441         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15442         SDLoc(Node));
15443
15444     SDValue Ops[2] = { Tmp1, Tmp2 };
15445     return DAG.getMergeValues(Ops, dl);
15446   }
15447
15448   // Get the inputs.
15449   SDValue Chain = Op.getOperand(0);
15450   SDValue Size  = Op.getOperand(1);
15451   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15452   EVT VT = Op.getNode()->getValueType(0);
15453
15454   bool Is64Bit = Subtarget->is64Bit();
15455   MVT SPTy = getPointerTy(DAG.getDataLayout());
15456
15457   if (SplitStack) {
15458     MachineRegisterInfo &MRI = MF.getRegInfo();
15459
15460     if (Is64Bit) {
15461       // The 64 bit implementation of segmented stacks needs to clobber both r10
15462       // r11. This makes it impossible to use it along with nested parameters.
15463       const Function *F = MF.getFunction();
15464
15465       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15466            I != E; ++I)
15467         if (I->hasNestAttr())
15468           report_fatal_error("Cannot use segmented stacks with functions that "
15469                              "have nested arguments.");
15470     }
15471
15472     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15473     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15474     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15475     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15476                                 DAG.getRegister(Vreg, SPTy));
15477     SDValue Ops1[2] = { Value, Chain };
15478     return DAG.getMergeValues(Ops1, dl);
15479   } else {
15480     SDValue Flag;
15481     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15482
15483     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15484     Flag = Chain.getValue(1);
15485     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15486
15487     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15488
15489     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15490     unsigned SPReg = RegInfo->getStackRegister();
15491     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15492     Chain = SP.getValue(1);
15493
15494     if (Align) {
15495       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15496                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15497       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15498     }
15499
15500     SDValue Ops1[2] = { SP, Chain };
15501     return DAG.getMergeValues(Ops1, dl);
15502   }
15503 }
15504
15505 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15506   MachineFunction &MF = DAG.getMachineFunction();
15507   auto PtrVT = getPointerTy(MF.getDataLayout());
15508   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15509
15510   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15511   SDLoc DL(Op);
15512
15513   if (!Subtarget->is64Bit() ||
15514       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15515     // vastart just stores the address of the VarArgsFrameIndex slot into the
15516     // memory location argument.
15517     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15518     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15519                         MachinePointerInfo(SV), false, false, 0);
15520   }
15521
15522   // __va_list_tag:
15523   //   gp_offset         (0 - 6 * 8)
15524   //   fp_offset         (48 - 48 + 8 * 16)
15525   //   overflow_arg_area (point to parameters coming in memory).
15526   //   reg_save_area
15527   SmallVector<SDValue, 8> MemOps;
15528   SDValue FIN = Op.getOperand(1);
15529   // Store gp_offset
15530   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15531                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15532                                                DL, MVT::i32),
15533                                FIN, MachinePointerInfo(SV), false, false, 0);
15534   MemOps.push_back(Store);
15535
15536   // Store fp_offset
15537   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15538   Store = DAG.getStore(Op.getOperand(0), DL,
15539                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15540                                        MVT::i32),
15541                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15542   MemOps.push_back(Store);
15543
15544   // Store ptr to overflow_arg_area
15545   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15546   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15547   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15548                        MachinePointerInfo(SV, 8),
15549                        false, false, 0);
15550   MemOps.push_back(Store);
15551
15552   // Store ptr to reg_save_area.
15553   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15554       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15555   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15556   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15557       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15558   MemOps.push_back(Store);
15559   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15560 }
15561
15562 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15563   assert(Subtarget->is64Bit() &&
15564          "LowerVAARG only handles 64-bit va_arg!");
15565   assert(Op.getNode()->getNumOperands() == 4);
15566
15567   MachineFunction &MF = DAG.getMachineFunction();
15568   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15569     // The Win64 ABI uses char* instead of a structure.
15570     return DAG.expandVAArg(Op.getNode());
15571
15572   SDValue Chain = Op.getOperand(0);
15573   SDValue SrcPtr = Op.getOperand(1);
15574   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15575   unsigned Align = Op.getConstantOperandVal(3);
15576   SDLoc dl(Op);
15577
15578   EVT ArgVT = Op.getNode()->getValueType(0);
15579   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15580   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15581   uint8_t ArgMode;
15582
15583   // Decide which area this value should be read from.
15584   // TODO: Implement the AMD64 ABI in its entirety. This simple
15585   // selection mechanism works only for the basic types.
15586   if (ArgVT == MVT::f80) {
15587     llvm_unreachable("va_arg for f80 not yet implemented");
15588   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15589     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15590   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15591     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15592   } else {
15593     llvm_unreachable("Unhandled argument type in LowerVAARG");
15594   }
15595
15596   if (ArgMode == 2) {
15597     // Sanity Check: Make sure using fp_offset makes sense.
15598     assert(!Subtarget->useSoftFloat() &&
15599            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15600            Subtarget->hasSSE1());
15601   }
15602
15603   // Insert VAARG_64 node into the DAG
15604   // VAARG_64 returns two values: Variable Argument Address, Chain
15605   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15606                        DAG.getConstant(ArgMode, dl, MVT::i8),
15607                        DAG.getConstant(Align, dl, MVT::i32)};
15608   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15609   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15610                                           VTs, InstOps, MVT::i64,
15611                                           MachinePointerInfo(SV),
15612                                           /*Align=*/0,
15613                                           /*Volatile=*/false,
15614                                           /*ReadMem=*/true,
15615                                           /*WriteMem=*/true);
15616   Chain = VAARG.getValue(1);
15617
15618   // Load the next argument and return it
15619   return DAG.getLoad(ArgVT, dl,
15620                      Chain,
15621                      VAARG,
15622                      MachinePointerInfo(),
15623                      false, false, false, 0);
15624 }
15625
15626 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15627                            SelectionDAG &DAG) {
15628   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15629   // where a va_list is still an i8*.
15630   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15631   if (Subtarget->isCallingConvWin64(
15632         DAG.getMachineFunction().getFunction()->getCallingConv()))
15633     // Probably a Win64 va_copy.
15634     return DAG.expandVACopy(Op.getNode());
15635
15636   SDValue Chain = Op.getOperand(0);
15637   SDValue DstPtr = Op.getOperand(1);
15638   SDValue SrcPtr = Op.getOperand(2);
15639   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15640   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15641   SDLoc DL(Op);
15642
15643   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15644                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15645                        false, false,
15646                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15647 }
15648
15649 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15650 // amount is a constant. Takes immediate version of shift as input.
15651 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15652                                           SDValue SrcOp, uint64_t ShiftAmt,
15653                                           SelectionDAG &DAG) {
15654   MVT ElementType = VT.getVectorElementType();
15655
15656   // Fold this packed shift into its first operand if ShiftAmt is 0.
15657   if (ShiftAmt == 0)
15658     return SrcOp;
15659
15660   // Check for ShiftAmt >= element width
15661   if (ShiftAmt >= ElementType.getSizeInBits()) {
15662     if (Opc == X86ISD::VSRAI)
15663       ShiftAmt = ElementType.getSizeInBits() - 1;
15664     else
15665       return DAG.getConstant(0, dl, VT);
15666   }
15667
15668   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15669          && "Unknown target vector shift-by-constant node");
15670
15671   // Fold this packed vector shift into a build vector if SrcOp is a
15672   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15673   if (VT == SrcOp.getSimpleValueType() &&
15674       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15675     SmallVector<SDValue, 8> Elts;
15676     unsigned NumElts = SrcOp->getNumOperands();
15677     ConstantSDNode *ND;
15678
15679     switch(Opc) {
15680     default: llvm_unreachable(nullptr);
15681     case X86ISD::VSHLI:
15682       for (unsigned i=0; i!=NumElts; ++i) {
15683         SDValue CurrentOp = SrcOp->getOperand(i);
15684         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15685           Elts.push_back(CurrentOp);
15686           continue;
15687         }
15688         ND = cast<ConstantSDNode>(CurrentOp);
15689         const APInt &C = ND->getAPIntValue();
15690         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15691       }
15692       break;
15693     case X86ISD::VSRLI:
15694       for (unsigned i=0; i!=NumElts; ++i) {
15695         SDValue CurrentOp = SrcOp->getOperand(i);
15696         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15697           Elts.push_back(CurrentOp);
15698           continue;
15699         }
15700         ND = cast<ConstantSDNode>(CurrentOp);
15701         const APInt &C = ND->getAPIntValue();
15702         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15703       }
15704       break;
15705     case X86ISD::VSRAI:
15706       for (unsigned i=0; i!=NumElts; ++i) {
15707         SDValue CurrentOp = SrcOp->getOperand(i);
15708         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15709           Elts.push_back(CurrentOp);
15710           continue;
15711         }
15712         ND = cast<ConstantSDNode>(CurrentOp);
15713         const APInt &C = ND->getAPIntValue();
15714         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15715       }
15716       break;
15717     }
15718
15719     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15720   }
15721
15722   return DAG.getNode(Opc, dl, VT, SrcOp,
15723                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15724 }
15725
15726 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15727 // may or may not be a constant. Takes immediate version of shift as input.
15728 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15729                                    SDValue SrcOp, SDValue ShAmt,
15730                                    SelectionDAG &DAG) {
15731   MVT SVT = ShAmt.getSimpleValueType();
15732   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15733
15734   // Catch shift-by-constant.
15735   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15736     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15737                                       CShAmt->getZExtValue(), DAG);
15738
15739   // Change opcode to non-immediate version
15740   switch (Opc) {
15741     default: llvm_unreachable("Unknown target vector shift node");
15742     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15743     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15744     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15745   }
15746
15747   const X86Subtarget &Subtarget =
15748       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15749   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15750       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15751     // Let the shuffle legalizer expand this shift amount node.
15752     SDValue Op0 = ShAmt.getOperand(0);
15753     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15754     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15755   } else {
15756     // Need to build a vector containing shift amount.
15757     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15758     SmallVector<SDValue, 4> ShOps;
15759     ShOps.push_back(ShAmt);
15760     if (SVT == MVT::i32) {
15761       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15762       ShOps.push_back(DAG.getUNDEF(SVT));
15763     }
15764     ShOps.push_back(DAG.getUNDEF(SVT));
15765
15766     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15767     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15768   }
15769
15770   // The return type has to be a 128-bit type with the same element
15771   // type as the input type.
15772   MVT EltVT = VT.getVectorElementType();
15773   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15774
15775   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15776   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15777 }
15778
15779 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15780 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15781 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15782 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15783                                     SDValue PreservedSrc,
15784                                     const X86Subtarget *Subtarget,
15785                                     SelectionDAG &DAG) {
15786     EVT VT = Op.getValueType();
15787     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
15788                                   MVT::i1, VT.getVectorNumElements());
15789     SDValue VMask = SDValue();
15790     unsigned OpcodeSelect = ISD::VSELECT;
15791     SDLoc dl(Op);
15792
15793     assert(MaskVT.isSimple() && "invalid mask type");
15794
15795     if (isAllOnes(Mask))
15796       return Op;
15797
15798     if (MaskVT.bitsGT(Mask.getValueType())) {
15799       EVT newMaskVT =  EVT::getIntegerVT(*DAG.getContext(),
15800                                          MaskVT.getSizeInBits());
15801       VMask = DAG.getBitcast(MaskVT,
15802                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15803     } else {
15804       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15805                                        Mask.getValueType().getSizeInBits());
15806       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15807       // are extracted by EXTRACT_SUBVECTOR.
15808       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15809                           DAG.getBitcast(BitcastVT, Mask),
15810                           DAG.getIntPtrConstant(0, dl));
15811     }
15812
15813     switch (Op.getOpcode()) {
15814       default: break;
15815       case X86ISD::PCMPEQM:
15816       case X86ISD::PCMPGTM:
15817       case X86ISD::CMPM:
15818       case X86ISD::CMPMU:
15819         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15820       case X86ISD::VFPCLASS:
15821         return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15822       case X86ISD::VTRUNC:
15823       case X86ISD::VTRUNCS:
15824       case X86ISD::VTRUNCUS:
15825         // We can't use ISD::VSELECT here because it is not always "Legal"
15826         // for the destination type. For example vpmovqb require only AVX512
15827         // and vselect that can operate on byte element type require BWI
15828         OpcodeSelect = X86ISD::SELECT;
15829         break;
15830     }
15831     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15832       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15833     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15834 }
15835
15836 /// \brief Creates an SDNode for a predicated scalar operation.
15837 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15838 /// The mask is coming as MVT::i8 and it should be truncated
15839 /// to MVT::i1 while lowering masking intrinsics.
15840 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15841 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15842 /// for a scalar instruction.
15843 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15844                                     SDValue PreservedSrc,
15845                                     const X86Subtarget *Subtarget,
15846                                     SelectionDAG &DAG) {
15847   if (isAllOnes(Mask))
15848     return Op;
15849
15850   EVT VT = Op.getValueType();
15851   SDLoc dl(Op);
15852   // The mask should be of type MVT::i1
15853   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15854
15855   if (Op.getOpcode() == X86ISD::FSETCC)
15856     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15857
15858   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15859     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15860   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15861 }
15862
15863 static int getSEHRegistrationNodeSize(const Function *Fn) {
15864   if (!Fn->hasPersonalityFn())
15865     report_fatal_error(
15866         "querying registration node size for function without personality");
15867   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15868   // WinEHStatePass for the full struct definition.
15869   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15870   case EHPersonality::MSVC_X86SEH: return 24;
15871   case EHPersonality::MSVC_CXX: return 16;
15872   default: break;
15873   }
15874   report_fatal_error("can only recover FP for MSVC EH personality functions");
15875 }
15876
15877 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15878 /// function or when returning to a parent frame after catching an exception, we
15879 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15880 /// Here's the math:
15881 ///   RegNodeBase = EntryEBP - RegNodeSize
15882 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15883 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15884 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15885 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15886                                    SDValue EntryEBP) {
15887   MachineFunction &MF = DAG.getMachineFunction();
15888   SDLoc dl;
15889
15890   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15891   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15892
15893   // It's possible that the parent function no longer has a personality function
15894   // if the exceptional code was optimized away, in which case we just return
15895   // the incoming EBP.
15896   if (!Fn->hasPersonalityFn())
15897     return EntryEBP;
15898
15899   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
15900
15901   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
15902   // registration.
15903   MCSymbol *OffsetSym =
15904       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
15905           GlobalValue::getRealLinkageName(Fn->getName()));
15906   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
15907   SDValue RegNodeFrameOffset =
15908       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
15909
15910   // RegNodeBase = EntryEBP - RegNodeSize
15911   // ParentFP = RegNodeBase - RegNodeFrameOffset
15912   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
15913                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
15914   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
15915 }
15916
15917 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
15918                                        SelectionDAG &DAG) {
15919   SDLoc dl(Op);
15920   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15921   EVT VT = Op.getValueType();
15922   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
15923   if (IntrData) {
15924     switch(IntrData->Type) {
15925     case INTR_TYPE_1OP:
15926       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
15927     case INTR_TYPE_2OP:
15928       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15929         Op.getOperand(2));
15930     case INTR_TYPE_2OP_IMM8:
15931       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15932                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
15933     case INTR_TYPE_3OP:
15934       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15935         Op.getOperand(2), Op.getOperand(3));
15936     case INTR_TYPE_4OP:
15937       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
15938         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
15939     case INTR_TYPE_1OP_MASK_RM: {
15940       SDValue Src = Op.getOperand(1);
15941       SDValue PassThru = Op.getOperand(2);
15942       SDValue Mask = Op.getOperand(3);
15943       SDValue RoundingMode;
15944       // We allways add rounding mode to the Node.
15945       // If the rounding mode is not specified, we add the
15946       // "current direction" mode.
15947       if (Op.getNumOperands() == 4)
15948         RoundingMode =
15949           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
15950       else
15951         RoundingMode = Op.getOperand(4);
15952       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15953       if (IntrWithRoundingModeOpcode != 0)
15954         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
15955             X86::STATIC_ROUNDING::CUR_DIRECTION)
15956           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15957                                       dl, Op.getValueType(), Src, RoundingMode),
15958                                       Mask, PassThru, Subtarget, DAG);
15959       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
15960                                               RoundingMode),
15961                                   Mask, PassThru, Subtarget, DAG);
15962     }
15963     case INTR_TYPE_1OP_MASK: {
15964       SDValue Src = Op.getOperand(1);
15965       SDValue PassThru = Op.getOperand(2);
15966       SDValue Mask = Op.getOperand(3);
15967       // We add rounding mode to the Node when
15968       //   - RM Opcode is specified and
15969       //   - RM is not "current direction".
15970       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
15971       if (IntrWithRoundingModeOpcode != 0) {
15972         SDValue Rnd = Op.getOperand(4);
15973         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
15974         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
15975           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
15976                                       dl, Op.getValueType(),
15977                                       Src, Rnd),
15978                                       Mask, PassThru, Subtarget, DAG);
15979         }
15980       }
15981       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
15982                                   Mask, PassThru, Subtarget, DAG);
15983     }
15984     case INTR_TYPE_SCALAR_MASK: {
15985       SDValue Src1 = Op.getOperand(1);
15986       SDValue Src2 = Op.getOperand(2);
15987       SDValue passThru = Op.getOperand(3);
15988       SDValue Mask = Op.getOperand(4);
15989       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
15990                                   Mask, passThru, Subtarget, DAG);
15991     }
15992     case INTR_TYPE_SCALAR_MASK_RM: {
15993       SDValue Src1 = Op.getOperand(1);
15994       SDValue Src2 = Op.getOperand(2);
15995       SDValue Src0 = Op.getOperand(3);
15996       SDValue Mask = Op.getOperand(4);
15997       // There are 2 kinds of intrinsics in this group:
15998       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
15999       // (2) With rounding mode and sae - 7 operands.
16000       if (Op.getNumOperands() == 6) {
16001         SDValue Sae  = Op.getOperand(5);
16002         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16003         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16004                                                 Sae),
16005                                     Mask, Src0, Subtarget, DAG);
16006       }
16007       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16008       SDValue RoundingMode  = Op.getOperand(5);
16009       SDValue Sae  = Op.getOperand(6);
16010       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16011                                               RoundingMode, Sae),
16012                                   Mask, Src0, Subtarget, DAG);
16013     }
16014     case INTR_TYPE_2OP_MASK: {
16015       SDValue Src1 = Op.getOperand(1);
16016       SDValue Src2 = Op.getOperand(2);
16017       SDValue PassThru = Op.getOperand(3);
16018       SDValue Mask = Op.getOperand(4);
16019       // We specify 2 possible opcodes for intrinsics with rounding modes.
16020       // First, we check if the intrinsic may have non-default rounding mode,
16021       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16022       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16023       if (IntrWithRoundingModeOpcode != 0) {
16024         SDValue Rnd = Op.getOperand(5);
16025         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16026         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16027           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16028                                       dl, Op.getValueType(),
16029                                       Src1, Src2, Rnd),
16030                                       Mask, PassThru, Subtarget, DAG);
16031         }
16032       }
16033       // TODO: Intrinsics should have fast-math-flags to propagate.
16034       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16035                                   Mask, PassThru, Subtarget, DAG);
16036     }
16037     case INTR_TYPE_2OP_MASK_RM: {
16038       SDValue Src1 = Op.getOperand(1);
16039       SDValue Src2 = Op.getOperand(2);
16040       SDValue PassThru = Op.getOperand(3);
16041       SDValue Mask = Op.getOperand(4);
16042       // We specify 2 possible modes for intrinsics, with/without rounding
16043       // modes.
16044       // First, we check if the intrinsic have rounding mode (6 operands),
16045       // if not, we set rounding mode to "current".
16046       SDValue Rnd;
16047       if (Op.getNumOperands() == 6)
16048         Rnd = Op.getOperand(5);
16049       else
16050         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16051       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16052                                               Src1, Src2, Rnd),
16053                                   Mask, PassThru, Subtarget, DAG);
16054     }
16055     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16056       SDValue Src1 = Op.getOperand(1);
16057       SDValue Src2 = Op.getOperand(2);
16058       SDValue Src3 = Op.getOperand(3);
16059       SDValue PassThru = Op.getOperand(4);
16060       SDValue Mask = Op.getOperand(5);
16061       SDValue Sae  = Op.getOperand(6);
16062
16063       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16064                                               Src2, Src3, Sae),
16065                                   Mask, PassThru, Subtarget, DAG);
16066     }
16067     case INTR_TYPE_3OP_MASK_RM: {
16068       SDValue Src1 = Op.getOperand(1);
16069       SDValue Src2 = Op.getOperand(2);
16070       SDValue Imm = Op.getOperand(3);
16071       SDValue PassThru = Op.getOperand(4);
16072       SDValue Mask = Op.getOperand(5);
16073       // We specify 2 possible modes for intrinsics, with/without rounding
16074       // modes.
16075       // First, we check if the intrinsic have rounding mode (7 operands),
16076       // if not, we set rounding mode to "current".
16077       SDValue Rnd;
16078       if (Op.getNumOperands() == 7)
16079         Rnd = Op.getOperand(6);
16080       else
16081         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16082       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16083         Src1, Src2, Imm, Rnd),
16084         Mask, PassThru, Subtarget, DAG);
16085     }
16086     case INTR_TYPE_3OP_IMM8_MASK:
16087     case INTR_TYPE_3OP_MASK:
16088     case INSERT_SUBVEC: {
16089       SDValue Src1 = Op.getOperand(1);
16090       SDValue Src2 = Op.getOperand(2);
16091       SDValue Src3 = Op.getOperand(3);
16092       SDValue PassThru = Op.getOperand(4);
16093       SDValue Mask = Op.getOperand(5);
16094
16095       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16096         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16097       else if (IntrData->Type == INSERT_SUBVEC) {
16098         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16099         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16100         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16101         Imm *= Src2.getValueType().getVectorNumElements();
16102         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16103       }
16104
16105       // We specify 2 possible opcodes for intrinsics with rounding modes.
16106       // First, we check if the intrinsic may have non-default rounding mode,
16107       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16108       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16109       if (IntrWithRoundingModeOpcode != 0) {
16110         SDValue Rnd = Op.getOperand(6);
16111         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16112         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16113           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16114                                       dl, Op.getValueType(),
16115                                       Src1, Src2, Src3, Rnd),
16116                                       Mask, PassThru, Subtarget, DAG);
16117         }
16118       }
16119       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16120                                               Src1, Src2, Src3),
16121                                   Mask, PassThru, Subtarget, DAG);
16122     }
16123     case VPERM_3OP_MASKZ:
16124     case VPERM_3OP_MASK:
16125     case FMA_OP_MASK3:
16126     case FMA_OP_MASKZ:
16127     case FMA_OP_MASK: {
16128       SDValue Src1 = Op.getOperand(1);
16129       SDValue Src2 = Op.getOperand(2);
16130       SDValue Src3 = Op.getOperand(3);
16131       SDValue Mask = Op.getOperand(4);
16132       EVT VT = Op.getValueType();
16133       SDValue PassThru = SDValue();
16134
16135       // set PassThru element
16136       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16137         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16138       else if (IntrData->Type == FMA_OP_MASK3)
16139         PassThru = Src3;
16140       else
16141         PassThru = Src1;
16142
16143       // We specify 2 possible opcodes for intrinsics with rounding modes.
16144       // First, we check if the intrinsic may have non-default rounding mode,
16145       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16146       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16147       if (IntrWithRoundingModeOpcode != 0) {
16148         SDValue Rnd = Op.getOperand(5);
16149         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16150             X86::STATIC_ROUNDING::CUR_DIRECTION)
16151           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16152                                                   dl, Op.getValueType(),
16153                                                   Src1, Src2, Src3, Rnd),
16154                                       Mask, PassThru, Subtarget, DAG);
16155       }
16156       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16157                                               dl, Op.getValueType(),
16158                                               Src1, Src2, Src3),
16159                                   Mask, PassThru, Subtarget, DAG);
16160     }
16161     case FPCLASS: {
16162       // FPclass intrinsics with mask
16163        SDValue Src1 = Op.getOperand(1);
16164        EVT VT = Src1.getValueType();
16165        EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16166                                       VT.getVectorNumElements());
16167        SDValue Imm = Op.getOperand(2);
16168        SDValue Mask = Op.getOperand(3);
16169        EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16170                                         Mask.getValueType().getSizeInBits());
16171        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16172        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16173                                                  DAG.getTargetConstant(0, dl, MaskVT),
16174                                                  Subtarget, DAG);
16175        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16176                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16177                                  DAG.getIntPtrConstant(0, dl));
16178        return DAG.getBitcast(Op.getValueType(), Res);
16179     }
16180     case CMP_MASK:
16181     case CMP_MASK_CC: {
16182       // Comparison intrinsics with masks.
16183       // Example of transformation:
16184       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16185       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16186       // (i8 (bitcast
16187       //   (v8i1 (insert_subvector undef,
16188       //           (v2i1 (and (PCMPEQM %a, %b),
16189       //                      (extract_subvector
16190       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16191       EVT VT = Op.getOperand(1).getValueType();
16192       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16193                                     VT.getVectorNumElements());
16194       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16195       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16196                                        Mask.getValueType().getSizeInBits());
16197       SDValue Cmp;
16198       if (IntrData->Type == CMP_MASK_CC) {
16199         SDValue CC = Op.getOperand(3);
16200         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16201         // We specify 2 possible opcodes for intrinsics with rounding modes.
16202         // First, we check if the intrinsic may have non-default rounding mode,
16203         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16204         if (IntrData->Opc1 != 0) {
16205           SDValue Rnd = Op.getOperand(5);
16206           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16207               X86::STATIC_ROUNDING::CUR_DIRECTION)
16208             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16209                               Op.getOperand(2), CC, Rnd);
16210         }
16211         //default rounding mode
16212         if(!Cmp.getNode())
16213             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16214                               Op.getOperand(2), CC);
16215
16216       } else {
16217         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16218         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16219                           Op.getOperand(2));
16220       }
16221       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16222                                              DAG.getTargetConstant(0, dl,
16223                                                                    MaskVT),
16224                                              Subtarget, DAG);
16225       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16226                                 DAG.getUNDEF(BitcastVT), CmpMask,
16227                                 DAG.getIntPtrConstant(0, dl));
16228       return DAG.getBitcast(Op.getValueType(), Res);
16229     }
16230     case CMP_MASK_SCALAR_CC: {
16231       SDValue Src1 = Op.getOperand(1);
16232       SDValue Src2 = Op.getOperand(2);
16233       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16234       SDValue Mask = Op.getOperand(4);
16235
16236       SDValue Cmp;
16237       if (IntrData->Opc1 != 0) {
16238         SDValue Rnd = Op.getOperand(5);
16239         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16240             X86::STATIC_ROUNDING::CUR_DIRECTION)
16241           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16242       }
16243       //default rounding mode
16244       if(!Cmp.getNode())
16245         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16246
16247       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16248                                              DAG.getTargetConstant(0, dl,
16249                                                                    MVT::i1),
16250                                              Subtarget, DAG);
16251
16252       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16253                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16254                          DAG.getValueType(MVT::i1));
16255     }
16256     case COMI: { // Comparison intrinsics
16257       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16258       SDValue LHS = Op.getOperand(1);
16259       SDValue RHS = Op.getOperand(2);
16260       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16261       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16262       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16263       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16264                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16265       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16266     }
16267     case VSHIFT:
16268       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16269                                  Op.getOperand(1), Op.getOperand(2), DAG);
16270     case VSHIFT_MASK:
16271       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16272                                                       Op.getSimpleValueType(),
16273                                                       Op.getOperand(1),
16274                                                       Op.getOperand(2), DAG),
16275                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16276                                   DAG);
16277     case COMPRESS_EXPAND_IN_REG: {
16278       SDValue Mask = Op.getOperand(3);
16279       SDValue DataToCompress = Op.getOperand(1);
16280       SDValue PassThru = Op.getOperand(2);
16281       if (isAllOnes(Mask)) // return data as is
16282         return Op.getOperand(1);
16283
16284       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16285                                               DataToCompress),
16286                                   Mask, PassThru, Subtarget, DAG);
16287     }
16288     case BLEND: {
16289       SDValue Mask = Op.getOperand(3);
16290       EVT VT = Op.getValueType();
16291       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16292                                     VT.getVectorNumElements());
16293       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16294                                        Mask.getValueType().getSizeInBits());
16295       SDLoc dl(Op);
16296       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16297                                   DAG.getBitcast(BitcastVT, Mask),
16298                                   DAG.getIntPtrConstant(0, dl));
16299       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16300                          Op.getOperand(2));
16301     }
16302     default:
16303       break;
16304     }
16305   }
16306
16307   switch (IntNo) {
16308   default: return SDValue();    // Don't custom lower most intrinsics.
16309
16310   case Intrinsic::x86_avx2_permd:
16311   case Intrinsic::x86_avx2_permps:
16312     // Operands intentionally swapped. Mask is last operand to intrinsic,
16313     // but second operand for node/instruction.
16314     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16315                        Op.getOperand(2), Op.getOperand(1));
16316
16317   // ptest and testp intrinsics. The intrinsic these come from are designed to
16318   // return an integer value, not just an instruction so lower it to the ptest
16319   // or testp pattern and a setcc for the result.
16320   case Intrinsic::x86_sse41_ptestz:
16321   case Intrinsic::x86_sse41_ptestc:
16322   case Intrinsic::x86_sse41_ptestnzc:
16323   case Intrinsic::x86_avx_ptestz_256:
16324   case Intrinsic::x86_avx_ptestc_256:
16325   case Intrinsic::x86_avx_ptestnzc_256:
16326   case Intrinsic::x86_avx_vtestz_ps:
16327   case Intrinsic::x86_avx_vtestc_ps:
16328   case Intrinsic::x86_avx_vtestnzc_ps:
16329   case Intrinsic::x86_avx_vtestz_pd:
16330   case Intrinsic::x86_avx_vtestc_pd:
16331   case Intrinsic::x86_avx_vtestnzc_pd:
16332   case Intrinsic::x86_avx_vtestz_ps_256:
16333   case Intrinsic::x86_avx_vtestc_ps_256:
16334   case Intrinsic::x86_avx_vtestnzc_ps_256:
16335   case Intrinsic::x86_avx_vtestz_pd_256:
16336   case Intrinsic::x86_avx_vtestc_pd_256:
16337   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16338     bool IsTestPacked = false;
16339     unsigned X86CC;
16340     switch (IntNo) {
16341     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16342     case Intrinsic::x86_avx_vtestz_ps:
16343     case Intrinsic::x86_avx_vtestz_pd:
16344     case Intrinsic::x86_avx_vtestz_ps_256:
16345     case Intrinsic::x86_avx_vtestz_pd_256:
16346       IsTestPacked = true; // Fallthrough
16347     case Intrinsic::x86_sse41_ptestz:
16348     case Intrinsic::x86_avx_ptestz_256:
16349       // ZF = 1
16350       X86CC = X86::COND_E;
16351       break;
16352     case Intrinsic::x86_avx_vtestc_ps:
16353     case Intrinsic::x86_avx_vtestc_pd:
16354     case Intrinsic::x86_avx_vtestc_ps_256:
16355     case Intrinsic::x86_avx_vtestc_pd_256:
16356       IsTestPacked = true; // Fallthrough
16357     case Intrinsic::x86_sse41_ptestc:
16358     case Intrinsic::x86_avx_ptestc_256:
16359       // CF = 1
16360       X86CC = X86::COND_B;
16361       break;
16362     case Intrinsic::x86_avx_vtestnzc_ps:
16363     case Intrinsic::x86_avx_vtestnzc_pd:
16364     case Intrinsic::x86_avx_vtestnzc_ps_256:
16365     case Intrinsic::x86_avx_vtestnzc_pd_256:
16366       IsTestPacked = true; // Fallthrough
16367     case Intrinsic::x86_sse41_ptestnzc:
16368     case Intrinsic::x86_avx_ptestnzc_256:
16369       // ZF and CF = 0
16370       X86CC = X86::COND_A;
16371       break;
16372     }
16373
16374     SDValue LHS = Op.getOperand(1);
16375     SDValue RHS = Op.getOperand(2);
16376     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16377     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16378     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16379     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16380     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16381   }
16382   case Intrinsic::x86_avx512_kortestz_w:
16383   case Intrinsic::x86_avx512_kortestc_w: {
16384     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16385     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16386     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16387     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16388     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16389     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16390     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16391   }
16392
16393   case Intrinsic::x86_sse42_pcmpistria128:
16394   case Intrinsic::x86_sse42_pcmpestria128:
16395   case Intrinsic::x86_sse42_pcmpistric128:
16396   case Intrinsic::x86_sse42_pcmpestric128:
16397   case Intrinsic::x86_sse42_pcmpistrio128:
16398   case Intrinsic::x86_sse42_pcmpestrio128:
16399   case Intrinsic::x86_sse42_pcmpistris128:
16400   case Intrinsic::x86_sse42_pcmpestris128:
16401   case Intrinsic::x86_sse42_pcmpistriz128:
16402   case Intrinsic::x86_sse42_pcmpestriz128: {
16403     unsigned Opcode;
16404     unsigned X86CC;
16405     switch (IntNo) {
16406     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16407     case Intrinsic::x86_sse42_pcmpistria128:
16408       Opcode = X86ISD::PCMPISTRI;
16409       X86CC = X86::COND_A;
16410       break;
16411     case Intrinsic::x86_sse42_pcmpestria128:
16412       Opcode = X86ISD::PCMPESTRI;
16413       X86CC = X86::COND_A;
16414       break;
16415     case Intrinsic::x86_sse42_pcmpistric128:
16416       Opcode = X86ISD::PCMPISTRI;
16417       X86CC = X86::COND_B;
16418       break;
16419     case Intrinsic::x86_sse42_pcmpestric128:
16420       Opcode = X86ISD::PCMPESTRI;
16421       X86CC = X86::COND_B;
16422       break;
16423     case Intrinsic::x86_sse42_pcmpistrio128:
16424       Opcode = X86ISD::PCMPISTRI;
16425       X86CC = X86::COND_O;
16426       break;
16427     case Intrinsic::x86_sse42_pcmpestrio128:
16428       Opcode = X86ISD::PCMPESTRI;
16429       X86CC = X86::COND_O;
16430       break;
16431     case Intrinsic::x86_sse42_pcmpistris128:
16432       Opcode = X86ISD::PCMPISTRI;
16433       X86CC = X86::COND_S;
16434       break;
16435     case Intrinsic::x86_sse42_pcmpestris128:
16436       Opcode = X86ISD::PCMPESTRI;
16437       X86CC = X86::COND_S;
16438       break;
16439     case Intrinsic::x86_sse42_pcmpistriz128:
16440       Opcode = X86ISD::PCMPISTRI;
16441       X86CC = X86::COND_E;
16442       break;
16443     case Intrinsic::x86_sse42_pcmpestriz128:
16444       Opcode = X86ISD::PCMPESTRI;
16445       X86CC = X86::COND_E;
16446       break;
16447     }
16448     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16449     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16450     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16451     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16452                                 DAG.getConstant(X86CC, dl, MVT::i8),
16453                                 SDValue(PCMP.getNode(), 1));
16454     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16455   }
16456
16457   case Intrinsic::x86_sse42_pcmpistri128:
16458   case Intrinsic::x86_sse42_pcmpestri128: {
16459     unsigned Opcode;
16460     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16461       Opcode = X86ISD::PCMPISTRI;
16462     else
16463       Opcode = X86ISD::PCMPESTRI;
16464
16465     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16466     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16467     return DAG.getNode(Opcode, dl, VTs, NewOps);
16468   }
16469
16470   case Intrinsic::x86_seh_lsda: {
16471     // Compute the symbol for the LSDA. We know it'll get emitted later.
16472     MachineFunction &MF = DAG.getMachineFunction();
16473     SDValue Op1 = Op.getOperand(1);
16474     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16475     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16476         GlobalValue::getRealLinkageName(Fn->getName()));
16477
16478     // Generate a simple absolute symbol reference. This intrinsic is only
16479     // supported on 32-bit Windows, which isn't PIC.
16480     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16481     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16482   }
16483
16484   case Intrinsic::x86_seh_recoverfp: {
16485     SDValue FnOp = Op.getOperand(1);
16486     SDValue IncomingFPOp = Op.getOperand(2);
16487     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16488     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16489     if (!Fn)
16490       report_fatal_error(
16491           "llvm.x86.seh.recoverfp must take a function as the first argument");
16492     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16493   }
16494
16495   case Intrinsic::localaddress: {
16496     // Returns one of the stack, base, or frame pointer registers, depending on
16497     // which is used to reference local variables.
16498     MachineFunction &MF = DAG.getMachineFunction();
16499     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16500     unsigned Reg;
16501     if (RegInfo->hasBasePointer(MF))
16502       Reg = RegInfo->getBaseRegister();
16503     else // This function handles the SP or FP case.
16504       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16505     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16506   }
16507   }
16508 }
16509
16510 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16511                               SDValue Src, SDValue Mask, SDValue Base,
16512                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16513                               const X86Subtarget * Subtarget) {
16514   SDLoc dl(Op);
16515   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16516   if (!C)
16517     llvm_unreachable("Invalid scale type");
16518   unsigned ScaleVal = C->getZExtValue();
16519   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16520     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16521
16522   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16523   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16524                              Index.getSimpleValueType().getVectorNumElements());
16525   SDValue MaskInReg;
16526   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16527   if (MaskC)
16528     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16529   else {
16530     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16531                                      Mask.getValueType().getSizeInBits());
16532
16533     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16534     // are extracted by EXTRACT_SUBVECTOR.
16535     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16536                             DAG.getBitcast(BitcastVT, Mask),
16537                             DAG.getIntPtrConstant(0, dl));
16538   }
16539   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16540   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16541   SDValue Segment = DAG.getRegister(0, MVT::i32);
16542   if (Src.getOpcode() == ISD::UNDEF)
16543     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16544   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16545   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16546   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16547   return DAG.getMergeValues(RetOps, dl);
16548 }
16549
16550 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16551                                SDValue Src, SDValue Mask, SDValue Base,
16552                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16553   SDLoc dl(Op);
16554   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16555   if (!C)
16556     llvm_unreachable("Invalid scale type");
16557   unsigned ScaleVal = C->getZExtValue();
16558   if (ScaleVal > 2 && ScaleVal != 4 && ScaleVal != 8)
16559     llvm_unreachable("Valid scale values are 1, 2, 4, 8");
16560
16561   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16562   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16563   SDValue Segment = DAG.getRegister(0, MVT::i32);
16564   EVT MaskVT = MVT::getVectorVT(MVT::i1,
16565                              Index.getSimpleValueType().getVectorNumElements());
16566   SDValue MaskInReg;
16567   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16568   if (MaskC)
16569     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16570   else {
16571     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16572                                      Mask.getValueType().getSizeInBits());
16573
16574     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16575     // are extracted by EXTRACT_SUBVECTOR.
16576     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16577                             DAG.getBitcast(BitcastVT, Mask),
16578                             DAG.getIntPtrConstant(0, dl));
16579   }
16580   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16581   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16582   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16583   return SDValue(Res, 1);
16584 }
16585
16586 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16587                                SDValue Mask, SDValue Base, SDValue Index,
16588                                SDValue ScaleOp, SDValue Chain) {
16589   SDLoc dl(Op);
16590   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
16591   assert(C && "Invalid scale type");
16592   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16593   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16594   SDValue Segment = DAG.getRegister(0, MVT::i32);
16595   EVT MaskVT =
16596     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16597   SDValue MaskInReg;
16598   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16599   if (MaskC)
16600     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16601   else
16602     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16603   //SDVTList VTs = DAG.getVTList(MVT::Other);
16604   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16605   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16606   return SDValue(Res, 0);
16607 }
16608
16609 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16610 // read performance monitor counters (x86_rdpmc).
16611 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16612                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16613                               SmallVectorImpl<SDValue> &Results) {
16614   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16615   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16616   SDValue LO, HI;
16617
16618   // The ECX register is used to select the index of the performance counter
16619   // to read.
16620   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16621                                    N->getOperand(2));
16622   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16623
16624   // Reads the content of a 64-bit performance counter and returns it in the
16625   // registers EDX:EAX.
16626   if (Subtarget->is64Bit()) {
16627     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16628     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16629                             LO.getValue(2));
16630   } else {
16631     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16632     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16633                             LO.getValue(2));
16634   }
16635   Chain = HI.getValue(1);
16636
16637   if (Subtarget->is64Bit()) {
16638     // The EAX register is loaded with the low-order 32 bits. The EDX register
16639     // is loaded with the supported high-order bits of the counter.
16640     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16641                               DAG.getConstant(32, DL, MVT::i8));
16642     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16643     Results.push_back(Chain);
16644     return;
16645   }
16646
16647   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16648   SDValue Ops[] = { LO, HI };
16649   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16650   Results.push_back(Pair);
16651   Results.push_back(Chain);
16652 }
16653
16654 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16655 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16656 // also used to custom lower READCYCLECOUNTER nodes.
16657 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16658                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16659                               SmallVectorImpl<SDValue> &Results) {
16660   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16661   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16662   SDValue LO, HI;
16663
16664   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16665   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16666   // and the EAX register is loaded with the low-order 32 bits.
16667   if (Subtarget->is64Bit()) {
16668     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16669     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16670                             LO.getValue(2));
16671   } else {
16672     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16673     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16674                             LO.getValue(2));
16675   }
16676   SDValue Chain = HI.getValue(1);
16677
16678   if (Opcode == X86ISD::RDTSCP_DAG) {
16679     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16680
16681     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16682     // the ECX register. Add 'ecx' explicitly to the chain.
16683     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16684                                      HI.getValue(2));
16685     // Explicitly store the content of ECX at the location passed in input
16686     // to the 'rdtscp' intrinsic.
16687     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16688                          MachinePointerInfo(), false, false, 0);
16689   }
16690
16691   if (Subtarget->is64Bit()) {
16692     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16693     // the EAX register is loaded with the low-order 32 bits.
16694     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16695                               DAG.getConstant(32, DL, MVT::i8));
16696     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16697     Results.push_back(Chain);
16698     return;
16699   }
16700
16701   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16702   SDValue Ops[] = { LO, HI };
16703   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16704   Results.push_back(Pair);
16705   Results.push_back(Chain);
16706 }
16707
16708 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16709                                      SelectionDAG &DAG) {
16710   SmallVector<SDValue, 2> Results;
16711   SDLoc DL(Op);
16712   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16713                           Results);
16714   return DAG.getMergeValues(Results, DL);
16715 }
16716
16717 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16718                                     SelectionDAG &DAG) {
16719   MachineFunction &MF = DAG.getMachineFunction();
16720   const Function *Fn = MF.getFunction();
16721   SDLoc dl(Op);
16722   SDValue Chain = Op.getOperand(0);
16723
16724   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16725          "using llvm.x86.seh.restoreframe requires a frame pointer");
16726
16727   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16728   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16729
16730   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16731   unsigned FrameReg =
16732       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16733   unsigned SPReg = RegInfo->getStackRegister();
16734   unsigned SlotSize = RegInfo->getSlotSize();
16735
16736   // Get incoming EBP.
16737   SDValue IncomingEBP =
16738       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16739
16740   // SP is saved in the first field of every registration node, so load
16741   // [EBP-RegNodeSize] into SP.
16742   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16743   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16744                                DAG.getConstant(-RegNodeSize, dl, VT));
16745   SDValue NewSP =
16746       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16747                   false, VT.getScalarSizeInBits() / 8);
16748   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16749
16750   if (!RegInfo->needsStackRealignment(MF)) {
16751     // Adjust EBP to point back to the original frame position.
16752     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16753     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16754   } else {
16755     assert(RegInfo->hasBasePointer(MF) &&
16756            "functions with Win32 EH must use frame or base pointer register");
16757
16758     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16759     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16760     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16761
16762     // Reload the spilled EBP value, now that the stack and base pointers are
16763     // set up.
16764     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16765     X86FI->setHasSEHFramePtrSave(true);
16766     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16767     X86FI->setSEHFramePtrSaveIndex(FI);
16768     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16769                                 MachinePointerInfo(), false, false, false,
16770                                 VT.getScalarSizeInBits() / 8);
16771     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16772   }
16773
16774   return Chain;
16775 }
16776
16777 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16778 /// return truncate Store/MaskedStore Node
16779 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16780                                                SelectionDAG &DAG,
16781                                                MVT ElementType) {
16782   SDLoc dl(Op);
16783   SDValue Mask = Op.getOperand(4);
16784   SDValue DataToTruncate = Op.getOperand(3);
16785   SDValue Addr = Op.getOperand(2);
16786   SDValue Chain = Op.getOperand(0);
16787
16788   EVT VT  = DataToTruncate.getValueType();
16789   EVT SVT = EVT::getVectorVT(*DAG.getContext(),
16790                              ElementType, VT.getVectorNumElements());
16791
16792   if (isAllOnes(Mask)) // return just a truncate store
16793     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16794                              MachinePointerInfo(), SVT, false, false,
16795                              SVT.getScalarSizeInBits()/8);
16796
16797   EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
16798                                 MVT::i1, VT.getVectorNumElements());
16799   EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
16800                                    Mask.getValueType().getSizeInBits());
16801   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16802   // are extracted by EXTRACT_SUBVECTOR.
16803   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16804                               DAG.getBitcast(BitcastVT, Mask),
16805                               DAG.getIntPtrConstant(0, dl));
16806
16807   MachineMemOperand *MMO = DAG.getMachineFunction().
16808     getMachineMemOperand(MachinePointerInfo(),
16809                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16810                          SVT.getScalarSizeInBits()/8);
16811
16812   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16813                             VMask, SVT, MMO, true);
16814 }
16815
16816 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16817                                       SelectionDAG &DAG) {
16818   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16819
16820   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16821   if (!IntrData) {
16822     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16823       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16824     return SDValue();
16825   }
16826
16827   SDLoc dl(Op);
16828   switch(IntrData->Type) {
16829   default:
16830     llvm_unreachable("Unknown Intrinsic Type");
16831     break;
16832   case RDSEED:
16833   case RDRAND: {
16834     // Emit the node with the right value type.
16835     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16836     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16837
16838     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16839     // Otherwise return the value from Rand, which is always 0, casted to i32.
16840     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16841                       DAG.getConstant(1, dl, Op->getValueType(1)),
16842                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16843                       SDValue(Result.getNode(), 1) };
16844     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16845                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16846                                   Ops);
16847
16848     // Return { result, isValid, chain }.
16849     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16850                        SDValue(Result.getNode(), 2));
16851   }
16852   case GATHER: {
16853   //gather(v1, mask, index, base, scale);
16854     SDValue Chain = Op.getOperand(0);
16855     SDValue Src   = Op.getOperand(2);
16856     SDValue Base  = Op.getOperand(3);
16857     SDValue Index = Op.getOperand(4);
16858     SDValue Mask  = Op.getOperand(5);
16859     SDValue Scale = Op.getOperand(6);
16860     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16861                          Chain, Subtarget);
16862   }
16863   case SCATTER: {
16864   //scatter(base, mask, index, v1, scale);
16865     SDValue Chain = Op.getOperand(0);
16866     SDValue Base  = Op.getOperand(2);
16867     SDValue Mask  = Op.getOperand(3);
16868     SDValue Index = Op.getOperand(4);
16869     SDValue Src   = Op.getOperand(5);
16870     SDValue Scale = Op.getOperand(6);
16871     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16872                           Scale, Chain);
16873   }
16874   case PREFETCH: {
16875     SDValue Hint = Op.getOperand(6);
16876     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16877     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16878     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16879     SDValue Chain = Op.getOperand(0);
16880     SDValue Mask  = Op.getOperand(2);
16881     SDValue Index = Op.getOperand(3);
16882     SDValue Base  = Op.getOperand(4);
16883     SDValue Scale = Op.getOperand(5);
16884     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
16885   }
16886   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
16887   case RDTSC: {
16888     SmallVector<SDValue, 2> Results;
16889     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
16890                             Results);
16891     return DAG.getMergeValues(Results, dl);
16892   }
16893   // Read Performance Monitoring Counters.
16894   case RDPMC: {
16895     SmallVector<SDValue, 2> Results;
16896     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
16897     return DAG.getMergeValues(Results, dl);
16898   }
16899   // XTEST intrinsics.
16900   case XTEST: {
16901     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16902     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16903     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16904                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
16905                                 InTrans);
16906     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
16907     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
16908                        Ret, SDValue(InTrans.getNode(), 1));
16909   }
16910   // ADC/ADCX/SBB
16911   case ADX: {
16912     SmallVector<SDValue, 2> Results;
16913     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
16914     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
16915     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
16916                                 DAG.getConstant(-1, dl, MVT::i8));
16917     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
16918                               Op.getOperand(4), GenCF.getValue(1));
16919     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
16920                                  Op.getOperand(5), MachinePointerInfo(),
16921                                  false, false, 0);
16922     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16923                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
16924                                 Res.getValue(1));
16925     Results.push_back(SetCC);
16926     Results.push_back(Store);
16927     return DAG.getMergeValues(Results, dl);
16928   }
16929   case COMPRESS_TO_MEM: {
16930     SDLoc dl(Op);
16931     SDValue Mask = Op.getOperand(4);
16932     SDValue DataToCompress = Op.getOperand(3);
16933     SDValue Addr = Op.getOperand(2);
16934     SDValue Chain = Op.getOperand(0);
16935
16936     EVT VT = DataToCompress.getValueType();
16937     if (isAllOnes(Mask)) // return just a store
16938       return DAG.getStore(Chain, dl, DataToCompress, Addr,
16939                           MachinePointerInfo(), false, false,
16940                           VT.getScalarSizeInBits()/8);
16941
16942     SDValue Compressed =
16943       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
16944                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
16945     return DAG.getStore(Chain, dl, Compressed, Addr,
16946                         MachinePointerInfo(), false, false,
16947                         VT.getScalarSizeInBits()/8);
16948   }
16949   case TRUNCATE_TO_MEM_VI8:
16950     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
16951   case TRUNCATE_TO_MEM_VI16:
16952     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
16953   case TRUNCATE_TO_MEM_VI32:
16954     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
16955   case EXPAND_FROM_MEM: {
16956     SDLoc dl(Op);
16957     SDValue Mask = Op.getOperand(4);
16958     SDValue PassThru = Op.getOperand(3);
16959     SDValue Addr = Op.getOperand(2);
16960     SDValue Chain = Op.getOperand(0);
16961     EVT VT = Op.getValueType();
16962
16963     if (isAllOnes(Mask)) // return just a load
16964       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
16965                          false, VT.getScalarSizeInBits()/8);
16966
16967     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
16968                                        false, false, false,
16969                                        VT.getScalarSizeInBits()/8);
16970
16971     SDValue Results[] = {
16972       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
16973                            Mask, PassThru, Subtarget, DAG), Chain};
16974     return DAG.getMergeValues(Results, dl);
16975   }
16976   }
16977 }
16978
16979 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
16980                                            SelectionDAG &DAG) const {
16981   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
16982   MFI->setReturnAddressIsTaken(true);
16983
16984   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
16985     return SDValue();
16986
16987   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16988   SDLoc dl(Op);
16989   EVT PtrVT = getPointerTy(DAG.getDataLayout());
16990
16991   if (Depth > 0) {
16992     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
16993     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16994     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
16995     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
16996                        DAG.getNode(ISD::ADD, dl, PtrVT,
16997                                    FrameAddr, Offset),
16998                        MachinePointerInfo(), false, false, false, 0);
16999   }
17000
17001   // Just load the return address.
17002   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17003   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17004                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17005 }
17006
17007 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17008   MachineFunction &MF = DAG.getMachineFunction();
17009   MachineFrameInfo *MFI = MF.getFrameInfo();
17010   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17011   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17012   EVT VT = Op.getValueType();
17013
17014   MFI->setFrameAddressIsTaken(true);
17015
17016   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17017     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17018     // is not possible to crawl up the stack without looking at the unwind codes
17019     // simultaneously.
17020     int FrameAddrIndex = FuncInfo->getFAIndex();
17021     if (!FrameAddrIndex) {
17022       // Set up a frame object for the return address.
17023       unsigned SlotSize = RegInfo->getSlotSize();
17024       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17025           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17026       FuncInfo->setFAIndex(FrameAddrIndex);
17027     }
17028     return DAG.getFrameIndex(FrameAddrIndex, VT);
17029   }
17030
17031   unsigned FrameReg =
17032       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17033   SDLoc dl(Op);  // FIXME probably not meaningful
17034   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17035   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17036           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17037          "Invalid Frame Register!");
17038   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17039   while (Depth--)
17040     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17041                             MachinePointerInfo(),
17042                             false, false, false, 0);
17043   return FrameAddr;
17044 }
17045
17046 // FIXME? Maybe this could be a TableGen attribute on some registers and
17047 // this table could be generated automatically from RegInfo.
17048 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17049                                               SelectionDAG &DAG) const {
17050   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17051   const MachineFunction &MF = DAG.getMachineFunction();
17052
17053   unsigned Reg = StringSwitch<unsigned>(RegName)
17054                        .Case("esp", X86::ESP)
17055                        .Case("rsp", X86::RSP)
17056                        .Case("ebp", X86::EBP)
17057                        .Case("rbp", X86::RBP)
17058                        .Default(0);
17059
17060   if (Reg == X86::EBP || Reg == X86::RBP) {
17061     if (!TFI.hasFP(MF))
17062       report_fatal_error("register " + StringRef(RegName) +
17063                          " is allocatable: function has no frame pointer");
17064 #ifndef NDEBUG
17065     else {
17066       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17067       unsigned FrameReg =
17068           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17069       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17070              "Invalid Frame Register!");
17071     }
17072 #endif
17073   }
17074
17075   if (Reg)
17076     return Reg;
17077
17078   report_fatal_error("Invalid register name global variable");
17079 }
17080
17081 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17082                                                      SelectionDAG &DAG) const {
17083   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17084   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17085 }
17086
17087 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17088   SDValue Chain     = Op.getOperand(0);
17089   SDValue Offset    = Op.getOperand(1);
17090   SDValue Handler   = Op.getOperand(2);
17091   SDLoc dl      (Op);
17092
17093   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17094   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17095   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17096   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17097           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17098          "Invalid Frame Register!");
17099   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17100   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17101
17102   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17103                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17104                                                        dl));
17105   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17106   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17107                        false, false, 0);
17108   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17109
17110   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17111                      DAG.getRegister(StoreAddrReg, PtrVT));
17112 }
17113
17114 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17115                                                SelectionDAG &DAG) const {
17116   SDLoc DL(Op);
17117   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17118                      DAG.getVTList(MVT::i32, MVT::Other),
17119                      Op.getOperand(0), Op.getOperand(1));
17120 }
17121
17122 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17123                                                 SelectionDAG &DAG) const {
17124   SDLoc DL(Op);
17125   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17126                      Op.getOperand(0), Op.getOperand(1));
17127 }
17128
17129 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17130   return Op.getOperand(0);
17131 }
17132
17133 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17134                                                 SelectionDAG &DAG) const {
17135   SDValue Root = Op.getOperand(0);
17136   SDValue Trmp = Op.getOperand(1); // trampoline
17137   SDValue FPtr = Op.getOperand(2); // nested function
17138   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17139   SDLoc dl (Op);
17140
17141   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17142   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17143
17144   if (Subtarget->is64Bit()) {
17145     SDValue OutChains[6];
17146
17147     // Large code-model.
17148     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17149     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17150
17151     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17152     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17153
17154     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17155
17156     // Load the pointer to the nested function into R11.
17157     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17158     SDValue Addr = Trmp;
17159     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17160                                 Addr, MachinePointerInfo(TrmpAddr),
17161                                 false, false, 0);
17162
17163     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17164                        DAG.getConstant(2, dl, MVT::i64));
17165     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17166                                 MachinePointerInfo(TrmpAddr, 2),
17167                                 false, false, 2);
17168
17169     // Load the 'nest' parameter value into R10.
17170     // R10 is specified in X86CallingConv.td
17171     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17172     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17173                        DAG.getConstant(10, dl, MVT::i64));
17174     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17175                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17176                                 false, false, 0);
17177
17178     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17179                        DAG.getConstant(12, dl, MVT::i64));
17180     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17181                                 MachinePointerInfo(TrmpAddr, 12),
17182                                 false, false, 2);
17183
17184     // Jump to the nested function.
17185     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17186     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17187                        DAG.getConstant(20, dl, MVT::i64));
17188     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17189                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17190                                 false, false, 0);
17191
17192     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17193     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17194                        DAG.getConstant(22, dl, MVT::i64));
17195     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17196                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17197                                 false, false, 0);
17198
17199     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17200   } else {
17201     const Function *Func =
17202       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17203     CallingConv::ID CC = Func->getCallingConv();
17204     unsigned NestReg;
17205
17206     switch (CC) {
17207     default:
17208       llvm_unreachable("Unsupported calling convention");
17209     case CallingConv::C:
17210     case CallingConv::X86_StdCall: {
17211       // Pass 'nest' parameter in ECX.
17212       // Must be kept in sync with X86CallingConv.td
17213       NestReg = X86::ECX;
17214
17215       // Check that ECX wasn't needed by an 'inreg' parameter.
17216       FunctionType *FTy = Func->getFunctionType();
17217       const AttributeSet &Attrs = Func->getAttributes();
17218
17219       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17220         unsigned InRegCount = 0;
17221         unsigned Idx = 1;
17222
17223         for (FunctionType::param_iterator I = FTy->param_begin(),
17224              E = FTy->param_end(); I != E; ++I, ++Idx)
17225           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17226             auto &DL = DAG.getDataLayout();
17227             // FIXME: should only count parameters that are lowered to integers.
17228             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17229           }
17230
17231         if (InRegCount > 2) {
17232           report_fatal_error("Nest register in use - reduce number of inreg"
17233                              " parameters!");
17234         }
17235       }
17236       break;
17237     }
17238     case CallingConv::X86_FastCall:
17239     case CallingConv::X86_ThisCall:
17240     case CallingConv::Fast:
17241       // Pass 'nest' parameter in EAX.
17242       // Must be kept in sync with X86CallingConv.td
17243       NestReg = X86::EAX;
17244       break;
17245     }
17246
17247     SDValue OutChains[4];
17248     SDValue Addr, Disp;
17249
17250     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17251                        DAG.getConstant(10, dl, MVT::i32));
17252     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17253
17254     // This is storing the opcode for MOV32ri.
17255     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17256     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17257     OutChains[0] = DAG.getStore(Root, dl,
17258                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17259                                 Trmp, MachinePointerInfo(TrmpAddr),
17260                                 false, false, 0);
17261
17262     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17263                        DAG.getConstant(1, dl, MVT::i32));
17264     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17265                                 MachinePointerInfo(TrmpAddr, 1),
17266                                 false, false, 1);
17267
17268     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17269     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17270                        DAG.getConstant(5, dl, MVT::i32));
17271     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17272                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17273                                 false, false, 1);
17274
17275     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17276                        DAG.getConstant(6, dl, MVT::i32));
17277     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17278                                 MachinePointerInfo(TrmpAddr, 6),
17279                                 false, false, 1);
17280
17281     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17282   }
17283 }
17284
17285 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17286                                             SelectionDAG &DAG) const {
17287   /*
17288    The rounding mode is in bits 11:10 of FPSR, and has the following
17289    settings:
17290      00 Round to nearest
17291      01 Round to -inf
17292      10 Round to +inf
17293      11 Round to 0
17294
17295   FLT_ROUNDS, on the other hand, expects the following:
17296     -1 Undefined
17297      0 Round to 0
17298      1 Round to nearest
17299      2 Round to +inf
17300      3 Round to -inf
17301
17302   To perform the conversion, we do:
17303     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17304   */
17305
17306   MachineFunction &MF = DAG.getMachineFunction();
17307   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17308   unsigned StackAlignment = TFI.getStackAlignment();
17309   MVT VT = Op.getSimpleValueType();
17310   SDLoc DL(Op);
17311
17312   // Save FP Control Word to stack slot
17313   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17314   SDValue StackSlot =
17315       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17316
17317   MachineMemOperand *MMO =
17318       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17319                               MachineMemOperand::MOStore, 2, 2);
17320
17321   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17322   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17323                                           DAG.getVTList(MVT::Other),
17324                                           Ops, MVT::i16, MMO);
17325
17326   // Load FP Control Word from stack slot
17327   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17328                             MachinePointerInfo(), false, false, false, 0);
17329
17330   // Transform as necessary
17331   SDValue CWD1 =
17332     DAG.getNode(ISD::SRL, DL, MVT::i16,
17333                 DAG.getNode(ISD::AND, DL, MVT::i16,
17334                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17335                 DAG.getConstant(11, DL, MVT::i8));
17336   SDValue CWD2 =
17337     DAG.getNode(ISD::SRL, DL, MVT::i16,
17338                 DAG.getNode(ISD::AND, DL, MVT::i16,
17339                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17340                 DAG.getConstant(9, DL, MVT::i8));
17341
17342   SDValue RetVal =
17343     DAG.getNode(ISD::AND, DL, MVT::i16,
17344                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17345                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17346                             DAG.getConstant(1, DL, MVT::i16)),
17347                 DAG.getConstant(3, DL, MVT::i16));
17348
17349   return DAG.getNode((VT.getSizeInBits() < 16 ?
17350                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17351 }
17352
17353 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
17354   MVT VT = Op.getSimpleValueType();
17355   EVT OpVT = VT;
17356   unsigned NumBits = VT.getSizeInBits();
17357   SDLoc dl(Op);
17358
17359   Op = Op.getOperand(0);
17360   if (VT == MVT::i8) {
17361     // Zero extend to i32 since there is not an i8 bsr.
17362     OpVT = MVT::i32;
17363     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17364   }
17365
17366   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17367   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17368   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17369
17370   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17371   SDValue Ops[] = {
17372     Op,
17373     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17374     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17375     Op.getValue(1)
17376   };
17377   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17378
17379   // Finally xor with NumBits-1.
17380   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17381                    DAG.getConstant(NumBits - 1, dl, OpVT));
17382
17383   if (VT == MVT::i8)
17384     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17385   return Op;
17386 }
17387
17388 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
17389   MVT VT = Op.getSimpleValueType();
17390   EVT OpVT = VT;
17391   unsigned NumBits = VT.getSizeInBits();
17392   SDLoc dl(Op);
17393
17394   Op = Op.getOperand(0);
17395   if (VT == MVT::i8) {
17396     // Zero extend to i32 since there is not an i8 bsr.
17397     OpVT = MVT::i32;
17398     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17399   }
17400
17401   // Issue a bsr (scan bits in reverse).
17402   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17403   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17404
17405   // And xor with NumBits-1.
17406   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17407                    DAG.getConstant(NumBits - 1, dl, OpVT));
17408
17409   if (VT == MVT::i8)
17410     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17411   return Op;
17412 }
17413
17414 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17415   MVT VT = Op.getSimpleValueType();
17416   unsigned NumBits = VT.getScalarSizeInBits();
17417   SDLoc dl(Op);
17418
17419   if (VT.isVector()) {
17420     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17421
17422     SDValue N0 = Op.getOperand(0);
17423     SDValue Zero = DAG.getConstant(0, dl, VT);
17424
17425     // lsb(x) = (x & -x)
17426     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17427                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17428
17429     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17430     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17431         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17432       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17433       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17434                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17435     }
17436
17437     // cttz(x) = ctpop(lsb - 1)
17438     SDValue One = DAG.getConstant(1, dl, VT);
17439     return DAG.getNode(ISD::CTPOP, dl, VT,
17440                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17441   }
17442
17443   assert(Op.getOpcode() == ISD::CTTZ &&
17444          "Only scalar CTTZ requires custom lowering");
17445
17446   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17447   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17448   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17449
17450   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17451   SDValue Ops[] = {
17452     Op,
17453     DAG.getConstant(NumBits, dl, VT),
17454     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17455     Op.getValue(1)
17456   };
17457   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17458 }
17459
17460 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17461 // ones, and then concatenate the result back.
17462 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17463   MVT VT = Op.getSimpleValueType();
17464
17465   assert(VT.is256BitVector() && VT.isInteger() &&
17466          "Unsupported value type for operation");
17467
17468   unsigned NumElems = VT.getVectorNumElements();
17469   SDLoc dl(Op);
17470
17471   // Extract the LHS vectors
17472   SDValue LHS = Op.getOperand(0);
17473   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17474   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17475
17476   // Extract the RHS vectors
17477   SDValue RHS = Op.getOperand(1);
17478   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17479   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17480
17481   MVT EltVT = VT.getVectorElementType();
17482   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17483
17484   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17485                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17486                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17487 }
17488
17489 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17490   if (Op.getValueType() == MVT::i1)
17491     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17492                        Op.getOperand(0), Op.getOperand(1));
17493   assert(Op.getSimpleValueType().is256BitVector() &&
17494          Op.getSimpleValueType().isInteger() &&
17495          "Only handle AVX 256-bit vector integer operation");
17496   return Lower256IntArith(Op, DAG);
17497 }
17498
17499 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17500   if (Op.getValueType() == MVT::i1)
17501     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17502                        Op.getOperand(0), Op.getOperand(1));
17503   assert(Op.getSimpleValueType().is256BitVector() &&
17504          Op.getSimpleValueType().isInteger() &&
17505          "Only handle AVX 256-bit vector integer operation");
17506   return Lower256IntArith(Op, DAG);
17507 }
17508
17509 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17510   assert(Op.getSimpleValueType().is256BitVector() &&
17511          Op.getSimpleValueType().isInteger() &&
17512          "Only handle AVX 256-bit vector integer operation");
17513   return Lower256IntArith(Op, DAG);
17514 }
17515
17516 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17517                         SelectionDAG &DAG) {
17518   SDLoc dl(Op);
17519   MVT VT = Op.getSimpleValueType();
17520
17521   if (VT == MVT::i1)
17522     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17523
17524   // Decompose 256-bit ops into smaller 128-bit ops.
17525   if (VT.is256BitVector() && !Subtarget->hasInt256())
17526     return Lower256IntArith(Op, DAG);
17527
17528   SDValue A = Op.getOperand(0);
17529   SDValue B = Op.getOperand(1);
17530
17531   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17532   // pairs, multiply and truncate.
17533   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17534     if (Subtarget->hasInt256()) {
17535       if (VT == MVT::v32i8) {
17536         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17537         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17538         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17539         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17540         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17541         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17542         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17543         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17544                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17545                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17546       }
17547
17548       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17549       return DAG.getNode(
17550           ISD::TRUNCATE, dl, VT,
17551           DAG.getNode(ISD::MUL, dl, ExVT,
17552                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17553                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17554     }
17555
17556     assert(VT == MVT::v16i8 &&
17557            "Pre-AVX2 support only supports v16i8 multiplication");
17558     MVT ExVT = MVT::v8i16;
17559
17560     // Extract the lo parts and sign extend to i16
17561     SDValue ALo, BLo;
17562     if (Subtarget->hasSSE41()) {
17563       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17564       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17565     } else {
17566       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17567                               -1, 4, -1, 5, -1, 6, -1, 7};
17568       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17569       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17570       ALo = DAG.getBitcast(ExVT, ALo);
17571       BLo = DAG.getBitcast(ExVT, BLo);
17572       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17573       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17574     }
17575
17576     // Extract the hi parts and sign extend to i16
17577     SDValue AHi, BHi;
17578     if (Subtarget->hasSSE41()) {
17579       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17580                               -1, -1, -1, -1, -1, -1, -1, -1};
17581       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17582       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17583       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17584       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17585     } else {
17586       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17587                               -1, 12, -1, 13, -1, 14, -1, 15};
17588       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17589       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17590       AHi = DAG.getBitcast(ExVT, AHi);
17591       BHi = DAG.getBitcast(ExVT, BHi);
17592       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17593       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17594     }
17595
17596     // Multiply, mask the lower 8bits of the lo/hi results and pack
17597     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17598     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17599     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17600     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17601     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17602   }
17603
17604   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17605   if (VT == MVT::v4i32) {
17606     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17607            "Should not custom lower when pmuldq is available!");
17608
17609     // Extract the odd parts.
17610     static const int UnpackMask[] = { 1, -1, 3, -1 };
17611     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17612     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17613
17614     // Multiply the even parts.
17615     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17616     // Now multiply odd parts.
17617     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17618
17619     Evens = DAG.getBitcast(VT, Evens);
17620     Odds = DAG.getBitcast(VT, Odds);
17621
17622     // Merge the two vectors back together with a shuffle. This expands into 2
17623     // shuffles.
17624     static const int ShufMask[] = { 0, 4, 2, 6 };
17625     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17626   }
17627
17628   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17629          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17630
17631   //  Ahi = psrlqi(a, 32);
17632   //  Bhi = psrlqi(b, 32);
17633   //
17634   //  AloBlo = pmuludq(a, b);
17635   //  AloBhi = pmuludq(a, Bhi);
17636   //  AhiBlo = pmuludq(Ahi, b);
17637
17638   //  AloBhi = psllqi(AloBhi, 32);
17639   //  AhiBlo = psllqi(AhiBlo, 32);
17640   //  return AloBlo + AloBhi + AhiBlo;
17641
17642   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17643   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17644
17645   SDValue AhiBlo = Ahi;
17646   SDValue AloBhi = Bhi;
17647   // Bit cast to 32-bit vectors for MULUDQ
17648   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17649                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17650   A = DAG.getBitcast(MulVT, A);
17651   B = DAG.getBitcast(MulVT, B);
17652   Ahi = DAG.getBitcast(MulVT, Ahi);
17653   Bhi = DAG.getBitcast(MulVT, Bhi);
17654
17655   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17656   // After shifting right const values the result may be all-zero.
17657   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17658     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17659     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17660   }
17661   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17662     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17663     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17664   }
17665
17666   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17667   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17668 }
17669
17670 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17671   assert(Subtarget->isTargetWin64() && "Unexpected target");
17672   EVT VT = Op.getValueType();
17673   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17674          "Unexpected return type for lowering");
17675
17676   RTLIB::Libcall LC;
17677   bool isSigned;
17678   switch (Op->getOpcode()) {
17679   default: llvm_unreachable("Unexpected request for libcall!");
17680   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17681   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17682   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17683   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17684   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17685   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17686   }
17687
17688   SDLoc dl(Op);
17689   SDValue InChain = DAG.getEntryNode();
17690
17691   TargetLowering::ArgListTy Args;
17692   TargetLowering::ArgListEntry Entry;
17693   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17694     EVT ArgVT = Op->getOperand(i).getValueType();
17695     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17696            "Unexpected argument type for lowering");
17697     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17698     Entry.Node = StackPtr;
17699     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17700                            false, false, 16);
17701     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17702     Entry.Ty = PointerType::get(ArgTy,0);
17703     Entry.isSExt = false;
17704     Entry.isZExt = false;
17705     Args.push_back(Entry);
17706   }
17707
17708   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17709                                          getPointerTy(DAG.getDataLayout()));
17710
17711   TargetLowering::CallLoweringInfo CLI(DAG);
17712   CLI.setDebugLoc(dl).setChain(InChain)
17713     .setCallee(getLibcallCallingConv(LC),
17714                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17715                Callee, std::move(Args), 0)
17716     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17717
17718   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17719   return DAG.getBitcast(VT, CallInfo.first);
17720 }
17721
17722 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17723                              SelectionDAG &DAG) {
17724   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17725   EVT VT = Op0.getValueType();
17726   SDLoc dl(Op);
17727
17728   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17729          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17730
17731   // PMULxD operations multiply each even value (starting at 0) of LHS with
17732   // the related value of RHS and produce a widen result.
17733   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17734   // => <2 x i64> <ae|cg>
17735   //
17736   // In other word, to have all the results, we need to perform two PMULxD:
17737   // 1. one with the even values.
17738   // 2. one with the odd values.
17739   // To achieve #2, with need to place the odd values at an even position.
17740   //
17741   // Place the odd value at an even position (basically, shift all values 1
17742   // step to the left):
17743   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17744   // <a|b|c|d> => <b|undef|d|undef>
17745   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17746   // <e|f|g|h> => <f|undef|h|undef>
17747   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17748
17749   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17750   // ints.
17751   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17752   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17753   unsigned Opcode =
17754       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17755   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17756   // => <2 x i64> <ae|cg>
17757   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17758   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17759   // => <2 x i64> <bf|dh>
17760   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17761
17762   // Shuffle it back into the right order.
17763   SDValue Highs, Lows;
17764   if (VT == MVT::v8i32) {
17765     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17766     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17767     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17768     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17769   } else {
17770     const int HighMask[] = {1, 5, 3, 7};
17771     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17772     const int LowMask[] = {0, 4, 2, 6};
17773     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17774   }
17775
17776   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17777   // unsigned multiply.
17778   if (IsSigned && !Subtarget->hasSSE41()) {
17779     SDValue ShAmt = DAG.getConstant(
17780         31, dl,
17781         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17782     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17783                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17784     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17785                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17786
17787     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17788     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17789   }
17790
17791   // The first result of MUL_LOHI is actually the low value, followed by the
17792   // high value.
17793   SDValue Ops[] = {Lows, Highs};
17794   return DAG.getMergeValues(Ops, dl);
17795 }
17796
17797 // Return true if the required (according to Opcode) shift-imm form is natively
17798 // supported by the Subtarget
17799 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17800                                         unsigned Opcode) {
17801   if (VT.getScalarSizeInBits() < 16)
17802     return false;
17803
17804   if (VT.is512BitVector() &&
17805       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17806     return true;
17807
17808   bool LShift = VT.is128BitVector() ||
17809     (VT.is256BitVector() && Subtarget->hasInt256());
17810
17811   bool AShift = LShift && (Subtarget->hasVLX() ||
17812     (VT != MVT::v2i64 && VT != MVT::v4i64));
17813   return (Opcode == ISD::SRA) ? AShift : LShift;
17814 }
17815
17816 // The shift amount is a variable, but it is the same for all vector lanes.
17817 // These instructions are defined together with shift-immediate.
17818 static
17819 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
17820                                       unsigned Opcode) {
17821   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
17822 }
17823
17824 // Return true if the required (according to Opcode) variable-shift form is
17825 // natively supported by the Subtarget
17826 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
17827                                     unsigned Opcode) {
17828
17829   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
17830     return false;
17831
17832   // vXi16 supported only on AVX-512, BWI
17833   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
17834     return false;
17835
17836   if (VT.is512BitVector() || Subtarget->hasVLX())
17837     return true;
17838
17839   bool LShift = VT.is128BitVector() || VT.is256BitVector();
17840   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
17841   return (Opcode == ISD::SRA) ? AShift : LShift;
17842 }
17843
17844 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
17845                                          const X86Subtarget *Subtarget) {
17846   MVT VT = Op.getSimpleValueType();
17847   SDLoc dl(Op);
17848   SDValue R = Op.getOperand(0);
17849   SDValue Amt = Op.getOperand(1);
17850
17851   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
17852     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
17853
17854   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
17855     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
17856     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
17857     SDValue Ex = DAG.getBitcast(ExVT, R);
17858
17859     if (ShiftAmt >= 32) {
17860       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
17861       SDValue Upper =
17862           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
17863       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17864                                                  ShiftAmt - 32, DAG);
17865       if (VT == MVT::v2i64)
17866         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
17867       if (VT == MVT::v4i64)
17868         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17869                                   {9, 1, 11, 3, 13, 5, 15, 7});
17870     } else {
17871       // SRA upper i32, SHL whole i64 and select lower i32.
17872       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
17873                                                  ShiftAmt, DAG);
17874       SDValue Lower =
17875           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
17876       Lower = DAG.getBitcast(ExVT, Lower);
17877       if (VT == MVT::v2i64)
17878         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
17879       if (VT == MVT::v4i64)
17880         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
17881                                   {8, 1, 10, 3, 12, 5, 14, 7});
17882     }
17883     return DAG.getBitcast(VT, Ex);
17884   };
17885
17886   // Optimize shl/srl/sra with constant shift amount.
17887   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
17888     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
17889       uint64_t ShiftAmt = ShiftConst->getZExtValue();
17890
17891       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
17892         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
17893
17894       // i64 SRA needs to be performed as partial shifts.
17895       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
17896           Op.getOpcode() == ISD::SRA)
17897         return ArithmeticShiftRight64(ShiftAmt);
17898
17899       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
17900         unsigned NumElts = VT.getVectorNumElements();
17901         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
17902
17903         if (Op.getOpcode() == ISD::SHL) {
17904           // Simple i8 add case
17905           if (ShiftAmt == 1)
17906             return DAG.getNode(ISD::ADD, dl, VT, R, R);
17907
17908           // Make a large shift.
17909           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
17910                                                    R, ShiftAmt, DAG);
17911           SHL = DAG.getBitcast(VT, SHL);
17912           // Zero out the rightmost bits.
17913           SmallVector<SDValue, 32> V(
17914               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
17915           return DAG.getNode(ISD::AND, dl, VT, SHL,
17916                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17917         }
17918         if (Op.getOpcode() == ISD::SRL) {
17919           // Make a large shift.
17920           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
17921                                                    R, ShiftAmt, DAG);
17922           SRL = DAG.getBitcast(VT, SRL);
17923           // Zero out the leftmost bits.
17924           SmallVector<SDValue, 32> V(
17925               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
17926           return DAG.getNode(ISD::AND, dl, VT, SRL,
17927                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
17928         }
17929         if (Op.getOpcode() == ISD::SRA) {
17930           if (ShiftAmt == 7) {
17931             // ashr(R, 7)  === cmp_slt(R, 0)
17932             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
17933             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
17934           }
17935
17936           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
17937           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
17938           SmallVector<SDValue, 32> V(NumElts,
17939                                      DAG.getConstant(128 >> ShiftAmt, dl,
17940                                                      MVT::i8));
17941           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
17942           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
17943           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
17944           return Res;
17945         }
17946         llvm_unreachable("Unknown shift opcode.");
17947       }
17948     }
17949   }
17950
17951   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
17952   if (!Subtarget->is64Bit() &&
17953       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
17954
17955     // Peek through any splat that was introduced for i64 shift vectorization.
17956     int SplatIndex = -1;
17957     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
17958       if (SVN->isSplat()) {
17959         SplatIndex = SVN->getSplatIndex();
17960         Amt = Amt.getOperand(0);
17961         assert(SplatIndex < (int)VT.getVectorNumElements() &&
17962                "Splat shuffle referencing second operand");
17963       }
17964
17965     if (Amt.getOpcode() != ISD::BITCAST ||
17966         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
17967       return SDValue();
17968
17969     Amt = Amt.getOperand(0);
17970     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
17971                      VT.getVectorNumElements();
17972     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
17973     uint64_t ShiftAmt = 0;
17974     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
17975     for (unsigned i = 0; i != Ratio; ++i) {
17976       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
17977       if (!C)
17978         return SDValue();
17979       // 6 == Log2(64)
17980       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
17981     }
17982
17983     // Check remaining shift amounts (if not a splat).
17984     if (SplatIndex < 0) {
17985       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
17986         uint64_t ShAmt = 0;
17987         for (unsigned j = 0; j != Ratio; ++j) {
17988           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
17989           if (!C)
17990             return SDValue();
17991           // 6 == Log2(64)
17992           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
17993         }
17994         if (ShAmt != ShiftAmt)
17995           return SDValue();
17996       }
17997     }
17998
17999     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18000       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18001
18002     if (Op.getOpcode() == ISD::SRA)
18003       return ArithmeticShiftRight64(ShiftAmt);
18004   }
18005
18006   return SDValue();
18007 }
18008
18009 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18010                                         const X86Subtarget* Subtarget) {
18011   MVT VT = Op.getSimpleValueType();
18012   SDLoc dl(Op);
18013   SDValue R = Op.getOperand(0);
18014   SDValue Amt = Op.getOperand(1);
18015
18016   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18017     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18018
18019   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18020     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18021
18022   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18023     SDValue BaseShAmt;
18024     EVT EltVT = VT.getVectorElementType();
18025
18026     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18027       // Check if this build_vector node is doing a splat.
18028       // If so, then set BaseShAmt equal to the splat value.
18029       BaseShAmt = BV->getSplatValue();
18030       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18031         BaseShAmt = SDValue();
18032     } else {
18033       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18034         Amt = Amt.getOperand(0);
18035
18036       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18037       if (SVN && SVN->isSplat()) {
18038         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18039         SDValue InVec = Amt.getOperand(0);
18040         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18041           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
18042                  "Unexpected shuffle index found!");
18043           BaseShAmt = InVec.getOperand(SplatIdx);
18044         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18045            if (ConstantSDNode *C =
18046                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18047              if (C->getZExtValue() == SplatIdx)
18048                BaseShAmt = InVec.getOperand(1);
18049            }
18050         }
18051
18052         if (!BaseShAmt)
18053           // Avoid introducing an extract element from a shuffle.
18054           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18055                                   DAG.getIntPtrConstant(SplatIdx, dl));
18056       }
18057     }
18058
18059     if (BaseShAmt.getNode()) {
18060       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18061       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18062         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18063       else if (EltVT.bitsLT(MVT::i32))
18064         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18065
18066       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18067     }
18068   }
18069
18070   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18071   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18072       Amt.getOpcode() == ISD::BITCAST &&
18073       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18074     Amt = Amt.getOperand(0);
18075     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18076                      VT.getVectorNumElements();
18077     std::vector<SDValue> Vals(Ratio);
18078     for (unsigned i = 0; i != Ratio; ++i)
18079       Vals[i] = Amt.getOperand(i);
18080     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18081       for (unsigned j = 0; j != Ratio; ++j)
18082         if (Vals[j] != Amt.getOperand(i + j))
18083           return SDValue();
18084     }
18085
18086     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18087       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18088   }
18089   return SDValue();
18090 }
18091
18092 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18093                           SelectionDAG &DAG) {
18094   MVT VT = Op.getSimpleValueType();
18095   SDLoc dl(Op);
18096   SDValue R = Op.getOperand(0);
18097   SDValue Amt = Op.getOperand(1);
18098
18099   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18100   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18101
18102   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18103     return V;
18104
18105   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18106       return V;
18107
18108   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18109     return Op;
18110
18111   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18112   // shifts per-lane and then shuffle the partial results back together.
18113   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18114     // Splat the shift amounts so the scalar shifts above will catch it.
18115     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18116     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18117     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18118     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18119     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18120   }
18121
18122   // i64 vector arithmetic shift can be emulated with the transform:
18123   // M = lshr(SIGN_BIT, Amt)
18124   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18125   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18126       Op.getOpcode() == ISD::SRA) {
18127     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18128     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18129     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18130     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18131     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18132     return R;
18133   }
18134
18135   // If possible, lower this packed shift into a vector multiply instead of
18136   // expanding it into a sequence of scalar shifts.
18137   // Do this only if the vector shift count is a constant build_vector.
18138   if (Op.getOpcode() == ISD::SHL &&
18139       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18140        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18141       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18142     SmallVector<SDValue, 8> Elts;
18143     EVT SVT = VT.getScalarType();
18144     unsigned SVTBits = SVT.getSizeInBits();
18145     const APInt &One = APInt(SVTBits, 1);
18146     unsigned NumElems = VT.getVectorNumElements();
18147
18148     for (unsigned i=0; i !=NumElems; ++i) {
18149       SDValue Op = Amt->getOperand(i);
18150       if (Op->getOpcode() == ISD::UNDEF) {
18151         Elts.push_back(Op);
18152         continue;
18153       }
18154
18155       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18156       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
18157       uint64_t ShAmt = C.getZExtValue();
18158       if (ShAmt >= SVTBits) {
18159         Elts.push_back(DAG.getUNDEF(SVT));
18160         continue;
18161       }
18162       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18163     }
18164     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18165     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18166   }
18167
18168   // Lower SHL with variable shift amount.
18169   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18170     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18171
18172     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18173                      DAG.getConstant(0x3f800000U, dl, VT));
18174     Op = DAG.getBitcast(MVT::v4f32, Op);
18175     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18176     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18177   }
18178
18179   // If possible, lower this shift as a sequence of two shifts by
18180   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18181   // Example:
18182   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18183   //
18184   // Could be rewritten as:
18185   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18186   //
18187   // The advantage is that the two shifts from the example would be
18188   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18189   // the vector shift into four scalar shifts plus four pairs of vector
18190   // insert/extract.
18191   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18192       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18193     unsigned TargetOpcode = X86ISD::MOVSS;
18194     bool CanBeSimplified;
18195     // The splat value for the first packed shift (the 'X' from the example).
18196     SDValue Amt1 = Amt->getOperand(0);
18197     // The splat value for the second packed shift (the 'Y' from the example).
18198     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18199                                         Amt->getOperand(2);
18200
18201     // See if it is possible to replace this node with a sequence of
18202     // two shifts followed by a MOVSS/MOVSD
18203     if (VT == MVT::v4i32) {
18204       // Check if it is legal to use a MOVSS.
18205       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18206                         Amt2 == Amt->getOperand(3);
18207       if (!CanBeSimplified) {
18208         // Otherwise, check if we can still simplify this node using a MOVSD.
18209         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18210                           Amt->getOperand(2) == Amt->getOperand(3);
18211         TargetOpcode = X86ISD::MOVSD;
18212         Amt2 = Amt->getOperand(2);
18213       }
18214     } else {
18215       // Do similar checks for the case where the machine value type
18216       // is MVT::v8i16.
18217       CanBeSimplified = Amt1 == Amt->getOperand(1);
18218       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18219         CanBeSimplified = Amt2 == Amt->getOperand(i);
18220
18221       if (!CanBeSimplified) {
18222         TargetOpcode = X86ISD::MOVSD;
18223         CanBeSimplified = true;
18224         Amt2 = Amt->getOperand(4);
18225         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18226           CanBeSimplified = Amt1 == Amt->getOperand(i);
18227         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18228           CanBeSimplified = Amt2 == Amt->getOperand(j);
18229       }
18230     }
18231
18232     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18233         isa<ConstantSDNode>(Amt2)) {
18234       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18235       EVT CastVT = MVT::v4i32;
18236       SDValue Splat1 =
18237         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18238       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18239       SDValue Splat2 =
18240         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18241       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18242       if (TargetOpcode == X86ISD::MOVSD)
18243         CastVT = MVT::v2i64;
18244       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18245       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18246       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18247                                             BitCast1, DAG);
18248       return DAG.getBitcast(VT, Result);
18249     }
18250   }
18251
18252   // v4i32 Non Uniform Shifts.
18253   // If the shift amount is constant we can shift each lane using the SSE2
18254   // immediate shifts, else we need to zero-extend each lane to the lower i64
18255   // and shift using the SSE2 variable shifts.
18256   // The separate results can then be blended together.
18257   if (VT == MVT::v4i32) {
18258     unsigned Opc = Op.getOpcode();
18259     SDValue Amt0, Amt1, Amt2, Amt3;
18260     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18261       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18262       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18263       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18264       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18265     } else {
18266       // ISD::SHL is handled above but we include it here for completeness.
18267       switch (Opc) {
18268       default:
18269         llvm_unreachable("Unknown target vector shift node");
18270       case ISD::SHL:
18271         Opc = X86ISD::VSHL;
18272         break;
18273       case ISD::SRL:
18274         Opc = X86ISD::VSRL;
18275         break;
18276       case ISD::SRA:
18277         Opc = X86ISD::VSRA;
18278         break;
18279       }
18280       // The SSE2 shifts use the lower i64 as the same shift amount for
18281       // all lanes and the upper i64 is ignored. These shuffle masks
18282       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18283       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18284       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18285       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18286       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18287       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18288     }
18289
18290     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18291     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18292     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18293     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18294     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18295     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18296     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18297   }
18298
18299   if (VT == MVT::v16i8 || (VT == MVT::v32i8 && Subtarget->hasInt256())) {
18300     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18301     unsigned ShiftOpcode = Op->getOpcode();
18302
18303     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18304       // On SSE41 targets we make use of the fact that VSELECT lowers
18305       // to PBLENDVB which selects bytes based just on the sign bit.
18306       if (Subtarget->hasSSE41()) {
18307         V0 = DAG.getBitcast(VT, V0);
18308         V1 = DAG.getBitcast(VT, V1);
18309         Sel = DAG.getBitcast(VT, Sel);
18310         return DAG.getBitcast(SelVT,
18311                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18312       }
18313       // On pre-SSE41 targets we test for the sign bit by comparing to
18314       // zero - a negative value will set all bits of the lanes to true
18315       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18316       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18317       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18318       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18319     };
18320
18321     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18322     // We can safely do this using i16 shifts as we're only interested in
18323     // the 3 lower bits of each byte.
18324     Amt = DAG.getBitcast(ExtVT, Amt);
18325     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18326     Amt = DAG.getBitcast(VT, Amt);
18327
18328     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18329       // r = VSELECT(r, shift(r, 4), a);
18330       SDValue M =
18331           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18332       R = SignBitSelect(VT, Amt, M, R);
18333
18334       // a += a
18335       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18336
18337       // r = VSELECT(r, shift(r, 2), a);
18338       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18339       R = SignBitSelect(VT, Amt, M, R);
18340
18341       // a += a
18342       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18343
18344       // return VSELECT(r, shift(r, 1), a);
18345       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18346       R = SignBitSelect(VT, Amt, M, R);
18347       return R;
18348     }
18349
18350     if (Op->getOpcode() == ISD::SRA) {
18351       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18352       // so we can correctly sign extend. We don't care what happens to the
18353       // lower byte.
18354       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18355       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18356       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18357       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18358       ALo = DAG.getBitcast(ExtVT, ALo);
18359       AHi = DAG.getBitcast(ExtVT, AHi);
18360       RLo = DAG.getBitcast(ExtVT, RLo);
18361       RHi = DAG.getBitcast(ExtVT, RHi);
18362
18363       // r = VSELECT(r, shift(r, 4), a);
18364       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18365                                 DAG.getConstant(4, dl, ExtVT));
18366       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18367                                 DAG.getConstant(4, dl, ExtVT));
18368       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18369       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18370
18371       // a += a
18372       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18373       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18374
18375       // r = VSELECT(r, shift(r, 2), a);
18376       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18377                         DAG.getConstant(2, dl, ExtVT));
18378       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18379                         DAG.getConstant(2, dl, ExtVT));
18380       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18381       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18382
18383       // a += a
18384       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18385       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18386
18387       // r = VSELECT(r, shift(r, 1), a);
18388       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18389                         DAG.getConstant(1, dl, ExtVT));
18390       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18391                         DAG.getConstant(1, dl, ExtVT));
18392       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18393       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18394
18395       // Logical shift the result back to the lower byte, leaving a zero upper
18396       // byte
18397       // meaning that we can safely pack with PACKUSWB.
18398       RLo =
18399           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18400       RHi =
18401           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18402       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18403     }
18404   }
18405
18406   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18407   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18408   // solution better.
18409   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18410     MVT ExtVT = MVT::v8i32;
18411     unsigned ExtOpc =
18412         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18413     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18414     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18415     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18416                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18417   }
18418
18419   if (Subtarget->hasInt256() && VT == MVT::v16i16) {
18420     MVT ExtVT = MVT::v8i32;
18421     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18422     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18423     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18424     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18425     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18426     ALo = DAG.getBitcast(ExtVT, ALo);
18427     AHi = DAG.getBitcast(ExtVT, AHi);
18428     RLo = DAG.getBitcast(ExtVT, RLo);
18429     RHi = DAG.getBitcast(ExtVT, RHi);
18430     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18431     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18432     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18433     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18434     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18435   }
18436
18437   if (VT == MVT::v8i16) {
18438     unsigned ShiftOpcode = Op->getOpcode();
18439
18440     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18441       // On SSE41 targets we make use of the fact that VSELECT lowers
18442       // to PBLENDVB which selects bytes based just on the sign bit.
18443       if (Subtarget->hasSSE41()) {
18444         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18445         V0 = DAG.getBitcast(ExtVT, V0);
18446         V1 = DAG.getBitcast(ExtVT, V1);
18447         Sel = DAG.getBitcast(ExtVT, Sel);
18448         return DAG.getBitcast(
18449             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18450       }
18451       // On pre-SSE41 targets we splat the sign bit - a negative value will
18452       // set all bits of the lanes to true and VSELECT uses that in
18453       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18454       SDValue C =
18455           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18456       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18457     };
18458
18459     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18460     if (Subtarget->hasSSE41()) {
18461       // On SSE41 targets we need to replicate the shift mask in both
18462       // bytes for PBLENDVB.
18463       Amt = DAG.getNode(
18464           ISD::OR, dl, VT,
18465           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18466           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18467     } else {
18468       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18469     }
18470
18471     // r = VSELECT(r, shift(r, 8), a);
18472     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18473     R = SignBitSelect(Amt, M, R);
18474
18475     // a += a
18476     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18477
18478     // r = VSELECT(r, shift(r, 4), a);
18479     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18480     R = SignBitSelect(Amt, M, R);
18481
18482     // a += a
18483     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18484
18485     // r = VSELECT(r, shift(r, 2), a);
18486     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18487     R = SignBitSelect(Amt, M, R);
18488
18489     // a += a
18490     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18491
18492     // return VSELECT(r, shift(r, 1), a);
18493     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18494     R = SignBitSelect(Amt, M, R);
18495     return R;
18496   }
18497
18498   // Decompose 256-bit shifts into smaller 128-bit shifts.
18499   if (VT.is256BitVector()) {
18500     unsigned NumElems = VT.getVectorNumElements();
18501     MVT EltVT = VT.getVectorElementType();
18502     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18503
18504     // Extract the two vectors
18505     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18506     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18507
18508     // Recreate the shift amount vectors
18509     SDValue Amt1, Amt2;
18510     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18511       // Constant shift amount
18512       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18513       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18514       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18515
18516       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18517       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18518     } else {
18519       // Variable shift amount
18520       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18521       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18522     }
18523
18524     // Issue new vector shifts for the smaller types
18525     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18526     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18527
18528     // Concatenate the result back
18529     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18530   }
18531
18532   return SDValue();
18533 }
18534
18535 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18536   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18537   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18538   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18539   // has only one use.
18540   SDNode *N = Op.getNode();
18541   SDValue LHS = N->getOperand(0);
18542   SDValue RHS = N->getOperand(1);
18543   unsigned BaseOp = 0;
18544   unsigned Cond = 0;
18545   SDLoc DL(Op);
18546   switch (Op.getOpcode()) {
18547   default: llvm_unreachable("Unknown ovf instruction!");
18548   case ISD::SADDO:
18549     // A subtract of one will be selected as a INC. Note that INC doesn't
18550     // set CF, so we can't do this for UADDO.
18551     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18552       if (C->isOne()) {
18553         BaseOp = X86ISD::INC;
18554         Cond = X86::COND_O;
18555         break;
18556       }
18557     BaseOp = X86ISD::ADD;
18558     Cond = X86::COND_O;
18559     break;
18560   case ISD::UADDO:
18561     BaseOp = X86ISD::ADD;
18562     Cond = X86::COND_B;
18563     break;
18564   case ISD::SSUBO:
18565     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18566     // set CF, so we can't do this for USUBO.
18567     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18568       if (C->isOne()) {
18569         BaseOp = X86ISD::DEC;
18570         Cond = X86::COND_O;
18571         break;
18572       }
18573     BaseOp = X86ISD::SUB;
18574     Cond = X86::COND_O;
18575     break;
18576   case ISD::USUBO:
18577     BaseOp = X86ISD::SUB;
18578     Cond = X86::COND_B;
18579     break;
18580   case ISD::SMULO:
18581     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18582     Cond = X86::COND_O;
18583     break;
18584   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18585     if (N->getValueType(0) == MVT::i8) {
18586       BaseOp = X86ISD::UMUL8;
18587       Cond = X86::COND_O;
18588       break;
18589     }
18590     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18591                                  MVT::i32);
18592     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18593
18594     SDValue SetCC =
18595       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18596                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18597                   SDValue(Sum.getNode(), 2));
18598
18599     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18600   }
18601   }
18602
18603   // Also sets EFLAGS.
18604   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18605   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18606
18607   SDValue SetCC =
18608     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18609                 DAG.getConstant(Cond, DL, MVT::i32),
18610                 SDValue(Sum.getNode(), 1));
18611
18612   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18613 }
18614
18615 /// Returns true if the operand type is exactly twice the native width, and
18616 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18617 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18618 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18619 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18620   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18621
18622   if (OpWidth == 64)
18623     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18624   else if (OpWidth == 128)
18625     return Subtarget->hasCmpxchg16b();
18626   else
18627     return false;
18628 }
18629
18630 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18631   return needsCmpXchgNb(SI->getValueOperand()->getType());
18632 }
18633
18634 // Note: this turns large loads into lock cmpxchg8b/16b.
18635 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18636 TargetLowering::AtomicExpansionKind
18637 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18638   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18639   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18640                                                : AtomicExpansionKind::None;
18641 }
18642
18643 TargetLowering::AtomicExpansionKind
18644 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18645   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18646   Type *MemType = AI->getType();
18647
18648   // If the operand is too big, we must see if cmpxchg8/16b is available
18649   // and default to library calls otherwise.
18650   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18651     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18652                                    : AtomicExpansionKind::None;
18653   }
18654
18655   AtomicRMWInst::BinOp Op = AI->getOperation();
18656   switch (Op) {
18657   default:
18658     llvm_unreachable("Unknown atomic operation");
18659   case AtomicRMWInst::Xchg:
18660   case AtomicRMWInst::Add:
18661   case AtomicRMWInst::Sub:
18662     // It's better to use xadd, xsub or xchg for these in all cases.
18663     return AtomicExpansionKind::None;
18664   case AtomicRMWInst::Or:
18665   case AtomicRMWInst::And:
18666   case AtomicRMWInst::Xor:
18667     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18668     // prefix to a normal instruction for these operations.
18669     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18670                             : AtomicExpansionKind::None;
18671   case AtomicRMWInst::Nand:
18672   case AtomicRMWInst::Max:
18673   case AtomicRMWInst::Min:
18674   case AtomicRMWInst::UMax:
18675   case AtomicRMWInst::UMin:
18676     // These always require a non-trivial set of data operations on x86. We must
18677     // use a cmpxchg loop.
18678     return AtomicExpansionKind::CmpXChg;
18679   }
18680 }
18681
18682 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18683   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18684   // no-sse2). There isn't any reason to disable it if the target processor
18685   // supports it.
18686   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18687 }
18688
18689 LoadInst *
18690 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18691   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18692   Type *MemType = AI->getType();
18693   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18694   // there is no benefit in turning such RMWs into loads, and it is actually
18695   // harmful as it introduces a mfence.
18696   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18697     return nullptr;
18698
18699   auto Builder = IRBuilder<>(AI);
18700   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18701   auto SynchScope = AI->getSynchScope();
18702   // We must restrict the ordering to avoid generating loads with Release or
18703   // ReleaseAcquire orderings.
18704   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18705   auto Ptr = AI->getPointerOperand();
18706
18707   // Before the load we need a fence. Here is an example lifted from
18708   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18709   // is required:
18710   // Thread 0:
18711   //   x.store(1, relaxed);
18712   //   r1 = y.fetch_add(0, release);
18713   // Thread 1:
18714   //   y.fetch_add(42, acquire);
18715   //   r2 = x.load(relaxed);
18716   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18717   // lowered to just a load without a fence. A mfence flushes the store buffer,
18718   // making the optimization clearly correct.
18719   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18720   // otherwise, we might be able to be more aggressive on relaxed idempotent
18721   // rmw. In practice, they do not look useful, so we don't try to be
18722   // especially clever.
18723   if (SynchScope == SingleThread)
18724     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18725     // the IR level, so we must wrap it in an intrinsic.
18726     return nullptr;
18727
18728   if (!hasMFENCE(*Subtarget))
18729     // FIXME: it might make sense to use a locked operation here but on a
18730     // different cache-line to prevent cache-line bouncing. In practice it
18731     // is probably a small win, and x86 processors without mfence are rare
18732     // enough that we do not bother.
18733     return nullptr;
18734
18735   Function *MFence =
18736       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18737   Builder.CreateCall(MFence, {});
18738
18739   // Finally we can emit the atomic load.
18740   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18741           AI->getType()->getPrimitiveSizeInBits());
18742   Loaded->setAtomic(Order, SynchScope);
18743   AI->replaceAllUsesWith(Loaded);
18744   AI->eraseFromParent();
18745   return Loaded;
18746 }
18747
18748 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18749                                  SelectionDAG &DAG) {
18750   SDLoc dl(Op);
18751   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18752     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18753   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18754     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18755
18756   // The only fence that needs an instruction is a sequentially-consistent
18757   // cross-thread fence.
18758   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18759     if (hasMFENCE(*Subtarget))
18760       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18761
18762     SDValue Chain = Op.getOperand(0);
18763     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
18764     SDValue Ops[] = {
18765       DAG.getRegister(X86::ESP, MVT::i32),     // Base
18766       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
18767       DAG.getRegister(0, MVT::i32),            // Index
18768       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
18769       DAG.getRegister(0, MVT::i32),            // Segment.
18770       Zero,
18771       Chain
18772     };
18773     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
18774     return SDValue(Res, 0);
18775   }
18776
18777   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
18778   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
18779 }
18780
18781 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
18782                              SelectionDAG &DAG) {
18783   MVT T = Op.getSimpleValueType();
18784   SDLoc DL(Op);
18785   unsigned Reg = 0;
18786   unsigned size = 0;
18787   switch(T.SimpleTy) {
18788   default: llvm_unreachable("Invalid value type!");
18789   case MVT::i8:  Reg = X86::AL;  size = 1; break;
18790   case MVT::i16: Reg = X86::AX;  size = 2; break;
18791   case MVT::i32: Reg = X86::EAX; size = 4; break;
18792   case MVT::i64:
18793     assert(Subtarget->is64Bit() && "Node not type legal!");
18794     Reg = X86::RAX; size = 8;
18795     break;
18796   }
18797   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
18798                                   Op.getOperand(2), SDValue());
18799   SDValue Ops[] = { cpIn.getValue(0),
18800                     Op.getOperand(1),
18801                     Op.getOperand(3),
18802                     DAG.getTargetConstant(size, DL, MVT::i8),
18803                     cpIn.getValue(1) };
18804   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
18805   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
18806   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
18807                                            Ops, T, MMO);
18808
18809   SDValue cpOut =
18810     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
18811   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
18812                                       MVT::i32, cpOut.getValue(2));
18813   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
18814                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
18815                                 EFLAGS);
18816
18817   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
18818   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
18819   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
18820   return SDValue();
18821 }
18822
18823 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
18824                             SelectionDAG &DAG) {
18825   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
18826   MVT DstVT = Op.getSimpleValueType();
18827
18828   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
18829     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
18830     if (DstVT != MVT::f64)
18831       // This conversion needs to be expanded.
18832       return SDValue();
18833
18834     SDValue InVec = Op->getOperand(0);
18835     SDLoc dl(Op);
18836     unsigned NumElts = SrcVT.getVectorNumElements();
18837     EVT SVT = SrcVT.getVectorElementType();
18838
18839     // Widen the vector in input in the case of MVT::v2i32.
18840     // Example: from MVT::v2i32 to MVT::v4i32.
18841     SmallVector<SDValue, 16> Elts;
18842     for (unsigned i = 0, e = NumElts; i != e; ++i)
18843       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
18844                                  DAG.getIntPtrConstant(i, dl)));
18845
18846     // Explicitly mark the extra elements as Undef.
18847     Elts.append(NumElts, DAG.getUNDEF(SVT));
18848
18849     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
18850     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
18851     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
18852     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
18853                        DAG.getIntPtrConstant(0, dl));
18854   }
18855
18856   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
18857          Subtarget->hasMMX() && "Unexpected custom BITCAST");
18858   assert((DstVT == MVT::i64 ||
18859           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
18860          "Unexpected custom BITCAST");
18861   // i64 <=> MMX conversions are Legal.
18862   if (SrcVT==MVT::i64 && DstVT.isVector())
18863     return Op;
18864   if (DstVT==MVT::i64 && SrcVT.isVector())
18865     return Op;
18866   // MMX <=> MMX conversions are Legal.
18867   if (SrcVT.isVector() && DstVT.isVector())
18868     return Op;
18869   // All other conversions need to be expanded.
18870   return SDValue();
18871 }
18872
18873 /// Compute the horizontal sum of bytes in V for the elements of VT.
18874 ///
18875 /// Requires V to be a byte vector and VT to be an integer vector type with
18876 /// wider elements than V's type. The width of the elements of VT determines
18877 /// how many bytes of V are summed horizontally to produce each element of the
18878 /// result.
18879 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
18880                                       const X86Subtarget *Subtarget,
18881                                       SelectionDAG &DAG) {
18882   SDLoc DL(V);
18883   MVT ByteVecVT = V.getSimpleValueType();
18884   MVT EltVT = VT.getVectorElementType();
18885   int NumElts = VT.getVectorNumElements();
18886   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
18887          "Expected value to have byte element type.");
18888   assert(EltVT != MVT::i8 &&
18889          "Horizontal byte sum only makes sense for wider elements!");
18890   unsigned VecSize = VT.getSizeInBits();
18891   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
18892
18893   // PSADBW instruction horizontally add all bytes and leave the result in i64
18894   // chunks, thus directly computes the pop count for v2i64 and v4i64.
18895   if (EltVT == MVT::i64) {
18896     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18897     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
18898     return DAG.getBitcast(VT, V);
18899   }
18900
18901   if (EltVT == MVT::i32) {
18902     // We unpack the low half and high half into i32s interleaved with zeros so
18903     // that we can use PSADBW to horizontally sum them. The most useful part of
18904     // this is that it lines up the results of two PSADBW instructions to be
18905     // two v2i64 vectors which concatenated are the 4 population counts. We can
18906     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
18907     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
18908     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
18909     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
18910
18911     // Do the horizontal sums into two v2i64s.
18912     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
18913     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18914                       DAG.getBitcast(ByteVecVT, Low), Zeros);
18915     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
18916                        DAG.getBitcast(ByteVecVT, High), Zeros);
18917
18918     // Merge them together.
18919     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
18920     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
18921                     DAG.getBitcast(ShortVecVT, Low),
18922                     DAG.getBitcast(ShortVecVT, High));
18923
18924     return DAG.getBitcast(VT, V);
18925   }
18926
18927   // The only element type left is i16.
18928   assert(EltVT == MVT::i16 && "Unknown how to handle type");
18929
18930   // To obtain pop count for each i16 element starting from the pop count for
18931   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
18932   // right by 8. It is important to shift as i16s as i8 vector shift isn't
18933   // directly supported.
18934   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
18935   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
18936   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18937   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
18938                   DAG.getBitcast(ByteVecVT, V));
18939   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
18940 }
18941
18942 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
18943                                         const X86Subtarget *Subtarget,
18944                                         SelectionDAG &DAG) {
18945   MVT VT = Op.getSimpleValueType();
18946   MVT EltVT = VT.getVectorElementType();
18947   unsigned VecSize = VT.getSizeInBits();
18948
18949   // Implement a lookup table in register by using an algorithm based on:
18950   // http://wm.ite.pl/articles/sse-popcount.html
18951   //
18952   // The general idea is that every lower byte nibble in the input vector is an
18953   // index into a in-register pre-computed pop count table. We then split up the
18954   // input vector in two new ones: (1) a vector with only the shifted-right
18955   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
18956   // masked out higher ones) for each byte. PSHUB is used separately with both
18957   // to index the in-register table. Next, both are added and the result is a
18958   // i8 vector where each element contains the pop count for input byte.
18959   //
18960   // To obtain the pop count for elements != i8, we follow up with the same
18961   // approach and use additional tricks as described below.
18962   //
18963   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
18964                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
18965                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
18966                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
18967
18968   int NumByteElts = VecSize / 8;
18969   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
18970   SDValue In = DAG.getBitcast(ByteVecVT, Op);
18971   SmallVector<SDValue, 16> LUTVec;
18972   for (int i = 0; i < NumByteElts; ++i)
18973     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
18974   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
18975   SmallVector<SDValue, 16> Mask0F(NumByteElts,
18976                                   DAG.getConstant(0x0F, DL, MVT::i8));
18977   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
18978
18979   // High nibbles
18980   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
18981   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
18982   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
18983
18984   // Low nibbles
18985   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
18986
18987   // The input vector is used as the shuffle mask that index elements into the
18988   // LUT. After counting low and high nibbles, add the vector to obtain the
18989   // final pop count per i8 element.
18990   SDValue HighPopCnt =
18991       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
18992   SDValue LowPopCnt =
18993       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
18994   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
18995
18996   if (EltVT == MVT::i8)
18997     return PopCnt;
18998
18999   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19000 }
19001
19002 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19003                                        const X86Subtarget *Subtarget,
19004                                        SelectionDAG &DAG) {
19005   MVT VT = Op.getSimpleValueType();
19006   assert(VT.is128BitVector() &&
19007          "Only 128-bit vector bitmath lowering supported.");
19008
19009   int VecSize = VT.getSizeInBits();
19010   MVT EltVT = VT.getVectorElementType();
19011   int Len = EltVT.getSizeInBits();
19012
19013   // This is the vectorized version of the "best" algorithm from
19014   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19015   // with a minor tweak to use a series of adds + shifts instead of vector
19016   // multiplications. Implemented for all integer vector types. We only use
19017   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19018   // much faster, even faster than using native popcnt instructions.
19019
19020   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19021     MVT VT = V.getSimpleValueType();
19022     SmallVector<SDValue, 32> Shifters(
19023         VT.getVectorNumElements(),
19024         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19025     return DAG.getNode(OpCode, DL, VT, V,
19026                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19027   };
19028   auto GetMask = [&](SDValue V, APInt Mask) {
19029     MVT VT = V.getSimpleValueType();
19030     SmallVector<SDValue, 32> Masks(
19031         VT.getVectorNumElements(),
19032         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19033     return DAG.getNode(ISD::AND, DL, VT, V,
19034                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19035   };
19036
19037   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19038   // x86, so set the SRL type to have elements at least i16 wide. This is
19039   // correct because all of our SRLs are followed immediately by a mask anyways
19040   // that handles any bits that sneak into the high bits of the byte elements.
19041   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19042
19043   SDValue V = Op;
19044
19045   // v = v - ((v >> 1) & 0x55555555...)
19046   SDValue Srl =
19047       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19048   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19049   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19050
19051   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19052   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19053   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19054   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19055   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19056
19057   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19058   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19059   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19060   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19061
19062   // At this point, V contains the byte-wise population count, and we are
19063   // merely doing a horizontal sum if necessary to get the wider element
19064   // counts.
19065   if (EltVT == MVT::i8)
19066     return V;
19067
19068   return LowerHorizontalByteSum(
19069       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19070       DAG);
19071 }
19072
19073 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19074                                 SelectionDAG &DAG) {
19075   MVT VT = Op.getSimpleValueType();
19076   // FIXME: Need to add AVX-512 support here!
19077   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19078          "Unknown CTPOP type to handle");
19079   SDLoc DL(Op.getNode());
19080   SDValue Op0 = Op.getOperand(0);
19081
19082   if (!Subtarget->hasSSSE3()) {
19083     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19084     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19085     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19086   }
19087
19088   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19089     unsigned NumElems = VT.getVectorNumElements();
19090
19091     // Extract each 128-bit vector, compute pop count and concat the result.
19092     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19093     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19094
19095     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19096                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19097                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19098   }
19099
19100   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19101 }
19102
19103 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19104                           SelectionDAG &DAG) {
19105   assert(Op.getValueType().isVector() &&
19106          "We only do custom lowering for vector population count.");
19107   return LowerVectorCTPOP(Op, Subtarget, DAG);
19108 }
19109
19110 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19111   SDNode *Node = Op.getNode();
19112   SDLoc dl(Node);
19113   EVT T = Node->getValueType(0);
19114   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19115                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19116   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19117                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19118                        Node->getOperand(0),
19119                        Node->getOperand(1), negOp,
19120                        cast<AtomicSDNode>(Node)->getMemOperand(),
19121                        cast<AtomicSDNode>(Node)->getOrdering(),
19122                        cast<AtomicSDNode>(Node)->getSynchScope());
19123 }
19124
19125 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19126   SDNode *Node = Op.getNode();
19127   SDLoc dl(Node);
19128   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19129
19130   // Convert seq_cst store -> xchg
19131   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19132   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19133   //        (The only way to get a 16-byte store is cmpxchg16b)
19134   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19135   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19136       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19137     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19138                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19139                                  Node->getOperand(0),
19140                                  Node->getOperand(1), Node->getOperand(2),
19141                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19142                                  cast<AtomicSDNode>(Node)->getOrdering(),
19143                                  cast<AtomicSDNode>(Node)->getSynchScope());
19144     return Swap.getValue(1);
19145   }
19146   // Other atomic stores have a simple pattern.
19147   return Op;
19148 }
19149
19150 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19151   EVT VT = Op.getNode()->getSimpleValueType(0);
19152
19153   // Let legalize expand this if it isn't a legal type yet.
19154   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19155     return SDValue();
19156
19157   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19158
19159   unsigned Opc;
19160   bool ExtraOp = false;
19161   switch (Op.getOpcode()) {
19162   default: llvm_unreachable("Invalid code");
19163   case ISD::ADDC: Opc = X86ISD::ADD; break;
19164   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19165   case ISD::SUBC: Opc = X86ISD::SUB; break;
19166   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19167   }
19168
19169   if (!ExtraOp)
19170     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19171                        Op.getOperand(1));
19172   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19173                      Op.getOperand(1), Op.getOperand(2));
19174 }
19175
19176 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19177                             SelectionDAG &DAG) {
19178   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19179
19180   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19181   // which returns the values as { float, float } (in XMM0) or
19182   // { double, double } (which is returned in XMM0, XMM1).
19183   SDLoc dl(Op);
19184   SDValue Arg = Op.getOperand(0);
19185   EVT ArgVT = Arg.getValueType();
19186   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19187
19188   TargetLowering::ArgListTy Args;
19189   TargetLowering::ArgListEntry Entry;
19190
19191   Entry.Node = Arg;
19192   Entry.Ty = ArgTy;
19193   Entry.isSExt = false;
19194   Entry.isZExt = false;
19195   Args.push_back(Entry);
19196
19197   bool isF64 = ArgVT == MVT::f64;
19198   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19199   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19200   // the results are returned via SRet in memory.
19201   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19202   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19203   SDValue Callee =
19204       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19205
19206   Type *RetTy = isF64
19207     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19208     : (Type*)VectorType::get(ArgTy, 4);
19209
19210   TargetLowering::CallLoweringInfo CLI(DAG);
19211   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19212     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19213
19214   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19215
19216   if (isF64)
19217     // Returned in xmm0 and xmm1.
19218     return CallResult.first;
19219
19220   // Returned in bits 0:31 and 32:64 xmm0.
19221   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19222                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19223   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19224                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19225   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19226   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19227 }
19228
19229 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19230                              SelectionDAG &DAG) {
19231   assert(Subtarget->hasAVX512() &&
19232          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19233
19234   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19235   EVT VT = N->getValue().getValueType();
19236   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19237   SDLoc dl(Op);
19238
19239   // X86 scatter kills mask register, so its type should be added to
19240   // the list of return values
19241   if (N->getNumValues() == 1) {
19242     SDValue Index = N->getIndex();
19243     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19244         !Index.getValueType().is512BitVector())
19245       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19246
19247     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19248     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19249                       N->getOperand(3), Index };
19250
19251     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19252     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19253     return SDValue(NewScatter.getNode(), 0);
19254   }
19255   return Op;
19256 }
19257
19258 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19259                             SelectionDAG &DAG) {
19260   assert(Subtarget->hasAVX512() &&
19261          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19262
19263   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19264   EVT VT = Op.getValueType();
19265   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19266   SDLoc dl(Op);
19267
19268   SDValue Index = N->getIndex();
19269   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19270       !Index.getValueType().is512BitVector()) {
19271     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19272     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19273                       N->getOperand(3), Index };
19274     DAG.UpdateNodeOperands(N, Ops);
19275   }
19276   return Op;
19277 }
19278
19279 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19280                                                     SelectionDAG &DAG) const {
19281   // TODO: Eventually, the lowering of these nodes should be informed by or
19282   // deferred to the GC strategy for the function in which they appear. For
19283   // now, however, they must be lowered to something. Since they are logically
19284   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19285   // require special handling for these nodes), lower them as literal NOOPs for
19286   // the time being.
19287   SmallVector<SDValue, 2> Ops;
19288
19289   Ops.push_back(Op.getOperand(0));
19290   if (Op->getGluedNode())
19291     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19292
19293   SDLoc OpDL(Op);
19294   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19295   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19296
19297   return NOOP;
19298 }
19299
19300 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19301                                                   SelectionDAG &DAG) const {
19302   // TODO: Eventually, the lowering of these nodes should be informed by or
19303   // deferred to the GC strategy for the function in which they appear. For
19304   // now, however, they must be lowered to something. Since they are logically
19305   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19306   // require special handling for these nodes), lower them as literal NOOPs for
19307   // the time being.
19308   SmallVector<SDValue, 2> Ops;
19309
19310   Ops.push_back(Op.getOperand(0));
19311   if (Op->getGluedNode())
19312     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19313
19314   SDLoc OpDL(Op);
19315   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19316   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19317
19318   return NOOP;
19319 }
19320
19321 /// LowerOperation - Provide custom lowering hooks for some operations.
19322 ///
19323 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19324   switch (Op.getOpcode()) {
19325   default: llvm_unreachable("Should not custom lower this!");
19326   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19327   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19328     return LowerCMP_SWAP(Op, Subtarget, DAG);
19329   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19330   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19331   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19332   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19333   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19334   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19335   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19336   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19337   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19338   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19339   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19340   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19341   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19342   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19343   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19344   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19345   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19346   case ISD::SHL_PARTS:
19347   case ISD::SRA_PARTS:
19348   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19349   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19350   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19351   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19352   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19353   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19354   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19355   case ISD::SIGN_EXTEND_VECTOR_INREG:
19356     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19357   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19358   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19359   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19360   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19361   case ISD::FABS:
19362   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19363   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19364   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19365   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19366   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19367   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19368   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19369   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19370   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19371   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19372   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19373   case ISD::INTRINSIC_VOID:
19374   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19375   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19376   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19377   case ISD::FRAME_TO_ARGS_OFFSET:
19378                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19379   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19380   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19381   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19382   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19383   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19384   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19385   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19386   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
19387   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
19388   case ISD::CTTZ:
19389   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19390   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19391   case ISD::UMUL_LOHI:
19392   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19393   case ISD::SRA:
19394   case ISD::SRL:
19395   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19396   case ISD::SADDO:
19397   case ISD::UADDO:
19398   case ISD::SSUBO:
19399   case ISD::USUBO:
19400   case ISD::SMULO:
19401   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19402   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19403   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19404   case ISD::ADDC:
19405   case ISD::ADDE:
19406   case ISD::SUBC:
19407   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19408   case ISD::ADD:                return LowerADD(Op, DAG);
19409   case ISD::SUB:                return LowerSUB(Op, DAG);
19410   case ISD::SMAX:
19411   case ISD::SMIN:
19412   case ISD::UMAX:
19413   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19414   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19415   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19416   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19417   case ISD::GC_TRANSITION_START:
19418                                 return LowerGC_TRANSITION_START(Op, DAG);
19419   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19420   }
19421 }
19422
19423 /// ReplaceNodeResults - Replace a node with an illegal result type
19424 /// with a new node built out of custom code.
19425 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19426                                            SmallVectorImpl<SDValue>&Results,
19427                                            SelectionDAG &DAG) const {
19428   SDLoc dl(N);
19429   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19430   switch (N->getOpcode()) {
19431   default:
19432     llvm_unreachable("Do not know how to custom type legalize this operation!");
19433   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19434   case X86ISD::FMINC:
19435   case X86ISD::FMIN:
19436   case X86ISD::FMAXC:
19437   case X86ISD::FMAX: {
19438     EVT VT = N->getValueType(0);
19439     if (VT != MVT::v2f32)
19440       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
19441     SDValue UNDEF = DAG.getUNDEF(VT);
19442     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19443                               N->getOperand(0), UNDEF);
19444     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19445                               N->getOperand(1), UNDEF);
19446     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19447     return;
19448   }
19449   case ISD::SIGN_EXTEND_INREG:
19450   case ISD::ADDC:
19451   case ISD::ADDE:
19452   case ISD::SUBC:
19453   case ISD::SUBE:
19454     // We don't want to expand or promote these.
19455     return;
19456   case ISD::SDIV:
19457   case ISD::UDIV:
19458   case ISD::SREM:
19459   case ISD::UREM:
19460   case ISD::SDIVREM:
19461   case ISD::UDIVREM: {
19462     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19463     Results.push_back(V);
19464     return;
19465   }
19466   case ISD::FP_TO_SINT:
19467   case ISD::FP_TO_UINT: {
19468     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19469
19470     std::pair<SDValue,SDValue> Vals =
19471         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19472     SDValue FIST = Vals.first, StackSlot = Vals.second;
19473     if (FIST.getNode()) {
19474       EVT VT = N->getValueType(0);
19475       // Return a load from the stack slot.
19476       if (StackSlot.getNode())
19477         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19478                                       MachinePointerInfo(),
19479                                       false, false, false, 0));
19480       else
19481         Results.push_back(FIST);
19482     }
19483     return;
19484   }
19485   case ISD::UINT_TO_FP: {
19486     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19487     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19488         N->getValueType(0) != MVT::v2f32)
19489       return;
19490     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19491                                  N->getOperand(0));
19492     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19493                                      MVT::f64);
19494     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19495     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19496                              DAG.getBitcast(MVT::v2i64, VBias));
19497     Or = DAG.getBitcast(MVT::v2f64, Or);
19498     // TODO: Are there any fast-math-flags to propagate here?
19499     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19500     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19501     return;
19502   }
19503   case ISD::FP_ROUND: {
19504     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19505         return;
19506     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19507     Results.push_back(V);
19508     return;
19509   }
19510   case ISD::FP_EXTEND: {
19511     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19512     // No other ValueType for FP_EXTEND should reach this point.
19513     assert(N->getValueType(0) == MVT::v2f32 &&
19514            "Do not know how to legalize this Node");
19515     return;
19516   }
19517   case ISD::INTRINSIC_W_CHAIN: {
19518     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19519     switch (IntNo) {
19520     default : llvm_unreachable("Do not know how to custom type "
19521                                "legalize this intrinsic operation!");
19522     case Intrinsic::x86_rdtsc:
19523       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19524                                      Results);
19525     case Intrinsic::x86_rdtscp:
19526       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19527                                      Results);
19528     case Intrinsic::x86_rdpmc:
19529       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19530     }
19531   }
19532   case ISD::READCYCLECOUNTER: {
19533     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19534                                    Results);
19535   }
19536   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19537     EVT T = N->getValueType(0);
19538     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19539     bool Regs64bit = T == MVT::i128;
19540     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19541     SDValue cpInL, cpInH;
19542     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19543                         DAG.getConstant(0, dl, HalfT));
19544     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19545                         DAG.getConstant(1, dl, HalfT));
19546     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19547                              Regs64bit ? X86::RAX : X86::EAX,
19548                              cpInL, SDValue());
19549     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19550                              Regs64bit ? X86::RDX : X86::EDX,
19551                              cpInH, cpInL.getValue(1));
19552     SDValue swapInL, swapInH;
19553     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19554                           DAG.getConstant(0, dl, HalfT));
19555     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19556                           DAG.getConstant(1, dl, HalfT));
19557     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19558                                Regs64bit ? X86::RBX : X86::EBX,
19559                                swapInL, cpInH.getValue(1));
19560     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19561                                Regs64bit ? X86::RCX : X86::ECX,
19562                                swapInH, swapInL.getValue(1));
19563     SDValue Ops[] = { swapInH.getValue(0),
19564                       N->getOperand(1),
19565                       swapInH.getValue(1) };
19566     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19567     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19568     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19569                                   X86ISD::LCMPXCHG8_DAG;
19570     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19571     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19572                                         Regs64bit ? X86::RAX : X86::EAX,
19573                                         HalfT, Result.getValue(1));
19574     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19575                                         Regs64bit ? X86::RDX : X86::EDX,
19576                                         HalfT, cpOutL.getValue(2));
19577     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19578
19579     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19580                                         MVT::i32, cpOutH.getValue(2));
19581     SDValue Success =
19582         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19583                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19584     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19585
19586     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19587     Results.push_back(Success);
19588     Results.push_back(EFLAGS.getValue(1));
19589     return;
19590   }
19591   case ISD::ATOMIC_SWAP:
19592   case ISD::ATOMIC_LOAD_ADD:
19593   case ISD::ATOMIC_LOAD_SUB:
19594   case ISD::ATOMIC_LOAD_AND:
19595   case ISD::ATOMIC_LOAD_OR:
19596   case ISD::ATOMIC_LOAD_XOR:
19597   case ISD::ATOMIC_LOAD_NAND:
19598   case ISD::ATOMIC_LOAD_MIN:
19599   case ISD::ATOMIC_LOAD_MAX:
19600   case ISD::ATOMIC_LOAD_UMIN:
19601   case ISD::ATOMIC_LOAD_UMAX:
19602   case ISD::ATOMIC_LOAD: {
19603     // Delegate to generic TypeLegalization. Situations we can really handle
19604     // should have already been dealt with by AtomicExpandPass.cpp.
19605     break;
19606   }
19607   case ISD::BITCAST: {
19608     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19609     EVT DstVT = N->getValueType(0);
19610     EVT SrcVT = N->getOperand(0)->getValueType(0);
19611
19612     if (SrcVT != MVT::f64 ||
19613         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19614       return;
19615
19616     unsigned NumElts = DstVT.getVectorNumElements();
19617     EVT SVT = DstVT.getVectorElementType();
19618     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19619     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19620                                    MVT::v2f64, N->getOperand(0));
19621     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19622
19623     if (ExperimentalVectorWideningLegalization) {
19624       // If we are legalizing vectors by widening, we already have the desired
19625       // legal vector type, just return it.
19626       Results.push_back(ToVecInt);
19627       return;
19628     }
19629
19630     SmallVector<SDValue, 8> Elts;
19631     for (unsigned i = 0, e = NumElts; i != e; ++i)
19632       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19633                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19634
19635     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19636   }
19637   }
19638 }
19639
19640 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19641   switch ((X86ISD::NodeType)Opcode) {
19642   case X86ISD::FIRST_NUMBER:       break;
19643   case X86ISD::BSF:                return "X86ISD::BSF";
19644   case X86ISD::BSR:                return "X86ISD::BSR";
19645   case X86ISD::SHLD:               return "X86ISD::SHLD";
19646   case X86ISD::SHRD:               return "X86ISD::SHRD";
19647   case X86ISD::FAND:               return "X86ISD::FAND";
19648   case X86ISD::FANDN:              return "X86ISD::FANDN";
19649   case X86ISD::FOR:                return "X86ISD::FOR";
19650   case X86ISD::FXOR:               return "X86ISD::FXOR";
19651   case X86ISD::FILD:               return "X86ISD::FILD";
19652   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19653   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19654   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19655   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19656   case X86ISD::FLD:                return "X86ISD::FLD";
19657   case X86ISD::FST:                return "X86ISD::FST";
19658   case X86ISD::CALL:               return "X86ISD::CALL";
19659   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19660   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19661   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19662   case X86ISD::BT:                 return "X86ISD::BT";
19663   case X86ISD::CMP:                return "X86ISD::CMP";
19664   case X86ISD::COMI:               return "X86ISD::COMI";
19665   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19666   case X86ISD::CMPM:               return "X86ISD::CMPM";
19667   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19668   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19669   case X86ISD::SETCC:              return "X86ISD::SETCC";
19670   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19671   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19672   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19673   case X86ISD::CMOV:               return "X86ISD::CMOV";
19674   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19675   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19676   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19677   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19678   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19679   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19680   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19681   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19682   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19683   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19684   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19685   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19686   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19687   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19688   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19689   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19690   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19691   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19692   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19693   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19694   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19695   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19696   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19697   case X86ISD::HADD:               return "X86ISD::HADD";
19698   case X86ISD::HSUB:               return "X86ISD::HSUB";
19699   case X86ISD::FHADD:              return "X86ISD::FHADD";
19700   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19701   case X86ISD::ABS:                return "X86ISD::ABS";
19702   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19703   case X86ISD::FMAX:               return "X86ISD::FMAX";
19704   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19705   case X86ISD::FMIN:               return "X86ISD::FMIN";
19706   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19707   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19708   case X86ISD::FMINC:              return "X86ISD::FMINC";
19709   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19710   case X86ISD::FRCP:               return "X86ISD::FRCP";
19711   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19712   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19713   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19714   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19715   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19716   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19717   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19718   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19719   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19720   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19721   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19722   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19723   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19724   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19725   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19726   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19727   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19728   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19729   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19730   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19731   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19732   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19733   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19734   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19735   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19736   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19737   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19738   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19739   case X86ISD::VSHL:               return "X86ISD::VSHL";
19740   case X86ISD::VSRL:               return "X86ISD::VSRL";
19741   case X86ISD::VSRA:               return "X86ISD::VSRA";
19742   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19743   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19744   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19745   case X86ISD::CMPP:               return "X86ISD::CMPP";
19746   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19747   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19748   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19749   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19750   case X86ISD::ADD:                return "X86ISD::ADD";
19751   case X86ISD::SUB:                return "X86ISD::SUB";
19752   case X86ISD::ADC:                return "X86ISD::ADC";
19753   case X86ISD::SBB:                return "X86ISD::SBB";
19754   case X86ISD::SMUL:               return "X86ISD::SMUL";
19755   case X86ISD::UMUL:               return "X86ISD::UMUL";
19756   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19757   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19758   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19759   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19760   case X86ISD::INC:                return "X86ISD::INC";
19761   case X86ISD::DEC:                return "X86ISD::DEC";
19762   case X86ISD::OR:                 return "X86ISD::OR";
19763   case X86ISD::XOR:                return "X86ISD::XOR";
19764   case X86ISD::AND:                return "X86ISD::AND";
19765   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
19766   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
19767   case X86ISD::PTEST:              return "X86ISD::PTEST";
19768   case X86ISD::TESTP:              return "X86ISD::TESTP";
19769   case X86ISD::TESTM:              return "X86ISD::TESTM";
19770   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
19771   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
19772   case X86ISD::KTEST:              return "X86ISD::KTEST";
19773   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
19774   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
19775   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
19776   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
19777   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
19778   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
19779   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
19780   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
19781   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
19782   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
19783   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
19784   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
19785   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
19786   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
19787   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
19788   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
19789   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
19790   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
19791   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
19792   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
19793   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
19794   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
19795   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
19796   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
19797   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
19798   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
19799   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
19800   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
19801   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
19802   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
19803   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
19804   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
19805   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
19806   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
19807   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
19808   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
19809   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
19810   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
19811   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
19812   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
19813   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
19814   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
19815   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
19816   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
19817   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
19818   case X86ISD::SAHF:               return "X86ISD::SAHF";
19819   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
19820   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
19821   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
19822   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
19823   case X86ISD::FMADD:              return "X86ISD::FMADD";
19824   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
19825   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
19826   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
19827   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
19828   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
19829   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
19830   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
19831   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
19832   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
19833   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
19834   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
19835   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
19836   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
19837   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
19838   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
19839   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
19840   case X86ISD::XTEST:              return "X86ISD::XTEST";
19841   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
19842   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
19843   case X86ISD::SELECT:             return "X86ISD::SELECT";
19844   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
19845   case X86ISD::RCP28:              return "X86ISD::RCP28";
19846   case X86ISD::EXP2:               return "X86ISD::EXP2";
19847   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
19848   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
19849   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
19850   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
19851   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
19852   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
19853   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
19854   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
19855   case X86ISD::ADDS:               return "X86ISD::ADDS";
19856   case X86ISD::SUBS:               return "X86ISD::SUBS";
19857   case X86ISD::AVG:                return "X86ISD::AVG";
19858   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
19859   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
19860   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
19861   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
19862   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
19863   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
19864   }
19865   return nullptr;
19866 }
19867
19868 // isLegalAddressingMode - Return true if the addressing mode represented
19869 // by AM is legal for this target, for a load/store of the specified type.
19870 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
19871                                               const AddrMode &AM, Type *Ty,
19872                                               unsigned AS) const {
19873   // X86 supports extremely general addressing modes.
19874   CodeModel::Model M = getTargetMachine().getCodeModel();
19875   Reloc::Model R = getTargetMachine().getRelocationModel();
19876
19877   // X86 allows a sign-extended 32-bit immediate field as a displacement.
19878   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
19879     return false;
19880
19881   if (AM.BaseGV) {
19882     unsigned GVFlags =
19883       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
19884
19885     // If a reference to this global requires an extra load, we can't fold it.
19886     if (isGlobalStubReference(GVFlags))
19887       return false;
19888
19889     // If BaseGV requires a register for the PIC base, we cannot also have a
19890     // BaseReg specified.
19891     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
19892       return false;
19893
19894     // If lower 4G is not available, then we must use rip-relative addressing.
19895     if ((M != CodeModel::Small || R != Reloc::Static) &&
19896         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
19897       return false;
19898   }
19899
19900   switch (AM.Scale) {
19901   case 0:
19902   case 1:
19903   case 2:
19904   case 4:
19905   case 8:
19906     // These scales always work.
19907     break;
19908   case 3:
19909   case 5:
19910   case 9:
19911     // These scales are formed with basereg+scalereg.  Only accept if there is
19912     // no basereg yet.
19913     if (AM.HasBaseReg)
19914       return false;
19915     break;
19916   default:  // Other stuff never works.
19917     return false;
19918   }
19919
19920   return true;
19921 }
19922
19923 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
19924   unsigned Bits = Ty->getScalarSizeInBits();
19925
19926   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
19927   // particularly cheaper than those without.
19928   if (Bits == 8)
19929     return false;
19930
19931   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
19932   // variable shifts just as cheap as scalar ones.
19933   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
19934     return false;
19935
19936   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
19937   // fully general vector.
19938   return true;
19939 }
19940
19941 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
19942   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
19943     return false;
19944   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
19945   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
19946   return NumBits1 > NumBits2;
19947 }
19948
19949 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
19950   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
19951     return false;
19952
19953   if (!isTypeLegal(EVT::getEVT(Ty1)))
19954     return false;
19955
19956   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
19957
19958   // Assuming the caller doesn't have a zeroext or signext return parameter,
19959   // truncation all the way down to i1 is valid.
19960   return true;
19961 }
19962
19963 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
19964   return isInt<32>(Imm);
19965 }
19966
19967 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
19968   // Can also use sub to handle negated immediates.
19969   return isInt<32>(Imm);
19970 }
19971
19972 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
19973   if (!VT1.isInteger() || !VT2.isInteger())
19974     return false;
19975   unsigned NumBits1 = VT1.getSizeInBits();
19976   unsigned NumBits2 = VT2.getSizeInBits();
19977   return NumBits1 > NumBits2;
19978 }
19979
19980 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
19981   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
19982   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
19983 }
19984
19985 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
19986   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
19987   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
19988 }
19989
19990 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
19991   EVT VT1 = Val.getValueType();
19992   if (isZExtFree(VT1, VT2))
19993     return true;
19994
19995   if (Val.getOpcode() != ISD::LOAD)
19996     return false;
19997
19998   if (!VT1.isSimple() || !VT1.isInteger() ||
19999       !VT2.isSimple() || !VT2.isInteger())
20000     return false;
20001
20002   switch (VT1.getSimpleVT().SimpleTy) {
20003   default: break;
20004   case MVT::i8:
20005   case MVT::i16:
20006   case MVT::i32:
20007     // X86 has 8, 16, and 32-bit zero-extending loads.
20008     return true;
20009   }
20010
20011   return false;
20012 }
20013
20014 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20015
20016 bool
20017 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20018   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20019     return false;
20020
20021   VT = VT.getScalarType();
20022
20023   if (!VT.isSimple())
20024     return false;
20025
20026   switch (VT.getSimpleVT().SimpleTy) {
20027   case MVT::f32:
20028   case MVT::f64:
20029     return true;
20030   default:
20031     break;
20032   }
20033
20034   return false;
20035 }
20036
20037 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20038   // i16 instructions are longer (0x66 prefix) and potentially slower.
20039   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20040 }
20041
20042 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20043 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20044 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20045 /// are assumed to be legal.
20046 bool
20047 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20048                                       EVT VT) const {
20049   if (!VT.isSimple())
20050     return false;
20051
20052   // Not for i1 vectors
20053   if (VT.getScalarType() == MVT::i1)
20054     return false;
20055
20056   // Very little shuffling can be done for 64-bit vectors right now.
20057   if (VT.getSizeInBits() == 64)
20058     return false;
20059
20060   // We only care that the types being shuffled are legal. The lowering can
20061   // handle any possible shuffle mask that results.
20062   return isTypeLegal(VT.getSimpleVT());
20063 }
20064
20065 bool
20066 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20067                                           EVT VT) const {
20068   // Just delegate to the generic legality, clear masks aren't special.
20069   return isShuffleMaskLegal(Mask, VT);
20070 }
20071
20072 //===----------------------------------------------------------------------===//
20073 //                           X86 Scheduler Hooks
20074 //===----------------------------------------------------------------------===//
20075
20076 /// Utility function to emit xbegin specifying the start of an RTM region.
20077 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20078                                      const TargetInstrInfo *TII) {
20079   DebugLoc DL = MI->getDebugLoc();
20080
20081   const BasicBlock *BB = MBB->getBasicBlock();
20082   MachineFunction::iterator I = MBB;
20083   ++I;
20084
20085   // For the v = xbegin(), we generate
20086   //
20087   // thisMBB:
20088   //  xbegin sinkMBB
20089   //
20090   // mainMBB:
20091   //  eax = -1
20092   //
20093   // sinkMBB:
20094   //  v = eax
20095
20096   MachineBasicBlock *thisMBB = MBB;
20097   MachineFunction *MF = MBB->getParent();
20098   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20099   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20100   MF->insert(I, mainMBB);
20101   MF->insert(I, sinkMBB);
20102
20103   // Transfer the remainder of BB and its successor edges to sinkMBB.
20104   sinkMBB->splice(sinkMBB->begin(), MBB,
20105                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20106   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20107
20108   // thisMBB:
20109   //  xbegin sinkMBB
20110   //  # fallthrough to mainMBB
20111   //  # abortion to sinkMBB
20112   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20113   thisMBB->addSuccessor(mainMBB);
20114   thisMBB->addSuccessor(sinkMBB);
20115
20116   // mainMBB:
20117   //  EAX = -1
20118   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20119   mainMBB->addSuccessor(sinkMBB);
20120
20121   // sinkMBB:
20122   // EAX is live into the sinkMBB
20123   sinkMBB->addLiveIn(X86::EAX);
20124   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20125           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20126     .addReg(X86::EAX);
20127
20128   MI->eraseFromParent();
20129   return sinkMBB;
20130 }
20131
20132 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20133 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20134 // in the .td file.
20135 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20136                                        const TargetInstrInfo *TII) {
20137   unsigned Opc;
20138   switch (MI->getOpcode()) {
20139   default: llvm_unreachable("illegal opcode!");
20140   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20141   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20142   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20143   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20144   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20145   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20146   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20147   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20148   }
20149
20150   DebugLoc dl = MI->getDebugLoc();
20151   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20152
20153   unsigned NumArgs = MI->getNumOperands();
20154   for (unsigned i = 1; i < NumArgs; ++i) {
20155     MachineOperand &Op = MI->getOperand(i);
20156     if (!(Op.isReg() && Op.isImplicit()))
20157       MIB.addOperand(Op);
20158   }
20159   if (MI->hasOneMemOperand())
20160     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20161
20162   BuildMI(*BB, MI, dl,
20163     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20164     .addReg(X86::XMM0);
20165
20166   MI->eraseFromParent();
20167   return BB;
20168 }
20169
20170 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20171 // defs in an instruction pattern
20172 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20173                                        const TargetInstrInfo *TII) {
20174   unsigned Opc;
20175   switch (MI->getOpcode()) {
20176   default: llvm_unreachable("illegal opcode!");
20177   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20178   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20179   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20180   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20181   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20182   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20183   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20184   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20185   }
20186
20187   DebugLoc dl = MI->getDebugLoc();
20188   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20189
20190   unsigned NumArgs = MI->getNumOperands(); // remove the results
20191   for (unsigned i = 1; i < NumArgs; ++i) {
20192     MachineOperand &Op = MI->getOperand(i);
20193     if (!(Op.isReg() && Op.isImplicit()))
20194       MIB.addOperand(Op);
20195   }
20196   if (MI->hasOneMemOperand())
20197     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20198
20199   BuildMI(*BB, MI, dl,
20200     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20201     .addReg(X86::ECX);
20202
20203   MI->eraseFromParent();
20204   return BB;
20205 }
20206
20207 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20208                                       const X86Subtarget *Subtarget) {
20209   DebugLoc dl = MI->getDebugLoc();
20210   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20211   // Address into RAX/EAX, other two args into ECX, EDX.
20212   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20213   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20214   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20215   for (int i = 0; i < X86::AddrNumOperands; ++i)
20216     MIB.addOperand(MI->getOperand(i));
20217
20218   unsigned ValOps = X86::AddrNumOperands;
20219   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20220     .addReg(MI->getOperand(ValOps).getReg());
20221   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20222     .addReg(MI->getOperand(ValOps+1).getReg());
20223
20224   // The instruction doesn't actually take any operands though.
20225   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20226
20227   MI->eraseFromParent(); // The pseudo is gone now.
20228   return BB;
20229 }
20230
20231 MachineBasicBlock *
20232 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20233                                                  MachineBasicBlock *MBB) const {
20234   // Emit va_arg instruction on X86-64.
20235
20236   // Operands to this pseudo-instruction:
20237   // 0  ) Output        : destination address (reg)
20238   // 1-5) Input         : va_list address (addr, i64mem)
20239   // 6  ) ArgSize       : Size (in bytes) of vararg type
20240   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20241   // 8  ) Align         : Alignment of type
20242   // 9  ) EFLAGS (implicit-def)
20243
20244   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20245   static_assert(X86::AddrNumOperands == 5,
20246                 "VAARG_64 assumes 5 address operands");
20247
20248   unsigned DestReg = MI->getOperand(0).getReg();
20249   MachineOperand &Base = MI->getOperand(1);
20250   MachineOperand &Scale = MI->getOperand(2);
20251   MachineOperand &Index = MI->getOperand(3);
20252   MachineOperand &Disp = MI->getOperand(4);
20253   MachineOperand &Segment = MI->getOperand(5);
20254   unsigned ArgSize = MI->getOperand(6).getImm();
20255   unsigned ArgMode = MI->getOperand(7).getImm();
20256   unsigned Align = MI->getOperand(8).getImm();
20257
20258   // Memory Reference
20259   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20260   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20261   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20262
20263   // Machine Information
20264   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20265   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20266   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20267   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20268   DebugLoc DL = MI->getDebugLoc();
20269
20270   // struct va_list {
20271   //   i32   gp_offset
20272   //   i32   fp_offset
20273   //   i64   overflow_area (address)
20274   //   i64   reg_save_area (address)
20275   // }
20276   // sizeof(va_list) = 24
20277   // alignment(va_list) = 8
20278
20279   unsigned TotalNumIntRegs = 6;
20280   unsigned TotalNumXMMRegs = 8;
20281   bool UseGPOffset = (ArgMode == 1);
20282   bool UseFPOffset = (ArgMode == 2);
20283   unsigned MaxOffset = TotalNumIntRegs * 8 +
20284                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20285
20286   /* Align ArgSize to a multiple of 8 */
20287   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20288   bool NeedsAlign = (Align > 8);
20289
20290   MachineBasicBlock *thisMBB = MBB;
20291   MachineBasicBlock *overflowMBB;
20292   MachineBasicBlock *offsetMBB;
20293   MachineBasicBlock *endMBB;
20294
20295   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20296   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20297   unsigned OffsetReg = 0;
20298
20299   if (!UseGPOffset && !UseFPOffset) {
20300     // If we only pull from the overflow region, we don't create a branch.
20301     // We don't need to alter control flow.
20302     OffsetDestReg = 0; // unused
20303     OverflowDestReg = DestReg;
20304
20305     offsetMBB = nullptr;
20306     overflowMBB = thisMBB;
20307     endMBB = thisMBB;
20308   } else {
20309     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20310     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20311     // If not, pull from overflow_area. (branch to overflowMBB)
20312     //
20313     //       thisMBB
20314     //         |     .
20315     //         |        .
20316     //     offsetMBB   overflowMBB
20317     //         |        .
20318     //         |     .
20319     //        endMBB
20320
20321     // Registers for the PHI in endMBB
20322     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20323     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20324
20325     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20326     MachineFunction *MF = MBB->getParent();
20327     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20328     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20329     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20330
20331     MachineFunction::iterator MBBIter = MBB;
20332     ++MBBIter;
20333
20334     // Insert the new basic blocks
20335     MF->insert(MBBIter, offsetMBB);
20336     MF->insert(MBBIter, overflowMBB);
20337     MF->insert(MBBIter, endMBB);
20338
20339     // Transfer the remainder of MBB and its successor edges to endMBB.
20340     endMBB->splice(endMBB->begin(), thisMBB,
20341                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20342     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20343
20344     // Make offsetMBB and overflowMBB successors of thisMBB
20345     thisMBB->addSuccessor(offsetMBB);
20346     thisMBB->addSuccessor(overflowMBB);
20347
20348     // endMBB is a successor of both offsetMBB and overflowMBB
20349     offsetMBB->addSuccessor(endMBB);
20350     overflowMBB->addSuccessor(endMBB);
20351
20352     // Load the offset value into a register
20353     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20354     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20355       .addOperand(Base)
20356       .addOperand(Scale)
20357       .addOperand(Index)
20358       .addDisp(Disp, UseFPOffset ? 4 : 0)
20359       .addOperand(Segment)
20360       .setMemRefs(MMOBegin, MMOEnd);
20361
20362     // Check if there is enough room left to pull this argument.
20363     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20364       .addReg(OffsetReg)
20365       .addImm(MaxOffset + 8 - ArgSizeA8);
20366
20367     // Branch to "overflowMBB" if offset >= max
20368     // Fall through to "offsetMBB" otherwise
20369     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20370       .addMBB(overflowMBB);
20371   }
20372
20373   // In offsetMBB, emit code to use the reg_save_area.
20374   if (offsetMBB) {
20375     assert(OffsetReg != 0);
20376
20377     // Read the reg_save_area address.
20378     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20379     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20380       .addOperand(Base)
20381       .addOperand(Scale)
20382       .addOperand(Index)
20383       .addDisp(Disp, 16)
20384       .addOperand(Segment)
20385       .setMemRefs(MMOBegin, MMOEnd);
20386
20387     // Zero-extend the offset
20388     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20389       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20390         .addImm(0)
20391         .addReg(OffsetReg)
20392         .addImm(X86::sub_32bit);
20393
20394     // Add the offset to the reg_save_area to get the final address.
20395     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20396       .addReg(OffsetReg64)
20397       .addReg(RegSaveReg);
20398
20399     // Compute the offset for the next argument
20400     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20401     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20402       .addReg(OffsetReg)
20403       .addImm(UseFPOffset ? 16 : 8);
20404
20405     // Store it back into the va_list.
20406     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20407       .addOperand(Base)
20408       .addOperand(Scale)
20409       .addOperand(Index)
20410       .addDisp(Disp, UseFPOffset ? 4 : 0)
20411       .addOperand(Segment)
20412       .addReg(NextOffsetReg)
20413       .setMemRefs(MMOBegin, MMOEnd);
20414
20415     // Jump to endMBB
20416     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20417       .addMBB(endMBB);
20418   }
20419
20420   //
20421   // Emit code to use overflow area
20422   //
20423
20424   // Load the overflow_area address into a register.
20425   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20426   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20427     .addOperand(Base)
20428     .addOperand(Scale)
20429     .addOperand(Index)
20430     .addDisp(Disp, 8)
20431     .addOperand(Segment)
20432     .setMemRefs(MMOBegin, MMOEnd);
20433
20434   // If we need to align it, do so. Otherwise, just copy the address
20435   // to OverflowDestReg.
20436   if (NeedsAlign) {
20437     // Align the overflow address
20438     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20439     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20440
20441     // aligned_addr = (addr + (align-1)) & ~(align-1)
20442     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20443       .addReg(OverflowAddrReg)
20444       .addImm(Align-1);
20445
20446     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20447       .addReg(TmpReg)
20448       .addImm(~(uint64_t)(Align-1));
20449   } else {
20450     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20451       .addReg(OverflowAddrReg);
20452   }
20453
20454   // Compute the next overflow address after this argument.
20455   // (the overflow address should be kept 8-byte aligned)
20456   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20457   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20458     .addReg(OverflowDestReg)
20459     .addImm(ArgSizeA8);
20460
20461   // Store the new overflow address.
20462   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20463     .addOperand(Base)
20464     .addOperand(Scale)
20465     .addOperand(Index)
20466     .addDisp(Disp, 8)
20467     .addOperand(Segment)
20468     .addReg(NextAddrReg)
20469     .setMemRefs(MMOBegin, MMOEnd);
20470
20471   // If we branched, emit the PHI to the front of endMBB.
20472   if (offsetMBB) {
20473     BuildMI(*endMBB, endMBB->begin(), DL,
20474             TII->get(X86::PHI), DestReg)
20475       .addReg(OffsetDestReg).addMBB(offsetMBB)
20476       .addReg(OverflowDestReg).addMBB(overflowMBB);
20477   }
20478
20479   // Erase the pseudo instruction
20480   MI->eraseFromParent();
20481
20482   return endMBB;
20483 }
20484
20485 MachineBasicBlock *
20486 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20487                                                  MachineInstr *MI,
20488                                                  MachineBasicBlock *MBB) const {
20489   // Emit code to save XMM registers to the stack. The ABI says that the
20490   // number of registers to save is given in %al, so it's theoretically
20491   // possible to do an indirect jump trick to avoid saving all of them,
20492   // however this code takes a simpler approach and just executes all
20493   // of the stores if %al is non-zero. It's less code, and it's probably
20494   // easier on the hardware branch predictor, and stores aren't all that
20495   // expensive anyway.
20496
20497   // Create the new basic blocks. One block contains all the XMM stores,
20498   // and one block is the final destination regardless of whether any
20499   // stores were performed.
20500   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20501   MachineFunction *F = MBB->getParent();
20502   MachineFunction::iterator MBBIter = MBB;
20503   ++MBBIter;
20504   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20505   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20506   F->insert(MBBIter, XMMSaveMBB);
20507   F->insert(MBBIter, EndMBB);
20508
20509   // Transfer the remainder of MBB and its successor edges to EndMBB.
20510   EndMBB->splice(EndMBB->begin(), MBB,
20511                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20512   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20513
20514   // The original block will now fall through to the XMM save block.
20515   MBB->addSuccessor(XMMSaveMBB);
20516   // The XMMSaveMBB will fall through to the end block.
20517   XMMSaveMBB->addSuccessor(EndMBB);
20518
20519   // Now add the instructions.
20520   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20521   DebugLoc DL = MI->getDebugLoc();
20522
20523   unsigned CountReg = MI->getOperand(0).getReg();
20524   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20525   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20526
20527   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20528     // If %al is 0, branch around the XMM save block.
20529     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20530     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20531     MBB->addSuccessor(EndMBB);
20532   }
20533
20534   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20535   // that was just emitted, but clearly shouldn't be "saved".
20536   assert((MI->getNumOperands() <= 3 ||
20537           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20538           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20539          && "Expected last argument to be EFLAGS");
20540   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20541   // In the XMM save block, save all the XMM argument registers.
20542   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20543     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20544     MachineMemOperand *MMO = F->getMachineMemOperand(
20545         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20546         MachineMemOperand::MOStore,
20547         /*Size=*/16, /*Align=*/16);
20548     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20549       .addFrameIndex(RegSaveFrameIndex)
20550       .addImm(/*Scale=*/1)
20551       .addReg(/*IndexReg=*/0)
20552       .addImm(/*Disp=*/Offset)
20553       .addReg(/*Segment=*/0)
20554       .addReg(MI->getOperand(i).getReg())
20555       .addMemOperand(MMO);
20556   }
20557
20558   MI->eraseFromParent();   // The pseudo instruction is gone now.
20559
20560   return EndMBB;
20561 }
20562
20563 // The EFLAGS operand of SelectItr might be missing a kill marker
20564 // because there were multiple uses of EFLAGS, and ISel didn't know
20565 // which to mark. Figure out whether SelectItr should have had a
20566 // kill marker, and set it if it should. Returns the correct kill
20567 // marker value.
20568 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20569                                      MachineBasicBlock* BB,
20570                                      const TargetRegisterInfo* TRI) {
20571   // Scan forward through BB for a use/def of EFLAGS.
20572   MachineBasicBlock::iterator miI(std::next(SelectItr));
20573   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20574     const MachineInstr& mi = *miI;
20575     if (mi.readsRegister(X86::EFLAGS))
20576       return false;
20577     if (mi.definesRegister(X86::EFLAGS))
20578       break; // Should have kill-flag - update below.
20579   }
20580
20581   // If we hit the end of the block, check whether EFLAGS is live into a
20582   // successor.
20583   if (miI == BB->end()) {
20584     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20585                                           sEnd = BB->succ_end();
20586          sItr != sEnd; ++sItr) {
20587       MachineBasicBlock* succ = *sItr;
20588       if (succ->isLiveIn(X86::EFLAGS))
20589         return false;
20590     }
20591   }
20592
20593   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20594   // out. SelectMI should have a kill flag on EFLAGS.
20595   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20596   return true;
20597 }
20598
20599 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20600 // together with other CMOV pseudo-opcodes into a single basic-block with
20601 // conditional jump around it.
20602 static bool isCMOVPseudo(MachineInstr *MI) {
20603   switch (MI->getOpcode()) {
20604   case X86::CMOV_FR32:
20605   case X86::CMOV_FR64:
20606   case X86::CMOV_GR8:
20607   case X86::CMOV_GR16:
20608   case X86::CMOV_GR32:
20609   case X86::CMOV_RFP32:
20610   case X86::CMOV_RFP64:
20611   case X86::CMOV_RFP80:
20612   case X86::CMOV_V2F64:
20613   case X86::CMOV_V2I64:
20614   case X86::CMOV_V4F32:
20615   case X86::CMOV_V4F64:
20616   case X86::CMOV_V4I64:
20617   case X86::CMOV_V16F32:
20618   case X86::CMOV_V8F32:
20619   case X86::CMOV_V8F64:
20620   case X86::CMOV_V8I64:
20621   case X86::CMOV_V8I1:
20622   case X86::CMOV_V16I1:
20623   case X86::CMOV_V32I1:
20624   case X86::CMOV_V64I1:
20625     return true;
20626
20627   default:
20628     return false;
20629   }
20630 }
20631
20632 MachineBasicBlock *
20633 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20634                                      MachineBasicBlock *BB) const {
20635   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20636   DebugLoc DL = MI->getDebugLoc();
20637
20638   // To "insert" a SELECT_CC instruction, we actually have to insert the
20639   // diamond control-flow pattern.  The incoming instruction knows the
20640   // destination vreg to set, the condition code register to branch on, the
20641   // true/false values to select between, and a branch opcode to use.
20642   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20643   MachineFunction::iterator It = BB;
20644   ++It;
20645
20646   //  thisMBB:
20647   //  ...
20648   //   TrueVal = ...
20649   //   cmpTY ccX, r1, r2
20650   //   bCC copy1MBB
20651   //   fallthrough --> copy0MBB
20652   MachineBasicBlock *thisMBB = BB;
20653   MachineFunction *F = BB->getParent();
20654
20655   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20656   // as described above, by inserting a BB, and then making a PHI at the join
20657   // point to select the true and false operands of the CMOV in the PHI.
20658   //
20659   // The code also handles two different cases of multiple CMOV opcodes
20660   // in a row.
20661   //
20662   // Case 1:
20663   // In this case, there are multiple CMOVs in a row, all which are based on
20664   // the same condition setting (or the exact opposite condition setting).
20665   // In this case we can lower all the CMOVs using a single inserted BB, and
20666   // then make a number of PHIs at the join point to model the CMOVs. The only
20667   // trickiness here, is that in a case like:
20668   //
20669   // t2 = CMOV cond1 t1, f1
20670   // t3 = CMOV cond1 t2, f2
20671   //
20672   // when rewriting this into PHIs, we have to perform some renaming on the
20673   // temps since you cannot have a PHI operand refer to a PHI result earlier
20674   // in the same block.  The "simple" but wrong lowering would be:
20675   //
20676   // t2 = PHI t1(BB1), f1(BB2)
20677   // t3 = PHI t2(BB1), f2(BB2)
20678   //
20679   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20680   // renaming is to note that on the path through BB1, t2 is really just a
20681   // copy of t1, and do that renaming, properly generating:
20682   //
20683   // t2 = PHI t1(BB1), f1(BB2)
20684   // t3 = PHI t1(BB1), f2(BB2)
20685   //
20686   // Case 2, we lower cascaded CMOVs such as
20687   //
20688   //   (CMOV (CMOV F, T, cc1), T, cc2)
20689   //
20690   // to two successives branches.  For that, we look for another CMOV as the
20691   // following instruction.
20692   //
20693   // Without this, we would add a PHI between the two jumps, which ends up
20694   // creating a few copies all around. For instance, for
20695   //
20696   //    (sitofp (zext (fcmp une)))
20697   //
20698   // we would generate:
20699   //
20700   //         ucomiss %xmm1, %xmm0
20701   //         movss  <1.0f>, %xmm0
20702   //         movaps  %xmm0, %xmm1
20703   //         jne     .LBB5_2
20704   //         xorps   %xmm1, %xmm1
20705   // .LBB5_2:
20706   //         jp      .LBB5_4
20707   //         movaps  %xmm1, %xmm0
20708   // .LBB5_4:
20709   //         retq
20710   //
20711   // because this custom-inserter would have generated:
20712   //
20713   //   A
20714   //   | \
20715   //   |  B
20716   //   | /
20717   //   C
20718   //   | \
20719   //   |  D
20720   //   | /
20721   //   E
20722   //
20723   // A: X = ...; Y = ...
20724   // B: empty
20725   // C: Z = PHI [X, A], [Y, B]
20726   // D: empty
20727   // E: PHI [X, C], [Z, D]
20728   //
20729   // If we lower both CMOVs in a single step, we can instead generate:
20730   //
20731   //   A
20732   //   | \
20733   //   |  C
20734   //   | /|
20735   //   |/ |
20736   //   |  |
20737   //   |  D
20738   //   | /
20739   //   E
20740   //
20741   // A: X = ...; Y = ...
20742   // D: empty
20743   // E: PHI [X, A], [X, C], [Y, D]
20744   //
20745   // Which, in our sitofp/fcmp example, gives us something like:
20746   //
20747   //         ucomiss %xmm1, %xmm0
20748   //         movss  <1.0f>, %xmm0
20749   //         jne     .LBB5_4
20750   //         jp      .LBB5_4
20751   //         xorps   %xmm0, %xmm0
20752   // .LBB5_4:
20753   //         retq
20754   //
20755   MachineInstr *CascadedCMOV = nullptr;
20756   MachineInstr *LastCMOV = MI;
20757   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
20758   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
20759   MachineBasicBlock::iterator NextMIIt =
20760       std::next(MachineBasicBlock::iterator(MI));
20761
20762   // Check for case 1, where there are multiple CMOVs with the same condition
20763   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
20764   // number of jumps the most.
20765
20766   if (isCMOVPseudo(MI)) {
20767     // See if we have a string of CMOVS with the same condition.
20768     while (NextMIIt != BB->end() &&
20769            isCMOVPseudo(NextMIIt) &&
20770            (NextMIIt->getOperand(3).getImm() == CC ||
20771             NextMIIt->getOperand(3).getImm() == OppCC)) {
20772       LastCMOV = &*NextMIIt;
20773       ++NextMIIt;
20774     }
20775   }
20776
20777   // This checks for case 2, but only do this if we didn't already find
20778   // case 1, as indicated by LastCMOV == MI.
20779   if (LastCMOV == MI &&
20780       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
20781       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
20782       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
20783     CascadedCMOV = &*NextMIIt;
20784   }
20785
20786   MachineBasicBlock *jcc1MBB = nullptr;
20787
20788   // If we have a cascaded CMOV, we lower it to two successive branches to
20789   // the same block.  EFLAGS is used by both, so mark it as live in the second.
20790   if (CascadedCMOV) {
20791     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
20792     F->insert(It, jcc1MBB);
20793     jcc1MBB->addLiveIn(X86::EFLAGS);
20794   }
20795
20796   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
20797   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
20798   F->insert(It, copy0MBB);
20799   F->insert(It, sinkMBB);
20800
20801   // If the EFLAGS register isn't dead in the terminator, then claim that it's
20802   // live into the sink and copy blocks.
20803   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
20804
20805   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
20806   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
20807       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
20808     copy0MBB->addLiveIn(X86::EFLAGS);
20809     sinkMBB->addLiveIn(X86::EFLAGS);
20810   }
20811
20812   // Transfer the remainder of BB and its successor edges to sinkMBB.
20813   sinkMBB->splice(sinkMBB->begin(), BB,
20814                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
20815   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
20816
20817   // Add the true and fallthrough blocks as its successors.
20818   if (CascadedCMOV) {
20819     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
20820     BB->addSuccessor(jcc1MBB);
20821
20822     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
20823     // jump to the sinkMBB.
20824     jcc1MBB->addSuccessor(copy0MBB);
20825     jcc1MBB->addSuccessor(sinkMBB);
20826   } else {
20827     BB->addSuccessor(copy0MBB);
20828   }
20829
20830   // The true block target of the first (or only) branch is always sinkMBB.
20831   BB->addSuccessor(sinkMBB);
20832
20833   // Create the conditional branch instruction.
20834   unsigned Opc = X86::GetCondBranchFromCond(CC);
20835   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
20836
20837   if (CascadedCMOV) {
20838     unsigned Opc2 = X86::GetCondBranchFromCond(
20839         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
20840     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
20841   }
20842
20843   //  copy0MBB:
20844   //   %FalseValue = ...
20845   //   # fallthrough to sinkMBB
20846   copy0MBB->addSuccessor(sinkMBB);
20847
20848   //  sinkMBB:
20849   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
20850   //  ...
20851   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
20852   MachineBasicBlock::iterator MIItEnd =
20853     std::next(MachineBasicBlock::iterator(LastCMOV));
20854   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
20855   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
20856   MachineInstrBuilder MIB;
20857
20858   // As we are creating the PHIs, we have to be careful if there is more than
20859   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
20860   // PHIs have to reference the individual true/false inputs from earlier PHIs.
20861   // That also means that PHI construction must work forward from earlier to
20862   // later, and that the code must maintain a mapping from earlier PHI's
20863   // destination registers, and the registers that went into the PHI.
20864
20865   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
20866     unsigned DestReg = MIIt->getOperand(0).getReg();
20867     unsigned Op1Reg = MIIt->getOperand(1).getReg();
20868     unsigned Op2Reg = MIIt->getOperand(2).getReg();
20869
20870     // If this CMOV we are generating is the opposite condition from
20871     // the jump we generated, then we have to swap the operands for the
20872     // PHI that is going to be generated.
20873     if (MIIt->getOperand(3).getImm() == OppCC)
20874         std::swap(Op1Reg, Op2Reg);
20875
20876     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
20877       Op1Reg = RegRewriteTable[Op1Reg].first;
20878
20879     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
20880       Op2Reg = RegRewriteTable[Op2Reg].second;
20881
20882     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
20883                   TII->get(X86::PHI), DestReg)
20884           .addReg(Op1Reg).addMBB(copy0MBB)
20885           .addReg(Op2Reg).addMBB(thisMBB);
20886
20887     // Add this PHI to the rewrite table.
20888     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
20889   }
20890
20891   // If we have a cascaded CMOV, the second Jcc provides the same incoming
20892   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
20893   if (CascadedCMOV) {
20894     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
20895     // Copy the PHI result to the register defined by the second CMOV.
20896     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
20897             DL, TII->get(TargetOpcode::COPY),
20898             CascadedCMOV->getOperand(0).getReg())
20899         .addReg(MI->getOperand(0).getReg());
20900     CascadedCMOV->eraseFromParent();
20901   }
20902
20903   // Now remove the CMOV(s).
20904   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
20905     (MIIt++)->eraseFromParent();
20906
20907   return sinkMBB;
20908 }
20909
20910 MachineBasicBlock *
20911 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
20912                                        MachineBasicBlock *BB) const {
20913   // Combine the following atomic floating-point modification pattern:
20914   //   a.store(reg OP a.load(acquire), release)
20915   // Transform them into:
20916   //   OPss (%gpr), %xmm
20917   //   movss %xmm, (%gpr)
20918   // Or sd equivalent for 64-bit operations.
20919   unsigned MOp, FOp;
20920   switch (MI->getOpcode()) {
20921   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
20922   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
20923   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
20924   }
20925   const X86InstrInfo *TII = Subtarget->getInstrInfo();
20926   DebugLoc DL = MI->getDebugLoc();
20927   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
20928   unsigned MSrc = MI->getOperand(0).getReg();
20929   unsigned VSrc = MI->getOperand(5).getReg();
20930   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
20931                                 .addReg(/*Base=*/MSrc)
20932                                 .addImm(/*Scale=*/1)
20933                                 .addReg(/*Index=*/0)
20934                                 .addImm(0)
20935                                 .addReg(0);
20936   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
20937                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
20938                           .addReg(VSrc)
20939                           .addReg(/*Base=*/MSrc)
20940                           .addImm(/*Scale=*/1)
20941                           .addReg(/*Index=*/0)
20942                           .addImm(/*Disp=*/0)
20943                           .addReg(/*Segment=*/0);
20944   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
20945   MI->eraseFromParent(); // The pseudo instruction is gone now.
20946   return BB;
20947 }
20948
20949 MachineBasicBlock *
20950 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
20951                                         MachineBasicBlock *BB) const {
20952   MachineFunction *MF = BB->getParent();
20953   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20954   DebugLoc DL = MI->getDebugLoc();
20955   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20956
20957   assert(MF->shouldSplitStack());
20958
20959   const bool Is64Bit = Subtarget->is64Bit();
20960   const bool IsLP64 = Subtarget->isTarget64BitLP64();
20961
20962   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
20963   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
20964
20965   // BB:
20966   //  ... [Till the alloca]
20967   // If stacklet is not large enough, jump to mallocMBB
20968   //
20969   // bumpMBB:
20970   //  Allocate by subtracting from RSP
20971   //  Jump to continueMBB
20972   //
20973   // mallocMBB:
20974   //  Allocate by call to runtime
20975   //
20976   // continueMBB:
20977   //  ...
20978   //  [rest of original BB]
20979   //
20980
20981   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20982   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20983   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20984
20985   MachineRegisterInfo &MRI = MF->getRegInfo();
20986   const TargetRegisterClass *AddrRegClass =
20987       getRegClassFor(getPointerTy(MF->getDataLayout()));
20988
20989   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20990     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
20991     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
20992     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
20993     sizeVReg = MI->getOperand(1).getReg(),
20994     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
20995
20996   MachineFunction::iterator MBBIter = BB;
20997   ++MBBIter;
20998
20999   MF->insert(MBBIter, bumpMBB);
21000   MF->insert(MBBIter, mallocMBB);
21001   MF->insert(MBBIter, continueMBB);
21002
21003   continueMBB->splice(continueMBB->begin(), BB,
21004                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21005   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21006
21007   // Add code to the main basic block to check if the stack limit has been hit,
21008   // and if so, jump to mallocMBB otherwise to bumpMBB.
21009   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21010   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21011     .addReg(tmpSPVReg).addReg(sizeVReg);
21012   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21013     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21014     .addReg(SPLimitVReg);
21015   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21016
21017   // bumpMBB simply decreases the stack pointer, since we know the current
21018   // stacklet has enough space.
21019   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21020     .addReg(SPLimitVReg);
21021   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21022     .addReg(SPLimitVReg);
21023   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21024
21025   // Calls into a routine in libgcc to allocate more space from the heap.
21026   const uint32_t *RegMask =
21027       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21028   if (IsLP64) {
21029     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21030       .addReg(sizeVReg);
21031     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21032       .addExternalSymbol("__morestack_allocate_stack_space")
21033       .addRegMask(RegMask)
21034       .addReg(X86::RDI, RegState::Implicit)
21035       .addReg(X86::RAX, RegState::ImplicitDefine);
21036   } else if (Is64Bit) {
21037     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21038       .addReg(sizeVReg);
21039     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21040       .addExternalSymbol("__morestack_allocate_stack_space")
21041       .addRegMask(RegMask)
21042       .addReg(X86::EDI, RegState::Implicit)
21043       .addReg(X86::EAX, RegState::ImplicitDefine);
21044   } else {
21045     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21046       .addImm(12);
21047     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21048     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21049       .addExternalSymbol("__morestack_allocate_stack_space")
21050       .addRegMask(RegMask)
21051       .addReg(X86::EAX, RegState::ImplicitDefine);
21052   }
21053
21054   if (!Is64Bit)
21055     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21056       .addImm(16);
21057
21058   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21059     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21060   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21061
21062   // Set up the CFG correctly.
21063   BB->addSuccessor(bumpMBB);
21064   BB->addSuccessor(mallocMBB);
21065   mallocMBB->addSuccessor(continueMBB);
21066   bumpMBB->addSuccessor(continueMBB);
21067
21068   // Take care of the PHI nodes.
21069   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21070           MI->getOperand(0).getReg())
21071     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21072     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21073
21074   // Delete the original pseudo instruction.
21075   MI->eraseFromParent();
21076
21077   // And we're done.
21078   return continueMBB;
21079 }
21080
21081 MachineBasicBlock *
21082 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21083                                         MachineBasicBlock *BB) const {
21084   DebugLoc DL = MI->getDebugLoc();
21085
21086   assert(!Subtarget->isTargetMachO());
21087
21088   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21089                                                     DL);
21090
21091   MI->eraseFromParent();   // The pseudo instruction is gone now.
21092   return BB;
21093 }
21094
21095 MachineBasicBlock *
21096 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21097                                       MachineBasicBlock *BB) const {
21098   // This is pretty easy.  We're taking the value that we received from
21099   // our load from the relocation, sticking it in either RDI (x86-64)
21100   // or EAX and doing an indirect call.  The return value will then
21101   // be in the normal return register.
21102   MachineFunction *F = BB->getParent();
21103   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21104   DebugLoc DL = MI->getDebugLoc();
21105
21106   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21107   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21108
21109   // Get a register mask for the lowered call.
21110   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21111   // proper register mask.
21112   const uint32_t *RegMask =
21113       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21114   if (Subtarget->is64Bit()) {
21115     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21116                                       TII->get(X86::MOV64rm), X86::RDI)
21117     .addReg(X86::RIP)
21118     .addImm(0).addReg(0)
21119     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21120                       MI->getOperand(3).getTargetFlags())
21121     .addReg(0);
21122     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21123     addDirectMem(MIB, X86::RDI);
21124     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21125   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21126     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21127                                       TII->get(X86::MOV32rm), X86::EAX)
21128     .addReg(0)
21129     .addImm(0).addReg(0)
21130     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21131                       MI->getOperand(3).getTargetFlags())
21132     .addReg(0);
21133     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21134     addDirectMem(MIB, X86::EAX);
21135     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21136   } else {
21137     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21138                                       TII->get(X86::MOV32rm), X86::EAX)
21139     .addReg(TII->getGlobalBaseReg(F))
21140     .addImm(0).addReg(0)
21141     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21142                       MI->getOperand(3).getTargetFlags())
21143     .addReg(0);
21144     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21145     addDirectMem(MIB, X86::EAX);
21146     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21147   }
21148
21149   MI->eraseFromParent(); // The pseudo instruction is gone now.
21150   return BB;
21151 }
21152
21153 MachineBasicBlock *
21154 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21155                                     MachineBasicBlock *MBB) const {
21156   DebugLoc DL = MI->getDebugLoc();
21157   MachineFunction *MF = MBB->getParent();
21158   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21159   MachineRegisterInfo &MRI = MF->getRegInfo();
21160
21161   const BasicBlock *BB = MBB->getBasicBlock();
21162   MachineFunction::iterator I = MBB;
21163   ++I;
21164
21165   // Memory Reference
21166   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21167   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21168
21169   unsigned DstReg;
21170   unsigned MemOpndSlot = 0;
21171
21172   unsigned CurOp = 0;
21173
21174   DstReg = MI->getOperand(CurOp++).getReg();
21175   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21176   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21177   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21178   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21179
21180   MemOpndSlot = CurOp;
21181
21182   MVT PVT = getPointerTy(MF->getDataLayout());
21183   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21184          "Invalid Pointer Size!");
21185
21186   // For v = setjmp(buf), we generate
21187   //
21188   // thisMBB:
21189   //  buf[LabelOffset] = restoreMBB
21190   //  SjLjSetup restoreMBB
21191   //
21192   // mainMBB:
21193   //  v_main = 0
21194   //
21195   // sinkMBB:
21196   //  v = phi(main, restore)
21197   //
21198   // restoreMBB:
21199   //  if base pointer being used, load it from frame
21200   //  v_restore = 1
21201
21202   MachineBasicBlock *thisMBB = MBB;
21203   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21204   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21205   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21206   MF->insert(I, mainMBB);
21207   MF->insert(I, sinkMBB);
21208   MF->push_back(restoreMBB);
21209
21210   MachineInstrBuilder MIB;
21211
21212   // Transfer the remainder of BB and its successor edges to sinkMBB.
21213   sinkMBB->splice(sinkMBB->begin(), MBB,
21214                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21215   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21216
21217   // thisMBB:
21218   unsigned PtrStoreOpc = 0;
21219   unsigned LabelReg = 0;
21220   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21221   Reloc::Model RM = MF->getTarget().getRelocationModel();
21222   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21223                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21224
21225   // Prepare IP either in reg or imm.
21226   if (!UseImmLabel) {
21227     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21228     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21229     LabelReg = MRI.createVirtualRegister(PtrRC);
21230     if (Subtarget->is64Bit()) {
21231       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21232               .addReg(X86::RIP)
21233               .addImm(0)
21234               .addReg(0)
21235               .addMBB(restoreMBB)
21236               .addReg(0);
21237     } else {
21238       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21239       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21240               .addReg(XII->getGlobalBaseReg(MF))
21241               .addImm(0)
21242               .addReg(0)
21243               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21244               .addReg(0);
21245     }
21246   } else
21247     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21248   // Store IP
21249   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21250   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21251     if (i == X86::AddrDisp)
21252       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21253     else
21254       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21255   }
21256   if (!UseImmLabel)
21257     MIB.addReg(LabelReg);
21258   else
21259     MIB.addMBB(restoreMBB);
21260   MIB.setMemRefs(MMOBegin, MMOEnd);
21261   // Setup
21262   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21263           .addMBB(restoreMBB);
21264
21265   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21266   MIB.addRegMask(RegInfo->getNoPreservedMask());
21267   thisMBB->addSuccessor(mainMBB);
21268   thisMBB->addSuccessor(restoreMBB);
21269
21270   // mainMBB:
21271   //  EAX = 0
21272   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21273   mainMBB->addSuccessor(sinkMBB);
21274
21275   // sinkMBB:
21276   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21277           TII->get(X86::PHI), DstReg)
21278     .addReg(mainDstReg).addMBB(mainMBB)
21279     .addReg(restoreDstReg).addMBB(restoreMBB);
21280
21281   // restoreMBB:
21282   if (RegInfo->hasBasePointer(*MF)) {
21283     const bool Uses64BitFramePtr =
21284         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21285     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21286     X86FI->setRestoreBasePointer(MF);
21287     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21288     unsigned BasePtr = RegInfo->getBaseRegister();
21289     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21290     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21291                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21292       .setMIFlag(MachineInstr::FrameSetup);
21293   }
21294   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21295   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21296   restoreMBB->addSuccessor(sinkMBB);
21297
21298   MI->eraseFromParent();
21299   return sinkMBB;
21300 }
21301
21302 MachineBasicBlock *
21303 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21304                                      MachineBasicBlock *MBB) const {
21305   DebugLoc DL = MI->getDebugLoc();
21306   MachineFunction *MF = MBB->getParent();
21307   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21308   MachineRegisterInfo &MRI = MF->getRegInfo();
21309
21310   // Memory Reference
21311   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21312   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21313
21314   MVT PVT = getPointerTy(MF->getDataLayout());
21315   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21316          "Invalid Pointer Size!");
21317
21318   const TargetRegisterClass *RC =
21319     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21320   unsigned Tmp = MRI.createVirtualRegister(RC);
21321   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21322   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21323   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21324   unsigned SP = RegInfo->getStackRegister();
21325
21326   MachineInstrBuilder MIB;
21327
21328   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21329   const int64_t SPOffset = 2 * PVT.getStoreSize();
21330
21331   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21332   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21333
21334   // Reload FP
21335   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21336   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21337     MIB.addOperand(MI->getOperand(i));
21338   MIB.setMemRefs(MMOBegin, MMOEnd);
21339   // Reload IP
21340   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21341   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21342     if (i == X86::AddrDisp)
21343       MIB.addDisp(MI->getOperand(i), LabelOffset);
21344     else
21345       MIB.addOperand(MI->getOperand(i));
21346   }
21347   MIB.setMemRefs(MMOBegin, MMOEnd);
21348   // Reload SP
21349   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21350   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21351     if (i == X86::AddrDisp)
21352       MIB.addDisp(MI->getOperand(i), SPOffset);
21353     else
21354       MIB.addOperand(MI->getOperand(i));
21355   }
21356   MIB.setMemRefs(MMOBegin, MMOEnd);
21357   // Jump
21358   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21359
21360   MI->eraseFromParent();
21361   return MBB;
21362 }
21363
21364 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21365 // accumulator loops. Writing back to the accumulator allows the coalescer
21366 // to remove extra copies in the loop.
21367 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21368 MachineBasicBlock *
21369 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21370                                  MachineBasicBlock *MBB) const {
21371   MachineOperand &AddendOp = MI->getOperand(3);
21372
21373   // Bail out early if the addend isn't a register - we can't switch these.
21374   if (!AddendOp.isReg())
21375     return MBB;
21376
21377   MachineFunction &MF = *MBB->getParent();
21378   MachineRegisterInfo &MRI = MF.getRegInfo();
21379
21380   // Check whether the addend is defined by a PHI:
21381   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21382   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21383   if (!AddendDef.isPHI())
21384     return MBB;
21385
21386   // Look for the following pattern:
21387   // loop:
21388   //   %addend = phi [%entry, 0], [%loop, %result]
21389   //   ...
21390   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21391
21392   // Replace with:
21393   //   loop:
21394   //   %addend = phi [%entry, 0], [%loop, %result]
21395   //   ...
21396   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21397
21398   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21399     assert(AddendDef.getOperand(i).isReg());
21400     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21401     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21402     if (&PHISrcInst == MI) {
21403       // Found a matching instruction.
21404       unsigned NewFMAOpc = 0;
21405       switch (MI->getOpcode()) {
21406         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21407         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21408         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21409         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21410         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21411         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21412         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21413         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21414         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21415         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21416         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21417         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21418         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21419         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21420         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21421         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21422         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21423         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21424         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21425         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21426
21427         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21428         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21429         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21430         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21431         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21432         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21433         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21434         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21435         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21436         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21437         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21438         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21439         default: llvm_unreachable("Unrecognized FMA variant.");
21440       }
21441
21442       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21443       MachineInstrBuilder MIB =
21444         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21445         .addOperand(MI->getOperand(0))
21446         .addOperand(MI->getOperand(3))
21447         .addOperand(MI->getOperand(2))
21448         .addOperand(MI->getOperand(1));
21449       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21450       MI->eraseFromParent();
21451     }
21452   }
21453
21454   return MBB;
21455 }
21456
21457 MachineBasicBlock *
21458 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21459                                                MachineBasicBlock *BB) const {
21460   switch (MI->getOpcode()) {
21461   default: llvm_unreachable("Unexpected instr type to insert");
21462   case X86::TAILJMPd64:
21463   case X86::TAILJMPr64:
21464   case X86::TAILJMPm64:
21465   case X86::TAILJMPd64_REX:
21466   case X86::TAILJMPr64_REX:
21467   case X86::TAILJMPm64_REX:
21468     llvm_unreachable("TAILJMP64 would not be touched here.");
21469   case X86::TCRETURNdi64:
21470   case X86::TCRETURNri64:
21471   case X86::TCRETURNmi64:
21472     return BB;
21473   case X86::WIN_ALLOCA:
21474     return EmitLoweredWinAlloca(MI, BB);
21475   case X86::SEG_ALLOCA_32:
21476   case X86::SEG_ALLOCA_64:
21477     return EmitLoweredSegAlloca(MI, BB);
21478   case X86::TLSCall_32:
21479   case X86::TLSCall_64:
21480     return EmitLoweredTLSCall(MI, BB);
21481   case X86::CMOV_FR32:
21482   case X86::CMOV_FR64:
21483   case X86::CMOV_GR8:
21484   case X86::CMOV_GR16:
21485   case X86::CMOV_GR32:
21486   case X86::CMOV_RFP32:
21487   case X86::CMOV_RFP64:
21488   case X86::CMOV_RFP80:
21489   case X86::CMOV_V2F64:
21490   case X86::CMOV_V2I64:
21491   case X86::CMOV_V4F32:
21492   case X86::CMOV_V4F64:
21493   case X86::CMOV_V4I64:
21494   case X86::CMOV_V16F32:
21495   case X86::CMOV_V8F32:
21496   case X86::CMOV_V8F64:
21497   case X86::CMOV_V8I64:
21498   case X86::CMOV_V8I1:
21499   case X86::CMOV_V16I1:
21500   case X86::CMOV_V32I1:
21501   case X86::CMOV_V64I1:
21502     return EmitLoweredSelect(MI, BB);
21503
21504   case X86::RELEASE_FADD32mr:
21505   case X86::RELEASE_FADD64mr:
21506     return EmitLoweredAtomicFP(MI, BB);
21507
21508   case X86::FP32_TO_INT16_IN_MEM:
21509   case X86::FP32_TO_INT32_IN_MEM:
21510   case X86::FP32_TO_INT64_IN_MEM:
21511   case X86::FP64_TO_INT16_IN_MEM:
21512   case X86::FP64_TO_INT32_IN_MEM:
21513   case X86::FP64_TO_INT64_IN_MEM:
21514   case X86::FP80_TO_INT16_IN_MEM:
21515   case X86::FP80_TO_INT32_IN_MEM:
21516   case X86::FP80_TO_INT64_IN_MEM: {
21517     MachineFunction *F = BB->getParent();
21518     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21519     DebugLoc DL = MI->getDebugLoc();
21520
21521     // Change the floating point control register to use "round towards zero"
21522     // mode when truncating to an integer value.
21523     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21524     addFrameReference(BuildMI(*BB, MI, DL,
21525                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21526
21527     // Load the old value of the high byte of the control word...
21528     unsigned OldCW =
21529       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21530     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21531                       CWFrameIdx);
21532
21533     // Set the high part to be round to zero...
21534     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21535       .addImm(0xC7F);
21536
21537     // Reload the modified control word now...
21538     addFrameReference(BuildMI(*BB, MI, DL,
21539                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21540
21541     // Restore the memory image of control word to original value
21542     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21543       .addReg(OldCW);
21544
21545     // Get the X86 opcode to use.
21546     unsigned Opc;
21547     switch (MI->getOpcode()) {
21548     default: llvm_unreachable("illegal opcode!");
21549     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21550     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21551     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21552     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21553     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21554     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21555     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21556     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21557     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21558     }
21559
21560     X86AddressMode AM;
21561     MachineOperand &Op = MI->getOperand(0);
21562     if (Op.isReg()) {
21563       AM.BaseType = X86AddressMode::RegBase;
21564       AM.Base.Reg = Op.getReg();
21565     } else {
21566       AM.BaseType = X86AddressMode::FrameIndexBase;
21567       AM.Base.FrameIndex = Op.getIndex();
21568     }
21569     Op = MI->getOperand(1);
21570     if (Op.isImm())
21571       AM.Scale = Op.getImm();
21572     Op = MI->getOperand(2);
21573     if (Op.isImm())
21574       AM.IndexReg = Op.getImm();
21575     Op = MI->getOperand(3);
21576     if (Op.isGlobal()) {
21577       AM.GV = Op.getGlobal();
21578     } else {
21579       AM.Disp = Op.getImm();
21580     }
21581     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21582                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21583
21584     // Reload the original control word now.
21585     addFrameReference(BuildMI(*BB, MI, DL,
21586                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21587
21588     MI->eraseFromParent();   // The pseudo instruction is gone now.
21589     return BB;
21590   }
21591     // String/text processing lowering.
21592   case X86::PCMPISTRM128REG:
21593   case X86::VPCMPISTRM128REG:
21594   case X86::PCMPISTRM128MEM:
21595   case X86::VPCMPISTRM128MEM:
21596   case X86::PCMPESTRM128REG:
21597   case X86::VPCMPESTRM128REG:
21598   case X86::PCMPESTRM128MEM:
21599   case X86::VPCMPESTRM128MEM:
21600     assert(Subtarget->hasSSE42() &&
21601            "Target must have SSE4.2 or AVX features enabled");
21602     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21603
21604   // String/text processing lowering.
21605   case X86::PCMPISTRIREG:
21606   case X86::VPCMPISTRIREG:
21607   case X86::PCMPISTRIMEM:
21608   case X86::VPCMPISTRIMEM:
21609   case X86::PCMPESTRIREG:
21610   case X86::VPCMPESTRIREG:
21611   case X86::PCMPESTRIMEM:
21612   case X86::VPCMPESTRIMEM:
21613     assert(Subtarget->hasSSE42() &&
21614            "Target must have SSE4.2 or AVX features enabled");
21615     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21616
21617   // Thread synchronization.
21618   case X86::MONITOR:
21619     return EmitMonitor(MI, BB, Subtarget);
21620
21621   // xbegin
21622   case X86::XBEGIN:
21623     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21624
21625   case X86::VASTART_SAVE_XMM_REGS:
21626     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21627
21628   case X86::VAARG_64:
21629     return EmitVAARG64WithCustomInserter(MI, BB);
21630
21631   case X86::EH_SjLj_SetJmp32:
21632   case X86::EH_SjLj_SetJmp64:
21633     return emitEHSjLjSetJmp(MI, BB);
21634
21635   case X86::EH_SjLj_LongJmp32:
21636   case X86::EH_SjLj_LongJmp64:
21637     return emitEHSjLjLongJmp(MI, BB);
21638
21639   case TargetOpcode::STATEPOINT:
21640     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21641     // this point in the process.  We diverge later.
21642     return emitPatchPoint(MI, BB);
21643
21644   case TargetOpcode::STACKMAP:
21645   case TargetOpcode::PATCHPOINT:
21646     return emitPatchPoint(MI, BB);
21647
21648   case X86::VFMADDPDr213r:
21649   case X86::VFMADDPSr213r:
21650   case X86::VFMADDSDr213r:
21651   case X86::VFMADDSSr213r:
21652   case X86::VFMSUBPDr213r:
21653   case X86::VFMSUBPSr213r:
21654   case X86::VFMSUBSDr213r:
21655   case X86::VFMSUBSSr213r:
21656   case X86::VFNMADDPDr213r:
21657   case X86::VFNMADDPSr213r:
21658   case X86::VFNMADDSDr213r:
21659   case X86::VFNMADDSSr213r:
21660   case X86::VFNMSUBPDr213r:
21661   case X86::VFNMSUBPSr213r:
21662   case X86::VFNMSUBSDr213r:
21663   case X86::VFNMSUBSSr213r:
21664   case X86::VFMADDSUBPDr213r:
21665   case X86::VFMADDSUBPSr213r:
21666   case X86::VFMSUBADDPDr213r:
21667   case X86::VFMSUBADDPSr213r:
21668   case X86::VFMADDPDr213rY:
21669   case X86::VFMADDPSr213rY:
21670   case X86::VFMSUBPDr213rY:
21671   case X86::VFMSUBPSr213rY:
21672   case X86::VFNMADDPDr213rY:
21673   case X86::VFNMADDPSr213rY:
21674   case X86::VFNMSUBPDr213rY:
21675   case X86::VFNMSUBPSr213rY:
21676   case X86::VFMADDSUBPDr213rY:
21677   case X86::VFMADDSUBPSr213rY:
21678   case X86::VFMSUBADDPDr213rY:
21679   case X86::VFMSUBADDPSr213rY:
21680     return emitFMA3Instr(MI, BB);
21681   }
21682 }
21683
21684 //===----------------------------------------------------------------------===//
21685 //                           X86 Optimization Hooks
21686 //===----------------------------------------------------------------------===//
21687
21688 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21689                                                       APInt &KnownZero,
21690                                                       APInt &KnownOne,
21691                                                       const SelectionDAG &DAG,
21692                                                       unsigned Depth) const {
21693   unsigned BitWidth = KnownZero.getBitWidth();
21694   unsigned Opc = Op.getOpcode();
21695   assert((Opc >= ISD::BUILTIN_OP_END ||
21696           Opc == ISD::INTRINSIC_WO_CHAIN ||
21697           Opc == ISD::INTRINSIC_W_CHAIN ||
21698           Opc == ISD::INTRINSIC_VOID) &&
21699          "Should use MaskedValueIsZero if you don't know whether Op"
21700          " is a target node!");
21701
21702   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21703   switch (Opc) {
21704   default: break;
21705   case X86ISD::ADD:
21706   case X86ISD::SUB:
21707   case X86ISD::ADC:
21708   case X86ISD::SBB:
21709   case X86ISD::SMUL:
21710   case X86ISD::UMUL:
21711   case X86ISD::INC:
21712   case X86ISD::DEC:
21713   case X86ISD::OR:
21714   case X86ISD::XOR:
21715   case X86ISD::AND:
21716     // These nodes' second result is a boolean.
21717     if (Op.getResNo() == 0)
21718       break;
21719     // Fallthrough
21720   case X86ISD::SETCC:
21721     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21722     break;
21723   case ISD::INTRINSIC_WO_CHAIN: {
21724     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21725     unsigned NumLoBits = 0;
21726     switch (IntId) {
21727     default: break;
21728     case Intrinsic::x86_sse_movmsk_ps:
21729     case Intrinsic::x86_avx_movmsk_ps_256:
21730     case Intrinsic::x86_sse2_movmsk_pd:
21731     case Intrinsic::x86_avx_movmsk_pd_256:
21732     case Intrinsic::x86_mmx_pmovmskb:
21733     case Intrinsic::x86_sse2_pmovmskb_128:
21734     case Intrinsic::x86_avx2_pmovmskb: {
21735       // High bits of movmskp{s|d}, pmovmskb are known zero.
21736       switch (IntId) {
21737         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21738         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21739         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21740         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21741         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21742         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21743         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21744         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21745       }
21746       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21747       break;
21748     }
21749     }
21750     break;
21751   }
21752   }
21753 }
21754
21755 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
21756   SDValue Op,
21757   const SelectionDAG &,
21758   unsigned Depth) const {
21759   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
21760   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
21761     return Op.getValueType().getScalarType().getSizeInBits();
21762
21763   // Fallback case.
21764   return 1;
21765 }
21766
21767 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
21768 /// node is a GlobalAddress + offset.
21769 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
21770                                        const GlobalValue* &GA,
21771                                        int64_t &Offset) const {
21772   if (N->getOpcode() == X86ISD::Wrapper) {
21773     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
21774       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
21775       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
21776       return true;
21777     }
21778   }
21779   return TargetLowering::isGAPlusOffset(N, GA, Offset);
21780 }
21781
21782 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
21783 /// same as extracting the high 128-bit part of 256-bit vector and then
21784 /// inserting the result into the low part of a new 256-bit vector
21785 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
21786   EVT VT = SVOp->getValueType(0);
21787   unsigned NumElems = VT.getVectorNumElements();
21788
21789   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21790   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
21791     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21792         SVOp->getMaskElt(j) >= 0)
21793       return false;
21794
21795   return true;
21796 }
21797
21798 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
21799 /// same as extracting the low 128-bit part of 256-bit vector and then
21800 /// inserting the result into the high part of a new 256-bit vector
21801 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
21802   EVT VT = SVOp->getValueType(0);
21803   unsigned NumElems = VT.getVectorNumElements();
21804
21805   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21806   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
21807     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
21808         SVOp->getMaskElt(j) >= 0)
21809       return false;
21810
21811   return true;
21812 }
21813
21814 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
21815 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
21816                                         TargetLowering::DAGCombinerInfo &DCI,
21817                                         const X86Subtarget* Subtarget) {
21818   SDLoc dl(N);
21819   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
21820   SDValue V1 = SVOp->getOperand(0);
21821   SDValue V2 = SVOp->getOperand(1);
21822   EVT VT = SVOp->getValueType(0);
21823   unsigned NumElems = VT.getVectorNumElements();
21824
21825   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
21826       V2.getOpcode() == ISD::CONCAT_VECTORS) {
21827     //
21828     //                   0,0,0,...
21829     //                      |
21830     //    V      UNDEF    BUILD_VECTOR    UNDEF
21831     //     \      /           \           /
21832     //  CONCAT_VECTOR         CONCAT_VECTOR
21833     //         \                  /
21834     //          \                /
21835     //          RESULT: V + zero extended
21836     //
21837     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
21838         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
21839         V1.getOperand(1).getOpcode() != ISD::UNDEF)
21840       return SDValue();
21841
21842     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
21843       return SDValue();
21844
21845     // To match the shuffle mask, the first half of the mask should
21846     // be exactly the first vector, and all the rest a splat with the
21847     // first element of the second one.
21848     for (unsigned i = 0; i != NumElems/2; ++i)
21849       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
21850           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
21851         return SDValue();
21852
21853     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
21854     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
21855       if (Ld->hasNUsesOfValue(1, 0)) {
21856         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
21857         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
21858         SDValue ResNode =
21859           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
21860                                   Ld->getMemoryVT(),
21861                                   Ld->getPointerInfo(),
21862                                   Ld->getAlignment(),
21863                                   false/*isVolatile*/, true/*ReadMem*/,
21864                                   false/*WriteMem*/);
21865
21866         // Make sure the newly-created LOAD is in the same position as Ld in
21867         // terms of dependency. We create a TokenFactor for Ld and ResNode,
21868         // and update uses of Ld's output chain to use the TokenFactor.
21869         if (Ld->hasAnyUseOfValue(1)) {
21870           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
21871                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
21872           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
21873           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
21874                                  SDValue(ResNode.getNode(), 1));
21875         }
21876
21877         return DAG.getBitcast(VT, ResNode);
21878       }
21879     }
21880
21881     // Emit a zeroed vector and insert the desired subvector on its
21882     // first half.
21883     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
21884     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
21885     return DCI.CombineTo(N, InsV);
21886   }
21887
21888   //===--------------------------------------------------------------------===//
21889   // Combine some shuffles into subvector extracts and inserts:
21890   //
21891
21892   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
21893   if (isShuffleHigh128VectorInsertLow(SVOp)) {
21894     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
21895     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
21896     return DCI.CombineTo(N, InsV);
21897   }
21898
21899   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
21900   if (isShuffleLow128VectorInsertHigh(SVOp)) {
21901     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
21902     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
21903     return DCI.CombineTo(N, InsV);
21904   }
21905
21906   return SDValue();
21907 }
21908
21909 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
21910 /// possible.
21911 ///
21912 /// This is the leaf of the recursive combinine below. When we have found some
21913 /// chain of single-use x86 shuffle instructions and accumulated the combined
21914 /// shuffle mask represented by them, this will try to pattern match that mask
21915 /// into either a single instruction if there is a special purpose instruction
21916 /// for this operation, or into a PSHUFB instruction which is a fully general
21917 /// instruction but should only be used to replace chains over a certain depth.
21918 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
21919                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
21920                                    TargetLowering::DAGCombinerInfo &DCI,
21921                                    const X86Subtarget *Subtarget) {
21922   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
21923
21924   // Find the operand that enters the chain. Note that multiple uses are OK
21925   // here, we're not going to remove the operand we find.
21926   SDValue Input = Op.getOperand(0);
21927   while (Input.getOpcode() == ISD::BITCAST)
21928     Input = Input.getOperand(0);
21929
21930   MVT VT = Input.getSimpleValueType();
21931   MVT RootVT = Root.getSimpleValueType();
21932   SDLoc DL(Root);
21933
21934   // Just remove no-op shuffle masks.
21935   if (Mask.size() == 1) {
21936     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
21937                   /*AddTo*/ true);
21938     return true;
21939   }
21940
21941   // Use the float domain if the operand type is a floating point type.
21942   bool FloatDomain = VT.isFloatingPoint();
21943
21944   // For floating point shuffles, we don't have free copies in the shuffle
21945   // instructions or the ability to load as part of the instruction, so
21946   // canonicalize their shuffles to UNPCK or MOV variants.
21947   //
21948   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
21949   // vectors because it can have a load folded into it that UNPCK cannot. This
21950   // doesn't preclude something switching to the shorter encoding post-RA.
21951   //
21952   // FIXME: Should teach these routines about AVX vector widths.
21953   if (FloatDomain && VT.getSizeInBits() == 128) {
21954     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
21955       bool Lo = Mask.equals({0, 0});
21956       unsigned Shuffle;
21957       MVT ShuffleVT;
21958       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
21959       // is no slower than UNPCKLPD but has the option to fold the input operand
21960       // into even an unaligned memory load.
21961       if (Lo && Subtarget->hasSSE3()) {
21962         Shuffle = X86ISD::MOVDDUP;
21963         ShuffleVT = MVT::v2f64;
21964       } else {
21965         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
21966         // than the UNPCK variants.
21967         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
21968         ShuffleVT = MVT::v4f32;
21969       }
21970       if (Depth == 1 && Root->getOpcode() == Shuffle)
21971         return false; // Nothing to do!
21972       Op = DAG.getBitcast(ShuffleVT, Input);
21973       DCI.AddToWorklist(Op.getNode());
21974       if (Shuffle == X86ISD::MOVDDUP)
21975         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21976       else
21977         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
21978       DCI.AddToWorklist(Op.getNode());
21979       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21980                     /*AddTo*/ true);
21981       return true;
21982     }
21983     if (Subtarget->hasSSE3() &&
21984         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
21985       bool Lo = Mask.equals({0, 0, 2, 2});
21986       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
21987       MVT ShuffleVT = MVT::v4f32;
21988       if (Depth == 1 && Root->getOpcode() == Shuffle)
21989         return false; // Nothing to do!
21990       Op = DAG.getBitcast(ShuffleVT, Input);
21991       DCI.AddToWorklist(Op.getNode());
21992       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
21993       DCI.AddToWorklist(Op.getNode());
21994       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
21995                     /*AddTo*/ true);
21996       return true;
21997     }
21998     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
21999       bool Lo = Mask.equals({0, 0, 1, 1});
22000       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22001       MVT ShuffleVT = MVT::v4f32;
22002       if (Depth == 1 && Root->getOpcode() == Shuffle)
22003         return false; // Nothing to do!
22004       Op = DAG.getBitcast(ShuffleVT, Input);
22005       DCI.AddToWorklist(Op.getNode());
22006       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22007       DCI.AddToWorklist(Op.getNode());
22008       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22009                     /*AddTo*/ true);
22010       return true;
22011     }
22012   }
22013
22014   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22015   // variants as none of these have single-instruction variants that are
22016   // superior to the UNPCK formulation.
22017   if (!FloatDomain && VT.getSizeInBits() == 128 &&
22018       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22019        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22020        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22021        Mask.equals(
22022            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22023     bool Lo = Mask[0] == 0;
22024     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22025     if (Depth == 1 && Root->getOpcode() == Shuffle)
22026       return false; // Nothing to do!
22027     MVT ShuffleVT;
22028     switch (Mask.size()) {
22029     case 8:
22030       ShuffleVT = MVT::v8i16;
22031       break;
22032     case 16:
22033       ShuffleVT = MVT::v16i8;
22034       break;
22035     default:
22036       llvm_unreachable("Impossible mask size!");
22037     };
22038     Op = DAG.getBitcast(ShuffleVT, Input);
22039     DCI.AddToWorklist(Op.getNode());
22040     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22041     DCI.AddToWorklist(Op.getNode());
22042     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22043                   /*AddTo*/ true);
22044     return true;
22045   }
22046
22047   // Don't try to re-form single instruction chains under any circumstances now
22048   // that we've done encoding canonicalization for them.
22049   if (Depth < 2)
22050     return false;
22051
22052   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22053   // can replace them with a single PSHUFB instruction profitably. Intel's
22054   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22055   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22056   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22057     SmallVector<SDValue, 16> PSHUFBMask;
22058     int NumBytes = VT.getSizeInBits() / 8;
22059     int Ratio = NumBytes / Mask.size();
22060     for (int i = 0; i < NumBytes; ++i) {
22061       if (Mask[i / Ratio] == SM_SentinelUndef) {
22062         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22063         continue;
22064       }
22065       int M = Mask[i / Ratio] != SM_SentinelZero
22066                   ? Ratio * Mask[i / Ratio] + i % Ratio
22067                   : 255;
22068       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22069     }
22070     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22071     Op = DAG.getBitcast(ByteVT, Input);
22072     DCI.AddToWorklist(Op.getNode());
22073     SDValue PSHUFBMaskOp =
22074         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22075     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22076     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22077     DCI.AddToWorklist(Op.getNode());
22078     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22079                   /*AddTo*/ true);
22080     return true;
22081   }
22082
22083   // Failed to find any combines.
22084   return false;
22085 }
22086
22087 /// \brief Fully generic combining of x86 shuffle instructions.
22088 ///
22089 /// This should be the last combine run over the x86 shuffle instructions. Once
22090 /// they have been fully optimized, this will recursively consider all chains
22091 /// of single-use shuffle instructions, build a generic model of the cumulative
22092 /// shuffle operation, and check for simpler instructions which implement this
22093 /// operation. We use this primarily for two purposes:
22094 ///
22095 /// 1) Collapse generic shuffles to specialized single instructions when
22096 ///    equivalent. In most cases, this is just an encoding size win, but
22097 ///    sometimes we will collapse multiple generic shuffles into a single
22098 ///    special-purpose shuffle.
22099 /// 2) Look for sequences of shuffle instructions with 3 or more total
22100 ///    instructions, and replace them with the slightly more expensive SSSE3
22101 ///    PSHUFB instruction if available. We do this as the last combining step
22102 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22103 ///    a suitable short sequence of other instructions. The PHUFB will either
22104 ///    use a register or have to read from memory and so is slightly (but only
22105 ///    slightly) more expensive than the other shuffle instructions.
22106 ///
22107 /// Because this is inherently a quadratic operation (for each shuffle in
22108 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22109 /// This should never be an issue in practice as the shuffle lowering doesn't
22110 /// produce sequences of more than 8 instructions.
22111 ///
22112 /// FIXME: We will currently miss some cases where the redundant shuffling
22113 /// would simplify under the threshold for PSHUFB formation because of
22114 /// combine-ordering. To fix this, we should do the redundant instruction
22115 /// combining in this recursive walk.
22116 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22117                                           ArrayRef<int> RootMask,
22118                                           int Depth, bool HasPSHUFB,
22119                                           SelectionDAG &DAG,
22120                                           TargetLowering::DAGCombinerInfo &DCI,
22121                                           const X86Subtarget *Subtarget) {
22122   // Bound the depth of our recursive combine because this is ultimately
22123   // quadratic in nature.
22124   if (Depth > 8)
22125     return false;
22126
22127   // Directly rip through bitcasts to find the underlying operand.
22128   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22129     Op = Op.getOperand(0);
22130
22131   MVT VT = Op.getSimpleValueType();
22132   if (!VT.isVector())
22133     return false; // Bail if we hit a non-vector.
22134
22135   assert(Root.getSimpleValueType().isVector() &&
22136          "Shuffles operate on vector types!");
22137   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22138          "Can only combine shuffles of the same vector register size.");
22139
22140   if (!isTargetShuffle(Op.getOpcode()))
22141     return false;
22142   SmallVector<int, 16> OpMask;
22143   bool IsUnary;
22144   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22145   // We only can combine unary shuffles which we can decode the mask for.
22146   if (!HaveMask || !IsUnary)
22147     return false;
22148
22149   assert(VT.getVectorNumElements() == OpMask.size() &&
22150          "Different mask size from vector size!");
22151   assert(((RootMask.size() > OpMask.size() &&
22152            RootMask.size() % OpMask.size() == 0) ||
22153           (OpMask.size() > RootMask.size() &&
22154            OpMask.size() % RootMask.size() == 0) ||
22155           OpMask.size() == RootMask.size()) &&
22156          "The smaller number of elements must divide the larger.");
22157   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22158   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22159   assert(((RootRatio == 1 && OpRatio == 1) ||
22160           (RootRatio == 1) != (OpRatio == 1)) &&
22161          "Must not have a ratio for both incoming and op masks!");
22162
22163   SmallVector<int, 16> Mask;
22164   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22165
22166   // Merge this shuffle operation's mask into our accumulated mask. Note that
22167   // this shuffle's mask will be the first applied to the input, followed by the
22168   // root mask to get us all the way to the root value arrangement. The reason
22169   // for this order is that we are recursing up the operation chain.
22170   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22171     int RootIdx = i / RootRatio;
22172     if (RootMask[RootIdx] < 0) {
22173       // This is a zero or undef lane, we're done.
22174       Mask.push_back(RootMask[RootIdx]);
22175       continue;
22176     }
22177
22178     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22179     int OpIdx = RootMaskedIdx / OpRatio;
22180     if (OpMask[OpIdx] < 0) {
22181       // The incoming lanes are zero or undef, it doesn't matter which ones we
22182       // are using.
22183       Mask.push_back(OpMask[OpIdx]);
22184       continue;
22185     }
22186
22187     // Ok, we have non-zero lanes, map them through.
22188     Mask.push_back(OpMask[OpIdx] * OpRatio +
22189                    RootMaskedIdx % OpRatio);
22190   }
22191
22192   // See if we can recurse into the operand to combine more things.
22193   switch (Op.getOpcode()) {
22194   case X86ISD::PSHUFB:
22195     HasPSHUFB = true;
22196   case X86ISD::PSHUFD:
22197   case X86ISD::PSHUFHW:
22198   case X86ISD::PSHUFLW:
22199     if (Op.getOperand(0).hasOneUse() &&
22200         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22201                                       HasPSHUFB, DAG, DCI, Subtarget))
22202       return true;
22203     break;
22204
22205   case X86ISD::UNPCKL:
22206   case X86ISD::UNPCKH:
22207     assert(Op.getOperand(0) == Op.getOperand(1) &&
22208            "We only combine unary shuffles!");
22209     // We can't check for single use, we have to check that this shuffle is the
22210     // only user.
22211     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22212         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22213                                       HasPSHUFB, DAG, DCI, Subtarget))
22214       return true;
22215     break;
22216   }
22217
22218   // Minor canonicalization of the accumulated shuffle mask to make it easier
22219   // to match below. All this does is detect masks with squential pairs of
22220   // elements, and shrink them to the half-width mask. It does this in a loop
22221   // so it will reduce the size of the mask to the minimal width mask which
22222   // performs an equivalent shuffle.
22223   SmallVector<int, 16> WidenedMask;
22224   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22225     Mask = std::move(WidenedMask);
22226     WidenedMask.clear();
22227   }
22228
22229   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22230                                 Subtarget);
22231 }
22232
22233 /// \brief Get the PSHUF-style mask from PSHUF node.
22234 ///
22235 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22236 /// PSHUF-style masks that can be reused with such instructions.
22237 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22238   MVT VT = N.getSimpleValueType();
22239   SmallVector<int, 4> Mask;
22240   bool IsUnary;
22241   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22242   (void)HaveMask;
22243   assert(HaveMask);
22244
22245   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22246   // matter. Check that the upper masks are repeats and remove them.
22247   if (VT.getSizeInBits() > 128) {
22248     int LaneElts = 128 / VT.getScalarSizeInBits();
22249 #ifndef NDEBUG
22250     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22251       for (int j = 0; j < LaneElts; ++j)
22252         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22253                "Mask doesn't repeat in high 128-bit lanes!");
22254 #endif
22255     Mask.resize(LaneElts);
22256   }
22257
22258   switch (N.getOpcode()) {
22259   case X86ISD::PSHUFD:
22260     return Mask;
22261   case X86ISD::PSHUFLW:
22262     Mask.resize(4);
22263     return Mask;
22264   case X86ISD::PSHUFHW:
22265     Mask.erase(Mask.begin(), Mask.begin() + 4);
22266     for (int &M : Mask)
22267       M -= 4;
22268     return Mask;
22269   default:
22270     llvm_unreachable("No valid shuffle instruction found!");
22271   }
22272 }
22273
22274 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22275 ///
22276 /// We walk up the chain and look for a combinable shuffle, skipping over
22277 /// shuffles that we could hoist this shuffle's transformation past without
22278 /// altering anything.
22279 static SDValue
22280 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22281                              SelectionDAG &DAG,
22282                              TargetLowering::DAGCombinerInfo &DCI) {
22283   assert(N.getOpcode() == X86ISD::PSHUFD &&
22284          "Called with something other than an x86 128-bit half shuffle!");
22285   SDLoc DL(N);
22286
22287   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22288   // of the shuffles in the chain so that we can form a fresh chain to replace
22289   // this one.
22290   SmallVector<SDValue, 8> Chain;
22291   SDValue V = N.getOperand(0);
22292   for (; V.hasOneUse(); V = V.getOperand(0)) {
22293     switch (V.getOpcode()) {
22294     default:
22295       return SDValue(); // Nothing combined!
22296
22297     case ISD::BITCAST:
22298       // Skip bitcasts as we always know the type for the target specific
22299       // instructions.
22300       continue;
22301
22302     case X86ISD::PSHUFD:
22303       // Found another dword shuffle.
22304       break;
22305
22306     case X86ISD::PSHUFLW:
22307       // Check that the low words (being shuffled) are the identity in the
22308       // dword shuffle, and the high words are self-contained.
22309       if (Mask[0] != 0 || Mask[1] != 1 ||
22310           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22311         return SDValue();
22312
22313       Chain.push_back(V);
22314       continue;
22315
22316     case X86ISD::PSHUFHW:
22317       // Check that the high words (being shuffled) are the identity in the
22318       // dword shuffle, and the low words are self-contained.
22319       if (Mask[2] != 2 || Mask[3] != 3 ||
22320           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22321         return SDValue();
22322
22323       Chain.push_back(V);
22324       continue;
22325
22326     case X86ISD::UNPCKL:
22327     case X86ISD::UNPCKH:
22328       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22329       // shuffle into a preceding word shuffle.
22330       if (V.getSimpleValueType().getScalarType() != MVT::i8 &&
22331           V.getSimpleValueType().getScalarType() != MVT::i16)
22332         return SDValue();
22333
22334       // Search for a half-shuffle which we can combine with.
22335       unsigned CombineOp =
22336           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22337       if (V.getOperand(0) != V.getOperand(1) ||
22338           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22339         return SDValue();
22340       Chain.push_back(V);
22341       V = V.getOperand(0);
22342       do {
22343         switch (V.getOpcode()) {
22344         default:
22345           return SDValue(); // Nothing to combine.
22346
22347         case X86ISD::PSHUFLW:
22348         case X86ISD::PSHUFHW:
22349           if (V.getOpcode() == CombineOp)
22350             break;
22351
22352           Chain.push_back(V);
22353
22354           // Fallthrough!
22355         case ISD::BITCAST:
22356           V = V.getOperand(0);
22357           continue;
22358         }
22359         break;
22360       } while (V.hasOneUse());
22361       break;
22362     }
22363     // Break out of the loop if we break out of the switch.
22364     break;
22365   }
22366
22367   if (!V.hasOneUse())
22368     // We fell out of the loop without finding a viable combining instruction.
22369     return SDValue();
22370
22371   // Merge this node's mask and our incoming mask.
22372   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22373   for (int &M : Mask)
22374     M = VMask[M];
22375   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22376                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22377
22378   // Rebuild the chain around this new shuffle.
22379   while (!Chain.empty()) {
22380     SDValue W = Chain.pop_back_val();
22381
22382     if (V.getValueType() != W.getOperand(0).getValueType())
22383       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22384
22385     switch (W.getOpcode()) {
22386     default:
22387       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22388
22389     case X86ISD::UNPCKL:
22390     case X86ISD::UNPCKH:
22391       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22392       break;
22393
22394     case X86ISD::PSHUFD:
22395     case X86ISD::PSHUFLW:
22396     case X86ISD::PSHUFHW:
22397       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22398       break;
22399     }
22400   }
22401   if (V.getValueType() != N.getValueType())
22402     V = DAG.getBitcast(N.getValueType(), V);
22403
22404   // Return the new chain to replace N.
22405   return V;
22406 }
22407
22408 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22409 /// pshufhw.
22410 ///
22411 /// We walk up the chain, skipping shuffles of the other half and looking
22412 /// through shuffles which switch halves trying to find a shuffle of the same
22413 /// pair of dwords.
22414 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22415                                         SelectionDAG &DAG,
22416                                         TargetLowering::DAGCombinerInfo &DCI) {
22417   assert(
22418       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22419       "Called with something other than an x86 128-bit half shuffle!");
22420   SDLoc DL(N);
22421   unsigned CombineOpcode = N.getOpcode();
22422
22423   // Walk up a single-use chain looking for a combinable shuffle.
22424   SDValue V = N.getOperand(0);
22425   for (; V.hasOneUse(); V = V.getOperand(0)) {
22426     switch (V.getOpcode()) {
22427     default:
22428       return false; // Nothing combined!
22429
22430     case ISD::BITCAST:
22431       // Skip bitcasts as we always know the type for the target specific
22432       // instructions.
22433       continue;
22434
22435     case X86ISD::PSHUFLW:
22436     case X86ISD::PSHUFHW:
22437       if (V.getOpcode() == CombineOpcode)
22438         break;
22439
22440       // Other-half shuffles are no-ops.
22441       continue;
22442     }
22443     // Break out of the loop if we break out of the switch.
22444     break;
22445   }
22446
22447   if (!V.hasOneUse())
22448     // We fell out of the loop without finding a viable combining instruction.
22449     return false;
22450
22451   // Combine away the bottom node as its shuffle will be accumulated into
22452   // a preceding shuffle.
22453   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22454
22455   // Record the old value.
22456   SDValue Old = V;
22457
22458   // Merge this node's mask and our incoming mask (adjusted to account for all
22459   // the pshufd instructions encountered).
22460   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22461   for (int &M : Mask)
22462     M = VMask[M];
22463   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22464                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22465
22466   // Check that the shuffles didn't cancel each other out. If not, we need to
22467   // combine to the new one.
22468   if (Old != V)
22469     // Replace the combinable shuffle with the combined one, updating all users
22470     // so that we re-evaluate the chain here.
22471     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22472
22473   return true;
22474 }
22475
22476 /// \brief Try to combine x86 target specific shuffles.
22477 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22478                                            TargetLowering::DAGCombinerInfo &DCI,
22479                                            const X86Subtarget *Subtarget) {
22480   SDLoc DL(N);
22481   MVT VT = N.getSimpleValueType();
22482   SmallVector<int, 4> Mask;
22483
22484   switch (N.getOpcode()) {
22485   case X86ISD::PSHUFD:
22486   case X86ISD::PSHUFLW:
22487   case X86ISD::PSHUFHW:
22488     Mask = getPSHUFShuffleMask(N);
22489     assert(Mask.size() == 4);
22490     break;
22491   default:
22492     return SDValue();
22493   }
22494
22495   // Nuke no-op shuffles that show up after combining.
22496   if (isNoopShuffleMask(Mask))
22497     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22498
22499   // Look for simplifications involving one or two shuffle instructions.
22500   SDValue V = N.getOperand(0);
22501   switch (N.getOpcode()) {
22502   default:
22503     break;
22504   case X86ISD::PSHUFLW:
22505   case X86ISD::PSHUFHW:
22506     assert(VT.getScalarType() == MVT::i16 && "Bad word shuffle type!");
22507
22508     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22509       return SDValue(); // We combined away this shuffle, so we're done.
22510
22511     // See if this reduces to a PSHUFD which is no more expensive and can
22512     // combine with more operations. Note that it has to at least flip the
22513     // dwords as otherwise it would have been removed as a no-op.
22514     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22515       int DMask[] = {0, 1, 2, 3};
22516       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22517       DMask[DOffset + 0] = DOffset + 1;
22518       DMask[DOffset + 1] = DOffset + 0;
22519       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22520       V = DAG.getBitcast(DVT, V);
22521       DCI.AddToWorklist(V.getNode());
22522       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22523                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22524       DCI.AddToWorklist(V.getNode());
22525       return DAG.getBitcast(VT, V);
22526     }
22527
22528     // Look for shuffle patterns which can be implemented as a single unpack.
22529     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22530     // only works when we have a PSHUFD followed by two half-shuffles.
22531     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22532         (V.getOpcode() == X86ISD::PSHUFLW ||
22533          V.getOpcode() == X86ISD::PSHUFHW) &&
22534         V.getOpcode() != N.getOpcode() &&
22535         V.hasOneUse()) {
22536       SDValue D = V.getOperand(0);
22537       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22538         D = D.getOperand(0);
22539       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22540         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22541         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22542         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22543         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22544         int WordMask[8];
22545         for (int i = 0; i < 4; ++i) {
22546           WordMask[i + NOffset] = Mask[i] + NOffset;
22547           WordMask[i + VOffset] = VMask[i] + VOffset;
22548         }
22549         // Map the word mask through the DWord mask.
22550         int MappedMask[8];
22551         for (int i = 0; i < 8; ++i)
22552           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22553         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22554             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22555           // We can replace all three shuffles with an unpack.
22556           V = DAG.getBitcast(VT, D.getOperand(0));
22557           DCI.AddToWorklist(V.getNode());
22558           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22559                                                 : X86ISD::UNPCKH,
22560                              DL, VT, V, V);
22561         }
22562       }
22563     }
22564
22565     break;
22566
22567   case X86ISD::PSHUFD:
22568     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22569       return NewN;
22570
22571     break;
22572   }
22573
22574   return SDValue();
22575 }
22576
22577 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22578 ///
22579 /// We combine this directly on the abstract vector shuffle nodes so it is
22580 /// easier to generically match. We also insert dummy vector shuffle nodes for
22581 /// the operands which explicitly discard the lanes which are unused by this
22582 /// operation to try to flow through the rest of the combiner the fact that
22583 /// they're unused.
22584 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22585   SDLoc DL(N);
22586   EVT VT = N->getValueType(0);
22587
22588   // We only handle target-independent shuffles.
22589   // FIXME: It would be easy and harmless to use the target shuffle mask
22590   // extraction tool to support more.
22591   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22592     return SDValue();
22593
22594   auto *SVN = cast<ShuffleVectorSDNode>(N);
22595   ArrayRef<int> Mask = SVN->getMask();
22596   SDValue V1 = N->getOperand(0);
22597   SDValue V2 = N->getOperand(1);
22598
22599   // We require the first shuffle operand to be the SUB node, and the second to
22600   // be the ADD node.
22601   // FIXME: We should support the commuted patterns.
22602   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22603     return SDValue();
22604
22605   // If there are other uses of these operations we can't fold them.
22606   if (!V1->hasOneUse() || !V2->hasOneUse())
22607     return SDValue();
22608
22609   // Ensure that both operations have the same operands. Note that we can
22610   // commute the FADD operands.
22611   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22612   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22613       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22614     return SDValue();
22615
22616   // We're looking for blends between FADD and FSUB nodes. We insist on these
22617   // nodes being lined up in a specific expected pattern.
22618   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22619         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22620         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22621     return SDValue();
22622
22623   // Only specific types are legal at this point, assert so we notice if and
22624   // when these change.
22625   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22626           VT == MVT::v4f64) &&
22627          "Unknown vector type encountered!");
22628
22629   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22630 }
22631
22632 /// PerformShuffleCombine - Performs several different shuffle combines.
22633 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22634                                      TargetLowering::DAGCombinerInfo &DCI,
22635                                      const X86Subtarget *Subtarget) {
22636   SDLoc dl(N);
22637   SDValue N0 = N->getOperand(0);
22638   SDValue N1 = N->getOperand(1);
22639   EVT VT = N->getValueType(0);
22640
22641   // Don't create instructions with illegal types after legalize types has run.
22642   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22643   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22644     return SDValue();
22645
22646   // If we have legalized the vector types, look for blends of FADD and FSUB
22647   // nodes that we can fuse into an ADDSUB node.
22648   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22649     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22650       return AddSub;
22651
22652   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22653   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22654       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22655     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22656
22657   // During Type Legalization, when promoting illegal vector types,
22658   // the backend might introduce new shuffle dag nodes and bitcasts.
22659   //
22660   // This code performs the following transformation:
22661   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22662   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22663   //
22664   // We do this only if both the bitcast and the BINOP dag nodes have
22665   // one use. Also, perform this transformation only if the new binary
22666   // operation is legal. This is to avoid introducing dag nodes that
22667   // potentially need to be further expanded (or custom lowered) into a
22668   // less optimal sequence of dag nodes.
22669   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22670       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22671       N0.getOpcode() == ISD::BITCAST) {
22672     SDValue BC0 = N0.getOperand(0);
22673     EVT SVT = BC0.getValueType();
22674     unsigned Opcode = BC0.getOpcode();
22675     unsigned NumElts = VT.getVectorNumElements();
22676
22677     if (BC0.hasOneUse() && SVT.isVector() &&
22678         SVT.getVectorNumElements() * 2 == NumElts &&
22679         TLI.isOperationLegal(Opcode, VT)) {
22680       bool CanFold = false;
22681       switch (Opcode) {
22682       default : break;
22683       case ISD::ADD :
22684       case ISD::FADD :
22685       case ISD::SUB :
22686       case ISD::FSUB :
22687       case ISD::MUL :
22688       case ISD::FMUL :
22689         CanFold = true;
22690       }
22691
22692       unsigned SVTNumElts = SVT.getVectorNumElements();
22693       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22694       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22695         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22696       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22697         CanFold = SVOp->getMaskElt(i) < 0;
22698
22699       if (CanFold) {
22700         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22701         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22702         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22703         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22704       }
22705     }
22706   }
22707
22708   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22709   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22710   // consecutive, non-overlapping, and in the right order.
22711   SmallVector<SDValue, 16> Elts;
22712   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22713     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22714
22715   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22716     return LD;
22717
22718   if (isTargetShuffle(N->getOpcode())) {
22719     SDValue Shuffle =
22720         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22721     if (Shuffle.getNode())
22722       return Shuffle;
22723
22724     // Try recursively combining arbitrary sequences of x86 shuffle
22725     // instructions into higher-order shuffles. We do this after combining
22726     // specific PSHUF instruction sequences into their minimal form so that we
22727     // can evaluate how many specialized shuffle instructions are involved in
22728     // a particular chain.
22729     SmallVector<int, 1> NonceMask; // Just a placeholder.
22730     NonceMask.push_back(0);
22731     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22732                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22733                                       DCI, Subtarget))
22734       return SDValue(); // This routine will use CombineTo to replace N.
22735   }
22736
22737   return SDValue();
22738 }
22739
22740 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22741 /// specific shuffle of a load can be folded into a single element load.
22742 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
22743 /// shuffles have been custom lowered so we need to handle those here.
22744 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
22745                                          TargetLowering::DAGCombinerInfo &DCI) {
22746   if (DCI.isBeforeLegalizeOps())
22747     return SDValue();
22748
22749   SDValue InVec = N->getOperand(0);
22750   SDValue EltNo = N->getOperand(1);
22751
22752   if (!isa<ConstantSDNode>(EltNo))
22753     return SDValue();
22754
22755   EVT OriginalVT = InVec.getValueType();
22756
22757   if (InVec.getOpcode() == ISD::BITCAST) {
22758     // Don't duplicate a load with other uses.
22759     if (!InVec.hasOneUse())
22760       return SDValue();
22761     EVT BCVT = InVec.getOperand(0).getValueType();
22762     if (!BCVT.isVector() ||
22763         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
22764       return SDValue();
22765     InVec = InVec.getOperand(0);
22766   }
22767
22768   EVT CurrentVT = InVec.getValueType();
22769
22770   if (!isTargetShuffle(InVec.getOpcode()))
22771     return SDValue();
22772
22773   // Don't duplicate a load with other uses.
22774   if (!InVec.hasOneUse())
22775     return SDValue();
22776
22777   SmallVector<int, 16> ShuffleMask;
22778   bool UnaryShuffle;
22779   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
22780                             ShuffleMask, UnaryShuffle))
22781     return SDValue();
22782
22783   // Select the input vector, guarding against out of range extract vector.
22784   unsigned NumElems = CurrentVT.getVectorNumElements();
22785   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
22786   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
22787   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
22788                                          : InVec.getOperand(1);
22789
22790   // If inputs to shuffle are the same for both ops, then allow 2 uses
22791   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
22792                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
22793
22794   if (LdNode.getOpcode() == ISD::BITCAST) {
22795     // Don't duplicate a load with other uses.
22796     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
22797       return SDValue();
22798
22799     AllowedUses = 1; // only allow 1 load use if we have a bitcast
22800     LdNode = LdNode.getOperand(0);
22801   }
22802
22803   if (!ISD::isNormalLoad(LdNode.getNode()))
22804     return SDValue();
22805
22806   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
22807
22808   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
22809     return SDValue();
22810
22811   EVT EltVT = N->getValueType(0);
22812   // If there's a bitcast before the shuffle, check if the load type and
22813   // alignment is valid.
22814   unsigned Align = LN0->getAlignment();
22815   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22816   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
22817       EltVT.getTypeForEVT(*DAG.getContext()));
22818
22819   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
22820     return SDValue();
22821
22822   // All checks match so transform back to vector_shuffle so that DAG combiner
22823   // can finish the job
22824   SDLoc dl(N);
22825
22826   // Create shuffle node taking into account the case that its a unary shuffle
22827   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
22828                                    : InVec.getOperand(1);
22829   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
22830                                  InVec.getOperand(0), Shuffle,
22831                                  &ShuffleMask[0]);
22832   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
22833   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
22834                      EltNo);
22835 }
22836
22837 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
22838 /// special and don't usually play with other vector types, it's better to
22839 /// handle them early to be sure we emit efficient code by avoiding
22840 /// store-load conversions.
22841 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
22842   if (N->getValueType(0) != MVT::x86mmx ||
22843       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
22844       N->getOperand(0)->getValueType(0) != MVT::v2i32)
22845     return SDValue();
22846
22847   SDValue V = N->getOperand(0);
22848   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
22849   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
22850     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
22851                        N->getValueType(0), V.getOperand(0));
22852
22853   return SDValue();
22854 }
22855
22856 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
22857 /// generation and convert it from being a bunch of shuffles and extracts
22858 /// into a somewhat faster sequence. For i686, the best sequence is apparently
22859 /// storing the value and loading scalars back, while for x64 we should
22860 /// use 64-bit extracts and shifts.
22861 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
22862                                          TargetLowering::DAGCombinerInfo &DCI) {
22863   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
22864     return NewOp;
22865
22866   SDValue InputVector = N->getOperand(0);
22867   SDLoc dl(InputVector);
22868   // Detect mmx to i32 conversion through a v2i32 elt extract.
22869   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
22870       N->getValueType(0) == MVT::i32 &&
22871       InputVector.getValueType() == MVT::v2i32) {
22872
22873     // The bitcast source is a direct mmx result.
22874     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
22875     if (MMXSrc.getValueType() == MVT::x86mmx)
22876       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22877                          N->getValueType(0),
22878                          InputVector.getNode()->getOperand(0));
22879
22880     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
22881     SDValue MMXSrcOp = MMXSrc.getOperand(0);
22882     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
22883         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
22884         MMXSrcOp.getOpcode() == ISD::BITCAST &&
22885         MMXSrcOp.getValueType() == MVT::v1i64 &&
22886         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
22887       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
22888                          N->getValueType(0),
22889                          MMXSrcOp.getOperand(0));
22890   }
22891
22892   EVT VT = N->getValueType(0);
22893
22894   if (VT == MVT::i1 && dyn_cast<ConstantSDNode>(N->getOperand(1)) &&
22895       InputVector.getOpcode() == ISD::BITCAST &&
22896       dyn_cast<ConstantSDNode>(InputVector.getOperand(0))) {
22897     uint64_t ExtractedElt =
22898         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
22899     uint64_t InputValue =
22900         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
22901     uint64_t Res = (InputValue >> ExtractedElt) & 1;
22902     return DAG.getConstant(Res, dl, MVT::i1);
22903   }
22904   // Only operate on vectors of 4 elements, where the alternative shuffling
22905   // gets to be more expensive.
22906   if (InputVector.getValueType() != MVT::v4i32)
22907     return SDValue();
22908
22909   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
22910   // single use which is a sign-extend or zero-extend, and all elements are
22911   // used.
22912   SmallVector<SDNode *, 4> Uses;
22913   unsigned ExtractedElements = 0;
22914   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
22915        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
22916     if (UI.getUse().getResNo() != InputVector.getResNo())
22917       return SDValue();
22918
22919     SDNode *Extract = *UI;
22920     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
22921       return SDValue();
22922
22923     if (Extract->getValueType(0) != MVT::i32)
22924       return SDValue();
22925     if (!Extract->hasOneUse())
22926       return SDValue();
22927     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
22928         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
22929       return SDValue();
22930     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
22931       return SDValue();
22932
22933     // Record which element was extracted.
22934     ExtractedElements |=
22935       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
22936
22937     Uses.push_back(Extract);
22938   }
22939
22940   // If not all the elements were used, this may not be worthwhile.
22941   if (ExtractedElements != 15)
22942     return SDValue();
22943
22944   // Ok, we've now decided to do the transformation.
22945   // If 64-bit shifts are legal, use the extract-shift sequence,
22946   // otherwise bounce the vector off the cache.
22947   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22948   SDValue Vals[4];
22949
22950   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
22951     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
22952     auto &DL = DAG.getDataLayout();
22953     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
22954     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22955       DAG.getConstant(0, dl, VecIdxTy));
22956     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
22957       DAG.getConstant(1, dl, VecIdxTy));
22958
22959     SDValue ShAmt = DAG.getConstant(
22960         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
22961     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
22962     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22963       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
22964     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
22965     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
22966       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
22967   } else {
22968     // Store the value to a temporary stack slot.
22969     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
22970     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
22971       MachinePointerInfo(), false, false, 0);
22972
22973     EVT ElementType = InputVector.getValueType().getVectorElementType();
22974     unsigned EltSize = ElementType.getSizeInBits() / 8;
22975
22976     // Replace each use (extract) with a load of the appropriate element.
22977     for (unsigned i = 0; i < 4; ++i) {
22978       uint64_t Offset = EltSize * i;
22979       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
22980       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
22981
22982       SDValue ScalarAddr =
22983           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
22984
22985       // Load the scalar.
22986       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
22987                             ScalarAddr, MachinePointerInfo(),
22988                             false, false, false, 0);
22989
22990     }
22991   }
22992
22993   // Replace the extracts
22994   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
22995     UE = Uses.end(); UI != UE; ++UI) {
22996     SDNode *Extract = *UI;
22997
22998     SDValue Idx = Extract->getOperand(1);
22999     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23000     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23001   }
23002
23003   // The replacement was made in place; don't return anything.
23004   return SDValue();
23005 }
23006
23007 static SDValue
23008 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23009                                       const X86Subtarget *Subtarget) {
23010   SDLoc dl(N);
23011   SDValue Cond = N->getOperand(0);
23012   SDValue LHS = N->getOperand(1);
23013   SDValue RHS = N->getOperand(2);
23014
23015   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23016     SDValue CondSrc = Cond->getOperand(0);
23017     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23018       Cond = CondSrc->getOperand(0);
23019   }
23020
23021   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23022     return SDValue();
23023
23024   // A vselect where all conditions and data are constants can be optimized into
23025   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23026   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23027       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23028     return SDValue();
23029
23030   unsigned MaskValue = 0;
23031   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23032     return SDValue();
23033
23034   MVT VT = N->getSimpleValueType(0);
23035   unsigned NumElems = VT.getVectorNumElements();
23036   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23037   for (unsigned i = 0; i < NumElems; ++i) {
23038     // Be sure we emit undef where we can.
23039     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23040       ShuffleMask[i] = -1;
23041     else
23042       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23043   }
23044
23045   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23046   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23047     return SDValue();
23048   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23049 }
23050
23051 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23052 /// nodes.
23053 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23054                                     TargetLowering::DAGCombinerInfo &DCI,
23055                                     const X86Subtarget *Subtarget) {
23056   SDLoc DL(N);
23057   SDValue Cond = N->getOperand(0);
23058   // Get the LHS/RHS of the select.
23059   SDValue LHS = N->getOperand(1);
23060   SDValue RHS = N->getOperand(2);
23061   EVT VT = LHS.getValueType();
23062   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23063
23064   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23065   // instructions match the semantics of the common C idiom x<y?x:y but not
23066   // x<=y?x:y, because of how they handle negative zero (which can be
23067   // ignored in unsafe-math mode).
23068   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23069   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23070       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23071       (Subtarget->hasSSE2() ||
23072        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23073     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23074
23075     unsigned Opcode = 0;
23076     // Check for x CC y ? x : y.
23077     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23078         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23079       switch (CC) {
23080       default: break;
23081       case ISD::SETULT:
23082         // Converting this to a min would handle NaNs incorrectly, and swapping
23083         // the operands would cause it to handle comparisons between positive
23084         // and negative zero incorrectly.
23085         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23086           if (!DAG.getTarget().Options.UnsafeFPMath &&
23087               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23088             break;
23089           std::swap(LHS, RHS);
23090         }
23091         Opcode = X86ISD::FMIN;
23092         break;
23093       case ISD::SETOLE:
23094         // Converting this to a min would handle comparisons between positive
23095         // and negative zero incorrectly.
23096         if (!DAG.getTarget().Options.UnsafeFPMath &&
23097             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23098           break;
23099         Opcode = X86ISD::FMIN;
23100         break;
23101       case ISD::SETULE:
23102         // Converting this to a min would handle both negative zeros and NaNs
23103         // incorrectly, but we can swap the operands to fix both.
23104         std::swap(LHS, RHS);
23105       case ISD::SETOLT:
23106       case ISD::SETLT:
23107       case ISD::SETLE:
23108         Opcode = X86ISD::FMIN;
23109         break;
23110
23111       case ISD::SETOGE:
23112         // Converting this to a max would handle comparisons between positive
23113         // and negative zero incorrectly.
23114         if (!DAG.getTarget().Options.UnsafeFPMath &&
23115             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23116           break;
23117         Opcode = X86ISD::FMAX;
23118         break;
23119       case ISD::SETUGT:
23120         // Converting this to a max would handle NaNs incorrectly, and swapping
23121         // the operands would cause it to handle comparisons between positive
23122         // and negative zero incorrectly.
23123         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23124           if (!DAG.getTarget().Options.UnsafeFPMath &&
23125               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23126             break;
23127           std::swap(LHS, RHS);
23128         }
23129         Opcode = X86ISD::FMAX;
23130         break;
23131       case ISD::SETUGE:
23132         // Converting this to a max would handle both negative zeros and NaNs
23133         // incorrectly, but we can swap the operands to fix both.
23134         std::swap(LHS, RHS);
23135       case ISD::SETOGT:
23136       case ISD::SETGT:
23137       case ISD::SETGE:
23138         Opcode = X86ISD::FMAX;
23139         break;
23140       }
23141     // Check for x CC y ? y : x -- a min/max with reversed arms.
23142     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23143                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23144       switch (CC) {
23145       default: break;
23146       case ISD::SETOGE:
23147         // Converting this to a min would handle comparisons between positive
23148         // and negative zero incorrectly, and swapping the operands would
23149         // cause it to handle NaNs incorrectly.
23150         if (!DAG.getTarget().Options.UnsafeFPMath &&
23151             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23152           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23153             break;
23154           std::swap(LHS, RHS);
23155         }
23156         Opcode = X86ISD::FMIN;
23157         break;
23158       case ISD::SETUGT:
23159         // Converting this to a min would handle NaNs incorrectly.
23160         if (!DAG.getTarget().Options.UnsafeFPMath &&
23161             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23162           break;
23163         Opcode = X86ISD::FMIN;
23164         break;
23165       case ISD::SETUGE:
23166         // Converting this to a min would handle both negative zeros and NaNs
23167         // incorrectly, but we can swap the operands to fix both.
23168         std::swap(LHS, RHS);
23169       case ISD::SETOGT:
23170       case ISD::SETGT:
23171       case ISD::SETGE:
23172         Opcode = X86ISD::FMIN;
23173         break;
23174
23175       case ISD::SETULT:
23176         // Converting this to a max would handle NaNs incorrectly.
23177         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23178           break;
23179         Opcode = X86ISD::FMAX;
23180         break;
23181       case ISD::SETOLE:
23182         // Converting this to a max would handle comparisons between positive
23183         // and negative zero incorrectly, and swapping the operands would
23184         // cause it to handle NaNs incorrectly.
23185         if (!DAG.getTarget().Options.UnsafeFPMath &&
23186             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23187           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23188             break;
23189           std::swap(LHS, RHS);
23190         }
23191         Opcode = X86ISD::FMAX;
23192         break;
23193       case ISD::SETULE:
23194         // Converting this to a max would handle both negative zeros and NaNs
23195         // incorrectly, but we can swap the operands to fix both.
23196         std::swap(LHS, RHS);
23197       case ISD::SETOLT:
23198       case ISD::SETLT:
23199       case ISD::SETLE:
23200         Opcode = X86ISD::FMAX;
23201         break;
23202       }
23203     }
23204
23205     if (Opcode)
23206       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23207   }
23208
23209   EVT CondVT = Cond.getValueType();
23210   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23211       CondVT.getVectorElementType() == MVT::i1) {
23212     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23213     // lowering on KNL. In this case we convert it to
23214     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23215     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23216     // Since SKX these selects have a proper lowering.
23217     EVT OpVT = LHS.getValueType();
23218     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23219         (OpVT.getVectorElementType() == MVT::i8 ||
23220          OpVT.getVectorElementType() == MVT::i16) &&
23221         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23222       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23223       DCI.AddToWorklist(Cond.getNode());
23224       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23225     }
23226   }
23227   // If this is a select between two integer constants, try to do some
23228   // optimizations.
23229   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23230     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23231       // Don't do this for crazy integer types.
23232       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23233         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23234         // so that TrueC (the true value) is larger than FalseC.
23235         bool NeedsCondInvert = false;
23236
23237         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23238             // Efficiently invertible.
23239             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23240              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23241               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23242           NeedsCondInvert = true;
23243           std::swap(TrueC, FalseC);
23244         }
23245
23246         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23247         if (FalseC->getAPIntValue() == 0 &&
23248             TrueC->getAPIntValue().isPowerOf2()) {
23249           if (NeedsCondInvert) // Invert the condition if needed.
23250             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23251                                DAG.getConstant(1, DL, Cond.getValueType()));
23252
23253           // Zero extend the condition if needed.
23254           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23255
23256           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23257           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23258                              DAG.getConstant(ShAmt, DL, MVT::i8));
23259         }
23260
23261         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23262         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23263           if (NeedsCondInvert) // Invert the condition if needed.
23264             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23265                                DAG.getConstant(1, DL, Cond.getValueType()));
23266
23267           // Zero extend the condition if needed.
23268           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23269                              FalseC->getValueType(0), Cond);
23270           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23271                              SDValue(FalseC, 0));
23272         }
23273
23274         // Optimize cases that will turn into an LEA instruction.  This requires
23275         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23276         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23277           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23278           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23279
23280           bool isFastMultiplier = false;
23281           if (Diff < 10) {
23282             switch ((unsigned char)Diff) {
23283               default: break;
23284               case 1:  // result = add base, cond
23285               case 2:  // result = lea base(    , cond*2)
23286               case 3:  // result = lea base(cond, cond*2)
23287               case 4:  // result = lea base(    , cond*4)
23288               case 5:  // result = lea base(cond, cond*4)
23289               case 8:  // result = lea base(    , cond*8)
23290               case 9:  // result = lea base(cond, cond*8)
23291                 isFastMultiplier = true;
23292                 break;
23293             }
23294           }
23295
23296           if (isFastMultiplier) {
23297             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23298             if (NeedsCondInvert) // Invert the condition if needed.
23299               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23300                                  DAG.getConstant(1, DL, Cond.getValueType()));
23301
23302             // Zero extend the condition if needed.
23303             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23304                                Cond);
23305             // Scale the condition by the difference.
23306             if (Diff != 1)
23307               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23308                                  DAG.getConstant(Diff, DL,
23309                                                  Cond.getValueType()));
23310
23311             // Add the base if non-zero.
23312             if (FalseC->getAPIntValue() != 0)
23313               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23314                                  SDValue(FalseC, 0));
23315             return Cond;
23316           }
23317         }
23318       }
23319   }
23320
23321   // Canonicalize max and min:
23322   // (x > y) ? x : y -> (x >= y) ? x : y
23323   // (x < y) ? x : y -> (x <= y) ? x : y
23324   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23325   // the need for an extra compare
23326   // against zero. e.g.
23327   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23328   // subl   %esi, %edi
23329   // testl  %edi, %edi
23330   // movl   $0, %eax
23331   // cmovgl %edi, %eax
23332   // =>
23333   // xorl   %eax, %eax
23334   // subl   %esi, $edi
23335   // cmovsl %eax, %edi
23336   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23337       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23338       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23339     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23340     switch (CC) {
23341     default: break;
23342     case ISD::SETLT:
23343     case ISD::SETGT: {
23344       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23345       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23346                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23347       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23348     }
23349     }
23350   }
23351
23352   // Early exit check
23353   if (!TLI.isTypeLegal(VT))
23354     return SDValue();
23355
23356   // Match VSELECTs into subs with unsigned saturation.
23357   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23358       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23359       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23360        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23361     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23362
23363     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23364     // left side invert the predicate to simplify logic below.
23365     SDValue Other;
23366     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23367       Other = RHS;
23368       CC = ISD::getSetCCInverse(CC, true);
23369     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23370       Other = LHS;
23371     }
23372
23373     if (Other.getNode() && Other->getNumOperands() == 2 &&
23374         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23375       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23376       SDValue CondRHS = Cond->getOperand(1);
23377
23378       // Look for a general sub with unsigned saturation first.
23379       // x >= y ? x-y : 0 --> subus x, y
23380       // x >  y ? x-y : 0 --> subus x, y
23381       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23382           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23383         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23384
23385       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23386         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23387           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23388             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23389               // If the RHS is a constant we have to reverse the const
23390               // canonicalization.
23391               // x > C-1 ? x+-C : 0 --> subus x, C
23392               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23393                   CondRHSConst->getAPIntValue() ==
23394                       (-OpRHSConst->getAPIntValue() - 1))
23395                 return DAG.getNode(
23396                     X86ISD::SUBUS, DL, VT, OpLHS,
23397                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23398
23399           // Another special case: If C was a sign bit, the sub has been
23400           // canonicalized into a xor.
23401           // FIXME: Would it be better to use computeKnownBits to determine
23402           //        whether it's safe to decanonicalize the xor?
23403           // x s< 0 ? x^C : 0 --> subus x, C
23404           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23405               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23406               OpRHSConst->getAPIntValue().isSignBit())
23407             // Note that we have to rebuild the RHS constant here to ensure we
23408             // don't rely on particular values of undef lanes.
23409             return DAG.getNode(
23410                 X86ISD::SUBUS, DL, VT, OpLHS,
23411                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23412         }
23413     }
23414   }
23415
23416   // Simplify vector selection if condition value type matches vselect
23417   // operand type
23418   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23419     assert(Cond.getValueType().isVector() &&
23420            "vector select expects a vector selector!");
23421
23422     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23423     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23424
23425     // Try invert the condition if true value is not all 1s and false value
23426     // is not all 0s.
23427     if (!TValIsAllOnes && !FValIsAllZeros &&
23428         // Check if the selector will be produced by CMPP*/PCMP*
23429         Cond.getOpcode() == ISD::SETCC &&
23430         // Check if SETCC has already been promoted
23431         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23432             CondVT) {
23433       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23434       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23435
23436       if (TValIsAllZeros || FValIsAllOnes) {
23437         SDValue CC = Cond.getOperand(2);
23438         ISD::CondCode NewCC =
23439           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23440                                Cond.getOperand(0).getValueType().isInteger());
23441         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23442         std::swap(LHS, RHS);
23443         TValIsAllOnes = FValIsAllOnes;
23444         FValIsAllZeros = TValIsAllZeros;
23445       }
23446     }
23447
23448     if (TValIsAllOnes || FValIsAllZeros) {
23449       SDValue Ret;
23450
23451       if (TValIsAllOnes && FValIsAllZeros)
23452         Ret = Cond;
23453       else if (TValIsAllOnes)
23454         Ret =
23455             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23456       else if (FValIsAllZeros)
23457         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23458                           DAG.getBitcast(CondVT, LHS));
23459
23460       return DAG.getBitcast(VT, Ret);
23461     }
23462   }
23463
23464   // We should generate an X86ISD::BLENDI from a vselect if its argument
23465   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23466   // constants. This specific pattern gets generated when we split a
23467   // selector for a 512 bit vector in a machine without AVX512 (but with
23468   // 256-bit vectors), during legalization:
23469   //
23470   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23471   //
23472   // Iff we find this pattern and the build_vectors are built from
23473   // constants, we translate the vselect into a shuffle_vector that we
23474   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23475   if ((N->getOpcode() == ISD::VSELECT ||
23476        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23477       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23478     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23479     if (Shuffle.getNode())
23480       return Shuffle;
23481   }
23482
23483   // If this is a *dynamic* select (non-constant condition) and we can match
23484   // this node with one of the variable blend instructions, restructure the
23485   // condition so that the blends can use the high bit of each element and use
23486   // SimplifyDemandedBits to simplify the condition operand.
23487   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23488       !DCI.isBeforeLegalize() &&
23489       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23490     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
23491
23492     // Don't optimize vector selects that map to mask-registers.
23493     if (BitWidth == 1)
23494       return SDValue();
23495
23496     // We can only handle the cases where VSELECT is directly legal on the
23497     // subtarget. We custom lower VSELECT nodes with constant conditions and
23498     // this makes it hard to see whether a dynamic VSELECT will correctly
23499     // lower, so we both check the operation's status and explicitly handle the
23500     // cases where a *dynamic* blend will fail even though a constant-condition
23501     // blend could be custom lowered.
23502     // FIXME: We should find a better way to handle this class of problems.
23503     // Potentially, we should combine constant-condition vselect nodes
23504     // pre-legalization into shuffles and not mark as many types as custom
23505     // lowered.
23506     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23507       return SDValue();
23508     // FIXME: We don't support i16-element blends currently. We could and
23509     // should support them by making *all* the bits in the condition be set
23510     // rather than just the high bit and using an i8-element blend.
23511     if (VT.getScalarType() == MVT::i16)
23512       return SDValue();
23513     // Dynamic blending was only available from SSE4.1 onward.
23514     if (VT.getSizeInBits() == 128 && !Subtarget->hasSSE41())
23515       return SDValue();
23516     // Byte blends are only available in AVX2
23517     if (VT.getSizeInBits() == 256 && VT.getScalarType() == MVT::i8 &&
23518         !Subtarget->hasAVX2())
23519       return SDValue();
23520
23521     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23522     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23523
23524     APInt KnownZero, KnownOne;
23525     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23526                                           DCI.isBeforeLegalizeOps());
23527     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23528         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23529                                  TLO)) {
23530       // If we changed the computation somewhere in the DAG, this change
23531       // will affect all users of Cond.
23532       // Make sure it is fine and update all the nodes so that we do not
23533       // use the generic VSELECT anymore. Otherwise, we may perform
23534       // wrong optimizations as we messed up with the actual expectation
23535       // for the vector boolean values.
23536       if (Cond != TLO.Old) {
23537         // Check all uses of that condition operand to check whether it will be
23538         // consumed by non-BLEND instructions, which may depend on all bits are
23539         // set properly.
23540         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23541              I != E; ++I)
23542           if (I->getOpcode() != ISD::VSELECT)
23543             // TODO: Add other opcodes eventually lowered into BLEND.
23544             return SDValue();
23545
23546         // Update all the users of the condition, before committing the change,
23547         // so that the VSELECT optimizations that expect the correct vector
23548         // boolean value will not be triggered.
23549         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23550              I != E; ++I)
23551           DAG.ReplaceAllUsesOfValueWith(
23552               SDValue(*I, 0),
23553               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23554                           Cond, I->getOperand(1), I->getOperand(2)));
23555         DCI.CommitTargetLoweringOpt(TLO);
23556         return SDValue();
23557       }
23558       // At this point, only Cond is changed. Change the condition
23559       // just for N to keep the opportunity to optimize all other
23560       // users their own way.
23561       DAG.ReplaceAllUsesOfValueWith(
23562           SDValue(N, 0),
23563           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23564                       TLO.New, N->getOperand(1), N->getOperand(2)));
23565       return SDValue();
23566     }
23567   }
23568
23569   return SDValue();
23570 }
23571
23572 // Check whether a boolean test is testing a boolean value generated by
23573 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23574 // code.
23575 //
23576 // Simplify the following patterns:
23577 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23578 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23579 // to (Op EFLAGS Cond)
23580 //
23581 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23582 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23583 // to (Op EFLAGS !Cond)
23584 //
23585 // where Op could be BRCOND or CMOV.
23586 //
23587 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23588   // Quit if not CMP and SUB with its value result used.
23589   if (Cmp.getOpcode() != X86ISD::CMP &&
23590       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23591       return SDValue();
23592
23593   // Quit if not used as a boolean value.
23594   if (CC != X86::COND_E && CC != X86::COND_NE)
23595     return SDValue();
23596
23597   // Check CMP operands. One of them should be 0 or 1 and the other should be
23598   // an SetCC or extended from it.
23599   SDValue Op1 = Cmp.getOperand(0);
23600   SDValue Op2 = Cmp.getOperand(1);
23601
23602   SDValue SetCC;
23603   const ConstantSDNode* C = nullptr;
23604   bool needOppositeCond = (CC == X86::COND_E);
23605   bool checkAgainstTrue = false; // Is it a comparison against 1?
23606
23607   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23608     SetCC = Op2;
23609   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23610     SetCC = Op1;
23611   else // Quit if all operands are not constants.
23612     return SDValue();
23613
23614   if (C->getZExtValue() == 1) {
23615     needOppositeCond = !needOppositeCond;
23616     checkAgainstTrue = true;
23617   } else if (C->getZExtValue() != 0)
23618     // Quit if the constant is neither 0 or 1.
23619     return SDValue();
23620
23621   bool truncatedToBoolWithAnd = false;
23622   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23623   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23624          SetCC.getOpcode() == ISD::TRUNCATE ||
23625          SetCC.getOpcode() == ISD::AND) {
23626     if (SetCC.getOpcode() == ISD::AND) {
23627       int OpIdx = -1;
23628       ConstantSDNode *CS;
23629       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23630           CS->getZExtValue() == 1)
23631         OpIdx = 1;
23632       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23633           CS->getZExtValue() == 1)
23634         OpIdx = 0;
23635       if (OpIdx == -1)
23636         break;
23637       SetCC = SetCC.getOperand(OpIdx);
23638       truncatedToBoolWithAnd = true;
23639     } else
23640       SetCC = SetCC.getOperand(0);
23641   }
23642
23643   switch (SetCC.getOpcode()) {
23644   case X86ISD::SETCC_CARRY:
23645     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23646     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23647     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23648     // truncated to i1 using 'and'.
23649     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23650       break;
23651     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23652            "Invalid use of SETCC_CARRY!");
23653     // FALL THROUGH
23654   case X86ISD::SETCC:
23655     // Set the condition code or opposite one if necessary.
23656     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23657     if (needOppositeCond)
23658       CC = X86::GetOppositeBranchCondition(CC);
23659     return SetCC.getOperand(1);
23660   case X86ISD::CMOV: {
23661     // Check whether false/true value has canonical one, i.e. 0 or 1.
23662     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23663     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23664     // Quit if true value is not a constant.
23665     if (!TVal)
23666       return SDValue();
23667     // Quit if false value is not a constant.
23668     if (!FVal) {
23669       SDValue Op = SetCC.getOperand(0);
23670       // Skip 'zext' or 'trunc' node.
23671       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23672           Op.getOpcode() == ISD::TRUNCATE)
23673         Op = Op.getOperand(0);
23674       // A special case for rdrand/rdseed, where 0 is set if false cond is
23675       // found.
23676       if ((Op.getOpcode() != X86ISD::RDRAND &&
23677            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23678         return SDValue();
23679     }
23680     // Quit if false value is not the constant 0 or 1.
23681     bool FValIsFalse = true;
23682     if (FVal && FVal->getZExtValue() != 0) {
23683       if (FVal->getZExtValue() != 1)
23684         return SDValue();
23685       // If FVal is 1, opposite cond is needed.
23686       needOppositeCond = !needOppositeCond;
23687       FValIsFalse = false;
23688     }
23689     // Quit if TVal is not the constant opposite of FVal.
23690     if (FValIsFalse && TVal->getZExtValue() != 1)
23691       return SDValue();
23692     if (!FValIsFalse && TVal->getZExtValue() != 0)
23693       return SDValue();
23694     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23695     if (needOppositeCond)
23696       CC = X86::GetOppositeBranchCondition(CC);
23697     return SetCC.getOperand(3);
23698   }
23699   }
23700
23701   return SDValue();
23702 }
23703
23704 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23705 /// Match:
23706 ///   (X86or (X86setcc) (X86setcc))
23707 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23708 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23709                                            X86::CondCode &CC1, SDValue &Flags,
23710                                            bool &isAnd) {
23711   if (Cond->getOpcode() == X86ISD::CMP) {
23712     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23713     if (!CondOp1C || !CondOp1C->isNullValue())
23714       return false;
23715
23716     Cond = Cond->getOperand(0);
23717   }
23718
23719   isAnd = false;
23720
23721   SDValue SetCC0, SetCC1;
23722   switch (Cond->getOpcode()) {
23723   default: return false;
23724   case ISD::AND:
23725   case X86ISD::AND:
23726     isAnd = true;
23727     // fallthru
23728   case ISD::OR:
23729   case X86ISD::OR:
23730     SetCC0 = Cond->getOperand(0);
23731     SetCC1 = Cond->getOperand(1);
23732     break;
23733   };
23734
23735   // Make sure we have SETCC nodes, using the same flags value.
23736   if (SetCC0.getOpcode() != X86ISD::SETCC ||
23737       SetCC1.getOpcode() != X86ISD::SETCC ||
23738       SetCC0->getOperand(1) != SetCC1->getOperand(1))
23739     return false;
23740
23741   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
23742   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
23743   Flags = SetCC0->getOperand(1);
23744   return true;
23745 }
23746
23747 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
23748 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
23749                                   TargetLowering::DAGCombinerInfo &DCI,
23750                                   const X86Subtarget *Subtarget) {
23751   SDLoc DL(N);
23752
23753   // If the flag operand isn't dead, don't touch this CMOV.
23754   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
23755     return SDValue();
23756
23757   SDValue FalseOp = N->getOperand(0);
23758   SDValue TrueOp = N->getOperand(1);
23759   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
23760   SDValue Cond = N->getOperand(3);
23761
23762   if (CC == X86::COND_E || CC == X86::COND_NE) {
23763     switch (Cond.getOpcode()) {
23764     default: break;
23765     case X86ISD::BSR:
23766     case X86ISD::BSF:
23767       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
23768       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
23769         return (CC == X86::COND_E) ? FalseOp : TrueOp;
23770     }
23771   }
23772
23773   SDValue Flags;
23774
23775   Flags = checkBoolTestSetCCCombine(Cond, CC);
23776   if (Flags.getNode() &&
23777       // Extra check as FCMOV only supports a subset of X86 cond.
23778       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
23779     SDValue Ops[] = { FalseOp, TrueOp,
23780                       DAG.getConstant(CC, DL, MVT::i8), Flags };
23781     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23782   }
23783
23784   // If this is a select between two integer constants, try to do some
23785   // optimizations.  Note that the operands are ordered the opposite of SELECT
23786   // operands.
23787   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
23788     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
23789       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
23790       // larger than FalseC (the false value).
23791       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
23792         CC = X86::GetOppositeBranchCondition(CC);
23793         std::swap(TrueC, FalseC);
23794         std::swap(TrueOp, FalseOp);
23795       }
23796
23797       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
23798       // This is efficient for any integer data type (including i8/i16) and
23799       // shift amount.
23800       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
23801         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23802                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23803
23804         // Zero extend the condition if needed.
23805         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
23806
23807         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23808         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
23809                            DAG.getConstant(ShAmt, DL, MVT::i8));
23810         if (N->getNumValues() == 2)  // Dead flag value?
23811           return DCI.CombineTo(N, Cond, SDValue());
23812         return Cond;
23813       }
23814
23815       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
23816       // for any integer data type, including i8/i16.
23817       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23818         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23819                            DAG.getConstant(CC, DL, MVT::i8), Cond);
23820
23821         // Zero extend the condition if needed.
23822         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23823                            FalseC->getValueType(0), Cond);
23824         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23825                            SDValue(FalseC, 0));
23826
23827         if (N->getNumValues() == 2)  // Dead flag value?
23828           return DCI.CombineTo(N, Cond, SDValue());
23829         return Cond;
23830       }
23831
23832       // Optimize cases that will turn into an LEA instruction.  This requires
23833       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23834       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23835         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23836         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23837
23838         bool isFastMultiplier = false;
23839         if (Diff < 10) {
23840           switch ((unsigned char)Diff) {
23841           default: break;
23842           case 1:  // result = add base, cond
23843           case 2:  // result = lea base(    , cond*2)
23844           case 3:  // result = lea base(cond, cond*2)
23845           case 4:  // result = lea base(    , cond*4)
23846           case 5:  // result = lea base(cond, cond*4)
23847           case 8:  // result = lea base(    , cond*8)
23848           case 9:  // result = lea base(cond, cond*8)
23849             isFastMultiplier = true;
23850             break;
23851           }
23852         }
23853
23854         if (isFastMultiplier) {
23855           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23856           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
23857                              DAG.getConstant(CC, DL, MVT::i8), Cond);
23858           // Zero extend the condition if needed.
23859           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23860                              Cond);
23861           // Scale the condition by the difference.
23862           if (Diff != 1)
23863             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23864                                DAG.getConstant(Diff, DL, Cond.getValueType()));
23865
23866           // Add the base if non-zero.
23867           if (FalseC->getAPIntValue() != 0)
23868             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23869                                SDValue(FalseC, 0));
23870           if (N->getNumValues() == 2)  // Dead flag value?
23871             return DCI.CombineTo(N, Cond, SDValue());
23872           return Cond;
23873         }
23874       }
23875     }
23876   }
23877
23878   // Handle these cases:
23879   //   (select (x != c), e, c) -> select (x != c), e, x),
23880   //   (select (x == c), c, e) -> select (x == c), x, e)
23881   // where the c is an integer constant, and the "select" is the combination
23882   // of CMOV and CMP.
23883   //
23884   // The rationale for this change is that the conditional-move from a constant
23885   // needs two instructions, however, conditional-move from a register needs
23886   // only one instruction.
23887   //
23888   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
23889   //  some instruction-combining opportunities. This opt needs to be
23890   //  postponed as late as possible.
23891   //
23892   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
23893     // the DCI.xxxx conditions are provided to postpone the optimization as
23894     // late as possible.
23895
23896     ConstantSDNode *CmpAgainst = nullptr;
23897     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
23898         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
23899         !isa<ConstantSDNode>(Cond.getOperand(0))) {
23900
23901       if (CC == X86::COND_NE &&
23902           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
23903         CC = X86::GetOppositeBranchCondition(CC);
23904         std::swap(TrueOp, FalseOp);
23905       }
23906
23907       if (CC == X86::COND_E &&
23908           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
23909         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
23910                           DAG.getConstant(CC, DL, MVT::i8), Cond };
23911         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
23912       }
23913     }
23914   }
23915
23916   // Fold and/or of setcc's to double CMOV:
23917   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
23918   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
23919   //
23920   // This combine lets us generate:
23921   //   cmovcc1 (jcc1 if we don't have CMOV)
23922   //   cmovcc2 (same)
23923   // instead of:
23924   //   setcc1
23925   //   setcc2
23926   //   and/or
23927   //   cmovne (jne if we don't have CMOV)
23928   // When we can't use the CMOV instruction, it might increase branch
23929   // mispredicts.
23930   // When we can use CMOV, or when there is no mispredict, this improves
23931   // throughput and reduces register pressure.
23932   //
23933   if (CC == X86::COND_NE) {
23934     SDValue Flags;
23935     X86::CondCode CC0, CC1;
23936     bool isAndSetCC;
23937     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
23938       if (isAndSetCC) {
23939         std::swap(FalseOp, TrueOp);
23940         CC0 = X86::GetOppositeBranchCondition(CC0);
23941         CC1 = X86::GetOppositeBranchCondition(CC1);
23942       }
23943
23944       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
23945         Flags};
23946       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
23947       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
23948       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
23949       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
23950       return CMOV;
23951     }
23952   }
23953
23954   return SDValue();
23955 }
23956
23957 /// PerformMulCombine - Optimize a single multiply with constant into two
23958 /// in order to implement it with two cheaper instructions, e.g.
23959 /// LEA + SHL, LEA + LEA.
23960 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
23961                                  TargetLowering::DAGCombinerInfo &DCI) {
23962   // An imul is usually smaller than the alternative sequence.
23963   if (DAG.getMachineFunction().getFunction()->optForMinSize())
23964     return SDValue();
23965
23966   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
23967     return SDValue();
23968
23969   EVT VT = N->getValueType(0);
23970   if (VT != MVT::i64 && VT != MVT::i32)
23971     return SDValue();
23972
23973   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
23974   if (!C)
23975     return SDValue();
23976   uint64_t MulAmt = C->getZExtValue();
23977   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
23978     return SDValue();
23979
23980   uint64_t MulAmt1 = 0;
23981   uint64_t MulAmt2 = 0;
23982   if ((MulAmt % 9) == 0) {
23983     MulAmt1 = 9;
23984     MulAmt2 = MulAmt / 9;
23985   } else if ((MulAmt % 5) == 0) {
23986     MulAmt1 = 5;
23987     MulAmt2 = MulAmt / 5;
23988   } else if ((MulAmt % 3) == 0) {
23989     MulAmt1 = 3;
23990     MulAmt2 = MulAmt / 3;
23991   }
23992   if (MulAmt2 &&
23993       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
23994     SDLoc DL(N);
23995
23996     if (isPowerOf2_64(MulAmt2) &&
23997         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
23998       // If second multiplifer is pow2, issue it first. We want the multiply by
23999       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24000       // is an add.
24001       std::swap(MulAmt1, MulAmt2);
24002
24003     SDValue NewMul;
24004     if (isPowerOf2_64(MulAmt1))
24005       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24006                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24007     else
24008       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24009                            DAG.getConstant(MulAmt1, DL, VT));
24010
24011     if (isPowerOf2_64(MulAmt2))
24012       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24013                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24014     else
24015       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24016                            DAG.getConstant(MulAmt2, DL, VT));
24017
24018     // Do not add new nodes to DAG combiner worklist.
24019     DCI.CombineTo(N, NewMul, false);
24020   }
24021   return SDValue();
24022 }
24023
24024 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24025   SDValue N0 = N->getOperand(0);
24026   SDValue N1 = N->getOperand(1);
24027   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24028   EVT VT = N0.getValueType();
24029
24030   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24031   // since the result of setcc_c is all zero's or all ones.
24032   if (VT.isInteger() && !VT.isVector() &&
24033       N1C && N0.getOpcode() == ISD::AND &&
24034       N0.getOperand(1).getOpcode() == ISD::Constant) {
24035     SDValue N00 = N0.getOperand(0);
24036     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24037     APInt ShAmt = N1C->getAPIntValue();
24038     Mask = Mask.shl(ShAmt);
24039     bool MaskOK = false;
24040     // We can handle cases concerning bit-widening nodes containing setcc_c if
24041     // we carefully interrogate the mask to make sure we are semantics
24042     // preserving.
24043     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24044     // of the underlying setcc_c operation if the setcc_c was zero extended.
24045     // Consider the following example:
24046     //   zext(setcc_c)                 -> i32 0x0000FFFF
24047     //   c1                            -> i32 0x0000FFFF
24048     //   c2                            -> i32 0x00000001
24049     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24050     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24051     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24052       MaskOK = true;
24053     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24054                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24055       MaskOK = true;
24056     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24057                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24058                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24059       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24060     }
24061     if (MaskOK && Mask != 0) {
24062       SDLoc DL(N);
24063       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24064     }
24065   }
24066
24067   // Hardware support for vector shifts is sparse which makes us scalarize the
24068   // vector operations in many cases. Also, on sandybridge ADD is faster than
24069   // shl.
24070   // (shl V, 1) -> add V,V
24071   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24072     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24073       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24074       // We shift all of the values by one. In many cases we do not have
24075       // hardware support for this operation. This is better expressed as an ADD
24076       // of two values.
24077       if (N1SplatC->getAPIntValue() == 1)
24078         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24079     }
24080
24081   return SDValue();
24082 }
24083
24084 /// \brief Returns a vector of 0s if the node in input is a vector logical
24085 /// shift by a constant amount which is known to be bigger than or equal
24086 /// to the vector element size in bits.
24087 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24088                                       const X86Subtarget *Subtarget) {
24089   EVT VT = N->getValueType(0);
24090
24091   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24092       (!Subtarget->hasInt256() ||
24093        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24094     return SDValue();
24095
24096   SDValue Amt = N->getOperand(1);
24097   SDLoc DL(N);
24098   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24099     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24100       APInt ShiftAmt = AmtSplat->getAPIntValue();
24101       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
24102
24103       // SSE2/AVX2 logical shifts always return a vector of 0s
24104       // if the shift amount is bigger than or equal to
24105       // the element size. The constant shift amount will be
24106       // encoded as a 8-bit immediate.
24107       if (ShiftAmt.trunc(8).uge(MaxAmount))
24108         return getZeroVector(VT, Subtarget, DAG, DL);
24109     }
24110
24111   return SDValue();
24112 }
24113
24114 /// PerformShiftCombine - Combine shifts.
24115 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24116                                    TargetLowering::DAGCombinerInfo &DCI,
24117                                    const X86Subtarget *Subtarget) {
24118   if (N->getOpcode() == ISD::SHL)
24119     if (SDValue V = PerformSHLCombine(N, DAG))
24120       return V;
24121
24122   // Try to fold this logical shift into a zero vector.
24123   if (N->getOpcode() != ISD::SRA)
24124     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24125       return V;
24126
24127   return SDValue();
24128 }
24129
24130 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24131 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24132 // and friends.  Likewise for OR -> CMPNEQSS.
24133 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24134                             TargetLowering::DAGCombinerInfo &DCI,
24135                             const X86Subtarget *Subtarget) {
24136   unsigned opcode;
24137
24138   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24139   // we're requiring SSE2 for both.
24140   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24141     SDValue N0 = N->getOperand(0);
24142     SDValue N1 = N->getOperand(1);
24143     SDValue CMP0 = N0->getOperand(1);
24144     SDValue CMP1 = N1->getOperand(1);
24145     SDLoc DL(N);
24146
24147     // The SETCCs should both refer to the same CMP.
24148     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24149       return SDValue();
24150
24151     SDValue CMP00 = CMP0->getOperand(0);
24152     SDValue CMP01 = CMP0->getOperand(1);
24153     EVT     VT    = CMP00.getValueType();
24154
24155     if (VT == MVT::f32 || VT == MVT::f64) {
24156       bool ExpectingFlags = false;
24157       // Check for any users that want flags:
24158       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24159            !ExpectingFlags && UI != UE; ++UI)
24160         switch (UI->getOpcode()) {
24161         default:
24162         case ISD::BR_CC:
24163         case ISD::BRCOND:
24164         case ISD::SELECT:
24165           ExpectingFlags = true;
24166           break;
24167         case ISD::CopyToReg:
24168         case ISD::SIGN_EXTEND:
24169         case ISD::ZERO_EXTEND:
24170         case ISD::ANY_EXTEND:
24171           break;
24172         }
24173
24174       if (!ExpectingFlags) {
24175         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24176         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24177
24178         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24179           X86::CondCode tmp = cc0;
24180           cc0 = cc1;
24181           cc1 = tmp;
24182         }
24183
24184         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24185             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24186           // FIXME: need symbolic constants for these magic numbers.
24187           // See X86ATTInstPrinter.cpp:printSSECC().
24188           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24189           if (Subtarget->hasAVX512()) {
24190             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24191                                          CMP01,
24192                                          DAG.getConstant(x86cc, DL, MVT::i8));
24193             if (N->getValueType(0) != MVT::i1)
24194               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24195                                  FSetCC);
24196             return FSetCC;
24197           }
24198           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24199                                               CMP00.getValueType(), CMP00, CMP01,
24200                                               DAG.getConstant(x86cc, DL,
24201                                                               MVT::i8));
24202
24203           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24204           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24205
24206           if (is64BitFP && !Subtarget->is64Bit()) {
24207             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24208             // 64-bit integer, since that's not a legal type. Since
24209             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24210             // bits, but can do this little dance to extract the lowest 32 bits
24211             // and work with those going forward.
24212             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24213                                            OnesOrZeroesF);
24214             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24215             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24216                                         Vector32, DAG.getIntPtrConstant(0, DL));
24217             IntVT = MVT::i32;
24218           }
24219
24220           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24221           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24222                                       DAG.getConstant(1, DL, IntVT));
24223           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24224                                               ANDed);
24225           return OneBitOfTruth;
24226         }
24227       }
24228     }
24229   }
24230   return SDValue();
24231 }
24232
24233 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24234 /// so it can be folded inside ANDNP.
24235 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24236   EVT VT = N->getValueType(0);
24237
24238   // Match direct AllOnes for 128 and 256-bit vectors
24239   if (ISD::isBuildVectorAllOnes(N))
24240     return true;
24241
24242   // Look through a bit convert.
24243   if (N->getOpcode() == ISD::BITCAST)
24244     N = N->getOperand(0).getNode();
24245
24246   // Sometimes the operand may come from a insert_subvector building a 256-bit
24247   // allones vector
24248   if (VT.is256BitVector() &&
24249       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24250     SDValue V1 = N->getOperand(0);
24251     SDValue V2 = N->getOperand(1);
24252
24253     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24254         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24255         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24256         ISD::isBuildVectorAllOnes(V2.getNode()))
24257       return true;
24258   }
24259
24260   return false;
24261 }
24262
24263 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24264 // register. In most cases we actually compare or select YMM-sized registers
24265 // and mixing the two types creates horrible code. This method optimizes
24266 // some of the transition sequences.
24267 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24268                                  TargetLowering::DAGCombinerInfo &DCI,
24269                                  const X86Subtarget *Subtarget) {
24270   EVT VT = N->getValueType(0);
24271   if (!VT.is256BitVector())
24272     return SDValue();
24273
24274   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24275           N->getOpcode() == ISD::ZERO_EXTEND ||
24276           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24277
24278   SDValue Narrow = N->getOperand(0);
24279   EVT NarrowVT = Narrow->getValueType(0);
24280   if (!NarrowVT.is128BitVector())
24281     return SDValue();
24282
24283   if (Narrow->getOpcode() != ISD::XOR &&
24284       Narrow->getOpcode() != ISD::AND &&
24285       Narrow->getOpcode() != ISD::OR)
24286     return SDValue();
24287
24288   SDValue N0  = Narrow->getOperand(0);
24289   SDValue N1  = Narrow->getOperand(1);
24290   SDLoc DL(Narrow);
24291
24292   // The Left side has to be a trunc.
24293   if (N0.getOpcode() != ISD::TRUNCATE)
24294     return SDValue();
24295
24296   // The type of the truncated inputs.
24297   EVT WideVT = N0->getOperand(0)->getValueType(0);
24298   if (WideVT != VT)
24299     return SDValue();
24300
24301   // The right side has to be a 'trunc' or a constant vector.
24302   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24303   ConstantSDNode *RHSConstSplat = nullptr;
24304   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24305     RHSConstSplat = RHSBV->getConstantSplatNode();
24306   if (!RHSTrunc && !RHSConstSplat)
24307     return SDValue();
24308
24309   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24310
24311   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24312     return SDValue();
24313
24314   // Set N0 and N1 to hold the inputs to the new wide operation.
24315   N0 = N0->getOperand(0);
24316   if (RHSConstSplat) {
24317     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
24318                      SDValue(RHSConstSplat, 0));
24319     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24320     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24321   } else if (RHSTrunc) {
24322     N1 = N1->getOperand(0);
24323   }
24324
24325   // Generate the wide operation.
24326   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24327   unsigned Opcode = N->getOpcode();
24328   switch (Opcode) {
24329   case ISD::ANY_EXTEND:
24330     return Op;
24331   case ISD::ZERO_EXTEND: {
24332     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
24333     APInt Mask = APInt::getAllOnesValue(InBits);
24334     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
24335     return DAG.getNode(ISD::AND, DL, VT,
24336                        Op, DAG.getConstant(Mask, DL, VT));
24337   }
24338   case ISD::SIGN_EXTEND:
24339     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24340                        Op, DAG.getValueType(NarrowVT));
24341   default:
24342     llvm_unreachable("Unexpected opcode");
24343   }
24344 }
24345
24346 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24347                                  TargetLowering::DAGCombinerInfo &DCI,
24348                                  const X86Subtarget *Subtarget) {
24349   SDValue N0 = N->getOperand(0);
24350   SDValue N1 = N->getOperand(1);
24351   SDLoc DL(N);
24352
24353   // A vector zext_in_reg may be represented as a shuffle,
24354   // feeding into a bitcast (this represents anyext) feeding into
24355   // an and with a mask.
24356   // We'd like to try to combine that into a shuffle with zero
24357   // plus a bitcast, removing the and.
24358   if (N0.getOpcode() != ISD::BITCAST ||
24359       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24360     return SDValue();
24361
24362   // The other side of the AND should be a splat of 2^C, where C
24363   // is the number of bits in the source type.
24364   if (N1.getOpcode() == ISD::BITCAST)
24365     N1 = N1.getOperand(0);
24366   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24367     return SDValue();
24368   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24369
24370   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24371   EVT SrcType = Shuffle->getValueType(0);
24372
24373   // We expect a single-source shuffle
24374   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24375     return SDValue();
24376
24377   unsigned SrcSize = SrcType.getScalarSizeInBits();
24378
24379   APInt SplatValue, SplatUndef;
24380   unsigned SplatBitSize;
24381   bool HasAnyUndefs;
24382   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24383                                 SplatBitSize, HasAnyUndefs))
24384     return SDValue();
24385
24386   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24387   // Make sure the splat matches the mask we expect
24388   if (SplatBitSize > ResSize ||
24389       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24390     return SDValue();
24391
24392   // Make sure the input and output size make sense
24393   if (SrcSize >= ResSize || ResSize % SrcSize)
24394     return SDValue();
24395
24396   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24397   // The number of u's between each two values depends on the ratio between
24398   // the source and dest type.
24399   unsigned ZextRatio = ResSize / SrcSize;
24400   bool IsZext = true;
24401   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24402     if (i % ZextRatio) {
24403       if (Shuffle->getMaskElt(i) > 0) {
24404         // Expected undef
24405         IsZext = false;
24406         break;
24407       }
24408     } else {
24409       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24410         // Expected element number
24411         IsZext = false;
24412         break;
24413       }
24414     }
24415   }
24416
24417   if (!IsZext)
24418     return SDValue();
24419
24420   // Ok, perform the transformation - replace the shuffle with
24421   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24422   // (instead of undef) where the k elements come from the zero vector.
24423   SmallVector<int, 8> Mask;
24424   unsigned NumElems = SrcType.getVectorNumElements();
24425   for (unsigned i = 0; i < NumElems; ++i)
24426     if (i % ZextRatio)
24427       Mask.push_back(NumElems);
24428     else
24429       Mask.push_back(i / ZextRatio);
24430
24431   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24432     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24433   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24434 }
24435
24436 /// If both input operands of a logic op are being cast from floating point
24437 /// types, try to convert this into a floating point logic node to avoid
24438 /// unnecessary moves from SSE to integer registers.
24439 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24440                                         const X86Subtarget *Subtarget) {
24441   unsigned FPOpcode = ISD::DELETED_NODE;
24442   if (N->getOpcode() == ISD::AND)
24443     FPOpcode = X86ISD::FAND;
24444   else if (N->getOpcode() == ISD::OR)
24445     FPOpcode = X86ISD::FOR;
24446   else if (N->getOpcode() == ISD::XOR)
24447     FPOpcode = X86ISD::FXOR;
24448
24449   assert(FPOpcode != ISD::DELETED_NODE &&
24450          "Unexpected input node for FP logic conversion");
24451
24452   EVT VT = N->getValueType(0);
24453   SDValue N0 = N->getOperand(0);
24454   SDValue N1 = N->getOperand(1);
24455   SDLoc DL(N);
24456   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24457       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24458        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24459     SDValue N00 = N0.getOperand(0);
24460     SDValue N10 = N1.getOperand(0);
24461     EVT N00Type = N00.getValueType();
24462     EVT N10Type = N10.getValueType();
24463     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24464       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24465       return DAG.getBitcast(VT, FPLogic);
24466     }
24467   }
24468   return SDValue();
24469 }
24470
24471 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24472                                  TargetLowering::DAGCombinerInfo &DCI,
24473                                  const X86Subtarget *Subtarget) {
24474   if (DCI.isBeforeLegalizeOps())
24475     return SDValue();
24476
24477   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24478     return Zext;
24479
24480   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24481     return R;
24482
24483   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24484     return FPLogic;
24485
24486   EVT VT = N->getValueType(0);
24487   SDValue N0 = N->getOperand(0);
24488   SDValue N1 = N->getOperand(1);
24489   SDLoc DL(N);
24490
24491   // Create BEXTR instructions
24492   // BEXTR is ((X >> imm) & (2**size-1))
24493   if (VT == MVT::i32 || VT == MVT::i64) {
24494     // Check for BEXTR.
24495     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24496         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24497       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24498       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24499       if (MaskNode && ShiftNode) {
24500         uint64_t Mask = MaskNode->getZExtValue();
24501         uint64_t Shift = ShiftNode->getZExtValue();
24502         if (isMask_64(Mask)) {
24503           uint64_t MaskSize = countPopulation(Mask);
24504           if (Shift + MaskSize <= VT.getSizeInBits())
24505             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24506                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24507                                                VT));
24508         }
24509       }
24510     } // BEXTR
24511
24512     return SDValue();
24513   }
24514
24515   // Want to form ANDNP nodes:
24516   // 1) In the hopes of then easily combining them with OR and AND nodes
24517   //    to form PBLEND/PSIGN.
24518   // 2) To match ANDN packed intrinsics
24519   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24520     return SDValue();
24521
24522   // Check LHS for vnot
24523   if (N0.getOpcode() == ISD::XOR &&
24524       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24525       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24526     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24527
24528   // Check RHS for vnot
24529   if (N1.getOpcode() == ISD::XOR &&
24530       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24531       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24532     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24533
24534   return SDValue();
24535 }
24536
24537 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24538                                 TargetLowering::DAGCombinerInfo &DCI,
24539                                 const X86Subtarget *Subtarget) {
24540   if (DCI.isBeforeLegalizeOps())
24541     return SDValue();
24542
24543   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24544     return R;
24545
24546   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24547     return FPLogic;
24548
24549   SDValue N0 = N->getOperand(0);
24550   SDValue N1 = N->getOperand(1);
24551   EVT VT = N->getValueType(0);
24552
24553   // look for psign/blend
24554   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24555     if (!Subtarget->hasSSSE3() ||
24556         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24557       return SDValue();
24558
24559     // Canonicalize pandn to RHS
24560     if (N0.getOpcode() == X86ISD::ANDNP)
24561       std::swap(N0, N1);
24562     // or (and (m, y), (pandn m, x))
24563     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24564       SDValue Mask = N1.getOperand(0);
24565       SDValue X    = N1.getOperand(1);
24566       SDValue Y;
24567       if (N0.getOperand(0) == Mask)
24568         Y = N0.getOperand(1);
24569       if (N0.getOperand(1) == Mask)
24570         Y = N0.getOperand(0);
24571
24572       // Check to see if the mask appeared in both the AND and ANDNP and
24573       if (!Y.getNode())
24574         return SDValue();
24575
24576       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24577       // Look through mask bitcast.
24578       if (Mask.getOpcode() == ISD::BITCAST)
24579         Mask = Mask.getOperand(0);
24580       if (X.getOpcode() == ISD::BITCAST)
24581         X = X.getOperand(0);
24582       if (Y.getOpcode() == ISD::BITCAST)
24583         Y = Y.getOperand(0);
24584
24585       EVT MaskVT = Mask.getValueType();
24586
24587       // Validate that the Mask operand is a vector sra node.
24588       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24589       // there is no psrai.b
24590       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24591       unsigned SraAmt = ~0;
24592       if (Mask.getOpcode() == ISD::SRA) {
24593         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24594           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24595             SraAmt = AmtConst->getZExtValue();
24596       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24597         SDValue SraC = Mask.getOperand(1);
24598         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24599       }
24600       if ((SraAmt + 1) != EltBits)
24601         return SDValue();
24602
24603       SDLoc DL(N);
24604
24605       // Now we know we at least have a plendvb with the mask val.  See if
24606       // we can form a psignb/w/d.
24607       // psign = x.type == y.type == mask.type && y = sub(0, x);
24608       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24609           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24610           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24611         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24612                "Unsupported VT for PSIGN");
24613         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24614         return DAG.getBitcast(VT, Mask);
24615       }
24616       // PBLENDVB only available on SSE 4.1
24617       if (!Subtarget->hasSSE41())
24618         return SDValue();
24619
24620       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24621
24622       X = DAG.getBitcast(BlendVT, X);
24623       Y = DAG.getBitcast(BlendVT, Y);
24624       Mask = DAG.getBitcast(BlendVT, Mask);
24625       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24626       return DAG.getBitcast(VT, Mask);
24627     }
24628   }
24629
24630   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24631     return SDValue();
24632
24633   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24634   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24635
24636   // SHLD/SHRD instructions have lower register pressure, but on some
24637   // platforms they have higher latency than the equivalent
24638   // series of shifts/or that would otherwise be generated.
24639   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24640   // have higher latencies and we are not optimizing for size.
24641   if (!OptForSize && Subtarget->isSHLDSlow())
24642     return SDValue();
24643
24644   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24645     std::swap(N0, N1);
24646   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24647     return SDValue();
24648   if (!N0.hasOneUse() || !N1.hasOneUse())
24649     return SDValue();
24650
24651   SDValue ShAmt0 = N0.getOperand(1);
24652   if (ShAmt0.getValueType() != MVT::i8)
24653     return SDValue();
24654   SDValue ShAmt1 = N1.getOperand(1);
24655   if (ShAmt1.getValueType() != MVT::i8)
24656     return SDValue();
24657   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24658     ShAmt0 = ShAmt0.getOperand(0);
24659   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24660     ShAmt1 = ShAmt1.getOperand(0);
24661
24662   SDLoc DL(N);
24663   unsigned Opc = X86ISD::SHLD;
24664   SDValue Op0 = N0.getOperand(0);
24665   SDValue Op1 = N1.getOperand(0);
24666   if (ShAmt0.getOpcode() == ISD::SUB) {
24667     Opc = X86ISD::SHRD;
24668     std::swap(Op0, Op1);
24669     std::swap(ShAmt0, ShAmt1);
24670   }
24671
24672   unsigned Bits = VT.getSizeInBits();
24673   if (ShAmt1.getOpcode() == ISD::SUB) {
24674     SDValue Sum = ShAmt1.getOperand(0);
24675     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24676       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24677       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24678         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24679       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24680         return DAG.getNode(Opc, DL, VT,
24681                            Op0, Op1,
24682                            DAG.getNode(ISD::TRUNCATE, DL,
24683                                        MVT::i8, ShAmt0));
24684     }
24685   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24686     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24687     if (ShAmt0C &&
24688         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24689       return DAG.getNode(Opc, DL, VT,
24690                          N0.getOperand(0), N1.getOperand(0),
24691                          DAG.getNode(ISD::TRUNCATE, DL,
24692                                        MVT::i8, ShAmt0));
24693   }
24694
24695   return SDValue();
24696 }
24697
24698 // Generate NEG and CMOV for integer abs.
24699 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24700   EVT VT = N->getValueType(0);
24701
24702   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24703   // 8-bit integer abs to NEG and CMOV.
24704   if (VT.isInteger() && VT.getSizeInBits() == 8)
24705     return SDValue();
24706
24707   SDValue N0 = N->getOperand(0);
24708   SDValue N1 = N->getOperand(1);
24709   SDLoc DL(N);
24710
24711   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24712   // and change it to SUB and CMOV.
24713   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24714       N0.getOpcode() == ISD::ADD &&
24715       N0.getOperand(1) == N1 &&
24716       N1.getOpcode() == ISD::SRA &&
24717       N1.getOperand(0) == N0.getOperand(0))
24718     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
24719       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
24720         // Generate SUB & CMOV.
24721         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
24722                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
24723
24724         SDValue Ops[] = { N0.getOperand(0), Neg,
24725                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
24726                           SDValue(Neg.getNode(), 1) };
24727         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
24728       }
24729   return SDValue();
24730 }
24731
24732 // Try to turn tests against the signbit in the form of:
24733 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
24734 // into:
24735 //   SETGT(X, -1)
24736 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
24737   // This is only worth doing if the output type is i8.
24738   if (N->getValueType(0) != MVT::i8)
24739     return SDValue();
24740
24741   SDValue N0 = N->getOperand(0);
24742   SDValue N1 = N->getOperand(1);
24743
24744   // We should be performing an xor against a truncated shift.
24745   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
24746     return SDValue();
24747
24748   // Make sure we are performing an xor against one.
24749   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
24750     return SDValue();
24751
24752   // SetCC on x86 zero extends so only act on this if it's a logical shift.
24753   SDValue Shift = N0.getOperand(0);
24754   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
24755     return SDValue();
24756
24757   // Make sure we are truncating from one of i16, i32 or i64.
24758   EVT ShiftTy = Shift.getValueType();
24759   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
24760     return SDValue();
24761
24762   // Make sure the shift amount extracts the sign bit.
24763   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
24764       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
24765     return SDValue();
24766
24767   // Create a greater-than comparison against -1.
24768   // N.B. Using SETGE against 0 works but we want a canonical looking
24769   // comparison, using SETGT matches up with what TranslateX86CC.
24770   SDLoc DL(N);
24771   SDValue ShiftOp = Shift.getOperand(0);
24772   EVT ShiftOpTy = ShiftOp.getValueType();
24773   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
24774                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
24775   return Cond;
24776 }
24777
24778 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
24779                                  TargetLowering::DAGCombinerInfo &DCI,
24780                                  const X86Subtarget *Subtarget) {
24781   if (DCI.isBeforeLegalizeOps())
24782     return SDValue();
24783
24784   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
24785     return RV;
24786
24787   if (Subtarget->hasCMov())
24788     if (SDValue RV = performIntegerAbsCombine(N, DAG))
24789       return RV;
24790
24791   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24792     return FPLogic;
24793
24794   return SDValue();
24795 }
24796
24797 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
24798 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
24799                                   TargetLowering::DAGCombinerInfo &DCI,
24800                                   const X86Subtarget *Subtarget) {
24801   LoadSDNode *Ld = cast<LoadSDNode>(N);
24802   EVT RegVT = Ld->getValueType(0);
24803   EVT MemVT = Ld->getMemoryVT();
24804   SDLoc dl(Ld);
24805   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24806
24807   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
24808   // into two 16-byte operations.
24809   ISD::LoadExtType Ext = Ld->getExtensionType();
24810   bool Fast;
24811   unsigned AddressSpace = Ld->getAddressSpace();
24812   unsigned Alignment = Ld->getAlignment();
24813   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
24814       Ext == ISD::NON_EXTLOAD &&
24815       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
24816                              AddressSpace, Alignment, &Fast) && !Fast) {
24817     unsigned NumElems = RegVT.getVectorNumElements();
24818     if (NumElems < 2)
24819       return SDValue();
24820
24821     SDValue Ptr = Ld->getBasePtr();
24822     SDValue Increment =
24823         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
24824
24825     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
24826                                   NumElems/2);
24827     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24828                                 Ld->getPointerInfo(), Ld->isVolatile(),
24829                                 Ld->isNonTemporal(), Ld->isInvariant(),
24830                                 Alignment);
24831     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
24832     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
24833                                 Ld->getPointerInfo(), Ld->isVolatile(),
24834                                 Ld->isNonTemporal(), Ld->isInvariant(),
24835                                 std::min(16U, Alignment));
24836     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
24837                              Load1.getValue(1),
24838                              Load2.getValue(1));
24839
24840     SDValue NewVec = DAG.getUNDEF(RegVT);
24841     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
24842     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
24843     return DCI.CombineTo(N, NewVec, TF, true);
24844   }
24845
24846   return SDValue();
24847 }
24848
24849 /// PerformMLOADCombine - Resolve extending loads
24850 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
24851                                    TargetLowering::DAGCombinerInfo &DCI,
24852                                    const X86Subtarget *Subtarget) {
24853   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
24854   if (Mld->getExtensionType() != ISD::SEXTLOAD)
24855     return SDValue();
24856
24857   EVT VT = Mld->getValueType(0);
24858   unsigned NumElems = VT.getVectorNumElements();
24859   EVT LdVT = Mld->getMemoryVT();
24860   SDLoc dl(Mld);
24861
24862   assert(LdVT != VT && "Cannot extend to the same type");
24863   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
24864   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
24865   // From, To sizes and ElemCount must be pow of two
24866   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24867     "Unexpected size for extending masked load");
24868
24869   unsigned SizeRatio  = ToSz / FromSz;
24870   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
24871
24872   // Create a type on which we perform the shuffle
24873   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24874           LdVT.getScalarType(), NumElems*SizeRatio);
24875   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24876
24877   // Convert Src0 value
24878   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
24879   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
24880     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24881     for (unsigned i = 0; i != NumElems; ++i)
24882       ShuffleVec[i] = i * SizeRatio;
24883
24884     // Can't shuffle using an illegal type.
24885     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
24886            "WideVecVT should be legal");
24887     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
24888                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
24889   }
24890   // Prepare the new mask
24891   SDValue NewMask;
24892   SDValue Mask = Mld->getMask();
24893   if (Mask.getValueType() == VT) {
24894     // Mask and original value have the same type
24895     NewMask = DAG.getBitcast(WideVecVT, Mask);
24896     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24897     for (unsigned i = 0; i != NumElems; ++i)
24898       ShuffleVec[i] = i * SizeRatio;
24899     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24900       ShuffleVec[i] = NumElems*SizeRatio;
24901     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24902                                    DAG.getConstant(0, dl, WideVecVT),
24903                                    &ShuffleVec[0]);
24904   }
24905   else {
24906     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24907     unsigned WidenNumElts = NumElems*SizeRatio;
24908     unsigned MaskNumElts = VT.getVectorNumElements();
24909     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
24910                                      WidenNumElts);
24911
24912     unsigned NumConcat = WidenNumElts / MaskNumElts;
24913     SmallVector<SDValue, 16> Ops(NumConcat);
24914     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
24915     Ops[0] = Mask;
24916     for (unsigned i = 1; i != NumConcat; ++i)
24917       Ops[i] = ZeroVal;
24918
24919     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
24920   }
24921
24922   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
24923                                      Mld->getBasePtr(), NewMask, WideSrc0,
24924                                      Mld->getMemoryVT(), Mld->getMemOperand(),
24925                                      ISD::NON_EXTLOAD);
24926   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
24927   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
24928 }
24929 /// PerformMSTORECombine - Resolve truncating stores
24930 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
24931                                     const X86Subtarget *Subtarget) {
24932   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
24933   if (!Mst->isTruncatingStore())
24934     return SDValue();
24935
24936   EVT VT = Mst->getValue().getValueType();
24937   unsigned NumElems = VT.getVectorNumElements();
24938   EVT StVT = Mst->getMemoryVT();
24939   SDLoc dl(Mst);
24940
24941   assert(StVT != VT && "Cannot truncate to the same type");
24942   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
24943   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
24944
24945   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24946
24947   // The truncating store is legal in some cases. For example
24948   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
24949   // are designated for truncate store.
24950   // In this case we don't need any further transformations.
24951   if (TLI.isTruncStoreLegal(VT, StVT))
24952     return SDValue();
24953
24954   // From, To sizes and ElemCount must be pow of two
24955   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
24956     "Unexpected size for truncating masked store");
24957   // We are going to use the original vector elt for storing.
24958   // Accumulated smaller vector elements must be a multiple of the store size.
24959   assert (((NumElems * FromSz) % ToSz) == 0 &&
24960           "Unexpected ratio for truncating masked store");
24961
24962   unsigned SizeRatio  = FromSz / ToSz;
24963   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
24964
24965   // Create a type on which we perform the shuffle
24966   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
24967           StVT.getScalarType(), NumElems*SizeRatio);
24968
24969   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
24970
24971   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
24972   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
24973   for (unsigned i = 0; i != NumElems; ++i)
24974     ShuffleVec[i] = i * SizeRatio;
24975
24976   // Can't shuffle using an illegal type.
24977   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
24978          "WideVecVT should be legal");
24979
24980   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
24981                                         DAG.getUNDEF(WideVecVT),
24982                                         &ShuffleVec[0]);
24983
24984   SDValue NewMask;
24985   SDValue Mask = Mst->getMask();
24986   if (Mask.getValueType() == VT) {
24987     // Mask and original value have the same type
24988     NewMask = DAG.getBitcast(WideVecVT, Mask);
24989     for (unsigned i = 0; i != NumElems; ++i)
24990       ShuffleVec[i] = i * SizeRatio;
24991     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
24992       ShuffleVec[i] = NumElems*SizeRatio;
24993     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
24994                                    DAG.getConstant(0, dl, WideVecVT),
24995                                    &ShuffleVec[0]);
24996   }
24997   else {
24998     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
24999     unsigned WidenNumElts = NumElems*SizeRatio;
25000     unsigned MaskNumElts = VT.getVectorNumElements();
25001     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25002                                      WidenNumElts);
25003
25004     unsigned NumConcat = WidenNumElts / MaskNumElts;
25005     SmallVector<SDValue, 16> Ops(NumConcat);
25006     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25007     Ops[0] = Mask;
25008     for (unsigned i = 1; i != NumConcat; ++i)
25009       Ops[i] = ZeroVal;
25010
25011     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25012   }
25013
25014   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25015                             NewMask, StVT, Mst->getMemOperand(), false);
25016 }
25017 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25018 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25019                                    const X86Subtarget *Subtarget) {
25020   StoreSDNode *St = cast<StoreSDNode>(N);
25021   EVT VT = St->getValue().getValueType();
25022   EVT StVT = St->getMemoryVT();
25023   SDLoc dl(St);
25024   SDValue StoredVal = St->getOperand(1);
25025   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25026
25027   // If we are saving a concatenation of two XMM registers and 32-byte stores
25028   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25029   bool Fast;
25030   unsigned AddressSpace = St->getAddressSpace();
25031   unsigned Alignment = St->getAlignment();
25032   if (VT.is256BitVector() && StVT == VT &&
25033       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25034                              AddressSpace, Alignment, &Fast) && !Fast) {
25035     unsigned NumElems = VT.getVectorNumElements();
25036     if (NumElems < 2)
25037       return SDValue();
25038
25039     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25040     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25041
25042     SDValue Stride =
25043         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25044     SDValue Ptr0 = St->getBasePtr();
25045     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25046
25047     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25048                                 St->getPointerInfo(), St->isVolatile(),
25049                                 St->isNonTemporal(), Alignment);
25050     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25051                                 St->getPointerInfo(), St->isVolatile(),
25052                                 St->isNonTemporal(),
25053                                 std::min(16U, Alignment));
25054     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25055   }
25056
25057   // Optimize trunc store (of multiple scalars) to shuffle and store.
25058   // First, pack all of the elements in one place. Next, store to memory
25059   // in fewer chunks.
25060   if (St->isTruncatingStore() && VT.isVector()) {
25061     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25062     unsigned NumElems = VT.getVectorNumElements();
25063     assert(StVT != VT && "Cannot truncate to the same type");
25064     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25065     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25066
25067     // The truncating store is legal in some cases. For example
25068     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25069     // are designated for truncate store.
25070     // In this case we don't need any further transformations.
25071     if (TLI.isTruncStoreLegal(VT, StVT))
25072       return SDValue();
25073
25074     // From, To sizes and ElemCount must be pow of two
25075     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25076     // We are going to use the original vector elt for storing.
25077     // Accumulated smaller vector elements must be a multiple of the store size.
25078     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25079
25080     unsigned SizeRatio  = FromSz / ToSz;
25081
25082     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25083
25084     // Create a type on which we perform the shuffle
25085     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25086             StVT.getScalarType(), NumElems*SizeRatio);
25087
25088     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25089
25090     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25091     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25092     for (unsigned i = 0; i != NumElems; ++i)
25093       ShuffleVec[i] = i * SizeRatio;
25094
25095     // Can't shuffle using an illegal type.
25096     if (!TLI.isTypeLegal(WideVecVT))
25097       return SDValue();
25098
25099     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25100                                          DAG.getUNDEF(WideVecVT),
25101                                          &ShuffleVec[0]);
25102     // At this point all of the data is stored at the bottom of the
25103     // register. We now need to save it to mem.
25104
25105     // Find the largest store unit
25106     MVT StoreType = MVT::i8;
25107     for (MVT Tp : MVT::integer_valuetypes()) {
25108       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25109         StoreType = Tp;
25110     }
25111
25112     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25113     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25114         (64 <= NumElems * ToSz))
25115       StoreType = MVT::f64;
25116
25117     // Bitcast the original vector into a vector of store-size units
25118     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25119             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25120     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25121     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25122     SmallVector<SDValue, 8> Chains;
25123     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25124                                         TLI.getPointerTy(DAG.getDataLayout()));
25125     SDValue Ptr = St->getBasePtr();
25126
25127     // Perform one or more big stores into memory.
25128     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25129       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25130                                    StoreType, ShuffWide,
25131                                    DAG.getIntPtrConstant(i, dl));
25132       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25133                                 St->getPointerInfo(), St->isVolatile(),
25134                                 St->isNonTemporal(), St->getAlignment());
25135       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25136       Chains.push_back(Ch);
25137     }
25138
25139     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25140   }
25141
25142   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25143   // the FP state in cases where an emms may be missing.
25144   // A preferable solution to the general problem is to figure out the right
25145   // places to insert EMMS.  This qualifies as a quick hack.
25146
25147   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25148   if (VT.getSizeInBits() != 64)
25149     return SDValue();
25150
25151   const Function *F = DAG.getMachineFunction().getFunction();
25152   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25153   bool F64IsLegal =
25154       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25155   if ((VT.isVector() ||
25156        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25157       isa<LoadSDNode>(St->getValue()) &&
25158       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25159       St->getChain().hasOneUse() && !St->isVolatile()) {
25160     SDNode* LdVal = St->getValue().getNode();
25161     LoadSDNode *Ld = nullptr;
25162     int TokenFactorIndex = -1;
25163     SmallVector<SDValue, 8> Ops;
25164     SDNode* ChainVal = St->getChain().getNode();
25165     // Must be a store of a load.  We currently handle two cases:  the load
25166     // is a direct child, and it's under an intervening TokenFactor.  It is
25167     // possible to dig deeper under nested TokenFactors.
25168     if (ChainVal == LdVal)
25169       Ld = cast<LoadSDNode>(St->getChain());
25170     else if (St->getValue().hasOneUse() &&
25171              ChainVal->getOpcode() == ISD::TokenFactor) {
25172       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25173         if (ChainVal->getOperand(i).getNode() == LdVal) {
25174           TokenFactorIndex = i;
25175           Ld = cast<LoadSDNode>(St->getValue());
25176         } else
25177           Ops.push_back(ChainVal->getOperand(i));
25178       }
25179     }
25180
25181     if (!Ld || !ISD::isNormalLoad(Ld))
25182       return SDValue();
25183
25184     // If this is not the MMX case, i.e. we are just turning i64 load/store
25185     // into f64 load/store, avoid the transformation if there are multiple
25186     // uses of the loaded value.
25187     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25188       return SDValue();
25189
25190     SDLoc LdDL(Ld);
25191     SDLoc StDL(N);
25192     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25193     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25194     // pair instead.
25195     if (Subtarget->is64Bit() || F64IsLegal) {
25196       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25197       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25198                                   Ld->getPointerInfo(), Ld->isVolatile(),
25199                                   Ld->isNonTemporal(), Ld->isInvariant(),
25200                                   Ld->getAlignment());
25201       SDValue NewChain = NewLd.getValue(1);
25202       if (TokenFactorIndex != -1) {
25203         Ops.push_back(NewChain);
25204         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25205       }
25206       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25207                           St->getPointerInfo(),
25208                           St->isVolatile(), St->isNonTemporal(),
25209                           St->getAlignment());
25210     }
25211
25212     // Otherwise, lower to two pairs of 32-bit loads / stores.
25213     SDValue LoAddr = Ld->getBasePtr();
25214     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25215                                  DAG.getConstant(4, LdDL, MVT::i32));
25216
25217     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25218                                Ld->getPointerInfo(),
25219                                Ld->isVolatile(), Ld->isNonTemporal(),
25220                                Ld->isInvariant(), Ld->getAlignment());
25221     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25222                                Ld->getPointerInfo().getWithOffset(4),
25223                                Ld->isVolatile(), Ld->isNonTemporal(),
25224                                Ld->isInvariant(),
25225                                MinAlign(Ld->getAlignment(), 4));
25226
25227     SDValue NewChain = LoLd.getValue(1);
25228     if (TokenFactorIndex != -1) {
25229       Ops.push_back(LoLd);
25230       Ops.push_back(HiLd);
25231       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25232     }
25233
25234     LoAddr = St->getBasePtr();
25235     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25236                          DAG.getConstant(4, StDL, MVT::i32));
25237
25238     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25239                                 St->getPointerInfo(),
25240                                 St->isVolatile(), St->isNonTemporal(),
25241                                 St->getAlignment());
25242     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25243                                 St->getPointerInfo().getWithOffset(4),
25244                                 St->isVolatile(),
25245                                 St->isNonTemporal(),
25246                                 MinAlign(St->getAlignment(), 4));
25247     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25248   }
25249
25250   // This is similar to the above case, but here we handle a scalar 64-bit
25251   // integer store that is extracted from a vector on a 32-bit target.
25252   // If we have SSE2, then we can treat it like a floating-point double
25253   // to get past legalization. The execution dependencies fixup pass will
25254   // choose the optimal machine instruction for the store if this really is
25255   // an integer or v2f32 rather than an f64.
25256   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25257       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25258     SDValue OldExtract = St->getOperand(1);
25259     SDValue ExtOp0 = OldExtract.getOperand(0);
25260     unsigned VecSize = ExtOp0.getValueSizeInBits();
25261     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25262     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25263     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25264                                      BitCast, OldExtract.getOperand(1));
25265     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25266                         St->getPointerInfo(), St->isVolatile(),
25267                         St->isNonTemporal(), St->getAlignment());
25268   }
25269
25270   return SDValue();
25271 }
25272
25273 /// Return 'true' if this vector operation is "horizontal"
25274 /// and return the operands for the horizontal operation in LHS and RHS.  A
25275 /// horizontal operation performs the binary operation on successive elements
25276 /// of its first operand, then on successive elements of its second operand,
25277 /// returning the resulting values in a vector.  For example, if
25278 ///   A = < float a0, float a1, float a2, float a3 >
25279 /// and
25280 ///   B = < float b0, float b1, float b2, float b3 >
25281 /// then the result of doing a horizontal operation on A and B is
25282 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25283 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25284 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25285 /// set to A, RHS to B, and the routine returns 'true'.
25286 /// Note that the binary operation should have the property that if one of the
25287 /// operands is UNDEF then the result is UNDEF.
25288 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25289   // Look for the following pattern: if
25290   //   A = < float a0, float a1, float a2, float a3 >
25291   //   B = < float b0, float b1, float b2, float b3 >
25292   // and
25293   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25294   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25295   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25296   // which is A horizontal-op B.
25297
25298   // At least one of the operands should be a vector shuffle.
25299   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25300       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25301     return false;
25302
25303   MVT VT = LHS.getSimpleValueType();
25304
25305   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25306          "Unsupported vector type for horizontal add/sub");
25307
25308   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25309   // operate independently on 128-bit lanes.
25310   unsigned NumElts = VT.getVectorNumElements();
25311   unsigned NumLanes = VT.getSizeInBits()/128;
25312   unsigned NumLaneElts = NumElts / NumLanes;
25313   assert((NumLaneElts % 2 == 0) &&
25314          "Vector type should have an even number of elements in each lane");
25315   unsigned HalfLaneElts = NumLaneElts/2;
25316
25317   // View LHS in the form
25318   //   LHS = VECTOR_SHUFFLE A, B, LMask
25319   // If LHS is not a shuffle then pretend it is the shuffle
25320   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25321   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25322   // type VT.
25323   SDValue A, B;
25324   SmallVector<int, 16> LMask(NumElts);
25325   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25326     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25327       A = LHS.getOperand(0);
25328     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25329       B = LHS.getOperand(1);
25330     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25331     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25332   } else {
25333     if (LHS.getOpcode() != ISD::UNDEF)
25334       A = LHS;
25335     for (unsigned i = 0; i != NumElts; ++i)
25336       LMask[i] = i;
25337   }
25338
25339   // Likewise, view RHS in the form
25340   //   RHS = VECTOR_SHUFFLE C, D, RMask
25341   SDValue C, D;
25342   SmallVector<int, 16> RMask(NumElts);
25343   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25344     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25345       C = RHS.getOperand(0);
25346     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25347       D = RHS.getOperand(1);
25348     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25349     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25350   } else {
25351     if (RHS.getOpcode() != ISD::UNDEF)
25352       C = RHS;
25353     for (unsigned i = 0; i != NumElts; ++i)
25354       RMask[i] = i;
25355   }
25356
25357   // Check that the shuffles are both shuffling the same vectors.
25358   if (!(A == C && B == D) && !(A == D && B == C))
25359     return false;
25360
25361   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25362   if (!A.getNode() && !B.getNode())
25363     return false;
25364
25365   // If A and B occur in reverse order in RHS, then "swap" them (which means
25366   // rewriting the mask).
25367   if (A != C)
25368     ShuffleVectorSDNode::commuteMask(RMask);
25369
25370   // At this point LHS and RHS are equivalent to
25371   //   LHS = VECTOR_SHUFFLE A, B, LMask
25372   //   RHS = VECTOR_SHUFFLE A, B, RMask
25373   // Check that the masks correspond to performing a horizontal operation.
25374   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25375     for (unsigned i = 0; i != NumLaneElts; ++i) {
25376       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25377
25378       // Ignore any UNDEF components.
25379       if (LIdx < 0 || RIdx < 0 ||
25380           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25381           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25382         continue;
25383
25384       // Check that successive elements are being operated on.  If not, this is
25385       // not a horizontal operation.
25386       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25387       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25388       if (!(LIdx == Index && RIdx == Index + 1) &&
25389           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25390         return false;
25391     }
25392   }
25393
25394   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25395   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25396   return true;
25397 }
25398
25399 /// Do target-specific dag combines on floating point adds.
25400 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25401                                   const X86Subtarget *Subtarget) {
25402   EVT VT = N->getValueType(0);
25403   SDValue LHS = N->getOperand(0);
25404   SDValue RHS = N->getOperand(1);
25405
25406   // Try to synthesize horizontal adds from adds of shuffles.
25407   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25408        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25409       isHorizontalBinOp(LHS, RHS, true))
25410     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25411   return SDValue();
25412 }
25413
25414 /// Do target-specific dag combines on floating point subs.
25415 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25416                                   const X86Subtarget *Subtarget) {
25417   EVT VT = N->getValueType(0);
25418   SDValue LHS = N->getOperand(0);
25419   SDValue RHS = N->getOperand(1);
25420
25421   // Try to synthesize horizontal subs from subs of shuffles.
25422   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25423        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25424       isHorizontalBinOp(LHS, RHS, false))
25425     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25426   return SDValue();
25427 }
25428
25429 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25430 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25431                                  const X86Subtarget *Subtarget) {
25432   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25433
25434   // F[X]OR(0.0, x) -> x
25435   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25436     if (C->getValueAPF().isPosZero())
25437       return N->getOperand(1);
25438
25439   // F[X]OR(x, 0.0) -> x
25440   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25441     if (C->getValueAPF().isPosZero())
25442       return N->getOperand(0);
25443
25444   EVT VT = N->getValueType(0);
25445   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25446     SDLoc dl(N);
25447     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25448     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25449
25450     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25451     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25452     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25453     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25454     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25455   }
25456   return SDValue();
25457 }
25458
25459 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25460 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25461   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25462
25463   // Only perform optimizations if UnsafeMath is used.
25464   if (!DAG.getTarget().Options.UnsafeFPMath)
25465     return SDValue();
25466
25467   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25468   // into FMINC and FMAXC, which are Commutative operations.
25469   unsigned NewOp = 0;
25470   switch (N->getOpcode()) {
25471     default: llvm_unreachable("unknown opcode");
25472     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25473     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25474   }
25475
25476   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25477                      N->getOperand(0), N->getOperand(1));
25478 }
25479
25480 /// Do target-specific dag combines on X86ISD::FAND nodes.
25481 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25482   // FAND(0.0, x) -> 0.0
25483   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25484     if (C->getValueAPF().isPosZero())
25485       return N->getOperand(0);
25486
25487   // FAND(x, 0.0) -> 0.0
25488   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25489     if (C->getValueAPF().isPosZero())
25490       return N->getOperand(1);
25491
25492   return SDValue();
25493 }
25494
25495 /// Do target-specific dag combines on X86ISD::FANDN nodes
25496 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25497   // FANDN(0.0, x) -> x
25498   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25499     if (C->getValueAPF().isPosZero())
25500       return N->getOperand(1);
25501
25502   // FANDN(x, 0.0) -> 0.0
25503   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25504     if (C->getValueAPF().isPosZero())
25505       return N->getOperand(1);
25506
25507   return SDValue();
25508 }
25509
25510 static SDValue PerformBTCombine(SDNode *N,
25511                                 SelectionDAG &DAG,
25512                                 TargetLowering::DAGCombinerInfo &DCI) {
25513   // BT ignores high bits in the bit index operand.
25514   SDValue Op1 = N->getOperand(1);
25515   if (Op1.hasOneUse()) {
25516     unsigned BitWidth = Op1.getValueSizeInBits();
25517     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25518     APInt KnownZero, KnownOne;
25519     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25520                                           !DCI.isBeforeLegalizeOps());
25521     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25522     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25523         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25524       DCI.CommitTargetLoweringOpt(TLO);
25525   }
25526   return SDValue();
25527 }
25528
25529 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25530   SDValue Op = N->getOperand(0);
25531   if (Op.getOpcode() == ISD::BITCAST)
25532     Op = Op.getOperand(0);
25533   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25534   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25535       VT.getVectorElementType().getSizeInBits() ==
25536       OpVT.getVectorElementType().getSizeInBits()) {
25537     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25538   }
25539   return SDValue();
25540 }
25541
25542 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25543                                                const X86Subtarget *Subtarget) {
25544   EVT VT = N->getValueType(0);
25545   if (!VT.isVector())
25546     return SDValue();
25547
25548   SDValue N0 = N->getOperand(0);
25549   SDValue N1 = N->getOperand(1);
25550   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25551   SDLoc dl(N);
25552
25553   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25554   // both SSE and AVX2 since there is no sign-extended shift right
25555   // operation on a vector with 64-bit elements.
25556   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25557   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25558   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25559       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25560     SDValue N00 = N0.getOperand(0);
25561
25562     // EXTLOAD has a better solution on AVX2,
25563     // it may be replaced with X86ISD::VSEXT node.
25564     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25565       if (!ISD::isNormalLoad(N00.getNode()))
25566         return SDValue();
25567
25568     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25569         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25570                                   N00, N1);
25571       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25572     }
25573   }
25574   return SDValue();
25575 }
25576
25577 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25578                                   TargetLowering::DAGCombinerInfo &DCI,
25579                                   const X86Subtarget *Subtarget) {
25580   SDValue N0 = N->getOperand(0);
25581   EVT VT = N->getValueType(0);
25582   EVT SVT = VT.getScalarType();
25583   EVT InVT = N0.getValueType();
25584   EVT InSVT = InVT.getScalarType();
25585   SDLoc DL(N);
25586
25587   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25588   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25589   // This exposes the sext to the sdivrem lowering, so that it directly extends
25590   // from AH (which we otherwise need to do contortions to access).
25591   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25592       InVT == MVT::i8 && VT == MVT::i32) {
25593     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25594     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25595                             N0.getOperand(0), N0.getOperand(1));
25596     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25597     return R.getValue(1);
25598   }
25599
25600   if (!DCI.isBeforeLegalizeOps()) {
25601     if (InVT == MVT::i1) {
25602       SDValue Zero = DAG.getConstant(0, DL, VT);
25603       SDValue AllOnes =
25604         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25605       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25606     }
25607     return SDValue();
25608   }
25609
25610   if (VT.isVector() && Subtarget->hasSSE2()) {
25611     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25612       EVT InVT = N.getValueType();
25613       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25614                                    Size / InVT.getScalarSizeInBits());
25615       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25616                                     DAG.getUNDEF(InVT));
25617       Opnds[0] = N;
25618       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25619     };
25620
25621     // If target-size is less than 128-bits, extend to a type that would extend
25622     // to 128 bits, extend that and extract the original target vector.
25623     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25624         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25625         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25626       unsigned Scale = 128 / VT.getSizeInBits();
25627       EVT ExVT =
25628           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25629       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25630       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25631       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25632                          DAG.getIntPtrConstant(0, DL));
25633     }
25634
25635     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25636     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25637     if (VT.getSizeInBits() == 128 &&
25638         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25639         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25640       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25641       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25642     }
25643
25644     // On pre-AVX2 targets, split into 128-bit nodes of
25645     // ISD::SIGN_EXTEND_VECTOR_INREG.
25646     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25647         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25648         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25649       unsigned NumVecs = VT.getSizeInBits() / 128;
25650       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25651       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25652       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25653
25654       SmallVector<SDValue, 8> Opnds;
25655       for (unsigned i = 0, Offset = 0; i != NumVecs;
25656            ++i, Offset += NumSubElts) {
25657         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25658                                      DAG.getIntPtrConstant(Offset, DL));
25659         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25660         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25661         Opnds.push_back(SrcVec);
25662       }
25663       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
25664     }
25665   }
25666
25667   if (!Subtarget->hasFp256())
25668     return SDValue();
25669
25670   if (VT.isVector() && VT.getSizeInBits() == 256)
25671     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25672       return R;
25673
25674   return SDValue();
25675 }
25676
25677 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
25678                                  const X86Subtarget* Subtarget) {
25679   SDLoc dl(N);
25680   EVT VT = N->getValueType(0);
25681
25682   // Let legalize expand this if it isn't a legal type yet.
25683   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
25684     return SDValue();
25685
25686   EVT ScalarVT = VT.getScalarType();
25687   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
25688       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
25689        !Subtarget->hasAVX512()))
25690     return SDValue();
25691
25692   SDValue A = N->getOperand(0);
25693   SDValue B = N->getOperand(1);
25694   SDValue C = N->getOperand(2);
25695
25696   bool NegA = (A.getOpcode() == ISD::FNEG);
25697   bool NegB = (B.getOpcode() == ISD::FNEG);
25698   bool NegC = (C.getOpcode() == ISD::FNEG);
25699
25700   // Negative multiplication when NegA xor NegB
25701   bool NegMul = (NegA != NegB);
25702   if (NegA)
25703     A = A.getOperand(0);
25704   if (NegB)
25705     B = B.getOperand(0);
25706   if (NegC)
25707     C = C.getOperand(0);
25708
25709   unsigned Opcode;
25710   if (!NegMul)
25711     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
25712   else
25713     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
25714
25715   return DAG.getNode(Opcode, dl, VT, A, B, C);
25716 }
25717
25718 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
25719                                   TargetLowering::DAGCombinerInfo &DCI,
25720                                   const X86Subtarget *Subtarget) {
25721   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
25722   //           (and (i32 x86isd::setcc_carry), 1)
25723   // This eliminates the zext. This transformation is necessary because
25724   // ISD::SETCC is always legalized to i8.
25725   SDLoc dl(N);
25726   SDValue N0 = N->getOperand(0);
25727   EVT VT = N->getValueType(0);
25728
25729   if (N0.getOpcode() == ISD::AND &&
25730       N0.hasOneUse() &&
25731       N0.getOperand(0).hasOneUse()) {
25732     SDValue N00 = N0.getOperand(0);
25733     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25734       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
25735       if (!C || C->getZExtValue() != 1)
25736         return SDValue();
25737       return DAG.getNode(ISD::AND, dl, VT,
25738                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25739                                      N00.getOperand(0), N00.getOperand(1)),
25740                          DAG.getConstant(1, dl, VT));
25741     }
25742   }
25743
25744   if (N0.getOpcode() == ISD::TRUNCATE &&
25745       N0.hasOneUse() &&
25746       N0.getOperand(0).hasOneUse()) {
25747     SDValue N00 = N0.getOperand(0);
25748     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
25749       return DAG.getNode(ISD::AND, dl, VT,
25750                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
25751                                      N00.getOperand(0), N00.getOperand(1)),
25752                          DAG.getConstant(1, dl, VT));
25753     }
25754   }
25755
25756   if (VT.is256BitVector())
25757     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
25758       return R;
25759
25760   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
25761   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
25762   // This exposes the zext to the udivrem lowering, so that it directly extends
25763   // from AH (which we otherwise need to do contortions to access).
25764   if (N0.getOpcode() == ISD::UDIVREM &&
25765       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
25766       (VT == MVT::i32 || VT == MVT::i64)) {
25767     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25768     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
25769                             N0.getOperand(0), N0.getOperand(1));
25770     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25771     return R.getValue(1);
25772   }
25773
25774   return SDValue();
25775 }
25776
25777 // Optimize x == -y --> x+y == 0
25778 //          x != -y --> x+y != 0
25779 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
25780                                       const X86Subtarget* Subtarget) {
25781   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
25782   SDValue LHS = N->getOperand(0);
25783   SDValue RHS = N->getOperand(1);
25784   EVT VT = N->getValueType(0);
25785   SDLoc DL(N);
25786
25787   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
25788     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
25789       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
25790         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
25791                                    LHS.getOperand(1));
25792         return DAG.getSetCC(DL, N->getValueType(0), addV,
25793                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25794       }
25795   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
25796     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
25797       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
25798         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
25799                                    RHS.getOperand(1));
25800         return DAG.getSetCC(DL, N->getValueType(0), addV,
25801                             DAG.getConstant(0, DL, addV.getValueType()), CC);
25802       }
25803
25804   if (VT.getScalarType() == MVT::i1 &&
25805       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
25806     bool IsSEXT0 =
25807         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25808         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25809     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25810
25811     if (!IsSEXT0 || !IsVZero1) {
25812       // Swap the operands and update the condition code.
25813       std::swap(LHS, RHS);
25814       CC = ISD::getSetCCSwappedOperands(CC);
25815
25816       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
25817                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
25818       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
25819     }
25820
25821     if (IsSEXT0 && IsVZero1) {
25822       assert(VT == LHS.getOperand(0).getValueType() &&
25823              "Uexpected operand type");
25824       if (CC == ISD::SETGT)
25825         return DAG.getConstant(0, DL, VT);
25826       if (CC == ISD::SETLE)
25827         return DAG.getConstant(1, DL, VT);
25828       if (CC == ISD::SETEQ || CC == ISD::SETGE)
25829         return DAG.getNOT(DL, LHS.getOperand(0), VT);
25830
25831       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
25832              "Unexpected condition code!");
25833       return LHS.getOperand(0);
25834     }
25835   }
25836
25837   return SDValue();
25838 }
25839
25840 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
25841                                          SelectionDAG &DAG) {
25842   SDLoc dl(Load);
25843   MVT VT = Load->getSimpleValueType(0);
25844   MVT EVT = VT.getVectorElementType();
25845   SDValue Addr = Load->getOperand(1);
25846   SDValue NewAddr = DAG.getNode(
25847       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
25848       DAG.getConstant(Index * EVT.getStoreSize(), dl,
25849                       Addr.getSimpleValueType()));
25850
25851   SDValue NewLoad =
25852       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
25853                   DAG.getMachineFunction().getMachineMemOperand(
25854                       Load->getMemOperand(), 0, EVT.getStoreSize()));
25855   return NewLoad;
25856 }
25857
25858 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
25859                                       const X86Subtarget *Subtarget) {
25860   SDLoc dl(N);
25861   MVT VT = N->getOperand(1)->getSimpleValueType(0);
25862   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
25863          "X86insertps is only defined for v4x32");
25864
25865   SDValue Ld = N->getOperand(1);
25866   if (MayFoldLoad(Ld)) {
25867     // Extract the countS bits from the immediate so we can get the proper
25868     // address when narrowing the vector load to a specific element.
25869     // When the second source op is a memory address, insertps doesn't use
25870     // countS and just gets an f32 from that address.
25871     unsigned DestIndex =
25872         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
25873
25874     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
25875
25876     // Create this as a scalar to vector to match the instruction pattern.
25877     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
25878     // countS bits are ignored when loading from memory on insertps, which
25879     // means we don't need to explicitly set them to 0.
25880     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
25881                        LoadScalarToVector, N->getOperand(2));
25882   }
25883   return SDValue();
25884 }
25885
25886 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
25887   SDValue V0 = N->getOperand(0);
25888   SDValue V1 = N->getOperand(1);
25889   SDLoc DL(N);
25890   EVT VT = N->getValueType(0);
25891
25892   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
25893   // operands and changing the mask to 1. This saves us a bunch of
25894   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
25895   // x86InstrInfo knows how to commute this back after instruction selection
25896   // if it would help register allocation.
25897
25898   // TODO: If optimizing for size or a processor that doesn't suffer from
25899   // partial register update stalls, this should be transformed into a MOVSD
25900   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
25901
25902   if (VT == MVT::v2f64)
25903     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
25904       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
25905         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
25906         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
25907       }
25908
25909   return SDValue();
25910 }
25911
25912 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
25913 // as "sbb reg,reg", since it can be extended without zext and produces
25914 // an all-ones bit which is more useful than 0/1 in some cases.
25915 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
25916                                MVT VT) {
25917   if (VT == MVT::i8)
25918     return DAG.getNode(ISD::AND, DL, VT,
25919                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25920                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
25921                                    EFLAGS),
25922                        DAG.getConstant(1, DL, VT));
25923   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
25924   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
25925                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
25926                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
25927                                  EFLAGS));
25928 }
25929
25930 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
25931 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
25932                                    TargetLowering::DAGCombinerInfo &DCI,
25933                                    const X86Subtarget *Subtarget) {
25934   SDLoc DL(N);
25935   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
25936   SDValue EFLAGS = N->getOperand(1);
25937
25938   if (CC == X86::COND_A) {
25939     // Try to convert COND_A into COND_B in an attempt to facilitate
25940     // materializing "setb reg".
25941     //
25942     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
25943     // cannot take an immediate as its first operand.
25944     //
25945     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
25946         EFLAGS.getValueType().isInteger() &&
25947         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
25948       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
25949                                    EFLAGS.getNode()->getVTList(),
25950                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
25951       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
25952       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
25953     }
25954   }
25955
25956   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
25957   // a zext and produces an all-ones bit which is more useful than 0/1 in some
25958   // cases.
25959   if (CC == X86::COND_B)
25960     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
25961
25962   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
25963     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
25964     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
25965   }
25966
25967   return SDValue();
25968 }
25969
25970 // Optimize branch condition evaluation.
25971 //
25972 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
25973                                     TargetLowering::DAGCombinerInfo &DCI,
25974                                     const X86Subtarget *Subtarget) {
25975   SDLoc DL(N);
25976   SDValue Chain = N->getOperand(0);
25977   SDValue Dest = N->getOperand(1);
25978   SDValue EFLAGS = N->getOperand(3);
25979   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
25980
25981   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
25982     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
25983     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
25984                        Flags);
25985   }
25986
25987   return SDValue();
25988 }
25989
25990 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
25991                                                          SelectionDAG &DAG) {
25992   // Take advantage of vector comparisons producing 0 or -1 in each lane to
25993   // optimize away operation when it's from a constant.
25994   //
25995   // The general transformation is:
25996   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
25997   //       AND(VECTOR_CMP(x,y), constant2)
25998   //    constant2 = UNARYOP(constant)
25999
26000   // Early exit if this isn't a vector operation, the operand of the
26001   // unary operation isn't a bitwise AND, or if the sizes of the operations
26002   // aren't the same.
26003   EVT VT = N->getValueType(0);
26004   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26005       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26006       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26007     return SDValue();
26008
26009   // Now check that the other operand of the AND is a constant. We could
26010   // make the transformation for non-constant splats as well, but it's unclear
26011   // that would be a benefit as it would not eliminate any operations, just
26012   // perform one more step in scalar code before moving to the vector unit.
26013   if (BuildVectorSDNode *BV =
26014           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26015     // Bail out if the vector isn't a constant.
26016     if (!BV->isConstant())
26017       return SDValue();
26018
26019     // Everything checks out. Build up the new and improved node.
26020     SDLoc DL(N);
26021     EVT IntVT = BV->getValueType(0);
26022     // Create a new constant of the appropriate type for the transformed
26023     // DAG.
26024     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26025     // The AND node needs bitcasts to/from an integer vector type around it.
26026     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26027     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26028                                  N->getOperand(0)->getOperand(0), MaskConst);
26029     SDValue Res = DAG.getBitcast(VT, NewAnd);
26030     return Res;
26031   }
26032
26033   return SDValue();
26034 }
26035
26036 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26037                                         const X86Subtarget *Subtarget) {
26038   SDValue Op0 = N->getOperand(0);
26039   EVT VT = N->getValueType(0);
26040   EVT InVT = Op0.getValueType();
26041   EVT InSVT = InVT.getScalarType();
26042   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26043
26044   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26045   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26046   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26047     SDLoc dl(N);
26048     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26049                                  InVT.getVectorNumElements());
26050     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26051
26052     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26053       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26054
26055     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26056   }
26057
26058   return SDValue();
26059 }
26060
26061 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26062                                         const X86Subtarget *Subtarget) {
26063   // First try to optimize away the conversion entirely when it's
26064   // conditionally from a constant. Vectors only.
26065   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26066     return Res;
26067
26068   // Now move on to more general possibilities.
26069   SDValue Op0 = N->getOperand(0);
26070   EVT VT = N->getValueType(0);
26071   EVT InVT = Op0.getValueType();
26072   EVT InSVT = InVT.getScalarType();
26073
26074   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26075   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26076   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26077     SDLoc dl(N);
26078     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26079                                  InVT.getVectorNumElements());
26080     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26081     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26082   }
26083
26084   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26085   // a 32-bit target where SSE doesn't support i64->FP operations.
26086   if (Op0.getOpcode() == ISD::LOAD) {
26087     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26088     EVT LdVT = Ld->getValueType(0);
26089
26090     // This transformation is not supported if the result type is f16
26091     if (VT == MVT::f16)
26092       return SDValue();
26093
26094     if (!Ld->isVolatile() && !VT.isVector() &&
26095         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26096         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26097       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26098           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26099       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26100       return FILDChain;
26101     }
26102   }
26103   return SDValue();
26104 }
26105
26106 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26107 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26108                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26109   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26110   // the result is either zero or one (depending on the input carry bit).
26111   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26112   if (X86::isZeroNode(N->getOperand(0)) &&
26113       X86::isZeroNode(N->getOperand(1)) &&
26114       // We don't have a good way to replace an EFLAGS use, so only do this when
26115       // dead right now.
26116       SDValue(N, 1).use_empty()) {
26117     SDLoc DL(N);
26118     EVT VT = N->getValueType(0);
26119     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26120     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26121                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26122                                            DAG.getConstant(X86::COND_B, DL,
26123                                                            MVT::i8),
26124                                            N->getOperand(2)),
26125                                DAG.getConstant(1, DL, VT));
26126     return DCI.CombineTo(N, Res1, CarryOut);
26127   }
26128
26129   return SDValue();
26130 }
26131
26132 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26133 //      (add Y, (setne X, 0)) -> sbb -1, Y
26134 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26135 //      (sub (setne X, 0), Y) -> adc -1, Y
26136 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26137   SDLoc DL(N);
26138
26139   // Look through ZExts.
26140   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26141   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26142     return SDValue();
26143
26144   SDValue SetCC = Ext.getOperand(0);
26145   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26146     return SDValue();
26147
26148   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26149   if (CC != X86::COND_E && CC != X86::COND_NE)
26150     return SDValue();
26151
26152   SDValue Cmp = SetCC.getOperand(1);
26153   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26154       !X86::isZeroNode(Cmp.getOperand(1)) ||
26155       !Cmp.getOperand(0).getValueType().isInteger())
26156     return SDValue();
26157
26158   SDValue CmpOp0 = Cmp.getOperand(0);
26159   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26160                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26161
26162   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26163   if (CC == X86::COND_NE)
26164     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26165                        DL, OtherVal.getValueType(), OtherVal,
26166                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26167                        NewCmp);
26168   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26169                      DL, OtherVal.getValueType(), OtherVal,
26170                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26171 }
26172
26173 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26174 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26175                                  const X86Subtarget *Subtarget) {
26176   EVT VT = N->getValueType(0);
26177   SDValue Op0 = N->getOperand(0);
26178   SDValue Op1 = N->getOperand(1);
26179
26180   // Try to synthesize horizontal adds from adds of shuffles.
26181   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26182        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26183       isHorizontalBinOp(Op0, Op1, true))
26184     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26185
26186   return OptimizeConditionalInDecrement(N, DAG);
26187 }
26188
26189 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26190                                  const X86Subtarget *Subtarget) {
26191   SDValue Op0 = N->getOperand(0);
26192   SDValue Op1 = N->getOperand(1);
26193
26194   // X86 can't encode an immediate LHS of a sub. See if we can push the
26195   // negation into a preceding instruction.
26196   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26197     // If the RHS of the sub is a XOR with one use and a constant, invert the
26198     // immediate. Then add one to the LHS of the sub so we can turn
26199     // X-Y -> X+~Y+1, saving one register.
26200     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26201         isa<ConstantSDNode>(Op1.getOperand(1))) {
26202       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26203       EVT VT = Op0.getValueType();
26204       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26205                                    Op1.getOperand(0),
26206                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26207       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26208                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26209     }
26210   }
26211
26212   // Try to synthesize horizontal adds from adds of shuffles.
26213   EVT VT = N->getValueType(0);
26214   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26215        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26216       isHorizontalBinOp(Op0, Op1, true))
26217     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26218
26219   return OptimizeConditionalInDecrement(N, DAG);
26220 }
26221
26222 /// performVZEXTCombine - Performs build vector combines
26223 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26224                                    TargetLowering::DAGCombinerInfo &DCI,
26225                                    const X86Subtarget *Subtarget) {
26226   SDLoc DL(N);
26227   MVT VT = N->getSimpleValueType(0);
26228   SDValue Op = N->getOperand(0);
26229   MVT OpVT = Op.getSimpleValueType();
26230   MVT OpEltVT = OpVT.getVectorElementType();
26231   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26232
26233   // (vzext (bitcast (vzext (x)) -> (vzext x)
26234   SDValue V = Op;
26235   while (V.getOpcode() == ISD::BITCAST)
26236     V = V.getOperand(0);
26237
26238   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26239     MVT InnerVT = V.getSimpleValueType();
26240     MVT InnerEltVT = InnerVT.getVectorElementType();
26241
26242     // If the element sizes match exactly, we can just do one larger vzext. This
26243     // is always an exact type match as vzext operates on integer types.
26244     if (OpEltVT == InnerEltVT) {
26245       assert(OpVT == InnerVT && "Types must match for vzext!");
26246       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26247     }
26248
26249     // The only other way we can combine them is if only a single element of the
26250     // inner vzext is used in the input to the outer vzext.
26251     if (InnerEltVT.getSizeInBits() < InputBits)
26252       return SDValue();
26253
26254     // In this case, the inner vzext is completely dead because we're going to
26255     // only look at bits inside of the low element. Just do the outer vzext on
26256     // a bitcast of the input to the inner.
26257     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26258   }
26259
26260   // Check if we can bypass extracting and re-inserting an element of an input
26261   // vector. Essentially:
26262   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26263   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26264       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26265       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26266     SDValue ExtractedV = V.getOperand(0);
26267     SDValue OrigV = ExtractedV.getOperand(0);
26268     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26269       if (ExtractIdx->getZExtValue() == 0) {
26270         MVT OrigVT = OrigV.getSimpleValueType();
26271         // Extract a subvector if necessary...
26272         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26273           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26274           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26275                                     OrigVT.getVectorNumElements() / Ratio);
26276           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26277                               DAG.getIntPtrConstant(0, DL));
26278         }
26279         Op = DAG.getBitcast(OpVT, OrigV);
26280         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26281       }
26282   }
26283
26284   return SDValue();
26285 }
26286
26287 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26288                                              DAGCombinerInfo &DCI) const {
26289   SelectionDAG &DAG = DCI.DAG;
26290   switch (N->getOpcode()) {
26291   default: break;
26292   case ISD::EXTRACT_VECTOR_ELT:
26293     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26294   case ISD::VSELECT:
26295   case ISD::SELECT:
26296   case X86ISD::SHRUNKBLEND:
26297     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26298   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
26299   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26300   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26301   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26302   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26303   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26304   case ISD::SHL:
26305   case ISD::SRA:
26306   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26307   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26308   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26309   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26310   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26311   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26312   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26313   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26314   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26315   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26316   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26317   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26318   case X86ISD::FXOR:
26319   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26320   case X86ISD::FMIN:
26321   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26322   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26323   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26324   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26325   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26326   case ISD::ANY_EXTEND:
26327   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26328   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26329   case ISD::SIGN_EXTEND_INREG:
26330     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26331   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26332   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26333   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26334   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26335   case X86ISD::SHUFP:       // Handle all target specific shuffles
26336   case X86ISD::PALIGNR:
26337   case X86ISD::UNPCKH:
26338   case X86ISD::UNPCKL:
26339   case X86ISD::MOVHLPS:
26340   case X86ISD::MOVLHPS:
26341   case X86ISD::PSHUFB:
26342   case X86ISD::PSHUFD:
26343   case X86ISD::PSHUFHW:
26344   case X86ISD::PSHUFLW:
26345   case X86ISD::MOVSS:
26346   case X86ISD::MOVSD:
26347   case X86ISD::VPERMILPI:
26348   case X86ISD::VPERM2X128:
26349   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26350   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26351   case X86ISD::INSERTPS: {
26352     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
26353       return PerformINSERTPSCombine(N, DAG, Subtarget);
26354     break;
26355   }
26356   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26357   }
26358
26359   return SDValue();
26360 }
26361
26362 /// isTypeDesirableForOp - Return true if the target has native support for
26363 /// the specified value type and it is 'desirable' to use the type for the
26364 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26365 /// instruction encodings are longer and some i16 instructions are slow.
26366 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26367   if (!isTypeLegal(VT))
26368     return false;
26369   if (VT != MVT::i16)
26370     return true;
26371
26372   switch (Opc) {
26373   default:
26374     return true;
26375   case ISD::LOAD:
26376   case ISD::SIGN_EXTEND:
26377   case ISD::ZERO_EXTEND:
26378   case ISD::ANY_EXTEND:
26379   case ISD::SHL:
26380   case ISD::SRL:
26381   case ISD::SUB:
26382   case ISD::ADD:
26383   case ISD::MUL:
26384   case ISD::AND:
26385   case ISD::OR:
26386   case ISD::XOR:
26387     return false;
26388   }
26389 }
26390
26391 /// IsDesirableToPromoteOp - This method query the target whether it is
26392 /// beneficial for dag combiner to promote the specified node. If true, it
26393 /// should return the desired promotion type by reference.
26394 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26395   EVT VT = Op.getValueType();
26396   if (VT != MVT::i16)
26397     return false;
26398
26399   bool Promote = false;
26400   bool Commute = false;
26401   switch (Op.getOpcode()) {
26402   default: break;
26403   case ISD::LOAD: {
26404     LoadSDNode *LD = cast<LoadSDNode>(Op);
26405     // If the non-extending load has a single use and it's not live out, then it
26406     // might be folded.
26407     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26408                                                      Op.hasOneUse()*/) {
26409       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26410              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26411         // The only case where we'd want to promote LOAD (rather then it being
26412         // promoted as an operand is when it's only use is liveout.
26413         if (UI->getOpcode() != ISD::CopyToReg)
26414           return false;
26415       }
26416     }
26417     Promote = true;
26418     break;
26419   }
26420   case ISD::SIGN_EXTEND:
26421   case ISD::ZERO_EXTEND:
26422   case ISD::ANY_EXTEND:
26423     Promote = true;
26424     break;
26425   case ISD::SHL:
26426   case ISD::SRL: {
26427     SDValue N0 = Op.getOperand(0);
26428     // Look out for (store (shl (load), x)).
26429     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26430       return false;
26431     Promote = true;
26432     break;
26433   }
26434   case ISD::ADD:
26435   case ISD::MUL:
26436   case ISD::AND:
26437   case ISD::OR:
26438   case ISD::XOR:
26439     Commute = true;
26440     // fallthrough
26441   case ISD::SUB: {
26442     SDValue N0 = Op.getOperand(0);
26443     SDValue N1 = Op.getOperand(1);
26444     if (!Commute && MayFoldLoad(N1))
26445       return false;
26446     // Avoid disabling potential load folding opportunities.
26447     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26448       return false;
26449     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26450       return false;
26451     Promote = true;
26452   }
26453   }
26454
26455   PVT = MVT::i32;
26456   return Promote;
26457 }
26458
26459 //===----------------------------------------------------------------------===//
26460 //                           X86 Inline Assembly Support
26461 //===----------------------------------------------------------------------===//
26462
26463 // Helper to match a string separated by whitespace.
26464 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26465   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26466
26467   for (StringRef Piece : Pieces) {
26468     if (!S.startswith(Piece)) // Check if the piece matches.
26469       return false;
26470
26471     S = S.substr(Piece.size());
26472     StringRef::size_type Pos = S.find_first_not_of(" \t");
26473     if (Pos == 0) // We matched a prefix.
26474       return false;
26475
26476     S = S.substr(Pos);
26477   }
26478
26479   return S.empty();
26480 }
26481
26482 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26483
26484   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26485     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26486         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26487         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26488
26489       if (AsmPieces.size() == 3)
26490         return true;
26491       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26492         return true;
26493     }
26494   }
26495   return false;
26496 }
26497
26498 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26499   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26500
26501   std::string AsmStr = IA->getAsmString();
26502
26503   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26504   if (!Ty || Ty->getBitWidth() % 16 != 0)
26505     return false;
26506
26507   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26508   SmallVector<StringRef, 4> AsmPieces;
26509   SplitString(AsmStr, AsmPieces, ";\n");
26510
26511   switch (AsmPieces.size()) {
26512   default: return false;
26513   case 1:
26514     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26515     // we will turn this bswap into something that will be lowered to logical
26516     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26517     // lower so don't worry about this.
26518     // bswap $0
26519     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26520         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26521         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26522         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26523         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26524         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26525       // No need to check constraints, nothing other than the equivalent of
26526       // "=r,0" would be valid here.
26527       return IntrinsicLowering::LowerToByteSwap(CI);
26528     }
26529
26530     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26531     if (CI->getType()->isIntegerTy(16) &&
26532         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26533         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26534          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26535       AsmPieces.clear();
26536       StringRef ConstraintsStr = IA->getConstraintString();
26537       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26538       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26539       if (clobbersFlagRegisters(AsmPieces))
26540         return IntrinsicLowering::LowerToByteSwap(CI);
26541     }
26542     break;
26543   case 3:
26544     if (CI->getType()->isIntegerTy(32) &&
26545         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26546         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26547         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26548         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26549       AsmPieces.clear();
26550       StringRef ConstraintsStr = IA->getConstraintString();
26551       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26552       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26553       if (clobbersFlagRegisters(AsmPieces))
26554         return IntrinsicLowering::LowerToByteSwap(CI);
26555     }
26556
26557     if (CI->getType()->isIntegerTy(64)) {
26558       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26559       if (Constraints.size() >= 2 &&
26560           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26561           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26562         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26563         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26564             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26565             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26566           return IntrinsicLowering::LowerToByteSwap(CI);
26567       }
26568     }
26569     break;
26570   }
26571   return false;
26572 }
26573
26574 /// getConstraintType - Given a constraint letter, return the type of
26575 /// constraint it is for this target.
26576 X86TargetLowering::ConstraintType
26577 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26578   if (Constraint.size() == 1) {
26579     switch (Constraint[0]) {
26580     case 'R':
26581     case 'q':
26582     case 'Q':
26583     case 'f':
26584     case 't':
26585     case 'u':
26586     case 'y':
26587     case 'x':
26588     case 'Y':
26589     case 'l':
26590       return C_RegisterClass;
26591     case 'a':
26592     case 'b':
26593     case 'c':
26594     case 'd':
26595     case 'S':
26596     case 'D':
26597     case 'A':
26598       return C_Register;
26599     case 'I':
26600     case 'J':
26601     case 'K':
26602     case 'L':
26603     case 'M':
26604     case 'N':
26605     case 'G':
26606     case 'C':
26607     case 'e':
26608     case 'Z':
26609       return C_Other;
26610     default:
26611       break;
26612     }
26613   }
26614   return TargetLowering::getConstraintType(Constraint);
26615 }
26616
26617 /// Examine constraint type and operand type and determine a weight value.
26618 /// This object must already have been set up with the operand type
26619 /// and the current alternative constraint selected.
26620 TargetLowering::ConstraintWeight
26621   X86TargetLowering::getSingleConstraintMatchWeight(
26622     AsmOperandInfo &info, const char *constraint) const {
26623   ConstraintWeight weight = CW_Invalid;
26624   Value *CallOperandVal = info.CallOperandVal;
26625     // If we don't have a value, we can't do a match,
26626     // but allow it at the lowest weight.
26627   if (!CallOperandVal)
26628     return CW_Default;
26629   Type *type = CallOperandVal->getType();
26630   // Look at the constraint type.
26631   switch (*constraint) {
26632   default:
26633     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26634   case 'R':
26635   case 'q':
26636   case 'Q':
26637   case 'a':
26638   case 'b':
26639   case 'c':
26640   case 'd':
26641   case 'S':
26642   case 'D':
26643   case 'A':
26644     if (CallOperandVal->getType()->isIntegerTy())
26645       weight = CW_SpecificReg;
26646     break;
26647   case 'f':
26648   case 't':
26649   case 'u':
26650     if (type->isFloatingPointTy())
26651       weight = CW_SpecificReg;
26652     break;
26653   case 'y':
26654     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26655       weight = CW_SpecificReg;
26656     break;
26657   case 'x':
26658   case 'Y':
26659     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26660         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26661       weight = CW_Register;
26662     break;
26663   case 'I':
26664     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26665       if (C->getZExtValue() <= 31)
26666         weight = CW_Constant;
26667     }
26668     break;
26669   case 'J':
26670     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26671       if (C->getZExtValue() <= 63)
26672         weight = CW_Constant;
26673     }
26674     break;
26675   case 'K':
26676     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26677       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26678         weight = CW_Constant;
26679     }
26680     break;
26681   case 'L':
26682     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26683       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26684         weight = CW_Constant;
26685     }
26686     break;
26687   case 'M':
26688     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26689       if (C->getZExtValue() <= 3)
26690         weight = CW_Constant;
26691     }
26692     break;
26693   case 'N':
26694     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26695       if (C->getZExtValue() <= 0xff)
26696         weight = CW_Constant;
26697     }
26698     break;
26699   case 'G':
26700   case 'C':
26701     if (isa<ConstantFP>(CallOperandVal)) {
26702       weight = CW_Constant;
26703     }
26704     break;
26705   case 'e':
26706     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26707       if ((C->getSExtValue() >= -0x80000000LL) &&
26708           (C->getSExtValue() <= 0x7fffffffLL))
26709         weight = CW_Constant;
26710     }
26711     break;
26712   case 'Z':
26713     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26714       if (C->getZExtValue() <= 0xffffffff)
26715         weight = CW_Constant;
26716     }
26717     break;
26718   }
26719   return weight;
26720 }
26721
26722 /// LowerXConstraint - try to replace an X constraint, which matches anything,
26723 /// with another that has more specific requirements based on the type of the
26724 /// corresponding operand.
26725 const char *X86TargetLowering::
26726 LowerXConstraint(EVT ConstraintVT) const {
26727   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
26728   // 'f' like normal targets.
26729   if (ConstraintVT.isFloatingPoint()) {
26730     if (Subtarget->hasSSE2())
26731       return "Y";
26732     if (Subtarget->hasSSE1())
26733       return "x";
26734   }
26735
26736   return TargetLowering::LowerXConstraint(ConstraintVT);
26737 }
26738
26739 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
26740 /// vector.  If it is invalid, don't add anything to Ops.
26741 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
26742                                                      std::string &Constraint,
26743                                                      std::vector<SDValue>&Ops,
26744                                                      SelectionDAG &DAG) const {
26745   SDValue Result;
26746
26747   // Only support length 1 constraints for now.
26748   if (Constraint.length() > 1) return;
26749
26750   char ConstraintLetter = Constraint[0];
26751   switch (ConstraintLetter) {
26752   default: break;
26753   case 'I':
26754     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26755       if (C->getZExtValue() <= 31) {
26756         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26757                                        Op.getValueType());
26758         break;
26759       }
26760     }
26761     return;
26762   case 'J':
26763     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26764       if (C->getZExtValue() <= 63) {
26765         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26766                                        Op.getValueType());
26767         break;
26768       }
26769     }
26770     return;
26771   case 'K':
26772     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26773       if (isInt<8>(C->getSExtValue())) {
26774         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26775                                        Op.getValueType());
26776         break;
26777       }
26778     }
26779     return;
26780   case 'L':
26781     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26782       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
26783           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
26784         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
26785                                        Op.getValueType());
26786         break;
26787       }
26788     }
26789     return;
26790   case 'M':
26791     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26792       if (C->getZExtValue() <= 3) {
26793         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26794                                        Op.getValueType());
26795         break;
26796       }
26797     }
26798     return;
26799   case 'N':
26800     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26801       if (C->getZExtValue() <= 255) {
26802         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26803                                        Op.getValueType());
26804         break;
26805       }
26806     }
26807     return;
26808   case 'O':
26809     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26810       if (C->getZExtValue() <= 127) {
26811         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26812                                        Op.getValueType());
26813         break;
26814       }
26815     }
26816     return;
26817   case 'e': {
26818     // 32-bit signed value
26819     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26820       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26821                                            C->getSExtValue())) {
26822         // Widen to 64 bits here to get it sign extended.
26823         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
26824         break;
26825       }
26826     // FIXME gcc accepts some relocatable values here too, but only in certain
26827     // memory models; it's complicated.
26828     }
26829     return;
26830   }
26831   case 'Z': {
26832     // 32-bit unsigned value
26833     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
26834       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
26835                                            C->getZExtValue())) {
26836         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
26837                                        Op.getValueType());
26838         break;
26839       }
26840     }
26841     // FIXME gcc accepts some relocatable values here too, but only in certain
26842     // memory models; it's complicated.
26843     return;
26844   }
26845   case 'i': {
26846     // Literal immediates are always ok.
26847     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
26848       // Widen to 64 bits here to get it sign extended.
26849       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
26850       break;
26851     }
26852
26853     // In any sort of PIC mode addresses need to be computed at runtime by
26854     // adding in a register or some sort of table lookup.  These can't
26855     // be used as immediates.
26856     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
26857       return;
26858
26859     // If we are in non-pic codegen mode, we allow the address of a global (with
26860     // an optional displacement) to be used with 'i'.
26861     GlobalAddressSDNode *GA = nullptr;
26862     int64_t Offset = 0;
26863
26864     // Match either (GA), (GA+C), (GA+C1+C2), etc.
26865     while (1) {
26866       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
26867         Offset += GA->getOffset();
26868         break;
26869       } else if (Op.getOpcode() == ISD::ADD) {
26870         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26871           Offset += C->getZExtValue();
26872           Op = Op.getOperand(0);
26873           continue;
26874         }
26875       } else if (Op.getOpcode() == ISD::SUB) {
26876         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
26877           Offset += -C->getZExtValue();
26878           Op = Op.getOperand(0);
26879           continue;
26880         }
26881       }
26882
26883       // Otherwise, this isn't something we can handle, reject it.
26884       return;
26885     }
26886
26887     const GlobalValue *GV = GA->getGlobal();
26888     // If we require an extra load to get this address, as in PIC mode, we
26889     // can't accept it.
26890     if (isGlobalStubReference(
26891             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
26892       return;
26893
26894     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
26895                                         GA->getValueType(0), Offset);
26896     break;
26897   }
26898   }
26899
26900   if (Result.getNode()) {
26901     Ops.push_back(Result);
26902     return;
26903   }
26904   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
26905 }
26906
26907 std::pair<unsigned, const TargetRegisterClass *>
26908 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
26909                                                 StringRef Constraint,
26910                                                 MVT VT) const {
26911   // First, see if this is a constraint that directly corresponds to an LLVM
26912   // register class.
26913   if (Constraint.size() == 1) {
26914     // GCC Constraint Letters
26915     switch (Constraint[0]) {
26916     default: break;
26917       // TODO: Slight differences here in allocation order and leaving
26918       // RIP in the class. Do they matter any more here than they do
26919       // in the normal allocation?
26920     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
26921       if (Subtarget->is64Bit()) {
26922         if (VT == MVT::i32 || VT == MVT::f32)
26923           return std::make_pair(0U, &X86::GR32RegClass);
26924         if (VT == MVT::i16)
26925           return std::make_pair(0U, &X86::GR16RegClass);
26926         if (VT == MVT::i8 || VT == MVT::i1)
26927           return std::make_pair(0U, &X86::GR8RegClass);
26928         if (VT == MVT::i64 || VT == MVT::f64)
26929           return std::make_pair(0U, &X86::GR64RegClass);
26930         break;
26931       }
26932       // 32-bit fallthrough
26933     case 'Q':   // Q_REGS
26934       if (VT == MVT::i32 || VT == MVT::f32)
26935         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
26936       if (VT == MVT::i16)
26937         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
26938       if (VT == MVT::i8 || VT == MVT::i1)
26939         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
26940       if (VT == MVT::i64)
26941         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
26942       break;
26943     case 'r':   // GENERAL_REGS
26944     case 'l':   // INDEX_REGS
26945       if (VT == MVT::i8 || VT == MVT::i1)
26946         return std::make_pair(0U, &X86::GR8RegClass);
26947       if (VT == MVT::i16)
26948         return std::make_pair(0U, &X86::GR16RegClass);
26949       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
26950         return std::make_pair(0U, &X86::GR32RegClass);
26951       return std::make_pair(0U, &X86::GR64RegClass);
26952     case 'R':   // LEGACY_REGS
26953       if (VT == MVT::i8 || VT == MVT::i1)
26954         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
26955       if (VT == MVT::i16)
26956         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
26957       if (VT == MVT::i32 || !Subtarget->is64Bit())
26958         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
26959       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
26960     case 'f':  // FP Stack registers.
26961       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
26962       // value to the correct fpstack register class.
26963       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
26964         return std::make_pair(0U, &X86::RFP32RegClass);
26965       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
26966         return std::make_pair(0U, &X86::RFP64RegClass);
26967       return std::make_pair(0U, &X86::RFP80RegClass);
26968     case 'y':   // MMX_REGS if MMX allowed.
26969       if (!Subtarget->hasMMX()) break;
26970       return std::make_pair(0U, &X86::VR64RegClass);
26971     case 'Y':   // SSE_REGS if SSE2 allowed
26972       if (!Subtarget->hasSSE2()) break;
26973       // FALL THROUGH.
26974     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
26975       if (!Subtarget->hasSSE1()) break;
26976
26977       switch (VT.SimpleTy) {
26978       default: break;
26979       // Scalar SSE types.
26980       case MVT::f32:
26981       case MVT::i32:
26982         return std::make_pair(0U, &X86::FR32RegClass);
26983       case MVT::f64:
26984       case MVT::i64:
26985         return std::make_pair(0U, &X86::FR64RegClass);
26986       // Vector types.
26987       case MVT::v16i8:
26988       case MVT::v8i16:
26989       case MVT::v4i32:
26990       case MVT::v2i64:
26991       case MVT::v4f32:
26992       case MVT::v2f64:
26993         return std::make_pair(0U, &X86::VR128RegClass);
26994       // AVX types.
26995       case MVT::v32i8:
26996       case MVT::v16i16:
26997       case MVT::v8i32:
26998       case MVT::v4i64:
26999       case MVT::v8f32:
27000       case MVT::v4f64:
27001         return std::make_pair(0U, &X86::VR256RegClass);
27002       case MVT::v8f64:
27003       case MVT::v16f32:
27004       case MVT::v16i32:
27005       case MVT::v8i64:
27006         return std::make_pair(0U, &X86::VR512RegClass);
27007       }
27008       break;
27009     }
27010   }
27011
27012   // Use the default implementation in TargetLowering to convert the register
27013   // constraint into a member of a register class.
27014   std::pair<unsigned, const TargetRegisterClass*> Res;
27015   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27016
27017   // Not found as a standard register?
27018   if (!Res.second) {
27019     // Map st(0) -> st(7) -> ST0
27020     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27021         tolower(Constraint[1]) == 's' &&
27022         tolower(Constraint[2]) == 't' &&
27023         Constraint[3] == '(' &&
27024         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27025         Constraint[5] == ')' &&
27026         Constraint[6] == '}') {
27027
27028       Res.first = X86::FP0+Constraint[4]-'0';
27029       Res.second = &X86::RFP80RegClass;
27030       return Res;
27031     }
27032
27033     // GCC allows "st(0)" to be called just plain "st".
27034     if (StringRef("{st}").equals_lower(Constraint)) {
27035       Res.first = X86::FP0;
27036       Res.second = &X86::RFP80RegClass;
27037       return Res;
27038     }
27039
27040     // flags -> EFLAGS
27041     if (StringRef("{flags}").equals_lower(Constraint)) {
27042       Res.first = X86::EFLAGS;
27043       Res.second = &X86::CCRRegClass;
27044       return Res;
27045     }
27046
27047     // 'A' means EAX + EDX.
27048     if (Constraint == "A") {
27049       Res.first = X86::EAX;
27050       Res.second = &X86::GR32_ADRegClass;
27051       return Res;
27052     }
27053     return Res;
27054   }
27055
27056   // Otherwise, check to see if this is a register class of the wrong value
27057   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27058   // turn into {ax},{dx}.
27059   // MVT::Other is used to specify clobber names.
27060   if (Res.second->hasType(VT) || VT == MVT::Other)
27061     return Res;   // Correct type already, nothing to do.
27062
27063   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27064   // return "eax". This should even work for things like getting 64bit integer
27065   // registers when given an f64 type.
27066   const TargetRegisterClass *Class = Res.second;
27067   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27068       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27069     unsigned Size = VT.getSizeInBits();
27070     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27071                                   : Size == 16 ? MVT::i16
27072                                   : Size == 32 ? MVT::i32
27073                                   : Size == 64 ? MVT::i64
27074                                   : MVT::Other;
27075     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27076     if (DestReg > 0) {
27077       Res.first = DestReg;
27078       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27079                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27080                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27081                  : &X86::GR64RegClass;
27082       assert(Res.second->contains(Res.first) && "Register in register class");
27083     } else {
27084       // No register found/type mismatch.
27085       Res.first = 0;
27086       Res.second = nullptr;
27087     }
27088   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27089              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27090              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27091              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27092              Class == &X86::VR512RegClass) {
27093     // Handle references to XMM physical registers that got mapped into the
27094     // wrong class.  This can happen with constraints like {xmm0} where the
27095     // target independent register mapper will just pick the first match it can
27096     // find, ignoring the required type.
27097
27098     if (VT == MVT::f32 || VT == MVT::i32)
27099       Res.second = &X86::FR32RegClass;
27100     else if (VT == MVT::f64 || VT == MVT::i64)
27101       Res.second = &X86::FR64RegClass;
27102     else if (X86::VR128RegClass.hasType(VT))
27103       Res.second = &X86::VR128RegClass;
27104     else if (X86::VR256RegClass.hasType(VT))
27105       Res.second = &X86::VR256RegClass;
27106     else if (X86::VR512RegClass.hasType(VT))
27107       Res.second = &X86::VR512RegClass;
27108     else {
27109       // Type mismatch and not a clobber: Return an error;
27110       Res.first = 0;
27111       Res.second = nullptr;
27112     }
27113   }
27114
27115   return Res;
27116 }
27117
27118 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27119                                             const AddrMode &AM, Type *Ty,
27120                                             unsigned AS) const {
27121   // Scaling factors are not free at all.
27122   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27123   // will take 2 allocations in the out of order engine instead of 1
27124   // for plain addressing mode, i.e. inst (reg1).
27125   // E.g.,
27126   // vaddps (%rsi,%drx), %ymm0, %ymm1
27127   // Requires two allocations (one for the load, one for the computation)
27128   // whereas:
27129   // vaddps (%rsi), %ymm0, %ymm1
27130   // Requires just 1 allocation, i.e., freeing allocations for other operations
27131   // and having less micro operations to execute.
27132   //
27133   // For some X86 architectures, this is even worse because for instance for
27134   // stores, the complex addressing mode forces the instruction to use the
27135   // "load" ports instead of the dedicated "store" port.
27136   // E.g., on Haswell:
27137   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27138   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27139   if (isLegalAddressingMode(DL, AM, Ty, AS))
27140     // Scale represents reg2 * scale, thus account for 1
27141     // as soon as we use a second register.
27142     return AM.Scale != 0;
27143   return -1;
27144 }
27145
27146 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27147   // Integer division on x86 is expensive. However, when aggressively optimizing
27148   // for code size, we prefer to use a div instruction, as it is usually smaller
27149   // than the alternative sequence.
27150   // The exception to this is vector division. Since x86 doesn't have vector
27151   // integer division, leaving the division as-is is a loss even in terms of
27152   // size, because it will have to be scalarized, while the alternative code
27153   // sequence can be performed in vector form.
27154   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27155                                    Attribute::MinSize);
27156   return OptSize && !VT.isVector();
27157 }