lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/CodeGen/IntrinsicLowering.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  33 #include "llvm/CodeGen/MachineModuleInfo.h"
  34 #include "llvm/CodeGen/MachineRegisterInfo.h"
  35 #include "llvm/CodeGen/WinEHFuncInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
  71                                      const X86Subtarget &STI)
  72     : TargetLowering(TM), Subtarget(&STI) {
  73   X86ScalarSSEf64 = Subtarget->hasSSE2();
  74   X86ScalarSSEf32 = Subtarget->hasSSE1();
  75   MVT PtrVT = MVT::getIntegerVT(8 * TM.getPointerSize());
  76
  77   // Set up the TargetLowering object.
  78
  79   // X86 is weird. It always uses i8 for shift amounts and setcc results.
  80   setBooleanContents(ZeroOrOneBooleanContent);
  81   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
  82   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  83
  84   // For 64-bit, since we have so many registers, use the ILP scheduler.
  85   // For 32-bit, use the register pressure specific scheduling.
  86   // For Atom, always use ILP scheduling.
  87   if (Subtarget->isAtom())
  88     setSchedulingPreference(Sched::ILP);
  89   else if (Subtarget->is64Bit())
  90     setSchedulingPreference(Sched::ILP);
  91   else
  92     setSchedulingPreference(Sched::RegPressure);
  93   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
  94   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
  95
  96   // Bypass expensive divides on Atom when compiling with O2.
  97   if (TM.getOptLevel() >= CodeGenOpt::Default) {
  98     if (Subtarget->hasSlowDivide32())
  99       addBypassSlowDiv(32, 8);
 100     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 101       addBypassSlowDiv(64, 16);
 102   }
 103
 104   if (Subtarget->isTargetKnownWindowsMSVC()) {
 105     // Setup Windows compiler runtime calls.
 106     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 107     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 108     setLibcallName(RTLIB::SREM_I64, "_allrem");
 109     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 110     setLibcallName(RTLIB::MUL_I64, "_allmul");
 111     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 112     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 113     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 114     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 115     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 116   }
 117
 118   if (Subtarget->isTargetDarwin()) {
 119     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 120     setUseUnderscoreSetJmp(false);
 121     setUseUnderscoreLongJmp(false);
 122   } else if (Subtarget->isTargetWindowsGNU()) {
 123     // MS runtime is weird: it exports _setjmp, but longjmp!
 124     setUseUnderscoreSetJmp(true);
 125     setUseUnderscoreLongJmp(false);
 126   } else {
 127     setUseUnderscoreSetJmp(true);
 128     setUseUnderscoreLongJmp(true);
 129   }
 130
 131   // Set up the register classes.
 132   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 133   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 134   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 135   if (Subtarget->is64Bit())
 136     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 137
 138   for (MVT VT : MVT::integer_valuetypes())
 139     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 140
 141   // We don't accept any truncstore of integer registers.
 142   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 143   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 144   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 145   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 146   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 147   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 148
 149   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 150
 151   // SETOEQ and SETUNE require checking two conditions.
 152   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 153   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 154   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 155   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 156   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 157   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 158
 159   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 160   // operation.
 161   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 162   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 163   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 164
 165   if (Subtarget->is64Bit()) {
 166     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512())
 167       // f32/f64 are legal, f80 is custom.
 168       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Custom);
 169     else
 170       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
 171     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 172   } else if (!Subtarget->useSoftFloat()) {
 173     // We have an algorithm for SSE2->double, and we turn this into a
 174     // 64-bit FILD followed by conditional FADD for other targets.
 175     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 176     // We have an algorithm for SSE2, and we turn this into a 64-bit
 177     // FILD or VCVTUSI2SS/SD for other targets.
 178     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 179   }
 180
 181   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 184   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 185
 186   if (!Subtarget->useSoftFloat()) {
 187     // SSE has no i16 to fp conversion, only i32
 188     if (X86ScalarSSEf32) {
 189       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 190       // f32 and f64 cases are Legal, f80 case is not
 191       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 192     } else {
 193       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 194       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 195     }
 196   } else {
 197     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 198     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 199   }
 200
 201   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 202   // are Legal, f80 is custom lowered.
 203   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 204   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 205
 206   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 207   // this operation.
 208   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 209   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 210
 211   if (X86ScalarSSEf32) {
 212     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 213     // f32 and f64 cases are Legal, f80 case is not
 214     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 215   } else {
 216     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 217     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 218   }
 219
 220   // Handle FP_TO_UINT by promoting the destination to a larger signed
 221   // conversion.
 222   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 223   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 224   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 225
 226   if (Subtarget->is64Bit()) {
 227     if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
 228       // FP_TO_UINT-i32/i64 is legal for f32/f64, but custom for f80.
 229       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 230       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Custom);
 231     } else {
 232       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 233       setOperationAction(ISD::FP_TO_UINT   , MVT::i64  , Expand);
 234     }
 235   } else if (!Subtarget->useSoftFloat()) {
 236     // Since AVX is a superset of SSE3, only check for SSE here.
 237     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 238       // Expand FP_TO_UINT into a select.
 239       // FIXME: We would like to use a Custom expander here eventually to do
 240       // the optimal thing for SSE vs. the default expansion in the legalizer.
 241       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 242     else
 243       // With AVX512 we can use vcvts[ds]2usi for f32/f64->i32, f80 is custom.
 244       // With SSE3 we can use fisttpll to convert to a signed i64; without
 245       // SSE, we're stuck with a fistpll.
 246       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 247
 248     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 249   }
 250
 251   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 252   if (!X86ScalarSSEf64) {
 253     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 254     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 255     if (Subtarget->is64Bit()) {
 256       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 257       // Without SSE, i64->f64 goes through memory.
 258       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 259     }
 260   }
 261
 262   // Scalar integer divide and remainder are lowered to use operations that
 263   // produce two results, to match the available instructions. This exposes
 264   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 265   // into a single instruction.
 266   //
 267   // Scalar integer multiply-high is also lowered to use two-result
 268   // operations, to match the available instructions. However, plain multiply
 269   // (low) operations are left as Legal, as there are single-result
 270   // instructions for this in x86. Using the two-result multiply instructions
 271   // when both high and low results are needed must be arranged by dagcombine.
 272   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 273     setOperationAction(ISD::MULHS, VT, Expand);
 274     setOperationAction(ISD::MULHU, VT, Expand);
 275     setOperationAction(ISD::SDIV, VT, Expand);
 276     setOperationAction(ISD::UDIV, VT, Expand);
 277     setOperationAction(ISD::SREM, VT, Expand);
 278     setOperationAction(ISD::UREM, VT, Expand);
 279
 280     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 281     setOperationAction(ISD::ADDC, VT, Custom);
 282     setOperationAction(ISD::ADDE, VT, Custom);
 283     setOperationAction(ISD::SUBC, VT, Custom);
 284     setOperationAction(ISD::SUBE, VT, Custom);
 285   }
 286
 287   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 288   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 289   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 290   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 291   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 292   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 293   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 294   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 295   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 296   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 297   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 298   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 299   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 300   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 301   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 302   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 303   if (Subtarget->is64Bit())
 304     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 305   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 306   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 307   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 308   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 309
 310   if (Subtarget->is32Bit() && Subtarget->isTargetKnownWindowsMSVC()) {
 311     // On 32 bit MSVC, `fmodf(f32)` is not defined - only `fmod(f64)`
 312     // is. We should promote the value to 64-bits to solve this.
 313     // This is what the CRT headers do - `fmodf` is an inline header
 314     // function casting to f64 and calling `fmod`.
 315     setOperationAction(ISD::FREM           , MVT::f32  , Promote);
 316   } else {
 317     setOperationAction(ISD::FREM           , MVT::f32  , Expand);
 318   }
 319
 320   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 321   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 322   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 323
 324   // Promote the i8 variants and force them on up to i32 which has a shorter
 325   // encoding.
 326   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 327   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 328   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 329   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 330   if (Subtarget->hasBMI()) {
 331     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 332     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 333     if (Subtarget->is64Bit())
 334       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 335   } else {
 336     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 337     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 338     if (Subtarget->is64Bit())
 339       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 340   }
 341
 342   if (Subtarget->hasLZCNT()) {
 343     // When promoting the i8 variants, force them to i32 for a shorter
 344     // encoding.
 345     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 346     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 347     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 348     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 349     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 350     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 351     if (Subtarget->is64Bit())
 352       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 353   } else {
 354     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 355     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 356     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 357     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 358     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 359     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 360     if (Subtarget->is64Bit()) {
 361       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 362       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 363     }
 364   }
 365
 366   // Special handling for half-precision floating point conversions.
 367   // If we don't have F16C support, then lower half float conversions
 368   // into library calls.
 369   if (Subtarget->useSoftFloat() || !Subtarget->hasF16C()) {
 370     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 371     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 372   }
 373
 374   // There's never any support for operations beyond MVT::f32.
 375   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 376   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 377   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 378   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 379
 380   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 381   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 382   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 383   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 384   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 385   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 386
 387   if (Subtarget->hasPOPCNT()) {
 388     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 389   } else {
 390     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 391     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 392     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 393     if (Subtarget->is64Bit())
 394       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 395   }
 396
 397   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 398
 399   if (!Subtarget->hasMOVBE())
 400     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 401
 402   // These should be promoted to a larger select which is supported.
 403   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 404   // X86 wants to expand cmov itself.
 405   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 406   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 407   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 408   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 409   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 410   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 411   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 412   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 413   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 414   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 415   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 416   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 417   if (Subtarget->is64Bit()) {
 418     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 419     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 420   }
 421   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 422   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 423   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 424   // support continuation, user-level threading, and etc.. As a result, no
 425   // other SjLj exception interfaces are implemented and please don't build
 426   // your own exception handling based on them.
 427   // LLVM/Clang supports zero-cost DWARF exception handling.
 428   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 429   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 430
 431   // Darwin ABI issue.
 432   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 433   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 434   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 435   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 436   if (Subtarget->is64Bit())
 437     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 438   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 439   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 440   if (Subtarget->is64Bit()) {
 441     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 442     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 443     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 444     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 445     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 446   }
 447   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 448   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 449   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 450   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 451   if (Subtarget->is64Bit()) {
 452     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 453     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 454     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasSSE1())
 458     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 459
 460   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 461
 462   // Expand certain atomics
 463   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
 464     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 465     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 466     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 467   }
 468
 469   if (Subtarget->hasCmpxchg16b()) {
 470     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 471   }
 472
 473   // FIXME - use subtarget debug flags
 474   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 475       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 476     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 477   }
 478
 479   if (Subtarget->isTarget64BitLP64()) {
 480     setExceptionPointerRegister(X86::RAX);
 481     setExceptionSelectorRegister(X86::RDX);
 482   } else {
 483     setExceptionPointerRegister(X86::EAX);
 484     setExceptionSelectorRegister(X86::EDX);
 485   }
 486   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 487   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 488
 489   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 490   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 491
 492   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 493   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 494
 495   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 496   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 497   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 498   if (Subtarget->is64Bit()) {
 499     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 500     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 501   } else {
 502     // TargetInfo::CharPtrBuiltinVaList
 503     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 504     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 505   }
 506
 507   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 508   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 509
 510   setOperationAction(ISD::DYNAMIC_STACKALLOC, PtrVT, Custom);
 511
 512   // GC_TRANSITION_START and GC_TRANSITION_END need custom lowering.
 513   setOperationAction(ISD::GC_TRANSITION_START, MVT::Other, Custom);
 514   setOperationAction(ISD::GC_TRANSITION_END, MVT::Other, Custom);
 515
 516   if (!Subtarget->useSoftFloat() && X86ScalarSSEf64) {
 517     // f32 and f64 use SSE.
 518     // Set up the FP register classes.
 519     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 520     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 521
 522     // Use ANDPD to simulate FABS.
 523     setOperationAction(ISD::FABS , MVT::f64, Custom);
 524     setOperationAction(ISD::FABS , MVT::f32, Custom);
 525
 526     // Use XORP to simulate FNEG.
 527     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 528     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 529
 530     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 531     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 532     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 533
 534     // Lower this to FGETSIGNx86 plus an AND.
 535     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 536     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 537
 538     // We don't support sin/cos/fmod
 539     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 540     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 541     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 542     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 543     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 544     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 545
 546     // Expand FP immediates into loads from the stack, except for the special
 547     // cases we handle.
 548     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 549     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 550   } else if (!Subtarget->useSoftFloat() && X86ScalarSSEf32) {
 551     // Use SSE for f32, x87 for f64.
 552     // Set up the FP register classes.
 553     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 554     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 555
 556     // Use ANDPS to simulate FABS.
 557     setOperationAction(ISD::FABS , MVT::f32, Custom);
 558
 559     // Use XORP to simulate FNEG.
 560     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 561
 562     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 563
 564     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 565     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 566     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 567
 568     // We don't support sin/cos/fmod
 569     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 570     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 571     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 572
 573     // Special cases we handle for FP constants.
 574     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 575     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 576     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 577     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 578     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 579
 580     if (!TM.Options.UnsafeFPMath) {
 581       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 582       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 583       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 584     }
 585   } else if (!Subtarget->useSoftFloat()) {
 586     // f32 and f64 in x87.
 587     // Set up the FP register classes.
 588     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 589     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 590
 591     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 592     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 593     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 594     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 595
 596     if (!TM.Options.UnsafeFPMath) {
 597       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 598       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 599       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 600       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 601       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 602       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 603     }
 604     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 605     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 606     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 607     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 608     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 609     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 610     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 611     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 612   }
 613
 614   // We don't support FMA.
 615   setOperationAction(ISD::FMA, MVT::f64, Expand);
 616   setOperationAction(ISD::FMA, MVT::f32, Expand);
 617
 618   // Long double always uses X87.
 619   if (!Subtarget->useSoftFloat()) {
 620     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 621     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 622     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 623     {
 624       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 625       addLegalFPImmediate(TmpFlt);  // FLD0
 626       TmpFlt.changeSign();
 627       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 628
 629       bool ignored;
 630       APFloat TmpFlt2(+1.0);
 631       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 632                       &ignored);
 633       addLegalFPImmediate(TmpFlt2);  // FLD1
 634       TmpFlt2.changeSign();
 635       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 636     }
 637
 638     if (!TM.Options.UnsafeFPMath) {
 639       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 640       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 641       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 642     }
 643
 644     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 645     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 646     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 647     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 648     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 649     setOperationAction(ISD::FMA, MVT::f80, Expand);
 650   }
 651
 652   // Always use a library call for pow.
 653   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 654   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 655   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 656
 657   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 658   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 659   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 660   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 661   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 662   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 663   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 664
 665   // First set operation action for all vector types to either promote
 666   // (for widening) or expand (for scalarization). Then we will selectively
 667   // turn on ones that can be effectively codegen'd.
 668   for (MVT VT : MVT::vector_valuetypes()) {
 669     setOperationAction(ISD::ADD , VT, Expand);
 670     setOperationAction(ISD::SUB , VT, Expand);
 671     setOperationAction(ISD::FADD, VT, Expand);
 672     setOperationAction(ISD::FNEG, VT, Expand);
 673     setOperationAction(ISD::FSUB, VT, Expand);
 674     setOperationAction(ISD::MUL , VT, Expand);
 675     setOperationAction(ISD::FMUL, VT, Expand);
 676     setOperationAction(ISD::SDIV, VT, Expand);
 677     setOperationAction(ISD::UDIV, VT, Expand);
 678     setOperationAction(ISD::FDIV, VT, Expand);
 679     setOperationAction(ISD::SREM, VT, Expand);
 680     setOperationAction(ISD::UREM, VT, Expand);
 681     setOperationAction(ISD::LOAD, VT, Expand);
 682     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 683     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 684     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 685     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 686     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 687     setOperationAction(ISD::FABS, VT, Expand);
 688     setOperationAction(ISD::FSIN, VT, Expand);
 689     setOperationAction(ISD::FSINCOS, VT, Expand);
 690     setOperationAction(ISD::FCOS, VT, Expand);
 691     setOperationAction(ISD::FSINCOS, VT, Expand);
 692     setOperationAction(ISD::FREM, VT, Expand);
 693     setOperationAction(ISD::FMA,  VT, Expand);
 694     setOperationAction(ISD::FPOWI, VT, Expand);
 695     setOperationAction(ISD::FSQRT, VT, Expand);
 696     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 697     setOperationAction(ISD::FFLOOR, VT, Expand);
 698     setOperationAction(ISD::FCEIL, VT, Expand);
 699     setOperationAction(ISD::FTRUNC, VT, Expand);
 700     setOperationAction(ISD::FRINT, VT, Expand);
 701     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 702     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 703     setOperationAction(ISD::MULHS, VT, Expand);
 704     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 705     setOperationAction(ISD::MULHU, VT, Expand);
 706     setOperationAction(ISD::SDIVREM, VT, Expand);
 707     setOperationAction(ISD::UDIVREM, VT, Expand);
 708     setOperationAction(ISD::FPOW, VT, Expand);
 709     setOperationAction(ISD::CTPOP, VT, Expand);
 710     setOperationAction(ISD::CTTZ, VT, Expand);
 711     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 712     setOperationAction(ISD::CTLZ, VT, Expand);
 713     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 714     setOperationAction(ISD::SHL, VT, Expand);
 715     setOperationAction(ISD::SRA, VT, Expand);
 716     setOperationAction(ISD::SRL, VT, Expand);
 717     setOperationAction(ISD::ROTL, VT, Expand);
 718     setOperationAction(ISD::ROTR, VT, Expand);
 719     setOperationAction(ISD::BSWAP, VT, Expand);
 720     setOperationAction(ISD::SETCC, VT, Expand);
 721     setOperationAction(ISD::FLOG, VT, Expand);
 722     setOperationAction(ISD::FLOG2, VT, Expand);
 723     setOperationAction(ISD::FLOG10, VT, Expand);
 724     setOperationAction(ISD::FEXP, VT, Expand);
 725     setOperationAction(ISD::FEXP2, VT, Expand);
 726     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 727     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 728     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 729     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 730     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 731     setOperationAction(ISD::TRUNCATE, VT, Expand);
 732     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 733     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 734     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 735     setOperationAction(ISD::VSELECT, VT, Expand);
 736     setOperationAction(ISD::SELECT_CC, VT, Expand);
 737     for (MVT InnerVT : MVT::vector_valuetypes()) {
 738       setTruncStoreAction(InnerVT, VT, Expand);
 739
 740       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 741       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 742
 743       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 744       // types, we have to deal with them whether we ask for Expansion or not.
 745       // Setting Expand causes its own optimisation problems though, so leave
 746       // them legal.
 747       if (VT.getVectorElementType() == MVT::i1)
 748         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 749
 750       // EXTLOAD for MVT::f16 vectors is not legal because f16 vectors are
 751       // split/scalarized right now.
 752       if (VT.getVectorElementType() == MVT::f16)
 753         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 754     }
 755   }
 756
 757   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 758   // with -msoft-float, disable use of MMX as well.
 759   if (!Subtarget->useSoftFloat() && Subtarget->hasMMX()) {
 760     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 761     // No operations on x86mmx supported, everything uses intrinsics.
 762   }
 763
 764   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 765   // into smaller operations.
 766   for (MVT MMXTy : {MVT::v8i8, MVT::v4i16, MVT::v2i32, MVT::v1i64}) {
 767     setOperationAction(ISD::MULHS,              MMXTy,      Expand);
 768     setOperationAction(ISD::AND,                MMXTy,      Expand);
 769     setOperationAction(ISD::OR,                 MMXTy,      Expand);
 770     setOperationAction(ISD::XOR,                MMXTy,      Expand);
 771     setOperationAction(ISD::SCALAR_TO_VECTOR,   MMXTy,      Expand);
 772     setOperationAction(ISD::SELECT,             MMXTy,      Expand);
 773     setOperationAction(ISD::BITCAST,            MMXTy,      Expand);
 774   }
 775   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 776
 777   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE1()) {
 778     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 779
 780     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 781     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 782     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 783     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 784     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 785     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 786     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 787     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 788     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 789     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 790     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 791     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 792     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 793     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 794   }
 795
 796   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE2()) {
 797     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 798
 799     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 800     // registers cannot be used even for integer operations.
 801     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 802     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 803     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 804     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 805
 806     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 807     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 808     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 809     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 810     setOperationAction(ISD::MUL,                MVT::v16i8, Custom);
 811     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 812     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 813     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 814     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 815     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 816     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 817     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 818     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 819     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 820     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 821     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 822     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 823     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 824     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 825     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 826     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 827     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 828     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 829
 830     setOperationAction(ISD::SMAX,               MVT::v8i16, Legal);
 831     setOperationAction(ISD::UMAX,               MVT::v16i8, Legal);
 832     setOperationAction(ISD::SMIN,               MVT::v8i16, Legal);
 833     setOperationAction(ISD::UMIN,               MVT::v16i8, Legal);
 834
 835     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 836     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 837     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 838     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 839
 840     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 841     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 842     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 843     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 844     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 845
 846     setOperationAction(ISD::CTPOP,              MVT::v16i8, Custom);
 847     setOperationAction(ISD::CTPOP,              MVT::v8i16, Custom);
 848     setOperationAction(ISD::CTPOP,              MVT::v4i32, Custom);
 849     setOperationAction(ISD::CTPOP,              MVT::v2i64, Custom);
 850
 851     setOperationAction(ISD::CTTZ,               MVT::v16i8, Custom);
 852     setOperationAction(ISD::CTTZ,               MVT::v8i16, Custom);
 853     setOperationAction(ISD::CTTZ,               MVT::v4i32, Custom);
 854     // ISD::CTTZ v2i64 - scalarization is faster.
 855     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v16i8, Custom);
 856     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v8i16, Custom);
 857     setOperationAction(ISD::CTTZ_ZERO_UNDEF,    MVT::v4i32, Custom);
 858     // ISD::CTTZ_ZERO_UNDEF v2i64 - scalarization is faster.
 859
 860     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 861     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 862       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 863       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 864       setOperationAction(ISD::VSELECT,            VT, Custom);
 865       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 866     }
 867
 868     // We support custom legalizing of sext and anyext loads for specific
 869     // memory vector types which we can load as a scalar (or sequence of
 870     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 871     // loads these must work with a single scalar load.
 872     for (MVT VT : MVT::integer_vector_valuetypes()) {
 873       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 874       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 875       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 876       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 877       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
 878       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
 879       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
 880       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
 881       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
 882     }
 883
 884     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 885     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 886     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 887     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 888     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
 889     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
 890     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 891     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 892
 893     if (Subtarget->is64Bit()) {
 894       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 895       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 896     }
 897
 898     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 899     for (auto VT : { MVT::v16i8, MVT::v8i16, MVT::v4i32 }) {
 900       setOperationAction(ISD::AND,    VT, Promote);
 901       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
 902       setOperationAction(ISD::OR,     VT, Promote);
 903       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
 904       setOperationAction(ISD::XOR,    VT, Promote);
 905       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
 906       setOperationAction(ISD::LOAD,   VT, Promote);
 907       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
 908       setOperationAction(ISD::SELECT, VT, Promote);
 909       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
 910     }
 911
 912     // Custom lower v2i64 and v2f64 selects.
 913     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 914     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 915     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 916     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 917
 918     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 919     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 920
 921     setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 922
 923     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
 924     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
 925     // As there is no 64-bit GPR available, we need build a special custom
 926     // sequence to convert from v2i32 to v2f32.
 927     if (!Subtarget->is64Bit())
 928       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
 929
 930     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
 931     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
 932
 933     for (MVT VT : MVT::fp_vector_valuetypes())
 934       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
 935
 936     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
 937     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
 938     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
 939   }
 940
 941   if (!Subtarget->useSoftFloat() && Subtarget->hasSSE41()) {
 942     for (MVT RoundedTy : {MVT::f32, MVT::f64, MVT::v4f32, MVT::v2f64}) {
 943       setOperationAction(ISD::FFLOOR,           RoundedTy,  Legal);
 944       setOperationAction(ISD::FCEIL,            RoundedTy,  Legal);
 945       setOperationAction(ISD::FTRUNC,           RoundedTy,  Legal);
 946       setOperationAction(ISD::FRINT,            RoundedTy,  Legal);
 947       setOperationAction(ISD::FNEARBYINT,       RoundedTy,  Legal);
 948     }
 949
 950     setOperationAction(ISD::SMAX,               MVT::v16i8, Legal);
 951     setOperationAction(ISD::SMAX,               MVT::v4i32, Legal);
 952     setOperationAction(ISD::UMAX,               MVT::v8i16, Legal);
 953     setOperationAction(ISD::UMAX,               MVT::v4i32, Legal);
 954     setOperationAction(ISD::SMIN,               MVT::v16i8, Legal);
 955     setOperationAction(ISD::SMIN,               MVT::v4i32, Legal);
 956     setOperationAction(ISD::UMIN,               MVT::v8i16, Legal);
 957     setOperationAction(ISD::UMIN,               MVT::v4i32, Legal);
 958
 959     // FIXME: Do we need to handle scalar-to-vector here?
 960     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 961
 962     // We directly match byte blends in the backend as they match the VSELECT
 963     // condition form.
 964     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
 965
 966     // SSE41 brings specific instructions for doing vector sign extend even in
 967     // cases where we don't have SRA.
 968     for (MVT VT : MVT::integer_vector_valuetypes()) {
 969       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
 970       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
 971       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
 972     }
 973
 974     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
 975     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 976     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 977     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 978     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 979     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 980     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 981
 982     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
 983     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
 984     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
 985     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
 986     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
 987     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
 988
 989     // i8 and i16 vectors are custom because the source register and source
 990     // source memory operand types are not the same width.  f32 vectors are
 991     // custom since the immediate controlling the insert encodes additional
 992     // information.
 993     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 994     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 995     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 996     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 997
 998     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 999     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1000     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1001     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1002
1003     // FIXME: these should be Legal, but that's only for the case where
1004     // the index is constant.  For now custom expand to deal with that.
1005     if (Subtarget->is64Bit()) {
1006       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1007       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1008     }
1009   }
1010
1011   if (Subtarget->hasSSE2()) {
1012     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
1013     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
1014     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
1015
1016     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1017     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1018
1019     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1020     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1021
1022     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1023     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1024
1025     // In the customized shift lowering, the legal cases in AVX2 will be
1026     // recognized.
1027     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1028     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1029
1030     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1031     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1032
1033     setOperationAction(ISD::SRA,               MVT::v2i64, Custom);
1034     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1035   }
1036
1037   if (Subtarget->hasXOP()) {
1038     setOperationAction(ISD::ROTL,              MVT::v16i8, Custom);
1039     setOperationAction(ISD::ROTL,              MVT::v8i16, Custom);
1040     setOperationAction(ISD::ROTL,              MVT::v4i32, Custom);
1041     setOperationAction(ISD::ROTL,              MVT::v2i64, Custom);
1042     setOperationAction(ISD::ROTL,              MVT::v32i8, Custom);
1043     setOperationAction(ISD::ROTL,              MVT::v16i16, Custom);
1044     setOperationAction(ISD::ROTL,              MVT::v8i32, Custom);
1045     setOperationAction(ISD::ROTL,              MVT::v4i64, Custom);
1046   }
1047
1048   if (!Subtarget->useSoftFloat() && Subtarget->hasFp256()) {
1049     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1050     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1051     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1052     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1053     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1054     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1055
1056     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1057     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1058     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1059
1060     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1061     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1062     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1063     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1064     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1065     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1066     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1067     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1068     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1069     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1070     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1071     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1072
1073     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1074     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1075     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1076     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1077     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1078     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1079     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1080     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1081     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1082     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1083     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1084     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1085
1086     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1087     // even though v8i16 is a legal type.
1088     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1089     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1090     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1091
1092     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1093     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1094     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1095
1096     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1097     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1098
1099     for (MVT VT : MVT::fp_vector_valuetypes())
1100       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1101
1102     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1103     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1104
1105     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1106     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1107
1108     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1109     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1110
1111     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1112     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1113     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1114     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1115
1116     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1117     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1118     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1119
1120     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1121     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1122     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1123     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1124     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1125     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1126     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1127     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1128     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1129     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1130     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1131     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1132
1133     setOperationAction(ISD::CTPOP,             MVT::v32i8, Custom);
1134     setOperationAction(ISD::CTPOP,             MVT::v16i16, Custom);
1135     setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1136     setOperationAction(ISD::CTPOP,             MVT::v4i64, Custom);
1137
1138     setOperationAction(ISD::CTTZ,              MVT::v32i8, Custom);
1139     setOperationAction(ISD::CTTZ,              MVT::v16i16, Custom);
1140     setOperationAction(ISD::CTTZ,              MVT::v8i32, Custom);
1141     setOperationAction(ISD::CTTZ,              MVT::v4i64, Custom);
1142     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v32i8, Custom);
1143     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v16i16, Custom);
1144     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v8i32, Custom);
1145     setOperationAction(ISD::CTTZ_ZERO_UNDEF,   MVT::v4i64, Custom);
1146
1147     if (Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()) {
1148       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1149       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1150       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1151       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1152       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1153       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1154     }
1155
1156     if (Subtarget->hasInt256()) {
1157       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1158       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1159       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1160       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1161
1162       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1163       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1164       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1165       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1166
1167       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1168       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1169       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1170       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1171
1172       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1173       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1174       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1175       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1176
1177       setOperationAction(ISD::SMAX,            MVT::v32i8,  Legal);
1178       setOperationAction(ISD::SMAX,            MVT::v16i16, Legal);
1179       setOperationAction(ISD::SMAX,            MVT::v8i32,  Legal);
1180       setOperationAction(ISD::UMAX,            MVT::v32i8,  Legal);
1181       setOperationAction(ISD::UMAX,            MVT::v16i16, Legal);
1182       setOperationAction(ISD::UMAX,            MVT::v8i32,  Legal);
1183       setOperationAction(ISD::SMIN,            MVT::v32i8,  Legal);
1184       setOperationAction(ISD::SMIN,            MVT::v16i16, Legal);
1185       setOperationAction(ISD::SMIN,            MVT::v8i32,  Legal);
1186       setOperationAction(ISD::UMIN,            MVT::v32i8,  Legal);
1187       setOperationAction(ISD::UMIN,            MVT::v16i16, Legal);
1188       setOperationAction(ISD::UMIN,            MVT::v8i32,  Legal);
1189
1190       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1191       // when we have a 256bit-wide blend with immediate.
1192       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1193
1194       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1195       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1196       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1197       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1198       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1199       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1200       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1201
1202       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1203       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1204       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1205       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1206       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1207       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1208     } else {
1209       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1210       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1211       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1212       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1213
1214       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1215       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1216       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1217       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1218
1219       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1220       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1221       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1222       setOperationAction(ISD::MUL,             MVT::v32i8, Custom);
1223
1224       setOperationAction(ISD::SMAX,            MVT::v32i8,  Custom);
1225       setOperationAction(ISD::SMAX,            MVT::v16i16, Custom);
1226       setOperationAction(ISD::SMAX,            MVT::v8i32,  Custom);
1227       setOperationAction(ISD::UMAX,            MVT::v32i8,  Custom);
1228       setOperationAction(ISD::UMAX,            MVT::v16i16, Custom);
1229       setOperationAction(ISD::UMAX,            MVT::v8i32,  Custom);
1230       setOperationAction(ISD::SMIN,            MVT::v32i8,  Custom);
1231       setOperationAction(ISD::SMIN,            MVT::v16i16, Custom);
1232       setOperationAction(ISD::SMIN,            MVT::v8i32,  Custom);
1233       setOperationAction(ISD::UMIN,            MVT::v32i8,  Custom);
1234       setOperationAction(ISD::UMIN,            MVT::v16i16, Custom);
1235       setOperationAction(ISD::UMIN,            MVT::v8i32,  Custom);
1236     }
1237
1238     // In the customized shift lowering, the legal cases in AVX2 will be
1239     // recognized.
1240     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1241     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1242
1243     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1244     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1245
1246     setOperationAction(ISD::SRA,               MVT::v4i64, Custom);
1247     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1248
1249     // Custom lower several nodes for 256-bit types.
1250     for (MVT VT : MVT::vector_valuetypes()) {
1251       if (VT.getScalarSizeInBits() >= 32) {
1252         setOperationAction(ISD::MLOAD,  VT, Legal);
1253         setOperationAction(ISD::MSTORE, VT, Legal);
1254       }
1255       // Extract subvector is special because the value type
1256       // (result) is 128-bit but the source is 256-bit wide.
1257       if (VT.is128BitVector()) {
1258         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1259       }
1260       // Do not attempt to custom lower other non-256-bit vectors
1261       if (!VT.is256BitVector())
1262         continue;
1263
1264       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1265       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1266       setOperationAction(ISD::VSELECT,            VT, Custom);
1267       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1268       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1269       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1270       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1271       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1272     }
1273
1274     if (Subtarget->hasInt256())
1275       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1276
1277     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1278     for (auto VT : { MVT::v32i8, MVT::v16i16, MVT::v8i32 }) {
1279       setOperationAction(ISD::AND,    VT, Promote);
1280       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1281       setOperationAction(ISD::OR,     VT, Promote);
1282       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1283       setOperationAction(ISD::XOR,    VT, Promote);
1284       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1285       setOperationAction(ISD::LOAD,   VT, Promote);
1286       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1287       setOperationAction(ISD::SELECT, VT, Promote);
1288       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1289     }
1290   }
1291
1292   if (!Subtarget->useSoftFloat() && Subtarget->hasAVX512()) {
1293     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1294     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1295     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1296     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1297
1298     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1299     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1300     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1301
1302     for (MVT VT : MVT::fp_vector_valuetypes())
1303       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1304
1305     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1306     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i8, Legal);
1307     setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1308     setLoadExtAction(ISD::SEXTLOAD, MVT::v16i32, MVT::v16i16, Legal);
1309     setLoadExtAction(ISD::ZEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1310     setLoadExtAction(ISD::SEXTLOAD, MVT::v32i16, MVT::v32i8, Legal);
1311     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1312     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i8,  Legal);
1313     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1314     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i16,  Legal);
1315     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1316     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i64,  MVT::v8i32,  Legal);
1317
1318     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1319     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1320     setOperationAction(ISD::SELECT_CC,          MVT::i1,    Expand);
1321     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1322     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1323     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1324     setOperationAction(ISD::SUB,                MVT::i1,    Custom);
1325     setOperationAction(ISD::ADD,                MVT::i1,    Custom);
1326     setOperationAction(ISD::MUL,                MVT::i1,    Custom);
1327     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1328     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1329     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1330     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1331     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1332
1333     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1334     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1335     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1336     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1337     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1338     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1339
1340     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1341     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1342     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1343     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1344     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1345     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1346     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1347     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1348
1349     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1350     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1351     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1352     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1353     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1354     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1355     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1356     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1357     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1358     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1359     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1360     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1361     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i8, Custom);
1362     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i16, Custom);
1363     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1364     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1365
1366     setTruncStoreAction(MVT::v8i64,   MVT::v8i8,   Legal);
1367     setTruncStoreAction(MVT::v8i64,   MVT::v8i16,  Legal);
1368     setTruncStoreAction(MVT::v8i64,   MVT::v8i32,  Legal);
1369     setTruncStoreAction(MVT::v16i32,  MVT::v16i8,  Legal);
1370     setTruncStoreAction(MVT::v16i32,  MVT::v16i16, Legal);
1371     if (Subtarget->hasVLX()){
1372       setTruncStoreAction(MVT::v4i64, MVT::v4i8,  Legal);
1373       setTruncStoreAction(MVT::v4i64, MVT::v4i16, Legal);
1374       setTruncStoreAction(MVT::v4i64, MVT::v4i32, Legal);
1375       setTruncStoreAction(MVT::v8i32, MVT::v8i8,  Legal);
1376       setTruncStoreAction(MVT::v8i32, MVT::v8i16, Legal);
1377
1378       setTruncStoreAction(MVT::v2i64, MVT::v2i8,  Legal);
1379       setTruncStoreAction(MVT::v2i64, MVT::v2i16, Legal);
1380       setTruncStoreAction(MVT::v2i64, MVT::v2i32, Legal);
1381       setTruncStoreAction(MVT::v4i32, MVT::v4i8,  Legal);
1382       setTruncStoreAction(MVT::v4i32, MVT::v4i16, Legal);
1383     }
1384     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1385     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1386     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1387     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i1,  Custom);
1388     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v16i1, Custom);
1389     if (Subtarget->hasDQI()) {
1390       setOperationAction(ISD::TRUNCATE,         MVT::v2i1, Custom);
1391       setOperationAction(ISD::TRUNCATE,         MVT::v4i1, Custom);
1392
1393       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i64, Legal);
1394       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i64, Legal);
1395       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i64, Legal);
1396       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i64, Legal);
1397       if (Subtarget->hasVLX()) {
1398         setOperationAction(ISD::SINT_TO_FP,    MVT::v4i64, Legal);
1399         setOperationAction(ISD::SINT_TO_FP,    MVT::v2i64, Legal);
1400         setOperationAction(ISD::UINT_TO_FP,    MVT::v4i64, Legal);
1401         setOperationAction(ISD::UINT_TO_FP,    MVT::v2i64, Legal);
1402         setOperationAction(ISD::FP_TO_SINT,    MVT::v4i64, Legal);
1403         setOperationAction(ISD::FP_TO_SINT,    MVT::v2i64, Legal);
1404         setOperationAction(ISD::FP_TO_UINT,    MVT::v4i64, Legal);
1405         setOperationAction(ISD::FP_TO_UINT,    MVT::v2i64, Legal);
1406       }
1407     }
1408     if (Subtarget->hasVLX()) {
1409       setOperationAction(ISD::SINT_TO_FP,       MVT::v8i32, Legal);
1410       setOperationAction(ISD::UINT_TO_FP,       MVT::v8i32, Legal);
1411       setOperationAction(ISD::FP_TO_SINT,       MVT::v8i32, Legal);
1412       setOperationAction(ISD::FP_TO_UINT,       MVT::v8i32, Legal);
1413       setOperationAction(ISD::SINT_TO_FP,       MVT::v4i32, Legal);
1414       setOperationAction(ISD::UINT_TO_FP,       MVT::v4i32, Legal);
1415       setOperationAction(ISD::FP_TO_SINT,       MVT::v4i32, Legal);
1416       setOperationAction(ISD::FP_TO_UINT,       MVT::v4i32, Legal);
1417     }
1418     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1419     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1420     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1421     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1422     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1423     setOperationAction(ISD::ANY_EXTEND,         MVT::v16i32, Custom);
1424     setOperationAction(ISD::ANY_EXTEND,         MVT::v8i64, Custom);
1425     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1426     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1427     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1428     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1429     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1430     if (Subtarget->hasDQI()) {
1431       setOperationAction(ISD::SIGN_EXTEND,        MVT::v4i32, Custom);
1432       setOperationAction(ISD::SIGN_EXTEND,        MVT::v2i64, Custom);
1433     }
1434     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1435     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1436     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1437     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1438     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1439     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1440     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1441     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1442     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1443     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1444
1445     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1446     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1447     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1448     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1449     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1450
1451     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1452     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1453
1454     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1455
1456     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1457     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1458     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1459     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1460     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1461     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1462     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1463     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1464     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1465     setOperationAction(ISD::SELECT,             MVT::v16i1, Custom);
1466     setOperationAction(ISD::SELECT,             MVT::v8i1,  Custom);
1467
1468     setOperationAction(ISD::SMAX,               MVT::v16i32, Legal);
1469     setOperationAction(ISD::SMAX,               MVT::v8i64, Legal);
1470     setOperationAction(ISD::UMAX,               MVT::v16i32, Legal);
1471     setOperationAction(ISD::UMAX,               MVT::v8i64, Legal);
1472     setOperationAction(ISD::SMIN,               MVT::v16i32, Legal);
1473     setOperationAction(ISD::SMIN,               MVT::v8i64, Legal);
1474     setOperationAction(ISD::UMIN,               MVT::v16i32, Legal);
1475     setOperationAction(ISD::UMIN,               MVT::v8i64, Legal);
1476
1477     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1478     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1479
1480     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1481     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1482
1483     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1484
1485     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1486     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1487
1488     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1489     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1490
1491     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1492     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1493
1494     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1495     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1496     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1497     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1498     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1499     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1500
1501     if (Subtarget->hasCDI()) {
1502       setOperationAction(ISD::CTLZ,             MVT::v8i64,  Legal);
1503       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1504       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i64,  Legal);
1505       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i32, Legal);
1506
1507       setOperationAction(ISD::CTLZ,             MVT::v8i16,  Custom);
1508       setOperationAction(ISD::CTLZ,             MVT::v16i8,  Custom);
1509       setOperationAction(ISD::CTLZ,             MVT::v16i16, Custom);
1510       setOperationAction(ISD::CTLZ,             MVT::v32i8,  Custom);
1511       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i16,  Custom);
1512       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i8,  Custom);
1513       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v16i16, Custom);
1514       setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v32i8,  Custom);
1515
1516       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i64,  Custom);
1517       setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v16i32, Custom);
1518
1519       if (Subtarget->hasVLX()) {
1520         setOperationAction(ISD::CTLZ,             MVT::v4i64, Legal);
1521         setOperationAction(ISD::CTLZ,             MVT::v8i32, Legal);
1522         setOperationAction(ISD::CTLZ,             MVT::v2i64, Legal);
1523         setOperationAction(ISD::CTLZ,             MVT::v4i32, Legal);
1524         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Legal);
1525         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Legal);
1526         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Legal);
1527         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Legal);
1528
1529         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1530         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1531         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1532         setOperationAction(ISD::CTTZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1533       } else {
1534         setOperationAction(ISD::CTLZ,             MVT::v4i64, Custom);
1535         setOperationAction(ISD::CTLZ,             MVT::v8i32, Custom);
1536         setOperationAction(ISD::CTLZ,             MVT::v2i64, Custom);
1537         setOperationAction(ISD::CTLZ,             MVT::v4i32, Custom);
1538         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i64, Custom);
1539         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v8i32, Custom);
1540         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v2i64, Custom);
1541         setOperationAction(ISD::CTLZ_ZERO_UNDEF,  MVT::v4i32, Custom);
1542       }
1543     } // Subtarget->hasCDI()
1544
1545     if (Subtarget->hasDQI()) {
1546       setOperationAction(ISD::MUL,             MVT::v2i64, Legal);
1547       setOperationAction(ISD::MUL,             MVT::v4i64, Legal);
1548       setOperationAction(ISD::MUL,             MVT::v8i64, Legal);
1549     }
1550     // Custom lower several nodes.
1551     for (MVT VT : MVT::vector_valuetypes()) {
1552       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1553       if (EltSize == 1) {
1554         setOperationAction(ISD::AND, VT, Legal);
1555         setOperationAction(ISD::OR,  VT, Legal);
1556         setOperationAction(ISD::XOR,  VT, Legal);
1557       }
1558       if (EltSize >= 32 && VT.getSizeInBits() <= 512) {
1559         setOperationAction(ISD::MGATHER,  VT, Custom);
1560         setOperationAction(ISD::MSCATTER, VT, Custom);
1561       }
1562       // Extract subvector is special because the value type
1563       // (result) is 256/128-bit but the source is 512-bit wide.
1564       if (VT.is128BitVector() || VT.is256BitVector()) {
1565         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1566       }
1567       if (VT.getVectorElementType() == MVT::i1)
1568         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1569
1570       // Do not attempt to custom lower other non-512-bit vectors
1571       if (!VT.is512BitVector())
1572         continue;
1573
1574       if (EltSize >= 32) {
1575         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1576         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1577         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1578         setOperationAction(ISD::VSELECT,             VT, Legal);
1579         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1580         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1581         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1582         setOperationAction(ISD::MLOAD,               VT, Legal);
1583         setOperationAction(ISD::MSTORE,              VT, Legal);
1584       }
1585     }
1586     for (auto VT : { MVT::v64i8, MVT::v32i16, MVT::v16i32 }) {
1587       setOperationAction(ISD::SELECT, VT, Promote);
1588       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1589     }
1590   }// has  AVX-512
1591
1592   if (!Subtarget->useSoftFloat() && Subtarget->hasBWI()) {
1593     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1594     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1595
1596     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1597     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1598
1599     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1600     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1601     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1602     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1603     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1604     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1605     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1606     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1607     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1608     setOperationAction(ISD::MULHS,              MVT::v32i16, Legal);
1609     setOperationAction(ISD::MULHU,              MVT::v32i16, Legal);
1610     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i1, Legal);
1611     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i1, Legal);
1612     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v32i16, Custom);
1613     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v64i8, Custom);
1614     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i1, Custom);
1615     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i1, Custom);
1616     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v32i16, Custom);
1617     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v64i8, Custom);
1618     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v32i16, Custom);
1619     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v64i8, Custom);
1620     setOperationAction(ISD::SELECT,             MVT::v32i1, Custom);
1621     setOperationAction(ISD::SELECT,             MVT::v64i1, Custom);
1622     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i8, Custom);
1623     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i8, Custom);
1624     setOperationAction(ISD::SIGN_EXTEND,        MVT::v32i16, Custom);
1625     setOperationAction(ISD::ZERO_EXTEND,        MVT::v32i16, Custom);
1626     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i16, Custom);
1627     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i8, Custom);
1628     setOperationAction(ISD::SIGN_EXTEND,        MVT::v64i8, Custom);
1629     setOperationAction(ISD::ZERO_EXTEND,        MVT::v64i8, Custom);
1630     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i1, Custom);
1631     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i1, Custom);
1632     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v32i16, Custom);
1633     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v64i8, Custom);
1634     setOperationAction(ISD::VSELECT,            MVT::v32i16, Legal);
1635     setOperationAction(ISD::VSELECT,            MVT::v64i8, Legal);
1636     setOperationAction(ISD::TRUNCATE,           MVT::v32i1, Custom);
1637     setOperationAction(ISD::TRUNCATE,           MVT::v64i1, Custom);
1638     setOperationAction(ISD::TRUNCATE,           MVT::v32i8, Custom);
1639     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v32i1, Custom);
1640     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v64i1, Custom);
1641
1642     setOperationAction(ISD::SMAX,               MVT::v64i8, Legal);
1643     setOperationAction(ISD::SMAX,               MVT::v32i16, Legal);
1644     setOperationAction(ISD::UMAX,               MVT::v64i8, Legal);
1645     setOperationAction(ISD::UMAX,               MVT::v32i16, Legal);
1646     setOperationAction(ISD::SMIN,               MVT::v64i8, Legal);
1647     setOperationAction(ISD::SMIN,               MVT::v32i16, Legal);
1648     setOperationAction(ISD::UMIN,               MVT::v64i8, Legal);
1649     setOperationAction(ISD::UMIN,               MVT::v32i16, Legal);
1650
1651     setTruncStoreAction(MVT::v32i16,  MVT::v32i8, Legal);
1652     setTruncStoreAction(MVT::v16i16,  MVT::v16i8, Legal);
1653     if (Subtarget->hasVLX())
1654       setTruncStoreAction(MVT::v8i16,   MVT::v8i8,  Legal);
1655
1656     if (Subtarget->hasCDI()) {
1657       setOperationAction(ISD::CTLZ,            MVT::v32i16, Custom);
1658       setOperationAction(ISD::CTLZ,            MVT::v64i8,  Custom);
1659       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v32i16, Custom);
1660       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::v64i8,  Custom);
1661     }
1662
1663     for (auto VT : { MVT::v64i8, MVT::v32i16 }) {
1664       setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1665       setOperationAction(ISD::VSELECT,             VT, Legal);
1666     }
1667   }
1668
1669   if (!Subtarget->useSoftFloat() && Subtarget->hasVLX()) {
1670     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1671     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1672
1673     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1674     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1675     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i1, Custom);
1676     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1, Custom);
1677     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Custom);
1678     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v4i1, Custom);
1679     setOperationAction(ISD::SELECT,             MVT::v4i1, Custom);
1680     setOperationAction(ISD::SELECT,             MVT::v2i1, Custom);
1681     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i1, Custom);
1682     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i1, Custom);
1683     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i1, Custom);
1684     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i1, Custom);
1685
1686     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1687     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1688     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1689     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1690     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1691     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1692     setOperationAction(ISD::SRA,                MVT::v2i64, Custom);
1693     setOperationAction(ISD::SRA,                MVT::v4i64, Custom);
1694
1695     setOperationAction(ISD::SMAX,               MVT::v2i64, Legal);
1696     setOperationAction(ISD::SMAX,               MVT::v4i64, Legal);
1697     setOperationAction(ISD::UMAX,               MVT::v2i64, Legal);
1698     setOperationAction(ISD::UMAX,               MVT::v4i64, Legal);
1699     setOperationAction(ISD::SMIN,               MVT::v2i64, Legal);
1700     setOperationAction(ISD::SMIN,               MVT::v4i64, Legal);
1701     setOperationAction(ISD::UMIN,               MVT::v2i64, Legal);
1702     setOperationAction(ISD::UMIN,               MVT::v4i64, Legal);
1703   }
1704
1705   // We want to custom lower some of our intrinsics.
1706   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1707   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1708   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1709   if (!Subtarget->is64Bit())
1710     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1711
1712   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1713   // handle type legalization for these operations here.
1714   //
1715   // FIXME: We really should do custom legalization for addition and
1716   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1717   // than generic legalization for 64-bit multiplication-with-overflow, though.
1718   for (auto VT : { MVT::i8, MVT::i16, MVT::i32, MVT::i64 }) {
1719     if (VT == MVT::i64 && !Subtarget->is64Bit())
1720       continue;
1721     // Add/Sub/Mul with overflow operations are custom lowered.
1722     setOperationAction(ISD::SADDO, VT, Custom);
1723     setOperationAction(ISD::UADDO, VT, Custom);
1724     setOperationAction(ISD::SSUBO, VT, Custom);
1725     setOperationAction(ISD::USUBO, VT, Custom);
1726     setOperationAction(ISD::SMULO, VT, Custom);
1727     setOperationAction(ISD::UMULO, VT, Custom);
1728   }
1729
1730   if (!Subtarget->is64Bit()) {
1731     // These libcalls are not available in 32-bit.
1732     setLibcallName(RTLIB::SHL_I128, nullptr);
1733     setLibcallName(RTLIB::SRL_I128, nullptr);
1734     setLibcallName(RTLIB::SRA_I128, nullptr);
1735   }
1736
1737   // Combine sin / cos into one node or libcall if possible.
1738   if (Subtarget->hasSinCos()) {
1739     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1740     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1741     if (Subtarget->isTargetDarwin()) {
1742       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1743       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1744       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1745       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1746     }
1747   }
1748
1749   if (Subtarget->isTargetWin64()) {
1750     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1751     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1752     setOperationAction(ISD::SREM, MVT::i128, Custom);
1753     setOperationAction(ISD::UREM, MVT::i128, Custom);
1754     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1755     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1756   }
1757
1758   // We have target-specific dag combine patterns for the following nodes:
1759   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1760   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1761   setTargetDAGCombine(ISD::BITCAST);
1762   setTargetDAGCombine(ISD::VSELECT);
1763   setTargetDAGCombine(ISD::SELECT);
1764   setTargetDAGCombine(ISD::SHL);
1765   setTargetDAGCombine(ISD::SRA);
1766   setTargetDAGCombine(ISD::SRL);
1767   setTargetDAGCombine(ISD::OR);
1768   setTargetDAGCombine(ISD::AND);
1769   setTargetDAGCombine(ISD::ADD);
1770   setTargetDAGCombine(ISD::FADD);
1771   setTargetDAGCombine(ISD::FSUB);
1772   setTargetDAGCombine(ISD::FMA);
1773   setTargetDAGCombine(ISD::SUB);
1774   setTargetDAGCombine(ISD::LOAD);
1775   setTargetDAGCombine(ISD::MLOAD);
1776   setTargetDAGCombine(ISD::STORE);
1777   setTargetDAGCombine(ISD::MSTORE);
1778   setTargetDAGCombine(ISD::ZERO_EXTEND);
1779   setTargetDAGCombine(ISD::ANY_EXTEND);
1780   setTargetDAGCombine(ISD::SIGN_EXTEND);
1781   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1782   setTargetDAGCombine(ISD::SINT_TO_FP);
1783   setTargetDAGCombine(ISD::UINT_TO_FP);
1784   setTargetDAGCombine(ISD::SETCC);
1785   setTargetDAGCombine(ISD::BUILD_VECTOR);
1786   setTargetDAGCombine(ISD::MUL);
1787   setTargetDAGCombine(ISD::XOR);
1788
1789   computeRegisterProperties(Subtarget->getRegisterInfo());
1790
1791   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1792   MaxStoresPerMemsetOptSize = 8;
1793   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1794   MaxStoresPerMemcpyOptSize = 4;
1795   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1796   MaxStoresPerMemmoveOptSize = 4;
1797   setPrefLoopAlignment(4); // 2^4 bytes.
1798
1799   // A predictable cmov does not hurt on an in-order CPU.
1800   // FIXME: Use a CPU attribute to trigger this, not a CPU model.
1801   PredictableSelectIsExpensive = !Subtarget->isAtom();
1802   EnableExtLdPromotion = true;
1803   setPrefFunctionAlignment(4); // 2^4 bytes.
1804
1805   verifyIntrinsicTables();
1806 }
1807
1808 // This has so far only been implemented for 64-bit MachO.
1809 bool X86TargetLowering::useLoadStackGuardNode() const {
1810   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1811 }
1812
1813 TargetLoweringBase::LegalizeTypeAction
1814 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1815   if (ExperimentalVectorWideningLegalization &&
1816       VT.getVectorNumElements() != 1 &&
1817       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1818     return TypeWidenVector;
1819
1820   return TargetLoweringBase::getPreferredVectorAction(VT);
1821 }
1822
1823 EVT X86TargetLowering::getSetCCResultType(const DataLayout &DL, LLVMContext &,
1824                                           EVT VT) const {
1825   if (!VT.isVector())
1826     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1827
1828   if (VT.isSimple()) {
1829     MVT VVT = VT.getSimpleVT();
1830     const unsigned NumElts = VVT.getVectorNumElements();
1831     const MVT EltVT = VVT.getVectorElementType();
1832     if (VVT.is512BitVector()) {
1833       if (Subtarget->hasAVX512())
1834         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1835             EltVT == MVT::f32 || EltVT == MVT::f64)
1836           switch(NumElts) {
1837           case  8: return MVT::v8i1;
1838           case 16: return MVT::v16i1;
1839         }
1840       if (Subtarget->hasBWI())
1841         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1842           switch(NumElts) {
1843           case 32: return MVT::v32i1;
1844           case 64: return MVT::v64i1;
1845         }
1846     }
1847
1848     if (VVT.is256BitVector() || VVT.is128BitVector()) {
1849       if (Subtarget->hasVLX())
1850         if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1851             EltVT == MVT::f32 || EltVT == MVT::f64)
1852           switch(NumElts) {
1853           case 2: return MVT::v2i1;
1854           case 4: return MVT::v4i1;
1855           case 8: return MVT::v8i1;
1856         }
1857       if (Subtarget->hasBWI() && Subtarget->hasVLX())
1858         if (EltVT == MVT::i8 || EltVT == MVT::i16)
1859           switch(NumElts) {
1860           case  8: return MVT::v8i1;
1861           case 16: return MVT::v16i1;
1862           case 32: return MVT::v32i1;
1863         }
1864     }
1865   }
1866
1867   return VT.changeVectorElementTypeToInteger();
1868 }
1869
1870 /// Helper for getByValTypeAlignment to determine
1871 /// the desired ByVal argument alignment.
1872 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1873   if (MaxAlign == 16)
1874     return;
1875   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1876     if (VTy->getBitWidth() == 128)
1877       MaxAlign = 16;
1878   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1879     unsigned EltAlign = 0;
1880     getMaxByValAlign(ATy->getElementType(), EltAlign);
1881     if (EltAlign > MaxAlign)
1882       MaxAlign = EltAlign;
1883   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1884     for (auto *EltTy : STy->elements()) {
1885       unsigned EltAlign = 0;
1886       getMaxByValAlign(EltTy, EltAlign);
1887       if (EltAlign > MaxAlign)
1888         MaxAlign = EltAlign;
1889       if (MaxAlign == 16)
1890         break;
1891     }
1892   }
1893 }
1894
1895 /// Return the desired alignment for ByVal aggregate
1896 /// function arguments in the caller parameter area. For X86, aggregates
1897 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1898 /// are at 4-byte boundaries.
1899 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty,
1900                                                   const DataLayout &DL) const {
1901   if (Subtarget->is64Bit()) {
1902     // Max of 8 and alignment of type.
1903     unsigned TyAlign = DL.getABITypeAlignment(Ty);
1904     if (TyAlign > 8)
1905       return TyAlign;
1906     return 8;
1907   }
1908
1909   unsigned Align = 4;
1910   if (Subtarget->hasSSE1())
1911     getMaxByValAlign(Ty, Align);
1912   return Align;
1913 }
1914
1915 /// Returns the target specific optimal type for load
1916 /// and store operations as a result of memset, memcpy, and memmove
1917 /// lowering. If DstAlign is zero that means it's safe to destination
1918 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1919 /// means there isn't a need to check it against alignment requirement,
1920 /// probably because the source does not need to be loaded. If 'IsMemset' is
1921 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1922 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1923 /// source is constant so it does not need to be loaded.
1924 /// It returns EVT::Other if the type should be determined using generic
1925 /// target-independent logic.
1926 EVT
1927 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1928                                        unsigned DstAlign, unsigned SrcAlign,
1929                                        bool IsMemset, bool ZeroMemset,
1930                                        bool MemcpyStrSrc,
1931                                        MachineFunction &MF) const {
1932   const Function *F = MF.getFunction();
1933   if ((!IsMemset || ZeroMemset) &&
1934       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1935     if (Size >= 16 &&
1936         (!Subtarget->isUnalignedMem16Slow() ||
1937          ((DstAlign == 0 || DstAlign >= 16) &&
1938           (SrcAlign == 0 || SrcAlign >= 16)))) {
1939       if (Size >= 32) {
1940         // FIXME: Check if unaligned 32-byte accesses are slow.
1941         if (Subtarget->hasInt256())
1942           return MVT::v8i32;
1943         if (Subtarget->hasFp256())
1944           return MVT::v8f32;
1945       }
1946       if (Subtarget->hasSSE2())
1947         return MVT::v4i32;
1948       if (Subtarget->hasSSE1())
1949         return MVT::v4f32;
1950     } else if (!MemcpyStrSrc && Size >= 8 &&
1951                !Subtarget->is64Bit() &&
1952                Subtarget->hasSSE2()) {
1953       // Do not use f64 to lower memcpy if source is string constant. It's
1954       // better to use i32 to avoid the loads.
1955       return MVT::f64;
1956     }
1957   }
1958   // This is a compromise. If we reach here, unaligned accesses may be slow on
1959   // this target. However, creating smaller, aligned accesses could be even
1960   // slower and would certainly be a lot more code.
1961   if (Subtarget->is64Bit() && Size >= 8)
1962     return MVT::i64;
1963   return MVT::i32;
1964 }
1965
1966 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1967   if (VT == MVT::f32)
1968     return X86ScalarSSEf32;
1969   else if (VT == MVT::f64)
1970     return X86ScalarSSEf64;
1971   return true;
1972 }
1973
1974 bool
1975 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1976                                                   unsigned,
1977                                                   unsigned,
1978                                                   bool *Fast) const {
1979   if (Fast) {
1980     switch (VT.getSizeInBits()) {
1981     default:
1982       // 8-byte and under are always assumed to be fast.
1983       *Fast = true;
1984       break;
1985     case 128:
1986       *Fast = !Subtarget->isUnalignedMem16Slow();
1987       break;
1988     case 256:
1989       *Fast = !Subtarget->isUnalignedMem32Slow();
1990       break;
1991     // TODO: What about AVX-512 (512-bit) accesses?
1992     }
1993   }
1994   // Misaligned accesses of any size are always allowed.
1995   return true;
1996 }
1997
1998 /// Return the entry encoding for a jump table in the
1999 /// current function.  The returned value is a member of the
2000 /// MachineJumpTableInfo::JTEntryKind enum.
2001 unsigned X86TargetLowering::getJumpTableEncoding() const {
2002   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
2003   // symbol.
2004   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2005       Subtarget->isPICStyleGOT())
2006     return MachineJumpTableInfo::EK_Custom32;
2007
2008   // Otherwise, use the normal jump table encoding heuristics.
2009   return TargetLowering::getJumpTableEncoding();
2010 }
2011
2012 bool X86TargetLowering::useSoftFloat() const {
2013   return Subtarget->useSoftFloat();
2014 }
2015
2016 const MCExpr *
2017 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
2018                                              const MachineBasicBlock *MBB,
2019                                              unsigned uid,MCContext &Ctx) const{
2020   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
2021          Subtarget->isPICStyleGOT());
2022   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
2023   // entries.
2024   return MCSymbolRefExpr::create(MBB->getSymbol(),
2025                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
2026 }
2027
2028 /// Returns relocation base for the given PIC jumptable.
2029 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
2030                                                     SelectionDAG &DAG) const {
2031   if (!Subtarget->is64Bit())
2032     // This doesn't have SDLoc associated with it, but is not really the
2033     // same as a Register.
2034     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
2035                        getPointerTy(DAG.getDataLayout()));
2036   return Table;
2037 }
2038
2039 /// This returns the relocation base for the given PIC jumptable,
2040 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
2041 const MCExpr *X86TargetLowering::
2042 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
2043                              MCContext &Ctx) const {
2044   // X86-64 uses RIP relative addressing based on the jump table label.
2045   if (Subtarget->isPICStyleRIPRel())
2046     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
2047
2048   // Otherwise, the reference is relative to the PIC base.
2049   return MCSymbolRefExpr::create(MF->getPICBaseSymbol(), Ctx);
2050 }
2051
2052 std::pair<const TargetRegisterClass *, uint8_t>
2053 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
2054                                            MVT VT) const {
2055   const TargetRegisterClass *RRC = nullptr;
2056   uint8_t Cost = 1;
2057   switch (VT.SimpleTy) {
2058   default:
2059     return TargetLowering::findRepresentativeClass(TRI, VT);
2060   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
2061     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
2062     break;
2063   case MVT::x86mmx:
2064     RRC = &X86::VR64RegClass;
2065     break;
2066   case MVT::f32: case MVT::f64:
2067   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
2068   case MVT::v4f32: case MVT::v2f64:
2069   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
2070   case MVT::v4f64:
2071     RRC = &X86::VR128RegClass;
2072     break;
2073   }
2074   return std::make_pair(RRC, Cost);
2075 }
2076
2077 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
2078                                                unsigned &Offset) const {
2079   if (!Subtarget->isTargetLinux())
2080     return false;
2081
2082   if (Subtarget->is64Bit()) {
2083     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
2084     Offset = 0x28;
2085     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2086       AddressSpace = 256;
2087     else
2088       AddressSpace = 257;
2089   } else {
2090     // %gs:0x14 on i386
2091     Offset = 0x14;
2092     AddressSpace = 256;
2093   }
2094   return true;
2095 }
2096
2097 Value *X86TargetLowering::getSafeStackPointerLocation(IRBuilder<> &IRB) const {
2098   if (!Subtarget->isTargetAndroid())
2099     return TargetLowering::getSafeStackPointerLocation(IRB);
2100
2101   // Android provides a fixed TLS slot for the SafeStack pointer. See the
2102   // definition of TLS_SLOT_SAFESTACK in
2103   // https://android.googlesource.com/platform/bionic/+/master/libc/private/bionic_tls.h
2104   unsigned AddressSpace, Offset;
2105   if (Subtarget->is64Bit()) {
2106     // %fs:0x48, unless we're using a Kernel code model, in which case it's %gs:
2107     Offset = 0x48;
2108     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
2109       AddressSpace = 256;
2110     else
2111       AddressSpace = 257;
2112   } else {
2113     // %gs:0x24 on i386
2114     Offset = 0x24;
2115     AddressSpace = 256;
2116   }
2117
2118   return ConstantExpr::getIntToPtr(
2119       ConstantInt::get(Type::getInt32Ty(IRB.getContext()), Offset),
2120       Type::getInt8PtrTy(IRB.getContext())->getPointerTo(AddressSpace));
2121 }
2122
2123 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
2124                                             unsigned DestAS) const {
2125   assert(SrcAS != DestAS && "Expected different address spaces!");
2126
2127   return SrcAS < 256 && DestAS < 256;
2128 }
2129
2130 //===----------------------------------------------------------------------===//
2131 //               Return Value Calling Convention Implementation
2132 //===----------------------------------------------------------------------===//
2133
2134 #include "X86GenCallingConv.inc"
2135
2136 bool X86TargetLowering::CanLowerReturn(
2137     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2138     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2139   SmallVector<CCValAssign, 16> RVLocs;
2140   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2141   return CCInfo.CheckReturn(Outs, RetCC_X86);
2142 }
2143
2144 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2145   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2146   return ScratchRegs;
2147 }
2148
2149 SDValue
2150 X86TargetLowering::LowerReturn(SDValue Chain,
2151                                CallingConv::ID CallConv, bool isVarArg,
2152                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2153                                const SmallVectorImpl<SDValue> &OutVals,
2154                                SDLoc dl, SelectionDAG &DAG) const {
2155   MachineFunction &MF = DAG.getMachineFunction();
2156   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2157
2158   SmallVector<CCValAssign, 16> RVLocs;
2159   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2160   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2161
2162   SDValue Flag;
2163   SmallVector<SDValue, 6> RetOps;
2164   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2165   // Operand #1 = Bytes To Pop
2166   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(), dl,
2167                    MVT::i16));
2168
2169   // Copy the result values into the output registers.
2170   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2171     CCValAssign &VA = RVLocs[i];
2172     assert(VA.isRegLoc() && "Can only return in registers!");
2173     SDValue ValToCopy = OutVals[i];
2174     EVT ValVT = ValToCopy.getValueType();
2175
2176     // Promote values to the appropriate types.
2177     if (VA.getLocInfo() == CCValAssign::SExt)
2178       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2179     else if (VA.getLocInfo() == CCValAssign::ZExt)
2180       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2181     else if (VA.getLocInfo() == CCValAssign::AExt) {
2182       if (ValVT.isVector() && ValVT.getVectorElementType() == MVT::i1)
2183         ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2184       else
2185         ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2186     }
2187     else if (VA.getLocInfo() == CCValAssign::BCvt)
2188       ValToCopy = DAG.getBitcast(VA.getLocVT(), ValToCopy);
2189
2190     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2191            "Unexpected FP-extend for return value.");
2192
2193     // If this is x86-64, and we disabled SSE, we can't return FP values,
2194     // or SSE or MMX vectors.
2195     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2196          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2197           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2198       report_fatal_error("SSE register return with SSE disabled");
2199     }
2200     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2201     // llvm-gcc has never done it right and no one has noticed, so this
2202     // should be OK for now.
2203     if (ValVT == MVT::f64 &&
2204         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2205       report_fatal_error("SSE2 register return with SSE2 disabled");
2206
2207     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2208     // the RET instruction and handled by the FP Stackifier.
2209     if (VA.getLocReg() == X86::FP0 ||
2210         VA.getLocReg() == X86::FP1) {
2211       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2212       // change the value to the FP stack register class.
2213       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2214         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2215       RetOps.push_back(ValToCopy);
2216       // Don't emit a copytoreg.
2217       continue;
2218     }
2219
2220     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2221     // which is returned in RAX / RDX.
2222     if (Subtarget->is64Bit()) {
2223       if (ValVT == MVT::x86mmx) {
2224         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2225           ValToCopy = DAG.getBitcast(MVT::i64, ValToCopy);
2226           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2227                                   ValToCopy);
2228           // If we don't have SSE2 available, convert to v4f32 so the generated
2229           // register is legal.
2230           if (!Subtarget->hasSSE2())
2231             ValToCopy = DAG.getBitcast(MVT::v4f32, ValToCopy);
2232         }
2233       }
2234     }
2235
2236     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2237     Flag = Chain.getValue(1);
2238     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2239   }
2240
2241   // All x86 ABIs require that for returning structs by value we copy
2242   // the sret argument into %rax/%eax (depending on ABI) for the return.
2243   // We saved the argument into a virtual register in the entry block,
2244   // so now we copy the value out and into %rax/%eax.
2245   //
2246   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2247   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2248   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2249   // either case FuncInfo->setSRetReturnReg() will have been called.
2250   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2251     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg,
2252                                      getPointerTy(MF.getDataLayout()));
2253
2254     unsigned RetValReg
2255         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2256           X86::RAX : X86::EAX;
2257     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2258     Flag = Chain.getValue(1);
2259
2260     // RAX/EAX now acts like a return value.
2261     RetOps.push_back(
2262         DAG.getRegister(RetValReg, getPointerTy(DAG.getDataLayout())));
2263   }
2264
2265   RetOps[0] = Chain;  // Update chain.
2266
2267   // Add the flag if we have it.
2268   if (Flag.getNode())
2269     RetOps.push_back(Flag);
2270
2271   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2272 }
2273
2274 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2275   if (N->getNumValues() != 1)
2276     return false;
2277   if (!N->hasNUsesOfValue(1, 0))
2278     return false;
2279
2280   SDValue TCChain = Chain;
2281   SDNode *Copy = *N->use_begin();
2282   if (Copy->getOpcode() == ISD::CopyToReg) {
2283     // If the copy has a glue operand, we conservatively assume it isn't safe to
2284     // perform a tail call.
2285     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2286       return false;
2287     TCChain = Copy->getOperand(0);
2288   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2289     return false;
2290
2291   bool HasRet = false;
2292   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2293        UI != UE; ++UI) {
2294     if (UI->getOpcode() != X86ISD::RET_FLAG)
2295       return false;
2296     // If we are returning more than one value, we can definitely
2297     // not make a tail call see PR19530
2298     if (UI->getNumOperands() > 4)
2299       return false;
2300     if (UI->getNumOperands() == 4 &&
2301         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2302       return false;
2303     HasRet = true;
2304   }
2305
2306   if (!HasRet)
2307     return false;
2308
2309   Chain = TCChain;
2310   return true;
2311 }
2312
2313 EVT
2314 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2315                                             ISD::NodeType ExtendKind) const {
2316   MVT ReturnMVT;
2317   // TODO: Is this also valid on 32-bit?
2318   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2319     ReturnMVT = MVT::i8;
2320   else
2321     ReturnMVT = MVT::i32;
2322
2323   EVT MinVT = getRegisterType(Context, ReturnMVT);
2324   return VT.bitsLT(MinVT) ? MinVT : VT;
2325 }
2326
2327 /// Lower the result values of a call into the
2328 /// appropriate copies out of appropriate physical registers.
2329 ///
2330 SDValue
2331 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2332                                    CallingConv::ID CallConv, bool isVarArg,
2333                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2334                                    SDLoc dl, SelectionDAG &DAG,
2335                                    SmallVectorImpl<SDValue> &InVals) const {
2336
2337   // Assign locations to each value returned by this call.
2338   SmallVector<CCValAssign, 16> RVLocs;
2339   bool Is64Bit = Subtarget->is64Bit();
2340   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2341                  *DAG.getContext());
2342   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2343
2344   // Copy all of the result registers out of their specified physreg.
2345   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2346     CCValAssign &VA = RVLocs[i];
2347     EVT CopyVT = VA.getLocVT();
2348
2349     // If this is x86-64, and we disabled SSE, we can't return FP values
2350     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2351         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2352       report_fatal_error("SSE register return with SSE disabled");
2353     }
2354
2355     // If we prefer to use the value in xmm registers, copy it out as f80 and
2356     // use a truncate to move it from fp stack reg to xmm reg.
2357     bool RoundAfterCopy = false;
2358     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2359         isScalarFPTypeInSSEReg(VA.getValVT())) {
2360       CopyVT = MVT::f80;
2361       RoundAfterCopy = (CopyVT != VA.getLocVT());
2362     }
2363
2364     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2365                                CopyVT, InFlag).getValue(1);
2366     SDValue Val = Chain.getValue(0);
2367
2368     if (RoundAfterCopy)
2369       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2370                         // This truncation won't change the value.
2371                         DAG.getIntPtrConstant(1, dl));
2372
2373     if (VA.isExtInLoc() && VA.getValVT().getScalarType() == MVT::i1)
2374       Val = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val);
2375
2376     InFlag = Chain.getValue(2);
2377     InVals.push_back(Val);
2378   }
2379
2380   return Chain;
2381 }
2382
2383 //===----------------------------------------------------------------------===//
2384 //                C & StdCall & Fast Calling Convention implementation
2385 //===----------------------------------------------------------------------===//
2386 //  StdCall calling convention seems to be standard for many Windows' API
2387 //  routines and around. It differs from C calling convention just a little:
2388 //  callee should clean up the stack, not caller. Symbols should be also
2389 //  decorated in some fancy way :) It doesn't support any vector arguments.
2390 //  For info on fast calling convention see Fast Calling Convention (tail call)
2391 //  implementation LowerX86_32FastCCCallTo.
2392
2393 /// CallIsStructReturn - Determines whether a call uses struct return
2394 /// semantics.
2395 enum StructReturnType {
2396   NotStructReturn,
2397   RegStructReturn,
2398   StackStructReturn
2399 };
2400 static StructReturnType
2401 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2402   if (Outs.empty())
2403     return NotStructReturn;
2404
2405   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2406   if (!Flags.isSRet())
2407     return NotStructReturn;
2408   if (Flags.isInReg())
2409     return RegStructReturn;
2410   return StackStructReturn;
2411 }
2412
2413 /// Determines whether a function uses struct return semantics.
2414 static StructReturnType
2415 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2416   if (Ins.empty())
2417     return NotStructReturn;
2418
2419   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2420   if (!Flags.isSRet())
2421     return NotStructReturn;
2422   if (Flags.isInReg())
2423     return RegStructReturn;
2424   return StackStructReturn;
2425 }
2426
2427 /// Make a copy of an aggregate at address specified by "Src" to address
2428 /// "Dst" with size and alignment information specified by the specific
2429 /// parameter attribute. The copy will be passed as a byval function parameter.
2430 static SDValue
2431 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2432                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2433                           SDLoc dl) {
2434   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), dl, MVT::i32);
2435
2436   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2437                        /*isVolatile*/false, /*AlwaysInline=*/true,
2438                        /*isTailCall*/false,
2439                        MachinePointerInfo(), MachinePointerInfo());
2440 }
2441
2442 /// Return true if the calling convention is one that we can guarantee TCO for.
2443 static bool canGuaranteeTCO(CallingConv::ID CC) {
2444   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2445           CC == CallingConv::HiPE || CC == CallingConv::HHVM);
2446 }
2447
2448 /// Return true if we might ever do TCO for calls with this calling convention.
2449 static bool mayTailCallThisCC(CallingConv::ID CC) {
2450   switch (CC) {
2451   // C calling conventions:
2452   case CallingConv::C:
2453   case CallingConv::X86_64_Win64:
2454   case CallingConv::X86_64_SysV:
2455   // Callee pop conventions:
2456   case CallingConv::X86_ThisCall:
2457   case CallingConv::X86_StdCall:
2458   case CallingConv::X86_VectorCall:
2459   case CallingConv::X86_FastCall:
2460     return true;
2461   default:
2462     return canGuaranteeTCO(CC);
2463   }
2464 }
2465
2466 /// Return true if the function is being made into a tailcall target by
2467 /// changing its ABI.
2468 static bool shouldGuaranteeTCO(CallingConv::ID CC, bool GuaranteedTailCallOpt) {
2469   return GuaranteedTailCallOpt && canGuaranteeTCO(CC);
2470 }
2471
2472 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2473   auto Attr =
2474       CI->getParent()->getParent()->getFnAttribute("disable-tail-calls");
2475   if (!CI->isTailCall() || Attr.getValueAsString() == "true")
2476     return false;
2477
2478   CallSite CS(CI);
2479   CallingConv::ID CalleeCC = CS.getCallingConv();
2480   if (!mayTailCallThisCC(CalleeCC))
2481     return false;
2482
2483   return true;
2484 }
2485
2486 SDValue
2487 X86TargetLowering::LowerMemArgument(SDValue Chain,
2488                                     CallingConv::ID CallConv,
2489                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2490                                     SDLoc dl, SelectionDAG &DAG,
2491                                     const CCValAssign &VA,
2492                                     MachineFrameInfo *MFI,
2493                                     unsigned i) const {
2494   // Create the nodes corresponding to a load from this parameter slot.
2495   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2496   bool AlwaysUseMutable = shouldGuaranteeTCO(
2497       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2498   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2499   EVT ValVT;
2500
2501   // If value is passed by pointer we have address passed instead of the value
2502   // itself.
2503   bool ExtendedInMem = VA.isExtInLoc() &&
2504     VA.getValVT().getScalarType() == MVT::i1;
2505
2506   if (VA.getLocInfo() == CCValAssign::Indirect || ExtendedInMem)
2507     ValVT = VA.getLocVT();
2508   else
2509     ValVT = VA.getValVT();
2510
2511   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2512   // changed with more analysis.
2513   // In case of tail call optimization mark all arguments mutable. Since they
2514   // could be overwritten by lowering of arguments in case of a tail call.
2515   if (Flags.isByVal()) {
2516     unsigned Bytes = Flags.getByValSize();
2517     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2518     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2519     return DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2520   } else {
2521     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2522                                     VA.getLocMemOffset(), isImmutable);
2523     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
2524     SDValue Val = DAG.getLoad(
2525         ValVT, dl, Chain, FIN,
2526         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI), false,
2527         false, false, 0);
2528     return ExtendedInMem ?
2529       DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), Val) : Val;
2530   }
2531 }
2532
2533 // FIXME: Get this from tablegen.
2534 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2535                                                 const X86Subtarget *Subtarget) {
2536   assert(Subtarget->is64Bit());
2537
2538   if (Subtarget->isCallingConvWin64(CallConv)) {
2539     static const MCPhysReg GPR64ArgRegsWin64[] = {
2540       X86::RCX, X86::RDX, X86::R8,  X86::R9
2541     };
2542     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2543   }
2544
2545   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2546     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2547   };
2548   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2549 }
2550
2551 // FIXME: Get this from tablegen.
2552 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2553                                                 CallingConv::ID CallConv,
2554                                                 const X86Subtarget *Subtarget) {
2555   assert(Subtarget->is64Bit());
2556   if (Subtarget->isCallingConvWin64(CallConv)) {
2557     // The XMM registers which might contain var arg parameters are shadowed
2558     // in their paired GPR.  So we only need to save the GPR to their home
2559     // slots.
2560     // TODO: __vectorcall will change this.
2561     return None;
2562   }
2563
2564   const Function *Fn = MF.getFunction();
2565   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2566   bool isSoftFloat = Subtarget->useSoftFloat();
2567   assert(!(isSoftFloat && NoImplicitFloatOps) &&
2568          "SSE register cannot be used when SSE is disabled!");
2569   if (isSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
2570     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2571     // registers.
2572     return None;
2573
2574   static const MCPhysReg XMMArgRegs64Bit[] = {
2575     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2576     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2577   };
2578   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2579 }
2580
2581 SDValue X86TargetLowering::LowerFormalArguments(
2582     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2583     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc dl, SelectionDAG &DAG,
2584     SmallVectorImpl<SDValue> &InVals) const {
2585   MachineFunction &MF = DAG.getMachineFunction();
2586   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2587   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2588
2589   const Function* Fn = MF.getFunction();
2590   if (Fn->hasExternalLinkage() &&
2591       Subtarget->isTargetCygMing() &&
2592       Fn->getName() == "main")
2593     FuncInfo->setForceFramePointer(true);
2594
2595   MachineFrameInfo *MFI = MF.getFrameInfo();
2596   bool Is64Bit = Subtarget->is64Bit();
2597   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2598
2599   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
2600          "Var args not supported with calling convention fastcc, ghc or hipe");
2601
2602   // Assign locations to all of the incoming arguments.
2603   SmallVector<CCValAssign, 16> ArgLocs;
2604   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2605
2606   // Allocate shadow area for Win64
2607   if (IsWin64)
2608     CCInfo.AllocateStack(32, 8);
2609
2610   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2611
2612   unsigned LastVal = ~0U;
2613   SDValue ArgValue;
2614   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2615     CCValAssign &VA = ArgLocs[i];
2616     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2617     // places.
2618     assert(VA.getValNo() != LastVal &&
2619            "Don't support value assigned to multiple locs yet");
2620     (void)LastVal;
2621     LastVal = VA.getValNo();
2622
2623     if (VA.isRegLoc()) {
2624       EVT RegVT = VA.getLocVT();
2625       const TargetRegisterClass *RC;
2626       if (RegVT == MVT::i32)
2627         RC = &X86::GR32RegClass;
2628       else if (Is64Bit && RegVT == MVT::i64)
2629         RC = &X86::GR64RegClass;
2630       else if (RegVT == MVT::f32)
2631         RC = &X86::FR32RegClass;
2632       else if (RegVT == MVT::f64)
2633         RC = &X86::FR64RegClass;
2634       else if (RegVT.is512BitVector())
2635         RC = &X86::VR512RegClass;
2636       else if (RegVT.is256BitVector())
2637         RC = &X86::VR256RegClass;
2638       else if (RegVT.is128BitVector())
2639         RC = &X86::VR128RegClass;
2640       else if (RegVT == MVT::x86mmx)
2641         RC = &X86::VR64RegClass;
2642       else if (RegVT == MVT::i1)
2643         RC = &X86::VK1RegClass;
2644       else if (RegVT == MVT::v8i1)
2645         RC = &X86::VK8RegClass;
2646       else if (RegVT == MVT::v16i1)
2647         RC = &X86::VK16RegClass;
2648       else if (RegVT == MVT::v32i1)
2649         RC = &X86::VK32RegClass;
2650       else if (RegVT == MVT::v64i1)
2651         RC = &X86::VK64RegClass;
2652       else
2653         llvm_unreachable("Unknown argument type!");
2654
2655       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2656       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2657
2658       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2659       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2660       // right size.
2661       if (VA.getLocInfo() == CCValAssign::SExt)
2662         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2663                                DAG.getValueType(VA.getValVT()));
2664       else if (VA.getLocInfo() == CCValAssign::ZExt)
2665         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2666                                DAG.getValueType(VA.getValVT()));
2667       else if (VA.getLocInfo() == CCValAssign::BCvt)
2668         ArgValue = DAG.getBitcast(VA.getValVT(), ArgValue);
2669
2670       if (VA.isExtInLoc()) {
2671         // Handle MMX values passed in XMM regs.
2672         if (RegVT.isVector() && VA.getValVT().getScalarType() != MVT::i1)
2673           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2674         else
2675           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2676       }
2677     } else {
2678       assert(VA.isMemLoc());
2679       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2680     }
2681
2682     // If value is passed via pointer - do a load.
2683     if (VA.getLocInfo() == CCValAssign::Indirect)
2684       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2685                              MachinePointerInfo(), false, false, false, 0);
2686
2687     InVals.push_back(ArgValue);
2688   }
2689
2690   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2691     // All x86 ABIs require that for returning structs by value we copy the
2692     // sret argument into %rax/%eax (depending on ABI) for the return. Save
2693     // the argument into a virtual register so that we can access it from the
2694     // return points.
2695     if (Ins[i].Flags.isSRet()) {
2696       unsigned Reg = FuncInfo->getSRetReturnReg();
2697       if (!Reg) {
2698         MVT PtrTy = getPointerTy(DAG.getDataLayout());
2699         Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2700         FuncInfo->setSRetReturnReg(Reg);
2701       }
2702       SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2703       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2704       break;
2705     }
2706   }
2707
2708   unsigned StackSize = CCInfo.getNextStackOffset();
2709   // Align stack specially for tail calls.
2710   if (shouldGuaranteeTCO(CallConv,
2711                          MF.getTarget().Options.GuaranteedTailCallOpt))
2712     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2713
2714   // If the function takes variable number of arguments, make a frame index for
2715   // the start of the first vararg value... for expansion of llvm.va_start. We
2716   // can skip this if there are no va_start calls.
2717   if (MFI->hasVAStart() &&
2718       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2719                    CallConv != CallingConv::X86_ThisCall))) {
2720     FuncInfo->setVarArgsFrameIndex(
2721         MFI->CreateFixedObject(1, StackSize, true));
2722   }
2723
2724   MachineModuleInfo &MMI = MF.getMMI();
2725
2726   // Figure out if XMM registers are in use.
2727   assert(!(Subtarget->useSoftFloat() &&
2728            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2729          "SSE register cannot be used when SSE is disabled!");
2730
2731   // 64-bit calling conventions support varargs and register parameters, so we
2732   // have to do extra work to spill them in the prologue.
2733   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2734     // Find the first unallocated argument registers.
2735     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2736     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2737     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2738     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2739     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2740            "SSE register cannot be used when SSE is disabled!");
2741
2742     // Gather all the live in physical registers.
2743     SmallVector<SDValue, 6> LiveGPRs;
2744     SmallVector<SDValue, 8> LiveXMMRegs;
2745     SDValue ALVal;
2746     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2747       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2748       LiveGPRs.push_back(
2749           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2750     }
2751     if (!ArgXMMs.empty()) {
2752       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2753       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2754       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2755         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2756         LiveXMMRegs.push_back(
2757             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2758       }
2759     }
2760
2761     if (IsWin64) {
2762       // Get to the caller-allocated home save location.  Add 8 to account
2763       // for the return address.
2764       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2765       FuncInfo->setRegSaveFrameIndex(
2766           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2767       // Fixup to set vararg frame on shadow area (4 x i64).
2768       if (NumIntRegs < 4)
2769         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2770     } else {
2771       // For X86-64, if there are vararg parameters that are passed via
2772       // registers, then we must store them to their spots on the stack so
2773       // they may be loaded by deferencing the result of va_next.
2774       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2775       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2776       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2777           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2778     }
2779
2780     // Store the integer parameter registers.
2781     SmallVector<SDValue, 8> MemOps;
2782     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2783                                       getPointerTy(DAG.getDataLayout()));
2784     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2785     for (SDValue Val : LiveGPRs) {
2786       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2787                                 RSFIN, DAG.getIntPtrConstant(Offset, dl));
2788       SDValue Store =
2789           DAG.getStore(Val.getValue(1), dl, Val, FIN,
2790                        MachinePointerInfo::getFixedStack(
2791                            DAG.getMachineFunction(),
2792                            FuncInfo->getRegSaveFrameIndex(), Offset),
2793                        false, false, 0);
2794       MemOps.push_back(Store);
2795       Offset += 8;
2796     }
2797
2798     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2799       // Now store the XMM (fp + vector) parameter registers.
2800       SmallVector<SDValue, 12> SaveXMMOps;
2801       SaveXMMOps.push_back(Chain);
2802       SaveXMMOps.push_back(ALVal);
2803       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2804                              FuncInfo->getRegSaveFrameIndex(), dl));
2805       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2806                              FuncInfo->getVarArgsFPOffset(), dl));
2807       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2808                         LiveXMMRegs.end());
2809       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2810                                    MVT::Other, SaveXMMOps));
2811     }
2812
2813     if (!MemOps.empty())
2814       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2815   }
2816
2817   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2818     // Find the largest legal vector type.
2819     MVT VecVT = MVT::Other;
2820     // FIXME: Only some x86_32 calling conventions support AVX512.
2821     if (Subtarget->hasAVX512() &&
2822         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2823                      CallConv == CallingConv::Intel_OCL_BI)))
2824       VecVT = MVT::v16f32;
2825     else if (Subtarget->hasAVX())
2826       VecVT = MVT::v8f32;
2827     else if (Subtarget->hasSSE2())
2828       VecVT = MVT::v4f32;
2829
2830     // We forward some GPRs and some vector types.
2831     SmallVector<MVT, 2> RegParmTypes;
2832     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2833     RegParmTypes.push_back(IntVT);
2834     if (VecVT != MVT::Other)
2835       RegParmTypes.push_back(VecVT);
2836
2837     // Compute the set of forwarded registers. The rest are scratch.
2838     SmallVectorImpl<ForwardedRegister> &Forwards =
2839         FuncInfo->getForwardedMustTailRegParms();
2840     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2841
2842     // Conservatively forward AL on x86_64, since it might be used for varargs.
2843     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2844       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2845       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2846     }
2847
2848     // Copy all forwards from physical to virtual registers.
2849     for (ForwardedRegister &F : Forwards) {
2850       // FIXME: Can we use a less constrained schedule?
2851       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2852       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2853       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2854     }
2855   }
2856
2857   // Some CCs need callee pop.
2858   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2859                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2860     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2861   } else {
2862     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2863     // If this is an sret function, the return should pop the hidden pointer.
2864     if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
2865         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2866         argsAreStructReturn(Ins) == StackStructReturn)
2867       FuncInfo->setBytesToPopOnReturn(4);
2868   }
2869
2870   if (!Is64Bit) {
2871     // RegSaveFrameIndex is X86-64 only.
2872     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2873     if (CallConv == CallingConv::X86_FastCall ||
2874         CallConv == CallingConv::X86_ThisCall)
2875       // fastcc functions can't have varargs.
2876       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2877   }
2878
2879   FuncInfo->setArgumentStackSize(StackSize);
2880
2881   if (MMI.hasWinEHFuncInfo(Fn)) {
2882     if (Is64Bit) {
2883       int UnwindHelpFI = MFI->CreateStackObject(8, 8, /*isSS=*/false);
2884       SDValue StackSlot = DAG.getFrameIndex(UnwindHelpFI, MVT::i64);
2885       MMI.getWinEHFuncInfo(MF.getFunction()).UnwindHelpFrameIdx = UnwindHelpFI;
2886       SDValue Neg2 = DAG.getConstant(-2, dl, MVT::i64);
2887       Chain = DAG.getStore(Chain, dl, Neg2, StackSlot,
2888                            MachinePointerInfo::getFixedStack(
2889                                DAG.getMachineFunction(), UnwindHelpFI),
2890                            /*isVolatile=*/true,
2891                            /*isNonTemporal=*/false, /*Alignment=*/0);
2892     }
2893   }
2894
2895   return Chain;
2896 }
2897
2898 SDValue
2899 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2900                                     SDValue StackPtr, SDValue Arg,
2901                                     SDLoc dl, SelectionDAG &DAG,
2902                                     const CCValAssign &VA,
2903                                     ISD::ArgFlagsTy Flags) const {
2904   unsigned LocMemOffset = VA.getLocMemOffset();
2905   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset, dl);
2906   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
2907                        StackPtr, PtrOff);
2908   if (Flags.isByVal())
2909     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2910
2911   return DAG.getStore(
2912       Chain, dl, Arg, PtrOff,
2913       MachinePointerInfo::getStack(DAG.getMachineFunction(), LocMemOffset),
2914       false, false, 0);
2915 }
2916
2917 /// Emit a load of return address if tail call
2918 /// optimization is performed and it is required.
2919 SDValue
2920 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2921                                            SDValue &OutRetAddr, SDValue Chain,
2922                                            bool IsTailCall, bool Is64Bit,
2923                                            int FPDiff, SDLoc dl) const {
2924   // Adjust the Return address stack slot.
2925   EVT VT = getPointerTy(DAG.getDataLayout());
2926   OutRetAddr = getReturnAddressFrameIndex(DAG);
2927
2928   // Load the "old" Return address.
2929   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2930                            false, false, false, 0);
2931   return SDValue(OutRetAddr.getNode(), 1);
2932 }
2933
2934 /// Emit a store of the return address if tail call
2935 /// optimization is performed and it is required (FPDiff!=0).
2936 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2937                                         SDValue Chain, SDValue RetAddrFrIdx,
2938                                         EVT PtrVT, unsigned SlotSize,
2939                                         int FPDiff, SDLoc dl) {
2940   // Store the return address to the appropriate stack slot.
2941   if (!FPDiff) return Chain;
2942   // Calculate the new stack slot for the return address.
2943   int NewReturnAddrFI =
2944     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2945                                          false);
2946   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2947   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2948                        MachinePointerInfo::getFixedStack(
2949                            DAG.getMachineFunction(), NewReturnAddrFI),
2950                        false, false, 0);
2951   return Chain;
2952 }
2953
2954 /// Returns a vector_shuffle mask for an movs{s|d}, movd
2955 /// operation of specified width.
2956 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
2957                        SDValue V2) {
2958   unsigned NumElems = VT.getVectorNumElements();
2959   SmallVector<int, 8> Mask;
2960   Mask.push_back(NumElems);
2961   for (unsigned i = 1; i != NumElems; ++i)
2962     Mask.push_back(i);
2963   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
2964 }
2965
2966 SDValue
2967 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2968                              SmallVectorImpl<SDValue> &InVals) const {
2969   SelectionDAG &DAG                     = CLI.DAG;
2970   SDLoc &dl                             = CLI.DL;
2971   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2972   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2973   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2974   SDValue Chain                         = CLI.Chain;
2975   SDValue Callee                        = CLI.Callee;
2976   CallingConv::ID CallConv              = CLI.CallConv;
2977   bool &isTailCall                      = CLI.IsTailCall;
2978   bool isVarArg                         = CLI.IsVarArg;
2979
2980   MachineFunction &MF = DAG.getMachineFunction();
2981   bool Is64Bit        = Subtarget->is64Bit();
2982   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2983   StructReturnType SR = callIsStructReturn(Outs);
2984   bool IsSibcall      = false;
2985   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2986   auto Attr = MF.getFunction()->getFnAttribute("disable-tail-calls");
2987
2988   if (Attr.getValueAsString() == "true")
2989     isTailCall = false;
2990
2991   if (Subtarget->isPICStyleGOT() &&
2992       !MF.getTarget().Options.GuaranteedTailCallOpt) {
2993     // If we are using a GOT, disable tail calls to external symbols with
2994     // default visibility. Tail calling such a symbol requires using a GOT
2995     // relocation, which forces early binding of the symbol. This breaks code
2996     // that require lazy function symbol resolution. Using musttail or
2997     // GuaranteedTailCallOpt will override this.
2998     GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2999     if (!G || (!G->getGlobal()->hasLocalLinkage() &&
3000                G->getGlobal()->hasDefaultVisibility()))
3001       isTailCall = false;
3002   }
3003
3004   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
3005   if (IsMustTail) {
3006     // Force this to be a tail call.  The verifier rules are enough to ensure
3007     // that we can lower this successfully without moving the return address
3008     // around.
3009     isTailCall = true;
3010   } else if (isTailCall) {
3011     // Check if it's really possible to do a tail call.
3012     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
3013                     isVarArg, SR != NotStructReturn,
3014                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
3015                     Outs, OutVals, Ins, DAG);
3016
3017     // Sibcalls are automatically detected tailcalls which do not require
3018     // ABI changes.
3019     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
3020       IsSibcall = true;
3021
3022     if (isTailCall)
3023       ++NumTailCalls;
3024   }
3025
3026   assert(!(isVarArg && canGuaranteeTCO(CallConv)) &&
3027          "Var args not supported with calling convention fastcc, ghc or hipe");
3028
3029   // Analyze operands of the call, assigning locations to each operand.
3030   SmallVector<CCValAssign, 16> ArgLocs;
3031   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
3032
3033   // Allocate shadow area for Win64
3034   if (IsWin64)
3035     CCInfo.AllocateStack(32, 8);
3036
3037   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3038
3039   // Get a count of how many bytes are to be pushed on the stack.
3040   unsigned NumBytes = CCInfo.getAlignedCallFrameSize();
3041   if (IsSibcall)
3042     // This is a sibcall. The memory operands are available in caller's
3043     // own caller's stack.
3044     NumBytes = 0;
3045   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
3046            canGuaranteeTCO(CallConv))
3047     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
3048
3049   int FPDiff = 0;
3050   if (isTailCall && !IsSibcall && !IsMustTail) {
3051     // Lower arguments at fp - stackoffset + fpdiff.
3052     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
3053
3054     FPDiff = NumBytesCallerPushed - NumBytes;
3055
3056     // Set the delta of movement of the returnaddr stackslot.
3057     // But only set if delta is greater than previous delta.
3058     if (FPDiff < X86Info->getTCReturnAddrDelta())
3059       X86Info->setTCReturnAddrDelta(FPDiff);
3060   }
3061
3062   unsigned NumBytesToPush = NumBytes;
3063   unsigned NumBytesToPop = NumBytes;
3064
3065   // If we have an inalloca argument, all stack space has already been allocated
3066   // for us and be right at the top of the stack.  We don't support multiple
3067   // arguments passed in memory when using inalloca.
3068   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
3069     NumBytesToPush = 0;
3070     if (!ArgLocs.back().isMemLoc())
3071       report_fatal_error("cannot use inalloca attribute on a register "
3072                          "parameter");
3073     if (ArgLocs.back().getLocMemOffset() != 0)
3074       report_fatal_error("any parameter with the inalloca attribute must be "
3075                          "the only memory argument");
3076   }
3077
3078   if (!IsSibcall)
3079     Chain = DAG.getCALLSEQ_START(
3080         Chain, DAG.getIntPtrConstant(NumBytesToPush, dl, true), dl);
3081
3082   SDValue RetAddrFrIdx;
3083   // Load return address for tail calls.
3084   if (isTailCall && FPDiff)
3085     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
3086                                     Is64Bit, FPDiff, dl);
3087
3088   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
3089   SmallVector<SDValue, 8> MemOpChains;
3090   SDValue StackPtr;
3091
3092   // Walk the register/memloc assignments, inserting copies/loads.  In the case
3093   // of tail call optimization arguments are handle later.
3094   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3095   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3096     // Skip inalloca arguments, they have already been written.
3097     ISD::ArgFlagsTy Flags = Outs[i].Flags;
3098     if (Flags.isInAlloca())
3099       continue;
3100
3101     CCValAssign &VA = ArgLocs[i];
3102     EVT RegVT = VA.getLocVT();
3103     SDValue Arg = OutVals[i];
3104     bool isByVal = Flags.isByVal();
3105
3106     // Promote the value if needed.
3107     switch (VA.getLocInfo()) {
3108     default: llvm_unreachable("Unknown loc info!");
3109     case CCValAssign::Full: break;
3110     case CCValAssign::SExt:
3111       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3112       break;
3113     case CCValAssign::ZExt:
3114       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
3115       break;
3116     case CCValAssign::AExt:
3117       if (Arg.getValueType().isVector() &&
3118           Arg.getValueType().getVectorElementType() == MVT::i1)
3119         Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
3120       else if (RegVT.is128BitVector()) {
3121         // Special case: passing MMX values in XMM registers.
3122         Arg = DAG.getBitcast(MVT::i64, Arg);
3123         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
3124         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
3125       } else
3126         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
3127       break;
3128     case CCValAssign::BCvt:
3129       Arg = DAG.getBitcast(RegVT, Arg);
3130       break;
3131     case CCValAssign::Indirect: {
3132       // Store the argument.
3133       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
3134       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
3135       Chain = DAG.getStore(
3136           Chain, dl, Arg, SpillSlot,
3137           MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3138           false, false, 0);
3139       Arg = SpillSlot;
3140       break;
3141     }
3142     }
3143
3144     if (VA.isRegLoc()) {
3145       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
3146       if (isVarArg && IsWin64) {
3147         // Win64 ABI requires argument XMM reg to be copied to the corresponding
3148         // shadow reg if callee is a varargs function.
3149         unsigned ShadowReg = 0;
3150         switch (VA.getLocReg()) {
3151         case X86::XMM0: ShadowReg = X86::RCX; break;
3152         case X86::XMM1: ShadowReg = X86::RDX; break;
3153         case X86::XMM2: ShadowReg = X86::R8; break;
3154         case X86::XMM3: ShadowReg = X86::R9; break;
3155         }
3156         if (ShadowReg)
3157           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
3158       }
3159     } else if (!IsSibcall && (!isTailCall || isByVal)) {
3160       assert(VA.isMemLoc());
3161       if (!StackPtr.getNode())
3162         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3163                                       getPointerTy(DAG.getDataLayout()));
3164       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
3165                                              dl, DAG, VA, Flags));
3166     }
3167   }
3168
3169   if (!MemOpChains.empty())
3170     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
3171
3172   if (Subtarget->isPICStyleGOT()) {
3173     // ELF / PIC requires GOT in the EBX register before function calls via PLT
3174     // GOT pointer.
3175     if (!isTailCall) {
3176       RegsToPass.push_back(std::make_pair(
3177           unsigned(X86::EBX), DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(),
3178                                           getPointerTy(DAG.getDataLayout()))));
3179     } else {
3180       // If we are tail calling and generating PIC/GOT style code load the
3181       // address of the callee into ECX. The value in ecx is used as target of
3182       // the tail jump. This is done to circumvent the ebx/callee-saved problem
3183       // for tail calls on PIC/GOT architectures. Normally we would just put the
3184       // address of GOT into ebx and then call target@PLT. But for tail calls
3185       // ebx would be restored (since ebx is callee saved) before jumping to the
3186       // target@PLT.
3187
3188       // Note: The actual moving to ECX is done further down.
3189       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
3190       if (G && !G->getGlobal()->hasLocalLinkage() &&
3191           G->getGlobal()->hasDefaultVisibility())
3192         Callee = LowerGlobalAddress(Callee, DAG);
3193       else if (isa<ExternalSymbolSDNode>(Callee))
3194         Callee = LowerExternalSymbol(Callee, DAG);
3195     }
3196   }
3197
3198   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
3199     // From AMD64 ABI document:
3200     // For calls that may call functions that use varargs or stdargs
3201     // (prototype-less calls or calls to functions containing ellipsis (...) in
3202     // the declaration) %al is used as hidden argument to specify the number
3203     // of SSE registers used. The contents of %al do not need to match exactly
3204     // the number of registers, but must be an ubound on the number of SSE
3205     // registers used and is in the range 0 - 8 inclusive.
3206
3207     // Count the number of XMM registers allocated.
3208     static const MCPhysReg XMMArgRegs[] = {
3209       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
3210       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
3211     };
3212     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
3213     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3214            && "SSE registers cannot be used when SSE is disabled");
3215
3216     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3217                                         DAG.getConstant(NumXMMRegs, dl,
3218                                                         MVT::i8)));
3219   }
3220
3221   if (isVarArg && IsMustTail) {
3222     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3223     for (const auto &F : Forwards) {
3224       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3225       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3226     }
3227   }
3228
3229   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3230   // don't need this because the eligibility check rejects calls that require
3231   // shuffling arguments passed in memory.
3232   if (!IsSibcall && isTailCall) {
3233     // Force all the incoming stack arguments to be loaded from the stack
3234     // before any new outgoing arguments are stored to the stack, because the
3235     // outgoing stack slots may alias the incoming argument stack slots, and
3236     // the alias isn't otherwise explicit. This is slightly more conservative
3237     // than necessary, because it means that each store effectively depends
3238     // on every argument instead of just those arguments it would clobber.
3239     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3240
3241     SmallVector<SDValue, 8> MemOpChains2;
3242     SDValue FIN;
3243     int FI = 0;
3244     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3245       CCValAssign &VA = ArgLocs[i];
3246       if (VA.isRegLoc())
3247         continue;
3248       assert(VA.isMemLoc());
3249       SDValue Arg = OutVals[i];
3250       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3251       // Skip inalloca arguments.  They don't require any work.
3252       if (Flags.isInAlloca())
3253         continue;
3254       // Create frame index.
3255       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3256       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3257       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3258       FIN = DAG.getFrameIndex(FI, getPointerTy(DAG.getDataLayout()));
3259
3260       if (Flags.isByVal()) {
3261         // Copy relative to framepointer.
3262         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset(), dl);
3263         if (!StackPtr.getNode())
3264           StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
3265                                         getPointerTy(DAG.getDataLayout()));
3266         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(DAG.getDataLayout()),
3267                              StackPtr, Source);
3268
3269         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3270                                                          ArgChain,
3271                                                          Flags, DAG, dl));
3272       } else {
3273         // Store relative to framepointer.
3274         MemOpChains2.push_back(DAG.getStore(
3275             ArgChain, dl, Arg, FIN,
3276             MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), FI),
3277             false, false, 0));
3278       }
3279     }
3280
3281     if (!MemOpChains2.empty())
3282       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3283
3284     // Store the return address to the appropriate stack slot.
3285     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3286                                      getPointerTy(DAG.getDataLayout()),
3287                                      RegInfo->getSlotSize(), FPDiff, dl);
3288   }
3289
3290   // Build a sequence of copy-to-reg nodes chained together with token chain
3291   // and flag operands which copy the outgoing args into registers.
3292   SDValue InFlag;
3293   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3294     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3295                              RegsToPass[i].second, InFlag);
3296     InFlag = Chain.getValue(1);
3297   }
3298
3299   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3300     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3301     // In the 64-bit large code model, we have to make all calls
3302     // through a register, since the call instruction's 32-bit
3303     // pc-relative offset may not be large enough to hold the whole
3304     // address.
3305   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3306     // If the callee is a GlobalAddress node (quite common, every direct call
3307     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3308     // it.
3309     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3310
3311     // We should use extra load for direct calls to dllimported functions in
3312     // non-JIT mode.
3313     const GlobalValue *GV = G->getGlobal();
3314     if (!GV->hasDLLImportStorageClass()) {
3315       unsigned char OpFlags = 0;
3316       bool ExtraLoad = false;
3317       unsigned WrapperKind = ISD::DELETED_NODE;
3318
3319       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3320       // external symbols most go through the PLT in PIC mode.  If the symbol
3321       // has hidden or protected visibility, or if it is static or local, then
3322       // we don't need to use the PLT - we can directly call it.
3323       if (Subtarget->isTargetELF() &&
3324           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3325           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3326         OpFlags = X86II::MO_PLT;
3327       } else if (Subtarget->isPICStyleStubAny() &&
3328                  !GV->isStrongDefinitionForLinker() &&
3329                  (!Subtarget->getTargetTriple().isMacOSX() ||
3330                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3331         // PC-relative references to external symbols should go through $stub,
3332         // unless we're building with the leopard linker or later, which
3333         // automatically synthesizes these stubs.
3334         OpFlags = X86II::MO_DARWIN_STUB;
3335       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3336                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3337         // If the function is marked as non-lazy, generate an indirect call
3338         // which loads from the GOT directly. This avoids runtime overhead
3339         // at the cost of eager binding (and one extra byte of encoding).
3340         OpFlags = X86II::MO_GOTPCREL;
3341         WrapperKind = X86ISD::WrapperRIP;
3342         ExtraLoad = true;
3343       }
3344
3345       Callee = DAG.getTargetGlobalAddress(
3346           GV, dl, getPointerTy(DAG.getDataLayout()), G->getOffset(), OpFlags);
3347
3348       // Add a wrapper if needed.
3349       if (WrapperKind != ISD::DELETED_NODE)
3350         Callee = DAG.getNode(X86ISD::WrapperRIP, dl,
3351                              getPointerTy(DAG.getDataLayout()), Callee);
3352       // Add extra indirection if needed.
3353       if (ExtraLoad)
3354         Callee = DAG.getLoad(
3355             getPointerTy(DAG.getDataLayout()), dl, DAG.getEntryNode(), Callee,
3356             MachinePointerInfo::getGOT(DAG.getMachineFunction()), false, false,
3357             false, 0);
3358     }
3359   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3360     unsigned char OpFlags = 0;
3361
3362     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3363     // external symbols should go through the PLT.
3364     if (Subtarget->isTargetELF() &&
3365         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3366       OpFlags = X86II::MO_PLT;
3367     } else if (Subtarget->isPICStyleStubAny() &&
3368                (!Subtarget->getTargetTriple().isMacOSX() ||
3369                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3370       // PC-relative references to external symbols should go through $stub,
3371       // unless we're building with the leopard linker or later, which
3372       // automatically synthesizes these stubs.
3373       OpFlags = X86II::MO_DARWIN_STUB;
3374     }
3375
3376     Callee = DAG.getTargetExternalSymbol(
3377         S->getSymbol(), getPointerTy(DAG.getDataLayout()), OpFlags);
3378   } else if (Subtarget->isTarget64BitILP32() &&
3379              Callee->getValueType(0) == MVT::i32) {
3380     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3381     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3382   }
3383
3384   // Returns a chain & a flag for retval copy to use.
3385   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3386   SmallVector<SDValue, 8> Ops;
3387
3388   if (!IsSibcall && isTailCall) {
3389     Chain = DAG.getCALLSEQ_END(Chain,
3390                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3391                                DAG.getIntPtrConstant(0, dl, true), InFlag, dl);
3392     InFlag = Chain.getValue(1);
3393   }
3394
3395   Ops.push_back(Chain);
3396   Ops.push_back(Callee);
3397
3398   if (isTailCall)
3399     Ops.push_back(DAG.getConstant(FPDiff, dl, MVT::i32));
3400
3401   // Add argument registers to the end of the list so that they are known live
3402   // into the call.
3403   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3404     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3405                                   RegsToPass[i].second.getValueType()));
3406
3407   // Add a register mask operand representing the call-preserved registers.
3408   const uint32_t *Mask = RegInfo->getCallPreservedMask(MF, CallConv);
3409   assert(Mask && "Missing call preserved mask for calling convention");
3410
3411   // If this is an invoke in a 32-bit function using a funclet-based
3412   // personality, assume the function clobbers all registers. If an exception
3413   // is thrown, the runtime will not restore CSRs.
3414   // FIXME: Model this more precisely so that we can register allocate across
3415   // the normal edge and spill and fill across the exceptional edge.
3416   if (!Is64Bit && CLI.CS && CLI.CS->isInvoke()) {
3417     const Function *CallerFn = MF.getFunction();
3418     EHPersonality Pers =
3419         CallerFn->hasPersonalityFn()
3420             ? classifyEHPersonality(CallerFn->getPersonalityFn())
3421             : EHPersonality::Unknown;
3422     if (isFuncletEHPersonality(Pers))
3423       Mask = RegInfo->getNoPreservedMask();
3424   }
3425
3426   Ops.push_back(DAG.getRegisterMask(Mask));
3427
3428   if (InFlag.getNode())
3429     Ops.push_back(InFlag);
3430
3431   if (isTailCall) {
3432     // We used to do:
3433     //// If this is the first return lowered for this function, add the regs
3434     //// to the liveout set for the function.
3435     // This isn't right, although it's probably harmless on x86; liveouts
3436     // should be computed from returns not tail calls.  Consider a void
3437     // function making a tail call to a function returning int.
3438     MF.getFrameInfo()->setHasTailCall();
3439     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3440   }
3441
3442   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3443   InFlag = Chain.getValue(1);
3444
3445   // Create the CALLSEQ_END node.
3446   unsigned NumBytesForCalleeToPop;
3447   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3448                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3449     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3450   else if (!Is64Bit && !canGuaranteeTCO(CallConv) &&
3451            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3452            SR == StackStructReturn)
3453     // If this is a call to a struct-return function, the callee
3454     // pops the hidden struct pointer, so we have to push it back.
3455     // This is common for Darwin/X86, Linux & Mingw32 targets.
3456     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3457     NumBytesForCalleeToPop = 4;
3458   else
3459     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3460
3461   // Returns a flag for retval copy to use.
3462   if (!IsSibcall) {
3463     Chain = DAG.getCALLSEQ_END(Chain,
3464                                DAG.getIntPtrConstant(NumBytesToPop, dl, true),
3465                                DAG.getIntPtrConstant(NumBytesForCalleeToPop, dl,
3466                                                      true),
3467                                InFlag, dl);
3468     InFlag = Chain.getValue(1);
3469   }
3470
3471   // Handle result values, copying them out of physregs into vregs that we
3472   // return.
3473   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3474                          Ins, dl, DAG, InVals);
3475 }
3476
3477 //===----------------------------------------------------------------------===//
3478 //                Fast Calling Convention (tail call) implementation
3479 //===----------------------------------------------------------------------===//
3480
3481 //  Like std call, callee cleans arguments, convention except that ECX is
3482 //  reserved for storing the tail called function address. Only 2 registers are
3483 //  free for argument passing (inreg). Tail call optimization is performed
3484 //  provided:
3485 //                * tailcallopt is enabled
3486 //                * caller/callee are fastcc
3487 //  On X86_64 architecture with GOT-style position independent code only local
3488 //  (within module) calls are supported at the moment.
3489 //  To keep the stack aligned according to platform abi the function
3490 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3491 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3492 //  If a tail called function callee has more arguments than the caller the
3493 //  caller needs to make sure that there is room to move the RETADDR to. This is
3494 //  achieved by reserving an area the size of the argument delta right after the
3495 //  original RETADDR, but before the saved framepointer or the spilled registers
3496 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3497 //  stack layout:
3498 //    arg1
3499 //    arg2
3500 //    RETADDR
3501 //    [ new RETADDR
3502 //      move area ]
3503 //    (possible EBP)
3504 //    ESI
3505 //    EDI
3506 //    local1 ..
3507
3508 /// Make the stack size align e.g 16n + 12 aligned for a 16-byte align
3509 /// requirement.
3510 unsigned
3511 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3512                                                SelectionDAG& DAG) const {
3513   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3514   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3515   unsigned StackAlignment = TFI.getStackAlignment();
3516   uint64_t AlignMask = StackAlignment - 1;
3517   int64_t Offset = StackSize;
3518   unsigned SlotSize = RegInfo->getSlotSize();
3519   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3520     // Number smaller than 12 so just add the difference.
3521     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3522   } else {
3523     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3524     Offset = ((~AlignMask) & Offset) + StackAlignment +
3525       (StackAlignment-SlotSize);
3526   }
3527   return Offset;
3528 }
3529
3530 /// Return true if the given stack call argument is already available in the
3531 /// same position (relatively) of the caller's incoming argument stack.
3532 static
3533 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3534                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3535                          const X86InstrInfo *TII) {
3536   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3537   int FI = INT_MAX;
3538   if (Arg.getOpcode() == ISD::CopyFromReg) {
3539     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3540     if (!TargetRegisterInfo::isVirtualRegister(VR))
3541       return false;
3542     MachineInstr *Def = MRI->getVRegDef(VR);
3543     if (!Def)
3544       return false;
3545     if (!Flags.isByVal()) {
3546       if (!TII->isLoadFromStackSlot(Def, FI))
3547         return false;
3548     } else {
3549       unsigned Opcode = Def->getOpcode();
3550       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3551            Opcode == X86::LEA64_32r) &&
3552           Def->getOperand(1).isFI()) {
3553         FI = Def->getOperand(1).getIndex();
3554         Bytes = Flags.getByValSize();
3555       } else
3556         return false;
3557     }
3558   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3559     if (Flags.isByVal())
3560       // ByVal argument is passed in as a pointer but it's now being
3561       // dereferenced. e.g.
3562       // define @foo(%struct.X* %A) {
3563       //   tail call @bar(%struct.X* byval %A)
3564       // }
3565       return false;
3566     SDValue Ptr = Ld->getBasePtr();
3567     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3568     if (!FINode)
3569       return false;
3570     FI = FINode->getIndex();
3571   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3572     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3573     FI = FINode->getIndex();
3574     Bytes = Flags.getByValSize();
3575   } else
3576     return false;
3577
3578   assert(FI != INT_MAX);
3579   if (!MFI->isFixedObjectIndex(FI))
3580     return false;
3581   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3582 }
3583
3584 /// Check whether the call is eligible for tail call optimization. Targets
3585 /// that want to do tail call optimization should implement this function.
3586 bool X86TargetLowering::IsEligibleForTailCallOptimization(
3587     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
3588     bool isCalleeStructRet, bool isCallerStructRet, Type *RetTy,
3589     const SmallVectorImpl<ISD::OutputArg> &Outs,
3590     const SmallVectorImpl<SDValue> &OutVals,
3591     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
3592   if (!mayTailCallThisCC(CalleeCC))
3593     return false;
3594
3595   // If -tailcallopt is specified, make fastcc functions tail-callable.
3596   MachineFunction &MF = DAG.getMachineFunction();
3597   const Function *CallerF = MF.getFunction();
3598
3599   // If the function return type is x86_fp80 and the callee return type is not,
3600   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3601   // perform a tailcall optimization here.
3602   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3603     return false;
3604
3605   CallingConv::ID CallerCC = CallerF->getCallingConv();
3606   bool CCMatch = CallerCC == CalleeCC;
3607   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3608   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3609
3610   // Win64 functions have extra shadow space for argument homing. Don't do the
3611   // sibcall if the caller and callee have mismatched expectations for this
3612   // space.
3613   if (IsCalleeWin64 != IsCallerWin64)
3614     return false;
3615
3616   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3617     if (canGuaranteeTCO(CalleeCC) && CCMatch)
3618       return true;
3619     return false;
3620   }
3621
3622   // Look for obvious safe cases to perform tail call optimization that do not
3623   // require ABI changes. This is what gcc calls sibcall.
3624
3625   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3626   // emit a special epilogue.
3627   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3628   if (RegInfo->needsStackRealignment(MF))
3629     return false;
3630
3631   // Also avoid sibcall optimization if either caller or callee uses struct
3632   // return semantics.
3633   if (isCalleeStructRet || isCallerStructRet)
3634     return false;
3635
3636   // Do not sibcall optimize vararg calls unless all arguments are passed via
3637   // registers.
3638   if (isVarArg && !Outs.empty()) {
3639     // Optimizing for varargs on Win64 is unlikely to be safe without
3640     // additional testing.
3641     if (IsCalleeWin64 || IsCallerWin64)
3642       return false;
3643
3644     SmallVector<CCValAssign, 16> ArgLocs;
3645     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3646                    *DAG.getContext());
3647
3648     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3649     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3650       if (!ArgLocs[i].isRegLoc())
3651         return false;
3652   }
3653
3654   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3655   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3656   // this into a sibcall.
3657   bool Unused = false;
3658   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3659     if (!Ins[i].Used) {
3660       Unused = true;
3661       break;
3662     }
3663   }
3664   if (Unused) {
3665     SmallVector<CCValAssign, 16> RVLocs;
3666     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3667                    *DAG.getContext());
3668     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3669     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3670       CCValAssign &VA = RVLocs[i];
3671       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3672         return false;
3673     }
3674   }
3675
3676   // If the calling conventions do not match, then we'd better make sure the
3677   // results are returned in the same way as what the caller expects.
3678   if (!CCMatch) {
3679     SmallVector<CCValAssign, 16> RVLocs1;
3680     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3681                     *DAG.getContext());
3682     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3683
3684     SmallVector<CCValAssign, 16> RVLocs2;
3685     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3686                     *DAG.getContext());
3687     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3688
3689     if (RVLocs1.size() != RVLocs2.size())
3690       return false;
3691     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3692       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3693         return false;
3694       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3695         return false;
3696       if (RVLocs1[i].isRegLoc()) {
3697         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3698           return false;
3699       } else {
3700         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3701           return false;
3702       }
3703     }
3704   }
3705
3706   unsigned StackArgsSize = 0;
3707
3708   // If the callee takes no arguments then go on to check the results of the
3709   // call.
3710   if (!Outs.empty()) {
3711     // Check if stack adjustment is needed. For now, do not do this if any
3712     // argument is passed on the stack.
3713     SmallVector<CCValAssign, 16> ArgLocs;
3714     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3715                    *DAG.getContext());
3716
3717     // Allocate shadow area for Win64
3718     if (IsCalleeWin64)
3719       CCInfo.AllocateStack(32, 8);
3720
3721     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3722     StackArgsSize = CCInfo.getNextStackOffset();
3723
3724     if (CCInfo.getNextStackOffset()) {
3725       // Check if the arguments are already laid out in the right way as
3726       // the caller's fixed stack objects.
3727       MachineFrameInfo *MFI = MF.getFrameInfo();
3728       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3729       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3730       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3731         CCValAssign &VA = ArgLocs[i];
3732         SDValue Arg = OutVals[i];
3733         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3734         if (VA.getLocInfo() == CCValAssign::Indirect)
3735           return false;
3736         if (!VA.isRegLoc()) {
3737           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3738                                    MFI, MRI, TII))
3739             return false;
3740         }
3741       }
3742     }
3743
3744     // If the tailcall address may be in a register, then make sure it's
3745     // possible to register allocate for it. In 32-bit, the call address can
3746     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3747     // callee-saved registers are restored. These happen to be the same
3748     // registers used to pass 'inreg' arguments so watch out for those.
3749     if (!Subtarget->is64Bit() &&
3750         ((!isa<GlobalAddressSDNode>(Callee) &&
3751           !isa<ExternalSymbolSDNode>(Callee)) ||
3752          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3753       unsigned NumInRegs = 0;
3754       // In PIC we need an extra register to formulate the address computation
3755       // for the callee.
3756       unsigned MaxInRegs =
3757         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3758
3759       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3760         CCValAssign &VA = ArgLocs[i];
3761         if (!VA.isRegLoc())
3762           continue;
3763         unsigned Reg = VA.getLocReg();
3764         switch (Reg) {
3765         default: break;
3766         case X86::EAX: case X86::EDX: case X86::ECX:
3767           if (++NumInRegs == MaxInRegs)
3768             return false;
3769           break;
3770         }
3771       }
3772     }
3773   }
3774
3775   bool CalleeWillPop =
3776       X86::isCalleePop(CalleeCC, Subtarget->is64Bit(), isVarArg,
3777                        MF.getTarget().Options.GuaranteedTailCallOpt);
3778
3779   if (unsigned BytesToPop =
3780           MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn()) {
3781     // If we have bytes to pop, the callee must pop them.
3782     bool CalleePopMatches = CalleeWillPop && BytesToPop == StackArgsSize;
3783     if (!CalleePopMatches)
3784       return false;
3785   } else if (CalleeWillPop && StackArgsSize > 0) {
3786     // If we don't have bytes to pop, make sure the callee doesn't pop any.
3787     return false;
3788   }
3789
3790   return true;
3791 }
3792
3793 FastISel *
3794 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3795                                   const TargetLibraryInfo *libInfo) const {
3796   return X86::createFastISel(funcInfo, libInfo);
3797 }
3798
3799 //===----------------------------------------------------------------------===//
3800 //                           Other Lowering Hooks
3801 //===----------------------------------------------------------------------===//
3802
3803 static bool MayFoldLoad(SDValue Op) {
3804   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3805 }
3806
3807 static bool MayFoldIntoStore(SDValue Op) {
3808   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3809 }
3810
3811 static bool isTargetShuffle(unsigned Opcode) {
3812   switch(Opcode) {
3813   default: return false;
3814   case X86ISD::BLENDI:
3815   case X86ISD::PSHUFB:
3816   case X86ISD::PSHUFD:
3817   case X86ISD::PSHUFHW:
3818   case X86ISD::PSHUFLW:
3819   case X86ISD::SHUFP:
3820   case X86ISD::PALIGNR:
3821   case X86ISD::MOVLHPS:
3822   case X86ISD::MOVLHPD:
3823   case X86ISD::MOVHLPS:
3824   case X86ISD::MOVLPS:
3825   case X86ISD::MOVLPD:
3826   case X86ISD::MOVSHDUP:
3827   case X86ISD::MOVSLDUP:
3828   case X86ISD::MOVDDUP:
3829   case X86ISD::MOVSS:
3830   case X86ISD::MOVSD:
3831   case X86ISD::UNPCKL:
3832   case X86ISD::UNPCKH:
3833   case X86ISD::VPERMILPI:
3834   case X86ISD::VPERM2X128:
3835   case X86ISD::VPERMI:
3836   case X86ISD::VPERMV:
3837   case X86ISD::VPERMV3:
3838     return true;
3839   }
3840 }
3841
3842 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3843                                     SDValue V1, unsigned TargetMask,
3844                                     SelectionDAG &DAG) {
3845   switch(Opc) {
3846   default: llvm_unreachable("Unknown x86 shuffle node");
3847   case X86ISD::PSHUFD:
3848   case X86ISD::PSHUFHW:
3849   case X86ISD::PSHUFLW:
3850   case X86ISD::VPERMILPI:
3851   case X86ISD::VPERMI:
3852     return DAG.getNode(Opc, dl, VT, V1,
3853                        DAG.getConstant(TargetMask, dl, MVT::i8));
3854   }
3855 }
3856
3857 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, MVT VT,
3858                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3859   switch(Opc) {
3860   default: llvm_unreachable("Unknown x86 shuffle node");
3861   case X86ISD::MOVLHPS:
3862   case X86ISD::MOVLHPD:
3863   case X86ISD::MOVHLPS:
3864   case X86ISD::MOVLPS:
3865   case X86ISD::MOVLPD:
3866   case X86ISD::MOVSS:
3867   case X86ISD::MOVSD:
3868   case X86ISD::UNPCKL:
3869   case X86ISD::UNPCKH:
3870     return DAG.getNode(Opc, dl, VT, V1, V2);
3871   }
3872 }
3873
3874 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3875   MachineFunction &MF = DAG.getMachineFunction();
3876   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3877   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3878   int ReturnAddrIndex = FuncInfo->getRAIndex();
3879
3880   if (ReturnAddrIndex == 0) {
3881     // Set up a frame object for the return address.
3882     unsigned SlotSize = RegInfo->getSlotSize();
3883     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3884                                                            -(int64_t)SlotSize,
3885                                                            false);
3886     FuncInfo->setRAIndex(ReturnAddrIndex);
3887   }
3888
3889   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy(DAG.getDataLayout()));
3890 }
3891
3892 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3893                                        bool hasSymbolicDisplacement) {
3894   // Offset should fit into 32 bit immediate field.
3895   if (!isInt<32>(Offset))
3896     return false;
3897
3898   // If we don't have a symbolic displacement - we don't have any extra
3899   // restrictions.
3900   if (!hasSymbolicDisplacement)
3901     return true;
3902
3903   // FIXME: Some tweaks might be needed for medium code model.
3904   if (M != CodeModel::Small && M != CodeModel::Kernel)
3905     return false;
3906
3907   // For small code model we assume that latest object is 16MB before end of 31
3908   // bits boundary. We may also accept pretty large negative constants knowing
3909   // that all objects are in the positive half of address space.
3910   if (M == CodeModel::Small && Offset < 16*1024*1024)
3911     return true;
3912
3913   // For kernel code model we know that all object resist in the negative half
3914   // of 32bits address space. We may not accept negative offsets, since they may
3915   // be just off and we may accept pretty large positive ones.
3916   if (M == CodeModel::Kernel && Offset >= 0)
3917     return true;
3918
3919   return false;
3920 }
3921
3922 /// Determines whether the callee is required to pop its own arguments.
3923 /// Callee pop is necessary to support tail calls.
3924 bool X86::isCalleePop(CallingConv::ID CallingConv,
3925                       bool is64Bit, bool IsVarArg, bool GuaranteeTCO) {
3926   // If GuaranteeTCO is true, we force some calls to be callee pop so that we
3927   // can guarantee TCO.
3928   if (!IsVarArg && shouldGuaranteeTCO(CallingConv, GuaranteeTCO))
3929     return true;
3930
3931   switch (CallingConv) {
3932   default:
3933     return false;
3934   case CallingConv::X86_StdCall:
3935   case CallingConv::X86_FastCall:
3936   case CallingConv::X86_ThisCall:
3937   case CallingConv::X86_VectorCall:
3938     return !is64Bit;
3939   }
3940 }
3941
3942 /// \brief Return true if the condition is an unsigned comparison operation.
3943 static bool isX86CCUnsigned(unsigned X86CC) {
3944   switch (X86CC) {
3945   default: llvm_unreachable("Invalid integer condition!");
3946   case X86::COND_E:     return true;
3947   case X86::COND_G:     return false;
3948   case X86::COND_GE:    return false;
3949   case X86::COND_L:     return false;
3950   case X86::COND_LE:    return false;
3951   case X86::COND_NE:    return true;
3952   case X86::COND_B:     return true;
3953   case X86::COND_A:     return true;
3954   case X86::COND_BE:    return true;
3955   case X86::COND_AE:    return true;
3956   }
3957 }
3958
3959 /// Do a one-to-one translation of a ISD::CondCode to the X86-specific
3960 /// condition code, returning the condition code and the LHS/RHS of the
3961 /// comparison to make.
3962 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, SDLoc DL, bool isFP,
3963                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3964   if (!isFP) {
3965     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3966       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3967         // X > -1   -> X == 0, jump !sign.
3968         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3969         return X86::COND_NS;
3970       }
3971       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3972         // X < 0   -> X == 0, jump on sign.
3973         return X86::COND_S;
3974       }
3975       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3976         // X < 1   -> X <= 0
3977         RHS = DAG.getConstant(0, DL, RHS.getValueType());
3978         return X86::COND_LE;
3979       }
3980     }
3981
3982     switch (SetCCOpcode) {
3983     default: llvm_unreachable("Invalid integer condition!");
3984     case ISD::SETEQ:  return X86::COND_E;
3985     case ISD::SETGT:  return X86::COND_G;
3986     case ISD::SETGE:  return X86::COND_GE;
3987     case ISD::SETLT:  return X86::COND_L;
3988     case ISD::SETLE:  return X86::COND_LE;
3989     case ISD::SETNE:  return X86::COND_NE;
3990     case ISD::SETULT: return X86::COND_B;
3991     case ISD::SETUGT: return X86::COND_A;
3992     case ISD::SETULE: return X86::COND_BE;
3993     case ISD::SETUGE: return X86::COND_AE;
3994     }
3995   }
3996
3997   // First determine if it is required or is profitable to flip the operands.
3998
3999   // If LHS is a foldable load, but RHS is not, flip the condition.
4000   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
4001       !ISD::isNON_EXTLoad(RHS.getNode())) {
4002     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
4003     std::swap(LHS, RHS);
4004   }
4005
4006   switch (SetCCOpcode) {
4007   default: break;
4008   case ISD::SETOLT:
4009   case ISD::SETOLE:
4010   case ISD::SETUGT:
4011   case ISD::SETUGE:
4012     std::swap(LHS, RHS);
4013     break;
4014   }
4015
4016   // On a floating point condition, the flags are set as follows:
4017   // ZF  PF  CF   op
4018   //  0 | 0 | 0 | X > Y
4019   //  0 | 0 | 1 | X < Y
4020   //  1 | 0 | 0 | X == Y
4021   //  1 | 1 | 1 | unordered
4022   switch (SetCCOpcode) {
4023   default: llvm_unreachable("Condcode should be pre-legalized away");
4024   case ISD::SETUEQ:
4025   case ISD::SETEQ:   return X86::COND_E;
4026   case ISD::SETOLT:              // flipped
4027   case ISD::SETOGT:
4028   case ISD::SETGT:   return X86::COND_A;
4029   case ISD::SETOLE:              // flipped
4030   case ISD::SETOGE:
4031   case ISD::SETGE:   return X86::COND_AE;
4032   case ISD::SETUGT:              // flipped
4033   case ISD::SETULT:
4034   case ISD::SETLT:   return X86::COND_B;
4035   case ISD::SETUGE:              // flipped
4036   case ISD::SETULE:
4037   case ISD::SETLE:   return X86::COND_BE;
4038   case ISD::SETONE:
4039   case ISD::SETNE:   return X86::COND_NE;
4040   case ISD::SETUO:   return X86::COND_P;
4041   case ISD::SETO:    return X86::COND_NP;
4042   case ISD::SETOEQ:
4043   case ISD::SETUNE:  return X86::COND_INVALID;
4044   }
4045 }
4046
4047 /// Is there a floating point cmov for the specific X86 condition code?
4048 /// Current x86 isa includes the following FP cmov instructions:
4049 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
4050 static bool hasFPCMov(unsigned X86CC) {
4051   switch (X86CC) {
4052   default:
4053     return false;
4054   case X86::COND_B:
4055   case X86::COND_BE:
4056   case X86::COND_E:
4057   case X86::COND_P:
4058   case X86::COND_A:
4059   case X86::COND_AE:
4060   case X86::COND_NE:
4061   case X86::COND_NP:
4062     return true;
4063   }
4064 }
4065
4066 /// Returns true if the target can instruction select the
4067 /// specified FP immediate natively. If false, the legalizer will
4068 /// materialize the FP immediate as a load from a constant pool.
4069 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4070   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
4071     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
4072       return true;
4073   }
4074   return false;
4075 }
4076
4077 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
4078                                               ISD::LoadExtType ExtTy,
4079                                               EVT NewVT) const {
4080   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
4081   // relocation target a movq or addq instruction: don't let the load shrink.
4082   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
4083   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
4084     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
4085       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
4086   return true;
4087 }
4088
4089 /// \brief Returns true if it is beneficial to convert a load of a constant
4090 /// to just the constant itself.
4091 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
4092                                                           Type *Ty) const {
4093   assert(Ty->isIntegerTy());
4094
4095   unsigned BitSize = Ty->getPrimitiveSizeInBits();
4096   if (BitSize == 0 || BitSize > 64)
4097     return false;
4098   return true;
4099 }
4100
4101 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
4102                                                 unsigned Index) const {
4103   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
4104     return false;
4105
4106   return (Index == 0 || Index == ResVT.getVectorNumElements());
4107 }
4108
4109 bool X86TargetLowering::isCheapToSpeculateCttz() const {
4110   // Speculate cttz only if we can directly use TZCNT.
4111   return Subtarget->hasBMI();
4112 }
4113
4114 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
4115   // Speculate ctlz only if we can directly use LZCNT.
4116   return Subtarget->hasLZCNT();
4117 }
4118
4119 /// Return true if every element in Mask, beginning
4120 /// from position Pos and ending in Pos+Size is undef.
4121 static bool isUndefInRange(ArrayRef<int> Mask, unsigned Pos, unsigned Size) {
4122   for (unsigned i = Pos, e = Pos + Size; i != e; ++i)
4123     if (0 <= Mask[i])
4124       return false;
4125   return true;
4126 }
4127
4128 /// Return true if Val is undef or if its value falls within the
4129 /// specified range (L, H].
4130 static bool isUndefOrInRange(int Val, int Low, int Hi) {
4131   return (Val < 0) || (Val >= Low && Val < Hi);
4132 }
4133
4134 /// Val is either less than zero (undef) or equal to the specified value.
4135 static bool isUndefOrEqual(int Val, int CmpVal) {
4136   return (Val < 0 || Val == CmpVal);
4137 }
4138
4139 /// Return true if every element in Mask, beginning
4140 /// from position Pos and ending in Pos+Size, falls within the specified
4141 /// sequential range (Low, Low+Size]. or is undef.
4142 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
4143                                        unsigned Pos, unsigned Size, int Low) {
4144   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
4145     if (!isUndefOrEqual(Mask[i], Low))
4146       return false;
4147   return true;
4148 }
4149
4150 /// Return true if the specified EXTRACT_SUBVECTOR operand specifies a vector
4151 /// extract that is suitable for instruction that extract 128 or 256 bit vectors
4152 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
4153   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4154   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
4155     return false;
4156
4157   // The index should be aligned on a vecWidth-bit boundary.
4158   uint64_t Index =
4159     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4160
4161   MVT VT = N->getSimpleValueType(0);
4162   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4163   bool Result = (Index * ElSize) % vecWidth == 0;
4164
4165   return Result;
4166 }
4167
4168 /// Return true if the specified INSERT_SUBVECTOR
4169 /// operand specifies a subvector insert that is suitable for input to
4170 /// insertion of 128 or 256-bit subvectors
4171 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
4172   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
4173   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
4174     return false;
4175   // The index should be aligned on a vecWidth-bit boundary.
4176   uint64_t Index =
4177     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4178
4179   MVT VT = N->getSimpleValueType(0);
4180   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
4181   bool Result = (Index * ElSize) % vecWidth == 0;
4182
4183   return Result;
4184 }
4185
4186 bool X86::isVINSERT128Index(SDNode *N) {
4187   return isVINSERTIndex(N, 128);
4188 }
4189
4190 bool X86::isVINSERT256Index(SDNode *N) {
4191   return isVINSERTIndex(N, 256);
4192 }
4193
4194 bool X86::isVEXTRACT128Index(SDNode *N) {
4195   return isVEXTRACTIndex(N, 128);
4196 }
4197
4198 bool X86::isVEXTRACT256Index(SDNode *N) {
4199   return isVEXTRACTIndex(N, 256);
4200 }
4201
4202 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
4203   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4204   assert(isa<ConstantSDNode>(N->getOperand(1).getNode()) &&
4205          "Illegal extract subvector for VEXTRACT");
4206
4207   uint64_t Index =
4208     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
4209
4210   MVT VecVT = N->getOperand(0).getSimpleValueType();
4211   MVT ElVT = VecVT.getVectorElementType();
4212
4213   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4214   return Index / NumElemsPerChunk;
4215 }
4216
4217 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
4218   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
4219   assert(isa<ConstantSDNode>(N->getOperand(2).getNode()) &&
4220          "Illegal insert subvector for VINSERT");
4221
4222   uint64_t Index =
4223     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
4224
4225   MVT VecVT = N->getSimpleValueType(0);
4226   MVT ElVT = VecVT.getVectorElementType();
4227
4228   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
4229   return Index / NumElemsPerChunk;
4230 }
4231
4232 /// Return the appropriate immediate to extract the specified
4233 /// EXTRACT_SUBVECTOR index with VEXTRACTF128 and VINSERTI128 instructions.
4234 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4235   return getExtractVEXTRACTImmediate(N, 128);
4236 }
4237
4238 /// Return the appropriate immediate to extract the specified
4239 /// EXTRACT_SUBVECTOR index with VEXTRACTF64x4 and VINSERTI64x4 instructions.
4240 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4241   return getExtractVEXTRACTImmediate(N, 256);
4242 }
4243
4244 /// Return the appropriate immediate to insert at the specified
4245 /// INSERT_SUBVECTOR index with VINSERTF128 and VINSERTI128 instructions.
4246 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4247   return getInsertVINSERTImmediate(N, 128);
4248 }
4249
4250 /// Return the appropriate immediate to insert at the specified
4251 /// INSERT_SUBVECTOR index with VINSERTF46x4 and VINSERTI64x4 instructions.
4252 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4253   return getInsertVINSERTImmediate(N, 256);
4254 }
4255
4256 /// Returns true if V is a constant integer zero.
4257 static bool isZero(SDValue V) {
4258   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4259   return C && C->isNullValue();
4260 }
4261
4262 /// Returns true if Elt is a constant zero or a floating point constant +0.0.
4263 bool X86::isZeroNode(SDValue Elt) {
4264   if (isZero(Elt))
4265     return true;
4266   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4267     return CFP->getValueAPF().isPosZero();
4268   return false;
4269 }
4270
4271 // Build a vector of constants
4272 // Use an UNDEF node if MaskElt == -1.
4273 // Spilt 64-bit constants in the 32-bit mode.
4274 static SDValue getConstVector(ArrayRef<int> Values, MVT VT,
4275                               SelectionDAG &DAG,
4276                               SDLoc dl, bool IsMask = false) {
4277
4278   SmallVector<SDValue, 32>  Ops;
4279   bool Split = false;
4280
4281   MVT ConstVecVT = VT;
4282   unsigned NumElts = VT.getVectorNumElements();
4283   bool In64BitMode = DAG.getTargetLoweringInfo().isTypeLegal(MVT::i64);
4284   if (!In64BitMode && VT.getVectorElementType() == MVT::i64) {
4285     ConstVecVT = MVT::getVectorVT(MVT::i32, NumElts * 2);
4286     Split = true;
4287   }
4288
4289   MVT EltVT = ConstVecVT.getVectorElementType();
4290   for (unsigned i = 0; i < NumElts; ++i) {
4291     bool IsUndef = Values[i] < 0 && IsMask;
4292     SDValue OpNode = IsUndef ? DAG.getUNDEF(EltVT) :
4293       DAG.getConstant(Values[i], dl, EltVT);
4294     Ops.push_back(OpNode);
4295     if (Split)
4296       Ops.push_back(IsUndef ? DAG.getUNDEF(EltVT) :
4297                     DAG.getConstant(0, dl, EltVT));
4298   }
4299   SDValue ConstsNode = DAG.getNode(ISD::BUILD_VECTOR, dl, ConstVecVT, Ops);
4300   if (Split)
4301     ConstsNode = DAG.getBitcast(VT, ConstsNode);
4302   return ConstsNode;
4303 }
4304
4305 /// Returns a vector of specified type with all zero elements.
4306 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4307                              SelectionDAG &DAG, SDLoc dl) {
4308   assert(VT.isVector() && "Expected a vector type");
4309
4310   // Always build SSE zero vectors as <4 x i32> bitcasted
4311   // to their dest type. This ensures they get CSE'd.
4312   SDValue Vec;
4313   if (VT.is128BitVector()) {  // SSE
4314     if (Subtarget->hasSSE2()) {  // SSE2
4315       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4316       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4317     } else { // SSE1
4318       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4319       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4320     }
4321   } else if (VT.is256BitVector()) { // AVX
4322     if (Subtarget->hasInt256()) { // AVX2
4323       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4324       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4325       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4326     } else {
4327       // 256-bit logic and arithmetic instructions in AVX are all
4328       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4329       SDValue Cst = DAG.getConstantFP(+0.0, dl, MVT::f32);
4330       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4331       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4332     }
4333   } else if (VT.is512BitVector()) { // AVX-512
4334       SDValue Cst = DAG.getConstant(0, dl, MVT::i32);
4335       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4336                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4337       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4338   } else if (VT.getVectorElementType() == MVT::i1) {
4339
4340     assert((Subtarget->hasBWI() || VT.getVectorNumElements() <= 16)
4341             && "Unexpected vector type");
4342     assert((Subtarget->hasVLX() || VT.getVectorNumElements() >= 8)
4343             && "Unexpected vector type");
4344     SDValue Cst = DAG.getConstant(0, dl, MVT::i1);
4345     SmallVector<SDValue, 64> Ops(VT.getVectorNumElements(), Cst);
4346     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4347   } else
4348     llvm_unreachable("Unexpected vector type");
4349
4350   return DAG.getBitcast(VT, Vec);
4351 }
4352
4353 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
4354                                 SelectionDAG &DAG, SDLoc dl,
4355                                 unsigned vectorWidth) {
4356   assert((vectorWidth == 128 || vectorWidth == 256) &&
4357          "Unsupported vector width");
4358   EVT VT = Vec.getValueType();
4359   EVT ElVT = VT.getVectorElementType();
4360   unsigned Factor = VT.getSizeInBits()/vectorWidth;
4361   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
4362                                   VT.getVectorNumElements()/Factor);
4363
4364   // Extract from UNDEF is UNDEF.
4365   if (Vec.getOpcode() == ISD::UNDEF)
4366     return DAG.getUNDEF(ResultVT);
4367
4368   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
4369   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
4370   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4371
4372   // This is the index of the first element of the vectorWidth-bit chunk
4373   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4374   IdxVal &= ~(ElemsPerChunk - 1);
4375
4376   // If the input is a buildvector just emit a smaller one.
4377   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
4378     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
4379                        makeArrayRef(Vec->op_begin() + IdxVal, ElemsPerChunk));
4380
4381   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4382   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
4383 }
4384
4385 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
4386 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
4387 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
4388 /// instructions or a simple subregister reference. Idx is an index in the
4389 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
4390 /// lowering EXTRACT_VECTOR_ELT operations easier.
4391 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
4392                                    SelectionDAG &DAG, SDLoc dl) {
4393   assert((Vec.getValueType().is256BitVector() ||
4394           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
4395   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
4396 }
4397
4398 /// Generate a DAG to grab 256-bits from a 512-bit vector.
4399 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
4400                                    SelectionDAG &DAG, SDLoc dl) {
4401   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
4402   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
4403 }
4404
4405 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
4406                                unsigned IdxVal, SelectionDAG &DAG,
4407                                SDLoc dl, unsigned vectorWidth) {
4408   assert((vectorWidth == 128 || vectorWidth == 256) &&
4409          "Unsupported vector width");
4410   // Inserting UNDEF is Result
4411   if (Vec.getOpcode() == ISD::UNDEF)
4412     return Result;
4413   EVT VT = Vec.getValueType();
4414   EVT ElVT = VT.getVectorElementType();
4415   EVT ResultVT = Result.getValueType();
4416
4417   // Insert the relevant vectorWidth bits.
4418   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
4419   assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
4420
4421   // This is the index of the first element of the vectorWidth-bit chunk
4422   // we want. Since ElemsPerChunk is a power of 2 just need to clear bits.
4423   IdxVal &= ~(ElemsPerChunk - 1);
4424
4425   SDValue VecIdx = DAG.getIntPtrConstant(IdxVal, dl);
4426   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
4427 }
4428
4429 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
4430 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
4431 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
4432 /// simple superregister reference.  Idx is an index in the 128 bits
4433 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
4434 /// lowering INSERT_VECTOR_ELT operations easier.
4435 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4436                                   SelectionDAG &DAG, SDLoc dl) {
4437   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
4438
4439   // For insertion into the zero index (low half) of a 256-bit vector, it is
4440   // more efficient to generate a blend with immediate instead of an insert*128.
4441   // We are still creating an INSERT_SUBVECTOR below with an undef node to
4442   // extend the subvector to the size of the result vector. Make sure that
4443   // we are not recursing on that node by checking for undef here.
4444   if (IdxVal == 0 && Result.getValueType().is256BitVector() &&
4445       Result.getOpcode() != ISD::UNDEF) {
4446     EVT ResultVT = Result.getValueType();
4447     SDValue ZeroIndex = DAG.getIntPtrConstant(0, dl);
4448     SDValue Undef = DAG.getUNDEF(ResultVT);
4449     SDValue Vec256 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Undef,
4450                                  Vec, ZeroIndex);
4451
4452     // The blend instruction, and therefore its mask, depend on the data type.
4453     MVT ScalarType = ResultVT.getVectorElementType().getSimpleVT();
4454     if (ScalarType.isFloatingPoint()) {
4455       // Choose either vblendps (float) or vblendpd (double).
4456       unsigned ScalarSize = ScalarType.getSizeInBits();
4457       assert((ScalarSize == 64 || ScalarSize == 32) && "Unknown float type");
4458       unsigned MaskVal = (ScalarSize == 64) ? 0x03 : 0x0f;
4459       SDValue Mask = DAG.getConstant(MaskVal, dl, MVT::i8);
4460       return DAG.getNode(X86ISD::BLENDI, dl, ResultVT, Result, Vec256, Mask);
4461     }
4462
4463     const X86Subtarget &Subtarget =
4464     static_cast<const X86Subtarget &>(DAG.getSubtarget());
4465
4466     // AVX2 is needed for 256-bit integer blend support.
4467     // Integers must be cast to 32-bit because there is only vpblendd;
4468     // vpblendw can't be used for this because it has a handicapped mask.
4469
4470     // If we don't have AVX2, then cast to float. Using a wrong domain blend
4471     // is still more efficient than using the wrong domain vinsertf128 that
4472     // will be created by InsertSubVector().
4473     MVT CastVT = Subtarget.hasAVX2() ? MVT::v8i32 : MVT::v8f32;
4474
4475     SDValue Mask = DAG.getConstant(0x0f, dl, MVT::i8);
4476     Vec256 = DAG.getBitcast(CastVT, Vec256);
4477     Vec256 = DAG.getNode(X86ISD::BLENDI, dl, CastVT, Result, Vec256, Mask);
4478     return DAG.getBitcast(ResultVT, Vec256);
4479   }
4480
4481   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
4482 }
4483
4484 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
4485                                   SelectionDAG &DAG, SDLoc dl) {
4486   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
4487   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
4488 }
4489
4490 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
4491 /// instructions. This is used because creating CONCAT_VECTOR nodes of
4492 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
4493 /// large BUILD_VECTORS.
4494 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
4495                                    unsigned NumElems, SelectionDAG &DAG,
4496                                    SDLoc dl) {
4497   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4498   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
4499 }
4500
4501 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
4502                                    unsigned NumElems, SelectionDAG &DAG,
4503                                    SDLoc dl) {
4504   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
4505   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
4506 }
4507
4508 /// Returns a vector of specified type with all bits set.
4509 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4510 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4511 /// Then bitcast to their original type, ensuring they get CSE'd.
4512 static SDValue getOnesVector(EVT VT, const X86Subtarget *Subtarget,
4513                              SelectionDAG &DAG, SDLoc dl) {
4514   assert(VT.isVector() && "Expected a vector type");
4515
4516   SDValue Cst = DAG.getConstant(~0U, dl, MVT::i32);
4517   SDValue Vec;
4518   if (VT.is512BitVector()) {
4519     SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4520                       Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4521     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4522   } else if (VT.is256BitVector()) {
4523     if (Subtarget->hasInt256()) { // AVX2
4524       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4525       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4526     } else { // AVX
4527       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4528       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4529     }
4530   } else if (VT.is128BitVector()) {
4531     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4532   } else
4533     llvm_unreachable("Unexpected vector type");
4534
4535   return DAG.getBitcast(VT, Vec);
4536 }
4537
4538 /// Returns a vector_shuffle node for an unpackl operation.
4539 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4540                           SDValue V2) {
4541   unsigned NumElems = VT.getVectorNumElements();
4542   SmallVector<int, 8> Mask;
4543   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4544     Mask.push_back(i);
4545     Mask.push_back(i + NumElems);
4546   }
4547   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4548 }
4549
4550 /// Returns a vector_shuffle node for an unpackh operation.
4551 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4552                           SDValue V2) {
4553   unsigned NumElems = VT.getVectorNumElements();
4554   SmallVector<int, 8> Mask;
4555   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4556     Mask.push_back(i + Half);
4557     Mask.push_back(i + NumElems + Half);
4558   }
4559   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4560 }
4561
4562 /// Return a vector_shuffle of the specified vector of zero or undef vector.
4563 /// This produces a shuffle where the low element of V2 is swizzled into the
4564 /// zero/undef vector, landing at element Idx.
4565 /// This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4566 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4567                                            bool IsZero,
4568                                            const X86Subtarget *Subtarget,
4569                                            SelectionDAG &DAG) {
4570   MVT VT = V2.getSimpleValueType();
4571   SDValue V1 = IsZero
4572     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4573   unsigned NumElems = VT.getVectorNumElements();
4574   SmallVector<int, 16> MaskVec;
4575   for (unsigned i = 0; i != NumElems; ++i)
4576     // If this is the insertion idx, put the low elt of V2 here.
4577     MaskVec.push_back(i == Idx ? NumElems : i);
4578   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4579 }
4580
4581 /// Calculates the shuffle mask corresponding to the target-specific opcode.
4582 /// Returns true if the Mask could be calculated. Sets IsUnary to true if only
4583 /// uses one source. Note that this will set IsUnary for shuffles which use a
4584 /// single input multiple times, and in those cases it will
4585 /// adjust the mask to only have indices within that single input.
4586 /// FIXME: Add support for Decode*Mask functions that return SM_SentinelZero.
4587 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4588                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4589   unsigned NumElems = VT.getVectorNumElements();
4590   SDValue ImmN;
4591
4592   IsUnary = false;
4593   bool IsFakeUnary = false;
4594   switch(N->getOpcode()) {
4595   case X86ISD::BLENDI:
4596     ImmN = N->getOperand(N->getNumOperands()-1);
4597     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4598     break;
4599   case X86ISD::SHUFP:
4600     ImmN = N->getOperand(N->getNumOperands()-1);
4601     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4602     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4603     break;
4604   case X86ISD::UNPCKH:
4605     DecodeUNPCKHMask(VT, Mask);
4606     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4607     break;
4608   case X86ISD::UNPCKL:
4609     DecodeUNPCKLMask(VT, Mask);
4610     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4611     break;
4612   case X86ISD::MOVHLPS:
4613     DecodeMOVHLPSMask(NumElems, Mask);
4614     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4615     break;
4616   case X86ISD::MOVLHPS:
4617     DecodeMOVLHPSMask(NumElems, Mask);
4618     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4619     break;
4620   case X86ISD::PALIGNR:
4621     ImmN = N->getOperand(N->getNumOperands()-1);
4622     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4623     break;
4624   case X86ISD::PSHUFD:
4625   case X86ISD::VPERMILPI:
4626     ImmN = N->getOperand(N->getNumOperands()-1);
4627     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4628     IsUnary = true;
4629     break;
4630   case X86ISD::PSHUFHW:
4631     ImmN = N->getOperand(N->getNumOperands()-1);
4632     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4633     IsUnary = true;
4634     break;
4635   case X86ISD::PSHUFLW:
4636     ImmN = N->getOperand(N->getNumOperands()-1);
4637     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4638     IsUnary = true;
4639     break;
4640   case X86ISD::PSHUFB: {
4641     IsUnary = true;
4642     SDValue MaskNode = N->getOperand(1);
4643     while (MaskNode->getOpcode() == ISD::BITCAST)
4644       MaskNode = MaskNode->getOperand(0);
4645
4646     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4647       // If we have a build-vector, then things are easy.
4648       MVT VT = MaskNode.getSimpleValueType();
4649       assert(VT.isVector() &&
4650              "Can't produce a non-vector with a build_vector!");
4651       if (!VT.isInteger())
4652         return false;
4653
4654       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4655
4656       SmallVector<uint64_t, 32> RawMask;
4657       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4658         SDValue Op = MaskNode->getOperand(i);
4659         if (Op->getOpcode() == ISD::UNDEF) {
4660           RawMask.push_back((uint64_t)SM_SentinelUndef);
4661           continue;
4662         }
4663         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4664         if (!CN)
4665           return false;
4666         APInt MaskElement = CN->getAPIntValue();
4667
4668         // We now have to decode the element which could be any integer size and
4669         // extract each byte of it.
4670         for (int j = 0; j < NumBytesPerElement; ++j) {
4671           // Note that this is x86 and so always little endian: the low byte is
4672           // the first byte of the mask.
4673           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4674           MaskElement = MaskElement.lshr(8);
4675         }
4676       }
4677       DecodePSHUFBMask(RawMask, Mask);
4678       break;
4679     }
4680
4681     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4682     if (!MaskLoad)
4683       return false;
4684
4685     SDValue Ptr = MaskLoad->getBasePtr();
4686     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4687         Ptr->getOpcode() == X86ISD::WrapperRIP)
4688       Ptr = Ptr->getOperand(0);
4689
4690     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4691     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4692       return false;
4693
4694     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4695       DecodePSHUFBMask(C, Mask);
4696       if (Mask.empty())
4697         return false;
4698       break;
4699     }
4700
4701     return false;
4702   }
4703   case X86ISD::VPERMI:
4704     ImmN = N->getOperand(N->getNumOperands()-1);
4705     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4706     IsUnary = true;
4707     break;
4708   case X86ISD::MOVSS:
4709   case X86ISD::MOVSD:
4710     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4711     break;
4712   case X86ISD::VPERM2X128:
4713     ImmN = N->getOperand(N->getNumOperands()-1);
4714     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4715     if (Mask.empty()) return false;
4716     // Mask only contains negative index if an element is zero.
4717     if (std::any_of(Mask.begin(), Mask.end(),
4718                     [](int M){ return M == SM_SentinelZero; }))
4719       return false;
4720     break;
4721   case X86ISD::MOVSLDUP:
4722     DecodeMOVSLDUPMask(VT, Mask);
4723     IsUnary = true;
4724     break;
4725   case X86ISD::MOVSHDUP:
4726     DecodeMOVSHDUPMask(VT, Mask);
4727     IsUnary = true;
4728     break;
4729   case X86ISD::MOVDDUP:
4730     DecodeMOVDDUPMask(VT, Mask);
4731     IsUnary = true;
4732     break;
4733   case X86ISD::MOVLHPD:
4734   case X86ISD::MOVLPD:
4735   case X86ISD::MOVLPS:
4736     // Not yet implemented
4737     return false;
4738   case X86ISD::VPERMV: {
4739     IsUnary = true;
4740     SDValue MaskNode = N->getOperand(0);
4741     while (MaskNode->getOpcode() == ISD::BITCAST)
4742       MaskNode = MaskNode->getOperand(0);
4743
4744     unsigned MaskLoBits = Log2_64(VT.getVectorNumElements());
4745     SmallVector<uint64_t, 32> RawMask;
4746     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4747       // If we have a build-vector, then things are easy.
4748       assert(MaskNode.getSimpleValueType().isInteger() &&
4749              MaskNode.getSimpleValueType().getVectorNumElements() ==
4750              VT.getVectorNumElements());
4751
4752       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4753         SDValue Op = MaskNode->getOperand(i);
4754         if (Op->getOpcode() == ISD::UNDEF)
4755           RawMask.push_back((uint64_t)SM_SentinelUndef);
4756         else if (isa<ConstantSDNode>(Op)) {
4757           APInt MaskElement = cast<ConstantSDNode>(Op)->getAPIntValue();
4758           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4759         } else
4760           return false;
4761       }
4762       DecodeVPERMVMask(RawMask, Mask);
4763       break;
4764     }
4765     if (MaskNode->getOpcode() == X86ISD::VBROADCAST) {
4766       unsigned NumEltsInMask = MaskNode->getNumOperands();
4767       MaskNode = MaskNode->getOperand(0);
4768       auto *CN = dyn_cast<ConstantSDNode>(MaskNode);
4769       if (CN) {
4770         APInt MaskEltValue = CN->getAPIntValue();
4771         for (unsigned i = 0; i < NumEltsInMask; ++i)
4772           RawMask.push_back(MaskEltValue.getLoBits(MaskLoBits).getZExtValue());
4773         DecodeVPERMVMask(RawMask, Mask);
4774         break;
4775       }
4776       // It may be a scalar load
4777     }
4778
4779     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4780     if (!MaskLoad)
4781       return false;
4782
4783     SDValue Ptr = MaskLoad->getBasePtr();
4784     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4785         Ptr->getOpcode() == X86ISD::WrapperRIP)
4786       Ptr = Ptr->getOperand(0);
4787
4788     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4789     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4790       return false;
4791
4792     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4793     if (C) {
4794       DecodeVPERMVMask(C, VT, Mask);
4795       if (Mask.empty())
4796         return false;
4797       break;
4798     }
4799     return false;
4800   }
4801   case X86ISD::VPERMV3: {
4802     IsUnary = false;
4803     SDValue MaskNode = N->getOperand(1);
4804     while (MaskNode->getOpcode() == ISD::BITCAST)
4805       MaskNode = MaskNode->getOperand(1);
4806
4807     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4808       // If we have a build-vector, then things are easy.
4809       assert(MaskNode.getSimpleValueType().isInteger() &&
4810              MaskNode.getSimpleValueType().getVectorNumElements() ==
4811              VT.getVectorNumElements());
4812
4813       SmallVector<uint64_t, 32> RawMask;
4814       unsigned MaskLoBits = Log2_64(VT.getVectorNumElements()*2);
4815
4816       for (unsigned i = 0; i < MaskNode->getNumOperands(); ++i) {
4817         SDValue Op = MaskNode->getOperand(i);
4818         if (Op->getOpcode() == ISD::UNDEF)
4819           RawMask.push_back((uint64_t)SM_SentinelUndef);
4820         else {
4821           auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4822           if (!CN)
4823             return false;
4824           APInt MaskElement = CN->getAPIntValue();
4825           RawMask.push_back(MaskElement.getLoBits(MaskLoBits).getZExtValue());
4826         }
4827       }
4828       DecodeVPERMV3Mask(RawMask, Mask);
4829       break;
4830     }
4831
4832     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4833     if (!MaskLoad)
4834       return false;
4835
4836     SDValue Ptr = MaskLoad->getBasePtr();
4837     if (Ptr->getOpcode() == X86ISD::Wrapper ||
4838         Ptr->getOpcode() == X86ISD::WrapperRIP)
4839       Ptr = Ptr->getOperand(0);
4840
4841     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4842     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4843       return false;
4844
4845     auto *C = dyn_cast<Constant>(MaskCP->getConstVal());
4846     if (C) {
4847       DecodeVPERMV3Mask(C, VT, Mask);
4848       if (Mask.empty())
4849         return false;
4850       break;
4851     }
4852     return false;
4853   }
4854   default: llvm_unreachable("unknown target shuffle node");
4855   }
4856
4857   // If we have a fake unary shuffle, the shuffle mask is spread across two
4858   // inputs that are actually the same node. Re-map the mask to always point
4859   // into the first input.
4860   if (IsFakeUnary)
4861     for (int &M : Mask)
4862       if (M >= (int)Mask.size())
4863         M -= Mask.size();
4864
4865   return true;
4866 }
4867
4868 /// Returns the scalar element that will make up the ith
4869 /// element of the result of the vector shuffle.
4870 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4871                                    unsigned Depth) {
4872   if (Depth == 6)
4873     return SDValue();  // Limit search depth.
4874
4875   SDValue V = SDValue(N, 0);
4876   EVT VT = V.getValueType();
4877   unsigned Opcode = V.getOpcode();
4878
4879   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4880   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4881     int Elt = SV->getMaskElt(Index);
4882
4883     if (Elt < 0)
4884       return DAG.getUNDEF(VT.getVectorElementType());
4885
4886     unsigned NumElems = VT.getVectorNumElements();
4887     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4888                                          : SV->getOperand(1);
4889     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4890   }
4891
4892   // Recurse into target specific vector shuffles to find scalars.
4893   if (isTargetShuffle(Opcode)) {
4894     MVT ShufVT = V.getSimpleValueType();
4895     unsigned NumElems = ShufVT.getVectorNumElements();
4896     SmallVector<int, 16> ShuffleMask;
4897     bool IsUnary;
4898
4899     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4900       return SDValue();
4901
4902     int Elt = ShuffleMask[Index];
4903     if (Elt < 0)
4904       return DAG.getUNDEF(ShufVT.getVectorElementType());
4905
4906     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4907                                          : N->getOperand(1);
4908     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4909                                Depth+1);
4910   }
4911
4912   // Actual nodes that may contain scalar elements
4913   if (Opcode == ISD::BITCAST) {
4914     V = V.getOperand(0);
4915     EVT SrcVT = V.getValueType();
4916     unsigned NumElems = VT.getVectorNumElements();
4917
4918     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4919       return SDValue();
4920   }
4921
4922   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4923     return (Index == 0) ? V.getOperand(0)
4924                         : DAG.getUNDEF(VT.getVectorElementType());
4925
4926   if (V.getOpcode() == ISD::BUILD_VECTOR)
4927     return V.getOperand(Index);
4928
4929   return SDValue();
4930 }
4931
4932 /// Custom lower build_vector of v16i8.
4933 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4934                                        unsigned NumNonZero, unsigned NumZero,
4935                                        SelectionDAG &DAG,
4936                                        const X86Subtarget* Subtarget,
4937                                        const TargetLowering &TLI) {
4938   if (NumNonZero > 8)
4939     return SDValue();
4940
4941   SDLoc dl(Op);
4942   SDValue V;
4943   bool First = true;
4944
4945   // SSE4.1 - use PINSRB to insert each byte directly.
4946   if (Subtarget->hasSSE41()) {
4947     for (unsigned i = 0; i < 16; ++i) {
4948       bool isNonZero = (NonZeros & (1 << i)) != 0;
4949       if (isNonZero) {
4950         if (First) {
4951           if (NumZero)
4952             V = getZeroVector(MVT::v16i8, Subtarget, DAG, dl);
4953           else
4954             V = DAG.getUNDEF(MVT::v16i8);
4955           First = false;
4956         }
4957         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4958                         MVT::v16i8, V, Op.getOperand(i),
4959                         DAG.getIntPtrConstant(i, dl));
4960       }
4961     }
4962
4963     return V;
4964   }
4965
4966   // Pre-SSE4.1 - merge byte pairs and insert with PINSRW.
4967   for (unsigned i = 0; i < 16; ++i) {
4968     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4969     if (ThisIsNonZero && First) {
4970       if (NumZero)
4971         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4972       else
4973         V = DAG.getUNDEF(MVT::v8i16);
4974       First = false;
4975     }
4976
4977     if ((i & 1) != 0) {
4978       SDValue ThisElt, LastElt;
4979       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4980       if (LastIsNonZero) {
4981         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4982                               MVT::i16, Op.getOperand(i-1));
4983       }
4984       if (ThisIsNonZero) {
4985         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4986         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4987                               ThisElt, DAG.getConstant(8, dl, MVT::i8));
4988         if (LastIsNonZero)
4989           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4990       } else
4991         ThisElt = LastElt;
4992
4993       if (ThisElt.getNode())
4994         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4995                         DAG.getIntPtrConstant(i/2, dl));
4996     }
4997   }
4998
4999   return DAG.getBitcast(MVT::v16i8, V);
5000 }
5001
5002 /// Custom lower build_vector of v8i16.
5003 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
5004                                      unsigned NumNonZero, unsigned NumZero,
5005                                      SelectionDAG &DAG,
5006                                      const X86Subtarget* Subtarget,
5007                                      const TargetLowering &TLI) {
5008   if (NumNonZero > 4)
5009     return SDValue();
5010
5011   SDLoc dl(Op);
5012   SDValue V;
5013   bool First = true;
5014   for (unsigned i = 0; i < 8; ++i) {
5015     bool isNonZero = (NonZeros & (1 << i)) != 0;
5016     if (isNonZero) {
5017       if (First) {
5018         if (NumZero)
5019           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
5020         else
5021           V = DAG.getUNDEF(MVT::v8i16);
5022         First = false;
5023       }
5024       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
5025                       MVT::v8i16, V, Op.getOperand(i),
5026                       DAG.getIntPtrConstant(i, dl));
5027     }
5028   }
5029
5030   return V;
5031 }
5032
5033 /// Custom lower build_vector of v4i32 or v4f32.
5034 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
5035                                      const X86Subtarget *Subtarget,
5036                                      const TargetLowering &TLI) {
5037   // Find all zeroable elements.
5038   std::bitset<4> Zeroable;
5039   for (int i=0; i < 4; ++i) {
5040     SDValue Elt = Op->getOperand(i);
5041     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
5042   }
5043   assert(Zeroable.size() - Zeroable.count() > 1 &&
5044          "We expect at least two non-zero elements!");
5045
5046   // We only know how to deal with build_vector nodes where elements are either
5047   // zeroable or extract_vector_elt with constant index.
5048   SDValue FirstNonZero;
5049   unsigned FirstNonZeroIdx;
5050   for (unsigned i=0; i < 4; ++i) {
5051     if (Zeroable[i])
5052       continue;
5053     SDValue Elt = Op->getOperand(i);
5054     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5055         !isa<ConstantSDNode>(Elt.getOperand(1)))
5056       return SDValue();
5057     // Make sure that this node is extracting from a 128-bit vector.
5058     MVT VT = Elt.getOperand(0).getSimpleValueType();
5059     if (!VT.is128BitVector())
5060       return SDValue();
5061     if (!FirstNonZero.getNode()) {
5062       FirstNonZero = Elt;
5063       FirstNonZeroIdx = i;
5064     }
5065   }
5066
5067   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
5068   SDValue V1 = FirstNonZero.getOperand(0);
5069   MVT VT = V1.getSimpleValueType();
5070
5071   // See if this build_vector can be lowered as a blend with zero.
5072   SDValue Elt;
5073   unsigned EltMaskIdx, EltIdx;
5074   int Mask[4];
5075   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
5076     if (Zeroable[EltIdx]) {
5077       // The zero vector will be on the right hand side.
5078       Mask[EltIdx] = EltIdx+4;
5079       continue;
5080     }
5081
5082     Elt = Op->getOperand(EltIdx);
5083     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
5084     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
5085     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
5086       break;
5087     Mask[EltIdx] = EltIdx;
5088   }
5089
5090   if (EltIdx == 4) {
5091     // Let the shuffle legalizer deal with blend operations.
5092     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
5093     if (V1.getSimpleValueType() != VT)
5094       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
5095     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
5096   }
5097
5098   // See if we can lower this build_vector to a INSERTPS.
5099   if (!Subtarget->hasSSE41())
5100     return SDValue();
5101
5102   SDValue V2 = Elt.getOperand(0);
5103   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
5104     V1 = SDValue();
5105
5106   bool CanFold = true;
5107   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
5108     if (Zeroable[i])
5109       continue;
5110
5111     SDValue Current = Op->getOperand(i);
5112     SDValue SrcVector = Current->getOperand(0);
5113     if (!V1.getNode())
5114       V1 = SrcVector;
5115     CanFold = SrcVector == V1 &&
5116       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
5117   }
5118
5119   if (!CanFold)
5120     return SDValue();
5121
5122   assert(V1.getNode() && "Expected at least two non-zero elements!");
5123   if (V1.getSimpleValueType() != MVT::v4f32)
5124     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
5125   if (V2.getSimpleValueType() != MVT::v4f32)
5126     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
5127
5128   // Ok, we can emit an INSERTPS instruction.
5129   unsigned ZMask = Zeroable.to_ulong();
5130
5131   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
5132   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
5133   SDLoc DL(Op);
5134   SDValue Result = DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
5135                                DAG.getIntPtrConstant(InsertPSMask, DL));
5136   return DAG.getBitcast(VT, Result);
5137 }
5138
5139 /// Return a vector logical shift node.
5140 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
5141                          unsigned NumBits, SelectionDAG &DAG,
5142                          const TargetLowering &TLI, SDLoc dl) {
5143   assert(VT.is128BitVector() && "Unknown type for VShift");
5144   MVT ShVT = MVT::v2i64;
5145   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
5146   SrcOp = DAG.getBitcast(ShVT, SrcOp);
5147   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(DAG.getDataLayout(), VT);
5148   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
5149   SDValue ShiftVal = DAG.getConstant(NumBits/8, dl, ScalarShiftTy);
5150   return DAG.getBitcast(VT, DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
5151 }
5152
5153 static SDValue
5154 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
5155
5156   // Check if the scalar load can be widened into a vector load. And if
5157   // the address is "base + cst" see if the cst can be "absorbed" into
5158   // the shuffle mask.
5159   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
5160     SDValue Ptr = LD->getBasePtr();
5161     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
5162       return SDValue();
5163     EVT PVT = LD->getValueType(0);
5164     if (PVT != MVT::i32 && PVT != MVT::f32)
5165       return SDValue();
5166
5167     int FI = -1;
5168     int64_t Offset = 0;
5169     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
5170       FI = FINode->getIndex();
5171       Offset = 0;
5172     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
5173                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
5174       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
5175       Offset = Ptr.getConstantOperandVal(1);
5176       Ptr = Ptr.getOperand(0);
5177     } else {
5178       return SDValue();
5179     }
5180
5181     // FIXME: 256-bit vector instructions don't require a strict alignment,
5182     // improve this code to support it better.
5183     unsigned RequiredAlign = VT.getSizeInBits()/8;
5184     SDValue Chain = LD->getChain();
5185     // Make sure the stack object alignment is at least 16 or 32.
5186     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5187     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
5188       if (MFI->isFixedObjectIndex(FI)) {
5189         // Can't change the alignment. FIXME: It's possible to compute
5190         // the exact stack offset and reference FI + adjust offset instead.
5191         // If someone *really* cares about this. That's the way to implement it.
5192         return SDValue();
5193       } else {
5194         MFI->setObjectAlignment(FI, RequiredAlign);
5195       }
5196     }
5197
5198     // (Offset % 16 or 32) must be multiple of 4. Then address is then
5199     // Ptr + (Offset & ~15).
5200     if (Offset < 0)
5201       return SDValue();
5202     if ((Offset % RequiredAlign) & 3)
5203       return SDValue();
5204     int64_t StartOffset = Offset & ~int64_t(RequiredAlign - 1);
5205     if (StartOffset) {
5206       SDLoc DL(Ptr);
5207       Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5208                         DAG.getConstant(StartOffset, DL, Ptr.getValueType()));
5209     }
5210
5211     int EltNo = (Offset - StartOffset) >> 2;
5212     unsigned NumElems = VT.getVectorNumElements();
5213
5214     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
5215     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
5216                              LD->getPointerInfo().getWithOffset(StartOffset),
5217                              false, false, false, 0);
5218
5219     SmallVector<int, 8> Mask(NumElems, EltNo);
5220
5221     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
5222   }
5223
5224   return SDValue();
5225 }
5226
5227 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
5228 /// elements can be replaced by a single large load which has the same value as
5229 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
5230 ///
5231 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
5232 ///
5233 /// FIXME: we'd also like to handle the case where the last elements are zero
5234 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
5235 /// There's even a handy isZeroNode for that purpose.
5236 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
5237                                         SDLoc &DL, SelectionDAG &DAG,
5238                                         bool isAfterLegalize) {
5239   unsigned NumElems = Elts.size();
5240
5241   LoadSDNode *LDBase = nullptr;
5242   unsigned LastLoadedElt = -1U;
5243
5244   // For each element in the initializer, see if we've found a load or an undef.
5245   // If we don't find an initial load element, or later load elements are
5246   // non-consecutive, bail out.
5247   for (unsigned i = 0; i < NumElems; ++i) {
5248     SDValue Elt = Elts[i];
5249     // Look through a bitcast.
5250     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
5251       Elt = Elt.getOperand(0);
5252     if (!Elt.getNode() ||
5253         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
5254       return SDValue();
5255     if (!LDBase) {
5256       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
5257         return SDValue();
5258       LDBase = cast<LoadSDNode>(Elt.getNode());
5259       LastLoadedElt = i;
5260       continue;
5261     }
5262     if (Elt.getOpcode() == ISD::UNDEF)
5263       continue;
5264
5265     LoadSDNode *LD = cast<LoadSDNode>(Elt);
5266     EVT LdVT = Elt.getValueType();
5267     // Each loaded element must be the correct fractional portion of the
5268     // requested vector load.
5269     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
5270       return SDValue();
5271     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
5272       return SDValue();
5273     LastLoadedElt = i;
5274   }
5275
5276   // If we have found an entire vector of loads and undefs, then return a large
5277   // load of the entire vector width starting at the base pointer.  If we found
5278   // consecutive loads for the low half, generate a vzext_load node.
5279   if (LastLoadedElt == NumElems - 1) {
5280     assert(LDBase && "Did not find base load for merging consecutive loads");
5281     EVT EltVT = LDBase->getValueType(0);
5282     // Ensure that the input vector size for the merged loads matches the
5283     // cumulative size of the input elements.
5284     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
5285       return SDValue();
5286
5287     if (isAfterLegalize &&
5288         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
5289       return SDValue();
5290
5291     SDValue NewLd = SDValue();
5292
5293     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
5294                         LDBase->getPointerInfo(), LDBase->isVolatile(),
5295                         LDBase->isNonTemporal(), LDBase->isInvariant(),
5296                         LDBase->getAlignment());
5297
5298     if (LDBase->hasAnyUseOfValue(1)) {
5299       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5300                                      SDValue(LDBase, 1),
5301                                      SDValue(NewLd.getNode(), 1));
5302       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5303       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5304                              SDValue(NewLd.getNode(), 1));
5305     }
5306
5307     return NewLd;
5308   }
5309
5310   //TODO: The code below fires only for for loading the low v2i32 / v2f32
5311   //of a v4i32 / v4f32. It's probably worth generalizing.
5312   EVT EltVT = VT.getVectorElementType();
5313   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
5314       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
5315     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
5316     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
5317     SDValue ResNode =
5318         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
5319                                 LDBase->getPointerInfo(),
5320                                 LDBase->getAlignment(),
5321                                 false/*isVolatile*/, true/*ReadMem*/,
5322                                 false/*WriteMem*/);
5323
5324     // Make sure the newly-created LOAD is in the same position as LDBase in
5325     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
5326     // update uses of LDBase's output chain to use the TokenFactor.
5327     if (LDBase->hasAnyUseOfValue(1)) {
5328       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
5329                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
5330       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
5331       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
5332                              SDValue(ResNode.getNode(), 1));
5333     }
5334
5335     return DAG.getBitcast(VT, ResNode);
5336   }
5337   return SDValue();
5338 }
5339
5340 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
5341 /// to generate a splat value for the following cases:
5342 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
5343 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
5344 /// a scalar load, or a constant.
5345 /// The VBROADCAST node is returned when a pattern is found,
5346 /// or SDValue() otherwise.
5347 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
5348                                     SelectionDAG &DAG) {
5349   // VBROADCAST requires AVX.
5350   // TODO: Splats could be generated for non-AVX CPUs using SSE
5351   // instructions, but there's less potential gain for only 128-bit vectors.
5352   if (!Subtarget->hasAVX())
5353     return SDValue();
5354
5355   MVT VT = Op.getSimpleValueType();
5356   SDLoc dl(Op);
5357
5358   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
5359          "Unsupported vector type for broadcast.");
5360
5361   SDValue Ld;
5362   bool ConstSplatVal;
5363
5364   switch (Op.getOpcode()) {
5365     default:
5366       // Unknown pattern found.
5367       return SDValue();
5368
5369     case ISD::BUILD_VECTOR: {
5370       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
5371       BitVector UndefElements;
5372       SDValue Splat = BVOp->getSplatValue(&UndefElements);
5373
5374       // We need a splat of a single value to use broadcast, and it doesn't
5375       // make any sense if the value is only in one element of the vector.
5376       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
5377         return SDValue();
5378
5379       Ld = Splat;
5380       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5381                        Ld.getOpcode() == ISD::ConstantFP);
5382
5383       // Make sure that all of the users of a non-constant load are from the
5384       // BUILD_VECTOR node.
5385       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
5386         return SDValue();
5387       break;
5388     }
5389
5390     case ISD::VECTOR_SHUFFLE: {
5391       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
5392
5393       // Shuffles must have a splat mask where the first element is
5394       // broadcasted.
5395       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
5396         return SDValue();
5397
5398       SDValue Sc = Op.getOperand(0);
5399       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
5400           Sc.getOpcode() != ISD::BUILD_VECTOR) {
5401
5402         if (!Subtarget->hasInt256())
5403           return SDValue();
5404
5405         // Use the register form of the broadcast instruction available on AVX2.
5406         if (VT.getSizeInBits() >= 256)
5407           Sc = Extract128BitVector(Sc, 0, DAG, dl);
5408         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
5409       }
5410
5411       Ld = Sc.getOperand(0);
5412       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
5413                        Ld.getOpcode() == ISD::ConstantFP);
5414
5415       // The scalar_to_vector node and the suspected
5416       // load node must have exactly one user.
5417       // Constants may have multiple users.
5418
5419       // AVX-512 has register version of the broadcast
5420       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
5421         Ld.getValueType().getSizeInBits() >= 32;
5422       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
5423           !hasRegVer))
5424         return SDValue();
5425       break;
5426     }
5427   }
5428
5429   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
5430   bool IsGE256 = (VT.getSizeInBits() >= 256);
5431
5432   // When optimizing for size, generate up to 5 extra bytes for a broadcast
5433   // instruction to save 8 or more bytes of constant pool data.
5434   // TODO: If multiple splats are generated to load the same constant,
5435   // it may be detrimental to overall size. There needs to be a way to detect
5436   // that condition to know if this is truly a size win.
5437   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
5438
5439   // Handle broadcasting a single constant scalar from the constant pool
5440   // into a vector.
5441   // On Sandybridge (no AVX2), it is still better to load a constant vector
5442   // from the constant pool and not to broadcast it from a scalar.
5443   // But override that restriction when optimizing for size.
5444   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
5445   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
5446     EVT CVT = Ld.getValueType();
5447     assert(!CVT.isVector() && "Must not broadcast a vector type");
5448
5449     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
5450     // For size optimization, also splat v2f64 and v2i64, and for size opt
5451     // with AVX2, also splat i8 and i16.
5452     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
5453     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5454         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
5455       const Constant *C = nullptr;
5456       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
5457         C = CI->getConstantIntValue();
5458       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
5459         C = CF->getConstantFPValue();
5460
5461       assert(C && "Invalid constant type");
5462
5463       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5464       SDValue CP =
5465           DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
5466       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
5467       Ld = DAG.getLoad(
5468           CVT, dl, DAG.getEntryNode(), CP,
5469           MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), false,
5470           false, false, Alignment);
5471
5472       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5473     }
5474   }
5475
5476   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
5477
5478   // Handle AVX2 in-register broadcasts.
5479   if (!IsLoad && Subtarget->hasInt256() &&
5480       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
5481     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5482
5483   // The scalar source must be a normal load.
5484   if (!IsLoad)
5485     return SDValue();
5486
5487   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
5488       (Subtarget->hasVLX() && ScalarSize == 64))
5489     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5490
5491   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
5492   // double since there is no vbroadcastsd xmm
5493   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
5494     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
5495       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
5496   }
5497
5498   // Unsupported broadcast.
5499   return SDValue();
5500 }
5501
5502 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
5503 /// underlying vector and index.
5504 ///
5505 /// Modifies \p ExtractedFromVec to the real vector and returns the real
5506 /// index.
5507 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
5508                                          SDValue ExtIdx) {
5509   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
5510   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
5511     return Idx;
5512
5513   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
5514   // lowered this:
5515   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
5516   // to:
5517   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
5518   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
5519   //                           undef)
5520   //                       Constant<0>)
5521   // In this case the vector is the extract_subvector expression and the index
5522   // is 2, as specified by the shuffle.
5523   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
5524   SDValue ShuffleVec = SVOp->getOperand(0);
5525   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
5526   assert(ShuffleVecVT.getVectorElementType() ==
5527          ExtractedFromVec.getSimpleValueType().getVectorElementType());
5528
5529   int ShuffleIdx = SVOp->getMaskElt(Idx);
5530   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
5531     ExtractedFromVec = ShuffleVec;
5532     return ShuffleIdx;
5533   }
5534   return Idx;
5535 }
5536
5537 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
5538   MVT VT = Op.getSimpleValueType();
5539
5540   // Skip if insert_vec_elt is not supported.
5541   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
5542   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
5543     return SDValue();
5544
5545   SDLoc DL(Op);
5546   unsigned NumElems = Op.getNumOperands();
5547
5548   SDValue VecIn1;
5549   SDValue VecIn2;
5550   SmallVector<unsigned, 4> InsertIndices;
5551   SmallVector<int, 8> Mask(NumElems, -1);
5552
5553   for (unsigned i = 0; i != NumElems; ++i) {
5554     unsigned Opc = Op.getOperand(i).getOpcode();
5555
5556     if (Opc == ISD::UNDEF)
5557       continue;
5558
5559     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5560       // Quit if more than 1 elements need inserting.
5561       if (InsertIndices.size() > 1)
5562         return SDValue();
5563
5564       InsertIndices.push_back(i);
5565       continue;
5566     }
5567
5568     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5569     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5570     // Quit if non-constant index.
5571     if (!isa<ConstantSDNode>(ExtIdx))
5572       return SDValue();
5573     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5574
5575     // Quit if extracted from vector of different type.
5576     if (ExtractedFromVec.getValueType() != VT)
5577       return SDValue();
5578
5579     if (!VecIn1.getNode())
5580       VecIn1 = ExtractedFromVec;
5581     else if (VecIn1 != ExtractedFromVec) {
5582       if (!VecIn2.getNode())
5583         VecIn2 = ExtractedFromVec;
5584       else if (VecIn2 != ExtractedFromVec)
5585         // Quit if more than 2 vectors to shuffle
5586         return SDValue();
5587     }
5588
5589     if (ExtractedFromVec == VecIn1)
5590       Mask[i] = Idx;
5591     else if (ExtractedFromVec == VecIn2)
5592       Mask[i] = Idx + NumElems;
5593   }
5594
5595   if (!VecIn1.getNode())
5596     return SDValue();
5597
5598   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5599   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5600   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5601     unsigned Idx = InsertIndices[i];
5602     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5603                      DAG.getIntPtrConstant(Idx, DL));
5604   }
5605
5606   return NV;
5607 }
5608
5609 static SDValue ConvertI1VectorToInteger(SDValue Op, SelectionDAG &DAG) {
5610   assert(ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) &&
5611          Op.getScalarValueSizeInBits() == 1 &&
5612          "Can not convert non-constant vector");
5613   uint64_t Immediate = 0;
5614   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5615     SDValue In = Op.getOperand(idx);
5616     if (In.getOpcode() != ISD::UNDEF)
5617       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5618   }
5619   SDLoc dl(Op);
5620   MVT VT =
5621    MVT::getIntegerVT(std::max((int)Op.getValueType().getSizeInBits(), 8));
5622   return DAG.getConstant(Immediate, dl, VT);
5623 }
5624 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5625 SDValue
5626 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5627
5628   MVT VT = Op.getSimpleValueType();
5629   assert((VT.getVectorElementType() == MVT::i1) &&
5630          "Unexpected type in LowerBUILD_VECTORvXi1!");
5631
5632   SDLoc dl(Op);
5633   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5634     SDValue Cst = DAG.getTargetConstant(0, dl, MVT::i1);
5635     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5636     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5637   }
5638
5639   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5640     SDValue Cst = DAG.getTargetConstant(1, dl, MVT::i1);
5641     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5642     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5643   }
5644
5645   if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode())) {
5646     SDValue Imm = ConvertI1VectorToInteger(Op, DAG);
5647     if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5648       return DAG.getBitcast(VT, Imm);
5649     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5650     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5651                         DAG.getIntPtrConstant(0, dl));
5652   }
5653
5654   // Vector has one or more non-const elements
5655   uint64_t Immediate = 0;
5656   SmallVector<unsigned, 16> NonConstIdx;
5657   bool IsSplat = true;
5658   bool HasConstElts = false;
5659   int SplatIdx = -1;
5660   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5661     SDValue In = Op.getOperand(idx);
5662     if (In.getOpcode() == ISD::UNDEF)
5663       continue;
5664     if (!isa<ConstantSDNode>(In))
5665       NonConstIdx.push_back(idx);
5666     else {
5667       Immediate |= cast<ConstantSDNode>(In)->getZExtValue() << idx;
5668       HasConstElts = true;
5669     }
5670     if (SplatIdx == -1)
5671       SplatIdx = idx;
5672     else if (In != Op.getOperand(SplatIdx))
5673       IsSplat = false;
5674   }
5675
5676   // for splat use " (select i1 splat_elt, all-ones, all-zeroes)"
5677   if (IsSplat)
5678     return DAG.getNode(ISD::SELECT, dl, VT, Op.getOperand(SplatIdx),
5679                        DAG.getConstant(1, dl, VT),
5680                        DAG.getConstant(0, dl, VT));
5681
5682   // insert elements one by one
5683   SDValue DstVec;
5684   SDValue Imm;
5685   if (Immediate) {
5686     MVT ImmVT = MVT::getIntegerVT(std::max((int)VT.getSizeInBits(), 8));
5687     Imm = DAG.getConstant(Immediate, dl, ImmVT);
5688   }
5689   else if (HasConstElts)
5690     Imm = DAG.getConstant(0, dl, VT);
5691   else
5692     Imm = DAG.getUNDEF(VT);
5693   if (Imm.getValueSizeInBits() == VT.getSizeInBits())
5694     DstVec = DAG.getBitcast(VT, Imm);
5695   else {
5696     SDValue ExtVec = DAG.getBitcast(MVT::v8i1, Imm);
5697     DstVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, ExtVec,
5698                          DAG.getIntPtrConstant(0, dl));
5699   }
5700
5701   for (unsigned i = 0; i < NonConstIdx.size(); ++i) {
5702     unsigned InsertIdx = NonConstIdx[i];
5703     DstVec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5704                          Op.getOperand(InsertIdx),
5705                          DAG.getIntPtrConstant(InsertIdx, dl));
5706   }
5707   return DstVec;
5708 }
5709
5710 /// \brief Return true if \p N implements a horizontal binop and return the
5711 /// operands for the horizontal binop into V0 and V1.
5712 ///
5713 /// This is a helper function of LowerToHorizontalOp().
5714 /// This function checks that the build_vector \p N in input implements a
5715 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5716 /// operation to match.
5717 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5718 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5719 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5720 /// arithmetic sub.
5721 ///
5722 /// This function only analyzes elements of \p N whose indices are
5723 /// in range [BaseIdx, LastIdx).
5724 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5725                               SelectionDAG &DAG,
5726                               unsigned BaseIdx, unsigned LastIdx,
5727                               SDValue &V0, SDValue &V1) {
5728   EVT VT = N->getValueType(0);
5729
5730   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5731   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5732          "Invalid Vector in input!");
5733
5734   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5735   bool CanFold = true;
5736   unsigned ExpectedVExtractIdx = BaseIdx;
5737   unsigned NumElts = LastIdx - BaseIdx;
5738   V0 = DAG.getUNDEF(VT);
5739   V1 = DAG.getUNDEF(VT);
5740
5741   // Check if N implements a horizontal binop.
5742   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5743     SDValue Op = N->getOperand(i + BaseIdx);
5744
5745     // Skip UNDEFs.
5746     if (Op->getOpcode() == ISD::UNDEF) {
5747       // Update the expected vector extract index.
5748       if (i * 2 == NumElts)
5749         ExpectedVExtractIdx = BaseIdx;
5750       ExpectedVExtractIdx += 2;
5751       continue;
5752     }
5753
5754     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5755
5756     if (!CanFold)
5757       break;
5758
5759     SDValue Op0 = Op.getOperand(0);
5760     SDValue Op1 = Op.getOperand(1);
5761
5762     // Try to match the following pattern:
5763     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5764     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5765         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5766         Op0.getOperand(0) == Op1.getOperand(0) &&
5767         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5768         isa<ConstantSDNode>(Op1.getOperand(1)));
5769     if (!CanFold)
5770       break;
5771
5772     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5773     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5774
5775     if (i * 2 < NumElts) {
5776       if (V0.getOpcode() == ISD::UNDEF) {
5777         V0 = Op0.getOperand(0);
5778         if (V0.getValueType() != VT)
5779           return false;
5780       }
5781     } else {
5782       if (V1.getOpcode() == ISD::UNDEF) {
5783         V1 = Op0.getOperand(0);
5784         if (V1.getValueType() != VT)
5785           return false;
5786       }
5787       if (i * 2 == NumElts)
5788         ExpectedVExtractIdx = BaseIdx;
5789     }
5790
5791     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5792     if (I0 == ExpectedVExtractIdx)
5793       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5794     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5795       // Try to match the following dag sequence:
5796       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5797       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5798     } else
5799       CanFold = false;
5800
5801     ExpectedVExtractIdx += 2;
5802   }
5803
5804   return CanFold;
5805 }
5806
5807 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5808 /// a concat_vector.
5809 ///
5810 /// This is a helper function of LowerToHorizontalOp().
5811 /// This function expects two 256-bit vectors called V0 and V1.
5812 /// At first, each vector is split into two separate 128-bit vectors.
5813 /// Then, the resulting 128-bit vectors are used to implement two
5814 /// horizontal binary operations.
5815 ///
5816 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5817 ///
5818 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5819 /// the two new horizontal binop.
5820 /// When Mode is set, the first horizontal binop dag node would take as input
5821 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5822 /// horizontal binop dag node would take as input the lower 128-bit of V1
5823 /// and the upper 128-bit of V1.
5824 ///   Example:
5825 ///     HADD V0_LO, V0_HI
5826 ///     HADD V1_LO, V1_HI
5827 ///
5828 /// Otherwise, the first horizontal binop dag node takes as input the lower
5829 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5830 /// dag node takes the upper 128-bit of V0 and the upper 128-bit of V1.
5831 ///   Example:
5832 ///     HADD V0_LO, V1_LO
5833 ///     HADD V0_HI, V1_HI
5834 ///
5835 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5836 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5837 /// the upper 128-bits of the result.
5838 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5839                                      SDLoc DL, SelectionDAG &DAG,
5840                                      unsigned X86Opcode, bool Mode,
5841                                      bool isUndefLO, bool isUndefHI) {
5842   EVT VT = V0.getValueType();
5843   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5844          "Invalid nodes in input!");
5845
5846   unsigned NumElts = VT.getVectorNumElements();
5847   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5848   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5849   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5850   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5851   EVT NewVT = V0_LO.getValueType();
5852
5853   SDValue LO = DAG.getUNDEF(NewVT);
5854   SDValue HI = DAG.getUNDEF(NewVT);
5855
5856   if (Mode) {
5857     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5858     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5859       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5860     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5861       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5862   } else {
5863     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5864     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5865                        V1_LO->getOpcode() != ISD::UNDEF))
5866       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5867
5868     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5869                        V1_HI->getOpcode() != ISD::UNDEF))
5870       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5871   }
5872
5873   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5874 }
5875
5876 /// Try to fold a build_vector that performs an 'addsub' to an X86ISD::ADDSUB
5877 /// node.
5878 static SDValue LowerToAddSub(const BuildVectorSDNode *BV,
5879                              const X86Subtarget *Subtarget, SelectionDAG &DAG) {
5880   MVT VT = BV->getSimpleValueType(0);
5881   if ((!Subtarget->hasSSE3() || (VT != MVT::v4f32 && VT != MVT::v2f64)) &&
5882       (!Subtarget->hasAVX() || (VT != MVT::v8f32 && VT != MVT::v4f64)))
5883     return SDValue();
5884
5885   SDLoc DL(BV);
5886   unsigned NumElts = VT.getVectorNumElements();
5887   SDValue InVec0 = DAG.getUNDEF(VT);
5888   SDValue InVec1 = DAG.getUNDEF(VT);
5889
5890   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5891           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5892
5893   // Odd-numbered elements in the input build vector are obtained from
5894   // adding two integer/float elements.
5895   // Even-numbered elements in the input build vector are obtained from
5896   // subtracting two integer/float elements.
5897   unsigned ExpectedOpcode = ISD::FSUB;
5898   unsigned NextExpectedOpcode = ISD::FADD;
5899   bool AddFound = false;
5900   bool SubFound = false;
5901
5902   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5903     SDValue Op = BV->getOperand(i);
5904
5905     // Skip 'undef' values.
5906     unsigned Opcode = Op.getOpcode();
5907     if (Opcode == ISD::UNDEF) {
5908       std::swap(ExpectedOpcode, NextExpectedOpcode);
5909       continue;
5910     }
5911
5912     // Early exit if we found an unexpected opcode.
5913     if (Opcode != ExpectedOpcode)
5914       return SDValue();
5915
5916     SDValue Op0 = Op.getOperand(0);
5917     SDValue Op1 = Op.getOperand(1);
5918
5919     // Try to match the following pattern:
5920     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5921     // Early exit if we cannot match that sequence.
5922     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5923         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5924         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5925         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5926         Op0.getOperand(1) != Op1.getOperand(1))
5927       return SDValue();
5928
5929     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5930     if (I0 != i)
5931       return SDValue();
5932
5933     // We found a valid add/sub node. Update the information accordingly.
5934     if (i & 1)
5935       AddFound = true;
5936     else
5937       SubFound = true;
5938
5939     // Update InVec0 and InVec1.
5940     if (InVec0.getOpcode() == ISD::UNDEF) {
5941       InVec0 = Op0.getOperand(0);
5942       if (InVec0.getSimpleValueType() != VT)
5943         return SDValue();
5944     }
5945     if (InVec1.getOpcode() == ISD::UNDEF) {
5946       InVec1 = Op1.getOperand(0);
5947       if (InVec1.getSimpleValueType() != VT)
5948         return SDValue();
5949     }
5950
5951     // Make sure that operands in input to each add/sub node always
5952     // come from a same pair of vectors.
5953     if (InVec0 != Op0.getOperand(0)) {
5954       if (ExpectedOpcode == ISD::FSUB)
5955         return SDValue();
5956
5957       // FADD is commutable. Try to commute the operands
5958       // and then test again.
5959       std::swap(Op0, Op1);
5960       if (InVec0 != Op0.getOperand(0))
5961         return SDValue();
5962     }
5963
5964     if (InVec1 != Op1.getOperand(0))
5965       return SDValue();
5966
5967     // Update the pair of expected opcodes.
5968     std::swap(ExpectedOpcode, NextExpectedOpcode);
5969   }
5970
5971   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5972   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5973       InVec1.getOpcode() != ISD::UNDEF)
5974     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5975
5976   return SDValue();
5977 }
5978
5979 /// Lower BUILD_VECTOR to a horizontal add/sub operation if possible.
5980 static SDValue LowerToHorizontalOp(const BuildVectorSDNode *BV,
5981                                    const X86Subtarget *Subtarget,
5982                                    SelectionDAG &DAG) {
5983   MVT VT = BV->getSimpleValueType(0);
5984   unsigned NumElts = VT.getVectorNumElements();
5985   unsigned NumUndefsLO = 0;
5986   unsigned NumUndefsHI = 0;
5987   unsigned Half = NumElts/2;
5988
5989   // Count the number of UNDEF operands in the build_vector in input.
5990   for (unsigned i = 0, e = Half; i != e; ++i)
5991     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5992       NumUndefsLO++;
5993
5994   for (unsigned i = Half, e = NumElts; i != e; ++i)
5995     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5996       NumUndefsHI++;
5997
5998   // Early exit if this is either a build_vector of all UNDEFs or all the
5999   // operands but one are UNDEF.
6000   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
6001     return SDValue();
6002
6003   SDLoc DL(BV);
6004   SDValue InVec0, InVec1;
6005   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
6006     // Try to match an SSE3 float HADD/HSUB.
6007     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6008       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6009
6010     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6011       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6012   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
6013     // Try to match an SSSE3 integer HADD/HSUB.
6014     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6015       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
6016
6017     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6018       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
6019   }
6020
6021   if (!Subtarget->hasAVX())
6022     return SDValue();
6023
6024   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
6025     // Try to match an AVX horizontal add/sub of packed single/double
6026     // precision floating point values from 256-bit vectors.
6027     SDValue InVec2, InVec3;
6028     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
6029         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
6030         ((InVec0.getOpcode() == ISD::UNDEF ||
6031           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6032         ((InVec1.getOpcode() == ISD::UNDEF ||
6033           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6034       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
6035
6036     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
6037         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
6038         ((InVec0.getOpcode() == ISD::UNDEF ||
6039           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6040         ((InVec1.getOpcode() == ISD::UNDEF ||
6041           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6042       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
6043   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
6044     // Try to match an AVX2 horizontal add/sub of signed integers.
6045     SDValue InVec2, InVec3;
6046     unsigned X86Opcode;
6047     bool CanFold = true;
6048
6049     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
6050         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
6051         ((InVec0.getOpcode() == ISD::UNDEF ||
6052           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6053         ((InVec1.getOpcode() == ISD::UNDEF ||
6054           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6055       X86Opcode = X86ISD::HADD;
6056     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
6057         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
6058         ((InVec0.getOpcode() == ISD::UNDEF ||
6059           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
6060         ((InVec1.getOpcode() == ISD::UNDEF ||
6061           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
6062       X86Opcode = X86ISD::HSUB;
6063     else
6064       CanFold = false;
6065
6066     if (CanFold) {
6067       // Fold this build_vector into a single horizontal add/sub.
6068       // Do this only if the target has AVX2.
6069       if (Subtarget->hasAVX2())
6070         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
6071
6072       // Do not try to expand this build_vector into a pair of horizontal
6073       // add/sub if we can emit a pair of scalar add/sub.
6074       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6075         return SDValue();
6076
6077       // Convert this build_vector into a pair of horizontal binop followed by
6078       // a concat vector.
6079       bool isUndefLO = NumUndefsLO == Half;
6080       bool isUndefHI = NumUndefsHI == Half;
6081       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
6082                                    isUndefLO, isUndefHI);
6083     }
6084   }
6085
6086   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
6087        VT == MVT::v16i16) && Subtarget->hasAVX()) {
6088     unsigned X86Opcode;
6089     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
6090       X86Opcode = X86ISD::HADD;
6091     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
6092       X86Opcode = X86ISD::HSUB;
6093     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
6094       X86Opcode = X86ISD::FHADD;
6095     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
6096       X86Opcode = X86ISD::FHSUB;
6097     else
6098       return SDValue();
6099
6100     // Don't try to expand this build_vector into a pair of horizontal add/sub
6101     // if we can simply emit a pair of scalar add/sub.
6102     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
6103       return SDValue();
6104
6105     // Convert this build_vector into two horizontal add/sub followed by
6106     // a concat vector.
6107     bool isUndefLO = NumUndefsLO == Half;
6108     bool isUndefHI = NumUndefsHI == Half;
6109     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
6110                                  isUndefLO, isUndefHI);
6111   }
6112
6113   return SDValue();
6114 }
6115
6116 SDValue
6117 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
6118   SDLoc dl(Op);
6119
6120   MVT VT = Op.getSimpleValueType();
6121   MVT ExtVT = VT.getVectorElementType();
6122   unsigned NumElems = Op.getNumOperands();
6123
6124   // Generate vectors for predicate vectors.
6125   if (VT.getVectorElementType() == MVT::i1 && Subtarget->hasAVX512())
6126     return LowerBUILD_VECTORvXi1(Op, DAG);
6127
6128   // Vectors containing all zeros can be matched by pxor and xorps later
6129   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
6130     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
6131     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
6132     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
6133       return Op;
6134
6135     return getZeroVector(VT, Subtarget, DAG, dl);
6136   }
6137
6138   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
6139   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
6140   // vpcmpeqd on 256-bit vectors.
6141   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
6142     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
6143       return Op;
6144
6145     if (!VT.is512BitVector())
6146       return getOnesVector(VT, Subtarget, DAG, dl);
6147   }
6148
6149   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(Op.getNode());
6150   if (SDValue AddSub = LowerToAddSub(BV, Subtarget, DAG))
6151     return AddSub;
6152   if (SDValue HorizontalOp = LowerToHorizontalOp(BV, Subtarget, DAG))
6153     return HorizontalOp;
6154   if (SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG))
6155     return Broadcast;
6156
6157   unsigned EVTBits = ExtVT.getSizeInBits();
6158
6159   unsigned NumZero  = 0;
6160   unsigned NumNonZero = 0;
6161   unsigned NonZeros = 0;
6162   bool IsAllConstants = true;
6163   SmallSet<SDValue, 8> Values;
6164   for (unsigned i = 0; i < NumElems; ++i) {
6165     SDValue Elt = Op.getOperand(i);
6166     if (Elt.getOpcode() == ISD::UNDEF)
6167       continue;
6168     Values.insert(Elt);
6169     if (Elt.getOpcode() != ISD::Constant &&
6170         Elt.getOpcode() != ISD::ConstantFP)
6171       IsAllConstants = false;
6172     if (X86::isZeroNode(Elt))
6173       NumZero++;
6174     else {
6175       NonZeros |= (1 << i);
6176       NumNonZero++;
6177     }
6178   }
6179
6180   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
6181   if (NumNonZero == 0)
6182     return DAG.getUNDEF(VT);
6183
6184   // Special case for single non-zero, non-undef, element.
6185   if (NumNonZero == 1) {
6186     unsigned Idx = countTrailingZeros(NonZeros);
6187     SDValue Item = Op.getOperand(Idx);
6188
6189     // If this is an insertion of an i64 value on x86-32, and if the top bits of
6190     // the value are obviously zero, truncate the value to i32 and do the
6191     // insertion that way.  Only do this if the value is non-constant or if the
6192     // value is a constant being inserted into element 0.  It is cheaper to do
6193     // a constant pool load than it is to do a movd + shuffle.
6194     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
6195         (!IsAllConstants || Idx == 0)) {
6196       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
6197         // Handle SSE only.
6198         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
6199         MVT VecVT = MVT::v4i32;
6200
6201         // Truncate the value (which may itself be a constant) to i32, and
6202         // convert it to a vector with movd (S2V+shuffle to zero extend).
6203         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
6204         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
6205         return DAG.getBitcast(VT, getShuffleVectorZeroOrUndef(
6206                                       Item, Idx * 2, true, Subtarget, DAG));
6207       }
6208     }
6209
6210     // If we have a constant or non-constant insertion into the low element of
6211     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
6212     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
6213     // depending on what the source datatype is.
6214     if (Idx == 0) {
6215       if (NumZero == 0)
6216         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6217
6218       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
6219           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
6220         if (VT.is512BitVector()) {
6221           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
6222           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
6223                              Item, DAG.getIntPtrConstant(0, dl));
6224         }
6225         assert((VT.is128BitVector() || VT.is256BitVector()) &&
6226                "Expected an SSE value type!");
6227         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6228         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
6229         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6230       }
6231
6232       // We can't directly insert an i8 or i16 into a vector, so zero extend
6233       // it to i32 first.
6234       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
6235         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
6236         if (VT.is256BitVector()) {
6237           if (Subtarget->hasAVX()) {
6238             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v8i32, Item);
6239             Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6240           } else {
6241             // Without AVX, we need to extend to a 128-bit vector and then
6242             // insert into the 256-bit vector.
6243             Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6244             SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
6245             Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
6246           }
6247         } else {
6248           assert(VT.is128BitVector() && "Expected an SSE value type!");
6249           Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
6250           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
6251         }
6252         return DAG.getBitcast(VT, Item);
6253       }
6254     }
6255
6256     // Is it a vector logical left shift?
6257     if (NumElems == 2 && Idx == 1 &&
6258         X86::isZeroNode(Op.getOperand(0)) &&
6259         !X86::isZeroNode(Op.getOperand(1))) {
6260       unsigned NumBits = VT.getSizeInBits();
6261       return getVShift(true, VT,
6262                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
6263                                    VT, Op.getOperand(1)),
6264                        NumBits/2, DAG, *this, dl);
6265     }
6266
6267     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
6268       return SDValue();
6269
6270     // Otherwise, if this is a vector with i32 or f32 elements, and the element
6271     // is a non-constant being inserted into an element other than the low one,
6272     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
6273     // movd/movss) to move this into the low element, then shuffle it into
6274     // place.
6275     if (EVTBits == 32) {
6276       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
6277       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
6278     }
6279   }
6280
6281   // Splat is obviously ok. Let legalizer expand it to a shuffle.
6282   if (Values.size() == 1) {
6283     if (EVTBits == 32) {
6284       // Instead of a shuffle like this:
6285       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
6286       // Check if it's possible to issue this instead.
6287       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
6288       unsigned Idx = countTrailingZeros(NonZeros);
6289       SDValue Item = Op.getOperand(Idx);
6290       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
6291         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
6292     }
6293     return SDValue();
6294   }
6295
6296   // A vector full of immediates; various special cases are already
6297   // handled, so this is best done with a single constant-pool load.
6298   if (IsAllConstants)
6299     return SDValue();
6300
6301   // For AVX-length vectors, see if we can use a vector load to get all of the
6302   // elements, otherwise build the individual 128-bit pieces and use
6303   // shuffles to put them in place.
6304   if (VT.is256BitVector() || VT.is512BitVector()) {
6305     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
6306
6307     // Check for a build vector of consecutive loads.
6308     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6309       return LD;
6310
6311     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
6312
6313     // Build both the lower and upper subvector.
6314     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6315                                 makeArrayRef(&V[0], NumElems/2));
6316     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
6317                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
6318
6319     // Recreate the wider vector with the lower and upper part.
6320     if (VT.is256BitVector())
6321       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6322     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
6323   }
6324
6325   // Let legalizer expand 2-wide build_vectors.
6326   if (EVTBits == 64) {
6327     if (NumNonZero == 1) {
6328       // One half is zero or undef.
6329       unsigned Idx = countTrailingZeros(NonZeros);
6330       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
6331                                  Op.getOperand(Idx));
6332       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
6333     }
6334     return SDValue();
6335   }
6336
6337   // If element VT is < 32 bits, convert it to inserts into a zero vector.
6338   if (EVTBits == 8 && NumElems == 16)
6339     if (SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
6340                                         Subtarget, *this))
6341       return V;
6342
6343   if (EVTBits == 16 && NumElems == 8)
6344     if (SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
6345                                       Subtarget, *this))
6346       return V;
6347
6348   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
6349   if (EVTBits == 32 && NumElems == 4)
6350     if (SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this))
6351       return V;
6352
6353   // If element VT is == 32 bits, turn it into a number of shuffles.
6354   SmallVector<SDValue, 8> V(NumElems);
6355   if (NumElems == 4 && NumZero > 0) {
6356     for (unsigned i = 0; i < 4; ++i) {
6357       bool isZero = !(NonZeros & (1 << i));
6358       if (isZero)
6359         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
6360       else
6361         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6362     }
6363
6364     for (unsigned i = 0; i < 2; ++i) {
6365       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
6366         default: break;
6367         case 0:
6368           V[i] = V[i*2];  // Must be a zero vector.
6369           break;
6370         case 1:
6371           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
6372           break;
6373         case 2:
6374           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
6375           break;
6376         case 3:
6377           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
6378           break;
6379       }
6380     }
6381
6382     bool Reverse1 = (NonZeros & 0x3) == 2;
6383     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
6384     int MaskVec[] = {
6385       Reverse1 ? 1 : 0,
6386       Reverse1 ? 0 : 1,
6387       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
6388       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
6389     };
6390     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
6391   }
6392
6393   if (Values.size() > 1 && VT.is128BitVector()) {
6394     // Check for a build vector of consecutive loads.
6395     for (unsigned i = 0; i < NumElems; ++i)
6396       V[i] = Op.getOperand(i);
6397
6398     // Check for elements which are consecutive loads.
6399     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
6400       return LD;
6401
6402     // Check for a build vector from mostly shuffle plus few inserting.
6403     if (SDValue Sh = buildFromShuffleMostly(Op, DAG))
6404       return Sh;
6405
6406     // For SSE 4.1, use insertps to put the high elements into the low element.
6407     if (Subtarget->hasSSE41()) {
6408       SDValue Result;
6409       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
6410         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
6411       else
6412         Result = DAG.getUNDEF(VT);
6413
6414       for (unsigned i = 1; i < NumElems; ++i) {
6415         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
6416         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
6417                              Op.getOperand(i), DAG.getIntPtrConstant(i, dl));
6418       }
6419       return Result;
6420     }
6421
6422     // Otherwise, expand into a number of unpckl*, start by extending each of
6423     // our (non-undef) elements to the full vector width with the element in the
6424     // bottom slot of the vector (which generates no code for SSE).
6425     for (unsigned i = 0; i < NumElems; ++i) {
6426       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
6427         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
6428       else
6429         V[i] = DAG.getUNDEF(VT);
6430     }
6431
6432     // Next, we iteratively mix elements, e.g. for v4f32:
6433     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
6434     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
6435     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
6436     unsigned EltStride = NumElems >> 1;
6437     while (EltStride != 0) {
6438       for (unsigned i = 0; i < EltStride; ++i) {
6439         // If V[i+EltStride] is undef and this is the first round of mixing,
6440         // then it is safe to just drop this shuffle: V[i] is already in the
6441         // right place, the one element (since it's the first round) being
6442         // inserted as undef can be dropped.  This isn't safe for successive
6443         // rounds because they will permute elements within both vectors.
6444         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
6445             EltStride == NumElems/2)
6446           continue;
6447
6448         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
6449       }
6450       EltStride >>= 1;
6451     }
6452     return V[0];
6453   }
6454   return SDValue();
6455 }
6456
6457 // 256-bit AVX can use the vinsertf128 instruction
6458 // to create 256-bit vectors from two other 128-bit ones.
6459 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
6460   SDLoc dl(Op);
6461   MVT ResVT = Op.getSimpleValueType();
6462
6463   assert((ResVT.is256BitVector() ||
6464           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
6465
6466   SDValue V1 = Op.getOperand(0);
6467   SDValue V2 = Op.getOperand(1);
6468   unsigned NumElems = ResVT.getVectorNumElements();
6469   if (ResVT.is256BitVector())
6470     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6471
6472   if (Op.getNumOperands() == 4) {
6473     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6474                                   ResVT.getVectorNumElements()/2);
6475     SDValue V3 = Op.getOperand(2);
6476     SDValue V4 = Op.getOperand(3);
6477     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
6478       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
6479   }
6480   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
6481 }
6482
6483 static SDValue LowerCONCAT_VECTORSvXi1(SDValue Op,
6484                                        const X86Subtarget *Subtarget,
6485                                        SelectionDAG & DAG) {
6486   SDLoc dl(Op);
6487   MVT ResVT = Op.getSimpleValueType();
6488   unsigned NumOfOperands = Op.getNumOperands();
6489
6490   assert(isPowerOf2_32(NumOfOperands) &&
6491          "Unexpected number of operands in CONCAT_VECTORS");
6492
6493   if (NumOfOperands > 2) {
6494     MVT HalfVT = MVT::getVectorVT(ResVT.getVectorElementType(),
6495                                   ResVT.getVectorNumElements()/2);
6496     SmallVector<SDValue, 2> Ops;
6497     for (unsigned i = 0; i < NumOfOperands/2; i++)
6498       Ops.push_back(Op.getOperand(i));
6499     SDValue Lo = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6500     Ops.clear();
6501     for (unsigned i = NumOfOperands/2; i < NumOfOperands; i++)
6502       Ops.push_back(Op.getOperand(i));
6503     SDValue Hi = DAG.getNode(ISD::CONCAT_VECTORS, dl, HalfVT, Ops);
6504     return DAG.getNode(ISD::CONCAT_VECTORS, dl, ResVT, Lo, Hi);
6505   }
6506
6507   SDValue V1 = Op.getOperand(0);
6508   SDValue V2 = Op.getOperand(1);
6509   bool IsZeroV1 = ISD::isBuildVectorAllZeros(V1.getNode());
6510   bool IsZeroV2 = ISD::isBuildVectorAllZeros(V2.getNode());
6511
6512   if (IsZeroV1 && IsZeroV2)
6513     return getZeroVector(ResVT, Subtarget, DAG, dl);
6514
6515   SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
6516   SDValue Undef = DAG.getUNDEF(ResVT);
6517   unsigned NumElems = ResVT.getVectorNumElements();
6518   SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
6519
6520   V2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V2, ZeroIdx);
6521   V2 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V2, ShiftBits);
6522   if (IsZeroV1)
6523     return V2;
6524
6525   V1 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResVT, Undef, V1, ZeroIdx);
6526   // Zero the upper bits of V1
6527   V1 = DAG.getNode(X86ISD::VSHLI, dl, ResVT, V1, ShiftBits);
6528   V1 = DAG.getNode(X86ISD::VSRLI, dl, ResVT, V1, ShiftBits);
6529   if (IsZeroV2)
6530     return V1;
6531   return DAG.getNode(ISD::OR, dl, ResVT, V1, V2);
6532 }
6533
6534 static SDValue LowerCONCAT_VECTORS(SDValue Op,
6535                                    const X86Subtarget *Subtarget,
6536                                    SelectionDAG &DAG) {
6537   MVT VT = Op.getSimpleValueType();
6538   if (VT.getVectorElementType() == MVT::i1)
6539     return LowerCONCAT_VECTORSvXi1(Op, Subtarget, DAG);
6540
6541   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
6542          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
6543           Op.getNumOperands() == 4)));
6544
6545   // AVX can use the vinsertf128 instruction to create 256-bit vectors
6546   // from two other 128-bit ones.
6547
6548   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
6549   return LowerAVXCONCAT_VECTORS(Op, DAG);
6550 }
6551
6552 //===----------------------------------------------------------------------===//
6553 // Vector shuffle lowering
6554 //
6555 // This is an experimental code path for lowering vector shuffles on x86. It is
6556 // designed to handle arbitrary vector shuffles and blends, gracefully
6557 // degrading performance as necessary. It works hard to recognize idiomatic
6558 // shuffles and lower them to optimal instruction patterns without leaving
6559 // a framework that allows reasonably efficient handling of all vector shuffle
6560 // patterns.
6561 //===----------------------------------------------------------------------===//
6562
6563 /// \brief Tiny helper function to identify a no-op mask.
6564 ///
6565 /// This is a somewhat boring predicate function. It checks whether the mask
6566 /// array input, which is assumed to be a single-input shuffle mask of the kind
6567 /// used by the X86 shuffle instructions (not a fully general
6568 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
6569 /// in-place shuffle are 'no-op's.
6570 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
6571   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6572     if (Mask[i] != -1 && Mask[i] != i)
6573       return false;
6574   return true;
6575 }
6576
6577 /// \brief Helper function to classify a mask as a single-input mask.
6578 ///
6579 /// This isn't a generic single-input test because in the vector shuffle
6580 /// lowering we canonicalize single inputs to be the first input operand. This
6581 /// means we can more quickly test for a single input by only checking whether
6582 /// an input from the second operand exists. We also assume that the size of
6583 /// mask corresponds to the size of the input vectors which isn't true in the
6584 /// fully general case.
6585 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
6586   for (int M : Mask)
6587     if (M >= (int)Mask.size())
6588       return false;
6589   return true;
6590 }
6591
6592 /// \brief Test whether there are elements crossing 128-bit lanes in this
6593 /// shuffle mask.
6594 ///
6595 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
6596 /// and we routinely test for these.
6597 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
6598   int LaneSize = 128 / VT.getScalarSizeInBits();
6599   int Size = Mask.size();
6600   for (int i = 0; i < Size; ++i)
6601     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
6602       return true;
6603   return false;
6604 }
6605
6606 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
6607 ///
6608 /// This checks a shuffle mask to see if it is performing the same
6609 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
6610 /// that it is also not lane-crossing. It may however involve a blend from the
6611 /// same lane of a second vector.
6612 ///
6613 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
6614 /// non-trivial to compute in the face of undef lanes. The representation is
6615 /// *not* suitable for use with existing 128-bit shuffles as it will contain
6616 /// entries from both V1 and V2 inputs to the wider mask.
6617 static bool
6618 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
6619                                 SmallVectorImpl<int> &RepeatedMask) {
6620   int LaneSize = 128 / VT.getScalarSizeInBits();
6621   RepeatedMask.resize(LaneSize, -1);
6622   int Size = Mask.size();
6623   for (int i = 0; i < Size; ++i) {
6624     if (Mask[i] < 0)
6625       continue;
6626     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
6627       // This entry crosses lanes, so there is no way to model this shuffle.
6628       return false;
6629
6630     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
6631     if (RepeatedMask[i % LaneSize] == -1)
6632       // This is the first non-undef entry in this slot of a 128-bit lane.
6633       RepeatedMask[i % LaneSize] =
6634           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
6635     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
6636       // Found a mismatch with the repeated mask.
6637       return false;
6638   }
6639   return true;
6640 }
6641
6642 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
6643 /// arguments.
6644 ///
6645 /// This is a fast way to test a shuffle mask against a fixed pattern:
6646 ///
6647 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6648 ///
6649 /// It returns true if the mask is exactly as wide as the argument list, and
6650 /// each element of the mask is either -1 (signifying undef) or the value given
6651 /// in the argument.
6652 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6653                                 ArrayRef<int> ExpectedMask) {
6654   if (Mask.size() != ExpectedMask.size())
6655     return false;
6656
6657   int Size = Mask.size();
6658
6659   // If the values are build vectors, we can look through them to find
6660   // equivalent inputs that make the shuffles equivalent.
6661   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6662   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6663
6664   for (int i = 0; i < Size; ++i)
6665     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6666       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6667       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6668       if (!MaskBV || !ExpectedBV ||
6669           MaskBV->getOperand(Mask[i] % Size) !=
6670               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6671         return false;
6672     }
6673
6674   return true;
6675 }
6676
6677 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6678 ///
6679 /// This helper function produces an 8-bit shuffle immediate corresponding to
6680 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6681 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6682 /// example.
6683 ///
6684 /// NB: We rely heavily on "undef" masks preserving the input lane.
6685 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask, SDLoc DL,
6686                                           SelectionDAG &DAG) {
6687   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6688   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6689   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6690   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6691   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6692
6693   unsigned Imm = 0;
6694   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6695   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6696   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6697   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6698   return DAG.getConstant(Imm, DL, MVT::i8);
6699 }
6700
6701 /// \brief Compute whether each element of a shuffle is zeroable.
6702 ///
6703 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6704 /// Either it is an undef element in the shuffle mask, the element of the input
6705 /// referenced is undef, or the element of the input referenced is known to be
6706 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6707 /// as many lanes with this technique as possible to simplify the remaining
6708 /// shuffle.
6709 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6710                                                      SDValue V1, SDValue V2) {
6711   SmallBitVector Zeroable(Mask.size(), false);
6712
6713   while (V1.getOpcode() == ISD::BITCAST)
6714     V1 = V1->getOperand(0);
6715   while (V2.getOpcode() == ISD::BITCAST)
6716     V2 = V2->getOperand(0);
6717
6718   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6719   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6720
6721   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6722     int M = Mask[i];
6723     // Handle the easy cases.
6724     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6725       Zeroable[i] = true;
6726       continue;
6727     }
6728
6729     // If this is an index into a build_vector node (which has the same number
6730     // of elements), dig out the input value and use it.
6731     SDValue V = M < Size ? V1 : V2;
6732     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6733       continue;
6734
6735     SDValue Input = V.getOperand(M % Size);
6736     // The UNDEF opcode check really should be dead code here, but not quite
6737     // worth asserting on (it isn't invalid, just unexpected).
6738     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6739       Zeroable[i] = true;
6740   }
6741
6742   return Zeroable;
6743 }
6744
6745 // X86 has dedicated unpack instructions that can handle specific blend
6746 // operations: UNPCKH and UNPCKL.
6747 static SDValue lowerVectorShuffleWithUNPCK(SDLoc DL, MVT VT, ArrayRef<int> Mask,
6748                                            SDValue V1, SDValue V2,
6749                                            SelectionDAG &DAG) {
6750   int NumElts = VT.getVectorNumElements();
6751   int NumEltsInLane = 128 / VT.getScalarSizeInBits();
6752   SmallVector<int, 8> Unpckl;
6753   SmallVector<int, 8> Unpckh;
6754
6755   for (int i = 0; i < NumElts; ++i) {
6756     unsigned LaneStart = (i / NumEltsInLane) * NumEltsInLane;
6757     int LoPos = (i % NumEltsInLane) / 2 + LaneStart + NumElts * (i % 2);
6758     int HiPos = LoPos + NumEltsInLane / 2;
6759     Unpckl.push_back(LoPos);
6760     Unpckh.push_back(HiPos);
6761   }
6762
6763   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6764     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V1, V2);
6765   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6766     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V1, V2);
6767
6768   // Commute and try again.
6769   ShuffleVectorSDNode::commuteMask(Unpckl);
6770   if (isShuffleEquivalent(V1, V2, Mask, Unpckl))
6771     return DAG.getNode(X86ISD::UNPCKL, DL, VT, V2, V1);
6772
6773   ShuffleVectorSDNode::commuteMask(Unpckh);
6774   if (isShuffleEquivalent(V1, V2, Mask, Unpckh))
6775     return DAG.getNode(X86ISD::UNPCKH, DL, VT, V2, V1);
6776
6777   return SDValue();
6778 }
6779
6780 /// \brief Try to emit a bitmask instruction for a shuffle.
6781 ///
6782 /// This handles cases where we can model a blend exactly as a bitmask due to
6783 /// one of the inputs being zeroable.
6784 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6785                                            SDValue V2, ArrayRef<int> Mask,
6786                                            SelectionDAG &DAG) {
6787   MVT EltVT = VT.getVectorElementType();
6788   int NumEltBits = EltVT.getSizeInBits();
6789   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6790   SDValue Zero = DAG.getConstant(0, DL, IntEltVT);
6791   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6792                                     IntEltVT);
6793   if (EltVT.isFloatingPoint()) {
6794     Zero = DAG.getBitcast(EltVT, Zero);
6795     AllOnes = DAG.getBitcast(EltVT, AllOnes);
6796   }
6797   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6798   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6799   SDValue V;
6800   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6801     if (Zeroable[i])
6802       continue;
6803     if (Mask[i] % Size != i)
6804       return SDValue(); // Not a blend.
6805     if (!V)
6806       V = Mask[i] < Size ? V1 : V2;
6807     else if (V != (Mask[i] < Size ? V1 : V2))
6808       return SDValue(); // Can only let one input through the mask.
6809
6810     VMaskOps[i] = AllOnes;
6811   }
6812   if (!V)
6813     return SDValue(); // No non-zeroable elements!
6814
6815   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6816   V = DAG.getNode(VT.isFloatingPoint()
6817                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6818                   DL, VT, V, VMask);
6819   return V;
6820 }
6821
6822 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6823 ///
6824 /// This is used as a fallback approach when first class blend instructions are
6825 /// unavailable. Currently it is only suitable for integer vectors, but could
6826 /// be generalized for floating point vectors if desirable.
6827 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6828                                             SDValue V2, ArrayRef<int> Mask,
6829                                             SelectionDAG &DAG) {
6830   assert(VT.isInteger() && "Only supports integer vector types!");
6831   MVT EltVT = VT.getVectorElementType();
6832   int NumEltBits = EltVT.getSizeInBits();
6833   SDValue Zero = DAG.getConstant(0, DL, EltVT);
6834   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), DL,
6835                                     EltVT);
6836   SmallVector<SDValue, 16> MaskOps;
6837   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6838     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6839       return SDValue(); // Shuffled input!
6840     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6841   }
6842
6843   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6844   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6845   // We have to cast V2 around.
6846   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6847   V2 = DAG.getBitcast(VT, DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6848                                       DAG.getBitcast(MaskVT, V1Mask),
6849                                       DAG.getBitcast(MaskVT, V2)));
6850   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6851 }
6852
6853 /// \brief Try to emit a blend instruction for a shuffle.
6854 ///
6855 /// This doesn't do any checks for the availability of instructions for blending
6856 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6857 /// be matched in the backend with the type given. What it does check for is
6858 /// that the shuffle mask is a blend, or convertible into a blend with zero.
6859 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6860                                          SDValue V2, ArrayRef<int> Original,
6861                                          const X86Subtarget *Subtarget,
6862                                          SelectionDAG &DAG) {
6863   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6864   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6865   SmallVector<int, 8> Mask(Original.begin(), Original.end());
6866   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6867   bool ForceV1Zero = false, ForceV2Zero = false;
6868
6869   // Attempt to generate the binary blend mask. If an input is zero then
6870   // we can use any lane.
6871   // TODO: generalize the zero matching to any scalar like isShuffleEquivalent.
6872   unsigned BlendMask = 0;
6873   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6874     int M = Mask[i];
6875     if (M < 0)
6876       continue;
6877     if (M == i)
6878       continue;
6879     if (M == i + Size) {
6880       BlendMask |= 1u << i;
6881       continue;
6882     }
6883     if (Zeroable[i]) {
6884       if (V1IsZero) {
6885         ForceV1Zero = true;
6886         Mask[i] = i;
6887         continue;
6888       }
6889       if (V2IsZero) {
6890         ForceV2Zero = true;
6891         BlendMask |= 1u << i;
6892         Mask[i] = i + Size;
6893         continue;
6894       }
6895     }
6896     return SDValue(); // Shuffled input!
6897   }
6898
6899   // Create a REAL zero vector - ISD::isBuildVectorAllZeros allows UNDEFs.
6900   if (ForceV1Zero)
6901     V1 = getZeroVector(VT, Subtarget, DAG, DL);
6902   if (ForceV2Zero)
6903     V2 = getZeroVector(VT, Subtarget, DAG, DL);
6904
6905   auto ScaleBlendMask = [](unsigned BlendMask, int Size, int Scale) {
6906     unsigned ScaledMask = 0;
6907     for (int i = 0; i != Size; ++i)
6908       if (BlendMask & (1u << i))
6909         for (int j = 0; j != Scale; ++j)
6910           ScaledMask |= 1u << (i * Scale + j);
6911     return ScaledMask;
6912   };
6913
6914   switch (VT.SimpleTy) {
6915   case MVT::v2f64:
6916   case MVT::v4f32:
6917   case MVT::v4f64:
6918   case MVT::v8f32:
6919     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6920                        DAG.getConstant(BlendMask, DL, MVT::i8));
6921
6922   case MVT::v4i64:
6923   case MVT::v8i32:
6924     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6925     // FALLTHROUGH
6926   case MVT::v2i64:
6927   case MVT::v4i32:
6928     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6929     // that instruction.
6930     if (Subtarget->hasAVX2()) {
6931       // Scale the blend by the number of 32-bit dwords per element.
6932       int Scale =  VT.getScalarSizeInBits() / 32;
6933       BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6934       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6935       V1 = DAG.getBitcast(BlendVT, V1);
6936       V2 = DAG.getBitcast(BlendVT, V2);
6937       return DAG.getBitcast(
6938           VT, DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6939                           DAG.getConstant(BlendMask, DL, MVT::i8)));
6940     }
6941     // FALLTHROUGH
6942   case MVT::v8i16: {
6943     // For integer shuffles we need to expand the mask and cast the inputs to
6944     // v8i16s prior to blending.
6945     int Scale = 8 / VT.getVectorNumElements();
6946     BlendMask = ScaleBlendMask(BlendMask, Mask.size(), Scale);
6947     V1 = DAG.getBitcast(MVT::v8i16, V1);
6948     V2 = DAG.getBitcast(MVT::v8i16, V2);
6949     return DAG.getBitcast(VT,
6950                           DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6951                                       DAG.getConstant(BlendMask, DL, MVT::i8)));
6952   }
6953
6954   case MVT::v16i16: {
6955     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6956     SmallVector<int, 8> RepeatedMask;
6957     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6958       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6959       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6960       BlendMask = 0;
6961       for (int i = 0; i < 8; ++i)
6962         if (RepeatedMask[i] >= 16)
6963           BlendMask |= 1u << i;
6964       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6965                          DAG.getConstant(BlendMask, DL, MVT::i8));
6966     }
6967   }
6968     // FALLTHROUGH
6969   case MVT::v16i8:
6970   case MVT::v32i8: {
6971     assert((VT.is128BitVector() || Subtarget->hasAVX2()) &&
6972            "256-bit byte-blends require AVX2 support!");
6973
6974     // Attempt to lower to a bitmask if we can. VPAND is faster than VPBLENDVB.
6975     if (SDValue Masked = lowerVectorShuffleAsBitMask(DL, VT, V1, V2, Mask, DAG))
6976       return Masked;
6977
6978     // Scale the blend by the number of bytes per element.
6979     int Scale = VT.getScalarSizeInBits() / 8;
6980
6981     // This form of blend is always done on bytes. Compute the byte vector
6982     // type.
6983     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6984
6985     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6986     // mix of LLVM's code generator and the x86 backend. We tell the code
6987     // generator that boolean values in the elements of an x86 vector register
6988     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6989     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6990     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6991     // of the element (the remaining are ignored) and 0 in that high bit would
6992     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6993     // the LLVM model for boolean values in vector elements gets the relevant
6994     // bit set, it is set backwards and over constrained relative to x86's
6995     // actual model.
6996     SmallVector<SDValue, 32> VSELECTMask;
6997     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6998       for (int j = 0; j < Scale; ++j)
6999         VSELECTMask.push_back(
7000             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
7001                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, DL,
7002                                           MVT::i8));
7003
7004     V1 = DAG.getBitcast(BlendVT, V1);
7005     V2 = DAG.getBitcast(BlendVT, V2);
7006     return DAG.getBitcast(VT, DAG.getNode(ISD::VSELECT, DL, BlendVT,
7007                                           DAG.getNode(ISD::BUILD_VECTOR, DL,
7008                                                       BlendVT, VSELECTMask),
7009                                           V1, V2));
7010   }
7011
7012   default:
7013     llvm_unreachable("Not a supported integer vector type!");
7014   }
7015 }
7016
7017 /// \brief Try to lower as a blend of elements from two inputs followed by
7018 /// a single-input permutation.
7019 ///
7020 /// This matches the pattern where we can blend elements from two inputs and
7021 /// then reduce the shuffle to a single-input permutation.
7022 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
7023                                                    SDValue V2,
7024                                                    ArrayRef<int> Mask,
7025                                                    SelectionDAG &DAG) {
7026   // We build up the blend mask while checking whether a blend is a viable way
7027   // to reduce the shuffle.
7028   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7029   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
7030
7031   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
7032     if (Mask[i] < 0)
7033       continue;
7034
7035     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
7036
7037     if (BlendMask[Mask[i] % Size] == -1)
7038       BlendMask[Mask[i] % Size] = Mask[i];
7039     else if (BlendMask[Mask[i] % Size] != Mask[i])
7040       return SDValue(); // Can't blend in the needed input!
7041
7042     PermuteMask[i] = Mask[i] % Size;
7043   }
7044
7045   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7046   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
7047 }
7048
7049 /// \brief Generic routine to decompose a shuffle and blend into indepndent
7050 /// blends and permutes.
7051 ///
7052 /// This matches the extremely common pattern for handling combined
7053 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
7054 /// operations. It will try to pick the best arrangement of shuffles and
7055 /// blends.
7056 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
7057                                                           SDValue V1,
7058                                                           SDValue V2,
7059                                                           ArrayRef<int> Mask,
7060                                                           SelectionDAG &DAG) {
7061   // Shuffle the input elements into the desired positions in V1 and V2 and
7062   // blend them together.
7063   SmallVector<int, 32> V1Mask(Mask.size(), -1);
7064   SmallVector<int, 32> V2Mask(Mask.size(), -1);
7065   SmallVector<int, 32> BlendMask(Mask.size(), -1);
7066   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7067     if (Mask[i] >= 0 && Mask[i] < Size) {
7068       V1Mask[i] = Mask[i];
7069       BlendMask[i] = i;
7070     } else if (Mask[i] >= Size) {
7071       V2Mask[i] = Mask[i] - Size;
7072       BlendMask[i] = i + Size;
7073     }
7074
7075   // Try to lower with the simpler initial blend strategy unless one of the
7076   // input shuffles would be a no-op. We prefer to shuffle inputs as the
7077   // shuffle may be able to fold with a load or other benefit. However, when
7078   // we'll have to do 2x as many shuffles in order to achieve this, blending
7079   // first is a better strategy.
7080   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
7081     if (SDValue BlendPerm =
7082             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
7083       return BlendPerm;
7084
7085   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7086   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7087   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
7088 }
7089
7090 /// \brief Try to lower a vector shuffle as a byte rotation.
7091 ///
7092 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
7093 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
7094 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
7095 /// try to generically lower a vector shuffle through such an pattern. It
7096 /// does not check for the profitability of lowering either as PALIGNR or
7097 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
7098 /// This matches shuffle vectors that look like:
7099 ///
7100 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
7101 ///
7102 /// Essentially it concatenates V1 and V2, shifts right by some number of
7103 /// elements, and takes the low elements as the result. Note that while this is
7104 /// specified as a *right shift* because x86 is little-endian, it is a *left
7105 /// rotate* of the vector lanes.
7106 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
7107                                               SDValue V2,
7108                                               ArrayRef<int> Mask,
7109                                               const X86Subtarget *Subtarget,
7110                                               SelectionDAG &DAG) {
7111   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
7112
7113   int NumElts = Mask.size();
7114   int NumLanes = VT.getSizeInBits() / 128;
7115   int NumLaneElts = NumElts / NumLanes;
7116
7117   // We need to detect various ways of spelling a rotation:
7118   //   [11, 12, 13, 14, 15,  0,  1,  2]
7119   //   [-1, 12, 13, 14, -1, -1,  1, -1]
7120   //   [-1, -1, -1, -1, -1, -1,  1,  2]
7121   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
7122   //   [-1,  4,  5,  6, -1, -1,  9, -1]
7123   //   [-1,  4,  5,  6, -1, -1, -1, -1]
7124   int Rotation = 0;
7125   SDValue Lo, Hi;
7126   for (int l = 0; l < NumElts; l += NumLaneElts) {
7127     for (int i = 0; i < NumLaneElts; ++i) {
7128       if (Mask[l + i] == -1)
7129         continue;
7130       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
7131
7132       // Get the mod-Size index and lane correct it.
7133       int LaneIdx = (Mask[l + i] % NumElts) - l;
7134       // Make sure it was in this lane.
7135       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
7136         return SDValue();
7137
7138       // Determine where a rotated vector would have started.
7139       int StartIdx = i - LaneIdx;
7140       if (StartIdx == 0)
7141         // The identity rotation isn't interesting, stop.
7142         return SDValue();
7143
7144       // If we found the tail of a vector the rotation must be the missing
7145       // front. If we found the head of a vector, it must be how much of the
7146       // head.
7147       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
7148
7149       if (Rotation == 0)
7150         Rotation = CandidateRotation;
7151       else if (Rotation != CandidateRotation)
7152         // The rotations don't match, so we can't match this mask.
7153         return SDValue();
7154
7155       // Compute which value this mask is pointing at.
7156       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
7157
7158       // Compute which of the two target values this index should be assigned
7159       // to. This reflects whether the high elements are remaining or the low
7160       // elements are remaining.
7161       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
7162
7163       // Either set up this value if we've not encountered it before, or check
7164       // that it remains consistent.
7165       if (!TargetV)
7166         TargetV = MaskV;
7167       else if (TargetV != MaskV)
7168         // This may be a rotation, but it pulls from the inputs in some
7169         // unsupported interleaving.
7170         return SDValue();
7171     }
7172   }
7173
7174   // Check that we successfully analyzed the mask, and normalize the results.
7175   assert(Rotation != 0 && "Failed to locate a viable rotation!");
7176   assert((Lo || Hi) && "Failed to find a rotated input vector!");
7177   if (!Lo)
7178     Lo = Hi;
7179   else if (!Hi)
7180     Hi = Lo;
7181
7182   // The actual rotate instruction rotates bytes, so we need to scale the
7183   // rotation based on how many bytes are in the vector lane.
7184   int Scale = 16 / NumLaneElts;
7185
7186   // SSSE3 targets can use the palignr instruction.
7187   if (Subtarget->hasSSSE3()) {
7188     // Cast the inputs to i8 vector of correct length to match PALIGNR.
7189     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
7190     Lo = DAG.getBitcast(AlignVT, Lo);
7191     Hi = DAG.getBitcast(AlignVT, Hi);
7192
7193     return DAG.getBitcast(
7194         VT, DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Lo, Hi,
7195                         DAG.getConstant(Rotation * Scale, DL, MVT::i8)));
7196   }
7197
7198   assert(VT.is128BitVector() &&
7199          "Rotate-based lowering only supports 128-bit lowering!");
7200   assert(Mask.size() <= 16 &&
7201          "Can shuffle at most 16 bytes in a 128-bit vector!");
7202
7203   // Default SSE2 implementation
7204   int LoByteShift = 16 - Rotation * Scale;
7205   int HiByteShift = Rotation * Scale;
7206
7207   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
7208   Lo = DAG.getBitcast(MVT::v2i64, Lo);
7209   Hi = DAG.getBitcast(MVT::v2i64, Hi);
7210
7211   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
7212                                 DAG.getConstant(LoByteShift, DL, MVT::i8));
7213   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
7214                                 DAG.getConstant(HiByteShift, DL, MVT::i8));
7215   return DAG.getBitcast(VT,
7216                         DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
7217 }
7218
7219 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
7220 ///
7221 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
7222 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
7223 /// matches elements from one of the input vectors shuffled to the left or
7224 /// right with zeroable elements 'shifted in'. It handles both the strictly
7225 /// bit-wise element shifts and the byte shift across an entire 128-bit double
7226 /// quad word lane.
7227 ///
7228 /// PSHL : (little-endian) left bit shift.
7229 /// [ zz, 0, zz,  2 ]
7230 /// [ -1, 4, zz, -1 ]
7231 /// PSRL : (little-endian) right bit shift.
7232 /// [  1, zz,  3, zz]
7233 /// [ -1, -1,  7, zz]
7234 /// PSLLDQ : (little-endian) left byte shift
7235 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
7236 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
7237 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
7238 /// PSRLDQ : (little-endian) right byte shift
7239 /// [  5, 6,  7, zz, zz, zz, zz, zz]
7240 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
7241 /// [  1, 2, -1, -1, -1, -1, zz, zz]
7242 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
7243                                          SDValue V2, ArrayRef<int> Mask,
7244                                          SelectionDAG &DAG) {
7245   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7246
7247   int Size = Mask.size();
7248   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7249
7250   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
7251     for (int i = 0; i < Size; i += Scale)
7252       for (int j = 0; j < Shift; ++j)
7253         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
7254           return false;
7255
7256     return true;
7257   };
7258
7259   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
7260     for (int i = 0; i != Size; i += Scale) {
7261       unsigned Pos = Left ? i + Shift : i;
7262       unsigned Low = Left ? i : i + Shift;
7263       unsigned Len = Scale - Shift;
7264       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
7265                                       Low + (V == V1 ? 0 : Size)))
7266         return SDValue();
7267     }
7268
7269     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
7270     bool ByteShift = ShiftEltBits > 64;
7271     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
7272                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
7273     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
7274
7275     // Normalize the scale for byte shifts to still produce an i64 element
7276     // type.
7277     Scale = ByteShift ? Scale / 2 : Scale;
7278
7279     // We need to round trip through the appropriate type for the shift.
7280     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
7281     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
7282     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
7283            "Illegal integer vector type");
7284     V = DAG.getBitcast(ShiftVT, V);
7285
7286     V = DAG.getNode(OpCode, DL, ShiftVT, V,
7287                     DAG.getConstant(ShiftAmt, DL, MVT::i8));
7288     return DAG.getBitcast(VT, V);
7289   };
7290
7291   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
7292   // keep doubling the size of the integer elements up to that. We can
7293   // then shift the elements of the integer vector by whole multiples of
7294   // their width within the elements of the larger integer vector. Test each
7295   // multiple to see if we can find a match with the moved element indices
7296   // and that the shifted in elements are all zeroable.
7297   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
7298     for (int Shift = 1; Shift != Scale; ++Shift)
7299       for (bool Left : {true, false})
7300         if (CheckZeros(Shift, Scale, Left))
7301           for (SDValue V : {V1, V2})
7302             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
7303               return Match;
7304
7305   // no match
7306   return SDValue();
7307 }
7308
7309 /// \brief Try to lower a vector shuffle using SSE4a EXTRQ/INSERTQ.
7310 static SDValue lowerVectorShuffleWithSSE4A(SDLoc DL, MVT VT, SDValue V1,
7311                                            SDValue V2, ArrayRef<int> Mask,
7312                                            SelectionDAG &DAG) {
7313   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7314   assert(!Zeroable.all() && "Fully zeroable shuffle mask");
7315
7316   int Size = Mask.size();
7317   int HalfSize = Size / 2;
7318   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
7319
7320   // Upper half must be undefined.
7321   if (!isUndefInRange(Mask, HalfSize, HalfSize))
7322     return SDValue();
7323
7324   // EXTRQ: Extract Len elements from lower half of source, starting at Idx.
7325   // Remainder of lower half result is zero and upper half is all undef.
7326   auto LowerAsEXTRQ = [&]() {
7327     // Determine the extraction length from the part of the
7328     // lower half that isn't zeroable.
7329     int Len = HalfSize;
7330     for (; Len > 0; --Len)
7331       if (!Zeroable[Len - 1])
7332         break;
7333     assert(Len > 0 && "Zeroable shuffle mask");
7334
7335     // Attempt to match first Len sequential elements from the lower half.
7336     SDValue Src;
7337     int Idx = -1;
7338     for (int i = 0; i != Len; ++i) {
7339       int M = Mask[i];
7340       if (M < 0)
7341         continue;
7342       SDValue &V = (M < Size ? V1 : V2);
7343       M = M % Size;
7344
7345       // All mask elements must be in the lower half.
7346       if (M >= HalfSize)
7347         return SDValue();
7348
7349       if (Idx < 0 || (Src == V && Idx == (M - i))) {
7350         Src = V;
7351         Idx = M - i;
7352         continue;
7353       }
7354       return SDValue();
7355     }
7356
7357     if (Idx < 0)
7358       return SDValue();
7359
7360     assert((Idx + Len) <= HalfSize && "Illegal extraction mask");
7361     int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7362     int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7363     return DAG.getNode(X86ISD::EXTRQI, DL, VT, Src,
7364                        DAG.getConstant(BitLen, DL, MVT::i8),
7365                        DAG.getConstant(BitIdx, DL, MVT::i8));
7366   };
7367
7368   if (SDValue ExtrQ = LowerAsEXTRQ())
7369     return ExtrQ;
7370
7371   // INSERTQ: Extract lowest Len elements from lower half of second source and
7372   // insert over first source, starting at Idx.
7373   // { A[0], .., A[Idx-1], B[0], .., B[Len-1], A[Idx+Len], .., UNDEF, ... }
7374   auto LowerAsInsertQ = [&]() {
7375     for (int Idx = 0; Idx != HalfSize; ++Idx) {
7376       SDValue Base;
7377
7378       // Attempt to match first source from mask before insertion point.
7379       if (isUndefInRange(Mask, 0, Idx)) {
7380         /* EMPTY */
7381       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, 0)) {
7382         Base = V1;
7383       } else if (isSequentialOrUndefInRange(Mask, 0, Idx, Size)) {
7384         Base = V2;
7385       } else {
7386         continue;
7387       }
7388
7389       // Extend the extraction length looking to match both the insertion of
7390       // the second source and the remaining elements of the first.
7391       for (int Hi = Idx + 1; Hi <= HalfSize; ++Hi) {
7392         SDValue Insert;
7393         int Len = Hi - Idx;
7394
7395         // Match insertion.
7396         if (isSequentialOrUndefInRange(Mask, Idx, Len, 0)) {
7397           Insert = V1;
7398         } else if (isSequentialOrUndefInRange(Mask, Idx, Len, Size)) {
7399           Insert = V2;
7400         } else {
7401           continue;
7402         }
7403
7404         // Match the remaining elements of the lower half.
7405         if (isUndefInRange(Mask, Hi, HalfSize - Hi)) {
7406           /* EMPTY */
7407         } else if ((!Base || (Base == V1)) &&
7408                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi, Hi)) {
7409           Base = V1;
7410         } else if ((!Base || (Base == V2)) &&
7411                    isSequentialOrUndefInRange(Mask, Hi, HalfSize - Hi,
7412                                               Size + Hi)) {
7413           Base = V2;
7414         } else {
7415           continue;
7416         }
7417
7418         // We may not have a base (first source) - this can safely be undefined.
7419         if (!Base)
7420           Base = DAG.getUNDEF(VT);
7421
7422         int BitLen = (Len * VT.getScalarSizeInBits()) & 0x3f;
7423         int BitIdx = (Idx * VT.getScalarSizeInBits()) & 0x3f;
7424         return DAG.getNode(X86ISD::INSERTQI, DL, VT, Base, Insert,
7425                            DAG.getConstant(BitLen, DL, MVT::i8),
7426                            DAG.getConstant(BitIdx, DL, MVT::i8));
7427       }
7428     }
7429
7430     return SDValue();
7431   };
7432
7433   if (SDValue InsertQ = LowerAsInsertQ())
7434     return InsertQ;
7435
7436   return SDValue();
7437 }
7438
7439 /// \brief Lower a vector shuffle as a zero or any extension.
7440 ///
7441 /// Given a specific number of elements, element bit width, and extension
7442 /// stride, produce either a zero or any extension based on the available
7443 /// features of the subtarget. The extended elements are consecutive and
7444 /// begin and can start from an offseted element index in the input; to
7445 /// avoid excess shuffling the offset must either being in the bottom lane
7446 /// or at the start of a higher lane. All extended elements must be from
7447 /// the same lane.
7448 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7449     SDLoc DL, MVT VT, int Scale, int Offset, bool AnyExt, SDValue InputV,
7450     ArrayRef<int> Mask, const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7451   assert(Scale > 1 && "Need a scale to extend.");
7452   int EltBits = VT.getScalarSizeInBits();
7453   int NumElements = VT.getVectorNumElements();
7454   int NumEltsPerLane = 128 / EltBits;
7455   int OffsetLane = Offset / NumEltsPerLane;
7456   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
7457          "Only 8, 16, and 32 bit elements can be extended.");
7458   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
7459   assert(0 <= Offset && "Extension offset must be positive.");
7460   assert((Offset < NumEltsPerLane || Offset % NumEltsPerLane == 0) &&
7461          "Extension offset must be in the first lane or start an upper lane.");
7462
7463   // Check that an index is in same lane as the base offset.
7464   auto SafeOffset = [&](int Idx) {
7465     return OffsetLane == (Idx / NumEltsPerLane);
7466   };
7467
7468   // Shift along an input so that the offset base moves to the first element.
7469   auto ShuffleOffset = [&](SDValue V) {
7470     if (!Offset)
7471       return V;
7472
7473     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7474     for (int i = 0; i * Scale < NumElements; ++i) {
7475       int SrcIdx = i + Offset;
7476       ShMask[i] = SafeOffset(SrcIdx) ? SrcIdx : -1;
7477     }
7478     return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), ShMask);
7479   };
7480
7481   // Found a valid zext mask! Try various lowering strategies based on the
7482   // input type and available ISA extensions.
7483   if (Subtarget->hasSSE41()) {
7484     // Not worth offseting 128-bit vectors if scale == 2, a pattern using
7485     // PUNPCK will catch this in a later shuffle match.
7486     if (Offset && Scale == 2 && VT.is128BitVector())
7487       return SDValue();
7488     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
7489                                  NumElements / Scale);
7490     InputV = DAG.getNode(X86ISD::VZEXT, DL, ExtVT, ShuffleOffset(InputV));
7491     return DAG.getBitcast(VT, InputV);
7492   }
7493
7494   assert(VT.is128BitVector() && "Only 128-bit vectors can be extended.");
7495
7496   // For any extends we can cheat for larger element sizes and use shuffle
7497   // instructions that can fold with a load and/or copy.
7498   if (AnyExt && EltBits == 32) {
7499     int PSHUFDMask[4] = {Offset, -1, SafeOffset(Offset + 1) ? Offset + 1 : -1,
7500                          -1};
7501     return DAG.getBitcast(
7502         VT, DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7503                         DAG.getBitcast(MVT::v4i32, InputV),
7504                         getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
7505   }
7506   if (AnyExt && EltBits == 16 && Scale > 2) {
7507     int PSHUFDMask[4] = {Offset / 2, -1,
7508                          SafeOffset(Offset + 1) ? (Offset + 1) / 2 : -1, -1};
7509     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7510                          DAG.getBitcast(MVT::v4i32, InputV),
7511                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG));
7512     int PSHUFWMask[4] = {1, -1, -1, -1};
7513     unsigned OddEvenOp = (Offset & 1 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW);
7514     return DAG.getBitcast(
7515         VT, DAG.getNode(OddEvenOp, DL, MVT::v8i16,
7516                         DAG.getBitcast(MVT::v8i16, InputV),
7517                         getV4X86ShuffleImm8ForMask(PSHUFWMask, DL, DAG)));
7518   }
7519
7520   // The SSE4A EXTRQ instruction can efficiently extend the first 2 lanes
7521   // to 64-bits.
7522   if ((Scale * EltBits) == 64 && EltBits < 32 && Subtarget->hasSSE4A()) {
7523     assert(NumElements == (int)Mask.size() && "Unexpected shuffle mask size!");
7524     assert(VT.is128BitVector() && "Unexpected vector width!");
7525
7526     int LoIdx = Offset * EltBits;
7527     SDValue Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7528                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7529                                          DAG.getConstant(EltBits, DL, MVT::i8),
7530                                          DAG.getConstant(LoIdx, DL, MVT::i8)));
7531
7532     if (isUndefInRange(Mask, NumElements / 2, NumElements / 2) ||
7533         !SafeOffset(Offset + 1))
7534       return DAG.getNode(ISD::BITCAST, DL, VT, Lo);
7535
7536     int HiIdx = (Offset + 1) * EltBits;
7537     SDValue Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7538                              DAG.getNode(X86ISD::EXTRQI, DL, VT, InputV,
7539                                          DAG.getConstant(EltBits, DL, MVT::i8),
7540                                          DAG.getConstant(HiIdx, DL, MVT::i8)));
7541     return DAG.getNode(ISD::BITCAST, DL, VT,
7542                        DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, Lo, Hi));
7543   }
7544
7545   // If this would require more than 2 unpack instructions to expand, use
7546   // pshufb when available. We can only use more than 2 unpack instructions
7547   // when zero extending i8 elements which also makes it easier to use pshufb.
7548   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
7549     assert(NumElements == 16 && "Unexpected byte vector width!");
7550     SDValue PSHUFBMask[16];
7551     for (int i = 0; i < 16; ++i) {
7552       int Idx = Offset + (i / Scale);
7553       PSHUFBMask[i] = DAG.getConstant(
7554           (i % Scale == 0 && SafeOffset(Idx)) ? Idx : 0x80, DL, MVT::i8);
7555     }
7556     InputV = DAG.getBitcast(MVT::v16i8, InputV);
7557     return DAG.getBitcast(VT,
7558                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
7559                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
7560                                                   MVT::v16i8, PSHUFBMask)));
7561   }
7562
7563   // If we are extending from an offset, ensure we start on a boundary that
7564   // we can unpack from.
7565   int AlignToUnpack = Offset % (NumElements / Scale);
7566   if (AlignToUnpack) {
7567     SmallVector<int, 8> ShMask((unsigned)NumElements, -1);
7568     for (int i = AlignToUnpack; i < NumElements; ++i)
7569       ShMask[i - AlignToUnpack] = i;
7570     InputV = DAG.getVectorShuffle(VT, DL, InputV, DAG.getUNDEF(VT), ShMask);
7571     Offset -= AlignToUnpack;
7572   }
7573
7574   // Otherwise emit a sequence of unpacks.
7575   do {
7576     unsigned UnpackLoHi = X86ISD::UNPCKL;
7577     if (Offset >= (NumElements / 2)) {
7578       UnpackLoHi = X86ISD::UNPCKH;
7579       Offset -= (NumElements / 2);
7580     }
7581
7582     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
7583     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
7584                          : getZeroVector(InputVT, Subtarget, DAG, DL);
7585     InputV = DAG.getBitcast(InputVT, InputV);
7586     InputV = DAG.getNode(UnpackLoHi, DL, InputVT, InputV, Ext);
7587     Scale /= 2;
7588     EltBits *= 2;
7589     NumElements /= 2;
7590   } while (Scale > 1);
7591   return DAG.getBitcast(VT, InputV);
7592 }
7593
7594 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
7595 ///
7596 /// This routine will try to do everything in its power to cleverly lower
7597 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
7598 /// check for the profitability of this lowering,  it tries to aggressively
7599 /// match this pattern. It will use all of the micro-architectural details it
7600 /// can to emit an efficient lowering. It handles both blends with all-zero
7601 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
7602 /// masking out later).
7603 ///
7604 /// The reason we have dedicated lowering for zext-style shuffles is that they
7605 /// are both incredibly common and often quite performance sensitive.
7606 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
7607     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7608     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7609   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7610
7611   int Bits = VT.getSizeInBits();
7612   int NumLanes = Bits / 128;
7613   int NumElements = VT.getVectorNumElements();
7614   int NumEltsPerLane = NumElements / NumLanes;
7615   assert(VT.getScalarSizeInBits() <= 32 &&
7616          "Exceeds 32-bit integer zero extension limit");
7617   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
7618
7619   // Define a helper function to check a particular ext-scale and lower to it if
7620   // valid.
7621   auto Lower = [&](int Scale) -> SDValue {
7622     SDValue InputV;
7623     bool AnyExt = true;
7624     int Offset = 0;
7625     int Matches = 0;
7626     for (int i = 0; i < NumElements; ++i) {
7627       int M = Mask[i];
7628       if (M == -1)
7629         continue; // Valid anywhere but doesn't tell us anything.
7630       if (i % Scale != 0) {
7631         // Each of the extended elements need to be zeroable.
7632         if (!Zeroable[i])
7633           return SDValue();
7634
7635         // We no longer are in the anyext case.
7636         AnyExt = false;
7637         continue;
7638       }
7639
7640       // Each of the base elements needs to be consecutive indices into the
7641       // same input vector.
7642       SDValue V = M < NumElements ? V1 : V2;
7643       M = M % NumElements;
7644       if (!InputV) {
7645         InputV = V;
7646         Offset = M - (i / Scale);
7647       } else if (InputV != V)
7648         return SDValue(); // Flip-flopping inputs.
7649
7650       // Offset must start in the lowest 128-bit lane or at the start of an
7651       // upper lane.
7652       // FIXME: Is it ever worth allowing a negative base offset?
7653       if (!((0 <= Offset && Offset < NumEltsPerLane) ||
7654             (Offset % NumEltsPerLane) == 0))
7655         return SDValue();
7656
7657       // If we are offsetting, all referenced entries must come from the same
7658       // lane.
7659       if (Offset && (Offset / NumEltsPerLane) != (M / NumEltsPerLane))
7660         return SDValue();
7661
7662       if ((M % NumElements) != (Offset + (i / Scale)))
7663         return SDValue(); // Non-consecutive strided elements.
7664       Matches++;
7665     }
7666
7667     // If we fail to find an input, we have a zero-shuffle which should always
7668     // have already been handled.
7669     // FIXME: Maybe handle this here in case during blending we end up with one?
7670     if (!InputV)
7671       return SDValue();
7672
7673     // If we are offsetting, don't extend if we only match a single input, we
7674     // can always do better by using a basic PSHUF or PUNPCK.
7675     if (Offset != 0 && Matches < 2)
7676       return SDValue();
7677
7678     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
7679         DL, VT, Scale, Offset, AnyExt, InputV, Mask, Subtarget, DAG);
7680   };
7681
7682   // The widest scale possible for extending is to a 64-bit integer.
7683   assert(Bits % 64 == 0 &&
7684          "The number of bits in a vector must be divisible by 64 on x86!");
7685   int NumExtElements = Bits / 64;
7686
7687   // Each iteration, try extending the elements half as much, but into twice as
7688   // many elements.
7689   for (; NumExtElements < NumElements; NumExtElements *= 2) {
7690     assert(NumElements % NumExtElements == 0 &&
7691            "The input vector size must be divisible by the extended size.");
7692     if (SDValue V = Lower(NumElements / NumExtElements))
7693       return V;
7694   }
7695
7696   // General extends failed, but 128-bit vectors may be able to use MOVQ.
7697   if (Bits != 128)
7698     return SDValue();
7699
7700   // Returns one of the source operands if the shuffle can be reduced to a
7701   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
7702   auto CanZExtLowHalf = [&]() {
7703     for (int i = NumElements / 2; i != NumElements; ++i)
7704       if (!Zeroable[i])
7705         return SDValue();
7706     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
7707       return V1;
7708     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
7709       return V2;
7710     return SDValue();
7711   };
7712
7713   if (SDValue V = CanZExtLowHalf()) {
7714     V = DAG.getBitcast(MVT::v2i64, V);
7715     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
7716     return DAG.getBitcast(VT, V);
7717   }
7718
7719   // No viable ext lowering found.
7720   return SDValue();
7721 }
7722
7723 /// \brief Try to get a scalar value for a specific element of a vector.
7724 ///
7725 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
7726 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
7727                                               SelectionDAG &DAG) {
7728   MVT VT = V.getSimpleValueType();
7729   MVT EltVT = VT.getVectorElementType();
7730   while (V.getOpcode() == ISD::BITCAST)
7731     V = V.getOperand(0);
7732   // If the bitcasts shift the element size, we can't extract an equivalent
7733   // element from it.
7734   MVT NewVT = V.getSimpleValueType();
7735   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
7736     return SDValue();
7737
7738   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7739       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR)) {
7740     // Ensure the scalar operand is the same size as the destination.
7741     // FIXME: Add support for scalar truncation where possible.
7742     SDValue S = V.getOperand(Idx);
7743     if (EltVT.getSizeInBits() == S.getSimpleValueType().getSizeInBits())
7744       return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, S);
7745   }
7746
7747   return SDValue();
7748 }
7749
7750 /// \brief Helper to test for a load that can be folded with x86 shuffles.
7751 ///
7752 /// This is particularly important because the set of instructions varies
7753 /// significantly based on whether the operand is a load or not.
7754 static bool isShuffleFoldableLoad(SDValue V) {
7755   while (V.getOpcode() == ISD::BITCAST)
7756     V = V.getOperand(0);
7757
7758   return ISD::isNON_EXTLoad(V.getNode());
7759 }
7760
7761 /// \brief Try to lower insertion of a single element into a zero vector.
7762 ///
7763 /// This is a common pattern that we have especially efficient patterns to lower
7764 /// across all subtarget feature sets.
7765 static SDValue lowerVectorShuffleAsElementInsertion(
7766     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
7767     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7768   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7769   MVT ExtVT = VT;
7770   MVT EltVT = VT.getVectorElementType();
7771
7772   int V2Index = std::find_if(Mask.begin(), Mask.end(),
7773                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
7774                 Mask.begin();
7775   bool IsV1Zeroable = true;
7776   for (int i = 0, Size = Mask.size(); i < Size; ++i)
7777     if (i != V2Index && !Zeroable[i]) {
7778       IsV1Zeroable = false;
7779       break;
7780     }
7781
7782   // Check for a single input from a SCALAR_TO_VECTOR node.
7783   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
7784   // all the smarts here sunk into that routine. However, the current
7785   // lowering of BUILD_VECTOR makes that nearly impossible until the old
7786   // vector shuffle lowering is dead.
7787   SDValue V2S = getScalarValueForVectorElement(V2, Mask[V2Index] - Mask.size(),
7788                                                DAG);
7789   if (V2S && DAG.getTargetLoweringInfo().isTypeLegal(V2S.getValueType())) {
7790     // We need to zext the scalar if it is smaller than an i32.
7791     V2S = DAG.getBitcast(EltVT, V2S);
7792     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
7793       // Using zext to expand a narrow element won't work for non-zero
7794       // insertions.
7795       if (!IsV1Zeroable)
7796         return SDValue();
7797
7798       // Zero-extend directly to i32.
7799       ExtVT = MVT::v4i32;
7800       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
7801     }
7802     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
7803   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
7804              EltVT == MVT::i16) {
7805     // Either not inserting from the low element of the input or the input
7806     // element size is too small to use VZEXT_MOVL to clear the high bits.
7807     return SDValue();
7808   }
7809
7810   if (!IsV1Zeroable) {
7811     // If V1 can't be treated as a zero vector we have fewer options to lower
7812     // this. We can't support integer vectors or non-zero targets cheaply, and
7813     // the V1 elements can't be permuted in any way.
7814     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
7815     if (!VT.isFloatingPoint() || V2Index != 0)
7816       return SDValue();
7817     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
7818     V1Mask[V2Index] = -1;
7819     if (!isNoopShuffleMask(V1Mask))
7820       return SDValue();
7821     // This is essentially a special case blend operation, but if we have
7822     // general purpose blend operations, they are always faster. Bail and let
7823     // the rest of the lowering handle these as blends.
7824     if (Subtarget->hasSSE41())
7825       return SDValue();
7826
7827     // Otherwise, use MOVSD or MOVSS.
7828     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
7829            "Only two types of floating point element types to handle!");
7830     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
7831                        ExtVT, V1, V2);
7832   }
7833
7834   // This lowering only works for the low element with floating point vectors.
7835   if (VT.isFloatingPoint() && V2Index != 0)
7836     return SDValue();
7837
7838   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
7839   if (ExtVT != VT)
7840     V2 = DAG.getBitcast(VT, V2);
7841
7842   if (V2Index != 0) {
7843     // If we have 4 or fewer lanes we can cheaply shuffle the element into
7844     // the desired position. Otherwise it is more efficient to do a vector
7845     // shift left. We know that we can do a vector shift left because all
7846     // the inputs are zero.
7847     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
7848       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
7849       V2Shuffle[V2Index] = 0;
7850       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
7851     } else {
7852       V2 = DAG.getBitcast(MVT::v2i64, V2);
7853       V2 = DAG.getNode(
7854           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
7855           DAG.getConstant(V2Index * EltVT.getSizeInBits() / 8, DL,
7856                           DAG.getTargetLoweringInfo().getScalarShiftAmountTy(
7857                               DAG.getDataLayout(), VT)));
7858       V2 = DAG.getBitcast(VT, V2);
7859     }
7860   }
7861   return V2;
7862 }
7863
7864 /// \brief Try to lower broadcast of a single element.
7865 ///
7866 /// For convenience, this code also bundles all of the subtarget feature set
7867 /// filtering. While a little annoying to re-dispatch on type here, there isn't
7868 /// a convenient way to factor it out.
7869 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
7870                                              ArrayRef<int> Mask,
7871                                              const X86Subtarget *Subtarget,
7872                                              SelectionDAG &DAG) {
7873   if (!Subtarget->hasAVX())
7874     return SDValue();
7875   if (VT.isInteger() && !Subtarget->hasAVX2())
7876     return SDValue();
7877
7878   // Check that the mask is a broadcast.
7879   int BroadcastIdx = -1;
7880   for (int M : Mask)
7881     if (M >= 0 && BroadcastIdx == -1)
7882       BroadcastIdx = M;
7883     else if (M >= 0 && M != BroadcastIdx)
7884       return SDValue();
7885
7886   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
7887                                             "a sorted mask where the broadcast "
7888                                             "comes from V1.");
7889
7890   // Go up the chain of (vector) values to find a scalar load that we can
7891   // combine with the broadcast.
7892   for (;;) {
7893     switch (V.getOpcode()) {
7894     case ISD::CONCAT_VECTORS: {
7895       int OperandSize = Mask.size() / V.getNumOperands();
7896       V = V.getOperand(BroadcastIdx / OperandSize);
7897       BroadcastIdx %= OperandSize;
7898       continue;
7899     }
7900
7901     case ISD::INSERT_SUBVECTOR: {
7902       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
7903       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
7904       if (!ConstantIdx)
7905         break;
7906
7907       int BeginIdx = (int)ConstantIdx->getZExtValue();
7908       int EndIdx =
7909           BeginIdx + (int)VInner.getSimpleValueType().getVectorNumElements();
7910       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
7911         BroadcastIdx -= BeginIdx;
7912         V = VInner;
7913       } else {
7914         V = VOuter;
7915       }
7916       continue;
7917     }
7918     }
7919     break;
7920   }
7921
7922   // Check if this is a broadcast of a scalar. We special case lowering
7923   // for scalars so that we can more effectively fold with loads.
7924   // First, look through bitcast: if the original value has a larger element
7925   // type than the shuffle, the broadcast element is in essence truncated.
7926   // Make that explicit to ease folding.
7927   if (V.getOpcode() == ISD::BITCAST && VT.isInteger()) {
7928     MVT EltVT = VT.getVectorElementType();
7929     SDValue V0 = V.getOperand(0);
7930     MVT V0VT = V0.getSimpleValueType();
7931
7932     if (V0VT.isInteger() && V0VT.getVectorElementType().bitsGT(EltVT) &&
7933         ((V0.getOpcode() == ISD::BUILD_VECTOR ||
7934          (V0.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)))) {
7935       V = DAG.getNode(ISD::TRUNCATE, DL, EltVT, V0.getOperand(BroadcastIdx));
7936       BroadcastIdx = 0;
7937     }
7938   }
7939
7940   // Also check the simpler case, where we can directly reuse the scalar.
7941   if (V.getOpcode() == ISD::BUILD_VECTOR ||
7942       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
7943     V = V.getOperand(BroadcastIdx);
7944
7945     // If the scalar isn't a load, we can't broadcast from it in AVX1.
7946     // Only AVX2 has register broadcasts.
7947     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
7948       return SDValue();
7949   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
7950     // We can't broadcast from a vector register without AVX2, and we can only
7951     // broadcast from the zero-element of a vector register.
7952     return SDValue();
7953   }
7954
7955   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
7956 }
7957
7958 // Check for whether we can use INSERTPS to perform the shuffle. We only use
7959 // INSERTPS when the V1 elements are already in the correct locations
7960 // because otherwise we can just always use two SHUFPS instructions which
7961 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
7962 // perform INSERTPS if a single V1 element is out of place and all V2
7963 // elements are zeroable.
7964 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
7965                                             ArrayRef<int> Mask,
7966                                             SelectionDAG &DAG) {
7967   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7968   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7969   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7970   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7971
7972   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
7973
7974   unsigned ZMask = 0;
7975   int V1DstIndex = -1;
7976   int V2DstIndex = -1;
7977   bool V1UsedInPlace = false;
7978
7979   for (int i = 0; i < 4; ++i) {
7980     // Synthesize a zero mask from the zeroable elements (includes undefs).
7981     if (Zeroable[i]) {
7982       ZMask |= 1 << i;
7983       continue;
7984     }
7985
7986     // Flag if we use any V1 inputs in place.
7987     if (i == Mask[i]) {
7988       V1UsedInPlace = true;
7989       continue;
7990     }
7991
7992     // We can only insert a single non-zeroable element.
7993     if (V1DstIndex != -1 || V2DstIndex != -1)
7994       return SDValue();
7995
7996     if (Mask[i] < 4) {
7997       // V1 input out of place for insertion.
7998       V1DstIndex = i;
7999     } else {
8000       // V2 input for insertion.
8001       V2DstIndex = i;
8002     }
8003   }
8004
8005   // Don't bother if we have no (non-zeroable) element for insertion.
8006   if (V1DstIndex == -1 && V2DstIndex == -1)
8007     return SDValue();
8008
8009   // Determine element insertion src/dst indices. The src index is from the
8010   // start of the inserted vector, not the start of the concatenated vector.
8011   unsigned V2SrcIndex = 0;
8012   if (V1DstIndex != -1) {
8013     // If we have a V1 input out of place, we use V1 as the V2 element insertion
8014     // and don't use the original V2 at all.
8015     V2SrcIndex = Mask[V1DstIndex];
8016     V2DstIndex = V1DstIndex;
8017     V2 = V1;
8018   } else {
8019     V2SrcIndex = Mask[V2DstIndex] - 4;
8020   }
8021
8022   // If no V1 inputs are used in place, then the result is created only from
8023   // the zero mask and the V2 insertion - so remove V1 dependency.
8024   if (!V1UsedInPlace)
8025     V1 = DAG.getUNDEF(MVT::v4f32);
8026
8027   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
8028   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
8029
8030   // Insert the V2 element into the desired position.
8031   SDLoc DL(Op);
8032   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
8033                      DAG.getConstant(InsertPSMask, DL, MVT::i8));
8034 }
8035
8036 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
8037 /// UNPCK instruction.
8038 ///
8039 /// This specifically targets cases where we end up with alternating between
8040 /// the two inputs, and so can permute them into something that feeds a single
8041 /// UNPCK instruction. Note that this routine only targets integer vectors
8042 /// because for floating point vectors we have a generalized SHUFPS lowering
8043 /// strategy that handles everything that doesn't *exactly* match an unpack,
8044 /// making this clever lowering unnecessary.
8045 static SDValue lowerVectorShuffleAsPermuteAndUnpack(SDLoc DL, MVT VT,
8046                                                     SDValue V1, SDValue V2,
8047                                                     ArrayRef<int> Mask,
8048                                                     SelectionDAG &DAG) {
8049   assert(!VT.isFloatingPoint() &&
8050          "This routine only supports integer vectors.");
8051   assert(!isSingleInputShuffleMask(Mask) &&
8052          "This routine should only be used when blending two inputs.");
8053   assert(Mask.size() >= 2 && "Single element masks are invalid.");
8054
8055   int Size = Mask.size();
8056
8057   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
8058     return M >= 0 && M % Size < Size / 2;
8059   });
8060   int NumHiInputs = std::count_if(
8061       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
8062
8063   bool UnpackLo = NumLoInputs >= NumHiInputs;
8064
8065   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
8066     SmallVector<int, 32> V1Mask(Mask.size(), -1);
8067     SmallVector<int, 32> V2Mask(Mask.size(), -1);
8068
8069     for (int i = 0; i < Size; ++i) {
8070       if (Mask[i] < 0)
8071         continue;
8072
8073       // Each element of the unpack contains Scale elements from this mask.
8074       int UnpackIdx = i / Scale;
8075
8076       // We only handle the case where V1 feeds the first slots of the unpack.
8077       // We rely on canonicalization to ensure this is the case.
8078       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
8079         return SDValue();
8080
8081       // Setup the mask for this input. The indexing is tricky as we have to
8082       // handle the unpack stride.
8083       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
8084       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
8085           Mask[i] % Size;
8086     }
8087
8088     // If we will have to shuffle both inputs to use the unpack, check whether
8089     // we can just unpack first and shuffle the result. If so, skip this unpack.
8090     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
8091         !isNoopShuffleMask(V2Mask))
8092       return SDValue();
8093
8094     // Shuffle the inputs into place.
8095     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
8096     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
8097
8098     // Cast the inputs to the type we will use to unpack them.
8099     V1 = DAG.getBitcast(UnpackVT, V1);
8100     V2 = DAG.getBitcast(UnpackVT, V2);
8101
8102     // Unpack the inputs and cast the result back to the desired type.
8103     return DAG.getBitcast(
8104         VT, DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8105                         UnpackVT, V1, V2));
8106   };
8107
8108   // We try each unpack from the largest to the smallest to try and find one
8109   // that fits this mask.
8110   int OrigNumElements = VT.getVectorNumElements();
8111   int OrigScalarSize = VT.getScalarSizeInBits();
8112   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
8113     int Scale = ScalarSize / OrigScalarSize;
8114     int NumElements = OrigNumElements / Scale;
8115     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
8116     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
8117       return Unpack;
8118   }
8119
8120   // If none of the unpack-rooted lowerings worked (or were profitable) try an
8121   // initial unpack.
8122   if (NumLoInputs == 0 || NumHiInputs == 0) {
8123     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
8124            "We have to have *some* inputs!");
8125     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
8126
8127     // FIXME: We could consider the total complexity of the permute of each
8128     // possible unpacking. Or at the least we should consider how many
8129     // half-crossings are created.
8130     // FIXME: We could consider commuting the unpacks.
8131
8132     SmallVector<int, 32> PermMask;
8133     PermMask.assign(Size, -1);
8134     for (int i = 0; i < Size; ++i) {
8135       if (Mask[i] < 0)
8136         continue;
8137
8138       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
8139
8140       PermMask[i] =
8141           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
8142     }
8143     return DAG.getVectorShuffle(
8144         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
8145                             DL, VT, V1, V2),
8146         DAG.getUNDEF(VT), PermMask);
8147   }
8148
8149   return SDValue();
8150 }
8151
8152 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
8153 ///
8154 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
8155 /// support for floating point shuffles but not integer shuffles. These
8156 /// instructions will incur a domain crossing penalty on some chips though so
8157 /// it is better to avoid lowering through this for integer vectors where
8158 /// possible.
8159 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8160                                        const X86Subtarget *Subtarget,
8161                                        SelectionDAG &DAG) {
8162   SDLoc DL(Op);
8163   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
8164   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8165   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
8166   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8167   ArrayRef<int> Mask = SVOp->getMask();
8168   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8169
8170   if (isSingleInputShuffleMask(Mask)) {
8171     // Use low duplicate instructions for masks that match their pattern.
8172     if (Subtarget->hasSSE3())
8173       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
8174         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
8175
8176     // Straight shuffle of a single input vector. Simulate this by using the
8177     // single input as both of the "inputs" to this instruction..
8178     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
8179
8180     if (Subtarget->hasAVX()) {
8181       // If we have AVX, we can use VPERMILPS which will allow folding a load
8182       // into the shuffle.
8183       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
8184                          DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8185     }
8186
8187     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V1,
8188                        DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8189   }
8190   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
8191   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
8192
8193   // If we have a single input, insert that into V1 if we can do so cheaply.
8194   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
8195     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8196             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
8197       return Insertion;
8198     // Try inverting the insertion since for v2 masks it is easy to do and we
8199     // can't reliably sort the mask one way or the other.
8200     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
8201                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
8202     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8203             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
8204       return Insertion;
8205   }
8206
8207   // Try to use one of the special instruction patterns to handle two common
8208   // blend patterns if a zero-blend above didn't work.
8209   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
8210       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
8211     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
8212       // We can either use a special instruction to load over the low double or
8213       // to move just the low double.
8214       return DAG.getNode(
8215           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
8216           DL, MVT::v2f64, V2,
8217           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
8218
8219   if (Subtarget->hasSSE41())
8220     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
8221                                                   Subtarget, DAG))
8222       return Blend;
8223
8224   // Use dedicated unpack instructions for masks that match their pattern.
8225   if (SDValue V =
8226           lowerVectorShuffleWithUNPCK(DL, MVT::v2f64, Mask, V1, V2, DAG))
8227     return V;
8228
8229   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
8230   return DAG.getNode(X86ISD::SHUFP, DL, MVT::v2f64, V1, V2,
8231                      DAG.getConstant(SHUFPDMask, DL, MVT::i8));
8232 }
8233
8234 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
8235 ///
8236 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
8237 /// the integer unit to minimize domain crossing penalties. However, for blends
8238 /// it falls back to the floating point shuffle operation with appropriate bit
8239 /// casting.
8240 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8241                                        const X86Subtarget *Subtarget,
8242                                        SelectionDAG &DAG) {
8243   SDLoc DL(Op);
8244   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
8245   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8246   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
8247   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8248   ArrayRef<int> Mask = SVOp->getMask();
8249   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
8250
8251   if (isSingleInputShuffleMask(Mask)) {
8252     // Check for being able to broadcast a single element.
8253     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
8254                                                           Mask, Subtarget, DAG))
8255       return Broadcast;
8256
8257     // Straight shuffle of a single input vector. For everything from SSE2
8258     // onward this has a single fast instruction with no scary immediates.
8259     // We have to map the mask as it is actually a v4i32 shuffle instruction.
8260     V1 = DAG.getBitcast(MVT::v4i32, V1);
8261     int WidenedMask[4] = {
8262         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
8263         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
8264     return DAG.getBitcast(
8265         MVT::v2i64,
8266         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8267                     getV4X86ShuffleImm8ForMask(WidenedMask, DL, DAG)));
8268   }
8269   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
8270   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
8271   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
8272   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
8273
8274   // If we have a blend of two PACKUS operations an the blend aligns with the
8275   // low and half halves, we can just merge the PACKUS operations. This is
8276   // particularly important as it lets us merge shuffles that this routine itself
8277   // creates.
8278   auto GetPackNode = [](SDValue V) {
8279     while (V.getOpcode() == ISD::BITCAST)
8280       V = V.getOperand(0);
8281
8282     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
8283   };
8284   if (SDValue V1Pack = GetPackNode(V1))
8285     if (SDValue V2Pack = GetPackNode(V2))
8286       return DAG.getBitcast(MVT::v2i64,
8287                             DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
8288                                         Mask[0] == 0 ? V1Pack.getOperand(0)
8289                                                      : V1Pack.getOperand(1),
8290                                         Mask[1] == 2 ? V2Pack.getOperand(0)
8291                                                      : V2Pack.getOperand(1)));
8292
8293   // Try to use shift instructions.
8294   if (SDValue Shift =
8295           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
8296     return Shift;
8297
8298   // When loading a scalar and then shuffling it into a vector we can often do
8299   // the insertion cheaply.
8300   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8301           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8302     return Insertion;
8303   // Try inverting the insertion since for v2 masks it is easy to do and we
8304   // can't reliably sort the mask one way or the other.
8305   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
8306   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
8307           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
8308     return Insertion;
8309
8310   // We have different paths for blend lowering, but they all must use the
8311   // *exact* same predicate.
8312   bool IsBlendSupported = Subtarget->hasSSE41();
8313   if (IsBlendSupported)
8314     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
8315                                                   Subtarget, DAG))
8316       return Blend;
8317
8318   // Use dedicated unpack instructions for masks that match their pattern.
8319   if (SDValue V =
8320           lowerVectorShuffleWithUNPCK(DL, MVT::v2i64, Mask, V1, V2, DAG))
8321     return V;
8322
8323   // Try to use byte rotation instructions.
8324   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8325   if (Subtarget->hasSSSE3())
8326     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8327             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
8328       return Rotate;
8329
8330   // If we have direct support for blends, we should lower by decomposing into
8331   // a permute. That will be faster than the domain cross.
8332   if (IsBlendSupported)
8333     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
8334                                                       Mask, DAG);
8335
8336   // We implement this with SHUFPD which is pretty lame because it will likely
8337   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
8338   // However, all the alternatives are still more cycles and newer chips don't
8339   // have this problem. It would be really nice if x86 had better shuffles here.
8340   V1 = DAG.getBitcast(MVT::v2f64, V1);
8341   V2 = DAG.getBitcast(MVT::v2f64, V2);
8342   return DAG.getBitcast(MVT::v2i64,
8343                         DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
8344 }
8345
8346 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
8347 ///
8348 /// This is used to disable more specialized lowerings when the shufps lowering
8349 /// will happen to be efficient.
8350 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
8351   // This routine only handles 128-bit shufps.
8352   assert(Mask.size() == 4 && "Unsupported mask size!");
8353
8354   // To lower with a single SHUFPS we need to have the low half and high half
8355   // each requiring a single input.
8356   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
8357     return false;
8358   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
8359     return false;
8360
8361   return true;
8362 }
8363
8364 /// \brief Lower a vector shuffle using the SHUFPS instruction.
8365 ///
8366 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
8367 /// It makes no assumptions about whether this is the *best* lowering, it simply
8368 /// uses it.
8369 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
8370                                             ArrayRef<int> Mask, SDValue V1,
8371                                             SDValue V2, SelectionDAG &DAG) {
8372   SDValue LowV = V1, HighV = V2;
8373   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
8374
8375   int NumV2Elements =
8376       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8377
8378   if (NumV2Elements == 1) {
8379     int V2Index =
8380         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
8381         Mask.begin();
8382
8383     // Compute the index adjacent to V2Index and in the same half by toggling
8384     // the low bit.
8385     int V2AdjIndex = V2Index ^ 1;
8386
8387     if (Mask[V2AdjIndex] == -1) {
8388       // Handles all the cases where we have a single V2 element and an undef.
8389       // This will only ever happen in the high lanes because we commute the
8390       // vector otherwise.
8391       if (V2Index < 2)
8392         std::swap(LowV, HighV);
8393       NewMask[V2Index] -= 4;
8394     } else {
8395       // Handle the case where the V2 element ends up adjacent to a V1 element.
8396       // To make this work, blend them together as the first step.
8397       int V1Index = V2AdjIndex;
8398       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
8399       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
8400                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8401
8402       // Now proceed to reconstruct the final blend as we have the necessary
8403       // high or low half formed.
8404       if (V2Index < 2) {
8405         LowV = V2;
8406         HighV = V1;
8407       } else {
8408         HighV = V2;
8409       }
8410       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
8411       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
8412     }
8413   } else if (NumV2Elements == 2) {
8414     if (Mask[0] < 4 && Mask[1] < 4) {
8415       // Handle the easy case where we have V1 in the low lanes and V2 in the
8416       // high lanes.
8417       NewMask[2] -= 4;
8418       NewMask[3] -= 4;
8419     } else if (Mask[2] < 4 && Mask[3] < 4) {
8420       // We also handle the reversed case because this utility may get called
8421       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
8422       // arrange things in the right direction.
8423       NewMask[0] -= 4;
8424       NewMask[1] -= 4;
8425       HighV = V1;
8426       LowV = V2;
8427     } else {
8428       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
8429       // trying to place elements directly, just blend them and set up the final
8430       // shuffle to place them.
8431
8432       // The first two blend mask elements are for V1, the second two are for
8433       // V2.
8434       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
8435                           Mask[2] < 4 ? Mask[2] : Mask[3],
8436                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
8437                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
8438       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
8439                        getV4X86ShuffleImm8ForMask(BlendMask, DL, DAG));
8440
8441       // Now we do a normal shuffle of V1 by giving V1 as both operands to
8442       // a blend.
8443       LowV = HighV = V1;
8444       NewMask[0] = Mask[0] < 4 ? 0 : 2;
8445       NewMask[1] = Mask[0] < 4 ? 2 : 0;
8446       NewMask[2] = Mask[2] < 4 ? 1 : 3;
8447       NewMask[3] = Mask[2] < 4 ? 3 : 1;
8448     }
8449   }
8450   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
8451                      getV4X86ShuffleImm8ForMask(NewMask, DL, DAG));
8452 }
8453
8454 /// \brief Lower 4-lane 32-bit floating point shuffles.
8455 ///
8456 /// Uses instructions exclusively from the floating point unit to minimize
8457 /// domain crossing penalties, as these are sufficient to implement all v4f32
8458 /// shuffles.
8459 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8460                                        const X86Subtarget *Subtarget,
8461                                        SelectionDAG &DAG) {
8462   SDLoc DL(Op);
8463   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
8464   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8465   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
8466   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8467   ArrayRef<int> Mask = SVOp->getMask();
8468   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8469
8470   int NumV2Elements =
8471       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8472
8473   if (NumV2Elements == 0) {
8474     // Check for being able to broadcast a single element.
8475     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
8476                                                           Mask, Subtarget, DAG))
8477       return Broadcast;
8478
8479     // Use even/odd duplicate instructions for masks that match their pattern.
8480     if (Subtarget->hasSSE3()) {
8481       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
8482         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
8483       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
8484         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
8485     }
8486
8487     if (Subtarget->hasAVX()) {
8488       // If we have AVX, we can use VPERMILPS which will allow folding a load
8489       // into the shuffle.
8490       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
8491                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8492     }
8493
8494     // Otherwise, use a straight shuffle of a single input vector. We pass the
8495     // input vector to both operands to simulate this with a SHUFPS.
8496     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
8497                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8498   }
8499
8500   // There are special ways we can lower some single-element blends. However, we
8501   // have custom ways we can lower more complex single-element blends below that
8502   // we defer to if both this and BLENDPS fail to match, so restrict this to
8503   // when the V2 input is targeting element 0 of the mask -- that is the fast
8504   // case here.
8505   if (NumV2Elements == 1 && Mask[0] >= 4)
8506     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
8507                                                          Mask, Subtarget, DAG))
8508       return V;
8509
8510   if (Subtarget->hasSSE41()) {
8511     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
8512                                                   Subtarget, DAG))
8513       return Blend;
8514
8515     // Use INSERTPS if we can complete the shuffle efficiently.
8516     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
8517       return V;
8518
8519     if (!isSingleSHUFPSMask(Mask))
8520       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
8521               DL, MVT::v4f32, V1, V2, Mask, DAG))
8522         return BlendPerm;
8523   }
8524
8525   // Use dedicated unpack instructions for masks that match their pattern.
8526   if (SDValue V =
8527           lowerVectorShuffleWithUNPCK(DL, MVT::v4f32, Mask, V1, V2, DAG))
8528     return V;
8529
8530   // Otherwise fall back to a SHUFPS lowering strategy.
8531   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
8532 }
8533
8534 /// \brief Lower 4-lane i32 vector shuffles.
8535 ///
8536 /// We try to handle these with integer-domain shuffles where we can, but for
8537 /// blends we use the floating point domain blend instructions.
8538 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8539                                        const X86Subtarget *Subtarget,
8540                                        SelectionDAG &DAG) {
8541   SDLoc DL(Op);
8542   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
8543   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8544   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
8545   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8546   ArrayRef<int> Mask = SVOp->getMask();
8547   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
8548
8549   // Whenever we can lower this as a zext, that instruction is strictly faster
8550   // than any alternative. It also allows us to fold memory operands into the
8551   // shuffle in many cases.
8552   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
8553                                                          Mask, Subtarget, DAG))
8554     return ZExt;
8555
8556   int NumV2Elements =
8557       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
8558
8559   if (NumV2Elements == 0) {
8560     // Check for being able to broadcast a single element.
8561     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
8562                                                           Mask, Subtarget, DAG))
8563       return Broadcast;
8564
8565     // Straight shuffle of a single input vector. For everything from SSE2
8566     // onward this has a single fast instruction with no scary immediates.
8567     // We coerce the shuffle pattern to be compatible with UNPCK instructions
8568     // but we aren't actually going to use the UNPCK instruction because doing
8569     // so prevents folding a load into this instruction or making a copy.
8570     const int UnpackLoMask[] = {0, 0, 1, 1};
8571     const int UnpackHiMask[] = {2, 2, 3, 3};
8572     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
8573       Mask = UnpackLoMask;
8574     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
8575       Mask = UnpackHiMask;
8576
8577     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
8578                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
8579   }
8580
8581   // Try to use shift instructions.
8582   if (SDValue Shift =
8583           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
8584     return Shift;
8585
8586   // There are special ways we can lower some single-element blends.
8587   if (NumV2Elements == 1)
8588     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
8589                                                          Mask, Subtarget, DAG))
8590       return V;
8591
8592   // We have different paths for blend lowering, but they all must use the
8593   // *exact* same predicate.
8594   bool IsBlendSupported = Subtarget->hasSSE41();
8595   if (IsBlendSupported)
8596     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
8597                                                   Subtarget, DAG))
8598       return Blend;
8599
8600   if (SDValue Masked =
8601           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
8602     return Masked;
8603
8604   // Use dedicated unpack instructions for masks that match their pattern.
8605   if (SDValue V =
8606           lowerVectorShuffleWithUNPCK(DL, MVT::v4i32, Mask, V1, V2, DAG))
8607     return V;
8608
8609   // Try to use byte rotation instructions.
8610   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
8611   if (Subtarget->hasSSSE3())
8612     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8613             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
8614       return Rotate;
8615
8616   // If we have direct support for blends, we should lower by decomposing into
8617   // a permute. That will be faster than the domain cross.
8618   if (IsBlendSupported)
8619     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
8620                                                       Mask, DAG);
8621
8622   // Try to lower by permuting the inputs into an unpack instruction.
8623   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v4i32, V1,
8624                                                             V2, Mask, DAG))
8625     return Unpack;
8626
8627   // We implement this with SHUFPS because it can blend from two vectors.
8628   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
8629   // up the inputs, bypassing domain shift penalties that we would encur if we
8630   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
8631   // relevant.
8632   return DAG.getBitcast(
8633       MVT::v4i32,
8634       DAG.getVectorShuffle(MVT::v4f32, DL, DAG.getBitcast(MVT::v4f32, V1),
8635                            DAG.getBitcast(MVT::v4f32, V2), Mask));
8636 }
8637
8638 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
8639 /// shuffle lowering, and the most complex part.
8640 ///
8641 /// The lowering strategy is to try to form pairs of input lanes which are
8642 /// targeted at the same half of the final vector, and then use a dword shuffle
8643 /// to place them onto the right half, and finally unpack the paired lanes into
8644 /// their final position.
8645 ///
8646 /// The exact breakdown of how to form these dword pairs and align them on the
8647 /// correct sides is really tricky. See the comments within the function for
8648 /// more of the details.
8649 ///
8650 /// This code also handles repeated 128-bit lanes of v8i16 shuffles, but each
8651 /// lane must shuffle the *exact* same way. In fact, you must pass a v8 Mask to
8652 /// this routine for it to work correctly. To shuffle a 256-bit or 512-bit i16
8653 /// vector, form the analogous 128-bit 8-element Mask.
8654 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
8655     SDLoc DL, MVT VT, SDValue V, MutableArrayRef<int> Mask,
8656     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
8657   assert(VT.getVectorElementType() == MVT::i16 && "Bad input type!");
8658   MVT PSHUFDVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
8659
8660   assert(Mask.size() == 8 && "Shuffle mask length doen't match!");
8661   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
8662   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
8663
8664   SmallVector<int, 4> LoInputs;
8665   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
8666                [](int M) { return M >= 0; });
8667   std::sort(LoInputs.begin(), LoInputs.end());
8668   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
8669   SmallVector<int, 4> HiInputs;
8670   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
8671                [](int M) { return M >= 0; });
8672   std::sort(HiInputs.begin(), HiInputs.end());
8673   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
8674   int NumLToL =
8675       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
8676   int NumHToL = LoInputs.size() - NumLToL;
8677   int NumLToH =
8678       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
8679   int NumHToH = HiInputs.size() - NumLToH;
8680   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
8681   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
8682   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
8683   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
8684
8685   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
8686   // such inputs we can swap two of the dwords across the half mark and end up
8687   // with <=2 inputs to each half in each half. Once there, we can fall through
8688   // to the generic code below. For example:
8689   //
8690   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8691   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
8692   //
8693   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
8694   // and an existing 2-into-2 on the other half. In this case we may have to
8695   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
8696   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
8697   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
8698   // because any other situation (including a 3-into-1 or 1-into-3 in the other
8699   // half than the one we target for fixing) will be fixed when we re-enter this
8700   // path. We will also combine away any sequence of PSHUFD instructions that
8701   // result into a single instruction. Here is an example of the tricky case:
8702   //
8703   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
8704   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
8705   //
8706   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
8707   //
8708   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
8709   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
8710   //
8711   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
8712   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
8713   //
8714   // The result is fine to be handled by the generic logic.
8715   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
8716                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
8717                           int AOffset, int BOffset) {
8718     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
8719            "Must call this with A having 3 or 1 inputs from the A half.");
8720     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
8721            "Must call this with B having 1 or 3 inputs from the B half.");
8722     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
8723            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
8724
8725     bool ThreeAInputs = AToAInputs.size() == 3;
8726
8727     // Compute the index of dword with only one word among the three inputs in
8728     // a half by taking the sum of the half with three inputs and subtracting
8729     // the sum of the actual three inputs. The difference is the remaining
8730     // slot.
8731     int ADWord, BDWord;
8732     int &TripleDWord = ThreeAInputs ? ADWord : BDWord;
8733     int &OneInputDWord = ThreeAInputs ? BDWord : ADWord;
8734     int TripleInputOffset = ThreeAInputs ? AOffset : BOffset;
8735     ArrayRef<int> TripleInputs = ThreeAInputs ? AToAInputs : BToAInputs;
8736     int OneInput = ThreeAInputs ? BToAInputs[0] : AToAInputs[0];
8737     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
8738     int TripleNonInputIdx =
8739         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
8740     TripleDWord = TripleNonInputIdx / 2;
8741
8742     // We use xor with one to compute the adjacent DWord to whichever one the
8743     // OneInput is in.
8744     OneInputDWord = (OneInput / 2) ^ 1;
8745
8746     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
8747     // and BToA inputs. If there is also such a problem with the BToB and AToB
8748     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
8749     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
8750     // is essential that we don't *create* a 3<-1 as then we might oscillate.
8751     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
8752       // Compute how many inputs will be flipped by swapping these DWords. We
8753       // need
8754       // to balance this to ensure we don't form a 3-1 shuffle in the other
8755       // half.
8756       int NumFlippedAToBInputs =
8757           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
8758           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
8759       int NumFlippedBToBInputs =
8760           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
8761           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
8762       if ((NumFlippedAToBInputs == 1 &&
8763            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
8764           (NumFlippedBToBInputs == 1 &&
8765            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
8766         // We choose whether to fix the A half or B half based on whether that
8767         // half has zero flipped inputs. At zero, we may not be able to fix it
8768         // with that half. We also bias towards fixing the B half because that
8769         // will more commonly be the high half, and we have to bias one way.
8770         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
8771                                                        ArrayRef<int> Inputs) {
8772           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
8773           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
8774                                          PinnedIdx ^ 1) != Inputs.end();
8775           // Determine whether the free index is in the flipped dword or the
8776           // unflipped dword based on where the pinned index is. We use this bit
8777           // in an xor to conditionally select the adjacent dword.
8778           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
8779           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8780                                              FixFreeIdx) != Inputs.end();
8781           if (IsFixIdxInput == IsFixFreeIdxInput)
8782             FixFreeIdx += 1;
8783           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
8784                                         FixFreeIdx) != Inputs.end();
8785           assert(IsFixIdxInput != IsFixFreeIdxInput &&
8786                  "We need to be changing the number of flipped inputs!");
8787           int PSHUFHalfMask[] = {0, 1, 2, 3};
8788           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
8789           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
8790                           MVT::v8i16, V,
8791                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DL, DAG));
8792
8793           for (int &M : Mask)
8794             if (M != -1 && M == FixIdx)
8795               M = FixFreeIdx;
8796             else if (M != -1 && M == FixFreeIdx)
8797               M = FixIdx;
8798         };
8799         if (NumFlippedBToBInputs != 0) {
8800           int BPinnedIdx =
8801               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
8802           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
8803         } else {
8804           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
8805           int APinnedIdx = ThreeAInputs ? TripleNonInputIdx : OneInput;
8806           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
8807         }
8808       }
8809     }
8810
8811     int PSHUFDMask[] = {0, 1, 2, 3};
8812     PSHUFDMask[ADWord] = BDWord;
8813     PSHUFDMask[BDWord] = ADWord;
8814     V = DAG.getBitcast(
8815         VT,
8816         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
8817                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
8818
8819     // Adjust the mask to match the new locations of A and B.
8820     for (int &M : Mask)
8821       if (M != -1 && M/2 == ADWord)
8822         M = 2 * BDWord + M % 2;
8823       else if (M != -1 && M/2 == BDWord)
8824         M = 2 * ADWord + M % 2;
8825
8826     // Recurse back into this routine to re-compute state now that this isn't
8827     // a 3 and 1 problem.
8828     return lowerV8I16GeneralSingleInputVectorShuffle(DL, VT, V, Mask, Subtarget,
8829                                                      DAG);
8830   };
8831   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
8832     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
8833   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
8834     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
8835
8836   // At this point there are at most two inputs to the low and high halves from
8837   // each half. That means the inputs can always be grouped into dwords and
8838   // those dwords can then be moved to the correct half with a dword shuffle.
8839   // We use at most one low and one high word shuffle to collect these paired
8840   // inputs into dwords, and finally a dword shuffle to place them.
8841   int PSHUFLMask[4] = {-1, -1, -1, -1};
8842   int PSHUFHMask[4] = {-1, -1, -1, -1};
8843   int PSHUFDMask[4] = {-1, -1, -1, -1};
8844
8845   // First fix the masks for all the inputs that are staying in their
8846   // original halves. This will then dictate the targets of the cross-half
8847   // shuffles.
8848   auto fixInPlaceInputs =
8849       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
8850                     MutableArrayRef<int> SourceHalfMask,
8851                     MutableArrayRef<int> HalfMask, int HalfOffset) {
8852     if (InPlaceInputs.empty())
8853       return;
8854     if (InPlaceInputs.size() == 1) {
8855       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8856           InPlaceInputs[0] - HalfOffset;
8857       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
8858       return;
8859     }
8860     if (IncomingInputs.empty()) {
8861       // Just fix all of the in place inputs.
8862       for (int Input : InPlaceInputs) {
8863         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
8864         PSHUFDMask[Input / 2] = Input / 2;
8865       }
8866       return;
8867     }
8868
8869     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
8870     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
8871         InPlaceInputs[0] - HalfOffset;
8872     // Put the second input next to the first so that they are packed into
8873     // a dword. We find the adjacent index by toggling the low bit.
8874     int AdjIndex = InPlaceInputs[0] ^ 1;
8875     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
8876     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
8877     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
8878   };
8879   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
8880   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
8881
8882   // Now gather the cross-half inputs and place them into a free dword of
8883   // their target half.
8884   // FIXME: This operation could almost certainly be simplified dramatically to
8885   // look more like the 3-1 fixing operation.
8886   auto moveInputsToRightHalf = [&PSHUFDMask](
8887       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
8888       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
8889       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
8890       int DestOffset) {
8891     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
8892       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
8893     };
8894     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
8895                                                int Word) {
8896       int LowWord = Word & ~1;
8897       int HighWord = Word | 1;
8898       return isWordClobbered(SourceHalfMask, LowWord) ||
8899              isWordClobbered(SourceHalfMask, HighWord);
8900     };
8901
8902     if (IncomingInputs.empty())
8903       return;
8904
8905     if (ExistingInputs.empty()) {
8906       // Map any dwords with inputs from them into the right half.
8907       for (int Input : IncomingInputs) {
8908         // If the source half mask maps over the inputs, turn those into
8909         // swaps and use the swapped lane.
8910         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
8911           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
8912             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
8913                 Input - SourceOffset;
8914             // We have to swap the uses in our half mask in one sweep.
8915             for (int &M : HalfMask)
8916               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
8917                 M = Input;
8918               else if (M == Input)
8919                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8920           } else {
8921             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
8922                        Input - SourceOffset &&
8923                    "Previous placement doesn't match!");
8924           }
8925           // Note that this correctly re-maps both when we do a swap and when
8926           // we observe the other side of the swap above. We rely on that to
8927           // avoid swapping the members of the input list directly.
8928           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
8929         }
8930
8931         // Map the input's dword into the correct half.
8932         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
8933           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
8934         else
8935           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
8936                      Input / 2 &&
8937                  "Previous placement doesn't match!");
8938       }
8939
8940       // And just directly shift any other-half mask elements to be same-half
8941       // as we will have mirrored the dword containing the element into the
8942       // same position within that half.
8943       for (int &M : HalfMask)
8944         if (M >= SourceOffset && M < SourceOffset + 4) {
8945           M = M - SourceOffset + DestOffset;
8946           assert(M >= 0 && "This should never wrap below zero!");
8947         }
8948       return;
8949     }
8950
8951     // Ensure we have the input in a viable dword of its current half. This
8952     // is particularly tricky because the original position may be clobbered
8953     // by inputs being moved and *staying* in that half.
8954     if (IncomingInputs.size() == 1) {
8955       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8956         int InputFixed = std::find(std::begin(SourceHalfMask),
8957                                    std::end(SourceHalfMask), -1) -
8958                          std::begin(SourceHalfMask) + SourceOffset;
8959         SourceHalfMask[InputFixed - SourceOffset] =
8960             IncomingInputs[0] - SourceOffset;
8961         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
8962                      InputFixed);
8963         IncomingInputs[0] = InputFixed;
8964       }
8965     } else if (IncomingInputs.size() == 2) {
8966       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
8967           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
8968         // We have two non-adjacent or clobbered inputs we need to extract from
8969         // the source half. To do this, we need to map them into some adjacent
8970         // dword slot in the source mask.
8971         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
8972                               IncomingInputs[1] - SourceOffset};
8973
8974         // If there is a free slot in the source half mask adjacent to one of
8975         // the inputs, place the other input in it. We use (Index XOR 1) to
8976         // compute an adjacent index.
8977         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8978             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8979           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8980           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8981           InputsFixed[1] = InputsFixed[0] ^ 1;
8982         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8983                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8984           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8985           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8986           InputsFixed[0] = InputsFixed[1] ^ 1;
8987         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8988                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8989           // The two inputs are in the same DWord but it is clobbered and the
8990           // adjacent DWord isn't used at all. Move both inputs to the free
8991           // slot.
8992           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8993           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8994           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8995           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8996         } else {
8997           // The only way we hit this point is if there is no clobbering
8998           // (because there are no off-half inputs to this half) and there is no
8999           // free slot adjacent to one of the inputs. In this case, we have to
9000           // swap an input with a non-input.
9001           for (int i = 0; i < 4; ++i)
9002             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
9003                    "We can't handle any clobbers here!");
9004           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
9005                  "Cannot have adjacent inputs here!");
9006
9007           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
9008           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
9009
9010           // We also have to update the final source mask in this case because
9011           // it may need to undo the above swap.
9012           for (int &M : FinalSourceHalfMask)
9013             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
9014               M = InputsFixed[1] + SourceOffset;
9015             else if (M == InputsFixed[1] + SourceOffset)
9016               M = (InputsFixed[0] ^ 1) + SourceOffset;
9017
9018           InputsFixed[1] = InputsFixed[0] ^ 1;
9019         }
9020
9021         // Point everything at the fixed inputs.
9022         for (int &M : HalfMask)
9023           if (M == IncomingInputs[0])
9024             M = InputsFixed[0] + SourceOffset;
9025           else if (M == IncomingInputs[1])
9026             M = InputsFixed[1] + SourceOffset;
9027
9028         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
9029         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
9030       }
9031     } else {
9032       llvm_unreachable("Unhandled input size!");
9033     }
9034
9035     // Now hoist the DWord down to the right half.
9036     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
9037     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
9038     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
9039     for (int &M : HalfMask)
9040       for (int Input : IncomingInputs)
9041         if (M == Input)
9042           M = FreeDWord * 2 + Input % 2;
9043   };
9044   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
9045                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
9046   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
9047                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
9048
9049   // Now enact all the shuffles we've computed to move the inputs into their
9050   // target half.
9051   if (!isNoopShuffleMask(PSHUFLMask))
9052     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9053                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DL, DAG));
9054   if (!isNoopShuffleMask(PSHUFHMask))
9055     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9056                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DL, DAG));
9057   if (!isNoopShuffleMask(PSHUFDMask))
9058     V = DAG.getBitcast(
9059         VT,
9060         DAG.getNode(X86ISD::PSHUFD, DL, PSHUFDVT, DAG.getBitcast(PSHUFDVT, V),
9061                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
9062
9063   // At this point, each half should contain all its inputs, and we can then
9064   // just shuffle them into their final position.
9065   assert(std::count_if(LoMask.begin(), LoMask.end(),
9066                        [](int M) { return M >= 4; }) == 0 &&
9067          "Failed to lift all the high half inputs to the low mask!");
9068   assert(std::count_if(HiMask.begin(), HiMask.end(),
9069                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
9070          "Failed to lift all the low half inputs to the high mask!");
9071
9072   // Do a half shuffle for the low mask.
9073   if (!isNoopShuffleMask(LoMask))
9074     V = DAG.getNode(X86ISD::PSHUFLW, DL, VT, V,
9075                     getV4X86ShuffleImm8ForMask(LoMask, DL, DAG));
9076
9077   // Do a half shuffle with the high mask after shifting its values down.
9078   for (int &M : HiMask)
9079     if (M >= 0)
9080       M -= 4;
9081   if (!isNoopShuffleMask(HiMask))
9082     V = DAG.getNode(X86ISD::PSHUFHW, DL, VT, V,
9083                     getV4X86ShuffleImm8ForMask(HiMask, DL, DAG));
9084
9085   return V;
9086 }
9087
9088 /// \brief Helper to form a PSHUFB-based shuffle+blend.
9089 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
9090                                           SDValue V2, ArrayRef<int> Mask,
9091                                           SelectionDAG &DAG, bool &V1InUse,
9092                                           bool &V2InUse) {
9093   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9094   SDValue V1Mask[16];
9095   SDValue V2Mask[16];
9096   V1InUse = false;
9097   V2InUse = false;
9098
9099   int Size = Mask.size();
9100   int Scale = 16 / Size;
9101   for (int i = 0; i < 16; ++i) {
9102     if (Mask[i / Scale] == -1) {
9103       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
9104     } else {
9105       const int ZeroMask = 0x80;
9106       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
9107                                           : ZeroMask;
9108       int V2Idx = Mask[i / Scale] < Size
9109                       ? ZeroMask
9110                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
9111       if (Zeroable[i / Scale])
9112         V1Idx = V2Idx = ZeroMask;
9113       V1Mask[i] = DAG.getConstant(V1Idx, DL, MVT::i8);
9114       V2Mask[i] = DAG.getConstant(V2Idx, DL, MVT::i8);
9115       V1InUse |= (ZeroMask != V1Idx);
9116       V2InUse |= (ZeroMask != V2Idx);
9117     }
9118   }
9119
9120   if (V1InUse)
9121     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9122                      DAG.getBitcast(MVT::v16i8, V1),
9123                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
9124   if (V2InUse)
9125     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
9126                      DAG.getBitcast(MVT::v16i8, V2),
9127                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
9128
9129   // If we need shuffled inputs from both, blend the two.
9130   SDValue V;
9131   if (V1InUse && V2InUse)
9132     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
9133   else
9134     V = V1InUse ? V1 : V2;
9135
9136   // Cast the result back to the correct type.
9137   return DAG.getBitcast(VT, V);
9138 }
9139
9140 /// \brief Generic lowering of 8-lane i16 shuffles.
9141 ///
9142 /// This handles both single-input shuffles and combined shuffle/blends with
9143 /// two inputs. The single input shuffles are immediately delegated to
9144 /// a dedicated lowering routine.
9145 ///
9146 /// The blends are lowered in one of three fundamental ways. If there are few
9147 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
9148 /// of the input is significantly cheaper when lowered as an interleaving of
9149 /// the two inputs, try to interleave them. Otherwise, blend the low and high
9150 /// halves of the inputs separately (making them have relatively few inputs)
9151 /// and then concatenate them.
9152 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9153                                        const X86Subtarget *Subtarget,
9154                                        SelectionDAG &DAG) {
9155   SDLoc DL(Op);
9156   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
9157   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9158   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
9159   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9160   ArrayRef<int> OrigMask = SVOp->getMask();
9161   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
9162                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
9163   MutableArrayRef<int> Mask(MaskStorage);
9164
9165   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9166
9167   // Whenever we can lower this as a zext, that instruction is strictly faster
9168   // than any alternative.
9169   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9170           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
9171     return ZExt;
9172
9173   auto isV1 = [](int M) { return M >= 0 && M < 8; };
9174   (void)isV1;
9175   auto isV2 = [](int M) { return M >= 8; };
9176
9177   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
9178
9179   if (NumV2Inputs == 0) {
9180     // Check for being able to broadcast a single element.
9181     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
9182                                                           Mask, Subtarget, DAG))
9183       return Broadcast;
9184
9185     // Try to use shift instructions.
9186     if (SDValue Shift =
9187             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
9188       return Shift;
9189
9190     // Use dedicated unpack instructions for masks that match their pattern.
9191     if (SDValue V =
9192             lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9193       return V;
9194
9195     // Try to use byte rotation instructions.
9196     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
9197                                                         Mask, Subtarget, DAG))
9198       return Rotate;
9199
9200     return lowerV8I16GeneralSingleInputVectorShuffle(DL, MVT::v8i16, V1, Mask,
9201                                                      Subtarget, DAG);
9202   }
9203
9204   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
9205          "All single-input shuffles should be canonicalized to be V1-input "
9206          "shuffles.");
9207
9208   // Try to use shift instructions.
9209   if (SDValue Shift =
9210           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
9211     return Shift;
9212
9213   // See if we can use SSE4A Extraction / Insertion.
9214   if (Subtarget->hasSSE4A())
9215     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v8i16, V1, V2, Mask, DAG))
9216       return V;
9217
9218   // There are special ways we can lower some single-element blends.
9219   if (NumV2Inputs == 1)
9220     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
9221                                                          Mask, Subtarget, DAG))
9222       return V;
9223
9224   // We have different paths for blend lowering, but they all must use the
9225   // *exact* same predicate.
9226   bool IsBlendSupported = Subtarget->hasSSE41();
9227   if (IsBlendSupported)
9228     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
9229                                                   Subtarget, DAG))
9230       return Blend;
9231
9232   if (SDValue Masked =
9233           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
9234     return Masked;
9235
9236   // Use dedicated unpack instructions for masks that match their pattern.
9237   if (SDValue V =
9238           lowerVectorShuffleWithUNPCK(DL, MVT::v8i16, Mask, V1, V2, DAG))
9239     return V;
9240
9241   // Try to use byte rotation instructions.
9242   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9243           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
9244     return Rotate;
9245
9246   if (SDValue BitBlend =
9247           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
9248     return BitBlend;
9249
9250   if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(DL, MVT::v8i16, V1,
9251                                                             V2, Mask, DAG))
9252     return Unpack;
9253
9254   // If we can't directly blend but can use PSHUFB, that will be better as it
9255   // can both shuffle and set up the inefficient blend.
9256   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
9257     bool V1InUse, V2InUse;
9258     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
9259                                       V1InUse, V2InUse);
9260   }
9261
9262   // We can always bit-blend if we have to so the fallback strategy is to
9263   // decompose into single-input permutes and blends.
9264   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
9265                                                       Mask, DAG);
9266 }
9267
9268 /// \brief Check whether a compaction lowering can be done by dropping even
9269 /// elements and compute how many times even elements must be dropped.
9270 ///
9271 /// This handles shuffles which take every Nth element where N is a power of
9272 /// two. Example shuffle masks:
9273 ///
9274 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
9275 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
9276 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
9277 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
9278 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
9279 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
9280 ///
9281 /// Any of these lanes can of course be undef.
9282 ///
9283 /// This routine only supports N <= 3.
9284 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
9285 /// for larger N.
9286 ///
9287 /// \returns N above, or the number of times even elements must be dropped if
9288 /// there is such a number. Otherwise returns zero.
9289 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
9290   // Figure out whether we're looping over two inputs or just one.
9291   bool IsSingleInput = isSingleInputShuffleMask(Mask);
9292
9293   // The modulus for the shuffle vector entries is based on whether this is
9294   // a single input or not.
9295   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
9296   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
9297          "We should only be called with masks with a power-of-2 size!");
9298
9299   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
9300
9301   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
9302   // and 2^3 simultaneously. This is because we may have ambiguity with
9303   // partially undef inputs.
9304   bool ViableForN[3] = {true, true, true};
9305
9306   for (int i = 0, e = Mask.size(); i < e; ++i) {
9307     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
9308     // want.
9309     if (Mask[i] == -1)
9310       continue;
9311
9312     bool IsAnyViable = false;
9313     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9314       if (ViableForN[j]) {
9315         uint64_t N = j + 1;
9316
9317         // The shuffle mask must be equal to (i * 2^N) % M.
9318         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
9319           IsAnyViable = true;
9320         else
9321           ViableForN[j] = false;
9322       }
9323     // Early exit if we exhaust the possible powers of two.
9324     if (!IsAnyViable)
9325       break;
9326   }
9327
9328   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
9329     if (ViableForN[j])
9330       return j + 1;
9331
9332   // Return 0 as there is no viable power of two.
9333   return 0;
9334 }
9335
9336 /// \brief Generic lowering of v16i8 shuffles.
9337 ///
9338 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
9339 /// detect any complexity reducing interleaving. If that doesn't help, it uses
9340 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
9341 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
9342 /// back together.
9343 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9344                                        const X86Subtarget *Subtarget,
9345                                        SelectionDAG &DAG) {
9346   SDLoc DL(Op);
9347   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
9348   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9349   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
9350   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9351   ArrayRef<int> Mask = SVOp->getMask();
9352   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9353
9354   // Try to use shift instructions.
9355   if (SDValue Shift =
9356           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
9357     return Shift;
9358
9359   // Try to use byte rotation instructions.
9360   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9361           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9362     return Rotate;
9363
9364   // Try to use a zext lowering.
9365   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
9366           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
9367     return ZExt;
9368
9369   // See if we can use SSE4A Extraction / Insertion.
9370   if (Subtarget->hasSSE4A())
9371     if (SDValue V = lowerVectorShuffleWithSSE4A(DL, MVT::v16i8, V1, V2, Mask, DAG))
9372       return V;
9373
9374   int NumV2Elements =
9375       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
9376
9377   // For single-input shuffles, there are some nicer lowering tricks we can use.
9378   if (NumV2Elements == 0) {
9379     // Check for being able to broadcast a single element.
9380     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
9381                                                           Mask, Subtarget, DAG))
9382       return Broadcast;
9383
9384     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
9385     // Notably, this handles splat and partial-splat shuffles more efficiently.
9386     // However, it only makes sense if the pre-duplication shuffle simplifies
9387     // things significantly. Currently, this means we need to be able to
9388     // express the pre-duplication shuffle as an i16 shuffle.
9389     //
9390     // FIXME: We should check for other patterns which can be widened into an
9391     // i16 shuffle as well.
9392     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
9393       for (int i = 0; i < 16; i += 2)
9394         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
9395           return false;
9396
9397       return true;
9398     };
9399     auto tryToWidenViaDuplication = [&]() -> SDValue {
9400       if (!canWidenViaDuplication(Mask))
9401         return SDValue();
9402       SmallVector<int, 4> LoInputs;
9403       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
9404                    [](int M) { return M >= 0 && M < 8; });
9405       std::sort(LoInputs.begin(), LoInputs.end());
9406       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
9407                      LoInputs.end());
9408       SmallVector<int, 4> HiInputs;
9409       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
9410                    [](int M) { return M >= 8; });
9411       std::sort(HiInputs.begin(), HiInputs.end());
9412       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
9413                      HiInputs.end());
9414
9415       bool TargetLo = LoInputs.size() >= HiInputs.size();
9416       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
9417       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
9418
9419       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
9420       SmallDenseMap<int, int, 8> LaneMap;
9421       for (int I : InPlaceInputs) {
9422         PreDupI16Shuffle[I/2] = I/2;
9423         LaneMap[I] = I;
9424       }
9425       int j = TargetLo ? 0 : 4, je = j + 4;
9426       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
9427         // Check if j is already a shuffle of this input. This happens when
9428         // there are two adjacent bytes after we move the low one.
9429         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
9430           // If we haven't yet mapped the input, search for a slot into which
9431           // we can map it.
9432           while (j < je && PreDupI16Shuffle[j] != -1)
9433             ++j;
9434
9435           if (j == je)
9436             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
9437             return SDValue();
9438
9439           // Map this input with the i16 shuffle.
9440           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
9441         }
9442
9443         // Update the lane map based on the mapping we ended up with.
9444         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
9445       }
9446       V1 = DAG.getBitcast(
9447           MVT::v16i8,
9448           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9449                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
9450
9451       // Unpack the bytes to form the i16s that will be shuffled into place.
9452       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
9453                        MVT::v16i8, V1, V1);
9454
9455       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9456       for (int i = 0; i < 16; ++i)
9457         if (Mask[i] != -1) {
9458           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
9459           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
9460           if (PostDupI16Shuffle[i / 2] == -1)
9461             PostDupI16Shuffle[i / 2] = MappedMask;
9462           else
9463             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
9464                    "Conflicting entrties in the original shuffle!");
9465         }
9466       return DAG.getBitcast(
9467           MVT::v16i8,
9468           DAG.getVectorShuffle(MVT::v8i16, DL, DAG.getBitcast(MVT::v8i16, V1),
9469                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
9470     };
9471     if (SDValue V = tryToWidenViaDuplication())
9472       return V;
9473   }
9474
9475   if (SDValue Masked =
9476           lowerVectorShuffleAsBitMask(DL, MVT::v16i8, V1, V2, Mask, DAG))
9477     return Masked;
9478
9479   // Use dedicated unpack instructions for masks that match their pattern.
9480   if (SDValue V =
9481           lowerVectorShuffleWithUNPCK(DL, MVT::v16i8, Mask, V1, V2, DAG))
9482     return V;
9483
9484   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
9485   // with PSHUFB. It is important to do this before we attempt to generate any
9486   // blends but after all of the single-input lowerings. If the single input
9487   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
9488   // want to preserve that and we can DAG combine any longer sequences into
9489   // a PSHUFB in the end. But once we start blending from multiple inputs,
9490   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
9491   // and there are *very* few patterns that would actually be faster than the
9492   // PSHUFB approach because of its ability to zero lanes.
9493   //
9494   // FIXME: The only exceptions to the above are blends which are exact
9495   // interleavings with direct instructions supporting them. We currently don't
9496   // handle those well here.
9497   if (Subtarget->hasSSSE3()) {
9498     bool V1InUse = false;
9499     bool V2InUse = false;
9500
9501     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
9502                                                 DAG, V1InUse, V2InUse);
9503
9504     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
9505     // do so. This avoids using them to handle blends-with-zero which is
9506     // important as a single pshufb is significantly faster for that.
9507     if (V1InUse && V2InUse) {
9508       if (Subtarget->hasSSE41())
9509         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
9510                                                       Mask, Subtarget, DAG))
9511           return Blend;
9512
9513       // We can use an unpack to do the blending rather than an or in some
9514       // cases. Even though the or may be (very minorly) more efficient, we
9515       // preference this lowering because there are common cases where part of
9516       // the complexity of the shuffles goes away when we do the final blend as
9517       // an unpack.
9518       // FIXME: It might be worth trying to detect if the unpack-feeding
9519       // shuffles will both be pshufb, in which case we shouldn't bother with
9520       // this.
9521       if (SDValue Unpack = lowerVectorShuffleAsPermuteAndUnpack(
9522               DL, MVT::v16i8, V1, V2, Mask, DAG))
9523         return Unpack;
9524     }
9525
9526     return PSHUFB;
9527   }
9528
9529   // There are special ways we can lower some single-element blends.
9530   if (NumV2Elements == 1)
9531     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
9532                                                          Mask, Subtarget, DAG))
9533       return V;
9534
9535   if (SDValue BitBlend =
9536           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
9537     return BitBlend;
9538
9539   // Check whether a compaction lowering can be done. This handles shuffles
9540   // which take every Nth element for some even N. See the helper function for
9541   // details.
9542   //
9543   // We special case these as they can be particularly efficiently handled with
9544   // the PACKUSB instruction on x86 and they show up in common patterns of
9545   // rearranging bytes to truncate wide elements.
9546   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
9547     // NumEvenDrops is the power of two stride of the elements. Another way of
9548     // thinking about it is that we need to drop the even elements this many
9549     // times to get the original input.
9550     bool IsSingleInput = isSingleInputShuffleMask(Mask);
9551
9552     // First we need to zero all the dropped bytes.
9553     assert(NumEvenDrops <= 3 &&
9554            "No support for dropping even elements more than 3 times.");
9555     // We use the mask type to pick which bytes are preserved based on how many
9556     // elements are dropped.
9557     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
9558     SDValue ByteClearMask = DAG.getBitcast(
9559         MVT::v16i8, DAG.getConstant(0xFF, DL, MaskVTs[NumEvenDrops - 1]));
9560     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
9561     if (!IsSingleInput)
9562       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
9563
9564     // Now pack things back together.
9565     V1 = DAG.getBitcast(MVT::v8i16, V1);
9566     V2 = IsSingleInput ? V1 : DAG.getBitcast(MVT::v8i16, V2);
9567     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
9568     for (int i = 1; i < NumEvenDrops; ++i) {
9569       Result = DAG.getBitcast(MVT::v8i16, Result);
9570       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
9571     }
9572
9573     return Result;
9574   }
9575
9576   // Handle multi-input cases by blending single-input shuffles.
9577   if (NumV2Elements > 0)
9578     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
9579                                                       Mask, DAG);
9580
9581   // The fallback path for single-input shuffles widens this into two v8i16
9582   // vectors with unpacks, shuffles those, and then pulls them back together
9583   // with a pack.
9584   SDValue V = V1;
9585
9586   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9587   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
9588   for (int i = 0; i < 16; ++i)
9589     if (Mask[i] >= 0)
9590       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
9591
9592   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
9593
9594   SDValue VLoHalf, VHiHalf;
9595   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
9596   // them out and avoid using UNPCK{L,H} to extract the elements of V as
9597   // i16s.
9598   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
9599                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
9600       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
9601                    [](int M) { return M >= 0 && M % 2 == 1; })) {
9602     // Use a mask to drop the high bytes.
9603     VLoHalf = DAG.getBitcast(MVT::v8i16, V);
9604     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
9605                      DAG.getConstant(0x00FF, DL, MVT::v8i16));
9606
9607     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
9608     VHiHalf = DAG.getUNDEF(MVT::v8i16);
9609
9610     // Squash the masks to point directly into VLoHalf.
9611     for (int &M : LoBlendMask)
9612       if (M >= 0)
9613         M /= 2;
9614     for (int &M : HiBlendMask)
9615       if (M >= 0)
9616         M /= 2;
9617   } else {
9618     // Otherwise just unpack the low half of V into VLoHalf and the high half into
9619     // VHiHalf so that we can blend them as i16s.
9620     VLoHalf = DAG.getBitcast(
9621         MVT::v8i16, DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
9622     VHiHalf = DAG.getBitcast(
9623         MVT::v8i16, DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
9624   }
9625
9626   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
9627   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
9628
9629   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
9630 }
9631
9632 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
9633 ///
9634 /// This routine breaks down the specific type of 128-bit shuffle and
9635 /// dispatches to the lowering routines accordingly.
9636 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9637                                         MVT VT, const X86Subtarget *Subtarget,
9638                                         SelectionDAG &DAG) {
9639   switch (VT.SimpleTy) {
9640   case MVT::v2i64:
9641     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9642   case MVT::v2f64:
9643     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9644   case MVT::v4i32:
9645     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9646   case MVT::v4f32:
9647     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9648   case MVT::v8i16:
9649     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9650   case MVT::v16i8:
9651     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9652
9653   default:
9654     llvm_unreachable("Unimplemented!");
9655   }
9656 }
9657
9658 /// \brief Helper function to test whether a shuffle mask could be
9659 /// simplified by widening the elements being shuffled.
9660 ///
9661 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
9662 /// leaves it in an unspecified state.
9663 ///
9664 /// NOTE: This must handle normal vector shuffle masks and *target* vector
9665 /// shuffle masks. The latter have the special property of a '-2' representing
9666 /// a zero-ed lane of a vector.
9667 static bool canWidenShuffleElements(ArrayRef<int> Mask,
9668                                     SmallVectorImpl<int> &WidenedMask) {
9669   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
9670     // If both elements are undef, its trivial.
9671     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
9672       WidenedMask.push_back(SM_SentinelUndef);
9673       continue;
9674     }
9675
9676     // Check for an undef mask and a mask value properly aligned to fit with
9677     // a pair of values. If we find such a case, use the non-undef mask's value.
9678     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
9679       WidenedMask.push_back(Mask[i + 1] / 2);
9680       continue;
9681     }
9682     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
9683       WidenedMask.push_back(Mask[i] / 2);
9684       continue;
9685     }
9686
9687     // When zeroing, we need to spread the zeroing across both lanes to widen.
9688     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
9689       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
9690           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
9691         WidenedMask.push_back(SM_SentinelZero);
9692         continue;
9693       }
9694       return false;
9695     }
9696
9697     // Finally check if the two mask values are adjacent and aligned with
9698     // a pair.
9699     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
9700       WidenedMask.push_back(Mask[i] / 2);
9701       continue;
9702     }
9703
9704     // Otherwise we can't safely widen the elements used in this shuffle.
9705     return false;
9706   }
9707   assert(WidenedMask.size() == Mask.size() / 2 &&
9708          "Incorrect size of mask after widening the elements!");
9709
9710   return true;
9711 }
9712
9713 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
9714 ///
9715 /// This routine just extracts two subvectors, shuffles them independently, and
9716 /// then concatenates them back together. This should work effectively with all
9717 /// AVX vector shuffle types.
9718 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9719                                           SDValue V2, ArrayRef<int> Mask,
9720                                           SelectionDAG &DAG) {
9721   assert(VT.getSizeInBits() >= 256 &&
9722          "Only for 256-bit or wider vector shuffles!");
9723   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
9724   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
9725
9726   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
9727   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
9728
9729   int NumElements = VT.getVectorNumElements();
9730   int SplitNumElements = NumElements / 2;
9731   MVT ScalarVT = VT.getVectorElementType();
9732   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
9733
9734   // Rather than splitting build-vectors, just build two narrower build
9735   // vectors. This helps shuffling with splats and zeros.
9736   auto SplitVector = [&](SDValue V) {
9737     while (V.getOpcode() == ISD::BITCAST)
9738       V = V->getOperand(0);
9739
9740     MVT OrigVT = V.getSimpleValueType();
9741     int OrigNumElements = OrigVT.getVectorNumElements();
9742     int OrigSplitNumElements = OrigNumElements / 2;
9743     MVT OrigScalarVT = OrigVT.getVectorElementType();
9744     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
9745
9746     SDValue LoV, HiV;
9747
9748     auto *BV = dyn_cast<BuildVectorSDNode>(V);
9749     if (!BV) {
9750       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9751                         DAG.getIntPtrConstant(0, DL));
9752       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
9753                         DAG.getIntPtrConstant(OrigSplitNumElements, DL));
9754     } else {
9755
9756       SmallVector<SDValue, 16> LoOps, HiOps;
9757       for (int i = 0; i < OrigSplitNumElements; ++i) {
9758         LoOps.push_back(BV->getOperand(i));
9759         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
9760       }
9761       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
9762       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
9763     }
9764     return std::make_pair(DAG.getBitcast(SplitVT, LoV),
9765                           DAG.getBitcast(SplitVT, HiV));
9766   };
9767
9768   SDValue LoV1, HiV1, LoV2, HiV2;
9769   std::tie(LoV1, HiV1) = SplitVector(V1);
9770   std::tie(LoV2, HiV2) = SplitVector(V2);
9771
9772   // Now create two 4-way blends of these half-width vectors.
9773   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
9774     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
9775     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
9776     for (int i = 0; i < SplitNumElements; ++i) {
9777       int M = HalfMask[i];
9778       if (M >= NumElements) {
9779         if (M >= NumElements + SplitNumElements)
9780           UseHiV2 = true;
9781         else
9782           UseLoV2 = true;
9783         V2BlendMask.push_back(M - NumElements);
9784         V1BlendMask.push_back(-1);
9785         BlendMask.push_back(SplitNumElements + i);
9786       } else if (M >= 0) {
9787         if (M >= SplitNumElements)
9788           UseHiV1 = true;
9789         else
9790           UseLoV1 = true;
9791         V2BlendMask.push_back(-1);
9792         V1BlendMask.push_back(M);
9793         BlendMask.push_back(i);
9794       } else {
9795         V2BlendMask.push_back(-1);
9796         V1BlendMask.push_back(-1);
9797         BlendMask.push_back(-1);
9798       }
9799     }
9800
9801     // Because the lowering happens after all combining takes place, we need to
9802     // manually combine these blend masks as much as possible so that we create
9803     // a minimal number of high-level vector shuffle nodes.
9804
9805     // First try just blending the halves of V1 or V2.
9806     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
9807       return DAG.getUNDEF(SplitVT);
9808     if (!UseLoV2 && !UseHiV2)
9809       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9810     if (!UseLoV1 && !UseHiV1)
9811       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9812
9813     SDValue V1Blend, V2Blend;
9814     if (UseLoV1 && UseHiV1) {
9815       V1Blend =
9816         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
9817     } else {
9818       // We only use half of V1 so map the usage down into the final blend mask.
9819       V1Blend = UseLoV1 ? LoV1 : HiV1;
9820       for (int i = 0; i < SplitNumElements; ++i)
9821         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
9822           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
9823     }
9824     if (UseLoV2 && UseHiV2) {
9825       V2Blend =
9826         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
9827     } else {
9828       // We only use half of V2 so map the usage down into the final blend mask.
9829       V2Blend = UseLoV2 ? LoV2 : HiV2;
9830       for (int i = 0; i < SplitNumElements; ++i)
9831         if (BlendMask[i] >= SplitNumElements)
9832           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
9833     }
9834     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
9835   };
9836   SDValue Lo = HalfBlend(LoMask);
9837   SDValue Hi = HalfBlend(HiMask);
9838   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
9839 }
9840
9841 /// \brief Either split a vector in halves or decompose the shuffles and the
9842 /// blend.
9843 ///
9844 /// This is provided as a good fallback for many lowerings of non-single-input
9845 /// shuffles with more than one 128-bit lane. In those cases, we want to select
9846 /// between splitting the shuffle into 128-bit components and stitching those
9847 /// back together vs. extracting the single-input shuffles and blending those
9848 /// results.
9849 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
9850                                                 SDValue V2, ArrayRef<int> Mask,
9851                                                 SelectionDAG &DAG) {
9852   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
9853                                             "lower single-input shuffles as it "
9854                                             "could then recurse on itself.");
9855   int Size = Mask.size();
9856
9857   // If this can be modeled as a broadcast of two elements followed by a blend,
9858   // prefer that lowering. This is especially important because broadcasts can
9859   // often fold with memory operands.
9860   auto DoBothBroadcast = [&] {
9861     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
9862     for (int M : Mask)
9863       if (M >= Size) {
9864         if (V2BroadcastIdx == -1)
9865           V2BroadcastIdx = M - Size;
9866         else if (M - Size != V2BroadcastIdx)
9867           return false;
9868       } else if (M >= 0) {
9869         if (V1BroadcastIdx == -1)
9870           V1BroadcastIdx = M;
9871         else if (M != V1BroadcastIdx)
9872           return false;
9873       }
9874     return true;
9875   };
9876   if (DoBothBroadcast())
9877     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
9878                                                       DAG);
9879
9880   // If the inputs all stem from a single 128-bit lane of each input, then we
9881   // split them rather than blending because the split will decompose to
9882   // unusually few instructions.
9883   int LaneCount = VT.getSizeInBits() / 128;
9884   int LaneSize = Size / LaneCount;
9885   SmallBitVector LaneInputs[2];
9886   LaneInputs[0].resize(LaneCount, false);
9887   LaneInputs[1].resize(LaneCount, false);
9888   for (int i = 0; i < Size; ++i)
9889     if (Mask[i] >= 0)
9890       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
9891   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
9892     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9893
9894   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
9895   // that the decomposed single-input shuffles don't end up here.
9896   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9897 }
9898
9899 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
9900 /// a permutation and blend of those lanes.
9901 ///
9902 /// This essentially blends the out-of-lane inputs to each lane into the lane
9903 /// from a permuted copy of the vector. This lowering strategy results in four
9904 /// instructions in the worst case for a single-input cross lane shuffle which
9905 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
9906 /// of. Special cases for each particular shuffle pattern should be handled
9907 /// prior to trying this lowering.
9908 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
9909                                                        SDValue V1, SDValue V2,
9910                                                        ArrayRef<int> Mask,
9911                                                        SelectionDAG &DAG) {
9912   // FIXME: This should probably be generalized for 512-bit vectors as well.
9913   assert(VT.is256BitVector() && "Only for 256-bit vector shuffles!");
9914   int LaneSize = Mask.size() / 2;
9915
9916   // If there are only inputs from one 128-bit lane, splitting will in fact be
9917   // less expensive. The flags track whether the given lane contains an element
9918   // that crosses to another lane.
9919   bool LaneCrossing[2] = {false, false};
9920   for (int i = 0, Size = Mask.size(); i < Size; ++i)
9921     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
9922       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
9923   if (!LaneCrossing[0] || !LaneCrossing[1])
9924     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9925
9926   if (isSingleInputShuffleMask(Mask)) {
9927     SmallVector<int, 32> FlippedBlendMask;
9928     for (int i = 0, Size = Mask.size(); i < Size; ++i)
9929       FlippedBlendMask.push_back(
9930           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
9931                                   ? Mask[i]
9932                                   : Mask[i] % LaneSize +
9933                                         (i / LaneSize) * LaneSize + Size));
9934
9935     // Flip the vector, and blend the results which should now be in-lane. The
9936     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
9937     // 5 for the high source. The value 3 selects the high half of source 2 and
9938     // the value 2 selects the low half of source 2. We only use source 2 to
9939     // allow folding it into a memory operand.
9940     unsigned PERMMask = 3 | 2 << 4;
9941     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
9942                                   V1, DAG.getConstant(PERMMask, DL, MVT::i8));
9943     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
9944   }
9945
9946   // This now reduces to two single-input shuffles of V1 and V2 which at worst
9947   // will be handled by the above logic and a blend of the results, much like
9948   // other patterns in AVX.
9949   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
9950 }
9951
9952 /// \brief Handle lowering 2-lane 128-bit shuffles.
9953 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
9954                                         SDValue V2, ArrayRef<int> Mask,
9955                                         const X86Subtarget *Subtarget,
9956                                         SelectionDAG &DAG) {
9957   // TODO: If minimizing size and one of the inputs is a zero vector and the
9958   // the zero vector has only one use, we could use a VPERM2X128 to save the
9959   // instruction bytes needed to explicitly generate the zero vector.
9960
9961   // Blends are faster and handle all the non-lane-crossing cases.
9962   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
9963                                                 Subtarget, DAG))
9964     return Blend;
9965
9966   bool IsV1Zero = ISD::isBuildVectorAllZeros(V1.getNode());
9967   bool IsV2Zero = ISD::isBuildVectorAllZeros(V2.getNode());
9968
9969   // If either input operand is a zero vector, use VPERM2X128 because its mask
9970   // allows us to replace the zero input with an implicit zero.
9971   if (!IsV1Zero && !IsV2Zero) {
9972     // Check for patterns which can be matched with a single insert of a 128-bit
9973     // subvector.
9974     bool OnlyUsesV1 = isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1});
9975     if (OnlyUsesV1 || isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
9976       MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
9977                                    VT.getVectorNumElements() / 2);
9978       SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
9979                                 DAG.getIntPtrConstant(0, DL));
9980       SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
9981                                 OnlyUsesV1 ? V1 : V2,
9982                                 DAG.getIntPtrConstant(0, DL));
9983       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9984     }
9985   }
9986
9987   // Otherwise form a 128-bit permutation. After accounting for undefs,
9988   // convert the 64-bit shuffle mask selection values into 128-bit
9989   // selection bits by dividing the indexes by 2 and shifting into positions
9990   // defined by a vperm2*128 instruction's immediate control byte.
9991
9992   // The immediate permute control byte looks like this:
9993   //    [1:0] - select 128 bits from sources for low half of destination
9994   //    [2]   - ignore
9995   //    [3]   - zero low half of destination
9996   //    [5:4] - select 128 bits from sources for high half of destination
9997   //    [6]   - ignore
9998   //    [7]   - zero high half of destination
9999
10000   int MaskLO = Mask[0];
10001   if (MaskLO == SM_SentinelUndef)
10002     MaskLO = Mask[1] == SM_SentinelUndef ? 0 : Mask[1];
10003
10004   int MaskHI = Mask[2];
10005   if (MaskHI == SM_SentinelUndef)
10006     MaskHI = Mask[3] == SM_SentinelUndef ? 0 : Mask[3];
10007
10008   unsigned PermMask = MaskLO / 2 | (MaskHI / 2) << 4;
10009
10010   // If either input is a zero vector, replace it with an undef input.
10011   // Shuffle mask values <  4 are selecting elements of V1.
10012   // Shuffle mask values >= 4 are selecting elements of V2.
10013   // Adjust each half of the permute mask by clearing the half that was
10014   // selecting the zero vector and setting the zero mask bit.
10015   if (IsV1Zero) {
10016     V1 = DAG.getUNDEF(VT);
10017     if (MaskLO < 4)
10018       PermMask = (PermMask & 0xf0) | 0x08;
10019     if (MaskHI < 4)
10020       PermMask = (PermMask & 0x0f) | 0x80;
10021   }
10022   if (IsV2Zero) {
10023     V2 = DAG.getUNDEF(VT);
10024     if (MaskLO >= 4)
10025       PermMask = (PermMask & 0xf0) | 0x08;
10026     if (MaskHI >= 4)
10027       PermMask = (PermMask & 0x0f) | 0x80;
10028   }
10029
10030   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
10031                      DAG.getConstant(PermMask, DL, MVT::i8));
10032 }
10033
10034 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
10035 /// shuffling each lane.
10036 ///
10037 /// This will only succeed when the result of fixing the 128-bit lanes results
10038 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
10039 /// each 128-bit lanes. This handles many cases where we can quickly blend away
10040 /// the lane crosses early and then use simpler shuffles within each lane.
10041 ///
10042 /// FIXME: It might be worthwhile at some point to support this without
10043 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
10044 /// in x86 only floating point has interesting non-repeating shuffles, and even
10045 /// those are still *marginally* more expensive.
10046 static SDValue lowerVectorShuffleByMerging128BitLanes(
10047     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
10048     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
10049   assert(!isSingleInputShuffleMask(Mask) &&
10050          "This is only useful with multiple inputs.");
10051
10052   int Size = Mask.size();
10053   int LaneSize = 128 / VT.getScalarSizeInBits();
10054   int NumLanes = Size / LaneSize;
10055   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
10056
10057   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
10058   // check whether the in-128-bit lane shuffles share a repeating pattern.
10059   SmallVector<int, 4> Lanes;
10060   Lanes.resize(NumLanes, -1);
10061   SmallVector<int, 4> InLaneMask;
10062   InLaneMask.resize(LaneSize, -1);
10063   for (int i = 0; i < Size; ++i) {
10064     if (Mask[i] < 0)
10065       continue;
10066
10067     int j = i / LaneSize;
10068
10069     if (Lanes[j] < 0) {
10070       // First entry we've seen for this lane.
10071       Lanes[j] = Mask[i] / LaneSize;
10072     } else if (Lanes[j] != Mask[i] / LaneSize) {
10073       // This doesn't match the lane selected previously!
10074       return SDValue();
10075     }
10076
10077     // Check that within each lane we have a consistent shuffle mask.
10078     int k = i % LaneSize;
10079     if (InLaneMask[k] < 0) {
10080       InLaneMask[k] = Mask[i] % LaneSize;
10081     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
10082       // This doesn't fit a repeating in-lane mask.
10083       return SDValue();
10084     }
10085   }
10086
10087   // First shuffle the lanes into place.
10088   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
10089                                 VT.getSizeInBits() / 64);
10090   SmallVector<int, 8> LaneMask;
10091   LaneMask.resize(NumLanes * 2, -1);
10092   for (int i = 0; i < NumLanes; ++i)
10093     if (Lanes[i] >= 0) {
10094       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
10095       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
10096     }
10097
10098   V1 = DAG.getBitcast(LaneVT, V1);
10099   V2 = DAG.getBitcast(LaneVT, V2);
10100   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
10101
10102   // Cast it back to the type we actually want.
10103   LaneShuffle = DAG.getBitcast(VT, LaneShuffle);
10104
10105   // Now do a simple shuffle that isn't lane crossing.
10106   SmallVector<int, 8> NewMask;
10107   NewMask.resize(Size, -1);
10108   for (int i = 0; i < Size; ++i)
10109     if (Mask[i] >= 0)
10110       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
10111   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
10112          "Must not introduce lane crosses at this point!");
10113
10114   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
10115 }
10116
10117 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
10118 /// given mask.
10119 ///
10120 /// This returns true if the elements from a particular input are already in the
10121 /// slot required by the given mask and require no permutation.
10122 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
10123   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
10124   int Size = Mask.size();
10125   for (int i = 0; i < Size; ++i)
10126     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
10127       return false;
10128
10129   return true;
10130 }
10131
10132 static SDValue lowerVectorShuffleWithSHUFPD(SDLoc DL, MVT VT,
10133                                             ArrayRef<int> Mask, SDValue V1,
10134                                             SDValue V2, SelectionDAG &DAG) {
10135
10136   // Mask for V8F64: 0/1,  8/9,  2/3,  10/11, 4/5, ..
10137   // Mask for V4F64; 0/1,  4/5,  2/3,  6/7..
10138   assert(VT.getScalarSizeInBits() == 64 && "Unexpected data type for VSHUFPD");
10139   int NumElts = VT.getVectorNumElements();
10140   bool ShufpdMask = true;
10141   bool CommutableMask = true;
10142   unsigned Immediate = 0;
10143   for (int i = 0; i < NumElts; ++i) {
10144     if (Mask[i] < 0)
10145       continue;
10146     int Val = (i & 6) + NumElts * (i & 1);
10147     int CommutVal = (i & 0xe) + NumElts * ((i & 1)^1);
10148     if (Mask[i] < Val ||  Mask[i] > Val + 1)
10149       ShufpdMask = false;
10150     if (Mask[i] < CommutVal ||  Mask[i] > CommutVal + 1)
10151       CommutableMask = false;
10152     Immediate |= (Mask[i] % 2) << i;
10153   }
10154   if (ShufpdMask)
10155     return DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
10156                        DAG.getConstant(Immediate, DL, MVT::i8));
10157   if (CommutableMask)
10158     return DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
10159                        DAG.getConstant(Immediate, DL, MVT::i8));
10160   return SDValue();
10161 }
10162
10163 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
10164 ///
10165 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
10166 /// isn't available.
10167 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10168                                        const X86Subtarget *Subtarget,
10169                                        SelectionDAG &DAG) {
10170   SDLoc DL(Op);
10171   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10172   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
10173   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10174   ArrayRef<int> Mask = SVOp->getMask();
10175   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10176
10177   SmallVector<int, 4> WidenedMask;
10178   if (canWidenShuffleElements(Mask, WidenedMask))
10179     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
10180                                     DAG);
10181
10182   if (isSingleInputShuffleMask(Mask)) {
10183     // Check for being able to broadcast a single element.
10184     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
10185                                                           Mask, Subtarget, DAG))
10186       return Broadcast;
10187
10188     // Use low duplicate instructions for masks that match their pattern.
10189     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
10190       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
10191
10192     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
10193       // Non-half-crossing single input shuffles can be lowerid with an
10194       // interleaved permutation.
10195       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
10196                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
10197       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
10198                          DAG.getConstant(VPERMILPMask, DL, MVT::i8));
10199     }
10200
10201     // With AVX2 we have direct support for this permutation.
10202     if (Subtarget->hasAVX2())
10203       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
10204                          getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10205
10206     // Otherwise, fall back.
10207     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
10208                                                    DAG);
10209   }
10210
10211   // Use dedicated unpack instructions for masks that match their pattern.
10212   if (SDValue V =
10213           lowerVectorShuffleWithUNPCK(DL, MVT::v4f64, Mask, V1, V2, DAG))
10214     return V;
10215
10216   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
10217                                                 Subtarget, DAG))
10218     return Blend;
10219
10220   // Check if the blend happens to exactly fit that of SHUFPD.
10221   if (SDValue Op =
10222       lowerVectorShuffleWithSHUFPD(DL, MVT::v4f64, Mask, V1, V2, DAG))
10223     return Op;
10224
10225   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10226   // shuffle. However, if we have AVX2 and either inputs are already in place,
10227   // we will be able to shuffle even across lanes the other input in a single
10228   // instruction so skip this pattern.
10229   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10230                                  isShuffleMaskInputInPlace(1, Mask))))
10231     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10232             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
10233       return Result;
10234
10235   // If we have AVX2 then we always want to lower with a blend because an v4 we
10236   // can fully permute the elements.
10237   if (Subtarget->hasAVX2())
10238     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
10239                                                       Mask, DAG);
10240
10241   // Otherwise fall back on generic lowering.
10242   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
10243 }
10244
10245 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
10246 ///
10247 /// This routine is only called when we have AVX2 and thus a reasonable
10248 /// instruction set for v4i64 shuffling..
10249 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10250                                        const X86Subtarget *Subtarget,
10251                                        SelectionDAG &DAG) {
10252   SDLoc DL(Op);
10253   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10254   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
10255   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10256   ArrayRef<int> Mask = SVOp->getMask();
10257   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
10258   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
10259
10260   SmallVector<int, 4> WidenedMask;
10261   if (canWidenShuffleElements(Mask, WidenedMask))
10262     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
10263                                     DAG);
10264
10265   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
10266                                                 Subtarget, DAG))
10267     return Blend;
10268
10269   // Check for being able to broadcast a single element.
10270   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
10271                                                         Mask, Subtarget, DAG))
10272     return Broadcast;
10273
10274   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
10275   // use lower latency instructions that will operate on both 128-bit lanes.
10276   SmallVector<int, 2> RepeatedMask;
10277   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
10278     if (isSingleInputShuffleMask(Mask)) {
10279       int PSHUFDMask[] = {-1, -1, -1, -1};
10280       for (int i = 0; i < 2; ++i)
10281         if (RepeatedMask[i] >= 0) {
10282           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
10283           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
10284         }
10285       return DAG.getBitcast(
10286           MVT::v4i64,
10287           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
10288                       DAG.getBitcast(MVT::v8i32, V1),
10289                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DL, DAG)));
10290     }
10291   }
10292
10293   // AVX2 provides a direct instruction for permuting a single input across
10294   // lanes.
10295   if (isSingleInputShuffleMask(Mask))
10296     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
10297                        getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
10298
10299   // Try to use shift instructions.
10300   if (SDValue Shift =
10301           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
10302     return Shift;
10303
10304   // Use dedicated unpack instructions for masks that match their pattern.
10305   if (SDValue V =
10306           lowerVectorShuffleWithUNPCK(DL, MVT::v4i64, Mask, V1, V2, DAG))
10307     return V;
10308
10309   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10310   // shuffle. However, if we have AVX2 and either inputs are already in place,
10311   // we will be able to shuffle even across lanes the other input in a single
10312   // instruction so skip this pattern.
10313   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
10314                                  isShuffleMaskInputInPlace(1, Mask))))
10315     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10316             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
10317       return Result;
10318
10319   // Otherwise fall back on generic blend lowering.
10320   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
10321                                                     Mask, DAG);
10322 }
10323
10324 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
10325 ///
10326 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
10327 /// isn't available.
10328 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10329                                        const X86Subtarget *Subtarget,
10330                                        SelectionDAG &DAG) {
10331   SDLoc DL(Op);
10332   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10333   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
10334   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10335   ArrayRef<int> Mask = SVOp->getMask();
10336   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10337
10338   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
10339                                                 Subtarget, DAG))
10340     return Blend;
10341
10342   // Check for being able to broadcast a single element.
10343   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
10344                                                         Mask, Subtarget, DAG))
10345     return Broadcast;
10346
10347   // If the shuffle mask is repeated in each 128-bit lane, we have many more
10348   // options to efficiently lower the shuffle.
10349   SmallVector<int, 4> RepeatedMask;
10350   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
10351     assert(RepeatedMask.size() == 4 &&
10352            "Repeated masks must be half the mask width!");
10353
10354     // Use even/odd duplicate instructions for masks that match their pattern.
10355     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
10356       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
10357     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
10358       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
10359
10360     if (isSingleInputShuffleMask(Mask))
10361       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
10362                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10363
10364     // Use dedicated unpack instructions for masks that match their pattern.
10365     if (SDValue V =
10366             lowerVectorShuffleWithUNPCK(DL, MVT::v8f32, Mask, V1, V2, DAG))
10367       return V;
10368
10369     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
10370     // have already handled any direct blends. We also need to squash the
10371     // repeated mask into a simulated v4f32 mask.
10372     for (int i = 0; i < 4; ++i)
10373       if (RepeatedMask[i] >= 8)
10374         RepeatedMask[i] -= 4;
10375     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
10376   }
10377
10378   // If we have a single input shuffle with different shuffle patterns in the
10379   // two 128-bit lanes use the variable mask to VPERMILPS.
10380   if (isSingleInputShuffleMask(Mask)) {
10381     SDValue VPermMask[8];
10382     for (int i = 0; i < 8; ++i)
10383       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10384                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10385     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
10386       return DAG.getNode(
10387           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
10388           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
10389
10390     if (Subtarget->hasAVX2())
10391       return DAG.getNode(
10392           X86ISD::VPERMV, DL, MVT::v8f32,
10393           DAG.getBitcast(MVT::v8f32, DAG.getNode(ISD::BUILD_VECTOR, DL,
10394                                                  MVT::v8i32, VPermMask)),
10395           V1);
10396
10397     // Otherwise, fall back.
10398     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
10399                                                    DAG);
10400   }
10401
10402   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10403   // shuffle.
10404   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10405           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
10406     return Result;
10407
10408   // If we have AVX2 then we always want to lower with a blend because at v8 we
10409   // can fully permute the elements.
10410   if (Subtarget->hasAVX2())
10411     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
10412                                                       Mask, DAG);
10413
10414   // Otherwise fall back on generic lowering.
10415   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
10416 }
10417
10418 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
10419 ///
10420 /// This routine is only called when we have AVX2 and thus a reasonable
10421 /// instruction set for v8i32 shuffling..
10422 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10423                                        const X86Subtarget *Subtarget,
10424                                        SelectionDAG &DAG) {
10425   SDLoc DL(Op);
10426   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10427   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
10428   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10429   ArrayRef<int> Mask = SVOp->getMask();
10430   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10431   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
10432
10433   // Whenever we can lower this as a zext, that instruction is strictly faster
10434   // than any alternative. It also allows us to fold memory operands into the
10435   // shuffle in many cases.
10436   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
10437                                                          Mask, Subtarget, DAG))
10438     return ZExt;
10439
10440   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
10441                                                 Subtarget, DAG))
10442     return Blend;
10443
10444   // Check for being able to broadcast a single element.
10445   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
10446                                                         Mask, Subtarget, DAG))
10447     return Broadcast;
10448
10449   // If the shuffle mask is repeated in each 128-bit lane we can use more
10450   // efficient instructions that mirror the shuffles across the two 128-bit
10451   // lanes.
10452   SmallVector<int, 4> RepeatedMask;
10453   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
10454     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
10455     if (isSingleInputShuffleMask(Mask))
10456       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
10457                          getV4X86ShuffleImm8ForMask(RepeatedMask, DL, DAG));
10458
10459     // Use dedicated unpack instructions for masks that match their pattern.
10460     if (SDValue V =
10461             lowerVectorShuffleWithUNPCK(DL, MVT::v8i32, Mask, V1, V2, DAG))
10462       return V;
10463   }
10464
10465   // Try to use shift instructions.
10466   if (SDValue Shift =
10467           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
10468     return Shift;
10469
10470   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10471           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10472     return Rotate;
10473
10474   // If the shuffle patterns aren't repeated but it is a single input, directly
10475   // generate a cross-lane VPERMD instruction.
10476   if (isSingleInputShuffleMask(Mask)) {
10477     SDValue VPermMask[8];
10478     for (int i = 0; i < 8; ++i)
10479       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
10480                                  : DAG.getConstant(Mask[i], DL, MVT::i32);
10481     return DAG.getNode(
10482         X86ISD::VPERMV, DL, MVT::v8i32,
10483         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
10484   }
10485
10486   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10487   // shuffle.
10488   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10489           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
10490     return Result;
10491
10492   // Otherwise fall back on generic blend lowering.
10493   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
10494                                                     Mask, DAG);
10495 }
10496
10497 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
10498 ///
10499 /// This routine is only called when we have AVX2 and thus a reasonable
10500 /// instruction set for v16i16 shuffling..
10501 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10502                                         const X86Subtarget *Subtarget,
10503                                         SelectionDAG &DAG) {
10504   SDLoc DL(Op);
10505   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10506   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
10507   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10508   ArrayRef<int> Mask = SVOp->getMask();
10509   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10510   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
10511
10512   // Whenever we can lower this as a zext, that instruction is strictly faster
10513   // than any alternative. It also allows us to fold memory operands into the
10514   // shuffle in many cases.
10515   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
10516                                                          Mask, Subtarget, DAG))
10517     return ZExt;
10518
10519   // Check for being able to broadcast a single element.
10520   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
10521                                                         Mask, Subtarget, DAG))
10522     return Broadcast;
10523
10524   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
10525                                                 Subtarget, DAG))
10526     return Blend;
10527
10528   // Use dedicated unpack instructions for masks that match their pattern.
10529   if (SDValue V =
10530           lowerVectorShuffleWithUNPCK(DL, MVT::v16i16, Mask, V1, V2, DAG))
10531     return V;
10532
10533   // Try to use shift instructions.
10534   if (SDValue Shift =
10535           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
10536     return Shift;
10537
10538   // Try to use byte rotation instructions.
10539   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10540           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10541     return Rotate;
10542
10543   if (isSingleInputShuffleMask(Mask)) {
10544     // There are no generalized cross-lane shuffle operations available on i16
10545     // element types.
10546     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
10547       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
10548                                                      Mask, DAG);
10549
10550     SmallVector<int, 8> RepeatedMask;
10551     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
10552       // As this is a single-input shuffle, the repeated mask should be
10553       // a strictly valid v8i16 mask that we can pass through to the v8i16
10554       // lowering to handle even the v16 case.
10555       return lowerV8I16GeneralSingleInputVectorShuffle(
10556           DL, MVT::v16i16, V1, RepeatedMask, Subtarget, DAG);
10557     }
10558
10559     SDValue PSHUFBMask[32];
10560     for (int i = 0; i < 16; ++i) {
10561       if (Mask[i] == -1) {
10562         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
10563         continue;
10564       }
10565
10566       int M = i < 8 ? Mask[i] : Mask[i] - 8;
10567       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
10568       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, DL, MVT::i8);
10569       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, DL, MVT::i8);
10570     }
10571     return DAG.getBitcast(MVT::v16i16,
10572                           DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8,
10573                                       DAG.getBitcast(MVT::v32i8, V1),
10574                                       DAG.getNode(ISD::BUILD_VECTOR, DL,
10575                                                   MVT::v32i8, PSHUFBMask)));
10576   }
10577
10578   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10579   // shuffle.
10580   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10581           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
10582     return Result;
10583
10584   // Otherwise fall back on generic lowering.
10585   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
10586 }
10587
10588 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
10589 ///
10590 /// This routine is only called when we have AVX2 and thus a reasonable
10591 /// instruction set for v32i8 shuffling..
10592 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10593                                        const X86Subtarget *Subtarget,
10594                                        SelectionDAG &DAG) {
10595   SDLoc DL(Op);
10596   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10597   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
10598   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10599   ArrayRef<int> Mask = SVOp->getMask();
10600   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10601   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
10602
10603   // Whenever we can lower this as a zext, that instruction is strictly faster
10604   // than any alternative. It also allows us to fold memory operands into the
10605   // shuffle in many cases.
10606   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
10607                                                          Mask, Subtarget, DAG))
10608     return ZExt;
10609
10610   // Check for being able to broadcast a single element.
10611   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
10612                                                         Mask, Subtarget, DAG))
10613     return Broadcast;
10614
10615   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
10616                                                 Subtarget, DAG))
10617     return Blend;
10618
10619   // Use dedicated unpack instructions for masks that match their pattern.
10620   if (SDValue V =
10621           lowerVectorShuffleWithUNPCK(DL, MVT::v32i8, Mask, V1, V2, DAG))
10622     return V;
10623
10624   // Try to use shift instructions.
10625   if (SDValue Shift =
10626           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
10627     return Shift;
10628
10629   // Try to use byte rotation instructions.
10630   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
10631           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10632     return Rotate;
10633
10634   if (isSingleInputShuffleMask(Mask)) {
10635     // There are no generalized cross-lane shuffle operations available on i8
10636     // element types.
10637     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
10638       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
10639                                                      Mask, DAG);
10640
10641     SDValue PSHUFBMask[32];
10642     for (int i = 0; i < 32; ++i)
10643       PSHUFBMask[i] =
10644           Mask[i] < 0
10645               ? DAG.getUNDEF(MVT::i8)
10646               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, DL,
10647                                 MVT::i8);
10648
10649     return DAG.getNode(
10650         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
10651         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
10652   }
10653
10654   // Try to simplify this by merging 128-bit lanes to enable a lane-based
10655   // shuffle.
10656   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
10657           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
10658     return Result;
10659
10660   // Otherwise fall back on generic lowering.
10661   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
10662 }
10663
10664 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
10665 ///
10666 /// This routine either breaks down the specific type of a 256-bit x86 vector
10667 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
10668 /// together based on the available instructions.
10669 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10670                                         MVT VT, const X86Subtarget *Subtarget,
10671                                         SelectionDAG &DAG) {
10672   SDLoc DL(Op);
10673   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10674   ArrayRef<int> Mask = SVOp->getMask();
10675
10676   // If we have a single input to the zero element, insert that into V1 if we
10677   // can do so cheaply.
10678   int NumElts = VT.getVectorNumElements();
10679   int NumV2Elements = std::count_if(Mask.begin(), Mask.end(), [NumElts](int M) {
10680     return M >= NumElts;
10681   });
10682
10683   if (NumV2Elements == 1 && Mask[0] >= NumElts)
10684     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
10685                               DL, VT, V1, V2, Mask, Subtarget, DAG))
10686       return Insertion;
10687
10688   // There is a really nice hard cut-over between AVX1 and AVX2 that means we
10689   // can check for those subtargets here and avoid much of the subtarget
10690   // querying in the per-vector-type lowering routines. With AVX1 we have
10691   // essentially *zero* ability to manipulate a 256-bit vector with integer
10692   // types. Since we'll use floating point types there eventually, just
10693   // immediately cast everything to a float and operate entirely in that domain.
10694   if (VT.isInteger() && !Subtarget->hasAVX2()) {
10695     int ElementBits = VT.getScalarSizeInBits();
10696     if (ElementBits < 32)
10697       // No floating point type available, decompose into 128-bit vectors.
10698       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10699
10700     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
10701                                 VT.getVectorNumElements());
10702     V1 = DAG.getBitcast(FpVT, V1);
10703     V2 = DAG.getBitcast(FpVT, V2);
10704     return DAG.getBitcast(VT, DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
10705   }
10706
10707   switch (VT.SimpleTy) {
10708   case MVT::v4f64:
10709     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10710   case MVT::v4i64:
10711     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10712   case MVT::v8f32:
10713     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10714   case MVT::v8i32:
10715     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10716   case MVT::v16i16:
10717     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10718   case MVT::v32i8:
10719     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10720
10721   default:
10722     llvm_unreachable("Not a valid 256-bit x86 vector type!");
10723   }
10724 }
10725
10726 /// \brief Try to lower a vector shuffle as a 128-bit shuffles.
10727 static SDValue lowerV4X128VectorShuffle(SDLoc DL, MVT VT,
10728                                         ArrayRef<int> Mask,
10729                                         SDValue V1, SDValue V2,
10730                                         SelectionDAG &DAG) {
10731   assert(VT.getScalarSizeInBits() == 64 &&
10732          "Unexpected element type size for 128bit shuffle.");
10733
10734   // To handle 256 bit vector requires VLX and most probably
10735   // function lowerV2X128VectorShuffle() is better solution.
10736   assert(VT.is512BitVector() && "Unexpected vector size for 128bit shuffle.");
10737
10738   SmallVector<int, 4> WidenedMask;
10739   if (!canWidenShuffleElements(Mask, WidenedMask))
10740     return SDValue();
10741
10742   // Form a 128-bit permutation.
10743   // Convert the 64-bit shuffle mask selection values into 128-bit selection
10744   // bits defined by a vshuf64x2 instruction's immediate control byte.
10745   unsigned PermMask = 0, Imm = 0;
10746   unsigned ControlBitsNum = WidenedMask.size() / 2;
10747
10748   for (int i = 0, Size = WidenedMask.size(); i < Size; ++i) {
10749     if (WidenedMask[i] == SM_SentinelZero)
10750       return SDValue();
10751
10752     // Use first element in place of undef mask.
10753     Imm = (WidenedMask[i] == SM_SentinelUndef) ? 0 : WidenedMask[i];
10754     PermMask |= (Imm % WidenedMask.size()) << (i * ControlBitsNum);
10755   }
10756
10757   return DAG.getNode(X86ISD::SHUF128, DL, VT, V1, V2,
10758                      DAG.getConstant(PermMask, DL, MVT::i8));
10759 }
10760
10761 static SDValue lowerVectorShuffleWithPERMV(SDLoc DL, MVT VT,
10762                                            ArrayRef<int> Mask, SDValue V1,
10763                                            SDValue V2, SelectionDAG &DAG) {
10764
10765   assert(VT.getScalarSizeInBits() >= 16 && "Unexpected data type for PERMV");
10766
10767   MVT MaskEltVT = MVT::getIntegerVT(VT.getScalarSizeInBits());
10768   MVT MaskVecVT = MVT::getVectorVT(MaskEltVT, VT.getVectorNumElements());
10769
10770   SDValue MaskNode = getConstVector(Mask, MaskVecVT, DAG, DL, true);
10771   if (isSingleInputShuffleMask(Mask))
10772     return DAG.getNode(X86ISD::VPERMV, DL, VT, MaskNode, V1);
10773
10774   return DAG.getNode(X86ISD::VPERMV3, DL, VT, V1, MaskNode, V2);
10775 }
10776
10777 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
10778 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10779                                        const X86Subtarget *Subtarget,
10780                                        SelectionDAG &DAG) {
10781   SDLoc DL(Op);
10782   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10783   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
10784   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10785   ArrayRef<int> Mask = SVOp->getMask();
10786   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10787
10788   if (SDValue Shuf128 =
10789           lowerV4X128VectorShuffle(DL, MVT::v8f64, Mask, V1, V2, DAG))
10790     return Shuf128;
10791
10792   if (SDValue Unpck =
10793           lowerVectorShuffleWithUNPCK(DL, MVT::v8f64, Mask, V1, V2, DAG))
10794     return Unpck;
10795
10796   return lowerVectorShuffleWithPERMV(DL, MVT::v8f64, Mask, V1, V2, DAG);
10797 }
10798
10799 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
10800 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10801                                         const X86Subtarget *Subtarget,
10802                                         SelectionDAG &DAG) {
10803   SDLoc DL(Op);
10804   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10805   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
10806   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10807   ArrayRef<int> Mask = SVOp->getMask();
10808   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10809
10810   if (SDValue Unpck =
10811           lowerVectorShuffleWithUNPCK(DL, MVT::v16f32, Mask, V1, V2, DAG))
10812     return Unpck;
10813
10814   return lowerVectorShuffleWithPERMV(DL, MVT::v16f32, Mask, V1, V2, DAG);
10815 }
10816
10817 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
10818 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10819                                        const X86Subtarget *Subtarget,
10820                                        SelectionDAG &DAG) {
10821   SDLoc DL(Op);
10822   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10823   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
10824   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10825   ArrayRef<int> Mask = SVOp->getMask();
10826   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
10827
10828   if (SDValue Shuf128 =
10829           lowerV4X128VectorShuffle(DL, MVT::v8i64, Mask, V1, V2, DAG))
10830     return Shuf128;
10831
10832   if (SDValue Unpck =
10833           lowerVectorShuffleWithUNPCK(DL, MVT::v8i64, Mask, V1, V2, DAG))
10834     return Unpck;
10835
10836   return lowerVectorShuffleWithPERMV(DL, MVT::v8i64, Mask, V1, V2, DAG);
10837 }
10838
10839 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
10840 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10841                                         const X86Subtarget *Subtarget,
10842                                         SelectionDAG &DAG) {
10843   SDLoc DL(Op);
10844   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10845   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
10846   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10847   ArrayRef<int> Mask = SVOp->getMask();
10848   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
10849
10850   if (SDValue Unpck =
10851           lowerVectorShuffleWithUNPCK(DL, MVT::v16i32, Mask, V1, V2, DAG))
10852     return Unpck;
10853
10854   return lowerVectorShuffleWithPERMV(DL, MVT::v16i32, Mask, V1, V2, DAG);
10855 }
10856
10857 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
10858 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10859                                         const X86Subtarget *Subtarget,
10860                                         SelectionDAG &DAG) {
10861   SDLoc DL(Op);
10862   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10863   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
10864   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10865   ArrayRef<int> Mask = SVOp->getMask();
10866   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
10867   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
10868
10869   return lowerVectorShuffleWithPERMV(DL, MVT::v32i16, Mask, V1, V2, DAG);
10870 }
10871
10872 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
10873 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10874                                        const X86Subtarget *Subtarget,
10875                                        SelectionDAG &DAG) {
10876   SDLoc DL(Op);
10877   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10878   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
10879   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10880   ArrayRef<int> Mask = SVOp->getMask();
10881   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
10882   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
10883
10884   // FIXME: Implement direct support for this type!
10885   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
10886 }
10887
10888 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
10889 ///
10890 /// This routine either breaks down the specific type of a 512-bit x86 vector
10891 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
10892 /// together based on the available instructions.
10893 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10894                                         MVT VT, const X86Subtarget *Subtarget,
10895                                         SelectionDAG &DAG) {
10896   SDLoc DL(Op);
10897   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10898   ArrayRef<int> Mask = SVOp->getMask();
10899   assert(Subtarget->hasAVX512() &&
10900          "Cannot lower 512-bit vectors w/ basic ISA!");
10901
10902   // Check for being able to broadcast a single element.
10903   if (SDValue Broadcast =
10904           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
10905     return Broadcast;
10906
10907   // Dispatch to each element type for lowering. If we don't have supprot for
10908   // specific element type shuffles at 512 bits, immediately split them and
10909   // lower them. Each lowering routine of a given type is allowed to assume that
10910   // the requisite ISA extensions for that element type are available.
10911   switch (VT.SimpleTy) {
10912   case MVT::v8f64:
10913     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10914   case MVT::v16f32:
10915     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10916   case MVT::v8i64:
10917     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
10918   case MVT::v16i32:
10919     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
10920   case MVT::v32i16:
10921     if (Subtarget->hasBWI())
10922       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
10923     break;
10924   case MVT::v64i8:
10925     if (Subtarget->hasBWI())
10926       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
10927     break;
10928
10929   default:
10930     llvm_unreachable("Not a valid 512-bit x86 vector type!");
10931   }
10932
10933   // Otherwise fall back on splitting.
10934   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
10935 }
10936
10937 // Lower vXi1 vector shuffles.
10938 // There is no a dedicated instruction on AVX-512 that shuffles the masks.
10939 // The only way to shuffle bits is to sign-extend the mask vector to SIMD
10940 // vector, shuffle and then truncate it back.
10941 static SDValue lower1BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
10942                                       MVT VT, const X86Subtarget *Subtarget,
10943                                       SelectionDAG &DAG) {
10944   SDLoc DL(Op);
10945   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
10946   ArrayRef<int> Mask = SVOp->getMask();
10947   assert(Subtarget->hasAVX512() &&
10948          "Cannot lower 512-bit vectors w/o basic ISA!");
10949   MVT ExtVT;
10950   switch (VT.SimpleTy) {
10951   default:
10952     llvm_unreachable("Expected a vector of i1 elements");
10953   case MVT::v2i1:
10954     ExtVT = MVT::v2i64;
10955     break;
10956   case MVT::v4i1:
10957     ExtVT = MVT::v4i32;
10958     break;
10959   case MVT::v8i1:
10960     ExtVT = MVT::v8i64; // Take 512-bit type, more shuffles on KNL
10961     break;
10962   case MVT::v16i1:
10963     ExtVT = MVT::v16i32;
10964     break;
10965   case MVT::v32i1:
10966     ExtVT = MVT::v32i16;
10967     break;
10968   case MVT::v64i1:
10969     ExtVT = MVT::v64i8;
10970     break;
10971   }
10972
10973   if (ISD::isBuildVectorAllZeros(V1.getNode()))
10974     V1 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10975   else if (ISD::isBuildVectorAllOnes(V1.getNode()))
10976     V1 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10977   else
10978     V1 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V1);
10979
10980   if (V2.isUndef())
10981     V2 = DAG.getUNDEF(ExtVT);
10982   else if (ISD::isBuildVectorAllZeros(V2.getNode()))
10983     V2 = getZeroVector(ExtVT, Subtarget, DAG, DL);
10984   else if (ISD::isBuildVectorAllOnes(V2.getNode()))
10985     V2 = getOnesVector(ExtVT, Subtarget, DAG, DL);
10986   else
10987     V2 = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, V2);
10988   return DAG.getNode(ISD::TRUNCATE, DL, VT,
10989                      DAG.getVectorShuffle(ExtVT, DL, V1, V2, Mask));
10990 }
10991 /// \brief Top-level lowering for x86 vector shuffles.
10992 ///
10993 /// This handles decomposition, canonicalization, and lowering of all x86
10994 /// vector shuffles. Most of the specific lowering strategies are encapsulated
10995 /// above in helper routines. The canonicalization attempts to widen shuffles
10996 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
10997 /// s.t. only one of the two inputs needs to be tested, etc.
10998 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
10999                                   SelectionDAG &DAG) {
11000   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
11001   ArrayRef<int> Mask = SVOp->getMask();
11002   SDValue V1 = Op.getOperand(0);
11003   SDValue V2 = Op.getOperand(1);
11004   MVT VT = Op.getSimpleValueType();
11005   int NumElements = VT.getVectorNumElements();
11006   SDLoc dl(Op);
11007   bool Is1BitVector = (VT.getVectorElementType() == MVT::i1);
11008
11009   assert((VT.getSizeInBits() != 64 || Is1BitVector) &&
11010          "Can't lower MMX shuffles");
11011
11012   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
11013   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
11014   if (V1IsUndef && V2IsUndef)
11015     return DAG.getUNDEF(VT);
11016
11017   // When we create a shuffle node we put the UNDEF node to second operand,
11018   // but in some cases the first operand may be transformed to UNDEF.
11019   // In this case we should just commute the node.
11020   if (V1IsUndef)
11021     return DAG.getCommutedVectorShuffle(*SVOp);
11022
11023   // Check for non-undef masks pointing at an undef vector and make the masks
11024   // undef as well. This makes it easier to match the shuffle based solely on
11025   // the mask.
11026   if (V2IsUndef)
11027     for (int M : Mask)
11028       if (M >= NumElements) {
11029         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
11030         for (int &M : NewMask)
11031           if (M >= NumElements)
11032             M = -1;
11033         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
11034       }
11035
11036   // We actually see shuffles that are entirely re-arrangements of a set of
11037   // zero inputs. This mostly happens while decomposing complex shuffles into
11038   // simple ones. Directly lower these as a buildvector of zeros.
11039   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
11040   if (Zeroable.all())
11041     return getZeroVector(VT, Subtarget, DAG, dl);
11042
11043   // Try to collapse shuffles into using a vector type with fewer elements but
11044   // wider element types. We cap this to not form integers or floating point
11045   // elements wider than 64 bits, but it might be interesting to form i128
11046   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
11047   SmallVector<int, 16> WidenedMask;
11048   if (VT.getScalarSizeInBits() < 64 && !Is1BitVector &&
11049       canWidenShuffleElements(Mask, WidenedMask)) {
11050     MVT NewEltVT = VT.isFloatingPoint()
11051                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
11052                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
11053     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
11054     // Make sure that the new vector type is legal. For example, v2f64 isn't
11055     // legal on SSE1.
11056     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
11057       V1 = DAG.getBitcast(NewVT, V1);
11058       V2 = DAG.getBitcast(NewVT, V2);
11059       return DAG.getBitcast(
11060           VT, DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
11061     }
11062   }
11063
11064   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
11065   for (int M : SVOp->getMask())
11066     if (M < 0)
11067       ++NumUndefElements;
11068     else if (M < NumElements)
11069       ++NumV1Elements;
11070     else
11071       ++NumV2Elements;
11072
11073   // Commute the shuffle as needed such that more elements come from V1 than
11074   // V2. This allows us to match the shuffle pattern strictly on how many
11075   // elements come from V1 without handling the symmetric cases.
11076   if (NumV2Elements > NumV1Elements)
11077     return DAG.getCommutedVectorShuffle(*SVOp);
11078
11079   // When the number of V1 and V2 elements are the same, try to minimize the
11080   // number of uses of V2 in the low half of the vector. When that is tied,
11081   // ensure that the sum of indices for V1 is equal to or lower than the sum
11082   // indices for V2. When those are equal, try to ensure that the number of odd
11083   // indices for V1 is lower than the number of odd indices for V2.
11084   if (NumV1Elements == NumV2Elements) {
11085     int LowV1Elements = 0, LowV2Elements = 0;
11086     for (int M : SVOp->getMask().slice(0, NumElements / 2))
11087       if (M >= NumElements)
11088         ++LowV2Elements;
11089       else if (M >= 0)
11090         ++LowV1Elements;
11091     if (LowV2Elements > LowV1Elements) {
11092       return DAG.getCommutedVectorShuffle(*SVOp);
11093     } else if (LowV2Elements == LowV1Elements) {
11094       int SumV1Indices = 0, SumV2Indices = 0;
11095       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11096         if (SVOp->getMask()[i] >= NumElements)
11097           SumV2Indices += i;
11098         else if (SVOp->getMask()[i] >= 0)
11099           SumV1Indices += i;
11100       if (SumV2Indices < SumV1Indices) {
11101         return DAG.getCommutedVectorShuffle(*SVOp);
11102       } else if (SumV2Indices == SumV1Indices) {
11103         int NumV1OddIndices = 0, NumV2OddIndices = 0;
11104         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
11105           if (SVOp->getMask()[i] >= NumElements)
11106             NumV2OddIndices += i % 2;
11107           else if (SVOp->getMask()[i] >= 0)
11108             NumV1OddIndices += i % 2;
11109         if (NumV2OddIndices < NumV1OddIndices)
11110           return DAG.getCommutedVectorShuffle(*SVOp);
11111       }
11112     }
11113   }
11114
11115   // For each vector width, delegate to a specialized lowering routine.
11116   if (VT.is128BitVector())
11117     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11118
11119   if (VT.is256BitVector())
11120     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11121
11122   if (VT.is512BitVector())
11123     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11124
11125   if (Is1BitVector)
11126     return lower1BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
11127   llvm_unreachable("Unimplemented!");
11128 }
11129
11130 // This function assumes its argument is a BUILD_VECTOR of constants or
11131 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
11132 // true.
11133 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
11134                                     unsigned &MaskValue) {
11135   MaskValue = 0;
11136   unsigned NumElems = BuildVector->getNumOperands();
11137
11138   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
11139   // We don't handle the >2 lanes case right now.
11140   unsigned NumLanes = (NumElems - 1) / 8 + 1;
11141   if (NumLanes > 2)
11142     return false;
11143
11144   unsigned NumElemsInLane = NumElems / NumLanes;
11145
11146   // Blend for v16i16 should be symmetric for the both lanes.
11147   for (unsigned i = 0; i < NumElemsInLane; ++i) {
11148     SDValue EltCond = BuildVector->getOperand(i);
11149     SDValue SndLaneEltCond =
11150         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
11151
11152     int Lane1Cond = -1, Lane2Cond = -1;
11153     if (isa<ConstantSDNode>(EltCond))
11154       Lane1Cond = !isZero(EltCond);
11155     if (isa<ConstantSDNode>(SndLaneEltCond))
11156       Lane2Cond = !isZero(SndLaneEltCond);
11157
11158     unsigned LaneMask = 0;
11159     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
11160       // Lane1Cond != 0, means we want the first argument.
11161       // Lane1Cond == 0, means we want the second argument.
11162       // The encoding of this argument is 0 for the first argument, 1
11163       // for the second. Therefore, invert the condition.
11164       LaneMask = !Lane1Cond << i;
11165     else if (Lane1Cond < 0)
11166       LaneMask = !Lane2Cond << i;
11167     else
11168       return false;
11169
11170     MaskValue |= LaneMask;
11171     if (NumLanes == 2)
11172       MaskValue |= LaneMask << NumElemsInLane;
11173   }
11174   return true;
11175 }
11176
11177 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
11178 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
11179                                            const X86Subtarget *Subtarget,
11180                                            SelectionDAG &DAG) {
11181   SDValue Cond = Op.getOperand(0);
11182   SDValue LHS = Op.getOperand(1);
11183   SDValue RHS = Op.getOperand(2);
11184   SDLoc dl(Op);
11185   MVT VT = Op.getSimpleValueType();
11186
11187   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
11188     return SDValue();
11189   auto *CondBV = cast<BuildVectorSDNode>(Cond);
11190
11191   // Only non-legal VSELECTs reach this lowering, convert those into generic
11192   // shuffles and re-use the shuffle lowering path for blends.
11193   SmallVector<int, 32> Mask;
11194   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
11195     SDValue CondElt = CondBV->getOperand(i);
11196     Mask.push_back(
11197         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
11198   }
11199   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
11200 }
11201
11202 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
11203   // A vselect where all conditions and data are constants can be optimized into
11204   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
11205   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
11206       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
11207       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
11208     return SDValue();
11209
11210   // Try to lower this to a blend-style vector shuffle. This can handle all
11211   // constant condition cases.
11212   if (SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG))
11213     return BlendOp;
11214
11215   // Variable blends are only legal from SSE4.1 onward.
11216   if (!Subtarget->hasSSE41())
11217     return SDValue();
11218
11219   // Only some types will be legal on some subtargets. If we can emit a legal
11220   // VSELECT-matching blend, return Op, and but if we need to expand, return
11221   // a null value.
11222   switch (Op.getSimpleValueType().SimpleTy) {
11223   default:
11224     // Most of the vector types have blends past SSE4.1.
11225     return Op;
11226
11227   case MVT::v32i8:
11228     // The byte blends for AVX vectors were introduced only in AVX2.
11229     if (Subtarget->hasAVX2())
11230       return Op;
11231
11232     return SDValue();
11233
11234   case MVT::v8i16:
11235   case MVT::v16i16:
11236     // AVX-512 BWI and VLX features support VSELECT with i16 elements.
11237     if (Subtarget->hasBWI() && Subtarget->hasVLX())
11238       return Op;
11239
11240     // FIXME: We should custom lower this by fixing the condition and using i8
11241     // blends.
11242     return SDValue();
11243   }
11244 }
11245
11246 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
11247   MVT VT = Op.getSimpleValueType();
11248   SDLoc dl(Op);
11249
11250   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
11251     return SDValue();
11252
11253   if (VT.getSizeInBits() == 8) {
11254     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
11255                                   Op.getOperand(0), Op.getOperand(1));
11256     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11257                                   DAG.getValueType(VT));
11258     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11259   }
11260
11261   if (VT.getSizeInBits() == 16) {
11262     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11263     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
11264     if (Idx == 0)
11265       return DAG.getNode(
11266           ISD::TRUNCATE, dl, MVT::i16,
11267           DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11268                       DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11269                       Op.getOperand(1)));
11270     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
11271                                   Op.getOperand(0), Op.getOperand(1));
11272     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
11273                                   DAG.getValueType(VT));
11274     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11275   }
11276
11277   if (VT == MVT::f32) {
11278     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
11279     // the result back to FR32 register. It's only worth matching if the
11280     // result has a single use which is a store or a bitcast to i32.  And in
11281     // the case of a store, it's not worth it if the index is a constant 0,
11282     // because a MOVSSmr can be used instead, which is smaller and faster.
11283     if (!Op.hasOneUse())
11284       return SDValue();
11285     SDNode *User = *Op.getNode()->use_begin();
11286     if ((User->getOpcode() != ISD::STORE ||
11287          (isa<ConstantSDNode>(Op.getOperand(1)) &&
11288           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
11289         (User->getOpcode() != ISD::BITCAST ||
11290          User->getValueType(0) != MVT::i32))
11291       return SDValue();
11292     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11293                                   DAG.getBitcast(MVT::v4i32, Op.getOperand(0)),
11294                                   Op.getOperand(1));
11295     return DAG.getBitcast(MVT::f32, Extract);
11296   }
11297
11298   if (VT == MVT::i32 || VT == MVT::i64) {
11299     // ExtractPS/pextrq works with constant index.
11300     if (isa<ConstantSDNode>(Op.getOperand(1)))
11301       return Op;
11302   }
11303   return SDValue();
11304 }
11305
11306 /// Extract one bit from mask vector, like v16i1 or v8i1.
11307 /// AVX-512 feature.
11308 SDValue
11309 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
11310   SDValue Vec = Op.getOperand(0);
11311   SDLoc dl(Vec);
11312   MVT VecVT = Vec.getSimpleValueType();
11313   SDValue Idx = Op.getOperand(1);
11314   MVT EltVT = Op.getSimpleValueType();
11315
11316   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
11317   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
11318          "Unexpected vector type in ExtractBitFromMaskVector");
11319
11320   // variable index can't be handled in mask registers,
11321   // extend vector to VR512
11322   if (!isa<ConstantSDNode>(Idx)) {
11323     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11324     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
11325     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
11326                               ExtVT.getVectorElementType(), Ext, Idx);
11327     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
11328   }
11329
11330   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11331   const TargetRegisterClass* rc = getRegClassFor(VecVT);
11332   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
11333     rc = getRegClassFor(MVT::v16i1);
11334   unsigned MaxSift = rc->getSize()*8 - 1;
11335   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
11336                     DAG.getConstant(MaxSift - IdxVal, dl, MVT::i8));
11337   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
11338                     DAG.getConstant(MaxSift, dl, MVT::i8));
11339   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
11340                        DAG.getIntPtrConstant(0, dl));
11341 }
11342
11343 SDValue
11344 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
11345                                            SelectionDAG &DAG) const {
11346   SDLoc dl(Op);
11347   SDValue Vec = Op.getOperand(0);
11348   MVT VecVT = Vec.getSimpleValueType();
11349   SDValue Idx = Op.getOperand(1);
11350
11351   if (Op.getSimpleValueType() == MVT::i1)
11352     return ExtractBitFromMaskVector(Op, DAG);
11353
11354   if (!isa<ConstantSDNode>(Idx)) {
11355     if (VecVT.is512BitVector() ||
11356         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
11357          VecVT.getVectorElementType().getSizeInBits() == 32)) {
11358
11359       MVT MaskEltVT =
11360         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
11361       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
11362                                     MaskEltVT.getSizeInBits());
11363
11364       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
11365       auto PtrVT = getPointerTy(DAG.getDataLayout());
11366       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
11367                                  getZeroVector(MaskVT, Subtarget, DAG, dl), Idx,
11368                                  DAG.getConstant(0, dl, PtrVT));
11369       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
11370       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Perm,
11371                          DAG.getConstant(0, dl, PtrVT));
11372     }
11373     return SDValue();
11374   }
11375
11376   // If this is a 256-bit vector result, first extract the 128-bit vector and
11377   // then extract the element from the 128-bit vector.
11378   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
11379
11380     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11381     // Get the 128-bit vector.
11382     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
11383     MVT EltVT = VecVT.getVectorElementType();
11384
11385     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
11386     assert(isPowerOf2_32(ElemsPerChunk) && "Elements per chunk not power of 2");
11387
11388     // Find IdxVal modulo ElemsPerChunk. Since ElemsPerChunk is a power of 2
11389     // this can be done with a mask.
11390     IdxVal &= ElemsPerChunk - 1;
11391     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
11392                        DAG.getConstant(IdxVal, dl, MVT::i32));
11393   }
11394
11395   assert(VecVT.is128BitVector() && "Unexpected vector length");
11396
11397   if (Subtarget->hasSSE41())
11398     if (SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG))
11399       return Res;
11400
11401   MVT VT = Op.getSimpleValueType();
11402   // TODO: handle v16i8.
11403   if (VT.getSizeInBits() == 16) {
11404     SDValue Vec = Op.getOperand(0);
11405     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11406     if (Idx == 0)
11407       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
11408                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
11409                                      DAG.getBitcast(MVT::v4i32, Vec),
11410                                      Op.getOperand(1)));
11411     // Transform it so it match pextrw which produces a 32-bit result.
11412     MVT EltVT = MVT::i32;
11413     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
11414                                   Op.getOperand(0), Op.getOperand(1));
11415     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
11416                                   DAG.getValueType(VT));
11417     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
11418   }
11419
11420   if (VT.getSizeInBits() == 32) {
11421     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11422     if (Idx == 0)
11423       return Op;
11424
11425     // SHUFPS the element to the lowest double word, then movss.
11426     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
11427     MVT VVT = Op.getOperand(0).getSimpleValueType();
11428     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11429                                        DAG.getUNDEF(VVT), Mask);
11430     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11431                        DAG.getIntPtrConstant(0, dl));
11432   }
11433
11434   if (VT.getSizeInBits() == 64) {
11435     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
11436     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
11437     //        to match extract_elt for f64.
11438     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
11439     if (Idx == 0)
11440       return Op;
11441
11442     // UNPCKHPD the element to the lowest double word, then movsd.
11443     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
11444     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
11445     int Mask[2] = { 1, -1 };
11446     MVT VVT = Op.getOperand(0).getSimpleValueType();
11447     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
11448                                        DAG.getUNDEF(VVT), Mask);
11449     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
11450                        DAG.getIntPtrConstant(0, dl));
11451   }
11452
11453   return SDValue();
11454 }
11455
11456 /// Insert one bit to mask vector, like v16i1 or v8i1.
11457 /// AVX-512 feature.
11458 SDValue
11459 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
11460   SDLoc dl(Op);
11461   SDValue Vec = Op.getOperand(0);
11462   SDValue Elt = Op.getOperand(1);
11463   SDValue Idx = Op.getOperand(2);
11464   MVT VecVT = Vec.getSimpleValueType();
11465
11466   if (!isa<ConstantSDNode>(Idx)) {
11467     // Non constant index. Extend source and destination,
11468     // insert element and then truncate the result.
11469     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
11470     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
11471     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
11472       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
11473       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
11474     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
11475   }
11476
11477   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11478   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
11479   if (IdxVal)
11480     EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
11481                            DAG.getConstant(IdxVal, dl, MVT::i8));
11482   if (Vec.getOpcode() == ISD::UNDEF)
11483     return EltInVec;
11484   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
11485 }
11486
11487 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
11488                                                   SelectionDAG &DAG) const {
11489   MVT VT = Op.getSimpleValueType();
11490   MVT EltVT = VT.getVectorElementType();
11491
11492   if (EltVT == MVT::i1)
11493     return InsertBitToMaskVector(Op, DAG);
11494
11495   SDLoc dl(Op);
11496   SDValue N0 = Op.getOperand(0);
11497   SDValue N1 = Op.getOperand(1);
11498   SDValue N2 = Op.getOperand(2);
11499   if (!isa<ConstantSDNode>(N2))
11500     return SDValue();
11501   auto *N2C = cast<ConstantSDNode>(N2);
11502   unsigned IdxVal = N2C->getZExtValue();
11503
11504   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
11505   // into that, and then insert the subvector back into the result.
11506   if (VT.is256BitVector() || VT.is512BitVector()) {
11507     // With a 256-bit vector, we can insert into the zero element efficiently
11508     // using a blend if we have AVX or AVX2 and the right data type.
11509     if (VT.is256BitVector() && IdxVal == 0) {
11510       // TODO: It is worthwhile to cast integer to floating point and back
11511       // and incur a domain crossing penalty if that's what we'll end up
11512       // doing anyway after extracting to a 128-bit vector.
11513       if ((Subtarget->hasAVX() && (EltVT == MVT::f64 || EltVT == MVT::f32)) ||
11514           (Subtarget->hasAVX2() && EltVT == MVT::i32)) {
11515         SDValue N1Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, N1);
11516         N2 = DAG.getIntPtrConstant(1, dl);
11517         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1Vec, N2);
11518       }
11519     }
11520
11521     // Get the desired 128-bit vector chunk.
11522     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
11523
11524     // Insert the element into the desired chunk.
11525     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
11526     assert(isPowerOf2_32(NumEltsIn128));
11527     // Since NumEltsIn128 is a power of 2 we can use mask instead of modulo.
11528     unsigned IdxIn128 = IdxVal & (NumEltsIn128 - 1);
11529
11530     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
11531                     DAG.getConstant(IdxIn128, dl, MVT::i32));
11532
11533     // Insert the changed part back into the bigger vector
11534     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
11535   }
11536   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
11537
11538   if (Subtarget->hasSSE41()) {
11539     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
11540       unsigned Opc;
11541       if (VT == MVT::v8i16) {
11542         Opc = X86ISD::PINSRW;
11543       } else {
11544         assert(VT == MVT::v16i8);
11545         Opc = X86ISD::PINSRB;
11546       }
11547
11548       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
11549       // argument.
11550       if (N1.getValueType() != MVT::i32)
11551         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11552       if (N2.getValueType() != MVT::i32)
11553         N2 = DAG.getIntPtrConstant(IdxVal, dl);
11554       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
11555     }
11556
11557     if (EltVT == MVT::f32) {
11558       // Bits [7:6] of the constant are the source select. This will always be
11559       //   zero here. The DAG Combiner may combine an extract_elt index into
11560       //   these bits. For example (insert (extract, 3), 2) could be matched by
11561       //   putting the '3' into bits [7:6] of X86ISD::INSERTPS.
11562       // Bits [5:4] of the constant are the destination select. This is the
11563       //   value of the incoming immediate.
11564       // Bits [3:0] of the constant are the zero mask. The DAG Combiner may
11565       //   combine either bitwise AND or insert of float 0.0 to set these bits.
11566
11567       bool MinSize = DAG.getMachineFunction().getFunction()->optForMinSize();
11568       if (IdxVal == 0 && (!MinSize || !MayFoldLoad(N1))) {
11569         // If this is an insertion of 32-bits into the low 32-bits of
11570         // a vector, we prefer to generate a blend with immediate rather
11571         // than an insertps. Blends are simpler operations in hardware and so
11572         // will always have equal or better performance than insertps.
11573         // But if optimizing for size and there's a load folding opportunity,
11574         // generate insertps because blendps does not have a 32-bit memory
11575         // operand form.
11576         N2 = DAG.getIntPtrConstant(1, dl);
11577         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11578         return DAG.getNode(X86ISD::BLENDI, dl, VT, N0, N1, N2);
11579       }
11580       N2 = DAG.getIntPtrConstant(IdxVal << 4, dl);
11581       // Create this as a scalar to vector..
11582       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
11583       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
11584     }
11585
11586     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
11587       // PINSR* works with constant index.
11588       return Op;
11589     }
11590   }
11591
11592   if (EltVT == MVT::i8)
11593     return SDValue();
11594
11595   if (EltVT.getSizeInBits() == 16) {
11596     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
11597     // as its second argument.
11598     if (N1.getValueType() != MVT::i32)
11599       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
11600     if (N2.getValueType() != MVT::i32)
11601       N2 = DAG.getIntPtrConstant(IdxVal, dl);
11602     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
11603   }
11604   return SDValue();
11605 }
11606
11607 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
11608   SDLoc dl(Op);
11609   MVT OpVT = Op.getSimpleValueType();
11610
11611   // If this is a 256-bit vector result, first insert into a 128-bit
11612   // vector and then insert into the 256-bit vector.
11613   if (!OpVT.is128BitVector()) {
11614     // Insert into a 128-bit vector.
11615     unsigned SizeFactor = OpVT.getSizeInBits()/128;
11616     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
11617                                  OpVT.getVectorNumElements() / SizeFactor);
11618
11619     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
11620
11621     // Insert the 128-bit vector.
11622     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
11623   }
11624
11625   if (OpVT == MVT::v1i64 &&
11626       Op.getOperand(0).getValueType() == MVT::i64)
11627     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
11628
11629   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
11630   assert(OpVT.is128BitVector() && "Expected an SSE type!");
11631   return DAG.getBitcast(
11632       OpVT, DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, AnyExt));
11633 }
11634
11635 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
11636 // a simple subregister reference or explicit instructions to grab
11637 // upper bits of a vector.
11638 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11639                                       SelectionDAG &DAG) {
11640   SDLoc dl(Op);
11641   SDValue In =  Op.getOperand(0);
11642   SDValue Idx = Op.getOperand(1);
11643   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11644   MVT ResVT   = Op.getSimpleValueType();
11645   MVT InVT    = In.getSimpleValueType();
11646
11647   if (Subtarget->hasFp256()) {
11648     if (ResVT.is128BitVector() &&
11649         (InVT.is256BitVector() || InVT.is512BitVector()) &&
11650         isa<ConstantSDNode>(Idx)) {
11651       return Extract128BitVector(In, IdxVal, DAG, dl);
11652     }
11653     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
11654         isa<ConstantSDNode>(Idx)) {
11655       return Extract256BitVector(In, IdxVal, DAG, dl);
11656     }
11657   }
11658   return SDValue();
11659 }
11660
11661 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
11662 // simple superregister reference or explicit instructions to insert
11663 // the upper bits of a vector.
11664 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
11665                                      SelectionDAG &DAG) {
11666   if (!Subtarget->hasAVX())
11667     return SDValue();
11668
11669   SDLoc dl(Op);
11670   SDValue Vec = Op.getOperand(0);
11671   SDValue SubVec = Op.getOperand(1);
11672   SDValue Idx = Op.getOperand(2);
11673
11674   if (!isa<ConstantSDNode>(Idx))
11675     return SDValue();
11676
11677   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
11678   MVT OpVT = Op.getSimpleValueType();
11679   MVT SubVecVT = SubVec.getSimpleValueType();
11680
11681   // Fold two 16-byte subvector loads into one 32-byte load:
11682   // (insert_subvector (insert_subvector undef, (load addr), 0),
11683   //                   (load addr + 16), Elts/2)
11684   // --> load32 addr
11685   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
11686       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
11687       OpVT.is256BitVector() && SubVecVT.is128BitVector()) {
11688     auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2));
11689     if (Idx2 && Idx2->getZExtValue() == 0) {
11690       SDValue SubVec2 = Vec.getOperand(1);
11691       // If needed, look through a bitcast to get to the load.
11692       if (SubVec2.getNode() && SubVec2.getOpcode() == ISD::BITCAST)
11693         SubVec2 = SubVec2.getOperand(0);
11694
11695       if (auto *FirstLd = dyn_cast<LoadSDNode>(SubVec2)) {
11696         bool Fast;
11697         unsigned Alignment = FirstLd->getAlignment();
11698         unsigned AS = FirstLd->getAddressSpace();
11699         const X86TargetLowering *TLI = Subtarget->getTargetLowering();
11700         if (TLI->allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(),
11701                                     OpVT, AS, Alignment, &Fast) && Fast) {
11702           SDValue Ops[] = { SubVec2, SubVec };
11703           if (SDValue Ld = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false))
11704             return Ld;
11705         }
11706       }
11707     }
11708   }
11709
11710   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
11711       SubVecVT.is128BitVector())
11712     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
11713
11714   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
11715     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
11716
11717   if (OpVT.getVectorElementType() == MVT::i1) {
11718     if (IdxVal == 0  && Vec.getOpcode() == ISD::UNDEF) // the operation is legal
11719       return Op;
11720     SDValue ZeroIdx = DAG.getIntPtrConstant(0, dl);
11721     SDValue Undef = DAG.getUNDEF(OpVT);
11722     unsigned NumElems = OpVT.getVectorNumElements();
11723     SDValue ShiftBits = DAG.getConstant(NumElems/2, dl, MVT::i8);
11724
11725     if (IdxVal == OpVT.getVectorNumElements() / 2) {
11726       // Zero upper bits of the Vec
11727       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11728       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11729
11730       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11731                                  SubVec, ZeroIdx);
11732       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11733       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11734     }
11735     if (IdxVal == 0) {
11736       SDValue Vec2 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, OpVT, Undef,
11737                                  SubVec, ZeroIdx);
11738       // Zero upper bits of the Vec2
11739       Vec2 = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec2, ShiftBits);
11740       Vec2 = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec2, ShiftBits);
11741       // Zero lower bits of the Vec
11742       Vec = DAG.getNode(X86ISD::VSRLI, dl, OpVT, Vec, ShiftBits);
11743       Vec = DAG.getNode(X86ISD::VSHLI, dl, OpVT, Vec, ShiftBits);
11744       // Merge them together
11745       return DAG.getNode(ISD::OR, dl, OpVT, Vec, Vec2);
11746     }
11747   }
11748   return SDValue();
11749 }
11750
11751 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
11752 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
11753 // one of the above mentioned nodes. It has to be wrapped because otherwise
11754 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
11755 // be used to form addressing mode. These wrapped nodes will be selected
11756 // into MOV32ri.
11757 SDValue
11758 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
11759   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
11760
11761   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11762   // global base reg.
11763   unsigned char OpFlag = 0;
11764   unsigned WrapperKind = X86ISD::Wrapper;
11765   CodeModel::Model M = DAG.getTarget().getCodeModel();
11766
11767   if (Subtarget->isPICStyleRIPRel() &&
11768       (M == CodeModel::Small || M == CodeModel::Kernel))
11769     WrapperKind = X86ISD::WrapperRIP;
11770   else if (Subtarget->isPICStyleGOT())
11771     OpFlag = X86II::MO_GOTOFF;
11772   else if (Subtarget->isPICStyleStubPIC())
11773     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11774
11775   auto PtrVT = getPointerTy(DAG.getDataLayout());
11776   SDValue Result = DAG.getTargetConstantPool(
11777       CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(), OpFlag);
11778   SDLoc DL(CP);
11779   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11780   // With PIC, the address is actually $g + Offset.
11781   if (OpFlag) {
11782     Result =
11783         DAG.getNode(ISD::ADD, DL, PtrVT,
11784                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11785   }
11786
11787   return Result;
11788 }
11789
11790 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
11791   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
11792
11793   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11794   // global base reg.
11795   unsigned char OpFlag = 0;
11796   unsigned WrapperKind = X86ISD::Wrapper;
11797   CodeModel::Model M = DAG.getTarget().getCodeModel();
11798
11799   if (Subtarget->isPICStyleRIPRel() &&
11800       (M == CodeModel::Small || M == CodeModel::Kernel))
11801     WrapperKind = X86ISD::WrapperRIP;
11802   else if (Subtarget->isPICStyleGOT())
11803     OpFlag = X86II::MO_GOTOFF;
11804   else if (Subtarget->isPICStyleStubPIC())
11805     OpFlag = X86II::MO_PIC_BASE_OFFSET;
11806
11807   auto PtrVT = getPointerTy(DAG.getDataLayout());
11808   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), PtrVT, OpFlag);
11809   SDLoc DL(JT);
11810   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11811
11812   // With PIC, the address is actually $g + Offset.
11813   if (OpFlag)
11814     Result =
11815         DAG.getNode(ISD::ADD, DL, PtrVT,
11816                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11817
11818   return Result;
11819 }
11820
11821 SDValue
11822 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
11823   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
11824
11825   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
11826   // global base reg.
11827   unsigned char OpFlag = 0;
11828   unsigned WrapperKind = X86ISD::Wrapper;
11829   CodeModel::Model M = DAG.getTarget().getCodeModel();
11830
11831   if (Subtarget->isPICStyleRIPRel() &&
11832       (M == CodeModel::Small || M == CodeModel::Kernel)) {
11833     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
11834       OpFlag = X86II::MO_GOTPCREL;
11835     WrapperKind = X86ISD::WrapperRIP;
11836   } else if (Subtarget->isPICStyleGOT()) {
11837     OpFlag = X86II::MO_GOT;
11838   } else if (Subtarget->isPICStyleStubPIC()) {
11839     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
11840   } else if (Subtarget->isPICStyleStubNoDynamic()) {
11841     OpFlag = X86II::MO_DARWIN_NONLAZY;
11842   }
11843
11844   auto PtrVT = getPointerTy(DAG.getDataLayout());
11845   SDValue Result = DAG.getTargetExternalSymbol(Sym, PtrVT, OpFlag);
11846
11847   SDLoc DL(Op);
11848   Result = DAG.getNode(WrapperKind, DL, PtrVT, Result);
11849
11850   // With PIC, the address is actually $g + Offset.
11851   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
11852       !Subtarget->is64Bit()) {
11853     Result =
11854         DAG.getNode(ISD::ADD, DL, PtrVT,
11855                     DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), Result);
11856   }
11857
11858   // For symbols that require a load from a stub to get the address, emit the
11859   // load.
11860   if (isGlobalStubReference(OpFlag))
11861     Result = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), Result,
11862                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11863                          false, false, false, 0);
11864
11865   return Result;
11866 }
11867
11868 SDValue
11869 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
11870   // Create the TargetBlockAddressAddress node.
11871   unsigned char OpFlags =
11872     Subtarget->ClassifyBlockAddressReference();
11873   CodeModel::Model M = DAG.getTarget().getCodeModel();
11874   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
11875   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
11876   SDLoc dl(Op);
11877   auto PtrVT = getPointerTy(DAG.getDataLayout());
11878   SDValue Result = DAG.getTargetBlockAddress(BA, PtrVT, Offset, OpFlags);
11879
11880   if (Subtarget->isPICStyleRIPRel() &&
11881       (M == CodeModel::Small || M == CodeModel::Kernel))
11882     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11883   else
11884     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11885
11886   // With PIC, the address is actually $g + Offset.
11887   if (isGlobalRelativeToPICBase(OpFlags)) {
11888     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11889                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11890   }
11891
11892   return Result;
11893 }
11894
11895 SDValue
11896 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
11897                                       int64_t Offset, SelectionDAG &DAG) const {
11898   // Create the TargetGlobalAddress node, folding in the constant
11899   // offset if it is legal.
11900   unsigned char OpFlags =
11901       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
11902   CodeModel::Model M = DAG.getTarget().getCodeModel();
11903   auto PtrVT = getPointerTy(DAG.getDataLayout());
11904   SDValue Result;
11905   if (OpFlags == X86II::MO_NO_FLAG &&
11906       X86::isOffsetSuitableForCodeModel(Offset, M)) {
11907     // A direct static reference to a global.
11908     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, Offset);
11909     Offset = 0;
11910   } else {
11911     Result = DAG.getTargetGlobalAddress(GV, dl, PtrVT, 0, OpFlags);
11912   }
11913
11914   if (Subtarget->isPICStyleRIPRel() &&
11915       (M == CodeModel::Small || M == CodeModel::Kernel))
11916     Result = DAG.getNode(X86ISD::WrapperRIP, dl, PtrVT, Result);
11917   else
11918     Result = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, Result);
11919
11920   // With PIC, the address is actually $g + Offset.
11921   if (isGlobalRelativeToPICBase(OpFlags)) {
11922     Result = DAG.getNode(ISD::ADD, dl, PtrVT,
11923                          DAG.getNode(X86ISD::GlobalBaseReg, dl, PtrVT), Result);
11924   }
11925
11926   // For globals that require a load from a stub to get the address, emit the
11927   // load.
11928   if (isGlobalStubReference(OpFlags))
11929     Result = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Result,
11930                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
11931                          false, false, false, 0);
11932
11933   // If there was a non-zero offset that we didn't fold, create an explicit
11934   // addition for it.
11935   if (Offset != 0)
11936     Result = DAG.getNode(ISD::ADD, dl, PtrVT, Result,
11937                          DAG.getConstant(Offset, dl, PtrVT));
11938
11939   return Result;
11940 }
11941
11942 SDValue
11943 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
11944   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
11945   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
11946   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
11947 }
11948
11949 static SDValue
11950 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
11951            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
11952            unsigned char OperandFlags, bool LocalDynamic = false) {
11953   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11954   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
11955   SDLoc dl(GA);
11956   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11957                                            GA->getValueType(0),
11958                                            GA->getOffset(),
11959                                            OperandFlags);
11960
11961   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
11962                                            : X86ISD::TLSADDR;
11963
11964   if (InFlag) {
11965     SDValue Ops[] = { Chain,  TGA, *InFlag };
11966     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11967   } else {
11968     SDValue Ops[]  = { Chain, TGA };
11969     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
11970   }
11971
11972   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
11973   MFI->setAdjustsStack(true);
11974   MFI->setHasCalls(true);
11975
11976   SDValue Flag = Chain.getValue(1);
11977   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
11978 }
11979
11980 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
11981 static SDValue
11982 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11983                                 const EVT PtrVT) {
11984   SDValue InFlag;
11985   SDLoc dl(GA);  // ? function entry point might be better
11986   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
11987                                    DAG.getNode(X86ISD::GlobalBaseReg,
11988                                                SDLoc(), PtrVT), InFlag);
11989   InFlag = Chain.getValue(1);
11990
11991   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
11992 }
11993
11994 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
11995 static SDValue
11996 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
11997                                 const EVT PtrVT) {
11998   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
11999                     X86::RAX, X86II::MO_TLSGD);
12000 }
12001
12002 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
12003                                            SelectionDAG &DAG,
12004                                            const EVT PtrVT,
12005                                            bool is64Bit) {
12006   SDLoc dl(GA);
12007
12008   // Get the start address of the TLS block for this module.
12009   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
12010       .getInfo<X86MachineFunctionInfo>();
12011   MFI->incNumLocalDynamicTLSAccesses();
12012
12013   SDValue Base;
12014   if (is64Bit) {
12015     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
12016                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
12017   } else {
12018     SDValue InFlag;
12019     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
12020         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
12021     InFlag = Chain.getValue(1);
12022     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
12023                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
12024   }
12025
12026   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
12027   // of Base.
12028
12029   // Build x@dtpoff.
12030   unsigned char OperandFlags = X86II::MO_DTPOFF;
12031   unsigned WrapperKind = X86ISD::Wrapper;
12032   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12033                                            GA->getValueType(0),
12034                                            GA->getOffset(), OperandFlags);
12035   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12036
12037   // Add x@dtpoff with the base.
12038   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
12039 }
12040
12041 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
12042 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
12043                                    const EVT PtrVT, TLSModel::Model model,
12044                                    bool is64Bit, bool isPIC) {
12045   SDLoc dl(GA);
12046
12047   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
12048   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
12049                                                          is64Bit ? 257 : 256));
12050
12051   SDValue ThreadPointer =
12052       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0, dl),
12053                   MachinePointerInfo(Ptr), false, false, false, 0);
12054
12055   unsigned char OperandFlags = 0;
12056   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
12057   // initialexec.
12058   unsigned WrapperKind = X86ISD::Wrapper;
12059   if (model == TLSModel::LocalExec) {
12060     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
12061   } else if (model == TLSModel::InitialExec) {
12062     if (is64Bit) {
12063       OperandFlags = X86II::MO_GOTTPOFF;
12064       WrapperKind = X86ISD::WrapperRIP;
12065     } else {
12066       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
12067     }
12068   } else {
12069     llvm_unreachable("Unexpected model");
12070   }
12071
12072   // emit "addl x@ntpoff,%eax" (local exec)
12073   // or "addl x@indntpoff,%eax" (initial exec)
12074   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
12075   SDValue TGA =
12076       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
12077                                  GA->getOffset(), OperandFlags);
12078   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
12079
12080   if (model == TLSModel::InitialExec) {
12081     if (isPIC && !is64Bit) {
12082       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
12083                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12084                            Offset);
12085     }
12086
12087     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
12088                          MachinePointerInfo::getGOT(DAG.getMachineFunction()),
12089                          false, false, false, 0);
12090   }
12091
12092   // The address of the thread local variable is the add of the thread
12093   // pointer with the offset of the variable.
12094   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
12095 }
12096
12097 SDValue
12098 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
12099
12100   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
12101   const GlobalValue *GV = GA->getGlobal();
12102   auto PtrVT = getPointerTy(DAG.getDataLayout());
12103
12104   if (Subtarget->isTargetELF()) {
12105     if (DAG.getTarget().Options.EmulatedTLS)
12106       return LowerToTLSEmulatedModel(GA, DAG);
12107     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
12108     switch (model) {
12109       case TLSModel::GeneralDynamic:
12110         if (Subtarget->is64Bit())
12111           return LowerToTLSGeneralDynamicModel64(GA, DAG, PtrVT);
12112         return LowerToTLSGeneralDynamicModel32(GA, DAG, PtrVT);
12113       case TLSModel::LocalDynamic:
12114         return LowerToTLSLocalDynamicModel(GA, DAG, PtrVT,
12115                                            Subtarget->is64Bit());
12116       case TLSModel::InitialExec:
12117       case TLSModel::LocalExec:
12118         return LowerToTLSExecModel(GA, DAG, PtrVT, model, Subtarget->is64Bit(),
12119                                    DAG.getTarget().getRelocationModel() ==
12120                                        Reloc::PIC_);
12121     }
12122     llvm_unreachable("Unknown TLS model.");
12123   }
12124
12125   if (Subtarget->isTargetDarwin()) {
12126     // Darwin only has one model of TLS.  Lower to that.
12127     unsigned char OpFlag = 0;
12128     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
12129                            X86ISD::WrapperRIP : X86ISD::Wrapper;
12130
12131     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
12132     // global base reg.
12133     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
12134                  !Subtarget->is64Bit();
12135     if (PIC32)
12136       OpFlag = X86II::MO_TLVP_PIC_BASE;
12137     else
12138       OpFlag = X86II::MO_TLVP;
12139     SDLoc DL(Op);
12140     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
12141                                                 GA->getValueType(0),
12142                                                 GA->getOffset(), OpFlag);
12143     SDValue Offset = DAG.getNode(WrapperKind, DL, PtrVT, Result);
12144
12145     // With PIC32, the address is actually $g + Offset.
12146     if (PIC32)
12147       Offset = DAG.getNode(ISD::ADD, DL, PtrVT,
12148                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
12149                            Offset);
12150
12151     // Lowering the machine isd will make sure everything is in the right
12152     // location.
12153     SDValue Chain = DAG.getEntryNode();
12154     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
12155     SDValue Args[] = { Chain, Offset };
12156     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
12157
12158     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
12159     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12160     MFI->setAdjustsStack(true);
12161
12162     // And our return value (tls address) is in the standard call return value
12163     // location.
12164     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
12165     return DAG.getCopyFromReg(Chain, DL, Reg, PtrVT, Chain.getValue(1));
12166   }
12167
12168   if (Subtarget->isTargetKnownWindowsMSVC() ||
12169       Subtarget->isTargetWindowsGNU()) {
12170     // Just use the implicit TLS architecture
12171     // Need to generate someting similar to:
12172     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
12173     //                                  ; from TEB
12174     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
12175     //   mov     rcx, qword [rdx+rcx*8]
12176     //   mov     eax, .tls$:tlsvar
12177     //   [rax+rcx] contains the address
12178     // Windows 64bit: gs:0x58
12179     // Windows 32bit: fs:__tls_array
12180
12181     SDLoc dl(GA);
12182     SDValue Chain = DAG.getEntryNode();
12183
12184     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
12185     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
12186     // use its literal value of 0x2C.
12187     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
12188                                         ? Type::getInt8PtrTy(*DAG.getContext(),
12189                                                              256)
12190                                         : Type::getInt32PtrTy(*DAG.getContext(),
12191                                                               257));
12192
12193     SDValue TlsArray = Subtarget->is64Bit()
12194                            ? DAG.getIntPtrConstant(0x58, dl)
12195                            : (Subtarget->isTargetWindowsGNU()
12196                                   ? DAG.getIntPtrConstant(0x2C, dl)
12197                                   : DAG.getExternalSymbol("_tls_array", PtrVT));
12198
12199     SDValue ThreadPointer =
12200         DAG.getLoad(PtrVT, dl, Chain, TlsArray, MachinePointerInfo(Ptr), false,
12201                     false, false, 0);
12202
12203     SDValue res;
12204     if (GV->getThreadLocalMode() == GlobalVariable::LocalExecTLSModel) {
12205       res = ThreadPointer;
12206     } else {
12207       // Load the _tls_index variable
12208       SDValue IDX = DAG.getExternalSymbol("_tls_index", PtrVT);
12209       if (Subtarget->is64Bit())
12210         IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, PtrVT, Chain, IDX,
12211                              MachinePointerInfo(), MVT::i32, false, false,
12212                              false, 0);
12213       else
12214         IDX = DAG.getLoad(PtrVT, dl, Chain, IDX, MachinePointerInfo(), false,
12215                           false, false, 0);
12216
12217       auto &DL = DAG.getDataLayout();
12218       SDValue Scale =
12219           DAG.getConstant(Log2_64_Ceil(DL.getPointerSize()), dl, PtrVT);
12220       IDX = DAG.getNode(ISD::SHL, dl, PtrVT, IDX, Scale);
12221
12222       res = DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, IDX);
12223     }
12224
12225     res = DAG.getLoad(PtrVT, dl, Chain, res, MachinePointerInfo(), false, false,
12226                       false, 0);
12227
12228     // Get the offset of start of .tls section
12229     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
12230                                              GA->getValueType(0),
12231                                              GA->getOffset(), X86II::MO_SECREL);
12232     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, PtrVT, TGA);
12233
12234     // The address of the thread local variable is the add of the thread
12235     // pointer with the offset of the variable.
12236     return DAG.getNode(ISD::ADD, dl, PtrVT, res, Offset);
12237   }
12238
12239   llvm_unreachable("TLS not implemented for this target.");
12240 }
12241
12242 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
12243 /// and take a 2 x i32 value to shift plus a shift amount.
12244 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
12245   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
12246   MVT VT = Op.getSimpleValueType();
12247   unsigned VTBits = VT.getSizeInBits();
12248   SDLoc dl(Op);
12249   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
12250   SDValue ShOpLo = Op.getOperand(0);
12251   SDValue ShOpHi = Op.getOperand(1);
12252   SDValue ShAmt  = Op.getOperand(2);
12253   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
12254   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
12255   // during isel.
12256   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12257                                   DAG.getConstant(VTBits - 1, dl, MVT::i8));
12258   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
12259                                      DAG.getConstant(VTBits - 1, dl, MVT::i8))
12260                        : DAG.getConstant(0, dl, VT);
12261
12262   SDValue Tmp2, Tmp3;
12263   if (Op.getOpcode() == ISD::SHL_PARTS) {
12264     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
12265     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
12266   } else {
12267     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
12268     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
12269   }
12270
12271   // If the shift amount is larger or equal than the width of a part we can't
12272   // rely on the results of shld/shrd. Insert a test and select the appropriate
12273   // values for large shift amounts.
12274   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
12275                                 DAG.getConstant(VTBits, dl, MVT::i8));
12276   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
12277                              AndNode, DAG.getConstant(0, dl, MVT::i8));
12278
12279   SDValue Hi, Lo;
12280   SDValue CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
12281   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
12282   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
12283
12284   if (Op.getOpcode() == ISD::SHL_PARTS) {
12285     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12286     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12287   } else {
12288     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
12289     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
12290   }
12291
12292   SDValue Ops[2] = { Lo, Hi };
12293   return DAG.getMergeValues(Ops, dl);
12294 }
12295
12296 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
12297                                            SelectionDAG &DAG) const {
12298   SDValue Src = Op.getOperand(0);
12299   MVT SrcVT = Src.getSimpleValueType();
12300   MVT VT = Op.getSimpleValueType();
12301   SDLoc dl(Op);
12302
12303   if (SrcVT.isVector()) {
12304     if (SrcVT == MVT::v2i32 && VT == MVT::v2f64) {
12305       return DAG.getNode(X86ISD::CVTDQ2PD, dl, VT,
12306                          DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4i32, Src,
12307                          DAG.getUNDEF(SrcVT)));
12308     }
12309     if (SrcVT.getVectorElementType() == MVT::i1) {
12310       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
12311       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12312                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT, Src));
12313     }
12314     return SDValue();
12315   }
12316
12317   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
12318          "Unknown SINT_TO_FP to lower!");
12319
12320   // These are really Legal; return the operand so the caller accepts it as
12321   // Legal.
12322   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
12323     return Op;
12324   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
12325       Subtarget->is64Bit()) {
12326     return Op;
12327   }
12328
12329   unsigned Size = SrcVT.getSizeInBits()/8;
12330   MachineFunction &MF = DAG.getMachineFunction();
12331   auto PtrVT = getPointerTy(MF.getDataLayout());
12332   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
12333   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12334   SDValue Chain = DAG.getStore(
12335       DAG.getEntryNode(), dl, Op.getOperand(0), StackSlot,
12336       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI), false,
12337       false, 0);
12338   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
12339 }
12340
12341 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
12342                                      SDValue StackSlot,
12343                                      SelectionDAG &DAG) const {
12344   // Build the FILD
12345   SDLoc DL(Op);
12346   SDVTList Tys;
12347   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
12348   if (useSSE)
12349     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
12350   else
12351     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
12352
12353   unsigned ByteSize = SrcVT.getSizeInBits()/8;
12354
12355   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
12356   MachineMemOperand *MMO;
12357   if (FI) {
12358     int SSFI = FI->getIndex();
12359     MMO = DAG.getMachineFunction().getMachineMemOperand(
12360         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12361         MachineMemOperand::MOLoad, ByteSize, ByteSize);
12362   } else {
12363     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
12364     StackSlot = StackSlot.getOperand(1);
12365   }
12366   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
12367   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
12368                                            X86ISD::FILD, DL,
12369                                            Tys, Ops, SrcVT, MMO);
12370
12371   if (useSSE) {
12372     Chain = Result.getValue(1);
12373     SDValue InFlag = Result.getValue(2);
12374
12375     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
12376     // shouldn't be necessary except that RFP cannot be live across
12377     // multiple blocks. When stackifier is fixed, they can be uncoupled.
12378     MachineFunction &MF = DAG.getMachineFunction();
12379     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
12380     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
12381     auto PtrVT = getPointerTy(MF.getDataLayout());
12382     SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12383     Tys = DAG.getVTList(MVT::Other);
12384     SDValue Ops[] = {
12385       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
12386     };
12387     MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12388         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12389         MachineMemOperand::MOStore, SSFISize, SSFISize);
12390
12391     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
12392                                     Ops, Op.getValueType(), MMO);
12393     Result = DAG.getLoad(
12394         Op.getValueType(), DL, Chain, StackSlot,
12395         MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12396         false, false, false, 0);
12397   }
12398
12399   return Result;
12400 }
12401
12402 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
12403 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
12404                                                SelectionDAG &DAG) const {
12405   // This algorithm is not obvious. Here it is what we're trying to output:
12406   /*
12407      movq       %rax,  %xmm0
12408      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
12409      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
12410      #ifdef __SSE3__
12411        haddpd   %xmm0, %xmm0
12412      #else
12413        pshufd   $0x4e, %xmm0, %xmm1
12414        addpd    %xmm1, %xmm0
12415      #endif
12416   */
12417
12418   SDLoc dl(Op);
12419   LLVMContext *Context = DAG.getContext();
12420
12421   // Build some magic constants.
12422   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
12423   Constant *C0 = ConstantDataVector::get(*Context, CV0);
12424   auto PtrVT = getPointerTy(DAG.getDataLayout());
12425   SDValue CPIdx0 = DAG.getConstantPool(C0, PtrVT, 16);
12426
12427   SmallVector<Constant*,2> CV1;
12428   CV1.push_back(
12429     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12430                                       APInt(64, 0x4330000000000000ULL))));
12431   CV1.push_back(
12432     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
12433                                       APInt(64, 0x4530000000000000ULL))));
12434   Constant *C1 = ConstantVector::get(CV1);
12435   SDValue CPIdx1 = DAG.getConstantPool(C1, PtrVT, 16);
12436
12437   // Load the 64-bit value into an XMM register.
12438   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
12439                             Op.getOperand(0));
12440   SDValue CLod0 =
12441       DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
12442                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12443                   false, false, false, 16);
12444   SDValue Unpck1 =
12445       getUnpackl(DAG, dl, MVT::v4i32, DAG.getBitcast(MVT::v4i32, XR1), CLod0);
12446
12447   SDValue CLod1 =
12448       DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
12449                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
12450                   false, false, false, 16);
12451   SDValue XR2F = DAG.getBitcast(MVT::v2f64, Unpck1);
12452   // TODO: Are there any fast-math-flags to propagate here?
12453   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
12454   SDValue Result;
12455
12456   if (Subtarget->hasSSE3()) {
12457     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
12458     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
12459   } else {
12460     SDValue S2F = DAG.getBitcast(MVT::v4i32, Sub);
12461     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
12462                                            S2F, 0x4E, DAG);
12463     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
12464                          DAG.getBitcast(MVT::v2f64, Shuffle), Sub);
12465   }
12466
12467   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
12468                      DAG.getIntPtrConstant(0, dl));
12469 }
12470
12471 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
12472 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
12473                                                SelectionDAG &DAG) const {
12474   SDLoc dl(Op);
12475   // FP constant to bias correct the final result.
12476   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
12477                                    MVT::f64);
12478
12479   // Load the 32-bit value into an XMM register.
12480   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
12481                              Op.getOperand(0));
12482
12483   // Zero out the upper parts of the register.
12484   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
12485
12486   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12487                      DAG.getBitcast(MVT::v2f64, Load),
12488                      DAG.getIntPtrConstant(0, dl));
12489
12490   // Or the load with the bias.
12491   SDValue Or = DAG.getNode(
12492       ISD::OR, dl, MVT::v2i64,
12493       DAG.getBitcast(MVT::v2i64,
12494                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Load)),
12495       DAG.getBitcast(MVT::v2i64,
12496                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, Bias)));
12497   Or =
12498       DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
12499                   DAG.getBitcast(MVT::v2f64, Or), DAG.getIntPtrConstant(0, dl));
12500
12501   // Subtract the bias.
12502   // TODO: Are there any fast-math-flags to propagate here?
12503   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
12504
12505   // Handle final rounding.
12506   MVT DestVT = Op.getSimpleValueType();
12507
12508   if (DestVT.bitsLT(MVT::f64))
12509     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
12510                        DAG.getIntPtrConstant(0, dl));
12511   if (DestVT.bitsGT(MVT::f64))
12512     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
12513
12514   // Handle final rounding.
12515   return Sub;
12516 }
12517
12518 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
12519                                      const X86Subtarget &Subtarget) {
12520   // The algorithm is the following:
12521   // #ifdef __SSE4_1__
12522   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12523   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12524   //                                 (uint4) 0x53000000, 0xaa);
12525   // #else
12526   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12527   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12528   // #endif
12529   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12530   //     return (float4) lo + fhi;
12531
12532   // We shouldn't use it when unsafe-fp-math is enabled though: we might later
12533   // reassociate the two FADDs, and if we do that, the algorithm fails
12534   // spectacularly (PR24512).
12535   // FIXME: If we ever have some kind of Machine FMF, this should be marked
12536   // as non-fast and always be enabled. Why isn't SDAG FMF enough? Because
12537   // there's also the MachineCombiner reassociations happening on Machine IR.
12538   if (DAG.getTarget().Options.UnsafeFPMath)
12539     return SDValue();
12540
12541   SDLoc DL(Op);
12542   SDValue V = Op->getOperand(0);
12543   MVT VecIntVT = V.getSimpleValueType();
12544   bool Is128 = VecIntVT == MVT::v4i32;
12545   MVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
12546   // If we convert to something else than the supported type, e.g., to v4f64,
12547   // abort early.
12548   if (VecFloatVT != Op->getSimpleValueType(0))
12549     return SDValue();
12550
12551   unsigned NumElts = VecIntVT.getVectorNumElements();
12552   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
12553          "Unsupported custom type");
12554   assert(NumElts <= 8 && "The size of the constant array must be fixed");
12555
12556   // In the #idef/#else code, we have in common:
12557   // - The vector of constants:
12558   // -- 0x4b000000
12559   // -- 0x53000000
12560   // - A shift:
12561   // -- v >> 16
12562
12563   // Create the splat vector for 0x4b000000.
12564   SDValue CstLow = DAG.getConstant(0x4b000000, DL, MVT::i32);
12565   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
12566                            CstLow, CstLow, CstLow, CstLow};
12567   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12568                                   makeArrayRef(&CstLowArray[0], NumElts));
12569   // Create the splat vector for 0x53000000.
12570   SDValue CstHigh = DAG.getConstant(0x53000000, DL, MVT::i32);
12571   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
12572                             CstHigh, CstHigh, CstHigh, CstHigh};
12573   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12574                                    makeArrayRef(&CstHighArray[0], NumElts));
12575
12576   // Create the right shift.
12577   SDValue CstShift = DAG.getConstant(16, DL, MVT::i32);
12578   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
12579                              CstShift, CstShift, CstShift, CstShift};
12580   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
12581                                     makeArrayRef(&CstShiftArray[0], NumElts));
12582   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
12583
12584   SDValue Low, High;
12585   if (Subtarget.hasSSE41()) {
12586     MVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
12587     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
12588     SDValue VecCstLowBitcast = DAG.getBitcast(VecI16VT, VecCstLow);
12589     SDValue VecBitcast = DAG.getBitcast(VecI16VT, V);
12590     // Low will be bitcasted right away, so do not bother bitcasting back to its
12591     // original type.
12592     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
12593                       VecCstLowBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12594     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
12595     //                                 (uint4) 0x53000000, 0xaa);
12596     SDValue VecCstHighBitcast = DAG.getBitcast(VecI16VT, VecCstHigh);
12597     SDValue VecShiftBitcast = DAG.getBitcast(VecI16VT, HighShift);
12598     // High will be bitcasted right away, so do not bother bitcasting back to
12599     // its original type.
12600     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
12601                        VecCstHighBitcast, DAG.getConstant(0xaa, DL, MVT::i32));
12602   } else {
12603     SDValue CstMask = DAG.getConstant(0xffff, DL, MVT::i32);
12604     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
12605                                      CstMask, CstMask, CstMask);
12606     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
12607     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
12608     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
12609
12610     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
12611     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
12612   }
12613
12614   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
12615   SDValue CstFAdd = DAG.getConstantFP(
12616       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), DL, MVT::f32);
12617   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
12618                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
12619   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
12620                                    makeArrayRef(&CstFAddArray[0], NumElts));
12621
12622   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
12623   SDValue HighBitcast = DAG.getBitcast(VecFloatVT, High);
12624   // TODO: Are there any fast-math-flags to propagate here?
12625   SDValue FHigh =
12626       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
12627   //     return (float4) lo + fhi;
12628   SDValue LowBitcast = DAG.getBitcast(VecFloatVT, Low);
12629   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
12630 }
12631
12632 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
12633                                                SelectionDAG &DAG) const {
12634   SDValue N0 = Op.getOperand(0);
12635   MVT SVT = N0.getSimpleValueType();
12636   SDLoc dl(Op);
12637
12638   switch (SVT.SimpleTy) {
12639   default:
12640     llvm_unreachable("Custom UINT_TO_FP is not supported!");
12641   case MVT::v4i8:
12642   case MVT::v4i16:
12643   case MVT::v8i8:
12644   case MVT::v8i16: {
12645     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
12646     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
12647                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
12648   }
12649   case MVT::v4i32:
12650   case MVT::v8i32:
12651     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
12652   case MVT::v16i8:
12653   case MVT::v16i16:
12654     assert(Subtarget->hasAVX512());
12655     return DAG.getNode(ISD::UINT_TO_FP, dl, Op.getValueType(),
12656                        DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v16i32, N0));
12657   }
12658 }
12659
12660 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
12661                                            SelectionDAG &DAG) const {
12662   SDValue N0 = Op.getOperand(0);
12663   SDLoc dl(Op);
12664   auto PtrVT = getPointerTy(DAG.getDataLayout());
12665
12666   if (Op.getSimpleValueType().isVector())
12667     return lowerUINT_TO_FP_vec(Op, DAG);
12668
12669   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
12670   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
12671   // the optimization here.
12672   if (DAG.SignBitIsZero(N0))
12673     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
12674
12675   MVT SrcVT = N0.getSimpleValueType();
12676   MVT DstVT = Op.getSimpleValueType();
12677
12678   if (Subtarget->hasAVX512() && isScalarFPTypeInSSEReg(DstVT) &&
12679       (SrcVT == MVT::i32 || (SrcVT == MVT::i64 && Subtarget->is64Bit()))) {
12680     // Conversions from unsigned i32 to f32/f64 are legal,
12681     // using VCVTUSI2SS/SD.  Same for i64 in 64-bit mode.
12682     return Op;
12683   }
12684
12685   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
12686     return LowerUINT_TO_FP_i64(Op, DAG);
12687   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
12688     return LowerUINT_TO_FP_i32(Op, DAG);
12689   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
12690     return SDValue();
12691
12692   // Make a 64-bit buffer, and use it to build an FILD.
12693   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
12694   if (SrcVT == MVT::i32) {
12695     SDValue WordOff = DAG.getConstant(4, dl, PtrVT);
12696     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl, PtrVT, StackSlot, WordOff);
12697     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12698                                   StackSlot, MachinePointerInfo(),
12699                                   false, false, 0);
12700     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, dl, MVT::i32),
12701                                   OffsetSlot, MachinePointerInfo(),
12702                                   false, false, 0);
12703     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
12704     return Fild;
12705   }
12706
12707   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
12708   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
12709                                StackSlot, MachinePointerInfo(),
12710                                false, false, 0);
12711   // For i64 source, we need to add the appropriate power of 2 if the input
12712   // was negative.  This is the same as the optimization in
12713   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
12714   // we must be careful to do the computation in x87 extended precision, not
12715   // in SSE. (The generic code can't know it's OK to do this, or how to.)
12716   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
12717   MachineMemOperand *MMO = DAG.getMachineFunction().getMachineMemOperand(
12718       MachinePointerInfo::getFixedStack(DAG.getMachineFunction(), SSFI),
12719       MachineMemOperand::MOLoad, 8, 8);
12720
12721   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
12722   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
12723   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
12724                                          MVT::i64, MMO);
12725
12726   APInt FF(32, 0x5F800000ULL);
12727
12728   // Check whether the sign bit is set.
12729   SDValue SignSet = DAG.getSetCC(
12730       dl, getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), MVT::i64),
12731       Op.getOperand(0), DAG.getConstant(0, dl, MVT::i64), ISD::SETLT);
12732
12733   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
12734   SDValue FudgePtr = DAG.getConstantPool(
12735       ConstantInt::get(*DAG.getContext(), FF.zext(64)), PtrVT);
12736
12737   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
12738   SDValue Zero = DAG.getIntPtrConstant(0, dl);
12739   SDValue Four = DAG.getIntPtrConstant(4, dl);
12740   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
12741                                Zero, Four);
12742   FudgePtr = DAG.getNode(ISD::ADD, dl, PtrVT, FudgePtr, Offset);
12743
12744   // Load the value out, extending it from f32 to f80.
12745   // FIXME: Avoid the extend by constructing the right constant pool?
12746   SDValue Fudge = DAG.getExtLoad(
12747       ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(), FudgePtr,
12748       MachinePointerInfo::getConstantPool(DAG.getMachineFunction()), MVT::f32,
12749       false, false, false, 4);
12750   // Extend everything to 80 bits to force it to be done on x87.
12751   // TODO: Are there any fast-math-flags to propagate here?
12752   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
12753   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add,
12754                      DAG.getIntPtrConstant(0, dl));
12755 }
12756
12757 // If the given FP_TO_SINT (IsSigned) or FP_TO_UINT (!IsSigned) operation
12758 // is legal, or has an fp128 or f16 source (which needs to be promoted to f32),
12759 // just return an <SDValue(), SDValue()> pair.
12760 // Otherwise it is assumed to be a conversion from one of f32, f64 or f80
12761 // to i16, i32 or i64, and we lower it to a legal sequence.
12762 // If lowered to the final integer result we return a <result, SDValue()> pair.
12763 // Otherwise we lower it to a sequence ending with a FIST, return a
12764 // <FIST, StackSlot> pair, and the caller is responsible for loading
12765 // the final integer result from StackSlot.
12766 std::pair<SDValue,SDValue>
12767 X86TargetLowering::FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
12768                                    bool IsSigned, bool IsReplace) const {
12769   SDLoc DL(Op);
12770
12771   EVT DstTy = Op.getValueType();
12772   EVT TheVT = Op.getOperand(0).getValueType();
12773   auto PtrVT = getPointerTy(DAG.getDataLayout());
12774
12775   if (TheVT != MVT::f32 && TheVT != MVT::f64 && TheVT != MVT::f80) {
12776     // f16 must be promoted before using the lowering in this routine.
12777     // fp128 does not use this lowering.
12778     return std::make_pair(SDValue(), SDValue());
12779   }
12780
12781   // If using FIST to compute an unsigned i64, we'll need some fixup
12782   // to handle values above the maximum signed i64.  A FIST is always
12783   // used for the 32-bit subtarget, but also for f80 on a 64-bit target.
12784   bool UnsignedFixup = !IsSigned &&
12785                        DstTy == MVT::i64 &&
12786                        (!Subtarget->is64Bit() ||
12787                         !isScalarFPTypeInSSEReg(TheVT));
12788
12789   if (!IsSigned && DstTy != MVT::i64 && !Subtarget->hasAVX512()) {
12790     // Replace the fp-to-uint32 operation with an fp-to-sint64 FIST.
12791     // The low 32 bits of the fist result will have the correct uint32 result.
12792     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
12793     DstTy = MVT::i64;
12794   }
12795
12796   assert(DstTy.getSimpleVT() <= MVT::i64 &&
12797          DstTy.getSimpleVT() >= MVT::i16 &&
12798          "Unknown FP_TO_INT to lower!");
12799
12800   // These are really Legal.
12801   if (DstTy == MVT::i32 &&
12802       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12803     return std::make_pair(SDValue(), SDValue());
12804   if (Subtarget->is64Bit() &&
12805       DstTy == MVT::i64 &&
12806       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
12807     return std::make_pair(SDValue(), SDValue());
12808
12809   // We lower FP->int64 into FISTP64 followed by a load from a temporary
12810   // stack slot.
12811   MachineFunction &MF = DAG.getMachineFunction();
12812   unsigned MemSize = DstTy.getSizeInBits()/8;
12813   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12814   SDValue StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12815
12816   unsigned Opc;
12817   switch (DstTy.getSimpleVT().SimpleTy) {
12818   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
12819   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
12820   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
12821   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
12822   }
12823
12824   SDValue Chain = DAG.getEntryNode();
12825   SDValue Value = Op.getOperand(0);
12826   SDValue Adjust; // 0x0 or 0x80000000, for result sign bit adjustment.
12827
12828   if (UnsignedFixup) {
12829     //
12830     // Conversion to unsigned i64 is implemented with a select,
12831     // depending on whether the source value fits in the range
12832     // of a signed i64.  Let Thresh be the FP equivalent of
12833     // 0x8000000000000000ULL.
12834     //
12835     //  Adjust i32 = (Value < Thresh) ? 0 : 0x80000000;
12836     //  FistSrc    = (Value < Thresh) ? Value : (Value - Thresh);
12837     //  Fist-to-mem64 FistSrc
12838     //  Add 0 or 0x800...0ULL to the 64-bit result, which is equivalent
12839     //  to XOR'ing the high 32 bits with Adjust.
12840     //
12841     // Being a power of 2, Thresh is exactly representable in all FP formats.
12842     // For X87 we'd like to use the smallest FP type for this constant, but
12843     // for DAG type consistency we have to match the FP operand type.
12844
12845     APFloat Thresh(APFloat::IEEEsingle, APInt(32, 0x5f000000));
12846     LLVM_ATTRIBUTE_UNUSED APFloat::opStatus Status = APFloat::opOK;
12847     bool LosesInfo = false;
12848     if (TheVT == MVT::f64)
12849       // The rounding mode is irrelevant as the conversion should be exact.
12850       Status = Thresh.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven,
12851                               &LosesInfo);
12852     else if (TheVT == MVT::f80)
12853       Status = Thresh.convert(APFloat::x87DoubleExtended,
12854                               APFloat::rmNearestTiesToEven, &LosesInfo);
12855
12856     assert(Status == APFloat::opOK && !LosesInfo &&
12857            "FP conversion should have been exact");
12858
12859     SDValue ThreshVal = DAG.getConstantFP(Thresh, DL, TheVT);
12860
12861     SDValue Cmp = DAG.getSetCC(DL,
12862                                getSetCCResultType(DAG.getDataLayout(),
12863                                                   *DAG.getContext(), TheVT),
12864                                Value, ThreshVal, ISD::SETLT);
12865     Adjust = DAG.getSelect(DL, MVT::i32, Cmp,
12866                            DAG.getConstant(0, DL, MVT::i32),
12867                            DAG.getConstant(0x80000000, DL, MVT::i32));
12868     SDValue Sub = DAG.getNode(ISD::FSUB, DL, TheVT, Value, ThreshVal);
12869     Cmp = DAG.getSetCC(DL, getSetCCResultType(DAG.getDataLayout(),
12870                                               *DAG.getContext(), TheVT),
12871                        Value, ThreshVal, ISD::SETLT);
12872     Value = DAG.getSelect(DL, TheVT, Cmp, Value, Sub);
12873   }
12874
12875   // FIXME This causes a redundant load/store if the SSE-class value is already
12876   // in memory, such as if it is on the callstack.
12877   if (isScalarFPTypeInSSEReg(TheVT)) {
12878     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
12879     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
12880                          MachinePointerInfo::getFixedStack(MF, SSFI), false,
12881                          false, 0);
12882     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
12883     SDValue Ops[] = {
12884       Chain, StackSlot, DAG.getValueType(TheVT)
12885     };
12886
12887     MachineMemOperand *MMO =
12888         MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12889                                 MachineMemOperand::MOLoad, MemSize, MemSize);
12890     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
12891     Chain = Value.getValue(1);
12892     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
12893     StackSlot = DAG.getFrameIndex(SSFI, PtrVT);
12894   }
12895
12896   MachineMemOperand *MMO =
12897       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
12898                               MachineMemOperand::MOStore, MemSize, MemSize);
12899
12900   if (UnsignedFixup) {
12901
12902     // Insert the FIST, load its result as two i32's,
12903     // and XOR the high i32 with Adjust.
12904
12905     SDValue FistOps[] = { Chain, Value, StackSlot };
12906     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12907                                            FistOps, DstTy, MMO);
12908
12909     SDValue Low32 = DAG.getLoad(MVT::i32, DL, FIST, StackSlot,
12910                                 MachinePointerInfo(),
12911                                 false, false, false, 0);
12912     SDValue HighAddr = DAG.getNode(ISD::ADD, DL, PtrVT, StackSlot,
12913                                    DAG.getConstant(4, DL, PtrVT));
12914
12915     SDValue High32 = DAG.getLoad(MVT::i32, DL, FIST, HighAddr,
12916                                  MachinePointerInfo(),
12917                                  false, false, false, 0);
12918     High32 = DAG.getNode(ISD::XOR, DL, MVT::i32, High32, Adjust);
12919
12920     if (Subtarget->is64Bit()) {
12921       // Join High32 and Low32 into a 64-bit result.
12922       // (High32 << 32) | Low32
12923       Low32 = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, Low32);
12924       High32 = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i64, High32);
12925       High32 = DAG.getNode(ISD::SHL, DL, MVT::i64, High32,
12926                            DAG.getConstant(32, DL, MVT::i8));
12927       SDValue Result = DAG.getNode(ISD::OR, DL, MVT::i64, High32, Low32);
12928       return std::make_pair(Result, SDValue());
12929     }
12930
12931     SDValue ResultOps[] = { Low32, High32 };
12932
12933     SDValue pair = IsReplace
12934       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, ResultOps)
12935       : DAG.getMergeValues(ResultOps, DL);
12936     return std::make_pair(pair, SDValue());
12937   } else {
12938     // Build the FP_TO_INT*_IN_MEM
12939     SDValue Ops[] = { Chain, Value, StackSlot };
12940     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
12941                                            Ops, DstTy, MMO);
12942     return std::make_pair(FIST, StackSlot);
12943   }
12944 }
12945
12946 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
12947                               const X86Subtarget *Subtarget) {
12948   MVT VT = Op->getSimpleValueType(0);
12949   SDValue In = Op->getOperand(0);
12950   MVT InVT = In.getSimpleValueType();
12951   SDLoc dl(Op);
12952
12953   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
12954     return DAG.getNode(ISD::ZERO_EXTEND, dl, VT, In);
12955
12956   // Optimize vectors in AVX mode:
12957   //
12958   //   v8i16 -> v8i32
12959   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
12960   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
12961   //   Concat upper and lower parts.
12962   //
12963   //   v4i32 -> v4i64
12964   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
12965   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
12966   //   Concat upper and lower parts.
12967   //
12968
12969   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
12970       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
12971       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
12972     return SDValue();
12973
12974   if (Subtarget->hasInt256())
12975     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
12976
12977   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
12978   SDValue Undef = DAG.getUNDEF(InVT);
12979   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
12980   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12981   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
12982
12983   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
12984                              VT.getVectorNumElements()/2);
12985
12986   OpLo = DAG.getBitcast(HVT, OpLo);
12987   OpHi = DAG.getBitcast(HVT, OpHi);
12988
12989   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
12990 }
12991
12992 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
12993                   const X86Subtarget *Subtarget, SelectionDAG &DAG) {
12994   MVT VT = Op->getSimpleValueType(0);
12995   SDValue In = Op->getOperand(0);
12996   MVT InVT = In.getSimpleValueType();
12997   SDLoc DL(Op);
12998   unsigned int NumElts = VT.getVectorNumElements();
12999   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
13000     return SDValue();
13001
13002   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
13003     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
13004
13005   assert(InVT.getVectorElementType() == MVT::i1);
13006   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
13007   SDValue One =
13008    DAG.getConstant(APInt(ExtVT.getScalarSizeInBits(), 1), DL, ExtVT);
13009   SDValue Zero =
13010    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), DL, ExtVT);
13011
13012   SDValue V = DAG.getNode(ISD::VSELECT, DL, ExtVT, In, One, Zero);
13013   if (VT.is512BitVector())
13014     return V;
13015   return DAG.getNode(X86ISD::VTRUNC, DL, VT, V);
13016 }
13017
13018 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13019                                SelectionDAG &DAG) {
13020   if (Subtarget->hasFp256())
13021     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13022       return Res;
13023
13024   return SDValue();
13025 }
13026
13027 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13028                                 SelectionDAG &DAG) {
13029   SDLoc DL(Op);
13030   MVT VT = Op.getSimpleValueType();
13031   SDValue In = Op.getOperand(0);
13032   MVT SVT = In.getSimpleValueType();
13033
13034   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
13035     return LowerZERO_EXTEND_AVX512(Op, Subtarget, DAG);
13036
13037   if (Subtarget->hasFp256())
13038     if (SDValue Res = LowerAVXExtend(Op, DAG, Subtarget))
13039       return Res;
13040
13041   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
13042          VT.getVectorNumElements() != SVT.getVectorNumElements());
13043   return SDValue();
13044 }
13045
13046 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
13047   SDLoc DL(Op);
13048   MVT VT = Op.getSimpleValueType();
13049   SDValue In = Op.getOperand(0);
13050   MVT InVT = In.getSimpleValueType();
13051
13052   if (VT == MVT::i1) {
13053     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
13054            "Invalid scalar TRUNCATE operation");
13055     if (InVT.getSizeInBits() >= 32)
13056       return SDValue();
13057     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
13058     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
13059   }
13060   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
13061          "Invalid TRUNCATE operation");
13062
13063   // move vector to mask - truncate solution for SKX
13064   if (VT.getVectorElementType() == MVT::i1) {
13065     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() <= 16 &&
13066         Subtarget->hasBWI())
13067       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13068     if ((InVT.is256BitVector() || InVT.is128BitVector())
13069         && InVT.getScalarSizeInBits() <= 16 &&
13070         Subtarget->hasBWI() && Subtarget->hasVLX())
13071       return Op; // legal, will go to VPMOVB2M, VPMOVW2M
13072     if (InVT.is512BitVector() && InVT.getScalarSizeInBits() >= 32 &&
13073         Subtarget->hasDQI())
13074       return Op; // legal, will go to VPMOVD2M, VPMOVQ2M
13075     if ((InVT.is256BitVector() || InVT.is128BitVector())
13076         && InVT.getScalarSizeInBits() >= 32 &&
13077         Subtarget->hasDQI() && Subtarget->hasVLX())
13078       return Op; // legal, will go to VPMOVB2M, VPMOVQ2M
13079   }
13080
13081   if (VT.getVectorElementType() == MVT::i1) {
13082     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13083     unsigned NumElts = InVT.getVectorNumElements();
13084     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
13085     if (InVT.getSizeInBits() < 512) {
13086       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
13087       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
13088       InVT = ExtVT;
13089     }
13090
13091     SDValue OneV =
13092      DAG.getConstant(APInt::getSignBit(InVT.getScalarSizeInBits()), DL, InVT);
13093     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
13094     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
13095   }
13096
13097   // vpmovqb/w/d, vpmovdb/w, vpmovwb
13098   if (Subtarget->hasAVX512()) {
13099     // word to byte only under BWI
13100     if (InVT == MVT::v16i16 && !Subtarget->hasBWI()) // v16i16 -> v16i8
13101       return DAG.getNode(X86ISD::VTRUNC, DL, VT,
13102                          DAG.getNode(X86ISD::VSEXT, DL, MVT::v16i32, In));
13103     return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
13104   }
13105   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
13106     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
13107     if (Subtarget->hasInt256()) {
13108       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
13109       In = DAG.getBitcast(MVT::v8i32, In);
13110       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
13111                                 ShufMask);
13112       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
13113                          DAG.getIntPtrConstant(0, DL));
13114     }
13115
13116     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13117                                DAG.getIntPtrConstant(0, DL));
13118     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13119                                DAG.getIntPtrConstant(2, DL));
13120     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13121     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13122     static const int ShufMask[] = {0, 2, 4, 6};
13123     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
13124   }
13125
13126   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
13127     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
13128     if (Subtarget->hasInt256()) {
13129       In = DAG.getBitcast(MVT::v32i8, In);
13130
13131       SmallVector<SDValue,32> pshufbMask;
13132       for (unsigned i = 0; i < 2; ++i) {
13133         pshufbMask.push_back(DAG.getConstant(0x0, DL, MVT::i8));
13134         pshufbMask.push_back(DAG.getConstant(0x1, DL, MVT::i8));
13135         pshufbMask.push_back(DAG.getConstant(0x4, DL, MVT::i8));
13136         pshufbMask.push_back(DAG.getConstant(0x5, DL, MVT::i8));
13137         pshufbMask.push_back(DAG.getConstant(0x8, DL, MVT::i8));
13138         pshufbMask.push_back(DAG.getConstant(0x9, DL, MVT::i8));
13139         pshufbMask.push_back(DAG.getConstant(0xc, DL, MVT::i8));
13140         pshufbMask.push_back(DAG.getConstant(0xd, DL, MVT::i8));
13141         for (unsigned j = 0; j < 8; ++j)
13142           pshufbMask.push_back(DAG.getConstant(0x80, DL, MVT::i8));
13143       }
13144       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
13145       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
13146       In = DAG.getBitcast(MVT::v4i64, In);
13147
13148       static const int ShufMask[] = {0,  2,  -1,  -1};
13149       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
13150                                 &ShufMask[0]);
13151       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
13152                        DAG.getIntPtrConstant(0, DL));
13153       return DAG.getBitcast(VT, In);
13154     }
13155
13156     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13157                                DAG.getIntPtrConstant(0, DL));
13158
13159     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
13160                                DAG.getIntPtrConstant(4, DL));
13161
13162     OpLo = DAG.getBitcast(MVT::v16i8, OpLo);
13163     OpHi = DAG.getBitcast(MVT::v16i8, OpHi);
13164
13165     // The PSHUFB mask:
13166     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
13167                                    -1, -1, -1, -1, -1, -1, -1, -1};
13168
13169     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
13170     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
13171     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
13172
13173     OpLo = DAG.getBitcast(MVT::v4i32, OpLo);
13174     OpHi = DAG.getBitcast(MVT::v4i32, OpHi);
13175
13176     // The MOVLHPS Mask:
13177     static const int ShufMask2[] = {0, 1, 4, 5};
13178     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
13179     return DAG.getBitcast(MVT::v8i16, res);
13180   }
13181
13182   // Handle truncation of V256 to V128 using shuffles.
13183   if (!VT.is128BitVector() || !InVT.is256BitVector())
13184     return SDValue();
13185
13186   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
13187
13188   unsigned NumElems = VT.getVectorNumElements();
13189   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
13190
13191   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
13192   // Prepare truncation shuffle mask
13193   for (unsigned i = 0; i != NumElems; ++i)
13194     MaskVec[i] = i * 2;
13195   SDValue V = DAG.getVectorShuffle(NVT, DL, DAG.getBitcast(NVT, In),
13196                                    DAG.getUNDEF(NVT), &MaskVec[0]);
13197   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
13198                      DAG.getIntPtrConstant(0, DL));
13199 }
13200
13201 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
13202                                            SelectionDAG &DAG) const {
13203   assert(!Op.getSimpleValueType().isVector());
13204
13205   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13206     /*IsSigned=*/ true, /*IsReplace=*/ false);
13207   SDValue FIST = Vals.first, StackSlot = Vals.second;
13208   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13209   if (!FIST.getNode())
13210     return Op;
13211
13212   if (StackSlot.getNode())
13213     // Load the result.
13214     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13215                        FIST, StackSlot, MachinePointerInfo(),
13216                        false, false, false, 0);
13217
13218   // The node is the result.
13219   return FIST;
13220 }
13221
13222 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
13223                                            SelectionDAG &DAG) const {
13224   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
13225     /*IsSigned=*/ false, /*IsReplace=*/ false);
13226   SDValue FIST = Vals.first, StackSlot = Vals.second;
13227   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
13228   if (!FIST.getNode())
13229     return Op;
13230
13231   if (StackSlot.getNode())
13232     // Load the result.
13233     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
13234                        FIST, StackSlot, MachinePointerInfo(),
13235                        false, false, false, 0);
13236
13237   // The node is the result.
13238   return FIST;
13239 }
13240
13241 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
13242   SDLoc DL(Op);
13243   MVT VT = Op.getSimpleValueType();
13244   SDValue In = Op.getOperand(0);
13245   MVT SVT = In.getSimpleValueType();
13246
13247   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
13248
13249   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
13250                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
13251                                  In, DAG.getUNDEF(SVT)));
13252 }
13253
13254 /// The only differences between FABS and FNEG are the mask and the logic op.
13255 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
13256 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
13257   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
13258          "Wrong opcode for lowering FABS or FNEG.");
13259
13260   bool IsFABS = (Op.getOpcode() == ISD::FABS);
13261
13262   // If this is a FABS and it has an FNEG user, bail out to fold the combination
13263   // into an FNABS. We'll lower the FABS after that if it is still in use.
13264   if (IsFABS)
13265     for (SDNode *User : Op->uses())
13266       if (User->getOpcode() == ISD::FNEG)
13267         return Op;
13268
13269   SDLoc dl(Op);
13270   MVT VT = Op.getSimpleValueType();
13271
13272   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
13273   // decide if we should generate a 16-byte constant mask when we only need 4 or
13274   // 8 bytes for the scalar case.
13275
13276   MVT LogicVT;
13277   MVT EltVT;
13278   unsigned NumElts;
13279
13280   if (VT.isVector()) {
13281     LogicVT = VT;
13282     EltVT = VT.getVectorElementType();
13283     NumElts = VT.getVectorNumElements();
13284   } else {
13285     // There are no scalar bitwise logical SSE/AVX instructions, so we
13286     // generate a 16-byte vector constant and logic op even for the scalar case.
13287     // Using a 16-byte mask allows folding the load of the mask with
13288     // the logic op, so it can save (~4 bytes) on code size.
13289     LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13290     EltVT = VT;
13291     NumElts = (VT == MVT::f64) ? 2 : 4;
13292   }
13293
13294   unsigned EltBits = EltVT.getSizeInBits();
13295   LLVMContext *Context = DAG.getContext();
13296   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
13297   APInt MaskElt =
13298     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
13299   Constant *C = ConstantInt::get(*Context, MaskElt);
13300   C = ConstantVector::getSplat(NumElts, C);
13301   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13302   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(DAG.getDataLayout()));
13303   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13304   SDValue Mask =
13305       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13306                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13307                   false, false, false, Alignment);
13308
13309   SDValue Op0 = Op.getOperand(0);
13310   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
13311   unsigned LogicOp =
13312     IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
13313   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
13314
13315   if (VT.isVector())
13316     return DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13317
13318   // For the scalar case extend to a 128-bit vector, perform the logic op,
13319   // and extract the scalar result back out.
13320   Operand = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Operand);
13321   SDValue LogicNode = DAG.getNode(LogicOp, dl, LogicVT, Operand, Mask);
13322   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, LogicNode,
13323                      DAG.getIntPtrConstant(0, dl));
13324 }
13325
13326 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
13327   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13328   LLVMContext *Context = DAG.getContext();
13329   SDValue Op0 = Op.getOperand(0);
13330   SDValue Op1 = Op.getOperand(1);
13331   SDLoc dl(Op);
13332   MVT VT = Op.getSimpleValueType();
13333   MVT SrcVT = Op1.getSimpleValueType();
13334
13335   // If second operand is smaller, extend it first.
13336   if (SrcVT.bitsLT(VT)) {
13337     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
13338     SrcVT = VT;
13339   }
13340   // And if it is bigger, shrink it first.
13341   if (SrcVT.bitsGT(VT)) {
13342     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1, dl));
13343     SrcVT = VT;
13344   }
13345
13346   // At this point the operands and the result should have the same
13347   // type, and that won't be f80 since that is not custom lowered.
13348
13349   const fltSemantics &Sem =
13350       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
13351   const unsigned SizeInBits = VT.getSizeInBits();
13352
13353   SmallVector<Constant *, 4> CV(
13354       VT == MVT::f64 ? 2 : 4,
13355       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
13356
13357   // First, clear all bits but the sign bit from the second operand (sign).
13358   CV[0] = ConstantFP::get(*Context,
13359                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
13360   Constant *C = ConstantVector::get(CV);
13361   auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
13362   SDValue CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13363
13364   // Perform all logic operations as 16-byte vectors because there are no
13365   // scalar FP logic instructions in SSE. This allows load folding of the
13366   // constants into the logic instructions.
13367   MVT LogicVT = (VT == MVT::f64) ? MVT::v2f64 : MVT::v4f32;
13368   SDValue Mask1 =
13369       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13370                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13371                   false, false, false, 16);
13372   Op1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op1);
13373   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op1, Mask1);
13374
13375   // Next, clear the sign bit from the first operand (magnitude).
13376   // If it's a constant, we can clear it here.
13377   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
13378     APFloat APF = Op0CN->getValueAPF();
13379     // If the magnitude is a positive zero, the sign bit alone is enough.
13380     if (APF.isPosZero())
13381       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, SignBit,
13382                          DAG.getIntPtrConstant(0, dl));
13383     APF.clearSign();
13384     CV[0] = ConstantFP::get(*Context, APF);
13385   } else {
13386     CV[0] = ConstantFP::get(
13387         *Context,
13388         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
13389   }
13390   C = ConstantVector::get(CV);
13391   CPIdx = DAG.getConstantPool(C, PtrVT, 16);
13392   SDValue Val =
13393       DAG.getLoad(LogicVT, dl, DAG.getEntryNode(), CPIdx,
13394                   MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13395                   false, false, false, 16);
13396   // If the magnitude operand wasn't a constant, we need to AND out the sign.
13397   if (!isa<ConstantFPSDNode>(Op0)) {
13398     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LogicVT, Op0);
13399     Val = DAG.getNode(X86ISD::FAND, dl, LogicVT, Op0, Val);
13400   }
13401   // OR the magnitude value with the sign bit.
13402   Val = DAG.getNode(X86ISD::FOR, dl, LogicVT, Val, SignBit);
13403   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SrcVT, Val,
13404                      DAG.getIntPtrConstant(0, dl));
13405 }
13406
13407 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
13408   SDValue N0 = Op.getOperand(0);
13409   SDLoc dl(Op);
13410   MVT VT = Op.getSimpleValueType();
13411
13412   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
13413   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
13414                                   DAG.getConstant(1, dl, VT));
13415   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, dl, VT));
13416 }
13417
13418 // Check whether an OR'd tree is PTEST-able.
13419 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
13420                                       SelectionDAG &DAG) {
13421   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
13422
13423   if (!Subtarget->hasSSE41())
13424     return SDValue();
13425
13426   if (!Op->hasOneUse())
13427     return SDValue();
13428
13429   SDNode *N = Op.getNode();
13430   SDLoc DL(N);
13431
13432   SmallVector<SDValue, 8> Opnds;
13433   DenseMap<SDValue, unsigned> VecInMap;
13434   SmallVector<SDValue, 8> VecIns;
13435   EVT VT = MVT::Other;
13436
13437   // Recognize a special case where a vector is casted into wide integer to
13438   // test all 0s.
13439   Opnds.push_back(N->getOperand(0));
13440   Opnds.push_back(N->getOperand(1));
13441
13442   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
13443     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
13444     // BFS traverse all OR'd operands.
13445     if (I->getOpcode() == ISD::OR) {
13446       Opnds.push_back(I->getOperand(0));
13447       Opnds.push_back(I->getOperand(1));
13448       // Re-evaluate the number of nodes to be traversed.
13449       e += 2; // 2 more nodes (LHS and RHS) are pushed.
13450       continue;
13451     }
13452
13453     // Quit if a non-EXTRACT_VECTOR_ELT
13454     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
13455       return SDValue();
13456
13457     // Quit if without a constant index.
13458     SDValue Idx = I->getOperand(1);
13459     if (!isa<ConstantSDNode>(Idx))
13460       return SDValue();
13461
13462     SDValue ExtractedFromVec = I->getOperand(0);
13463     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
13464     if (M == VecInMap.end()) {
13465       VT = ExtractedFromVec.getValueType();
13466       // Quit if not 128/256-bit vector.
13467       if (!VT.is128BitVector() && !VT.is256BitVector())
13468         return SDValue();
13469       // Quit if not the same type.
13470       if (VecInMap.begin() != VecInMap.end() &&
13471           VT != VecInMap.begin()->first.getValueType())
13472         return SDValue();
13473       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
13474       VecIns.push_back(ExtractedFromVec);
13475     }
13476     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
13477   }
13478
13479   assert((VT.is128BitVector() || VT.is256BitVector()) &&
13480          "Not extracted from 128-/256-bit vector.");
13481
13482   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
13483
13484   for (DenseMap<SDValue, unsigned>::const_iterator
13485         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
13486     // Quit if not all elements are used.
13487     if (I->second != FullMask)
13488       return SDValue();
13489   }
13490
13491   MVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
13492
13493   // Cast all vectors into TestVT for PTEST.
13494   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
13495     VecIns[i] = DAG.getBitcast(TestVT, VecIns[i]);
13496
13497   // If more than one full vectors are evaluated, OR them first before PTEST.
13498   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
13499     // Each iteration will OR 2 nodes and append the result until there is only
13500     // 1 node left, i.e. the final OR'd value of all vectors.
13501     SDValue LHS = VecIns[Slot];
13502     SDValue RHS = VecIns[Slot + 1];
13503     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
13504   }
13505
13506   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
13507                      VecIns.back(), VecIns.back());
13508 }
13509
13510 /// \brief return true if \c Op has a use that doesn't just read flags.
13511 static bool hasNonFlagsUse(SDValue Op) {
13512   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
13513        ++UI) {
13514     SDNode *User = *UI;
13515     unsigned UOpNo = UI.getOperandNo();
13516     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
13517       // Look pass truncate.
13518       UOpNo = User->use_begin().getOperandNo();
13519       User = *User->use_begin();
13520     }
13521
13522     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
13523         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
13524       return true;
13525   }
13526   return false;
13527 }
13528
13529 /// Emit nodes that will be selected as "test Op0,Op0", or something
13530 /// equivalent.
13531 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
13532                                     SelectionDAG &DAG) const {
13533   if (Op.getValueType() == MVT::i1) {
13534     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
13535     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
13536                        DAG.getConstant(0, dl, MVT::i8));
13537   }
13538   // CF and OF aren't always set the way we want. Determine which
13539   // of these we need.
13540   bool NeedCF = false;
13541   bool NeedOF = false;
13542   switch (X86CC) {
13543   default: break;
13544   case X86::COND_A: case X86::COND_AE:
13545   case X86::COND_B: case X86::COND_BE:
13546     NeedCF = true;
13547     break;
13548   case X86::COND_G: case X86::COND_GE:
13549   case X86::COND_L: case X86::COND_LE:
13550   case X86::COND_O: case X86::COND_NO: {
13551     // Check if we really need to set the
13552     // Overflow flag. If NoSignedWrap is present
13553     // that is not actually needed.
13554     switch (Op->getOpcode()) {
13555     case ISD::ADD:
13556     case ISD::SUB:
13557     case ISD::MUL:
13558     case ISD::SHL: {
13559       const auto *BinNode = cast<BinaryWithFlagsSDNode>(Op.getNode());
13560       if (BinNode->Flags.hasNoSignedWrap())
13561         break;
13562     }
13563     default:
13564       NeedOF = true;
13565       break;
13566     }
13567     break;
13568   }
13569   }
13570   // See if we can use the EFLAGS value from the operand instead of
13571   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
13572   // we prove that the arithmetic won't overflow, we can't use OF or CF.
13573   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
13574     // Emit a CMP with 0, which is the TEST pattern.
13575     //if (Op.getValueType() == MVT::i1)
13576     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
13577     //                     DAG.getConstant(0, MVT::i1));
13578     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13579                        DAG.getConstant(0, dl, Op.getValueType()));
13580   }
13581   unsigned Opcode = 0;
13582   unsigned NumOperands = 0;
13583
13584   // Truncate operations may prevent the merge of the SETCC instruction
13585   // and the arithmetic instruction before it. Attempt to truncate the operands
13586   // of the arithmetic instruction and use a reduced bit-width instruction.
13587   bool NeedTruncation = false;
13588   SDValue ArithOp = Op;
13589   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
13590     SDValue Arith = Op->getOperand(0);
13591     // Both the trunc and the arithmetic op need to have one user each.
13592     if (Arith->hasOneUse())
13593       switch (Arith.getOpcode()) {
13594         default: break;
13595         case ISD::ADD:
13596         case ISD::SUB:
13597         case ISD::AND:
13598         case ISD::OR:
13599         case ISD::XOR: {
13600           NeedTruncation = true;
13601           ArithOp = Arith;
13602         }
13603       }
13604   }
13605
13606   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
13607   // which may be the result of a CAST.  We use the variable 'Op', which is the
13608   // non-casted variable when we check for possible users.
13609   switch (ArithOp.getOpcode()) {
13610   case ISD::ADD:
13611     // Due to an isel shortcoming, be conservative if this add is likely to be
13612     // selected as part of a load-modify-store instruction. When the root node
13613     // in a match is a store, isel doesn't know how to remap non-chain non-flag
13614     // uses of other nodes in the match, such as the ADD in this case. This
13615     // leads to the ADD being left around and reselected, with the result being
13616     // two adds in the output.  Alas, even if none our users are stores, that
13617     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
13618     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
13619     // climbing the DAG back to the root, and it doesn't seem to be worth the
13620     // effort.
13621     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13622          UE = Op.getNode()->use_end(); UI != UE; ++UI)
13623       if (UI->getOpcode() != ISD::CopyToReg &&
13624           UI->getOpcode() != ISD::SETCC &&
13625           UI->getOpcode() != ISD::STORE)
13626         goto default_case;
13627
13628     if (ConstantSDNode *C =
13629         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
13630       // An add of one will be selected as an INC.
13631       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
13632         Opcode = X86ISD::INC;
13633         NumOperands = 1;
13634         break;
13635       }
13636
13637       // An add of negative one (subtract of one) will be selected as a DEC.
13638       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
13639         Opcode = X86ISD::DEC;
13640         NumOperands = 1;
13641         break;
13642       }
13643     }
13644
13645     // Otherwise use a regular EFLAGS-setting add.
13646     Opcode = X86ISD::ADD;
13647     NumOperands = 2;
13648     break;
13649   case ISD::SHL:
13650   case ISD::SRL:
13651     // If we have a constant logical shift that's only used in a comparison
13652     // against zero turn it into an equivalent AND. This allows turning it into
13653     // a TEST instruction later.
13654     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
13655         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
13656       EVT VT = Op.getValueType();
13657       unsigned BitWidth = VT.getSizeInBits();
13658       unsigned ShAmt = Op->getConstantOperandVal(1);
13659       if (ShAmt >= BitWidth) // Avoid undefined shifts.
13660         break;
13661       APInt Mask = ArithOp.getOpcode() == ISD::SRL
13662                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
13663                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
13664       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
13665         break;
13666       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
13667                                 DAG.getConstant(Mask, dl, VT));
13668       DAG.ReplaceAllUsesWith(Op, New);
13669       Op = New;
13670     }
13671     break;
13672
13673   case ISD::AND:
13674     // If the primary and result isn't used, don't bother using X86ISD::AND,
13675     // because a TEST instruction will be better.
13676     if (!hasNonFlagsUse(Op))
13677       break;
13678     // FALL THROUGH
13679   case ISD::SUB:
13680   case ISD::OR:
13681   case ISD::XOR:
13682     // Due to the ISEL shortcoming noted above, be conservative if this op is
13683     // likely to be selected as part of a load-modify-store instruction.
13684     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
13685            UE = Op.getNode()->use_end(); UI != UE; ++UI)
13686       if (UI->getOpcode() == ISD::STORE)
13687         goto default_case;
13688
13689     // Otherwise use a regular EFLAGS-setting instruction.
13690     switch (ArithOp.getOpcode()) {
13691     default: llvm_unreachable("unexpected operator!");
13692     case ISD::SUB: Opcode = X86ISD::SUB; break;
13693     case ISD::XOR: Opcode = X86ISD::XOR; break;
13694     case ISD::AND: Opcode = X86ISD::AND; break;
13695     case ISD::OR: {
13696       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
13697         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
13698         if (EFLAGS.getNode())
13699           return EFLAGS;
13700       }
13701       Opcode = X86ISD::OR;
13702       break;
13703     }
13704     }
13705
13706     NumOperands = 2;
13707     break;
13708   case X86ISD::ADD:
13709   case X86ISD::SUB:
13710   case X86ISD::INC:
13711   case X86ISD::DEC:
13712   case X86ISD::OR:
13713   case X86ISD::XOR:
13714   case X86ISD::AND:
13715     return SDValue(Op.getNode(), 1);
13716   default:
13717   default_case:
13718     break;
13719   }
13720
13721   // If we found that truncation is beneficial, perform the truncation and
13722   // update 'Op'.
13723   if (NeedTruncation) {
13724     EVT VT = Op.getValueType();
13725     SDValue WideVal = Op->getOperand(0);
13726     EVT WideVT = WideVal.getValueType();
13727     unsigned ConvertedOp = 0;
13728     // Use a target machine opcode to prevent further DAGCombine
13729     // optimizations that may separate the arithmetic operations
13730     // from the setcc node.
13731     switch (WideVal.getOpcode()) {
13732       default: break;
13733       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
13734       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
13735       case ISD::AND: ConvertedOp = X86ISD::AND; break;
13736       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
13737       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
13738     }
13739
13740     if (ConvertedOp) {
13741       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13742       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
13743         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
13744         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
13745         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
13746       }
13747     }
13748   }
13749
13750   if (Opcode == 0)
13751     // Emit a CMP with 0, which is the TEST pattern.
13752     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
13753                        DAG.getConstant(0, dl, Op.getValueType()));
13754
13755   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
13756   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
13757
13758   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
13759   DAG.ReplaceAllUsesWith(Op, New);
13760   return SDValue(New.getNode(), 1);
13761 }
13762
13763 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
13764 /// equivalent.
13765 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
13766                                    SDLoc dl, SelectionDAG &DAG) const {
13767   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
13768     if (C->getAPIntValue() == 0)
13769       return EmitTest(Op0, X86CC, dl, DAG);
13770
13771      assert(Op0.getValueType() != MVT::i1 &&
13772             "Unexpected comparison operation for MVT::i1 operands");
13773   }
13774
13775   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
13776        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
13777     // Do the comparison at i32 if it's smaller, besides the Atom case.
13778     // This avoids subregister aliasing issues. Keep the smaller reference
13779     // if we're optimizing for size, however, as that'll allow better folding
13780     // of memory operations.
13781     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
13782         !DAG.getMachineFunction().getFunction()->optForMinSize() &&
13783         !Subtarget->isAtom()) {
13784       unsigned ExtendOp =
13785           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
13786       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
13787       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
13788     }
13789     // Use SUB instead of CMP to enable CSE between SUB and CMP.
13790     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
13791     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
13792                               Op0, Op1);
13793     return SDValue(Sub.getNode(), 1);
13794   }
13795   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
13796 }
13797
13798 /// Convert a comparison if required by the subtarget.
13799 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
13800                                                  SelectionDAG &DAG) const {
13801   // If the subtarget does not support the FUCOMI instruction, floating-point
13802   // comparisons have to be converted.
13803   if (Subtarget->hasCMov() ||
13804       Cmp.getOpcode() != X86ISD::CMP ||
13805       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
13806       !Cmp.getOperand(1).getValueType().isFloatingPoint())
13807     return Cmp;
13808
13809   // The instruction selector will select an FUCOM instruction instead of
13810   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
13811   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
13812   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
13813   SDLoc dl(Cmp);
13814   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
13815   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
13816   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
13817                             DAG.getConstant(8, dl, MVT::i8));
13818   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
13819   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
13820 }
13821
13822 /// The minimum architected relative accuracy is 2^-12. We need one
13823 /// Newton-Raphson step to have a good float result (24 bits of precision).
13824 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
13825                                             DAGCombinerInfo &DCI,
13826                                             unsigned &RefinementSteps,
13827                                             bool &UseOneConstNR) const {
13828   EVT VT = Op.getValueType();
13829   const char *RecipOp;
13830
13831   // SSE1 has rsqrtss and rsqrtps. AVX adds a 256-bit variant for rsqrtps.
13832   // TODO: Add support for AVX512 (v16f32).
13833   // It is likely not profitable to do this for f64 because a double-precision
13834   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
13835   // instructions: convert to single, rsqrtss, convert back to double, refine
13836   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
13837   // along with FMA, this could be a throughput win.
13838   if (VT == MVT::f32 && Subtarget->hasSSE1())
13839     RecipOp = "sqrtf";
13840   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13841            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13842     RecipOp = "vec-sqrtf";
13843   else
13844     return SDValue();
13845
13846   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13847   if (!Recips.isEnabled(RecipOp))
13848     return SDValue();
13849
13850   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13851   UseOneConstNR = false;
13852   return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
13853 }
13854
13855 /// The minimum architected relative accuracy is 2^-12. We need one
13856 /// Newton-Raphson step to have a good float result (24 bits of precision).
13857 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
13858                                             DAGCombinerInfo &DCI,
13859                                             unsigned &RefinementSteps) const {
13860   EVT VT = Op.getValueType();
13861   const char *RecipOp;
13862
13863   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
13864   // TODO: Add support for AVX512 (v16f32).
13865   // It is likely not profitable to do this for f64 because a double-precision
13866   // reciprocal estimate with refinement on x86 prior to FMA requires
13867   // 15 instructions: convert to single, rcpss, convert back to double, refine
13868   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
13869   // along with FMA, this could be a throughput win.
13870   if (VT == MVT::f32 && Subtarget->hasSSE1())
13871     RecipOp = "divf";
13872   else if ((VT == MVT::v4f32 && Subtarget->hasSSE1()) ||
13873            (VT == MVT::v8f32 && Subtarget->hasAVX()))
13874     RecipOp = "vec-divf";
13875   else
13876     return SDValue();
13877
13878   TargetRecip Recips = DCI.DAG.getTarget().Options.Reciprocals;
13879   if (!Recips.isEnabled(RecipOp))
13880     return SDValue();
13881
13882   RefinementSteps = Recips.getRefinementSteps(RecipOp);
13883   return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
13884 }
13885
13886 /// If we have at least two divisions that use the same divisor, convert to
13887 /// multplication by a reciprocal. This may need to be adjusted for a given
13888 /// CPU if a division's cost is not at least twice the cost of a multiplication.
13889 /// This is because we still need one division to calculate the reciprocal and
13890 /// then we need two multiplies by that reciprocal as replacements for the
13891 /// original divisions.
13892 unsigned X86TargetLowering::combineRepeatedFPDivisors() const {
13893   return 2;
13894 }
13895
13896 static bool isAllOnes(SDValue V) {
13897   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
13898   return C && C->isAllOnesValue();
13899 }
13900
13901 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
13902 /// if it's possible.
13903 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
13904                                      SDLoc dl, SelectionDAG &DAG) const {
13905   SDValue Op0 = And.getOperand(0);
13906   SDValue Op1 = And.getOperand(1);
13907   if (Op0.getOpcode() == ISD::TRUNCATE)
13908     Op0 = Op0.getOperand(0);
13909   if (Op1.getOpcode() == ISD::TRUNCATE)
13910     Op1 = Op1.getOperand(0);
13911
13912   SDValue LHS, RHS;
13913   if (Op1.getOpcode() == ISD::SHL)
13914     std::swap(Op0, Op1);
13915   if (Op0.getOpcode() == ISD::SHL) {
13916     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
13917       if (And00C->getZExtValue() == 1) {
13918         // If we looked past a truncate, check that it's only truncating away
13919         // known zeros.
13920         unsigned BitWidth = Op0.getValueSizeInBits();
13921         unsigned AndBitWidth = And.getValueSizeInBits();
13922         if (BitWidth > AndBitWidth) {
13923           APInt Zeros, Ones;
13924           DAG.computeKnownBits(Op0, Zeros, Ones);
13925           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
13926             return SDValue();
13927         }
13928         LHS = Op1;
13929         RHS = Op0.getOperand(1);
13930       }
13931   } else if (Op1.getOpcode() == ISD::Constant) {
13932     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
13933     uint64_t AndRHSVal = AndRHS->getZExtValue();
13934     SDValue AndLHS = Op0;
13935
13936     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
13937       LHS = AndLHS.getOperand(0);
13938       RHS = AndLHS.getOperand(1);
13939     }
13940
13941     // Use BT if the immediate can't be encoded in a TEST instruction.
13942     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
13943       LHS = AndLHS;
13944       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), dl, LHS.getValueType());
13945     }
13946   }
13947
13948   if (LHS.getNode()) {
13949     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
13950     // instruction.  Since the shift amount is in-range-or-undefined, we know
13951     // that doing a bittest on the i32 value is ok.  We extend to i32 because
13952     // the encoding for the i16 version is larger than the i32 version.
13953     // Also promote i16 to i32 for performance / code size reason.
13954     if (LHS.getValueType() == MVT::i8 ||
13955         LHS.getValueType() == MVT::i16)
13956       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
13957
13958     // If the operand types disagree, extend the shift amount to match.  Since
13959     // BT ignores high bits (like shifts) we can use anyextend.
13960     if (LHS.getValueType() != RHS.getValueType())
13961       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
13962
13963     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
13964     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
13965     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13966                        DAG.getConstant(Cond, dl, MVT::i8), BT);
13967   }
13968
13969   return SDValue();
13970 }
13971
13972 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
13973 /// mask CMPs.
13974 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
13975                               SDValue &Op1) {
13976   unsigned SSECC;
13977   bool Swap = false;
13978
13979   // SSE Condition code mapping:
13980   //  0 - EQ
13981   //  1 - LT
13982   //  2 - LE
13983   //  3 - UNORD
13984   //  4 - NEQ
13985   //  5 - NLT
13986   //  6 - NLE
13987   //  7 - ORD
13988   switch (SetCCOpcode) {
13989   default: llvm_unreachable("Unexpected SETCC condition");
13990   case ISD::SETOEQ:
13991   case ISD::SETEQ:  SSECC = 0; break;
13992   case ISD::SETOGT:
13993   case ISD::SETGT:  Swap = true; // Fallthrough
13994   case ISD::SETLT:
13995   case ISD::SETOLT: SSECC = 1; break;
13996   case ISD::SETOGE:
13997   case ISD::SETGE:  Swap = true; // Fallthrough
13998   case ISD::SETLE:
13999   case ISD::SETOLE: SSECC = 2; break;
14000   case ISD::SETUO:  SSECC = 3; break;
14001   case ISD::SETUNE:
14002   case ISD::SETNE:  SSECC = 4; break;
14003   case ISD::SETULE: Swap = true; // Fallthrough
14004   case ISD::SETUGE: SSECC = 5; break;
14005   case ISD::SETULT: Swap = true; // Fallthrough
14006   case ISD::SETUGT: SSECC = 6; break;
14007   case ISD::SETO:   SSECC = 7; break;
14008   case ISD::SETUEQ:
14009   case ISD::SETONE: SSECC = 8; break;
14010   }
14011   if (Swap)
14012     std::swap(Op0, Op1);
14013
14014   return SSECC;
14015 }
14016
14017 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
14018 // ones, and then concatenate the result back.
14019 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
14020   MVT VT = Op.getSimpleValueType();
14021
14022   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
14023          "Unsupported value type for operation");
14024
14025   unsigned NumElems = VT.getVectorNumElements();
14026   SDLoc dl(Op);
14027   SDValue CC = Op.getOperand(2);
14028
14029   // Extract the LHS vectors
14030   SDValue LHS = Op.getOperand(0);
14031   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
14032   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
14033
14034   // Extract the RHS vectors
14035   SDValue RHS = Op.getOperand(1);
14036   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
14037   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
14038
14039   // Issue the operation on the smaller types and concatenate the result back
14040   MVT EltVT = VT.getVectorElementType();
14041   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
14042   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
14043                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
14044                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
14045 }
14046
14047 static SDValue LowerBoolVSETCC_AVX512(SDValue Op, SelectionDAG &DAG) {
14048   SDValue Op0 = Op.getOperand(0);
14049   SDValue Op1 = Op.getOperand(1);
14050   SDValue CC = Op.getOperand(2);
14051   MVT VT = Op.getSimpleValueType();
14052   SDLoc dl(Op);
14053
14054   assert(Op0.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14055          "Unexpected type for boolean compare operation");
14056   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14057   SDValue NotOp0 = DAG.getNode(ISD::XOR, dl, VT, Op0,
14058                                DAG.getConstant(-1, dl, VT));
14059   SDValue NotOp1 = DAG.getNode(ISD::XOR, dl, VT, Op1,
14060                                DAG.getConstant(-1, dl, VT));
14061   switch (SetCCOpcode) {
14062   default: llvm_unreachable("Unexpected SETCC condition");
14063   case ISD::SETEQ:
14064     // (x == y) -> ~(x ^ y)
14065     return DAG.getNode(ISD::XOR, dl, VT,
14066                        DAG.getNode(ISD::XOR, dl, VT, Op0, Op1),
14067                        DAG.getConstant(-1, dl, VT));
14068   case ISD::SETNE:
14069     // (x != y) -> (x ^ y)
14070     return DAG.getNode(ISD::XOR, dl, VT, Op0, Op1);
14071   case ISD::SETUGT:
14072   case ISD::SETGT:
14073     // (x > y) -> (x & ~y)
14074     return DAG.getNode(ISD::AND, dl, VT, Op0, NotOp1);
14075   case ISD::SETULT:
14076   case ISD::SETLT:
14077     // (x < y) -> (~x & y)
14078     return DAG.getNode(ISD::AND, dl, VT, NotOp0, Op1);
14079   case ISD::SETULE:
14080   case ISD::SETLE:
14081     // (x <= y) -> (~x | y)
14082     return DAG.getNode(ISD::OR, dl, VT, NotOp0, Op1);
14083   case ISD::SETUGE:
14084   case ISD::SETGE:
14085     // (x >=y) -> (x | ~y)
14086     return DAG.getNode(ISD::OR, dl, VT, Op0, NotOp1);
14087   }
14088 }
14089
14090 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
14091                                      const X86Subtarget *Subtarget) {
14092   SDValue Op0 = Op.getOperand(0);
14093   SDValue Op1 = Op.getOperand(1);
14094   SDValue CC = Op.getOperand(2);
14095   MVT VT = Op.getSimpleValueType();
14096   SDLoc dl(Op);
14097
14098   assert(Op0.getSimpleValueType().getVectorElementType().getSizeInBits() >= 8 &&
14099          Op.getSimpleValueType().getVectorElementType() == MVT::i1 &&
14100          "Cannot set masked compare for this operation");
14101
14102   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14103   unsigned  Opc = 0;
14104   bool Unsigned = false;
14105   bool Swap = false;
14106   unsigned SSECC;
14107   switch (SetCCOpcode) {
14108   default: llvm_unreachable("Unexpected SETCC condition");
14109   case ISD::SETNE:  SSECC = 4; break;
14110   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
14111   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
14112   case ISD::SETLT:  Swap = true; //fall-through
14113   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
14114   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
14115   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
14116   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
14117   case ISD::SETULE: Unsigned = true; //fall-through
14118   case ISD::SETLE:  SSECC = 2; break;
14119   }
14120
14121   if (Swap)
14122     std::swap(Op0, Op1);
14123   if (Opc)
14124     return DAG.getNode(Opc, dl, VT, Op0, Op1);
14125   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
14126   return DAG.getNode(Opc, dl, VT, Op0, Op1,
14127                      DAG.getConstant(SSECC, dl, MVT::i8));
14128 }
14129
14130 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
14131 /// operand \p Op1.  If non-trivial (for example because it's not constant)
14132 /// return an empty value.
14133 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
14134 {
14135   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
14136   if (!BV)
14137     return SDValue();
14138
14139   MVT VT = Op1.getSimpleValueType();
14140   MVT EVT = VT.getVectorElementType();
14141   unsigned n = VT.getVectorNumElements();
14142   SmallVector<SDValue, 8> ULTOp1;
14143
14144   for (unsigned i = 0; i < n; ++i) {
14145     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
14146     if (!Elt || Elt->isOpaque() || Elt->getSimpleValueType(0) != EVT)
14147       return SDValue();
14148
14149     // Avoid underflow.
14150     APInt Val = Elt->getAPIntValue();
14151     if (Val == 0)
14152       return SDValue();
14153
14154     ULTOp1.push_back(DAG.getConstant(Val - 1, dl, EVT));
14155   }
14156
14157   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
14158 }
14159
14160 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
14161                            SelectionDAG &DAG) {
14162   SDValue Op0 = Op.getOperand(0);
14163   SDValue Op1 = Op.getOperand(1);
14164   SDValue CC = Op.getOperand(2);
14165   MVT VT = Op.getSimpleValueType();
14166   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
14167   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
14168   SDLoc dl(Op);
14169
14170   if (isFP) {
14171 #ifndef NDEBUG
14172     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
14173     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
14174 #endif
14175
14176     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
14177     unsigned Opc = X86ISD::CMPP;
14178     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
14179       assert(VT.getVectorNumElements() <= 16);
14180       Opc = X86ISD::CMPM;
14181     }
14182     // In the two special cases we can't handle, emit two comparisons.
14183     if (SSECC == 8) {
14184       unsigned CC0, CC1;
14185       unsigned CombineOpc;
14186       if (SetCCOpcode == ISD::SETUEQ) {
14187         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
14188       } else {
14189         assert(SetCCOpcode == ISD::SETONE);
14190         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
14191       }
14192
14193       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14194                                  DAG.getConstant(CC0, dl, MVT::i8));
14195       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
14196                                  DAG.getConstant(CC1, dl, MVT::i8));
14197       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
14198     }
14199     // Handle all other FP comparisons here.
14200     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14201                        DAG.getConstant(SSECC, dl, MVT::i8));
14202   }
14203
14204   MVT VTOp0 = Op0.getSimpleValueType();
14205   assert(VTOp0 == Op1.getSimpleValueType() &&
14206          "Expected operands with same type!");
14207   assert(VT.getVectorNumElements() == VTOp0.getVectorNumElements() &&
14208          "Invalid number of packed elements for source and destination!");
14209
14210   if (VT.is128BitVector() && VTOp0.is256BitVector()) {
14211     // On non-AVX512 targets, a vector of MVT::i1 is promoted by the type
14212     // legalizer to a wider vector type.  In the case of 'vsetcc' nodes, the
14213     // legalizer firstly checks if the first operand in input to the setcc has
14214     // a legal type. If so, then it promotes the return type to that same type.
14215     // Otherwise, the return type is promoted to the 'next legal type' which,
14216     // for a vector of MVT::i1 is always a 128-bit integer vector type.
14217     //
14218     // We reach this code only if the following two conditions are met:
14219     // 1. Both return type and operand type have been promoted to wider types
14220     //    by the type legalizer.
14221     // 2. The original operand type has been promoted to a 256-bit vector.
14222     //
14223     // Note that condition 2. only applies for AVX targets.
14224     SDValue NewOp = DAG.getSetCC(dl, VTOp0, Op0, Op1, SetCCOpcode);
14225     return DAG.getZExtOrTrunc(NewOp, dl, VT);
14226   }
14227
14228   // The non-AVX512 code below works under the assumption that source and
14229   // destination types are the same.
14230   assert((Subtarget->hasAVX512() || (VT == VTOp0)) &&
14231          "Value types for source and destination must be the same!");
14232
14233   // Break 256-bit integer vector compare into smaller ones.
14234   if (VT.is256BitVector() && !Subtarget->hasInt256())
14235     return Lower256IntVSETCC(Op, DAG);
14236
14237   MVT OpVT = Op1.getSimpleValueType();
14238   if (OpVT.getVectorElementType() == MVT::i1)
14239     return LowerBoolVSETCC_AVX512(Op, DAG);
14240
14241   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
14242   if (Subtarget->hasAVX512()) {
14243     if (Op1.getSimpleValueType().is512BitVector() ||
14244         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
14245         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
14246       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
14247
14248     // In AVX-512 architecture setcc returns mask with i1 elements,
14249     // But there is no compare instruction for i8 and i16 elements in KNL.
14250     // We are not talking about 512-bit operands in this case, these
14251     // types are illegal.
14252     if (MaskResult &&
14253         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
14254          OpVT.getVectorElementType().getSizeInBits() >= 8))
14255       return DAG.getNode(ISD::TRUNCATE, dl, VT,
14256                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
14257   }
14258
14259   // Lower using XOP integer comparisons.
14260   if ((VT == MVT::v16i8 || VT == MVT::v8i16 ||
14261        VT == MVT::v4i32 || VT == MVT::v2i64) && Subtarget->hasXOP()) {
14262     // Translate compare code to XOP PCOM compare mode.
14263     unsigned CmpMode = 0;
14264     switch (SetCCOpcode) {
14265     default: llvm_unreachable("Unexpected SETCC condition");
14266     case ISD::SETULT:
14267     case ISD::SETLT: CmpMode = 0x00; break;
14268     case ISD::SETULE:
14269     case ISD::SETLE: CmpMode = 0x01; break;
14270     case ISD::SETUGT:
14271     case ISD::SETGT: CmpMode = 0x02; break;
14272     case ISD::SETUGE:
14273     case ISD::SETGE: CmpMode = 0x03; break;
14274     case ISD::SETEQ: CmpMode = 0x04; break;
14275     case ISD::SETNE: CmpMode = 0x05; break;
14276     }
14277
14278     // Are we comparing unsigned or signed integers?
14279     unsigned Opc = ISD::isUnsignedIntSetCC(SetCCOpcode)
14280       ? X86ISD::VPCOMU : X86ISD::VPCOM;
14281
14282     return DAG.getNode(Opc, dl, VT, Op0, Op1,
14283                        DAG.getConstant(CmpMode, dl, MVT::i8));
14284   }
14285
14286   // We are handling one of the integer comparisons here.  Since SSE only has
14287   // GT and EQ comparisons for integer, swapping operands and multiple
14288   // operations may be required for some comparisons.
14289   unsigned Opc;
14290   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
14291   bool Subus = false;
14292
14293   switch (SetCCOpcode) {
14294   default: llvm_unreachable("Unexpected SETCC condition");
14295   case ISD::SETNE:  Invert = true;
14296   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
14297   case ISD::SETLT:  Swap = true;
14298   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
14299   case ISD::SETGE:  Swap = true;
14300   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
14301                     Invert = true; break;
14302   case ISD::SETULT: Swap = true;
14303   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
14304                     FlipSigns = true; break;
14305   case ISD::SETUGE: Swap = true;
14306   case ISD::SETULE: Opc = X86ISD::PCMPGT;
14307                     FlipSigns = true; Invert = true; break;
14308   }
14309
14310   // Special case: Use min/max operations for SETULE/SETUGE
14311   MVT VET = VT.getVectorElementType();
14312   bool hasMinMax =
14313        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
14314     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
14315
14316   if (hasMinMax) {
14317     switch (SetCCOpcode) {
14318     default: break;
14319     case ISD::SETULE: Opc = ISD::UMIN; MinMax = true; break;
14320     case ISD::SETUGE: Opc = ISD::UMAX; MinMax = true; break;
14321     }
14322
14323     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
14324   }
14325
14326   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
14327   if (!MinMax && hasSubus) {
14328     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
14329     // Op0 u<= Op1:
14330     //   t = psubus Op0, Op1
14331     //   pcmpeq t, <0..0>
14332     switch (SetCCOpcode) {
14333     default: break;
14334     case ISD::SETULT: {
14335       // If the comparison is against a constant we can turn this into a
14336       // setule.  With psubus, setule does not require a swap.  This is
14337       // beneficial because the constant in the register is no longer
14338       // destructed as the destination so it can be hoisted out of a loop.
14339       // Only do this pre-AVX since vpcmp* is no longer destructive.
14340       if (Subtarget->hasAVX())
14341         break;
14342       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
14343       if (ULEOp1.getNode()) {
14344         Op1 = ULEOp1;
14345         Subus = true; Invert = false; Swap = false;
14346       }
14347       break;
14348     }
14349     // Psubus is better than flip-sign because it requires no inversion.
14350     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
14351     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
14352     }
14353
14354     if (Subus) {
14355       Opc = X86ISD::SUBUS;
14356       FlipSigns = false;
14357     }
14358   }
14359
14360   if (Swap)
14361     std::swap(Op0, Op1);
14362
14363   // Check that the operation in question is available (most are plain SSE2,
14364   // but PCMPGTQ and PCMPEQQ have different requirements).
14365   if (VT == MVT::v2i64) {
14366     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
14367       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
14368
14369       // First cast everything to the right type.
14370       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14371       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14372
14373       // Since SSE has no unsigned integer comparisons, we need to flip the sign
14374       // bits of the inputs before performing those operations. The lower
14375       // compare is always unsigned.
14376       SDValue SB;
14377       if (FlipSigns) {
14378         SB = DAG.getConstant(0x80000000U, dl, MVT::v4i32);
14379       } else {
14380         SDValue Sign = DAG.getConstant(0x80000000U, dl, MVT::i32);
14381         SDValue Zero = DAG.getConstant(0x00000000U, dl, MVT::i32);
14382         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
14383                          Sign, Zero, Sign, Zero);
14384       }
14385       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
14386       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
14387
14388       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
14389       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
14390       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
14391
14392       // Create masks for only the low parts/high parts of the 64 bit integers.
14393       static const int MaskHi[] = { 1, 1, 3, 3 };
14394       static const int MaskLo[] = { 0, 0, 2, 2 };
14395       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
14396       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
14397       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
14398
14399       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
14400       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
14401
14402       if (Invert)
14403         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14404
14405       return DAG.getBitcast(VT, Result);
14406     }
14407
14408     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
14409       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
14410       // pcmpeqd + pshufd + pand.
14411       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
14412
14413       // First cast everything to the right type.
14414       Op0 = DAG.getBitcast(MVT::v4i32, Op0);
14415       Op1 = DAG.getBitcast(MVT::v4i32, Op1);
14416
14417       // Do the compare.
14418       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
14419
14420       // Make sure the lower and upper halves are both all-ones.
14421       static const int Mask[] = { 1, 0, 3, 2 };
14422       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
14423       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
14424
14425       if (Invert)
14426         Result = DAG.getNOT(dl, Result, MVT::v4i32);
14427
14428       return DAG.getBitcast(VT, Result);
14429     }
14430   }
14431
14432   // Since SSE has no unsigned integer comparisons, we need to flip the sign
14433   // bits of the inputs before performing those operations.
14434   if (FlipSigns) {
14435     MVT EltVT = VT.getVectorElementType();
14436     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), dl,
14437                                  VT);
14438     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
14439     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
14440   }
14441
14442   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
14443
14444   // If the logical-not of the result is required, perform that now.
14445   if (Invert)
14446     Result = DAG.getNOT(dl, Result, VT);
14447
14448   if (MinMax)
14449     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
14450
14451   if (Subus)
14452     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
14453                          getZeroVector(VT, Subtarget, DAG, dl));
14454
14455   return Result;
14456 }
14457
14458 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
14459
14460   MVT VT = Op.getSimpleValueType();
14461
14462   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
14463
14464   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
14465          && "SetCC type must be 8-bit or 1-bit integer");
14466   SDValue Op0 = Op.getOperand(0);
14467   SDValue Op1 = Op.getOperand(1);
14468   SDLoc dl(Op);
14469   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
14470
14471   // Optimize to BT if possible.
14472   // Lower (X & (1 << N)) == 0 to BT(X, N).
14473   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
14474   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
14475   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
14476       Op1.getOpcode() == ISD::Constant &&
14477       cast<ConstantSDNode>(Op1)->isNullValue() &&
14478       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14479     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
14480     if (NewSetCC.getNode()) {
14481       if (VT == MVT::i1)
14482         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
14483       return NewSetCC;
14484     }
14485   }
14486
14487   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
14488   // these.
14489   if (Op1.getOpcode() == ISD::Constant &&
14490       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
14491        cast<ConstantSDNode>(Op1)->isNullValue()) &&
14492       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14493
14494     // If the input is a setcc, then reuse the input setcc or use a new one with
14495     // the inverted condition.
14496     if (Op0.getOpcode() == X86ISD::SETCC) {
14497       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
14498       bool Invert = (CC == ISD::SETNE) ^
14499         cast<ConstantSDNode>(Op1)->isNullValue();
14500       if (!Invert)
14501         return Op0;
14502
14503       CCode = X86::GetOppositeBranchCondition(CCode);
14504       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14505                                   DAG.getConstant(CCode, dl, MVT::i8),
14506                                   Op0.getOperand(1));
14507       if (VT == MVT::i1)
14508         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14509       return SetCC;
14510     }
14511   }
14512   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
14513       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
14514       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
14515
14516     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
14517     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, dl, MVT::i1), NewCC);
14518   }
14519
14520   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
14521   unsigned X86CC = TranslateX86CC(CC, dl, isFP, Op0, Op1, DAG);
14522   if (X86CC == X86::COND_INVALID)
14523     return SDValue();
14524
14525   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
14526   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
14527   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14528                               DAG.getConstant(X86CC, dl, MVT::i8), EFLAGS);
14529   if (VT == MVT::i1)
14530     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
14531   return SetCC;
14532 }
14533
14534 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
14535 static bool isX86LogicalCmp(SDValue Op) {
14536   unsigned Opc = Op.getNode()->getOpcode();
14537   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
14538       Opc == X86ISD::SAHF)
14539     return true;
14540   if (Op.getResNo() == 1 &&
14541       (Opc == X86ISD::ADD ||
14542        Opc == X86ISD::SUB ||
14543        Opc == X86ISD::ADC ||
14544        Opc == X86ISD::SBB ||
14545        Opc == X86ISD::SMUL ||
14546        Opc == X86ISD::UMUL ||
14547        Opc == X86ISD::INC ||
14548        Opc == X86ISD::DEC ||
14549        Opc == X86ISD::OR ||
14550        Opc == X86ISD::XOR ||
14551        Opc == X86ISD::AND))
14552     return true;
14553
14554   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
14555     return true;
14556
14557   return false;
14558 }
14559
14560 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
14561   if (V.getOpcode() != ISD::TRUNCATE)
14562     return false;
14563
14564   SDValue VOp0 = V.getOperand(0);
14565   unsigned InBits = VOp0.getValueSizeInBits();
14566   unsigned Bits = V.getValueSizeInBits();
14567   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
14568 }
14569
14570 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
14571   bool addTest = true;
14572   SDValue Cond  = Op.getOperand(0);
14573   SDValue Op1 = Op.getOperand(1);
14574   SDValue Op2 = Op.getOperand(2);
14575   SDLoc DL(Op);
14576   MVT VT = Op1.getSimpleValueType();
14577   SDValue CC;
14578
14579   // Lower FP selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
14580   // are available or VBLENDV if AVX is available.
14581   // Otherwise FP cmovs get lowered into a less efficient branch sequence later.
14582   if (Cond.getOpcode() == ISD::SETCC &&
14583       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
14584        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
14585       VT == Cond.getOperand(0).getSimpleValueType() && Cond->hasOneUse()) {
14586     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
14587     int SSECC = translateX86FSETCC(
14588         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
14589
14590     if (SSECC != 8) {
14591       if (Subtarget->hasAVX512()) {
14592         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
14593                                   DAG.getConstant(SSECC, DL, MVT::i8));
14594         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
14595       }
14596
14597       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
14598                                 DAG.getConstant(SSECC, DL, MVT::i8));
14599
14600       // If we have AVX, we can use a variable vector select (VBLENDV) instead
14601       // of 3 logic instructions for size savings and potentially speed.
14602       // Unfortunately, there is no scalar form of VBLENDV.
14603
14604       // If either operand is a constant, don't try this. We can expect to
14605       // optimize away at least one of the logic instructions later in that
14606       // case, so that sequence would be faster than a variable blend.
14607
14608       // BLENDV was introduced with SSE 4.1, but the 2 register form implicitly
14609       // uses XMM0 as the selection register. That may need just as many
14610       // instructions as the AND/ANDN/OR sequence due to register moves, so
14611       // don't bother.
14612
14613       if (Subtarget->hasAVX() &&
14614           !isa<ConstantFPSDNode>(Op1) && !isa<ConstantFPSDNode>(Op2)) {
14615
14616         // Convert to vectors, do a VSELECT, and convert back to scalar.
14617         // All of the conversions should be optimized away.
14618
14619         MVT VecVT = VT == MVT::f32 ? MVT::v4f32 : MVT::v2f64;
14620         SDValue VOp1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op1);
14621         SDValue VOp2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Op2);
14622         SDValue VCmp = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, VecVT, Cmp);
14623
14624         MVT VCmpVT = VT == MVT::f32 ? MVT::v4i32 : MVT::v2i64;
14625         VCmp = DAG.getBitcast(VCmpVT, VCmp);
14626
14627         SDValue VSel = DAG.getNode(ISD::VSELECT, DL, VecVT, VCmp, VOp1, VOp2);
14628
14629         return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, VT,
14630                            VSel, DAG.getIntPtrConstant(0, DL));
14631       }
14632       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
14633       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
14634       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
14635     }
14636   }
14637
14638   if (VT.isVector() && VT.getVectorElementType() == MVT::i1) {
14639     SDValue Op1Scalar;
14640     if (ISD::isBuildVectorOfConstantSDNodes(Op1.getNode()))
14641       Op1Scalar = ConvertI1VectorToInteger(Op1, DAG);
14642     else if (Op1.getOpcode() == ISD::BITCAST && Op1.getOperand(0))
14643       Op1Scalar = Op1.getOperand(0);
14644     SDValue Op2Scalar;
14645     if (ISD::isBuildVectorOfConstantSDNodes(Op2.getNode()))
14646       Op2Scalar = ConvertI1VectorToInteger(Op2, DAG);
14647     else if (Op2.getOpcode() == ISD::BITCAST && Op2.getOperand(0))
14648       Op2Scalar = Op2.getOperand(0);
14649     if (Op1Scalar.getNode() && Op2Scalar.getNode()) {
14650       SDValue newSelect = DAG.getNode(ISD::SELECT, DL,
14651                                       Op1Scalar.getValueType(),
14652                                       Cond, Op1Scalar, Op2Scalar);
14653       if (newSelect.getValueSizeInBits() == VT.getSizeInBits())
14654         return DAG.getBitcast(VT, newSelect);
14655       SDValue ExtVec = DAG.getBitcast(MVT::v8i1, newSelect);
14656       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, ExtVec,
14657                          DAG.getIntPtrConstant(0, DL));
14658     }
14659   }
14660
14661   if (VT == MVT::v4i1 || VT == MVT::v2i1) {
14662     SDValue zeroConst = DAG.getIntPtrConstant(0, DL);
14663     Op1 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14664                       DAG.getUNDEF(MVT::v8i1), Op1, zeroConst);
14665     Op2 = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, MVT::v8i1,
14666                       DAG.getUNDEF(MVT::v8i1), Op2, zeroConst);
14667     SDValue newSelect = DAG.getNode(ISD::SELECT, DL, MVT::v8i1,
14668                                     Cond, Op1, Op2);
14669     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, newSelect, zeroConst);
14670   }
14671
14672   if (Cond.getOpcode() == ISD::SETCC) {
14673     SDValue NewCond = LowerSETCC(Cond, DAG);
14674     if (NewCond.getNode())
14675       Cond = NewCond;
14676   }
14677
14678   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
14679   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
14680   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
14681   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
14682   if (Cond.getOpcode() == X86ISD::SETCC &&
14683       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
14684       isZero(Cond.getOperand(1).getOperand(1))) {
14685     SDValue Cmp = Cond.getOperand(1);
14686
14687     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
14688
14689     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
14690         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
14691       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
14692
14693       SDValue CmpOp0 = Cmp.getOperand(0);
14694       // Apply further optimizations for special cases
14695       // (select (x != 0), -1, 0) -> neg & sbb
14696       // (select (x == 0), 0, -1) -> neg & sbb
14697       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
14698         if (YC->isNullValue() &&
14699             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
14700           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
14701           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
14702                                     DAG.getConstant(0, DL,
14703                                                     CmpOp0.getValueType()),
14704                                     CmpOp0);
14705           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14706                                     DAG.getConstant(X86::COND_B, DL, MVT::i8),
14707                                     SDValue(Neg.getNode(), 1));
14708           return Res;
14709         }
14710
14711       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
14712                         CmpOp0, DAG.getConstant(1, DL, CmpOp0.getValueType()));
14713       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
14714
14715       SDValue Res =   // Res = 0 or -1.
14716         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14717                     DAG.getConstant(X86::COND_B, DL, MVT::i8), Cmp);
14718
14719       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
14720         Res = DAG.getNOT(DL, Res, Res.getValueType());
14721
14722       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
14723       if (!N2C || !N2C->isNullValue())
14724         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
14725       return Res;
14726     }
14727   }
14728
14729   // Look past (and (setcc_carry (cmp ...)), 1).
14730   if (Cond.getOpcode() == ISD::AND &&
14731       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
14732     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
14733     if (C && C->getAPIntValue() == 1)
14734       Cond = Cond.getOperand(0);
14735   }
14736
14737   // If condition flag is set by a X86ISD::CMP, then use it as the condition
14738   // setting operand in place of the X86ISD::SETCC.
14739   unsigned CondOpcode = Cond.getOpcode();
14740   if (CondOpcode == X86ISD::SETCC ||
14741       CondOpcode == X86ISD::SETCC_CARRY) {
14742     CC = Cond.getOperand(0);
14743
14744     SDValue Cmp = Cond.getOperand(1);
14745     unsigned Opc = Cmp.getOpcode();
14746     MVT VT = Op.getSimpleValueType();
14747
14748     bool IllegalFPCMov = false;
14749     if (VT.isFloatingPoint() && !VT.isVector() &&
14750         !isScalarFPTypeInSSEReg(VT))  // FPStack?
14751       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
14752
14753     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
14754         Opc == X86ISD::BT) { // FIXME
14755       Cond = Cmp;
14756       addTest = false;
14757     }
14758   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
14759              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
14760              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
14761               Cond.getOperand(0).getValueType() != MVT::i8)) {
14762     SDValue LHS = Cond.getOperand(0);
14763     SDValue RHS = Cond.getOperand(1);
14764     unsigned X86Opcode;
14765     unsigned X86Cond;
14766     SDVTList VTs;
14767     switch (CondOpcode) {
14768     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
14769     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
14770     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
14771     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
14772     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
14773     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
14774     default: llvm_unreachable("unexpected overflowing operator");
14775     }
14776     if (CondOpcode == ISD::UMULO)
14777       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
14778                           MVT::i32);
14779     else
14780       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
14781
14782     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
14783
14784     if (CondOpcode == ISD::UMULO)
14785       Cond = X86Op.getValue(2);
14786     else
14787       Cond = X86Op.getValue(1);
14788
14789     CC = DAG.getConstant(X86Cond, DL, MVT::i8);
14790     addTest = false;
14791   }
14792
14793   if (addTest) {
14794     // Look past the truncate if the high bits are known zero.
14795     if (isTruncWithZeroHighBitsInput(Cond, DAG))
14796       Cond = Cond.getOperand(0);
14797
14798     // We know the result of AND is compared against zero. Try to match
14799     // it to BT.
14800     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
14801       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
14802       if (NewSetCC.getNode()) {
14803         CC = NewSetCC.getOperand(0);
14804         Cond = NewSetCC.getOperand(1);
14805         addTest = false;
14806       }
14807     }
14808   }
14809
14810   if (addTest) {
14811     CC = DAG.getConstant(X86::COND_NE, DL, MVT::i8);
14812     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
14813   }
14814
14815   // a <  b ? -1 :  0 -> RES = ~setcc_carry
14816   // a <  b ?  0 : -1 -> RES = setcc_carry
14817   // a >= b ? -1 :  0 -> RES = setcc_carry
14818   // a >= b ?  0 : -1 -> RES = ~setcc_carry
14819   if (Cond.getOpcode() == X86ISD::SUB) {
14820     Cond = ConvertCmpIfNecessary(Cond, DAG);
14821     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
14822
14823     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
14824         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
14825       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
14826                                 DAG.getConstant(X86::COND_B, DL, MVT::i8),
14827                                 Cond);
14828       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
14829         return DAG.getNOT(DL, Res, Res.getValueType());
14830       return Res;
14831     }
14832   }
14833
14834   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
14835   // widen the cmov and push the truncate through. This avoids introducing a new
14836   // branch during isel and doesn't add any extensions.
14837   if (Op.getValueType() == MVT::i8 &&
14838       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
14839     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
14840     if (T1.getValueType() == T2.getValueType() &&
14841         // Blacklist CopyFromReg to avoid partial register stalls.
14842         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
14843       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
14844       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
14845       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
14846     }
14847   }
14848
14849   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
14850   // condition is true.
14851   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
14852   SDValue Ops[] = { Op2, Op1, CC, Cond };
14853   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
14854 }
14855
14856 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op,
14857                                        const X86Subtarget *Subtarget,
14858                                        SelectionDAG &DAG) {
14859   MVT VT = Op->getSimpleValueType(0);
14860   SDValue In = Op->getOperand(0);
14861   MVT InVT = In.getSimpleValueType();
14862   MVT VTElt = VT.getVectorElementType();
14863   MVT InVTElt = InVT.getVectorElementType();
14864   SDLoc dl(Op);
14865
14866   // SKX processor
14867   if ((InVTElt == MVT::i1) &&
14868       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
14869         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
14870
14871        ((Subtarget->hasBWI() && VT.is512BitVector() &&
14872         VTElt.getSizeInBits() <= 16)) ||
14873
14874        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
14875         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
14876
14877        ((Subtarget->hasDQI() && VT.is512BitVector() &&
14878         VTElt.getSizeInBits() >= 32))))
14879     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14880
14881   unsigned int NumElts = VT.getVectorNumElements();
14882
14883   if (NumElts != 8 && NumElts != 16 && !Subtarget->hasBWI())
14884     return SDValue();
14885
14886   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
14887     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
14888       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
14889     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14890   }
14891
14892   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
14893   MVT ExtVT = NumElts == 8 ? MVT::v8i64 : MVT::v16i32;
14894   SDValue NegOne =
14895    DAG.getConstant(APInt::getAllOnesValue(ExtVT.getScalarSizeInBits()), dl,
14896                    ExtVT);
14897   SDValue Zero =
14898    DAG.getConstant(APInt::getNullValue(ExtVT.getScalarSizeInBits()), dl, ExtVT);
14899
14900   SDValue V = DAG.getNode(ISD::VSELECT, dl, ExtVT, In, NegOne, Zero);
14901   if (VT.is512BitVector())
14902     return V;
14903   return DAG.getNode(X86ISD::VTRUNC, dl, VT, V);
14904 }
14905
14906 static SDValue LowerSIGN_EXTEND_VECTOR_INREG(SDValue Op,
14907                                              const X86Subtarget *Subtarget,
14908                                              SelectionDAG &DAG) {
14909   SDValue In = Op->getOperand(0);
14910   MVT VT = Op->getSimpleValueType(0);
14911   MVT InVT = In.getSimpleValueType();
14912   assert(VT.getSizeInBits() == InVT.getSizeInBits());
14913
14914   MVT InSVT = InVT.getVectorElementType();
14915   assert(VT.getVectorElementType().getSizeInBits() > InSVT.getSizeInBits());
14916
14917   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
14918     return SDValue();
14919   if (InSVT != MVT::i32 && InSVT != MVT::i16 && InSVT != MVT::i8)
14920     return SDValue();
14921
14922   SDLoc dl(Op);
14923
14924   // SSE41 targets can use the pmovsx* instructions directly.
14925   if (Subtarget->hasSSE41())
14926     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14927
14928   // pre-SSE41 targets unpack lower lanes and then sign-extend using SRAI.
14929   SDValue Curr = In;
14930   MVT CurrVT = InVT;
14931
14932   // As SRAI is only available on i16/i32 types, we expand only up to i32
14933   // and handle i64 separately.
14934   while (CurrVT != VT && CurrVT.getVectorElementType() != MVT::i32) {
14935     Curr = DAG.getNode(X86ISD::UNPCKL, dl, CurrVT, DAG.getUNDEF(CurrVT), Curr);
14936     MVT CurrSVT = MVT::getIntegerVT(CurrVT.getScalarSizeInBits() * 2);
14937     CurrVT = MVT::getVectorVT(CurrSVT, CurrVT.getVectorNumElements() / 2);
14938     Curr = DAG.getBitcast(CurrVT, Curr);
14939   }
14940
14941   SDValue SignExt = Curr;
14942   if (CurrVT != InVT) {
14943     unsigned SignExtShift =
14944         CurrVT.getVectorElementType().getSizeInBits() - InSVT.getSizeInBits();
14945     SignExt = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14946                           DAG.getConstant(SignExtShift, dl, MVT::i8));
14947   }
14948
14949   if (CurrVT == VT)
14950     return SignExt;
14951
14952   if (VT == MVT::v2i64 && CurrVT == MVT::v4i32) {
14953     SDValue Sign = DAG.getNode(X86ISD::VSRAI, dl, CurrVT, Curr,
14954                                DAG.getConstant(31, dl, MVT::i8));
14955     SDValue Ext = DAG.getVectorShuffle(CurrVT, dl, SignExt, Sign, {0, 4, 1, 5});
14956     return DAG.getBitcast(VT, Ext);
14957   }
14958
14959   return SDValue();
14960 }
14961
14962 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
14963                                 SelectionDAG &DAG) {
14964   MVT VT = Op->getSimpleValueType(0);
14965   SDValue In = Op->getOperand(0);
14966   MVT InVT = In.getSimpleValueType();
14967   SDLoc dl(Op);
14968
14969   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
14970     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
14971
14972   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
14973       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
14974       (VT != MVT::v16i16 || InVT != MVT::v16i8))
14975     return SDValue();
14976
14977   if (Subtarget->hasInt256())
14978     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
14979
14980   // Optimize vectors in AVX mode
14981   // Sign extend  v8i16 to v8i32 and
14982   //              v4i32 to v4i64
14983   //
14984   // Divide input vector into two parts
14985   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
14986   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
14987   // concat the vectors to original VT
14988
14989   unsigned NumElems = InVT.getVectorNumElements();
14990   SDValue Undef = DAG.getUNDEF(InVT);
14991
14992   SmallVector<int,8> ShufMask1(NumElems, -1);
14993   for (unsigned i = 0; i != NumElems/2; ++i)
14994     ShufMask1[i] = i;
14995
14996   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
14997
14998   SmallVector<int,8> ShufMask2(NumElems, -1);
14999   for (unsigned i = 0; i != NumElems/2; ++i)
15000     ShufMask2[i] = i + NumElems/2;
15001
15002   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
15003
15004   MVT HalfVT = MVT::getVectorVT(VT.getVectorElementType(),
15005                                 VT.getVectorNumElements()/2);
15006
15007   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
15008   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
15009
15010   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
15011 }
15012
15013 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
15014 // may emit an illegal shuffle but the expansion is still better than scalar
15015 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
15016 // we'll emit a shuffle and a arithmetic shift.
15017 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
15018 // TODO: It is possible to support ZExt by zeroing the undef values during
15019 // the shuffle phase or after the shuffle.
15020 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
15021                                  SelectionDAG &DAG) {
15022   MVT RegVT = Op.getSimpleValueType();
15023   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
15024   assert(RegVT.isInteger() &&
15025          "We only custom lower integer vector sext loads.");
15026
15027   // Nothing useful we can do without SSE2 shuffles.
15028   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
15029
15030   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
15031   SDLoc dl(Ld);
15032   EVT MemVT = Ld->getMemoryVT();
15033   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15034   unsigned RegSz = RegVT.getSizeInBits();
15035
15036   ISD::LoadExtType Ext = Ld->getExtensionType();
15037
15038   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
15039          && "Only anyext and sext are currently implemented.");
15040   assert(MemVT != RegVT && "Cannot extend to the same type");
15041   assert(MemVT.isVector() && "Must load a vector from memory");
15042
15043   unsigned NumElems = RegVT.getVectorNumElements();
15044   unsigned MemSz = MemVT.getSizeInBits();
15045   assert(RegSz > MemSz && "Register size must be greater than the mem size");
15046
15047   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
15048     // The only way in which we have a legal 256-bit vector result but not the
15049     // integer 256-bit operations needed to directly lower a sextload is if we
15050     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
15051     // a 128-bit vector and a normal sign_extend to 256-bits that should get
15052     // correctly legalized. We do this late to allow the canonical form of
15053     // sextload to persist throughout the rest of the DAG combiner -- it wants
15054     // to fold together any extensions it can, and so will fuse a sign_extend
15055     // of an sextload into a sextload targeting a wider value.
15056     SDValue Load;
15057     if (MemSz == 128) {
15058       // Just switch this to a normal load.
15059       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
15060                                        "it must be a legal 128-bit vector "
15061                                        "type!");
15062       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
15063                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
15064                   Ld->isInvariant(), Ld->getAlignment());
15065     } else {
15066       assert(MemSz < 128 &&
15067              "Can't extend a type wider than 128 bits to a 256 bit vector!");
15068       // Do an sext load to a 128-bit vector type. We want to use the same
15069       // number of elements, but elements half as wide. This will end up being
15070       // recursively lowered by this routine, but will succeed as we definitely
15071       // have all the necessary features if we're using AVX1.
15072       EVT HalfEltVT =
15073           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
15074       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
15075       Load =
15076           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
15077                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
15078                          Ld->isNonTemporal(), Ld->isInvariant(),
15079                          Ld->getAlignment());
15080     }
15081
15082     // Replace chain users with the new chain.
15083     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
15084     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
15085
15086     // Finally, do a normal sign-extend to the desired register.
15087     return DAG.getSExtOrTrunc(Load, dl, RegVT);
15088   }
15089
15090   // All sizes must be a power of two.
15091   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
15092          "Non-power-of-two elements are not custom lowered!");
15093
15094   // Attempt to load the original value using scalar loads.
15095   // Find the largest scalar type that divides the total loaded size.
15096   MVT SclrLoadTy = MVT::i8;
15097   for (MVT Tp : MVT::integer_valuetypes()) {
15098     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
15099       SclrLoadTy = Tp;
15100     }
15101   }
15102
15103   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
15104   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
15105       (64 <= MemSz))
15106     SclrLoadTy = MVT::f64;
15107
15108   // Calculate the number of scalar loads that we need to perform
15109   // in order to load our vector from memory.
15110   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
15111
15112   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
15113          "Can only lower sext loads with a single scalar load!");
15114
15115   unsigned loadRegZize = RegSz;
15116   if (Ext == ISD::SEXTLOAD && RegSz >= 256)
15117     loadRegZize = 128;
15118
15119   // Represent our vector as a sequence of elements which are the
15120   // largest scalar that we can load.
15121   EVT LoadUnitVecVT = EVT::getVectorVT(
15122       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
15123
15124   // Represent the data using the same element type that is stored in
15125   // memory. In practice, we ''widen'' MemVT.
15126   EVT WideVecVT =
15127       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
15128                        loadRegZize / MemVT.getScalarSizeInBits());
15129
15130   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
15131          "Invalid vector type");
15132
15133   // We can't shuffle using an illegal type.
15134   assert(TLI.isTypeLegal(WideVecVT) &&
15135          "We only lower types that form legal widened vector types");
15136
15137   SmallVector<SDValue, 8> Chains;
15138   SDValue Ptr = Ld->getBasePtr();
15139   SDValue Increment = DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, dl,
15140                                       TLI.getPointerTy(DAG.getDataLayout()));
15141   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
15142
15143   for (unsigned i = 0; i < NumLoads; ++i) {
15144     // Perform a single load.
15145     SDValue ScalarLoad =
15146         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
15147                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
15148                     Ld->getAlignment());
15149     Chains.push_back(ScalarLoad.getValue(1));
15150     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
15151     // another round of DAGCombining.
15152     if (i == 0)
15153       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
15154     else
15155       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
15156                         ScalarLoad, DAG.getIntPtrConstant(i, dl));
15157
15158     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
15159   }
15160
15161   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
15162
15163   // Bitcast the loaded value to a vector of the original element type, in
15164   // the size of the target vector type.
15165   SDValue SlicedVec = DAG.getBitcast(WideVecVT, Res);
15166   unsigned SizeRatio = RegSz / MemSz;
15167
15168   if (Ext == ISD::SEXTLOAD) {
15169     // If we have SSE4.1, we can directly emit a VSEXT node.
15170     if (Subtarget->hasSSE41()) {
15171       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
15172       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15173       return Sext;
15174     }
15175
15176     // Otherwise we'll use SIGN_EXTEND_VECTOR_INREG to sign extend the lowest
15177     // lanes.
15178     assert(TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND_VECTOR_INREG, RegVT) &&
15179            "We can't implement a sext load without SIGN_EXTEND_VECTOR_INREG!");
15180
15181     SDValue Shuff = DAG.getSignExtendVectorInReg(SlicedVec, dl, RegVT);
15182     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15183     return Shuff;
15184   }
15185
15186   // Redistribute the loaded elements into the different locations.
15187   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
15188   for (unsigned i = 0; i != NumElems; ++i)
15189     ShuffleVec[i * SizeRatio] = i;
15190
15191   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
15192                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
15193
15194   // Bitcast to the requested type.
15195   Shuff = DAG.getBitcast(RegVT, Shuff);
15196   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
15197   return Shuff;
15198 }
15199
15200 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
15201 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
15202 // from the AND / OR.
15203 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
15204   Opc = Op.getOpcode();
15205   if (Opc != ISD::OR && Opc != ISD::AND)
15206     return false;
15207   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15208           Op.getOperand(0).hasOneUse() &&
15209           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
15210           Op.getOperand(1).hasOneUse());
15211 }
15212
15213 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
15214 // 1 and that the SETCC node has a single use.
15215 static bool isXor1OfSetCC(SDValue Op) {
15216   if (Op.getOpcode() != ISD::XOR)
15217     return false;
15218   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
15219   if (N1C && N1C->getAPIntValue() == 1) {
15220     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
15221       Op.getOperand(0).hasOneUse();
15222   }
15223   return false;
15224 }
15225
15226 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
15227   bool addTest = true;
15228   SDValue Chain = Op.getOperand(0);
15229   SDValue Cond  = Op.getOperand(1);
15230   SDValue Dest  = Op.getOperand(2);
15231   SDLoc dl(Op);
15232   SDValue CC;
15233   bool Inverted = false;
15234
15235   if (Cond.getOpcode() == ISD::SETCC) {
15236     // Check for setcc([su]{add,sub,mul}o == 0).
15237     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
15238         isa<ConstantSDNode>(Cond.getOperand(1)) &&
15239         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
15240         Cond.getOperand(0).getResNo() == 1 &&
15241         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
15242          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
15243          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
15244          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
15245          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
15246          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
15247       Inverted = true;
15248       Cond = Cond.getOperand(0);
15249     } else {
15250       SDValue NewCond = LowerSETCC(Cond, DAG);
15251       if (NewCond.getNode())
15252         Cond = NewCond;
15253     }
15254   }
15255 #if 0
15256   // FIXME: LowerXALUO doesn't handle these!!
15257   else if (Cond.getOpcode() == X86ISD::ADD  ||
15258            Cond.getOpcode() == X86ISD::SUB  ||
15259            Cond.getOpcode() == X86ISD::SMUL ||
15260            Cond.getOpcode() == X86ISD::UMUL)
15261     Cond = LowerXALUO(Cond, DAG);
15262 #endif
15263
15264   // Look pass (and (setcc_carry (cmp ...)), 1).
15265   if (Cond.getOpcode() == ISD::AND &&
15266       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
15267     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
15268     if (C && C->getAPIntValue() == 1)
15269       Cond = Cond.getOperand(0);
15270   }
15271
15272   // If condition flag is set by a X86ISD::CMP, then use it as the condition
15273   // setting operand in place of the X86ISD::SETCC.
15274   unsigned CondOpcode = Cond.getOpcode();
15275   if (CondOpcode == X86ISD::SETCC ||
15276       CondOpcode == X86ISD::SETCC_CARRY) {
15277     CC = Cond.getOperand(0);
15278
15279     SDValue Cmp = Cond.getOperand(1);
15280     unsigned Opc = Cmp.getOpcode();
15281     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
15282     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
15283       Cond = Cmp;
15284       addTest = false;
15285     } else {
15286       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
15287       default: break;
15288       case X86::COND_O:
15289       case X86::COND_B:
15290         // These can only come from an arithmetic instruction with overflow,
15291         // e.g. SADDO, UADDO.
15292         Cond = Cond.getNode()->getOperand(1);
15293         addTest = false;
15294         break;
15295       }
15296     }
15297   }
15298   CondOpcode = Cond.getOpcode();
15299   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
15300       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
15301       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
15302        Cond.getOperand(0).getValueType() != MVT::i8)) {
15303     SDValue LHS = Cond.getOperand(0);
15304     SDValue RHS = Cond.getOperand(1);
15305     unsigned X86Opcode;
15306     unsigned X86Cond;
15307     SDVTList VTs;
15308     // Keep this in sync with LowerXALUO, otherwise we might create redundant
15309     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
15310     // X86ISD::INC).
15311     switch (CondOpcode) {
15312     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
15313     case ISD::SADDO:
15314       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15315         if (C->isOne()) {
15316           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
15317           break;
15318         }
15319       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
15320     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
15321     case ISD::SSUBO:
15322       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
15323         if (C->isOne()) {
15324           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
15325           break;
15326         }
15327       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
15328     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
15329     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
15330     default: llvm_unreachable("unexpected overflowing operator");
15331     }
15332     if (Inverted)
15333       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
15334     if (CondOpcode == ISD::UMULO)
15335       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
15336                           MVT::i32);
15337     else
15338       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
15339
15340     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
15341
15342     if (CondOpcode == ISD::UMULO)
15343       Cond = X86Op.getValue(2);
15344     else
15345       Cond = X86Op.getValue(1);
15346
15347     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15348     addTest = false;
15349   } else {
15350     unsigned CondOpc;
15351     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
15352       SDValue Cmp = Cond.getOperand(0).getOperand(1);
15353       if (CondOpc == ISD::OR) {
15354         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
15355         // two branches instead of an explicit OR instruction with a
15356         // separate test.
15357         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15358             isX86LogicalCmp(Cmp)) {
15359           CC = Cond.getOperand(0).getOperand(0);
15360           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15361                               Chain, Dest, CC, Cmp);
15362           CC = Cond.getOperand(1).getOperand(0);
15363           Cond = Cmp;
15364           addTest = false;
15365         }
15366       } else { // ISD::AND
15367         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
15368         // two branches instead of an explicit AND instruction with a
15369         // separate test. However, we only do this if this block doesn't
15370         // have a fall-through edge, because this requires an explicit
15371         // jmp when the condition is false.
15372         if (Cmp == Cond.getOperand(1).getOperand(1) &&
15373             isX86LogicalCmp(Cmp) &&
15374             Op.getNode()->hasOneUse()) {
15375           X86::CondCode CCode =
15376             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15377           CCode = X86::GetOppositeBranchCondition(CCode);
15378           CC = DAG.getConstant(CCode, dl, MVT::i8);
15379           SDNode *User = *Op.getNode()->use_begin();
15380           // Look for an unconditional branch following this conditional branch.
15381           // We need this because we need to reverse the successors in order
15382           // to implement FCMP_OEQ.
15383           if (User->getOpcode() == ISD::BR) {
15384             SDValue FalseBB = User->getOperand(1);
15385             SDNode *NewBR =
15386               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15387             assert(NewBR == User);
15388             (void)NewBR;
15389             Dest = FalseBB;
15390
15391             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15392                                 Chain, Dest, CC, Cmp);
15393             X86::CondCode CCode =
15394               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
15395             CCode = X86::GetOppositeBranchCondition(CCode);
15396             CC = DAG.getConstant(CCode, dl, MVT::i8);
15397             Cond = Cmp;
15398             addTest = false;
15399           }
15400         }
15401       }
15402     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
15403       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
15404       // It should be transformed during dag combiner except when the condition
15405       // is set by a arithmetics with overflow node.
15406       X86::CondCode CCode =
15407         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
15408       CCode = X86::GetOppositeBranchCondition(CCode);
15409       CC = DAG.getConstant(CCode, dl, MVT::i8);
15410       Cond = Cond.getOperand(0).getOperand(1);
15411       addTest = false;
15412     } else if (Cond.getOpcode() == ISD::SETCC &&
15413                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
15414       // For FCMP_OEQ, we can emit
15415       // two branches instead of an explicit AND instruction with a
15416       // separate test. However, we only do this if this block doesn't
15417       // have a fall-through edge, because this requires an explicit
15418       // jmp when the condition is false.
15419       if (Op.getNode()->hasOneUse()) {
15420         SDNode *User = *Op.getNode()->use_begin();
15421         // Look for an unconditional branch following this conditional branch.
15422         // We need this because we need to reverse the successors in order
15423         // to implement FCMP_OEQ.
15424         if (User->getOpcode() == ISD::BR) {
15425           SDValue FalseBB = User->getOperand(1);
15426           SDNode *NewBR =
15427             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15428           assert(NewBR == User);
15429           (void)NewBR;
15430           Dest = FalseBB;
15431
15432           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15433                                     Cond.getOperand(0), Cond.getOperand(1));
15434           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15435           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15436           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15437                               Chain, Dest, CC, Cmp);
15438           CC = DAG.getConstant(X86::COND_P, dl, MVT::i8);
15439           Cond = Cmp;
15440           addTest = false;
15441         }
15442       }
15443     } else if (Cond.getOpcode() == ISD::SETCC &&
15444                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
15445       // For FCMP_UNE, we can emit
15446       // two branches instead of an explicit AND instruction with a
15447       // separate test. However, we only do this if this block doesn't
15448       // have a fall-through edge, because this requires an explicit
15449       // jmp when the condition is false.
15450       if (Op.getNode()->hasOneUse()) {
15451         SDNode *User = *Op.getNode()->use_begin();
15452         // Look for an unconditional branch following this conditional branch.
15453         // We need this because we need to reverse the successors in order
15454         // to implement FCMP_UNE.
15455         if (User->getOpcode() == ISD::BR) {
15456           SDValue FalseBB = User->getOperand(1);
15457           SDNode *NewBR =
15458             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
15459           assert(NewBR == User);
15460           (void)NewBR;
15461
15462           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
15463                                     Cond.getOperand(0), Cond.getOperand(1));
15464           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
15465           CC = DAG.getConstant(X86::COND_NE, dl, MVT::i8);
15466           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15467                               Chain, Dest, CC, Cmp);
15468           CC = DAG.getConstant(X86::COND_NP, dl, MVT::i8);
15469           Cond = Cmp;
15470           addTest = false;
15471           Dest = FalseBB;
15472         }
15473       }
15474     }
15475   }
15476
15477   if (addTest) {
15478     // Look pass the truncate if the high bits are known zero.
15479     if (isTruncWithZeroHighBitsInput(Cond, DAG))
15480         Cond = Cond.getOperand(0);
15481
15482     // We know the result of AND is compared against zero. Try to match
15483     // it to BT.
15484     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
15485       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
15486       if (NewSetCC.getNode()) {
15487         CC = NewSetCC.getOperand(0);
15488         Cond = NewSetCC.getOperand(1);
15489         addTest = false;
15490       }
15491     }
15492   }
15493
15494   if (addTest) {
15495     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
15496     CC = DAG.getConstant(X86Cond, dl, MVT::i8);
15497     Cond = EmitTest(Cond, X86Cond, dl, DAG);
15498   }
15499   Cond = ConvertCmpIfNecessary(Cond, DAG);
15500   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
15501                      Chain, Dest, CC, Cond);
15502 }
15503
15504 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
15505 // Calls to _alloca are needed to probe the stack when allocating more than 4k
15506 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
15507 // that the guard pages used by the OS virtual memory manager are allocated in
15508 // correct sequence.
15509 SDValue
15510 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
15511                                            SelectionDAG &DAG) const {
15512   MachineFunction &MF = DAG.getMachineFunction();
15513   bool SplitStack = MF.shouldSplitStack();
15514   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
15515                SplitStack;
15516   SDLoc dl(Op);
15517
15518   if (!Lower) {
15519     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15520     SDNode* Node = Op.getNode();
15521
15522     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
15523     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
15524         " not tell us which reg is the stack pointer!");
15525     EVT VT = Node->getValueType(0);
15526     SDValue Tmp1 = SDValue(Node, 0);
15527     SDValue Tmp2 = SDValue(Node, 1);
15528     SDValue Tmp3 = Node->getOperand(2);
15529     SDValue Chain = Tmp1.getOperand(0);
15530
15531     // Chain the dynamic stack allocation so that it doesn't modify the stack
15532     // pointer when other instructions are using the stack.
15533     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, dl, true),
15534         SDLoc(Node));
15535
15536     SDValue Size = Tmp2.getOperand(1);
15537     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
15538     Chain = SP.getValue(1);
15539     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
15540     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15541     unsigned StackAlign = TFI.getStackAlignment();
15542     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
15543     if (Align > StackAlign)
15544       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
15545           DAG.getConstant(-(uint64_t)Align, dl, VT));
15546     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
15547
15548     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, dl, true),
15549         DAG.getIntPtrConstant(0, dl, true), SDValue(),
15550         SDLoc(Node));
15551
15552     SDValue Ops[2] = { Tmp1, Tmp2 };
15553     return DAG.getMergeValues(Ops, dl);
15554   }
15555
15556   // Get the inputs.
15557   SDValue Chain = Op.getOperand(0);
15558   SDValue Size  = Op.getOperand(1);
15559   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
15560   EVT VT = Op.getNode()->getValueType(0);
15561
15562   bool Is64Bit = Subtarget->is64Bit();
15563   MVT SPTy = getPointerTy(DAG.getDataLayout());
15564
15565   if (SplitStack) {
15566     MachineRegisterInfo &MRI = MF.getRegInfo();
15567
15568     if (Is64Bit) {
15569       // The 64 bit implementation of segmented stacks needs to clobber both r10
15570       // r11. This makes it impossible to use it along with nested parameters.
15571       const Function *F = MF.getFunction();
15572
15573       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
15574            I != E; ++I)
15575         if (I->hasNestAttr())
15576           report_fatal_error("Cannot use segmented stacks with functions that "
15577                              "have nested arguments.");
15578     }
15579
15580     const TargetRegisterClass *AddrRegClass = getRegClassFor(SPTy);
15581     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
15582     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
15583     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
15584                                 DAG.getRegister(Vreg, SPTy));
15585     SDValue Ops1[2] = { Value, Chain };
15586     return DAG.getMergeValues(Ops1, dl);
15587   } else {
15588     SDValue Flag;
15589     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
15590
15591     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
15592     Flag = Chain.getValue(1);
15593     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
15594
15595     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
15596
15597     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15598     unsigned SPReg = RegInfo->getStackRegister();
15599     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
15600     Chain = SP.getValue(1);
15601
15602     if (Align) {
15603       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
15604                        DAG.getConstant(-(uint64_t)Align, dl, VT));
15605       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
15606     }
15607
15608     SDValue Ops1[2] = { SP, Chain };
15609     return DAG.getMergeValues(Ops1, dl);
15610   }
15611 }
15612
15613 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
15614   MachineFunction &MF = DAG.getMachineFunction();
15615   auto PtrVT = getPointerTy(MF.getDataLayout());
15616   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15617
15618   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15619   SDLoc DL(Op);
15620
15621   if (!Subtarget->is64Bit() ||
15622       Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv())) {
15623     // vastart just stores the address of the VarArgsFrameIndex slot into the
15624     // memory location argument.
15625     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15626     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
15627                         MachinePointerInfo(SV), false, false, 0);
15628   }
15629
15630   // __va_list_tag:
15631   //   gp_offset         (0 - 6 * 8)
15632   //   fp_offset         (48 - 48 + 8 * 16)
15633   //   overflow_arg_area (point to parameters coming in memory).
15634   //   reg_save_area
15635   SmallVector<SDValue, 8> MemOps;
15636   SDValue FIN = Op.getOperand(1);
15637   // Store gp_offset
15638   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
15639                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
15640                                                DL, MVT::i32),
15641                                FIN, MachinePointerInfo(SV), false, false, 0);
15642   MemOps.push_back(Store);
15643
15644   // Store fp_offset
15645   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15646   Store = DAG.getStore(Op.getOperand(0), DL,
15647                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(), DL,
15648                                        MVT::i32),
15649                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
15650   MemOps.push_back(Store);
15651
15652   // Store ptr to overflow_arg_area
15653   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(4, DL));
15654   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(), PtrVT);
15655   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
15656                        MachinePointerInfo(SV, 8),
15657                        false, false, 0);
15658   MemOps.push_back(Store);
15659
15660   // Store ptr to reg_save_area.
15661   FIN = DAG.getNode(ISD::ADD, DL, PtrVT, FIN, DAG.getIntPtrConstant(
15662       Subtarget->isTarget64BitLP64() ? 8 : 4, DL));
15663   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(), PtrVT);
15664   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN, MachinePointerInfo(
15665       SV, Subtarget->isTarget64BitLP64() ? 16 : 12), false, false, 0);
15666   MemOps.push_back(Store);
15667   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
15668 }
15669
15670 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
15671   assert(Subtarget->is64Bit() &&
15672          "LowerVAARG only handles 64-bit va_arg!");
15673   assert(Op.getNode()->getNumOperands() == 4);
15674
15675   MachineFunction &MF = DAG.getMachineFunction();
15676   if (Subtarget->isCallingConvWin64(MF.getFunction()->getCallingConv()))
15677     // The Win64 ABI uses char* instead of a structure.
15678     return DAG.expandVAArg(Op.getNode());
15679
15680   SDValue Chain = Op.getOperand(0);
15681   SDValue SrcPtr = Op.getOperand(1);
15682   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
15683   unsigned Align = Op.getConstantOperandVal(3);
15684   SDLoc dl(Op);
15685
15686   EVT ArgVT = Op.getNode()->getValueType(0);
15687   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15688   uint32_t ArgSize = DAG.getDataLayout().getTypeAllocSize(ArgTy);
15689   uint8_t ArgMode;
15690
15691   // Decide which area this value should be read from.
15692   // TODO: Implement the AMD64 ABI in its entirety. This simple
15693   // selection mechanism works only for the basic types.
15694   if (ArgVT == MVT::f80) {
15695     llvm_unreachable("va_arg for f80 not yet implemented");
15696   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
15697     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
15698   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
15699     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
15700   } else {
15701     llvm_unreachable("Unhandled argument type in LowerVAARG");
15702   }
15703
15704   if (ArgMode == 2) {
15705     // Sanity Check: Make sure using fp_offset makes sense.
15706     assert(!Subtarget->useSoftFloat() &&
15707            !(MF.getFunction()->hasFnAttribute(Attribute::NoImplicitFloat)) &&
15708            Subtarget->hasSSE1());
15709   }
15710
15711   // Insert VAARG_64 node into the DAG
15712   // VAARG_64 returns two values: Variable Argument Address, Chain
15713   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, dl, MVT::i32),
15714                        DAG.getConstant(ArgMode, dl, MVT::i8),
15715                        DAG.getConstant(Align, dl, MVT::i32)};
15716   SDVTList VTs = DAG.getVTList(getPointerTy(DAG.getDataLayout()), MVT::Other);
15717   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
15718                                           VTs, InstOps, MVT::i64,
15719                                           MachinePointerInfo(SV),
15720                                           /*Align=*/0,
15721                                           /*Volatile=*/false,
15722                                           /*ReadMem=*/true,
15723                                           /*WriteMem=*/true);
15724   Chain = VAARG.getValue(1);
15725
15726   // Load the next argument and return it
15727   return DAG.getLoad(ArgVT, dl,
15728                      Chain,
15729                      VAARG,
15730                      MachinePointerInfo(),
15731                      false, false, false, 0);
15732 }
15733
15734 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
15735                            SelectionDAG &DAG) {
15736   // X86-64 va_list is a struct { i32, i32, i8*, i8* }, except on Windows,
15737   // where a va_list is still an i8*.
15738   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
15739   if (Subtarget->isCallingConvWin64(
15740         DAG.getMachineFunction().getFunction()->getCallingConv()))
15741     // Probably a Win64 va_copy.
15742     return DAG.expandVACopy(Op.getNode());
15743
15744   SDValue Chain = Op.getOperand(0);
15745   SDValue DstPtr = Op.getOperand(1);
15746   SDValue SrcPtr = Op.getOperand(2);
15747   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
15748   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15749   SDLoc DL(Op);
15750
15751   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
15752                        DAG.getIntPtrConstant(24, DL), 8, /*isVolatile*/false,
15753                        false, false,
15754                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
15755 }
15756
15757 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
15758 // amount is a constant. Takes immediate version of shift as input.
15759 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
15760                                           SDValue SrcOp, uint64_t ShiftAmt,
15761                                           SelectionDAG &DAG) {
15762   MVT ElementType = VT.getVectorElementType();
15763
15764   // Fold this packed shift into its first operand if ShiftAmt is 0.
15765   if (ShiftAmt == 0)
15766     return SrcOp;
15767
15768   // Check for ShiftAmt >= element width
15769   if (ShiftAmt >= ElementType.getSizeInBits()) {
15770     if (Opc == X86ISD::VSRAI)
15771       ShiftAmt = ElementType.getSizeInBits() - 1;
15772     else
15773       return DAG.getConstant(0, dl, VT);
15774   }
15775
15776   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
15777          && "Unknown target vector shift-by-constant node");
15778
15779   // Fold this packed vector shift into a build vector if SrcOp is a
15780   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
15781   if (VT == SrcOp.getSimpleValueType() &&
15782       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
15783     SmallVector<SDValue, 8> Elts;
15784     unsigned NumElts = SrcOp->getNumOperands();
15785     ConstantSDNode *ND;
15786
15787     switch(Opc) {
15788     default: llvm_unreachable(nullptr);
15789     case X86ISD::VSHLI:
15790       for (unsigned i=0; i!=NumElts; ++i) {
15791         SDValue CurrentOp = SrcOp->getOperand(i);
15792         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15793           Elts.push_back(CurrentOp);
15794           continue;
15795         }
15796         ND = cast<ConstantSDNode>(CurrentOp);
15797         const APInt &C = ND->getAPIntValue();
15798         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), dl, ElementType));
15799       }
15800       break;
15801     case X86ISD::VSRLI:
15802       for (unsigned i=0; i!=NumElts; ++i) {
15803         SDValue CurrentOp = SrcOp->getOperand(i);
15804         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15805           Elts.push_back(CurrentOp);
15806           continue;
15807         }
15808         ND = cast<ConstantSDNode>(CurrentOp);
15809         const APInt &C = ND->getAPIntValue();
15810         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), dl, ElementType));
15811       }
15812       break;
15813     case X86ISD::VSRAI:
15814       for (unsigned i=0; i!=NumElts; ++i) {
15815         SDValue CurrentOp = SrcOp->getOperand(i);
15816         if (CurrentOp->getOpcode() == ISD::UNDEF) {
15817           Elts.push_back(CurrentOp);
15818           continue;
15819         }
15820         ND = cast<ConstantSDNode>(CurrentOp);
15821         const APInt &C = ND->getAPIntValue();
15822         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), dl, ElementType));
15823       }
15824       break;
15825     }
15826
15827     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
15828   }
15829
15830   return DAG.getNode(Opc, dl, VT, SrcOp,
15831                      DAG.getConstant(ShiftAmt, dl, MVT::i8));
15832 }
15833
15834 // getTargetVShiftNode - Handle vector element shifts where the shift amount
15835 // may or may not be a constant. Takes immediate version of shift as input.
15836 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
15837                                    SDValue SrcOp, SDValue ShAmt,
15838                                    SelectionDAG &DAG) {
15839   MVT SVT = ShAmt.getSimpleValueType();
15840   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
15841
15842   // Catch shift-by-constant.
15843   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
15844     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
15845                                       CShAmt->getZExtValue(), DAG);
15846
15847   // Change opcode to non-immediate version
15848   switch (Opc) {
15849     default: llvm_unreachable("Unknown target vector shift node");
15850     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
15851     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
15852     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
15853   }
15854
15855   const X86Subtarget &Subtarget =
15856       static_cast<const X86Subtarget &>(DAG.getSubtarget());
15857   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
15858       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
15859     // Let the shuffle legalizer expand this shift amount node.
15860     SDValue Op0 = ShAmt.getOperand(0);
15861     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
15862     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
15863   } else {
15864     // Need to build a vector containing shift amount.
15865     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
15866     SmallVector<SDValue, 4> ShOps;
15867     ShOps.push_back(ShAmt);
15868     if (SVT == MVT::i32) {
15869       ShOps.push_back(DAG.getConstant(0, dl, SVT));
15870       ShOps.push_back(DAG.getUNDEF(SVT));
15871     }
15872     ShOps.push_back(DAG.getUNDEF(SVT));
15873
15874     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
15875     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
15876   }
15877
15878   // The return type has to be a 128-bit type with the same element
15879   // type as the input type.
15880   MVT EltVT = VT.getVectorElementType();
15881   MVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
15882
15883   ShAmt = DAG.getBitcast(ShVT, ShAmt);
15884   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
15885 }
15886
15887 /// \brief Return (and \p Op, \p Mask) for compare instructions or
15888 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
15889 /// necessary casting or extending for \p Mask when lowering masking intrinsics
15890 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
15891                                     SDValue PreservedSrc,
15892                                     const X86Subtarget *Subtarget,
15893                                     SelectionDAG &DAG) {
15894     MVT VT = Op.getSimpleValueType();
15895     MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
15896     SDValue VMask;
15897     unsigned OpcodeSelect = ISD::VSELECT;
15898     SDLoc dl(Op);
15899
15900     if (isAllOnes(Mask))
15901       return Op;
15902
15903     if (MaskVT.bitsGT(Mask.getSimpleValueType())) {
15904       MVT newMaskVT = MVT::getIntegerVT(MaskVT.getSizeInBits());
15905       VMask = DAG.getBitcast(MaskVT,
15906                              DAG.getNode(ISD::ANY_EXTEND, dl, newMaskVT, Mask));
15907     } else {
15908       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
15909                                        Mask.getSimpleValueType().getSizeInBits());
15910       // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
15911       // are extracted by EXTRACT_SUBVECTOR.
15912       VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15913                           DAG.getBitcast(BitcastVT, Mask),
15914                           DAG.getIntPtrConstant(0, dl));
15915     }
15916
15917     switch (Op.getOpcode()) {
15918     default: break;
15919     case X86ISD::PCMPEQM:
15920     case X86ISD::PCMPGTM:
15921     case X86ISD::CMPM:
15922     case X86ISD::CMPMU:
15923       return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
15924     case X86ISD::VFPCLASS:
15925       return DAG.getNode(ISD::OR, dl, VT, Op, VMask);
15926     case X86ISD::VTRUNC:
15927     case X86ISD::VTRUNCS:
15928     case X86ISD::VTRUNCUS:
15929       // We can't use ISD::VSELECT here because it is not always "Legal"
15930       // for the destination type. For example vpmovqb require only AVX512
15931       // and vselect that can operate on byte element type require BWI
15932       OpcodeSelect = X86ISD::SELECT;
15933       break;
15934     }
15935     if (PreservedSrc.getOpcode() == ISD::UNDEF)
15936       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15937     return DAG.getNode(OpcodeSelect, dl, VT, VMask, Op, PreservedSrc);
15938 }
15939
15940 /// \brief Creates an SDNode for a predicated scalar operation.
15941 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
15942 /// The mask is coming as MVT::i8 and it should be truncated
15943 /// to MVT::i1 while lowering masking intrinsics.
15944 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
15945 /// "X86select" instead of "vselect". We just can't create the "vselect" node
15946 /// for a scalar instruction.
15947 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
15948                                     SDValue PreservedSrc,
15949                                     const X86Subtarget *Subtarget,
15950                                     SelectionDAG &DAG) {
15951   if (isAllOnes(Mask))
15952     return Op;
15953
15954   MVT VT = Op.getSimpleValueType();
15955   SDLoc dl(Op);
15956   // The mask should be of type MVT::i1
15957   SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
15958
15959   if (Op.getOpcode() == X86ISD::FSETCC)
15960     return DAG.getNode(ISD::AND, dl, VT, Op, IMask);
15961   if (Op.getOpcode() == X86ISD::VFPCLASS)
15962     return DAG.getNode(ISD::OR, dl, VT, Op, IMask);
15963
15964   if (PreservedSrc.getOpcode() == ISD::UNDEF)
15965     PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
15966   return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
15967 }
15968
15969 static int getSEHRegistrationNodeSize(const Function *Fn) {
15970   if (!Fn->hasPersonalityFn())
15971     report_fatal_error(
15972         "querying registration node size for function without personality");
15973   // The RegNodeSize is 6 32-bit words for SEH and 4 for C++ EH. See
15974   // WinEHStatePass for the full struct definition.
15975   switch (classifyEHPersonality(Fn->getPersonalityFn())) {
15976   case EHPersonality::MSVC_X86SEH: return 24;
15977   case EHPersonality::MSVC_CXX: return 16;
15978   default: break;
15979   }
15980   report_fatal_error("can only recover FP for MSVC EH personality functions");
15981 }
15982
15983 /// When the 32-bit MSVC runtime transfers control to us, either to an outlined
15984 /// function or when returning to a parent frame after catching an exception, we
15985 /// recover the parent frame pointer by doing arithmetic on the incoming EBP.
15986 /// Here's the math:
15987 ///   RegNodeBase = EntryEBP - RegNodeSize
15988 ///   ParentFP = RegNodeBase - RegNodeFrameOffset
15989 /// Subtracting RegNodeSize takes us to the offset of the registration node, and
15990 /// subtracting the offset (negative on x86) takes us back to the parent FP.
15991 static SDValue recoverFramePointer(SelectionDAG &DAG, const Function *Fn,
15992                                    SDValue EntryEBP) {
15993   MachineFunction &MF = DAG.getMachineFunction();
15994   SDLoc dl;
15995
15996   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
15997   MVT PtrVT = TLI.getPointerTy(DAG.getDataLayout());
15998
15999   // It's possible that the parent function no longer has a personality function
16000   // if the exceptional code was optimized away, in which case we just return
16001   // the incoming EBP.
16002   if (!Fn->hasPersonalityFn())
16003     return EntryEBP;
16004
16005   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16006
16007   // Get an MCSymbol that will ultimately resolve to the frame offset of the EH
16008   // registration.
16009   MCSymbol *OffsetSym =
16010       MF.getMMI().getContext().getOrCreateParentFrameOffsetSymbol(
16011           GlobalValue::getRealLinkageName(Fn->getName()));
16012   SDValue OffsetSymVal = DAG.getMCSymbol(OffsetSym, PtrVT);
16013   SDValue RegNodeFrameOffset =
16014       DAG.getNode(ISD::LOCAL_RECOVER, dl, PtrVT, OffsetSymVal);
16015
16016   // RegNodeBase = EntryEBP - RegNodeSize
16017   // ParentFP = RegNodeBase - RegNodeFrameOffset
16018   SDValue RegNodeBase = DAG.getNode(ISD::SUB, dl, PtrVT, EntryEBP,
16019                                     DAG.getConstant(RegNodeSize, dl, PtrVT));
16020   return DAG.getNode(ISD::SUB, dl, PtrVT, RegNodeBase, RegNodeFrameOffset);
16021 }
16022
16023 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16024                                        SelectionDAG &DAG) {
16025   SDLoc dl(Op);
16026   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
16027   MVT VT = Op.getSimpleValueType();
16028   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
16029   if (IntrData) {
16030     switch(IntrData->Type) {
16031     case INTR_TYPE_1OP:
16032       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
16033     case INTR_TYPE_2OP:
16034       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16035         Op.getOperand(2));
16036     case INTR_TYPE_2OP_IMM8:
16037       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16038                          DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(2)));
16039     case INTR_TYPE_3OP:
16040       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16041         Op.getOperand(2), Op.getOperand(3));
16042     case INTR_TYPE_4OP:
16043       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
16044         Op.getOperand(2), Op.getOperand(3), Op.getOperand(4));
16045     case INTR_TYPE_1OP_MASK_RM: {
16046       SDValue Src = Op.getOperand(1);
16047       SDValue PassThru = Op.getOperand(2);
16048       SDValue Mask = Op.getOperand(3);
16049       SDValue RoundingMode;
16050       // We allways add rounding mode to the Node.
16051       // If the rounding mode is not specified, we add the
16052       // "current direction" mode.
16053       if (Op.getNumOperands() == 4)
16054         RoundingMode =
16055           DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16056       else
16057         RoundingMode = Op.getOperand(4);
16058       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16059       if (IntrWithRoundingModeOpcode != 0)
16060         if (cast<ConstantSDNode>(RoundingMode)->getZExtValue() !=
16061             X86::STATIC_ROUNDING::CUR_DIRECTION)
16062           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16063                                       dl, Op.getValueType(), Src, RoundingMode),
16064                                       Mask, PassThru, Subtarget, DAG);
16065       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
16066                                               RoundingMode),
16067                                   Mask, PassThru, Subtarget, DAG);
16068     }
16069     case INTR_TYPE_1OP_MASK: {
16070       SDValue Src = Op.getOperand(1);
16071       SDValue PassThru = Op.getOperand(2);
16072       SDValue Mask = Op.getOperand(3);
16073       // We add rounding mode to the Node when
16074       //   - RM Opcode is specified and
16075       //   - RM is not "current direction".
16076       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16077       if (IntrWithRoundingModeOpcode != 0) {
16078         SDValue Rnd = Op.getOperand(4);
16079         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16080         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16081           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16082                                       dl, Op.getValueType(),
16083                                       Src, Rnd),
16084                                       Mask, PassThru, Subtarget, DAG);
16085         }
16086       }
16087       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src),
16088                                   Mask, PassThru, Subtarget, DAG);
16089     }
16090     case INTR_TYPE_SCALAR_MASK: {
16091       SDValue Src1 = Op.getOperand(1);
16092       SDValue Src2 = Op.getOperand(2);
16093       SDValue passThru = Op.getOperand(3);
16094       SDValue Mask = Op.getOperand(4);
16095       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2),
16096                                   Mask, passThru, Subtarget, DAG);
16097     }
16098     case INTR_TYPE_SCALAR_MASK_RM: {
16099       SDValue Src1 = Op.getOperand(1);
16100       SDValue Src2 = Op.getOperand(2);
16101       SDValue Src0 = Op.getOperand(3);
16102       SDValue Mask = Op.getOperand(4);
16103       // There are 2 kinds of intrinsics in this group:
16104       // (1) With suppress-all-exceptions (sae) or rounding mode- 6 operands
16105       // (2) With rounding mode and sae - 7 operands.
16106       if (Op.getNumOperands() == 6) {
16107         SDValue Sae  = Op.getOperand(5);
16108         unsigned Opc = IntrData->Opc1 ? IntrData->Opc1 : IntrData->Opc0;
16109         return getScalarMaskingNode(DAG.getNode(Opc, dl, VT, Src1, Src2,
16110                                                 Sae),
16111                                     Mask, Src0, Subtarget, DAG);
16112       }
16113       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
16114       SDValue RoundingMode  = Op.getOperand(5);
16115       SDValue Sae  = Op.getOperand(6);
16116       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
16117                                               RoundingMode, Sae),
16118                                   Mask, Src0, Subtarget, DAG);
16119     }
16120     case INTR_TYPE_2OP_MASK:
16121     case INTR_TYPE_2OP_IMM8_MASK: {
16122       SDValue Src1 = Op.getOperand(1);
16123       SDValue Src2 = Op.getOperand(2);
16124       SDValue PassThru = Op.getOperand(3);
16125       SDValue Mask = Op.getOperand(4);
16126
16127       if (IntrData->Type == INTR_TYPE_2OP_IMM8_MASK)
16128         Src2 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src2);
16129
16130       // We specify 2 possible opcodes for intrinsics with rounding modes.
16131       // First, we check if the intrinsic may have non-default rounding mode,
16132       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16133       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16134       if (IntrWithRoundingModeOpcode != 0) {
16135         SDValue Rnd = Op.getOperand(5);
16136         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16137         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16138           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16139                                       dl, Op.getValueType(),
16140                                       Src1, Src2, Rnd),
16141                                       Mask, PassThru, Subtarget, DAG);
16142         }
16143       }
16144       // TODO: Intrinsics should have fast-math-flags to propagate.
16145       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,Src1,Src2),
16146                                   Mask, PassThru, Subtarget, DAG);
16147     }
16148     case INTR_TYPE_2OP_MASK_RM: {
16149       SDValue Src1 = Op.getOperand(1);
16150       SDValue Src2 = Op.getOperand(2);
16151       SDValue PassThru = Op.getOperand(3);
16152       SDValue Mask = Op.getOperand(4);
16153       // We specify 2 possible modes for intrinsics, with/without rounding
16154       // modes.
16155       // First, we check if the intrinsic have rounding mode (6 operands),
16156       // if not, we set rounding mode to "current".
16157       SDValue Rnd;
16158       if (Op.getNumOperands() == 6)
16159         Rnd = Op.getOperand(5);
16160       else
16161         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16162       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16163                                               Src1, Src2, Rnd),
16164                                   Mask, PassThru, Subtarget, DAG);
16165     }
16166     case INTR_TYPE_3OP_SCALAR_MASK_RM: {
16167       SDValue Src1 = Op.getOperand(1);
16168       SDValue Src2 = Op.getOperand(2);
16169       SDValue Src3 = Op.getOperand(3);
16170       SDValue PassThru = Op.getOperand(4);
16171       SDValue Mask = Op.getOperand(5);
16172       SDValue Sae  = Op.getOperand(6);
16173
16174       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1,
16175                                               Src2, Src3, Sae),
16176                                   Mask, PassThru, Subtarget, DAG);
16177     }
16178     case INTR_TYPE_3OP_MASK_RM: {
16179       SDValue Src1 = Op.getOperand(1);
16180       SDValue Src2 = Op.getOperand(2);
16181       SDValue Imm = Op.getOperand(3);
16182       SDValue PassThru = Op.getOperand(4);
16183       SDValue Mask = Op.getOperand(5);
16184       // We specify 2 possible modes for intrinsics, with/without rounding
16185       // modes.
16186       // First, we check if the intrinsic have rounding mode (7 operands),
16187       // if not, we set rounding mode to "current".
16188       SDValue Rnd;
16189       if (Op.getNumOperands() == 7)
16190         Rnd = Op.getOperand(6);
16191       else
16192         Rnd = DAG.getConstant(X86::STATIC_ROUNDING::CUR_DIRECTION, dl, MVT::i32);
16193       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16194         Src1, Src2, Imm, Rnd),
16195         Mask, PassThru, Subtarget, DAG);
16196     }
16197     case INTR_TYPE_3OP_IMM8_MASK:
16198     case INTR_TYPE_3OP_MASK:
16199     case INSERT_SUBVEC: {
16200       SDValue Src1 = Op.getOperand(1);
16201       SDValue Src2 = Op.getOperand(2);
16202       SDValue Src3 = Op.getOperand(3);
16203       SDValue PassThru = Op.getOperand(4);
16204       SDValue Mask = Op.getOperand(5);
16205
16206       if (IntrData->Type == INTR_TYPE_3OP_IMM8_MASK)
16207         Src3 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Src3);
16208       else if (IntrData->Type == INSERT_SUBVEC) {
16209         // imm should be adapted to ISD::INSERT_SUBVECTOR behavior
16210         assert(isa<ConstantSDNode>(Src3) && "Expected a ConstantSDNode here!");
16211         unsigned Imm = cast<ConstantSDNode>(Src3)->getZExtValue();
16212         Imm *= Src2.getSimpleValueType().getVectorNumElements();
16213         Src3 = DAG.getTargetConstant(Imm, dl, MVT::i32);
16214       }
16215
16216       // We specify 2 possible opcodes for intrinsics with rounding modes.
16217       // First, we check if the intrinsic may have non-default rounding mode,
16218       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16219       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16220       if (IntrWithRoundingModeOpcode != 0) {
16221         SDValue Rnd = Op.getOperand(6);
16222         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
16223         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
16224           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16225                                       dl, Op.getValueType(),
16226                                       Src1, Src2, Src3, Rnd),
16227                                       Mask, PassThru, Subtarget, DAG);
16228         }
16229       }
16230       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16231                                               Src1, Src2, Src3),
16232                                   Mask, PassThru, Subtarget, DAG);
16233     }
16234     case VPERM_3OP_MASKZ:
16235     case VPERM_3OP_MASK:
16236     case FMA_OP_MASK3:
16237     case FMA_OP_MASKZ:
16238     case FMA_OP_MASK: {
16239       SDValue Src1 = Op.getOperand(1);
16240       SDValue Src2 = Op.getOperand(2);
16241       SDValue Src3 = Op.getOperand(3);
16242       SDValue Mask = Op.getOperand(4);
16243       MVT VT = Op.getSimpleValueType();
16244       SDValue PassThru = SDValue();
16245
16246       // set PassThru element
16247       if (IntrData->Type == VPERM_3OP_MASKZ || IntrData->Type == FMA_OP_MASKZ)
16248         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16249       else if (IntrData->Type == FMA_OP_MASK3)
16250         PassThru = Src3;
16251       else
16252         PassThru = Src1;
16253
16254       // We specify 2 possible opcodes for intrinsics with rounding modes.
16255       // First, we check if the intrinsic may have non-default rounding mode,
16256       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16257       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
16258       if (IntrWithRoundingModeOpcode != 0) {
16259         SDValue Rnd = Op.getOperand(5);
16260         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16261             X86::STATIC_ROUNDING::CUR_DIRECTION)
16262           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
16263                                                   dl, Op.getValueType(),
16264                                                   Src1, Src2, Src3, Rnd),
16265                                       Mask, PassThru, Subtarget, DAG);
16266       }
16267       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
16268                                               dl, Op.getValueType(),
16269                                               Src1, Src2, Src3),
16270                                   Mask, PassThru, Subtarget, DAG);
16271     }
16272     case TERLOG_OP_MASK:
16273     case TERLOG_OP_MASKZ: {
16274       SDValue Src1 = Op.getOperand(1);
16275       SDValue Src2 = Op.getOperand(2);
16276       SDValue Src3 = Op.getOperand(3);
16277       SDValue Src4 = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(4));
16278       SDValue Mask = Op.getOperand(5);
16279       MVT VT = Op.getSimpleValueType();
16280       SDValue PassThru = Src1;
16281       // Set PassThru element.
16282       if (IntrData->Type == TERLOG_OP_MASKZ)
16283         PassThru = getZeroVector(VT, Subtarget, DAG, dl);
16284
16285       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16286                                               Src1, Src2, Src3, Src4),
16287                                   Mask, PassThru, Subtarget, DAG);
16288     }
16289     case FPCLASS: {
16290       // FPclass intrinsics with mask
16291        SDValue Src1 = Op.getOperand(1);
16292        MVT VT = Src1.getSimpleValueType();
16293        MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16294        SDValue Imm = Op.getOperand(2);
16295        SDValue Mask = Op.getOperand(3);
16296        MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16297                                      Mask.getSimpleValueType().getSizeInBits());
16298        SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MaskVT, Src1, Imm);
16299        SDValue FPclassMask = getVectorMaskingNode(FPclass, Mask,
16300                                                  DAG.getTargetConstant(0, dl, MaskVT),
16301                                                  Subtarget, DAG);
16302        SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16303                                  DAG.getUNDEF(BitcastVT), FPclassMask,
16304                                  DAG.getIntPtrConstant(0, dl));
16305        return DAG.getBitcast(Op.getValueType(), Res);
16306     }
16307     case FPCLASSS: {
16308       SDValue Src1 = Op.getOperand(1);
16309       SDValue Imm = Op.getOperand(2);
16310       SDValue Mask = Op.getOperand(3);
16311       SDValue FPclass = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Imm);
16312       SDValue FPclassMask = getScalarMaskingNode(FPclass, Mask,
16313         DAG.getTargetConstant(0, dl, MVT::i1), Subtarget, DAG);
16314       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::i8, FPclassMask);
16315     }
16316     case CMP_MASK:
16317     case CMP_MASK_CC: {
16318       // Comparison intrinsics with masks.
16319       // Example of transformation:
16320       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
16321       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
16322       // (i8 (bitcast
16323       //   (v8i1 (insert_subvector undef,
16324       //           (v2i1 (and (PCMPEQM %a, %b),
16325       //                      (extract_subvector
16326       //                         (v8i1 (bitcast %mask)), 0))), 0))))
16327       MVT VT = Op.getOperand(1).getSimpleValueType();
16328       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16329       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
16330       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16331                                        Mask.getSimpleValueType().getSizeInBits());
16332       SDValue Cmp;
16333       if (IntrData->Type == CMP_MASK_CC) {
16334         SDValue CC = Op.getOperand(3);
16335         CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, CC);
16336         // We specify 2 possible opcodes for intrinsics with rounding modes.
16337         // First, we check if the intrinsic may have non-default rounding mode,
16338         // (IntrData->Opc1 != 0), then we check the rounding mode operand.
16339         if (IntrData->Opc1 != 0) {
16340           SDValue Rnd = Op.getOperand(5);
16341           if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16342               X86::STATIC_ROUNDING::CUR_DIRECTION)
16343             Cmp = DAG.getNode(IntrData->Opc1, dl, MaskVT, Op.getOperand(1),
16344                               Op.getOperand(2), CC, Rnd);
16345         }
16346         //default rounding mode
16347         if(!Cmp.getNode())
16348             Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16349                               Op.getOperand(2), CC);
16350
16351       } else {
16352         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
16353         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
16354                           Op.getOperand(2));
16355       }
16356       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
16357                                              DAG.getTargetConstant(0, dl,
16358                                                                    MaskVT),
16359                                              Subtarget, DAG);
16360       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
16361                                 DAG.getUNDEF(BitcastVT), CmpMask,
16362                                 DAG.getIntPtrConstant(0, dl));
16363       return DAG.getBitcast(Op.getValueType(), Res);
16364     }
16365     case CMP_MASK_SCALAR_CC: {
16366       SDValue Src1 = Op.getOperand(1);
16367       SDValue Src2 = Op.getOperand(2);
16368       SDValue CC = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op.getOperand(3));
16369       SDValue Mask = Op.getOperand(4);
16370
16371       SDValue Cmp;
16372       if (IntrData->Opc1 != 0) {
16373         SDValue Rnd = Op.getOperand(5);
16374         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
16375             X86::STATIC_ROUNDING::CUR_DIRECTION)
16376           Cmp = DAG.getNode(IntrData->Opc1, dl, MVT::i1, Src1, Src2, CC, Rnd);
16377       }
16378       //default rounding mode
16379       if(!Cmp.getNode())
16380         Cmp = DAG.getNode(IntrData->Opc0, dl, MVT::i1, Src1, Src2, CC);
16381
16382       SDValue CmpMask = getScalarMaskingNode(Cmp, Mask,
16383                                              DAG.getTargetConstant(0, dl,
16384                                                                    MVT::i1),
16385                                              Subtarget, DAG);
16386
16387       return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i8,
16388                          DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i8, CmpMask),
16389                          DAG.getValueType(MVT::i1));
16390     }
16391     case COMI: { // Comparison intrinsics
16392       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
16393       SDValue LHS = Op.getOperand(1);
16394       SDValue RHS = Op.getOperand(2);
16395       unsigned X86CC = TranslateX86CC(CC, dl, true, LHS, RHS, DAG);
16396       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
16397       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
16398       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16399                                   DAG.getConstant(X86CC, dl, MVT::i8), Cond);
16400       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16401     }
16402     case VSHIFT:
16403       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
16404                                  Op.getOperand(1), Op.getOperand(2), DAG);
16405     case VSHIFT_MASK:
16406       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
16407                                                       Op.getSimpleValueType(),
16408                                                       Op.getOperand(1),
16409                                                       Op.getOperand(2), DAG),
16410                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
16411                                   DAG);
16412     case COMPRESS_EXPAND_IN_REG: {
16413       SDValue Mask = Op.getOperand(3);
16414       SDValue DataToCompress = Op.getOperand(1);
16415       SDValue PassThru = Op.getOperand(2);
16416       if (isAllOnes(Mask)) // return data as is
16417         return Op.getOperand(1);
16418
16419       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
16420                                               DataToCompress),
16421                                   Mask, PassThru, Subtarget, DAG);
16422     }
16423     case BLEND: {
16424       SDValue Mask = Op.getOperand(3);
16425       MVT VT = Op.getSimpleValueType();
16426       MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16427       MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16428                                        Mask.getSimpleValueType().getSizeInBits());
16429       SDLoc dl(Op);
16430       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16431                                   DAG.getBitcast(BitcastVT, Mask),
16432                                   DAG.getIntPtrConstant(0, dl));
16433       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
16434                          Op.getOperand(2));
16435     }
16436     default:
16437       break;
16438     }
16439   }
16440
16441   switch (IntNo) {
16442   default: return SDValue();    // Don't custom lower most intrinsics.
16443
16444   case Intrinsic::x86_avx2_permd:
16445   case Intrinsic::x86_avx2_permps:
16446     // Operands intentionally swapped. Mask is last operand to intrinsic,
16447     // but second operand for node/instruction.
16448     return DAG.getNode(X86ISD::VPERMV, dl, Op.getValueType(),
16449                        Op.getOperand(2), Op.getOperand(1));
16450
16451   // ptest and testp intrinsics. The intrinsic these come from are designed to
16452   // return an integer value, not just an instruction so lower it to the ptest
16453   // or testp pattern and a setcc for the result.
16454   case Intrinsic::x86_sse41_ptestz:
16455   case Intrinsic::x86_sse41_ptestc:
16456   case Intrinsic::x86_sse41_ptestnzc:
16457   case Intrinsic::x86_avx_ptestz_256:
16458   case Intrinsic::x86_avx_ptestc_256:
16459   case Intrinsic::x86_avx_ptestnzc_256:
16460   case Intrinsic::x86_avx_vtestz_ps:
16461   case Intrinsic::x86_avx_vtestc_ps:
16462   case Intrinsic::x86_avx_vtestnzc_ps:
16463   case Intrinsic::x86_avx_vtestz_pd:
16464   case Intrinsic::x86_avx_vtestc_pd:
16465   case Intrinsic::x86_avx_vtestnzc_pd:
16466   case Intrinsic::x86_avx_vtestz_ps_256:
16467   case Intrinsic::x86_avx_vtestc_ps_256:
16468   case Intrinsic::x86_avx_vtestnzc_ps_256:
16469   case Intrinsic::x86_avx_vtestz_pd_256:
16470   case Intrinsic::x86_avx_vtestc_pd_256:
16471   case Intrinsic::x86_avx_vtestnzc_pd_256: {
16472     bool IsTestPacked = false;
16473     unsigned X86CC;
16474     switch (IntNo) {
16475     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
16476     case Intrinsic::x86_avx_vtestz_ps:
16477     case Intrinsic::x86_avx_vtestz_pd:
16478     case Intrinsic::x86_avx_vtestz_ps_256:
16479     case Intrinsic::x86_avx_vtestz_pd_256:
16480       IsTestPacked = true; // Fallthrough
16481     case Intrinsic::x86_sse41_ptestz:
16482     case Intrinsic::x86_avx_ptestz_256:
16483       // ZF = 1
16484       X86CC = X86::COND_E;
16485       break;
16486     case Intrinsic::x86_avx_vtestc_ps:
16487     case Intrinsic::x86_avx_vtestc_pd:
16488     case Intrinsic::x86_avx_vtestc_ps_256:
16489     case Intrinsic::x86_avx_vtestc_pd_256:
16490       IsTestPacked = true; // Fallthrough
16491     case Intrinsic::x86_sse41_ptestc:
16492     case Intrinsic::x86_avx_ptestc_256:
16493       // CF = 1
16494       X86CC = X86::COND_B;
16495       break;
16496     case Intrinsic::x86_avx_vtestnzc_ps:
16497     case Intrinsic::x86_avx_vtestnzc_pd:
16498     case Intrinsic::x86_avx_vtestnzc_ps_256:
16499     case Intrinsic::x86_avx_vtestnzc_pd_256:
16500       IsTestPacked = true; // Fallthrough
16501     case Intrinsic::x86_sse41_ptestnzc:
16502     case Intrinsic::x86_avx_ptestnzc_256:
16503       // ZF and CF = 0
16504       X86CC = X86::COND_A;
16505       break;
16506     }
16507
16508     SDValue LHS = Op.getOperand(1);
16509     SDValue RHS = Op.getOperand(2);
16510     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
16511     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
16512     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16513     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
16514     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16515   }
16516   case Intrinsic::x86_avx512_kortestz_w:
16517   case Intrinsic::x86_avx512_kortestc_w: {
16518     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
16519     SDValue LHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(1));
16520     SDValue RHS = DAG.getBitcast(MVT::v16i1, Op.getOperand(2));
16521     SDValue CC = DAG.getConstant(X86CC, dl, MVT::i8);
16522     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
16523     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
16524     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16525   }
16526
16527   case Intrinsic::x86_sse42_pcmpistria128:
16528   case Intrinsic::x86_sse42_pcmpestria128:
16529   case Intrinsic::x86_sse42_pcmpistric128:
16530   case Intrinsic::x86_sse42_pcmpestric128:
16531   case Intrinsic::x86_sse42_pcmpistrio128:
16532   case Intrinsic::x86_sse42_pcmpestrio128:
16533   case Intrinsic::x86_sse42_pcmpistris128:
16534   case Intrinsic::x86_sse42_pcmpestris128:
16535   case Intrinsic::x86_sse42_pcmpistriz128:
16536   case Intrinsic::x86_sse42_pcmpestriz128: {
16537     unsigned Opcode;
16538     unsigned X86CC;
16539     switch (IntNo) {
16540     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
16541     case Intrinsic::x86_sse42_pcmpistria128:
16542       Opcode = X86ISD::PCMPISTRI;
16543       X86CC = X86::COND_A;
16544       break;
16545     case Intrinsic::x86_sse42_pcmpestria128:
16546       Opcode = X86ISD::PCMPESTRI;
16547       X86CC = X86::COND_A;
16548       break;
16549     case Intrinsic::x86_sse42_pcmpistric128:
16550       Opcode = X86ISD::PCMPISTRI;
16551       X86CC = X86::COND_B;
16552       break;
16553     case Intrinsic::x86_sse42_pcmpestric128:
16554       Opcode = X86ISD::PCMPESTRI;
16555       X86CC = X86::COND_B;
16556       break;
16557     case Intrinsic::x86_sse42_pcmpistrio128:
16558       Opcode = X86ISD::PCMPISTRI;
16559       X86CC = X86::COND_O;
16560       break;
16561     case Intrinsic::x86_sse42_pcmpestrio128:
16562       Opcode = X86ISD::PCMPESTRI;
16563       X86CC = X86::COND_O;
16564       break;
16565     case Intrinsic::x86_sse42_pcmpistris128:
16566       Opcode = X86ISD::PCMPISTRI;
16567       X86CC = X86::COND_S;
16568       break;
16569     case Intrinsic::x86_sse42_pcmpestris128:
16570       Opcode = X86ISD::PCMPESTRI;
16571       X86CC = X86::COND_S;
16572       break;
16573     case Intrinsic::x86_sse42_pcmpistriz128:
16574       Opcode = X86ISD::PCMPISTRI;
16575       X86CC = X86::COND_E;
16576       break;
16577     case Intrinsic::x86_sse42_pcmpestriz128:
16578       Opcode = X86ISD::PCMPESTRI;
16579       X86CC = X86::COND_E;
16580       break;
16581     }
16582     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16583     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16584     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
16585     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
16586                                 DAG.getConstant(X86CC, dl, MVT::i8),
16587                                 SDValue(PCMP.getNode(), 1));
16588     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
16589   }
16590
16591   case Intrinsic::x86_sse42_pcmpistri128:
16592   case Intrinsic::x86_sse42_pcmpestri128: {
16593     unsigned Opcode;
16594     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
16595       Opcode = X86ISD::PCMPISTRI;
16596     else
16597       Opcode = X86ISD::PCMPESTRI;
16598
16599     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
16600     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
16601     return DAG.getNode(Opcode, dl, VTs, NewOps);
16602   }
16603
16604   case Intrinsic::x86_seh_lsda: {
16605     // Compute the symbol for the LSDA. We know it'll get emitted later.
16606     MachineFunction &MF = DAG.getMachineFunction();
16607     SDValue Op1 = Op.getOperand(1);
16608     auto *Fn = cast<Function>(cast<GlobalAddressSDNode>(Op1)->getGlobal());
16609     MCSymbol *LSDASym = MF.getMMI().getContext().getOrCreateLSDASymbol(
16610         GlobalValue::getRealLinkageName(Fn->getName()));
16611
16612     // Generate a simple absolute symbol reference. This intrinsic is only
16613     // supported on 32-bit Windows, which isn't PIC.
16614     SDValue Result = DAG.getMCSymbol(LSDASym, VT);
16615     return DAG.getNode(X86ISD::Wrapper, dl, VT, Result);
16616   }
16617
16618   case Intrinsic::x86_seh_recoverfp: {
16619     SDValue FnOp = Op.getOperand(1);
16620     SDValue IncomingFPOp = Op.getOperand(2);
16621     GlobalAddressSDNode *GSD = dyn_cast<GlobalAddressSDNode>(FnOp);
16622     auto *Fn = dyn_cast_or_null<Function>(GSD ? GSD->getGlobal() : nullptr);
16623     if (!Fn)
16624       report_fatal_error(
16625           "llvm.x86.seh.recoverfp must take a function as the first argument");
16626     return recoverFramePointer(DAG, Fn, IncomingFPOp);
16627   }
16628
16629   case Intrinsic::localaddress: {
16630     // Returns one of the stack, base, or frame pointer registers, depending on
16631     // which is used to reference local variables.
16632     MachineFunction &MF = DAG.getMachineFunction();
16633     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16634     unsigned Reg;
16635     if (RegInfo->hasBasePointer(MF))
16636       Reg = RegInfo->getBaseRegister();
16637     else // This function handles the SP or FP case.
16638       Reg = RegInfo->getPtrSizedFrameRegister(MF);
16639     return DAG.getCopyFromReg(DAG.getEntryNode(), dl, Reg, VT);
16640   }
16641   }
16642 }
16643
16644 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16645                               SDValue Src, SDValue Mask, SDValue Base,
16646                               SDValue Index, SDValue ScaleOp, SDValue Chain,
16647                               const X86Subtarget * Subtarget) {
16648   SDLoc dl(Op);
16649   auto *C = cast<ConstantSDNode>(ScaleOp);
16650   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16651   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16652                              Index.getSimpleValueType().getVectorNumElements());
16653   SDValue MaskInReg;
16654   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16655   if (MaskC)
16656     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16657   else {
16658     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16659                                      Mask.getSimpleValueType().getSizeInBits());
16660
16661     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16662     // are extracted by EXTRACT_SUBVECTOR.
16663     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16664                             DAG.getBitcast(BitcastVT, Mask),
16665                             DAG.getIntPtrConstant(0, dl));
16666   }
16667   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
16668   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16669   SDValue Segment = DAG.getRegister(0, MVT::i32);
16670   if (Src.getOpcode() == ISD::UNDEF)
16671     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
16672   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16673   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16674   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
16675   return DAG.getMergeValues(RetOps, dl);
16676 }
16677
16678 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16679                                SDValue Src, SDValue Mask, SDValue Base,
16680                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
16681   SDLoc dl(Op);
16682   auto *C = cast<ConstantSDNode>(ScaleOp);
16683   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16684   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16685   SDValue Segment = DAG.getRegister(0, MVT::i32);
16686   MVT MaskVT = MVT::getVectorVT(MVT::i1,
16687                              Index.getSimpleValueType().getVectorNumElements());
16688   SDValue MaskInReg;
16689   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16690   if (MaskC)
16691     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16692   else {
16693     MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16694                                      Mask.getSimpleValueType().getSizeInBits());
16695
16696     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16697     // are extracted by EXTRACT_SUBVECTOR.
16698     MaskInReg = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16699                             DAG.getBitcast(BitcastVT, Mask),
16700                             DAG.getIntPtrConstant(0, dl));
16701   }
16702   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
16703   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
16704   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
16705   return SDValue(Res, 1);
16706 }
16707
16708 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
16709                                SDValue Mask, SDValue Base, SDValue Index,
16710                                SDValue ScaleOp, SDValue Chain) {
16711   SDLoc dl(Op);
16712   auto *C = cast<ConstantSDNode>(ScaleOp);
16713   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), dl, MVT::i8);
16714   SDValue Disp = DAG.getTargetConstant(0, dl, MVT::i32);
16715   SDValue Segment = DAG.getRegister(0, MVT::i32);
16716   MVT MaskVT =
16717     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
16718   SDValue MaskInReg;
16719   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
16720   if (MaskC)
16721     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), dl, MaskVT);
16722   else
16723     MaskInReg = DAG.getBitcast(MaskVT, Mask);
16724   //SDVTList VTs = DAG.getVTList(MVT::Other);
16725   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
16726   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
16727   return SDValue(Res, 0);
16728 }
16729
16730 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
16731 // read performance monitor counters (x86_rdpmc).
16732 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
16733                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16734                               SmallVectorImpl<SDValue> &Results) {
16735   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16736   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16737   SDValue LO, HI;
16738
16739   // The ECX register is used to select the index of the performance counter
16740   // to read.
16741   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
16742                                    N->getOperand(2));
16743   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
16744
16745   // Reads the content of a 64-bit performance counter and returns it in the
16746   // registers EDX:EAX.
16747   if (Subtarget->is64Bit()) {
16748     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16749     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16750                             LO.getValue(2));
16751   } else {
16752     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16753     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16754                             LO.getValue(2));
16755   }
16756   Chain = HI.getValue(1);
16757
16758   if (Subtarget->is64Bit()) {
16759     // The EAX register is loaded with the low-order 32 bits. The EDX register
16760     // is loaded with the supported high-order bits of the counter.
16761     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16762                               DAG.getConstant(32, DL, MVT::i8));
16763     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16764     Results.push_back(Chain);
16765     return;
16766   }
16767
16768   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16769   SDValue Ops[] = { LO, HI };
16770   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16771   Results.push_back(Pair);
16772   Results.push_back(Chain);
16773 }
16774
16775 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
16776 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
16777 // also used to custom lower READCYCLECOUNTER nodes.
16778 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
16779                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
16780                               SmallVectorImpl<SDValue> &Results) {
16781   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16782   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
16783   SDValue LO, HI;
16784
16785   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
16786   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
16787   // and the EAX register is loaded with the low-order 32 bits.
16788   if (Subtarget->is64Bit()) {
16789     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
16790     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
16791                             LO.getValue(2));
16792   } else {
16793     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
16794     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
16795                             LO.getValue(2));
16796   }
16797   SDValue Chain = HI.getValue(1);
16798
16799   if (Opcode == X86ISD::RDTSCP_DAG) {
16800     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
16801
16802     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
16803     // the ECX register. Add 'ecx' explicitly to the chain.
16804     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
16805                                      HI.getValue(2));
16806     // Explicitly store the content of ECX at the location passed in input
16807     // to the 'rdtscp' intrinsic.
16808     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
16809                          MachinePointerInfo(), false, false, 0);
16810   }
16811
16812   if (Subtarget->is64Bit()) {
16813     // The EDX register is loaded with the high-order 32 bits of the MSR, and
16814     // the EAX register is loaded with the low-order 32 bits.
16815     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
16816                               DAG.getConstant(32, DL, MVT::i8));
16817     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
16818     Results.push_back(Chain);
16819     return;
16820   }
16821
16822   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
16823   SDValue Ops[] = { LO, HI };
16824   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
16825   Results.push_back(Pair);
16826   Results.push_back(Chain);
16827 }
16828
16829 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
16830                                      SelectionDAG &DAG) {
16831   SmallVector<SDValue, 2> Results;
16832   SDLoc DL(Op);
16833   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
16834                           Results);
16835   return DAG.getMergeValues(Results, DL);
16836 }
16837
16838 static SDValue LowerSEHRESTOREFRAME(SDValue Op, const X86Subtarget *Subtarget,
16839                                     SelectionDAG &DAG) {
16840   MachineFunction &MF = DAG.getMachineFunction();
16841   const Function *Fn = MF.getFunction();
16842   SDLoc dl(Op);
16843   SDValue Chain = Op.getOperand(0);
16844
16845   assert(Subtarget->getFrameLowering()->hasFP(MF) &&
16846          "using llvm.x86.seh.restoreframe requires a frame pointer");
16847
16848   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16849   MVT VT = TLI.getPointerTy(DAG.getDataLayout());
16850
16851   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
16852   unsigned FrameReg =
16853       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
16854   unsigned SPReg = RegInfo->getStackRegister();
16855   unsigned SlotSize = RegInfo->getSlotSize();
16856
16857   // Get incoming EBP.
16858   SDValue IncomingEBP =
16859       DAG.getCopyFromReg(Chain, dl, FrameReg, VT);
16860
16861   // SP is saved in the first field of every registration node, so load
16862   // [EBP-RegNodeSize] into SP.
16863   int RegNodeSize = getSEHRegistrationNodeSize(Fn);
16864   SDValue SPAddr = DAG.getNode(ISD::ADD, dl, VT, IncomingEBP,
16865                                DAG.getConstant(-RegNodeSize, dl, VT));
16866   SDValue NewSP =
16867       DAG.getLoad(VT, dl, Chain, SPAddr, MachinePointerInfo(), false, false,
16868                   false, VT.getScalarSizeInBits() / 8);
16869   Chain = DAG.getCopyToReg(Chain, dl, SPReg, NewSP);
16870
16871   if (!RegInfo->needsStackRealignment(MF)) {
16872     // Adjust EBP to point back to the original frame position.
16873     SDValue NewFP = recoverFramePointer(DAG, Fn, IncomingEBP);
16874     Chain = DAG.getCopyToReg(Chain, dl, FrameReg, NewFP);
16875   } else {
16876     assert(RegInfo->hasBasePointer(MF) &&
16877            "functions with Win32 EH must use frame or base pointer register");
16878
16879     // Reload the base pointer (ESI) with the adjusted incoming EBP.
16880     SDValue NewBP = recoverFramePointer(DAG, Fn, IncomingEBP);
16881     Chain = DAG.getCopyToReg(Chain, dl, RegInfo->getBaseRegister(), NewBP);
16882
16883     // Reload the spilled EBP value, now that the stack and base pointers are
16884     // set up.
16885     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
16886     X86FI->setHasSEHFramePtrSave(true);
16887     int FI = MF.getFrameInfo()->CreateSpillStackObject(SlotSize, SlotSize);
16888     X86FI->setSEHFramePtrSaveIndex(FI);
16889     SDValue NewFP = DAG.getLoad(VT, dl, Chain, DAG.getFrameIndex(FI, VT),
16890                                 MachinePointerInfo(), false, false, false,
16891                                 VT.getScalarSizeInBits() / 8);
16892     Chain = DAG.getCopyToReg(NewFP, dl, FrameReg, NewFP);
16893   }
16894
16895   return Chain;
16896 }
16897
16898 /// \brief Lower intrinsics for TRUNCATE_TO_MEM case
16899 /// return truncate Store/MaskedStore Node
16900 static SDValue LowerINTRINSIC_TRUNCATE_TO_MEM(const SDValue & Op,
16901                                                SelectionDAG &DAG,
16902                                                MVT ElementType) {
16903   SDLoc dl(Op);
16904   SDValue Mask = Op.getOperand(4);
16905   SDValue DataToTruncate = Op.getOperand(3);
16906   SDValue Addr = Op.getOperand(2);
16907   SDValue Chain = Op.getOperand(0);
16908
16909   MVT VT  = DataToTruncate.getSimpleValueType();
16910   MVT SVT = MVT::getVectorVT(ElementType, VT.getVectorNumElements());
16911
16912   if (isAllOnes(Mask)) // return just a truncate store
16913     return DAG.getTruncStore(Chain, dl, DataToTruncate, Addr,
16914                              MachinePointerInfo(), SVT, false, false,
16915                              SVT.getScalarSizeInBits()/8);
16916
16917   MVT MaskVT = MVT::getVectorVT(MVT::i1, VT.getVectorNumElements());
16918   MVT BitcastVT = MVT::getVectorVT(MVT::i1,
16919                                    Mask.getSimpleValueType().getSizeInBits());
16920   // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
16921   // are extracted by EXTRACT_SUBVECTOR.
16922   SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
16923                               DAG.getBitcast(BitcastVT, Mask),
16924                               DAG.getIntPtrConstant(0, dl));
16925
16926   MachineMemOperand *MMO = DAG.getMachineFunction().
16927     getMachineMemOperand(MachinePointerInfo(),
16928                          MachineMemOperand::MOStore, SVT.getStoreSize(),
16929                          SVT.getScalarSizeInBits()/8);
16930
16931   return DAG.getMaskedStore(Chain, dl, DataToTruncate, Addr,
16932                             VMask, SVT, MMO, true);
16933 }
16934
16935 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
16936                                       SelectionDAG &DAG) {
16937   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
16938
16939   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
16940   if (!IntrData) {
16941     if (IntNo == llvm::Intrinsic::x86_seh_restoreframe)
16942       return LowerSEHRESTOREFRAME(Op, Subtarget, DAG);
16943     return SDValue();
16944   }
16945
16946   SDLoc dl(Op);
16947   switch(IntrData->Type) {
16948   default: llvm_unreachable("Unknown Intrinsic Type");
16949   case RDSEED:
16950   case RDRAND: {
16951     // Emit the node with the right value type.
16952     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
16953     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
16954
16955     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
16956     // Otherwise return the value from Rand, which is always 0, casted to i32.
16957     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
16958                       DAG.getConstant(1, dl, Op->getValueType(1)),
16959                       DAG.getConstant(X86::COND_B, dl, MVT::i32),
16960                       SDValue(Result.getNode(), 1) };
16961     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
16962                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
16963                                   Ops);
16964
16965     // Return { result, isValid, chain }.
16966     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
16967                        SDValue(Result.getNode(), 2));
16968   }
16969   case GATHER: {
16970   //gather(v1, mask, index, base, scale);
16971     SDValue Chain = Op.getOperand(0);
16972     SDValue Src   = Op.getOperand(2);
16973     SDValue Base  = Op.getOperand(3);
16974     SDValue Index = Op.getOperand(4);
16975     SDValue Mask  = Op.getOperand(5);
16976     SDValue Scale = Op.getOperand(6);
16977     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale,
16978                          Chain, Subtarget);
16979   }
16980   case SCATTER: {
16981   //scatter(base, mask, index, v1, scale);
16982     SDValue Chain = Op.getOperand(0);
16983     SDValue Base  = Op.getOperand(2);
16984     SDValue Mask  = Op.getOperand(3);
16985     SDValue Index = Op.getOperand(4);
16986     SDValue Src   = Op.getOperand(5);
16987     SDValue Scale = Op.getOperand(6);
16988     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index,
16989                           Scale, Chain);
16990   }
16991   case PREFETCH: {
16992     SDValue Hint = Op.getOperand(6);
16993     unsigned HintVal = cast<ConstantSDNode>(Hint)->getZExtValue();
16994     assert(HintVal < 2 && "Wrong prefetch hint in intrinsic: should be 0 or 1");
16995     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
16996     SDValue Chain = Op.getOperand(0);
16997     SDValue Mask  = Op.getOperand(2);
16998     SDValue Index = Op.getOperand(3);
16999     SDValue Base  = Op.getOperand(4);
17000     SDValue Scale = Op.getOperand(5);
17001     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
17002   }
17003   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
17004   case RDTSC: {
17005     SmallVector<SDValue, 2> Results;
17006     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget,
17007                             Results);
17008     return DAG.getMergeValues(Results, dl);
17009   }
17010   // Read Performance Monitoring Counters.
17011   case RDPMC: {
17012     SmallVector<SDValue, 2> Results;
17013     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
17014     return DAG.getMergeValues(Results, dl);
17015   }
17016   // XTEST intrinsics.
17017   case XTEST: {
17018     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17019     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
17020     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17021                                 DAG.getConstant(X86::COND_NE, dl, MVT::i8),
17022                                 InTrans);
17023     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
17024     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
17025                        Ret, SDValue(InTrans.getNode(), 1));
17026   }
17027   // ADC/ADCX/SBB
17028   case ADX: {
17029     SmallVector<SDValue, 2> Results;
17030     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
17031     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
17032     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
17033                                 DAG.getConstant(-1, dl, MVT::i8));
17034     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
17035                               Op.getOperand(4), GenCF.getValue(1));
17036     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
17037                                  Op.getOperand(5), MachinePointerInfo(),
17038                                  false, false, 0);
17039     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17040                                 DAG.getConstant(X86::COND_B, dl, MVT::i8),
17041                                 Res.getValue(1));
17042     Results.push_back(SetCC);
17043     Results.push_back(Store);
17044     return DAG.getMergeValues(Results, dl);
17045   }
17046   case COMPRESS_TO_MEM: {
17047     SDLoc dl(Op);
17048     SDValue Mask = Op.getOperand(4);
17049     SDValue DataToCompress = Op.getOperand(3);
17050     SDValue Addr = Op.getOperand(2);
17051     SDValue Chain = Op.getOperand(0);
17052
17053     MVT VT = DataToCompress.getSimpleValueType();
17054     if (isAllOnes(Mask)) // return just a store
17055       return DAG.getStore(Chain, dl, DataToCompress, Addr,
17056                           MachinePointerInfo(), false, false,
17057                           VT.getScalarSizeInBits()/8);
17058
17059     SDValue Compressed =
17060       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToCompress),
17061                            Mask, DAG.getUNDEF(VT), Subtarget, DAG);
17062     return DAG.getStore(Chain, dl, Compressed, Addr,
17063                         MachinePointerInfo(), false, false,
17064                         VT.getScalarSizeInBits()/8);
17065   }
17066   case TRUNCATE_TO_MEM_VI8:
17067     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i8);
17068   case TRUNCATE_TO_MEM_VI16:
17069     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i16);
17070   case TRUNCATE_TO_MEM_VI32:
17071     return LowerINTRINSIC_TRUNCATE_TO_MEM(Op, DAG, MVT::i32);
17072   case EXPAND_FROM_MEM: {
17073     SDLoc dl(Op);
17074     SDValue Mask = Op.getOperand(4);
17075     SDValue PassThru = Op.getOperand(3);
17076     SDValue Addr = Op.getOperand(2);
17077     SDValue Chain = Op.getOperand(0);
17078     MVT VT = Op.getSimpleValueType();
17079
17080     if (isAllOnes(Mask)) // return just a load
17081       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
17082                          false, VT.getScalarSizeInBits()/8);
17083
17084     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
17085                                        false, false, false,
17086                                        VT.getScalarSizeInBits()/8);
17087
17088     SDValue Results[] = {
17089       getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, DataToExpand),
17090                            Mask, PassThru, Subtarget, DAG), Chain};
17091     return DAG.getMergeValues(Results, dl);
17092   }
17093   }
17094 }
17095
17096 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
17097                                            SelectionDAG &DAG) const {
17098   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
17099   MFI->setReturnAddressIsTaken(true);
17100
17101   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
17102     return SDValue();
17103
17104   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17105   SDLoc dl(Op);
17106   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17107
17108   if (Depth > 0) {
17109     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
17110     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17111     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), dl, PtrVT);
17112     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17113                        DAG.getNode(ISD::ADD, dl, PtrVT,
17114                                    FrameAddr, Offset),
17115                        MachinePointerInfo(), false, false, false, 0);
17116   }
17117
17118   // Just load the return address.
17119   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
17120   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
17121                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
17122 }
17123
17124 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
17125   MachineFunction &MF = DAG.getMachineFunction();
17126   MachineFrameInfo *MFI = MF.getFrameInfo();
17127   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
17128   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17129   EVT VT = Op.getValueType();
17130
17131   MFI->setFrameAddressIsTaken(true);
17132
17133   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
17134     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
17135     // is not possible to crawl up the stack without looking at the unwind codes
17136     // simultaneously.
17137     int FrameAddrIndex = FuncInfo->getFAIndex();
17138     if (!FrameAddrIndex) {
17139       // Set up a frame object for the return address.
17140       unsigned SlotSize = RegInfo->getSlotSize();
17141       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
17142           SlotSize, /*Offset=*/0, /*IsImmutable=*/false);
17143       FuncInfo->setFAIndex(FrameAddrIndex);
17144     }
17145     return DAG.getFrameIndex(FrameAddrIndex, VT);
17146   }
17147
17148   unsigned FrameReg =
17149       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17150   SDLoc dl(Op);  // FIXME probably not meaningful
17151   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
17152   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
17153           (FrameReg == X86::EBP && VT == MVT::i32)) &&
17154          "Invalid Frame Register!");
17155   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
17156   while (Depth--)
17157     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
17158                             MachinePointerInfo(),
17159                             false, false, false, 0);
17160   return FrameAddr;
17161 }
17162
17163 // FIXME? Maybe this could be a TableGen attribute on some registers and
17164 // this table could be generated automatically from RegInfo.
17165 unsigned X86TargetLowering::getRegisterByName(const char* RegName, EVT VT,
17166                                               SelectionDAG &DAG) const {
17167   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17168   const MachineFunction &MF = DAG.getMachineFunction();
17169
17170   unsigned Reg = StringSwitch<unsigned>(RegName)
17171                        .Case("esp", X86::ESP)
17172                        .Case("rsp", X86::RSP)
17173                        .Case("ebp", X86::EBP)
17174                        .Case("rbp", X86::RBP)
17175                        .Default(0);
17176
17177   if (Reg == X86::EBP || Reg == X86::RBP) {
17178     if (!TFI.hasFP(MF))
17179       report_fatal_error("register " + StringRef(RegName) +
17180                          " is allocatable: function has no frame pointer");
17181 #ifndef NDEBUG
17182     else {
17183       const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17184       unsigned FrameReg =
17185           RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
17186       assert((FrameReg == X86::EBP || FrameReg == X86::RBP) &&
17187              "Invalid Frame Register!");
17188     }
17189 #endif
17190   }
17191
17192   if (Reg)
17193     return Reg;
17194
17195   report_fatal_error("Invalid register name global variable");
17196 }
17197
17198 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
17199                                                      SelectionDAG &DAG) const {
17200   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17201   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize(), SDLoc(Op));
17202 }
17203
17204 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
17205   SDValue Chain     = Op.getOperand(0);
17206   SDValue Offset    = Op.getOperand(1);
17207   SDValue Handler   = Op.getOperand(2);
17208   SDLoc dl      (Op);
17209
17210   EVT PtrVT = getPointerTy(DAG.getDataLayout());
17211   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
17212   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
17213   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
17214           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
17215          "Invalid Frame Register!");
17216   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
17217   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
17218
17219   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
17220                                  DAG.getIntPtrConstant(RegInfo->getSlotSize(),
17221                                                        dl));
17222   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
17223   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
17224                        false, false, 0);
17225   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
17226
17227   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
17228                      DAG.getRegister(StoreAddrReg, PtrVT));
17229 }
17230
17231 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
17232                                                SelectionDAG &DAG) const {
17233   SDLoc DL(Op);
17234   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
17235                      DAG.getVTList(MVT::i32, MVT::Other),
17236                      Op.getOperand(0), Op.getOperand(1));
17237 }
17238
17239 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
17240                                                 SelectionDAG &DAG) const {
17241   SDLoc DL(Op);
17242   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
17243                      Op.getOperand(0), Op.getOperand(1));
17244 }
17245
17246 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
17247   return Op.getOperand(0);
17248 }
17249
17250 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
17251                                                 SelectionDAG &DAG) const {
17252   SDValue Root = Op.getOperand(0);
17253   SDValue Trmp = Op.getOperand(1); // trampoline
17254   SDValue FPtr = Op.getOperand(2); // nested function
17255   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
17256   SDLoc dl (Op);
17257
17258   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
17259   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
17260
17261   if (Subtarget->is64Bit()) {
17262     SDValue OutChains[6];
17263
17264     // Large code-model.
17265     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
17266     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
17267
17268     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
17269     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
17270
17271     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
17272
17273     // Load the pointer to the nested function into R11.
17274     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
17275     SDValue Addr = Trmp;
17276     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17277                                 Addr, MachinePointerInfo(TrmpAddr),
17278                                 false, false, 0);
17279
17280     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17281                        DAG.getConstant(2, dl, MVT::i64));
17282     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
17283                                 MachinePointerInfo(TrmpAddr, 2),
17284                                 false, false, 2);
17285
17286     // Load the 'nest' parameter value into R10.
17287     // R10 is specified in X86CallingConv.td
17288     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
17289     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17290                        DAG.getConstant(10, dl, MVT::i64));
17291     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17292                                 Addr, MachinePointerInfo(TrmpAddr, 10),
17293                                 false, false, 0);
17294
17295     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17296                        DAG.getConstant(12, dl, MVT::i64));
17297     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
17298                                 MachinePointerInfo(TrmpAddr, 12),
17299                                 false, false, 2);
17300
17301     // Jump to the nested function.
17302     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
17303     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17304                        DAG.getConstant(20, dl, MVT::i64));
17305     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, dl, MVT::i16),
17306                                 Addr, MachinePointerInfo(TrmpAddr, 20),
17307                                 false, false, 0);
17308
17309     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
17310     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
17311                        DAG.getConstant(22, dl, MVT::i64));
17312     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, dl, MVT::i8),
17313                                 Addr, MachinePointerInfo(TrmpAddr, 22),
17314                                 false, false, 0);
17315
17316     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17317   } else {
17318     const Function *Func =
17319       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
17320     CallingConv::ID CC = Func->getCallingConv();
17321     unsigned NestReg;
17322
17323     switch (CC) {
17324     default:
17325       llvm_unreachable("Unsupported calling convention");
17326     case CallingConv::C:
17327     case CallingConv::X86_StdCall: {
17328       // Pass 'nest' parameter in ECX.
17329       // Must be kept in sync with X86CallingConv.td
17330       NestReg = X86::ECX;
17331
17332       // Check that ECX wasn't needed by an 'inreg' parameter.
17333       FunctionType *FTy = Func->getFunctionType();
17334       const AttributeSet &Attrs = Func->getAttributes();
17335
17336       if (!Attrs.isEmpty() && !Func->isVarArg()) {
17337         unsigned InRegCount = 0;
17338         unsigned Idx = 1;
17339
17340         for (FunctionType::param_iterator I = FTy->param_begin(),
17341              E = FTy->param_end(); I != E; ++I, ++Idx)
17342           if (Attrs.hasAttribute(Idx, Attribute::InReg)) {
17343             auto &DL = DAG.getDataLayout();
17344             // FIXME: should only count parameters that are lowered to integers.
17345             InRegCount += (DL.getTypeSizeInBits(*I) + 31) / 32;
17346           }
17347
17348         if (InRegCount > 2) {
17349           report_fatal_error("Nest register in use - reduce number of inreg"
17350                              " parameters!");
17351         }
17352       }
17353       break;
17354     }
17355     case CallingConv::X86_FastCall:
17356     case CallingConv::X86_ThisCall:
17357     case CallingConv::Fast:
17358       // Pass 'nest' parameter in EAX.
17359       // Must be kept in sync with X86CallingConv.td
17360       NestReg = X86::EAX;
17361       break;
17362     }
17363
17364     SDValue OutChains[4];
17365     SDValue Addr, Disp;
17366
17367     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17368                        DAG.getConstant(10, dl, MVT::i32));
17369     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
17370
17371     // This is storing the opcode for MOV32ri.
17372     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
17373     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
17374     OutChains[0] = DAG.getStore(Root, dl,
17375                                 DAG.getConstant(MOV32ri|N86Reg, dl, MVT::i8),
17376                                 Trmp, MachinePointerInfo(TrmpAddr),
17377                                 false, false, 0);
17378
17379     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17380                        DAG.getConstant(1, dl, MVT::i32));
17381     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
17382                                 MachinePointerInfo(TrmpAddr, 1),
17383                                 false, false, 1);
17384
17385     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
17386     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17387                        DAG.getConstant(5, dl, MVT::i32));
17388     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, dl, MVT::i8),
17389                                 Addr, MachinePointerInfo(TrmpAddr, 5),
17390                                 false, false, 1);
17391
17392     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
17393                        DAG.getConstant(6, dl, MVT::i32));
17394     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
17395                                 MachinePointerInfo(TrmpAddr, 6),
17396                                 false, false, 1);
17397
17398     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
17399   }
17400 }
17401
17402 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
17403                                             SelectionDAG &DAG) const {
17404   /*
17405    The rounding mode is in bits 11:10 of FPSR, and has the following
17406    settings:
17407      00 Round to nearest
17408      01 Round to -inf
17409      10 Round to +inf
17410      11 Round to 0
17411
17412   FLT_ROUNDS, on the other hand, expects the following:
17413     -1 Undefined
17414      0 Round to 0
17415      1 Round to nearest
17416      2 Round to +inf
17417      3 Round to -inf
17418
17419   To perform the conversion, we do:
17420     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
17421   */
17422
17423   MachineFunction &MF = DAG.getMachineFunction();
17424   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
17425   unsigned StackAlignment = TFI.getStackAlignment();
17426   MVT VT = Op.getSimpleValueType();
17427   SDLoc DL(Op);
17428
17429   // Save FP Control Word to stack slot
17430   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
17431   SDValue StackSlot =
17432       DAG.getFrameIndex(SSFI, getPointerTy(DAG.getDataLayout()));
17433
17434   MachineMemOperand *MMO =
17435       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(MF, SSFI),
17436                               MachineMemOperand::MOStore, 2, 2);
17437
17438   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
17439   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
17440                                           DAG.getVTList(MVT::Other),
17441                                           Ops, MVT::i16, MMO);
17442
17443   // Load FP Control Word from stack slot
17444   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
17445                             MachinePointerInfo(), false, false, false, 0);
17446
17447   // Transform as necessary
17448   SDValue CWD1 =
17449     DAG.getNode(ISD::SRL, DL, MVT::i16,
17450                 DAG.getNode(ISD::AND, DL, MVT::i16,
17451                             CWD, DAG.getConstant(0x800, DL, MVT::i16)),
17452                 DAG.getConstant(11, DL, MVT::i8));
17453   SDValue CWD2 =
17454     DAG.getNode(ISD::SRL, DL, MVT::i16,
17455                 DAG.getNode(ISD::AND, DL, MVT::i16,
17456                             CWD, DAG.getConstant(0x400, DL, MVT::i16)),
17457                 DAG.getConstant(9, DL, MVT::i8));
17458
17459   SDValue RetVal =
17460     DAG.getNode(ISD::AND, DL, MVT::i16,
17461                 DAG.getNode(ISD::ADD, DL, MVT::i16,
17462                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
17463                             DAG.getConstant(1, DL, MVT::i16)),
17464                 DAG.getConstant(3, DL, MVT::i16));
17465
17466   return DAG.getNode((VT.getSizeInBits() < 16 ?
17467                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
17468 }
17469
17470 /// \brief Lower a vector CTLZ using native supported vector CTLZ instruction.
17471 //
17472 // 1. i32/i64 128/256-bit vector (native support require VLX) are expended
17473 //    to 512-bit vector.
17474 // 2. i8/i16 vector implemented using dword LZCNT vector instruction
17475 //    ( sub(trunc(lzcnt(zext32(x)))) ). In case zext32(x) is illegal,
17476 //    split the vector, perform operation on it's Lo a Hi part and
17477 //    concatenate the results.
17478 static SDValue LowerVectorCTLZ_AVX512(SDValue Op, SelectionDAG &DAG) {
17479   SDLoc dl(Op);
17480   MVT VT = Op.getSimpleValueType();
17481   MVT EltVT = VT.getVectorElementType();
17482   unsigned NumElems = VT.getVectorNumElements();
17483
17484   if (EltVT == MVT::i64 || EltVT == MVT::i32) {
17485     // Extend to 512 bit vector.
17486     assert((VT.is256BitVector() || VT.is128BitVector()) &&
17487               "Unsupported value type for operation");
17488
17489     MVT NewVT = MVT::getVectorVT(EltVT, 512 / VT.getScalarSizeInBits());
17490     SDValue Vec512 = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, NewVT,
17491                                  DAG.getUNDEF(NewVT),
17492                                  Op.getOperand(0),
17493                                  DAG.getIntPtrConstant(0, dl));
17494     SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Vec512);
17495
17496     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, CtlzNode,
17497                        DAG.getIntPtrConstant(0, dl));
17498   }
17499
17500   assert((EltVT == MVT::i8 || EltVT == MVT::i16) &&
17501           "Unsupported element type");
17502
17503   if (16 < NumElems) {
17504     // Split vector, it's Lo and Hi parts will be handled in next iteration.
17505     SDValue Lo, Hi;
17506     std::tie(Lo, Hi) = DAG.SplitVector(Op.getOperand(0), dl);
17507     MVT OutVT = MVT::getVectorVT(EltVT, NumElems/2);
17508
17509     Lo = DAG.getNode(Op.getOpcode(), dl, OutVT, Lo);
17510     Hi = DAG.getNode(Op.getOpcode(), dl, OutVT, Hi);
17511
17512     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, Lo, Hi);
17513   }
17514
17515   MVT NewVT = MVT::getVectorVT(MVT::i32, NumElems);
17516
17517   assert((NewVT.is256BitVector() || NewVT.is512BitVector()) &&
17518           "Unsupported value type for operation");
17519
17520   // Use native supported vector instruction vplzcntd.
17521   Op = DAG.getNode(ISD::ZERO_EXTEND, dl, NewVT, Op.getOperand(0));
17522   SDValue CtlzNode = DAG.getNode(ISD::CTLZ, dl, NewVT, Op);
17523   SDValue TruncNode = DAG.getNode(ISD::TRUNCATE, dl, VT, CtlzNode);
17524   SDValue Delta = DAG.getConstant(32 - EltVT.getSizeInBits(), dl, VT);
17525
17526   return DAG.getNode(ISD::SUB, dl, VT, TruncNode, Delta);
17527 }
17528
17529 static SDValue LowerCTLZ(SDValue Op, const X86Subtarget *Subtarget,
17530                          SelectionDAG &DAG) {
17531   MVT VT = Op.getSimpleValueType();
17532   MVT OpVT = VT;
17533   unsigned NumBits = VT.getSizeInBits();
17534   SDLoc dl(Op);
17535
17536   if (VT.isVector() && Subtarget->hasAVX512())
17537     return LowerVectorCTLZ_AVX512(Op, DAG);
17538
17539   Op = Op.getOperand(0);
17540   if (VT == MVT::i8) {
17541     // Zero extend to i32 since there is not an i8 bsr.
17542     OpVT = MVT::i32;
17543     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17544   }
17545
17546   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
17547   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17548   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17549
17550   // If src is zero (i.e. bsr sets ZF), returns NumBits.
17551   SDValue Ops[] = {
17552     Op,
17553     DAG.getConstant(NumBits + NumBits - 1, dl, OpVT),
17554     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17555     Op.getValue(1)
17556   };
17557   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
17558
17559   // Finally xor with NumBits-1.
17560   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17561                    DAG.getConstant(NumBits - 1, dl, OpVT));
17562
17563   if (VT == MVT::i8)
17564     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17565   return Op;
17566 }
17567
17568 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, const X86Subtarget *Subtarget,
17569                                     SelectionDAG &DAG) {
17570   MVT VT = Op.getSimpleValueType();
17571   EVT OpVT = VT;
17572   unsigned NumBits = VT.getSizeInBits();
17573   SDLoc dl(Op);
17574
17575   if (VT.isVector() && Subtarget->hasAVX512())
17576     return LowerVectorCTLZ_AVX512(Op, DAG);
17577
17578   Op = Op.getOperand(0);
17579   if (VT == MVT::i8) {
17580     // Zero extend to i32 since there is not an i8 bsr.
17581     OpVT = MVT::i32;
17582     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
17583   }
17584
17585   // Issue a bsr (scan bits in reverse).
17586   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
17587   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
17588
17589   // And xor with NumBits-1.
17590   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op,
17591                    DAG.getConstant(NumBits - 1, dl, OpVT));
17592
17593   if (VT == MVT::i8)
17594     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
17595   return Op;
17596 }
17597
17598 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
17599   MVT VT = Op.getSimpleValueType();
17600   unsigned NumBits = VT.getScalarSizeInBits();
17601   SDLoc dl(Op);
17602
17603   if (VT.isVector()) {
17604     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
17605
17606     SDValue N0 = Op.getOperand(0);
17607     SDValue Zero = DAG.getConstant(0, dl, VT);
17608
17609     // lsb(x) = (x & -x)
17610     SDValue LSB = DAG.getNode(ISD::AND, dl, VT, N0,
17611                               DAG.getNode(ISD::SUB, dl, VT, Zero, N0));
17612
17613     // cttz_undef(x) = (width - 1) - ctlz(lsb)
17614     if (Op.getOpcode() == ISD::CTTZ_ZERO_UNDEF &&
17615         TLI.isOperationLegal(ISD::CTLZ, VT)) {
17616       SDValue WidthMinusOne = DAG.getConstant(NumBits - 1, dl, VT);
17617       return DAG.getNode(ISD::SUB, dl, VT, WidthMinusOne,
17618                          DAG.getNode(ISD::CTLZ, dl, VT, LSB));
17619     }
17620
17621     // cttz(x) = ctpop(lsb - 1)
17622     SDValue One = DAG.getConstant(1, dl, VT);
17623     return DAG.getNode(ISD::CTPOP, dl, VT,
17624                        DAG.getNode(ISD::SUB, dl, VT, LSB, One));
17625   }
17626
17627   assert(Op.getOpcode() == ISD::CTTZ &&
17628          "Only scalar CTTZ requires custom lowering");
17629
17630   // Issue a bsf (scan bits forward) which also sets EFLAGS.
17631   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
17632   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op.getOperand(0));
17633
17634   // If src is zero (i.e. bsf sets ZF), returns NumBits.
17635   SDValue Ops[] = {
17636     Op,
17637     DAG.getConstant(NumBits, dl, VT),
17638     DAG.getConstant(X86::COND_E, dl, MVT::i8),
17639     Op.getValue(1)
17640   };
17641   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
17642 }
17643
17644 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
17645 // ones, and then concatenate the result back.
17646 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
17647   MVT VT = Op.getSimpleValueType();
17648
17649   assert(VT.is256BitVector() && VT.isInteger() &&
17650          "Unsupported value type for operation");
17651
17652   unsigned NumElems = VT.getVectorNumElements();
17653   SDLoc dl(Op);
17654
17655   // Extract the LHS vectors
17656   SDValue LHS = Op.getOperand(0);
17657   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
17658   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
17659
17660   // Extract the RHS vectors
17661   SDValue RHS = Op.getOperand(1);
17662   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
17663   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
17664
17665   MVT EltVT = VT.getVectorElementType();
17666   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
17667
17668   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17669                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
17670                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
17671 }
17672
17673 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
17674   if (Op.getValueType() == MVT::i1)
17675     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17676                        Op.getOperand(0), Op.getOperand(1));
17677   assert(Op.getSimpleValueType().is256BitVector() &&
17678          Op.getSimpleValueType().isInteger() &&
17679          "Only handle AVX 256-bit vector integer operation");
17680   return Lower256IntArith(Op, DAG);
17681 }
17682
17683 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
17684   if (Op.getValueType() == MVT::i1)
17685     return DAG.getNode(ISD::XOR, SDLoc(Op), Op.getValueType(),
17686                        Op.getOperand(0), Op.getOperand(1));
17687   assert(Op.getSimpleValueType().is256BitVector() &&
17688          Op.getSimpleValueType().isInteger() &&
17689          "Only handle AVX 256-bit vector integer operation");
17690   return Lower256IntArith(Op, DAG);
17691 }
17692
17693 static SDValue LowerMINMAX(SDValue Op, SelectionDAG &DAG) {
17694   assert(Op.getSimpleValueType().is256BitVector() &&
17695          Op.getSimpleValueType().isInteger() &&
17696          "Only handle AVX 256-bit vector integer operation");
17697   return Lower256IntArith(Op, DAG);
17698 }
17699
17700 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
17701                         SelectionDAG &DAG) {
17702   SDLoc dl(Op);
17703   MVT VT = Op.getSimpleValueType();
17704
17705   if (VT == MVT::i1)
17706     return DAG.getNode(ISD::AND, dl, VT, Op.getOperand(0), Op.getOperand(1));
17707
17708   // Decompose 256-bit ops into smaller 128-bit ops.
17709   if (VT.is256BitVector() && !Subtarget->hasInt256())
17710     return Lower256IntArith(Op, DAG);
17711
17712   SDValue A = Op.getOperand(0);
17713   SDValue B = Op.getOperand(1);
17714
17715   // Lower v16i8/v32i8 mul as promotion to v8i16/v16i16 vector
17716   // pairs, multiply and truncate.
17717   if (VT == MVT::v16i8 || VT == MVT::v32i8) {
17718     if (Subtarget->hasInt256()) {
17719       if (VT == MVT::v32i8) {
17720         MVT SubVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() / 2);
17721         SDValue Lo = DAG.getIntPtrConstant(0, dl);
17722         SDValue Hi = DAG.getIntPtrConstant(VT.getVectorNumElements() / 2, dl);
17723         SDValue ALo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Lo);
17724         SDValue BLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Lo);
17725         SDValue AHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, A, Hi);
17726         SDValue BHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, SubVT, B, Hi);
17727         return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
17728                            DAG.getNode(ISD::MUL, dl, SubVT, ALo, BLo),
17729                            DAG.getNode(ISD::MUL, dl, SubVT, AHi, BHi));
17730       }
17731
17732       MVT ExVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements());
17733       return DAG.getNode(
17734           ISD::TRUNCATE, dl, VT,
17735           DAG.getNode(ISD::MUL, dl, ExVT,
17736                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, A),
17737                       DAG.getNode(ISD::SIGN_EXTEND, dl, ExVT, B)));
17738     }
17739
17740     assert(VT == MVT::v16i8 &&
17741            "Pre-AVX2 support only supports v16i8 multiplication");
17742     MVT ExVT = MVT::v8i16;
17743
17744     // Extract the lo parts and sign extend to i16
17745     SDValue ALo, BLo;
17746     if (Subtarget->hasSSE41()) {
17747       ALo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, A);
17748       BLo = DAG.getNode(X86ISD::VSEXT, dl, ExVT, B);
17749     } else {
17750       const int ShufMask[] = {-1, 0, -1, 1, -1, 2, -1, 3,
17751                               -1, 4, -1, 5, -1, 6, -1, 7};
17752       ALo = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17753       BLo = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17754       ALo = DAG.getBitcast(ExVT, ALo);
17755       BLo = DAG.getBitcast(ExVT, BLo);
17756       ALo = DAG.getNode(ISD::SRA, dl, ExVT, ALo, DAG.getConstant(8, dl, ExVT));
17757       BLo = DAG.getNode(ISD::SRA, dl, ExVT, BLo, DAG.getConstant(8, dl, ExVT));
17758     }
17759
17760     // Extract the hi parts and sign extend to i16
17761     SDValue AHi, BHi;
17762     if (Subtarget->hasSSE41()) {
17763       const int ShufMask[] = {8,  9,  10, 11, 12, 13, 14, 15,
17764                               -1, -1, -1, -1, -1, -1, -1, -1};
17765       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17766       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17767       AHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, AHi);
17768       BHi = DAG.getNode(X86ISD::VSEXT, dl, ExVT, BHi);
17769     } else {
17770       const int ShufMask[] = {-1, 8,  -1, 9,  -1, 10, -1, 11,
17771                               -1, 12, -1, 13, -1, 14, -1, 15};
17772       AHi = DAG.getVectorShuffle(VT, dl, A, A, ShufMask);
17773       BHi = DAG.getVectorShuffle(VT, dl, B, B, ShufMask);
17774       AHi = DAG.getBitcast(ExVT, AHi);
17775       BHi = DAG.getBitcast(ExVT, BHi);
17776       AHi = DAG.getNode(ISD::SRA, dl, ExVT, AHi, DAG.getConstant(8, dl, ExVT));
17777       BHi = DAG.getNode(ISD::SRA, dl, ExVT, BHi, DAG.getConstant(8, dl, ExVT));
17778     }
17779
17780     // Multiply, mask the lower 8bits of the lo/hi results and pack
17781     SDValue RLo = DAG.getNode(ISD::MUL, dl, ExVT, ALo, BLo);
17782     SDValue RHi = DAG.getNode(ISD::MUL, dl, ExVT, AHi, BHi);
17783     RLo = DAG.getNode(ISD::AND, dl, ExVT, RLo, DAG.getConstant(255, dl, ExVT));
17784     RHi = DAG.getNode(ISD::AND, dl, ExVT, RHi, DAG.getConstant(255, dl, ExVT));
17785     return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
17786   }
17787
17788   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
17789   if (VT == MVT::v4i32) {
17790     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
17791            "Should not custom lower when pmuldq is available!");
17792
17793     // Extract the odd parts.
17794     static const int UnpackMask[] = { 1, -1, 3, -1 };
17795     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
17796     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
17797
17798     // Multiply the even parts.
17799     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
17800     // Now multiply odd parts.
17801     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
17802
17803     Evens = DAG.getBitcast(VT, Evens);
17804     Odds = DAG.getBitcast(VT, Odds);
17805
17806     // Merge the two vectors back together with a shuffle. This expands into 2
17807     // shuffles.
17808     static const int ShufMask[] = { 0, 4, 2, 6 };
17809     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
17810   }
17811
17812   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
17813          "Only know how to lower V2I64/V4I64/V8I64 multiply");
17814
17815   //  Ahi = psrlqi(a, 32);
17816   //  Bhi = psrlqi(b, 32);
17817   //
17818   //  AloBlo = pmuludq(a, b);
17819   //  AloBhi = pmuludq(a, Bhi);
17820   //  AhiBlo = pmuludq(Ahi, b);
17821
17822   //  AloBhi = psllqi(AloBhi, 32);
17823   //  AhiBlo = psllqi(AhiBlo, 32);
17824   //  return AloBlo + AloBhi + AhiBlo;
17825
17826   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
17827   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
17828
17829   SDValue AhiBlo = Ahi;
17830   SDValue AloBhi = Bhi;
17831   // Bit cast to 32-bit vectors for MULUDQ
17832   MVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
17833                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
17834   A = DAG.getBitcast(MulVT, A);
17835   B = DAG.getBitcast(MulVT, B);
17836   Ahi = DAG.getBitcast(MulVT, Ahi);
17837   Bhi = DAG.getBitcast(MulVT, Bhi);
17838
17839   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
17840   // After shifting right const values the result may be all-zero.
17841   if (!ISD::isBuildVectorAllZeros(Ahi.getNode())) {
17842     AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
17843     AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
17844   }
17845   if (!ISD::isBuildVectorAllZeros(Bhi.getNode())) {
17846     AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
17847     AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
17848   }
17849
17850   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
17851   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
17852 }
17853
17854 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
17855   assert(Subtarget->isTargetWin64() && "Unexpected target");
17856   EVT VT = Op.getValueType();
17857   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
17858          "Unexpected return type for lowering");
17859
17860   RTLIB::Libcall LC;
17861   bool isSigned;
17862   switch (Op->getOpcode()) {
17863   default: llvm_unreachable("Unexpected request for libcall!");
17864   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
17865   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
17866   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
17867   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
17868   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
17869   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
17870   }
17871
17872   SDLoc dl(Op);
17873   SDValue InChain = DAG.getEntryNode();
17874
17875   TargetLowering::ArgListTy Args;
17876   TargetLowering::ArgListEntry Entry;
17877   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
17878     EVT ArgVT = Op->getOperand(i).getValueType();
17879     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
17880            "Unexpected argument type for lowering");
17881     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
17882     Entry.Node = StackPtr;
17883     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
17884                            false, false, 16);
17885     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
17886     Entry.Ty = PointerType::get(ArgTy,0);
17887     Entry.isSExt = false;
17888     Entry.isZExt = false;
17889     Args.push_back(Entry);
17890   }
17891
17892   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
17893                                          getPointerTy(DAG.getDataLayout()));
17894
17895   TargetLowering::CallLoweringInfo CLI(DAG);
17896   CLI.setDebugLoc(dl).setChain(InChain)
17897     .setCallee(getLibcallCallingConv(LC),
17898                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
17899                Callee, std::move(Args), 0)
17900     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
17901
17902   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
17903   return DAG.getBitcast(VT, CallInfo.first);
17904 }
17905
17906 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
17907                              SelectionDAG &DAG) {
17908   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
17909   MVT VT = Op0.getSimpleValueType();
17910   SDLoc dl(Op);
17911
17912   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
17913          (VT == MVT::v8i32 && Subtarget->hasInt256()));
17914
17915   // PMULxD operations multiply each even value (starting at 0) of LHS with
17916   // the related value of RHS and produce a widen result.
17917   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17918   // => <2 x i64> <ae|cg>
17919   //
17920   // In other word, to have all the results, we need to perform two PMULxD:
17921   // 1. one with the even values.
17922   // 2. one with the odd values.
17923   // To achieve #2, with need to place the odd values at an even position.
17924   //
17925   // Place the odd value at an even position (basically, shift all values 1
17926   // step to the left):
17927   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
17928   // <a|b|c|d> => <b|undef|d|undef>
17929   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
17930   // <e|f|g|h> => <f|undef|h|undef>
17931   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
17932
17933   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
17934   // ints.
17935   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
17936   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
17937   unsigned Opcode =
17938       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
17939   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
17940   // => <2 x i64> <ae|cg>
17941   SDValue Mul1 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
17942   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
17943   // => <2 x i64> <bf|dh>
17944   SDValue Mul2 = DAG.getBitcast(VT, DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
17945
17946   // Shuffle it back into the right order.
17947   SDValue Highs, Lows;
17948   if (VT == MVT::v8i32) {
17949     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
17950     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17951     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
17952     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17953   } else {
17954     const int HighMask[] = {1, 5, 3, 7};
17955     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
17956     const int LowMask[] = {0, 4, 2, 6};
17957     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
17958   }
17959
17960   // If we have a signed multiply but no PMULDQ fix up the high parts of a
17961   // unsigned multiply.
17962   if (IsSigned && !Subtarget->hasSSE41()) {
17963     SDValue ShAmt = DAG.getConstant(
17964         31, dl,
17965         DAG.getTargetLoweringInfo().getShiftAmountTy(VT, DAG.getDataLayout()));
17966     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
17967                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
17968     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
17969                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
17970
17971     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
17972     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
17973   }
17974
17975   // The first result of MUL_LOHI is actually the low value, followed by the
17976   // high value.
17977   SDValue Ops[] = {Lows, Highs};
17978   return DAG.getMergeValues(Ops, dl);
17979 }
17980
17981 // Return true if the required (according to Opcode) shift-imm form is natively
17982 // supported by the Subtarget
17983 static bool SupportedVectorShiftWithImm(MVT VT, const X86Subtarget *Subtarget,
17984                                         unsigned Opcode) {
17985   if (VT.getScalarSizeInBits() < 16)
17986     return false;
17987
17988   if (VT.is512BitVector() &&
17989       (VT.getScalarSizeInBits() > 16 || Subtarget->hasBWI()))
17990     return true;
17991
17992   bool LShift = VT.is128BitVector() ||
17993     (VT.is256BitVector() && Subtarget->hasInt256());
17994
17995   bool AShift = LShift && (Subtarget->hasVLX() ||
17996     (VT != MVT::v2i64 && VT != MVT::v4i64));
17997   return (Opcode == ISD::SRA) ? AShift : LShift;
17998 }
17999
18000 // The shift amount is a variable, but it is the same for all vector lanes.
18001 // These instructions are defined together with shift-immediate.
18002 static
18003 bool SupportedVectorShiftWithBaseAmnt(MVT VT, const X86Subtarget *Subtarget,
18004                                       unsigned Opcode) {
18005   return SupportedVectorShiftWithImm(VT, Subtarget, Opcode);
18006 }
18007
18008 // Return true if the required (according to Opcode) variable-shift form is
18009 // natively supported by the Subtarget
18010 static bool SupportedVectorVarShift(MVT VT, const X86Subtarget *Subtarget,
18011                                     unsigned Opcode) {
18012
18013   if (!Subtarget->hasInt256() || VT.getScalarSizeInBits() < 16)
18014     return false;
18015
18016   // vXi16 supported only on AVX-512, BWI
18017   if (VT.getScalarSizeInBits() == 16 && !Subtarget->hasBWI())
18018     return false;
18019
18020   if (VT.is512BitVector() || Subtarget->hasVLX())
18021     return true;
18022
18023   bool LShift = VT.is128BitVector() || VT.is256BitVector();
18024   bool AShift = LShift &&  VT != MVT::v2i64 && VT != MVT::v4i64;
18025   return (Opcode == ISD::SRA) ? AShift : LShift;
18026 }
18027
18028 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
18029                                          const X86Subtarget *Subtarget) {
18030   MVT VT = Op.getSimpleValueType();
18031   SDLoc dl(Op);
18032   SDValue R = Op.getOperand(0);
18033   SDValue Amt = Op.getOperand(1);
18034
18035   unsigned X86Opc = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18036     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18037
18038   auto ArithmeticShiftRight64 = [&](uint64_t ShiftAmt) {
18039     assert((VT == MVT::v2i64 || VT == MVT::v4i64) && "Unexpected SRA type");
18040     MVT ExVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() * 2);
18041     SDValue Ex = DAG.getBitcast(ExVT, R);
18042
18043     if (ShiftAmt >= 32) {
18044       // Splat sign to upper i32 dst, and SRA upper i32 src to lower i32.
18045       SDValue Upper =
18046           getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex, 31, DAG);
18047       SDValue Lower = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18048                                                  ShiftAmt - 32, DAG);
18049       if (VT == MVT::v2i64)
18050         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {5, 1, 7, 3});
18051       if (VT == MVT::v4i64)
18052         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18053                                   {9, 1, 11, 3, 13, 5, 15, 7});
18054     } else {
18055       // SRA upper i32, SHL whole i64 and select lower i32.
18056       SDValue Upper = getTargetVShiftByConstNode(X86ISD::VSRAI, dl, ExVT, Ex,
18057                                                  ShiftAmt, DAG);
18058       SDValue Lower =
18059           getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt, DAG);
18060       Lower = DAG.getBitcast(ExVT, Lower);
18061       if (VT == MVT::v2i64)
18062         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower, {4, 1, 6, 3});
18063       if (VT == MVT::v4i64)
18064         Ex = DAG.getVectorShuffle(ExVT, dl, Upper, Lower,
18065                                   {8, 1, 10, 3, 12, 5, 14, 7});
18066     }
18067     return DAG.getBitcast(VT, Ex);
18068   };
18069
18070   // Optimize shl/srl/sra with constant shift amount.
18071   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18072     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
18073       uint64_t ShiftAmt = ShiftConst->getZExtValue();
18074
18075       if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18076         return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18077
18078       // i64 SRA needs to be performed as partial shifts.
18079       if ((VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
18080           Op.getOpcode() == ISD::SRA && !Subtarget->hasXOP())
18081         return ArithmeticShiftRight64(ShiftAmt);
18082
18083       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
18084         unsigned NumElts = VT.getVectorNumElements();
18085         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
18086
18087         // Simple i8 add case
18088         if (Op.getOpcode() == ISD::SHL && ShiftAmt == 1)
18089           return DAG.getNode(ISD::ADD, dl, VT, R, R);
18090
18091         // ashr(R, 7)  === cmp_slt(R, 0)
18092         if (Op.getOpcode() == ISD::SRA && ShiftAmt == 7) {
18093           SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
18094           return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
18095         }
18096
18097         // XOP can shift v16i8 directly instead of as shift v8i16 + mask.
18098         if (VT == MVT::v16i8 && Subtarget->hasXOP())
18099           return SDValue();
18100
18101         if (Op.getOpcode() == ISD::SHL) {
18102           // Make a large shift.
18103           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
18104                                                    R, ShiftAmt, DAG);
18105           SHL = DAG.getBitcast(VT, SHL);
18106           // Zero out the rightmost bits.
18107           SmallVector<SDValue, 32> V(
18108               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), dl, MVT::i8));
18109           return DAG.getNode(ISD::AND, dl, VT, SHL,
18110                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18111         }
18112         if (Op.getOpcode() == ISD::SRL) {
18113           // Make a large shift.
18114           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
18115                                                    R, ShiftAmt, DAG);
18116           SRL = DAG.getBitcast(VT, SRL);
18117           // Zero out the leftmost bits.
18118           SmallVector<SDValue, 32> V(
18119               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, dl, MVT::i8));
18120           return DAG.getNode(ISD::AND, dl, VT, SRL,
18121                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
18122         }
18123         if (Op.getOpcode() == ISD::SRA) {
18124           // ashr(R, Amt) === sub(xor(lshr(R, Amt), Mask), Mask)
18125           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18126           SmallVector<SDValue, 32> V(NumElts,
18127                                      DAG.getConstant(128 >> ShiftAmt, dl,
18128                                                      MVT::i8));
18129           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
18130           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
18131           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
18132           return Res;
18133         }
18134         llvm_unreachable("Unknown shift opcode.");
18135       }
18136     }
18137   }
18138
18139   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18140   if (!Subtarget->is64Bit() && !Subtarget->hasXOP() &&
18141       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64))) {
18142
18143     // Peek through any splat that was introduced for i64 shift vectorization.
18144     int SplatIndex = -1;
18145     if (ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt.getNode()))
18146       if (SVN->isSplat()) {
18147         SplatIndex = SVN->getSplatIndex();
18148         Amt = Amt.getOperand(0);
18149         assert(SplatIndex < (int)VT.getVectorNumElements() &&
18150                "Splat shuffle referencing second operand");
18151       }
18152
18153     if (Amt.getOpcode() != ISD::BITCAST ||
18154         Amt.getOperand(0).getOpcode() != ISD::BUILD_VECTOR)
18155       return SDValue();
18156
18157     Amt = Amt.getOperand(0);
18158     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18159                      VT.getVectorNumElements();
18160     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
18161     uint64_t ShiftAmt = 0;
18162     unsigned BaseOp = (SplatIndex < 0 ? 0 : SplatIndex * Ratio);
18163     for (unsigned i = 0; i != Ratio; ++i) {
18164       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + BaseOp));
18165       if (!C)
18166         return SDValue();
18167       // 6 == Log2(64)
18168       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
18169     }
18170
18171     // Check remaining shift amounts (if not a splat).
18172     if (SplatIndex < 0) {
18173       for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18174         uint64_t ShAmt = 0;
18175         for (unsigned j = 0; j != Ratio; ++j) {
18176           ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
18177           if (!C)
18178             return SDValue();
18179           // 6 == Log2(64)
18180           ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
18181         }
18182         if (ShAmt != ShiftAmt)
18183           return SDValue();
18184       }
18185     }
18186
18187     if (SupportedVectorShiftWithImm(VT, Subtarget, Op.getOpcode()))
18188       return getTargetVShiftByConstNode(X86Opc, dl, VT, R, ShiftAmt, DAG);
18189
18190     if (Op.getOpcode() == ISD::SRA)
18191       return ArithmeticShiftRight64(ShiftAmt);
18192   }
18193
18194   return SDValue();
18195 }
18196
18197 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
18198                                         const X86Subtarget* Subtarget) {
18199   MVT VT = Op.getSimpleValueType();
18200   SDLoc dl(Op);
18201   SDValue R = Op.getOperand(0);
18202   SDValue Amt = Op.getOperand(1);
18203
18204   unsigned X86OpcI = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHLI :
18205     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRLI : X86ISD::VSRAI;
18206
18207   unsigned X86OpcV = (Op.getOpcode() == ISD::SHL) ? X86ISD::VSHL :
18208     (Op.getOpcode() == ISD::SRL) ? X86ISD::VSRL : X86ISD::VSRA;
18209
18210   if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode())) {
18211     SDValue BaseShAmt;
18212     MVT EltVT = VT.getVectorElementType();
18213
18214     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
18215       // Check if this build_vector node is doing a splat.
18216       // If so, then set BaseShAmt equal to the splat value.
18217       BaseShAmt = BV->getSplatValue();
18218       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
18219         BaseShAmt = SDValue();
18220     } else {
18221       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
18222         Amt = Amt.getOperand(0);
18223
18224       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
18225       if (SVN && SVN->isSplat()) {
18226         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
18227         SDValue InVec = Amt.getOperand(0);
18228         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
18229           assert((SplatIdx < InVec.getSimpleValueType().getVectorNumElements()) &&
18230                  "Unexpected shuffle index found!");
18231           BaseShAmt = InVec.getOperand(SplatIdx);
18232         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
18233            if (ConstantSDNode *C =
18234                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
18235              if (C->getZExtValue() == SplatIdx)
18236                BaseShAmt = InVec.getOperand(1);
18237            }
18238         }
18239
18240         if (!BaseShAmt)
18241           // Avoid introducing an extract element from a shuffle.
18242           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
18243                                   DAG.getIntPtrConstant(SplatIdx, dl));
18244       }
18245     }
18246
18247     if (BaseShAmt.getNode()) {
18248       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
18249       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
18250         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
18251       else if (EltVT.bitsLT(MVT::i32))
18252         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
18253
18254       return getTargetVShiftNode(X86OpcI, dl, VT, R, BaseShAmt, DAG);
18255     }
18256   }
18257
18258   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
18259   if (!Subtarget->is64Bit() && VT == MVT::v2i64  &&
18260       Amt.getOpcode() == ISD::BITCAST &&
18261       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
18262     Amt = Amt.getOperand(0);
18263     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
18264                      VT.getVectorNumElements();
18265     std::vector<SDValue> Vals(Ratio);
18266     for (unsigned i = 0; i != Ratio; ++i)
18267       Vals[i] = Amt.getOperand(i);
18268     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
18269       for (unsigned j = 0; j != Ratio; ++j)
18270         if (Vals[j] != Amt.getOperand(i + j))
18271           return SDValue();
18272     }
18273
18274     if (SupportedVectorShiftWithBaseAmnt(VT, Subtarget, Op.getOpcode()))
18275       return DAG.getNode(X86OpcV, dl, VT, R, Op.getOperand(1));
18276   }
18277   return SDValue();
18278 }
18279
18280 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
18281                           SelectionDAG &DAG) {
18282   MVT VT = Op.getSimpleValueType();
18283   SDLoc dl(Op);
18284   SDValue R = Op.getOperand(0);
18285   SDValue Amt = Op.getOperand(1);
18286
18287   assert(VT.isVector() && "Custom lowering only for vector shifts!");
18288   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
18289
18290   if (SDValue V = LowerScalarImmediateShift(Op, DAG, Subtarget))
18291     return V;
18292
18293   if (SDValue V = LowerScalarVariableShift(Op, DAG, Subtarget))
18294     return V;
18295
18296   if (SupportedVectorVarShift(VT, Subtarget, Op.getOpcode()))
18297     return Op;
18298
18299   // XOP has 128-bit variable logical/arithmetic shifts.
18300   // +ve/-ve Amt = shift left/right.
18301   if (Subtarget->hasXOP() &&
18302       (VT == MVT::v2i64 || VT == MVT::v4i32 ||
18303        VT == MVT::v8i16 || VT == MVT::v16i8)) {
18304     if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SRA) {
18305       SDValue Zero = getZeroVector(VT, Subtarget, DAG, dl);
18306       Amt = DAG.getNode(ISD::SUB, dl, VT, Zero, Amt);
18307     }
18308     if (Op.getOpcode() == ISD::SHL || Op.getOpcode() == ISD::SRL)
18309       return DAG.getNode(X86ISD::VPSHL, dl, VT, R, Amt);
18310     if (Op.getOpcode() == ISD::SRA)
18311       return DAG.getNode(X86ISD::VPSHA, dl, VT, R, Amt);
18312   }
18313
18314   // 2i64 vector logical shifts can efficiently avoid scalarization - do the
18315   // shifts per-lane and then shuffle the partial results back together.
18316   if (VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) {
18317     // Splat the shift amounts so the scalar shifts above will catch it.
18318     SDValue Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {0, 0});
18319     SDValue Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Amt, {1, 1});
18320     SDValue R0 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt0);
18321     SDValue R1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Amt1);
18322     return DAG.getVectorShuffle(VT, dl, R0, R1, {0, 3});
18323   }
18324
18325   // i64 vector arithmetic shift can be emulated with the transform:
18326   // M = lshr(SIGN_BIT, Amt)
18327   // ashr(R, Amt) === sub(xor(lshr(R, Amt), M), M)
18328   if ((VT == MVT::v2i64 || (VT == MVT::v4i64 && Subtarget->hasInt256())) &&
18329       Op.getOpcode() == ISD::SRA) {
18330     SDValue S = DAG.getConstant(APInt::getSignBit(64), dl, VT);
18331     SDValue M = DAG.getNode(ISD::SRL, dl, VT, S, Amt);
18332     R = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
18333     R = DAG.getNode(ISD::XOR, dl, VT, R, M);
18334     R = DAG.getNode(ISD::SUB, dl, VT, R, M);
18335     return R;
18336   }
18337
18338   // If possible, lower this packed shift into a vector multiply instead of
18339   // expanding it into a sequence of scalar shifts.
18340   // Do this only if the vector shift count is a constant build_vector.
18341   if (Op.getOpcode() == ISD::SHL &&
18342       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
18343        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
18344       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18345     SmallVector<SDValue, 8> Elts;
18346     MVT SVT = VT.getVectorElementType();
18347     unsigned SVTBits = SVT.getSizeInBits();
18348     APInt One(SVTBits, 1);
18349     unsigned NumElems = VT.getVectorNumElements();
18350
18351     for (unsigned i=0; i !=NumElems; ++i) {
18352       SDValue Op = Amt->getOperand(i);
18353       if (Op->getOpcode() == ISD::UNDEF) {
18354         Elts.push_back(Op);
18355         continue;
18356       }
18357
18358       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
18359       APInt C(SVTBits, ND->getAPIntValue().getZExtValue());
18360       uint64_t ShAmt = C.getZExtValue();
18361       if (ShAmt >= SVTBits) {
18362         Elts.push_back(DAG.getUNDEF(SVT));
18363         continue;
18364       }
18365       Elts.push_back(DAG.getConstant(One.shl(ShAmt), dl, SVT));
18366     }
18367     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
18368     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
18369   }
18370
18371   // Lower SHL with variable shift amount.
18372   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
18373     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, dl, VT));
18374
18375     Op = DAG.getNode(ISD::ADD, dl, VT, Op,
18376                      DAG.getConstant(0x3f800000U, dl, VT));
18377     Op = DAG.getBitcast(MVT::v4f32, Op);
18378     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
18379     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
18380   }
18381
18382   // If possible, lower this shift as a sequence of two shifts by
18383   // constant plus a MOVSS/MOVSD instead of scalarizing it.
18384   // Example:
18385   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
18386   //
18387   // Could be rewritten as:
18388   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
18389   //
18390   // The advantage is that the two shifts from the example would be
18391   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
18392   // the vector shift into four scalar shifts plus four pairs of vector
18393   // insert/extract.
18394   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
18395       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18396     unsigned TargetOpcode = X86ISD::MOVSS;
18397     bool CanBeSimplified;
18398     // The splat value for the first packed shift (the 'X' from the example).
18399     SDValue Amt1 = Amt->getOperand(0);
18400     // The splat value for the second packed shift (the 'Y' from the example).
18401     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
18402                                         Amt->getOperand(2);
18403
18404     // See if it is possible to replace this node with a sequence of
18405     // two shifts followed by a MOVSS/MOVSD
18406     if (VT == MVT::v4i32) {
18407       // Check if it is legal to use a MOVSS.
18408       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
18409                         Amt2 == Amt->getOperand(3);
18410       if (!CanBeSimplified) {
18411         // Otherwise, check if we can still simplify this node using a MOVSD.
18412         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
18413                           Amt->getOperand(2) == Amt->getOperand(3);
18414         TargetOpcode = X86ISD::MOVSD;
18415         Amt2 = Amt->getOperand(2);
18416       }
18417     } else {
18418       // Do similar checks for the case where the machine value type
18419       // is MVT::v8i16.
18420       CanBeSimplified = Amt1 == Amt->getOperand(1);
18421       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
18422         CanBeSimplified = Amt2 == Amt->getOperand(i);
18423
18424       if (!CanBeSimplified) {
18425         TargetOpcode = X86ISD::MOVSD;
18426         CanBeSimplified = true;
18427         Amt2 = Amt->getOperand(4);
18428         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
18429           CanBeSimplified = Amt1 == Amt->getOperand(i);
18430         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
18431           CanBeSimplified = Amt2 == Amt->getOperand(j);
18432       }
18433     }
18434
18435     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
18436         isa<ConstantSDNode>(Amt2)) {
18437       // Replace this node with two shifts followed by a MOVSS/MOVSD.
18438       MVT CastVT = MVT::v4i32;
18439       SDValue Splat1 =
18440         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), dl, VT);
18441       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
18442       SDValue Splat2 =
18443         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), dl, VT);
18444       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
18445       if (TargetOpcode == X86ISD::MOVSD)
18446         CastVT = MVT::v2i64;
18447       SDValue BitCast1 = DAG.getBitcast(CastVT, Shift1);
18448       SDValue BitCast2 = DAG.getBitcast(CastVT, Shift2);
18449       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
18450                                             BitCast1, DAG);
18451       return DAG.getBitcast(VT, Result);
18452     }
18453   }
18454
18455   // v4i32 Non Uniform Shifts.
18456   // If the shift amount is constant we can shift each lane using the SSE2
18457   // immediate shifts, else we need to zero-extend each lane to the lower i64
18458   // and shift using the SSE2 variable shifts.
18459   // The separate results can then be blended together.
18460   if (VT == MVT::v4i32) {
18461     unsigned Opc = Op.getOpcode();
18462     SDValue Amt0, Amt1, Amt2, Amt3;
18463     if (ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
18464       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {0, 0, 0, 0});
18465       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {1, 1, 1, 1});
18466       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {2, 2, 2, 2});
18467       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, DAG.getUNDEF(VT), {3, 3, 3, 3});
18468     } else {
18469       // ISD::SHL is handled above but we include it here for completeness.
18470       switch (Opc) {
18471       default:
18472         llvm_unreachable("Unknown target vector shift node");
18473       case ISD::SHL:
18474         Opc = X86ISD::VSHL;
18475         break;
18476       case ISD::SRL:
18477         Opc = X86ISD::VSRL;
18478         break;
18479       case ISD::SRA:
18480         Opc = X86ISD::VSRA;
18481         break;
18482       }
18483       // The SSE2 shifts use the lower i64 as the same shift amount for
18484       // all lanes and the upper i64 is ignored. These shuffle masks
18485       // optimally zero-extend each lanes on SSE2/SSE41/AVX targets.
18486       SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18487       Amt0 = DAG.getVectorShuffle(VT, dl, Amt, Z, {0, 4, -1, -1});
18488       Amt1 = DAG.getVectorShuffle(VT, dl, Amt, Z, {1, 5, -1, -1});
18489       Amt2 = DAG.getVectorShuffle(VT, dl, Amt, Z, {2, 6, -1, -1});
18490       Amt3 = DAG.getVectorShuffle(VT, dl, Amt, Z, {3, 7, -1, -1});
18491     }
18492
18493     SDValue R0 = DAG.getNode(Opc, dl, VT, R, Amt0);
18494     SDValue R1 = DAG.getNode(Opc, dl, VT, R, Amt1);
18495     SDValue R2 = DAG.getNode(Opc, dl, VT, R, Amt2);
18496     SDValue R3 = DAG.getNode(Opc, dl, VT, R, Amt3);
18497     SDValue R02 = DAG.getVectorShuffle(VT, dl, R0, R2, {0, -1, 6, -1});
18498     SDValue R13 = DAG.getVectorShuffle(VT, dl, R1, R3, {-1, 1, -1, 7});
18499     return DAG.getVectorShuffle(VT, dl, R02, R13, {0, 5, 2, 7});
18500   }
18501
18502   if (VT == MVT::v16i8 ||
18503       (VT == MVT::v32i8 && Subtarget->hasInt256() && !Subtarget->hasXOP())) {
18504     MVT ExtVT = MVT::getVectorVT(MVT::i16, VT.getVectorNumElements() / 2);
18505     unsigned ShiftOpcode = Op->getOpcode();
18506
18507     auto SignBitSelect = [&](MVT SelVT, SDValue Sel, SDValue V0, SDValue V1) {
18508       // On SSE41 targets we make use of the fact that VSELECT lowers
18509       // to PBLENDVB which selects bytes based just on the sign bit.
18510       if (Subtarget->hasSSE41()) {
18511         V0 = DAG.getBitcast(VT, V0);
18512         V1 = DAG.getBitcast(VT, V1);
18513         Sel = DAG.getBitcast(VT, Sel);
18514         return DAG.getBitcast(SelVT,
18515                               DAG.getNode(ISD::VSELECT, dl, VT, Sel, V0, V1));
18516       }
18517       // On pre-SSE41 targets we test for the sign bit by comparing to
18518       // zero - a negative value will set all bits of the lanes to true
18519       // and VSELECT uses that in its OR(AND(V0,C),AND(V1,~C)) lowering.
18520       SDValue Z = getZeroVector(SelVT, Subtarget, DAG, dl);
18521       SDValue C = DAG.getNode(X86ISD::PCMPGT, dl, SelVT, Z, Sel);
18522       return DAG.getNode(ISD::VSELECT, dl, SelVT, C, V0, V1);
18523     };
18524
18525     // Turn 'a' into a mask suitable for VSELECT: a = a << 5;
18526     // We can safely do this using i16 shifts as we're only interested in
18527     // the 3 lower bits of each byte.
18528     Amt = DAG.getBitcast(ExtVT, Amt);
18529     Amt = DAG.getNode(ISD::SHL, dl, ExtVT, Amt, DAG.getConstant(5, dl, ExtVT));
18530     Amt = DAG.getBitcast(VT, Amt);
18531
18532     if (Op->getOpcode() == ISD::SHL || Op->getOpcode() == ISD::SRL) {
18533       // r = VSELECT(r, shift(r, 4), a);
18534       SDValue M =
18535           DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18536       R = SignBitSelect(VT, Amt, M, R);
18537
18538       // a += a
18539       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18540
18541       // r = VSELECT(r, shift(r, 2), a);
18542       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18543       R = SignBitSelect(VT, Amt, M, R);
18544
18545       // a += a
18546       Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18547
18548       // return VSELECT(r, shift(r, 1), a);
18549       M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18550       R = SignBitSelect(VT, Amt, M, R);
18551       return R;
18552     }
18553
18554     if (Op->getOpcode() == ISD::SRA) {
18555       // For SRA we need to unpack each byte to the higher byte of a i16 vector
18556       // so we can correctly sign extend. We don't care what happens to the
18557       // lower byte.
18558       SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), Amt);
18559       SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), Amt);
18560       SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, DAG.getUNDEF(VT), R);
18561       SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, DAG.getUNDEF(VT), R);
18562       ALo = DAG.getBitcast(ExtVT, ALo);
18563       AHi = DAG.getBitcast(ExtVT, AHi);
18564       RLo = DAG.getBitcast(ExtVT, RLo);
18565       RHi = DAG.getBitcast(ExtVT, RHi);
18566
18567       // r = VSELECT(r, shift(r, 4), a);
18568       SDValue MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18569                                 DAG.getConstant(4, dl, ExtVT));
18570       SDValue MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18571                                 DAG.getConstant(4, dl, ExtVT));
18572       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18573       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18574
18575       // a += a
18576       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18577       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18578
18579       // r = VSELECT(r, shift(r, 2), a);
18580       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18581                         DAG.getConstant(2, dl, ExtVT));
18582       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18583                         DAG.getConstant(2, dl, ExtVT));
18584       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18585       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18586
18587       // a += a
18588       ALo = DAG.getNode(ISD::ADD, dl, ExtVT, ALo, ALo);
18589       AHi = DAG.getNode(ISD::ADD, dl, ExtVT, AHi, AHi);
18590
18591       // r = VSELECT(r, shift(r, 1), a);
18592       MLo = DAG.getNode(ShiftOpcode, dl, ExtVT, RLo,
18593                         DAG.getConstant(1, dl, ExtVT));
18594       MHi = DAG.getNode(ShiftOpcode, dl, ExtVT, RHi,
18595                         DAG.getConstant(1, dl, ExtVT));
18596       RLo = SignBitSelect(ExtVT, ALo, MLo, RLo);
18597       RHi = SignBitSelect(ExtVT, AHi, MHi, RHi);
18598
18599       // Logical shift the result back to the lower byte, leaving a zero upper
18600       // byte
18601       // meaning that we can safely pack with PACKUSWB.
18602       RLo =
18603           DAG.getNode(ISD::SRL, dl, ExtVT, RLo, DAG.getConstant(8, dl, ExtVT));
18604       RHi =
18605           DAG.getNode(ISD::SRL, dl, ExtVT, RHi, DAG.getConstant(8, dl, ExtVT));
18606       return DAG.getNode(X86ISD::PACKUS, dl, VT, RLo, RHi);
18607     }
18608   }
18609
18610   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
18611   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
18612   // solution better.
18613   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
18614     MVT ExtVT = MVT::v8i32;
18615     unsigned ExtOpc =
18616         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
18617     R = DAG.getNode(ExtOpc, dl, ExtVT, R);
18618     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, ExtVT, Amt);
18619     return DAG.getNode(ISD::TRUNCATE, dl, VT,
18620                        DAG.getNode(Op.getOpcode(), dl, ExtVT, R, Amt));
18621   }
18622
18623   if (Subtarget->hasInt256() && !Subtarget->hasXOP() && VT == MVT::v16i16) {
18624     MVT ExtVT = MVT::v8i32;
18625     SDValue Z = getZeroVector(VT, Subtarget, DAG, dl);
18626     SDValue ALo = DAG.getNode(X86ISD::UNPCKL, dl, VT, Amt, Z);
18627     SDValue AHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, Amt, Z);
18628     SDValue RLo = DAG.getNode(X86ISD::UNPCKL, dl, VT, R, R);
18629     SDValue RHi = DAG.getNode(X86ISD::UNPCKH, dl, VT, R, R);
18630     ALo = DAG.getBitcast(ExtVT, ALo);
18631     AHi = DAG.getBitcast(ExtVT, AHi);
18632     RLo = DAG.getBitcast(ExtVT, RLo);
18633     RHi = DAG.getBitcast(ExtVT, RHi);
18634     SDValue Lo = DAG.getNode(Op.getOpcode(), dl, ExtVT, RLo, ALo);
18635     SDValue Hi = DAG.getNode(Op.getOpcode(), dl, ExtVT, RHi, AHi);
18636     Lo = DAG.getNode(ISD::SRL, dl, ExtVT, Lo, DAG.getConstant(16, dl, ExtVT));
18637     Hi = DAG.getNode(ISD::SRL, dl, ExtVT, Hi, DAG.getConstant(16, dl, ExtVT));
18638     return DAG.getNode(X86ISD::PACKUS, dl, VT, Lo, Hi);
18639   }
18640
18641   if (VT == MVT::v8i16) {
18642     unsigned ShiftOpcode = Op->getOpcode();
18643
18644     auto SignBitSelect = [&](SDValue Sel, SDValue V0, SDValue V1) {
18645       // On SSE41 targets we make use of the fact that VSELECT lowers
18646       // to PBLENDVB which selects bytes based just on the sign bit.
18647       if (Subtarget->hasSSE41()) {
18648         MVT ExtVT = MVT::getVectorVT(MVT::i8, VT.getVectorNumElements() * 2);
18649         V0 = DAG.getBitcast(ExtVT, V0);
18650         V1 = DAG.getBitcast(ExtVT, V1);
18651         Sel = DAG.getBitcast(ExtVT, Sel);
18652         return DAG.getBitcast(
18653             VT, DAG.getNode(ISD::VSELECT, dl, ExtVT, Sel, V0, V1));
18654       }
18655       // On pre-SSE41 targets we splat the sign bit - a negative value will
18656       // set all bits of the lanes to true and VSELECT uses that in
18657       // its OR(AND(V0,C),AND(V1,~C)) lowering.
18658       SDValue C =
18659           DAG.getNode(ISD::SRA, dl, VT, Sel, DAG.getConstant(15, dl, VT));
18660       return DAG.getNode(ISD::VSELECT, dl, VT, C, V0, V1);
18661     };
18662
18663     // Turn 'a' into a mask suitable for VSELECT: a = a << 12;
18664     if (Subtarget->hasSSE41()) {
18665       // On SSE41 targets we need to replicate the shift mask in both
18666       // bytes for PBLENDVB.
18667       Amt = DAG.getNode(
18668           ISD::OR, dl, VT,
18669           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(4, dl, VT)),
18670           DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT)));
18671     } else {
18672       Amt = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(12, dl, VT));
18673     }
18674
18675     // r = VSELECT(r, shift(r, 8), a);
18676     SDValue M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(8, dl, VT));
18677     R = SignBitSelect(Amt, M, R);
18678
18679     // a += a
18680     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18681
18682     // r = VSELECT(r, shift(r, 4), a);
18683     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(4, dl, VT));
18684     R = SignBitSelect(Amt, M, R);
18685
18686     // a += a
18687     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18688
18689     // r = VSELECT(r, shift(r, 2), a);
18690     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(2, dl, VT));
18691     R = SignBitSelect(Amt, M, R);
18692
18693     // a += a
18694     Amt = DAG.getNode(ISD::ADD, dl, VT, Amt, Amt);
18695
18696     // return VSELECT(r, shift(r, 1), a);
18697     M = DAG.getNode(ShiftOpcode, dl, VT, R, DAG.getConstant(1, dl, VT));
18698     R = SignBitSelect(Amt, M, R);
18699     return R;
18700   }
18701
18702   // Decompose 256-bit shifts into smaller 128-bit shifts.
18703   if (VT.is256BitVector()) {
18704     unsigned NumElems = VT.getVectorNumElements();
18705     MVT EltVT = VT.getVectorElementType();
18706     MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
18707
18708     // Extract the two vectors
18709     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
18710     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
18711
18712     // Recreate the shift amount vectors
18713     SDValue Amt1, Amt2;
18714     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
18715       // Constant shift amount
18716       SmallVector<SDValue, 8> Ops(Amt->op_begin(), Amt->op_begin() + NumElems);
18717       ArrayRef<SDValue> Amt1Csts = makeArrayRef(Ops).slice(0, NumElems / 2);
18718       ArrayRef<SDValue> Amt2Csts = makeArrayRef(Ops).slice(NumElems / 2);
18719
18720       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
18721       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
18722     } else {
18723       // Variable shift amount
18724       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
18725       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
18726     }
18727
18728     // Issue new vector shifts for the smaller types
18729     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
18730     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
18731
18732     // Concatenate the result back
18733     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
18734   }
18735
18736   return SDValue();
18737 }
18738
18739 static SDValue LowerRotate(SDValue Op, const X86Subtarget *Subtarget,
18740                            SelectionDAG &DAG) {
18741   MVT VT = Op.getSimpleValueType();
18742   SDLoc DL(Op);
18743   SDValue R = Op.getOperand(0);
18744   SDValue Amt = Op.getOperand(1);
18745
18746   assert(VT.isVector() && "Custom lowering only for vector rotates!");
18747   assert(Subtarget->hasXOP() && "XOP support required for vector rotates!");
18748   assert((Op.getOpcode() == ISD::ROTL) && "Only ROTL supported");
18749
18750   // XOP has 128-bit vector variable + immediate rotates.
18751   // +ve/-ve Amt = rotate left/right.
18752
18753   // Split 256-bit integers.
18754   if (VT.is256BitVector())
18755     return Lower256IntArith(Op, DAG);
18756
18757   assert(VT.is128BitVector() && "Only rotate 128-bit vectors!");
18758
18759   // Attempt to rotate by immediate.
18760   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
18761     if (auto *RotateConst = BVAmt->getConstantSplatNode()) {
18762       uint64_t RotateAmt = RotateConst->getAPIntValue().getZExtValue();
18763       assert(RotateAmt < VT.getScalarSizeInBits() && "Rotation out of range");
18764       return DAG.getNode(X86ISD::VPROTI, DL, VT, R,
18765                          DAG.getConstant(RotateAmt, DL, MVT::i8));
18766     }
18767   }
18768
18769   // Use general rotate by variable (per-element).
18770   return DAG.getNode(X86ISD::VPROT, DL, VT, R, Amt);
18771 }
18772
18773 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
18774   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
18775   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
18776   // looks for this combo and may remove the "setcc" instruction if the "setcc"
18777   // has only one use.
18778   SDNode *N = Op.getNode();
18779   SDValue LHS = N->getOperand(0);
18780   SDValue RHS = N->getOperand(1);
18781   unsigned BaseOp = 0;
18782   unsigned Cond = 0;
18783   SDLoc DL(Op);
18784   switch (Op.getOpcode()) {
18785   default: llvm_unreachable("Unknown ovf instruction!");
18786   case ISD::SADDO:
18787     // A subtract of one will be selected as a INC. Note that INC doesn't
18788     // set CF, so we can't do this for UADDO.
18789     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18790       if (C->isOne()) {
18791         BaseOp = X86ISD::INC;
18792         Cond = X86::COND_O;
18793         break;
18794       }
18795     BaseOp = X86ISD::ADD;
18796     Cond = X86::COND_O;
18797     break;
18798   case ISD::UADDO:
18799     BaseOp = X86ISD::ADD;
18800     Cond = X86::COND_B;
18801     break;
18802   case ISD::SSUBO:
18803     // A subtract of one will be selected as a DEC. Note that DEC doesn't
18804     // set CF, so we can't do this for USUBO.
18805     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
18806       if (C->isOne()) {
18807         BaseOp = X86ISD::DEC;
18808         Cond = X86::COND_O;
18809         break;
18810       }
18811     BaseOp = X86ISD::SUB;
18812     Cond = X86::COND_O;
18813     break;
18814   case ISD::USUBO:
18815     BaseOp = X86ISD::SUB;
18816     Cond = X86::COND_B;
18817     break;
18818   case ISD::SMULO:
18819     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
18820     Cond = X86::COND_O;
18821     break;
18822   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
18823     if (N->getValueType(0) == MVT::i8) {
18824       BaseOp = X86ISD::UMUL8;
18825       Cond = X86::COND_O;
18826       break;
18827     }
18828     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
18829                                  MVT::i32);
18830     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
18831
18832     SDValue SetCC =
18833       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
18834                   DAG.getConstant(X86::COND_O, DL, MVT::i32),
18835                   SDValue(Sum.getNode(), 2));
18836
18837     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18838   }
18839   }
18840
18841   // Also sets EFLAGS.
18842   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
18843   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
18844
18845   SDValue SetCC =
18846     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
18847                 DAG.getConstant(Cond, DL, MVT::i32),
18848                 SDValue(Sum.getNode(), 1));
18849
18850   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
18851 }
18852
18853 /// Returns true if the operand type is exactly twice the native width, and
18854 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
18855 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
18856 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
18857 bool X86TargetLowering::needsCmpXchgNb(Type *MemType) const {
18858   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
18859
18860   if (OpWidth == 64)
18861     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
18862   else if (OpWidth == 128)
18863     return Subtarget->hasCmpxchg16b();
18864   else
18865     return false;
18866 }
18867
18868 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
18869   return needsCmpXchgNb(SI->getValueOperand()->getType());
18870 }
18871
18872 // Note: this turns large loads into lock cmpxchg8b/16b.
18873 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
18874 TargetLowering::AtomicExpansionKind
18875 X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
18876   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
18877   return needsCmpXchgNb(PTy->getElementType()) ? AtomicExpansionKind::CmpXChg
18878                                                : AtomicExpansionKind::None;
18879 }
18880
18881 TargetLowering::AtomicExpansionKind
18882 X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
18883   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18884   Type *MemType = AI->getType();
18885
18886   // If the operand is too big, we must see if cmpxchg8/16b is available
18887   // and default to library calls otherwise.
18888   if (MemType->getPrimitiveSizeInBits() > NativeWidth) {
18889     return needsCmpXchgNb(MemType) ? AtomicExpansionKind::CmpXChg
18890                                    : AtomicExpansionKind::None;
18891   }
18892
18893   AtomicRMWInst::BinOp Op = AI->getOperation();
18894   switch (Op) {
18895   default:
18896     llvm_unreachable("Unknown atomic operation");
18897   case AtomicRMWInst::Xchg:
18898   case AtomicRMWInst::Add:
18899   case AtomicRMWInst::Sub:
18900     // It's better to use xadd, xsub or xchg for these in all cases.
18901     return AtomicExpansionKind::None;
18902   case AtomicRMWInst::Or:
18903   case AtomicRMWInst::And:
18904   case AtomicRMWInst::Xor:
18905     // If the atomicrmw's result isn't actually used, we can just add a "lock"
18906     // prefix to a normal instruction for these operations.
18907     return !AI->use_empty() ? AtomicExpansionKind::CmpXChg
18908                             : AtomicExpansionKind::None;
18909   case AtomicRMWInst::Nand:
18910   case AtomicRMWInst::Max:
18911   case AtomicRMWInst::Min:
18912   case AtomicRMWInst::UMax:
18913   case AtomicRMWInst::UMin:
18914     // These always require a non-trivial set of data operations on x86. We must
18915     // use a cmpxchg loop.
18916     return AtomicExpansionKind::CmpXChg;
18917   }
18918 }
18919
18920 static bool hasMFENCE(const X86Subtarget& Subtarget) {
18921   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
18922   // no-sse2). There isn't any reason to disable it if the target processor
18923   // supports it.
18924   return Subtarget.hasSSE2() || Subtarget.is64Bit();
18925 }
18926
18927 LoadInst *
18928 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
18929   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
18930   Type *MemType = AI->getType();
18931   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
18932   // there is no benefit in turning such RMWs into loads, and it is actually
18933   // harmful as it introduces a mfence.
18934   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
18935     return nullptr;
18936
18937   auto Builder = IRBuilder<>(AI);
18938   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
18939   auto SynchScope = AI->getSynchScope();
18940   // We must restrict the ordering to avoid generating loads with Release or
18941   // ReleaseAcquire orderings.
18942   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
18943   auto Ptr = AI->getPointerOperand();
18944
18945   // Before the load we need a fence. Here is an example lifted from
18946   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
18947   // is required:
18948   // Thread 0:
18949   //   x.store(1, relaxed);
18950   //   r1 = y.fetch_add(0, release);
18951   // Thread 1:
18952   //   y.fetch_add(42, acquire);
18953   //   r2 = x.load(relaxed);
18954   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
18955   // lowered to just a load without a fence. A mfence flushes the store buffer,
18956   // making the optimization clearly correct.
18957   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
18958   // otherwise, we might be able to be more aggressive on relaxed idempotent
18959   // rmw. In practice, they do not look useful, so we don't try to be
18960   // especially clever.
18961   if (SynchScope == SingleThread)
18962     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
18963     // the IR level, so we must wrap it in an intrinsic.
18964     return nullptr;
18965
18966   if (!hasMFENCE(*Subtarget))
18967     // FIXME: it might make sense to use a locked operation here but on a
18968     // different cache-line to prevent cache-line bouncing. In practice it
18969     // is probably a small win, and x86 processors without mfence are rare
18970     // enough that we do not bother.
18971     return nullptr;
18972
18973   Function *MFence =
18974       llvm::Intrinsic::getDeclaration(M, Intrinsic::x86_sse2_mfence);
18975   Builder.CreateCall(MFence, {});
18976
18977   // Finally we can emit the atomic load.
18978   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
18979           AI->getType()->getPrimitiveSizeInBits());
18980   Loaded->setAtomic(Order, SynchScope);
18981   AI->replaceAllUsesWith(Loaded);
18982   AI->eraseFromParent();
18983   return Loaded;
18984 }
18985
18986 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
18987                                  SelectionDAG &DAG) {
18988   SDLoc dl(Op);
18989   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
18990     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
18991   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
18992     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
18993
18994   // The only fence that needs an instruction is a sequentially-consistent
18995   // cross-thread fence.
18996   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
18997     if (hasMFENCE(*Subtarget))
18998       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
18999
19000     SDValue Chain = Op.getOperand(0);
19001     SDValue Zero = DAG.getConstant(0, dl, MVT::i32);
19002     SDValue Ops[] = {
19003       DAG.getRegister(X86::ESP, MVT::i32),     // Base
19004       DAG.getTargetConstant(1, dl, MVT::i8),   // Scale
19005       DAG.getRegister(0, MVT::i32),            // Index
19006       DAG.getTargetConstant(0, dl, MVT::i32),  // Disp
19007       DAG.getRegister(0, MVT::i32),            // Segment.
19008       Zero,
19009       Chain
19010     };
19011     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
19012     return SDValue(Res, 0);
19013   }
19014
19015   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
19016   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
19017 }
19018
19019 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
19020                              SelectionDAG &DAG) {
19021   MVT T = Op.getSimpleValueType();
19022   SDLoc DL(Op);
19023   unsigned Reg = 0;
19024   unsigned size = 0;
19025   switch(T.SimpleTy) {
19026   default: llvm_unreachable("Invalid value type!");
19027   case MVT::i8:  Reg = X86::AL;  size = 1; break;
19028   case MVT::i16: Reg = X86::AX;  size = 2; break;
19029   case MVT::i32: Reg = X86::EAX; size = 4; break;
19030   case MVT::i64:
19031     assert(Subtarget->is64Bit() && "Node not type legal!");
19032     Reg = X86::RAX; size = 8;
19033     break;
19034   }
19035   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
19036                                   Op.getOperand(2), SDValue());
19037   SDValue Ops[] = { cpIn.getValue(0),
19038                     Op.getOperand(1),
19039                     Op.getOperand(3),
19040                     DAG.getTargetConstant(size, DL, MVT::i8),
19041                     cpIn.getValue(1) };
19042   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19043   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
19044   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
19045                                            Ops, T, MMO);
19046
19047   SDValue cpOut =
19048     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
19049   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
19050                                       MVT::i32, cpOut.getValue(2));
19051   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
19052                                 DAG.getConstant(X86::COND_E, DL, MVT::i8),
19053                                 EFLAGS);
19054
19055   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
19056   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
19057   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
19058   return SDValue();
19059 }
19060
19061 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
19062                             SelectionDAG &DAG) {
19063   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
19064   MVT DstVT = Op.getSimpleValueType();
19065
19066   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
19067     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19068     if (DstVT != MVT::f64)
19069       // This conversion needs to be expanded.
19070       return SDValue();
19071
19072     SDValue InVec = Op->getOperand(0);
19073     SDLoc dl(Op);
19074     unsigned NumElts = SrcVT.getVectorNumElements();
19075     MVT SVT = SrcVT.getVectorElementType();
19076
19077     // Widen the vector in input in the case of MVT::v2i32.
19078     // Example: from MVT::v2i32 to MVT::v4i32.
19079     SmallVector<SDValue, 16> Elts;
19080     for (unsigned i = 0, e = NumElts; i != e; ++i)
19081       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
19082                                  DAG.getIntPtrConstant(i, dl)));
19083
19084     // Explicitly mark the extra elements as Undef.
19085     Elts.append(NumElts, DAG.getUNDEF(SVT));
19086
19087     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19088     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
19089     SDValue ToV2F64 = DAG.getBitcast(MVT::v2f64, BV);
19090     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
19091                        DAG.getIntPtrConstant(0, dl));
19092   }
19093
19094   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
19095          Subtarget->hasMMX() && "Unexpected custom BITCAST");
19096   assert((DstVT == MVT::i64 ||
19097           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
19098          "Unexpected custom BITCAST");
19099   // i64 <=> MMX conversions are Legal.
19100   if (SrcVT==MVT::i64 && DstVT.isVector())
19101     return Op;
19102   if (DstVT==MVT::i64 && SrcVT.isVector())
19103     return Op;
19104   // MMX <=> MMX conversions are Legal.
19105   if (SrcVT.isVector() && DstVT.isVector())
19106     return Op;
19107   // All other conversions need to be expanded.
19108   return SDValue();
19109 }
19110
19111 /// Compute the horizontal sum of bytes in V for the elements of VT.
19112 ///
19113 /// Requires V to be a byte vector and VT to be an integer vector type with
19114 /// wider elements than V's type. The width of the elements of VT determines
19115 /// how many bytes of V are summed horizontally to produce each element of the
19116 /// result.
19117 static SDValue LowerHorizontalByteSum(SDValue V, MVT VT,
19118                                       const X86Subtarget *Subtarget,
19119                                       SelectionDAG &DAG) {
19120   SDLoc DL(V);
19121   MVT ByteVecVT = V.getSimpleValueType();
19122   MVT EltVT = VT.getVectorElementType();
19123   int NumElts = VT.getVectorNumElements();
19124   assert(ByteVecVT.getVectorElementType() == MVT::i8 &&
19125          "Expected value to have byte element type.");
19126   assert(EltVT != MVT::i8 &&
19127          "Horizontal byte sum only makes sense for wider elements!");
19128   unsigned VecSize = VT.getSizeInBits();
19129   assert(ByteVecVT.getSizeInBits() == VecSize && "Cannot change vector size!");
19130
19131   // PSADBW instruction horizontally add all bytes and leave the result in i64
19132   // chunks, thus directly computes the pop count for v2i64 and v4i64.
19133   if (EltVT == MVT::i64) {
19134     SDValue Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19135     V = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT, V, Zeros);
19136     return DAG.getBitcast(VT, V);
19137   }
19138
19139   if (EltVT == MVT::i32) {
19140     // We unpack the low half and high half into i32s interleaved with zeros so
19141     // that we can use PSADBW to horizontally sum them. The most useful part of
19142     // this is that it lines up the results of two PSADBW instructions to be
19143     // two v2i64 vectors which concatenated are the 4 population counts. We can
19144     // then use PACKUSWB to shrink and concatenate them into a v4i32 again.
19145     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, DL);
19146     SDValue Low = DAG.getNode(X86ISD::UNPCKL, DL, VT, V, Zeros);
19147     SDValue High = DAG.getNode(X86ISD::UNPCKH, DL, VT, V, Zeros);
19148
19149     // Do the horizontal sums into two v2i64s.
19150     Zeros = getZeroVector(ByteVecVT, Subtarget, DAG, DL);
19151     Low = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19152                       DAG.getBitcast(ByteVecVT, Low), Zeros);
19153     High = DAG.getNode(X86ISD::PSADBW, DL, ByteVecVT,
19154                        DAG.getBitcast(ByteVecVT, High), Zeros);
19155
19156     // Merge them together.
19157     MVT ShortVecVT = MVT::getVectorVT(MVT::i16, VecSize / 16);
19158     V = DAG.getNode(X86ISD::PACKUS, DL, ByteVecVT,
19159                     DAG.getBitcast(ShortVecVT, Low),
19160                     DAG.getBitcast(ShortVecVT, High));
19161
19162     return DAG.getBitcast(VT, V);
19163   }
19164
19165   // The only element type left is i16.
19166   assert(EltVT == MVT::i16 && "Unknown how to handle type");
19167
19168   // To obtain pop count for each i16 element starting from the pop count for
19169   // i8 elements, shift the i16s left by 8, sum as i8s, and then shift as i16s
19170   // right by 8. It is important to shift as i16s as i8 vector shift isn't
19171   // directly supported.
19172   SmallVector<SDValue, 16> Shifters(NumElts, DAG.getConstant(8, DL, EltVT));
19173   SDValue Shifter = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters);
19174   SDValue Shl = DAG.getNode(ISD::SHL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19175   V = DAG.getNode(ISD::ADD, DL, ByteVecVT, DAG.getBitcast(ByteVecVT, Shl),
19176                   DAG.getBitcast(ByteVecVT, V));
19177   return DAG.getNode(ISD::SRL, DL, VT, DAG.getBitcast(VT, V), Shifter);
19178 }
19179
19180 static SDValue LowerVectorCTPOPInRegLUT(SDValue Op, SDLoc DL,
19181                                         const X86Subtarget *Subtarget,
19182                                         SelectionDAG &DAG) {
19183   MVT VT = Op.getSimpleValueType();
19184   MVT EltVT = VT.getVectorElementType();
19185   unsigned VecSize = VT.getSizeInBits();
19186
19187   // Implement a lookup table in register by using an algorithm based on:
19188   // http://wm.ite.pl/articles/sse-popcount.html
19189   //
19190   // The general idea is that every lower byte nibble in the input vector is an
19191   // index into a in-register pre-computed pop count table. We then split up the
19192   // input vector in two new ones: (1) a vector with only the shifted-right
19193   // higher nibbles for each byte and (2) a vector with the lower nibbles (and
19194   // masked out higher ones) for each byte. PSHUB is used separately with both
19195   // to index the in-register table. Next, both are added and the result is a
19196   // i8 vector where each element contains the pop count for input byte.
19197   //
19198   // To obtain the pop count for elements != i8, we follow up with the same
19199   // approach and use additional tricks as described below.
19200   //
19201   const int LUT[16] = {/* 0 */ 0, /* 1 */ 1, /* 2 */ 1, /* 3 */ 2,
19202                        /* 4 */ 1, /* 5 */ 2, /* 6 */ 2, /* 7 */ 3,
19203                        /* 8 */ 1, /* 9 */ 2, /* a */ 2, /* b */ 3,
19204                        /* c */ 2, /* d */ 3, /* e */ 3, /* f */ 4};
19205
19206   int NumByteElts = VecSize / 8;
19207   MVT ByteVecVT = MVT::getVectorVT(MVT::i8, NumByteElts);
19208   SDValue In = DAG.getBitcast(ByteVecVT, Op);
19209   SmallVector<SDValue, 16> LUTVec;
19210   for (int i = 0; i < NumByteElts; ++i)
19211     LUTVec.push_back(DAG.getConstant(LUT[i % 16], DL, MVT::i8));
19212   SDValue InRegLUT = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, LUTVec);
19213   SmallVector<SDValue, 16> Mask0F(NumByteElts,
19214                                   DAG.getConstant(0x0F, DL, MVT::i8));
19215   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Mask0F);
19216
19217   // High nibbles
19218   SmallVector<SDValue, 16> Four(NumByteElts, DAG.getConstant(4, DL, MVT::i8));
19219   SDValue FourV = DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVecVT, Four);
19220   SDValue HighNibbles = DAG.getNode(ISD::SRL, DL, ByteVecVT, In, FourV);
19221
19222   // Low nibbles
19223   SDValue LowNibbles = DAG.getNode(ISD::AND, DL, ByteVecVT, In, M0F);
19224
19225   // The input vector is used as the shuffle mask that index elements into the
19226   // LUT. After counting low and high nibbles, add the vector to obtain the
19227   // final pop count per i8 element.
19228   SDValue HighPopCnt =
19229       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, HighNibbles);
19230   SDValue LowPopCnt =
19231       DAG.getNode(X86ISD::PSHUFB, DL, ByteVecVT, InRegLUT, LowNibbles);
19232   SDValue PopCnt = DAG.getNode(ISD::ADD, DL, ByteVecVT, HighPopCnt, LowPopCnt);
19233
19234   if (EltVT == MVT::i8)
19235     return PopCnt;
19236
19237   return LowerHorizontalByteSum(PopCnt, VT, Subtarget, DAG);
19238 }
19239
19240 static SDValue LowerVectorCTPOPBitmath(SDValue Op, SDLoc DL,
19241                                        const X86Subtarget *Subtarget,
19242                                        SelectionDAG &DAG) {
19243   MVT VT = Op.getSimpleValueType();
19244   assert(VT.is128BitVector() &&
19245          "Only 128-bit vector bitmath lowering supported.");
19246
19247   int VecSize = VT.getSizeInBits();
19248   MVT EltVT = VT.getVectorElementType();
19249   int Len = EltVT.getSizeInBits();
19250
19251   // This is the vectorized version of the "best" algorithm from
19252   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
19253   // with a minor tweak to use a series of adds + shifts instead of vector
19254   // multiplications. Implemented for all integer vector types. We only use
19255   // this when we don't have SSSE3 which allows a LUT-based lowering that is
19256   // much faster, even faster than using native popcnt instructions.
19257
19258   auto GetShift = [&](unsigned OpCode, SDValue V, int Shifter) {
19259     MVT VT = V.getSimpleValueType();
19260     SmallVector<SDValue, 32> Shifters(
19261         VT.getVectorNumElements(),
19262         DAG.getConstant(Shifter, DL, VT.getVectorElementType()));
19263     return DAG.getNode(OpCode, DL, VT, V,
19264                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Shifters));
19265   };
19266   auto GetMask = [&](SDValue V, APInt Mask) {
19267     MVT VT = V.getSimpleValueType();
19268     SmallVector<SDValue, 32> Masks(
19269         VT.getVectorNumElements(),
19270         DAG.getConstant(Mask, DL, VT.getVectorElementType()));
19271     return DAG.getNode(ISD::AND, DL, VT, V,
19272                        DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Masks));
19273   };
19274
19275   // We don't want to incur the implicit masks required to SRL vNi8 vectors on
19276   // x86, so set the SRL type to have elements at least i16 wide. This is
19277   // correct because all of our SRLs are followed immediately by a mask anyways
19278   // that handles any bits that sneak into the high bits of the byte elements.
19279   MVT SrlVT = Len > 8 ? VT : MVT::getVectorVT(MVT::i16, VecSize / 16);
19280
19281   SDValue V = Op;
19282
19283   // v = v - ((v >> 1) & 0x55555555...)
19284   SDValue Srl =
19285       DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 1));
19286   SDValue And = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x55)));
19287   V = DAG.getNode(ISD::SUB, DL, VT, V, And);
19288
19289   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
19290   SDValue AndLHS = GetMask(V, APInt::getSplat(Len, APInt(8, 0x33)));
19291   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 2));
19292   SDValue AndRHS = GetMask(Srl, APInt::getSplat(Len, APInt(8, 0x33)));
19293   V = DAG.getNode(ISD::ADD, DL, VT, AndLHS, AndRHS);
19294
19295   // v = (v + (v >> 4)) & 0x0F0F0F0F...
19296   Srl = DAG.getBitcast(VT, GetShift(ISD::SRL, DAG.getBitcast(SrlVT, V), 4));
19297   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, V, Srl);
19298   V = GetMask(Add, APInt::getSplat(Len, APInt(8, 0x0F)));
19299
19300   // At this point, V contains the byte-wise population count, and we are
19301   // merely doing a horizontal sum if necessary to get the wider element
19302   // counts.
19303   if (EltVT == MVT::i8)
19304     return V;
19305
19306   return LowerHorizontalByteSum(
19307       DAG.getBitcast(MVT::getVectorVT(MVT::i8, VecSize / 8), V), VT, Subtarget,
19308       DAG);
19309 }
19310
19311 static SDValue LowerVectorCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19312                                 SelectionDAG &DAG) {
19313   MVT VT = Op.getSimpleValueType();
19314   // FIXME: Need to add AVX-512 support here!
19315   assert((VT.is256BitVector() || VT.is128BitVector()) &&
19316          "Unknown CTPOP type to handle");
19317   SDLoc DL(Op.getNode());
19318   SDValue Op0 = Op.getOperand(0);
19319
19320   if (!Subtarget->hasSSSE3()) {
19321     // We can't use the fast LUT approach, so fall back on vectorized bitmath.
19322     assert(VT.is128BitVector() && "Only 128-bit vectors supported in SSE!");
19323     return LowerVectorCTPOPBitmath(Op0, DL, Subtarget, DAG);
19324   }
19325
19326   if (VT.is256BitVector() && !Subtarget->hasInt256()) {
19327     unsigned NumElems = VT.getVectorNumElements();
19328
19329     // Extract each 128-bit vector, compute pop count and concat the result.
19330     SDValue LHS = Extract128BitVector(Op0, 0, DAG, DL);
19331     SDValue RHS = Extract128BitVector(Op0, NumElems/2, DAG, DL);
19332
19333     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT,
19334                        LowerVectorCTPOPInRegLUT(LHS, DL, Subtarget, DAG),
19335                        LowerVectorCTPOPInRegLUT(RHS, DL, Subtarget, DAG));
19336   }
19337
19338   return LowerVectorCTPOPInRegLUT(Op0, DL, Subtarget, DAG);
19339 }
19340
19341 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
19342                           SelectionDAG &DAG) {
19343   assert(Op.getSimpleValueType().isVector() &&
19344          "We only do custom lowering for vector population count.");
19345   return LowerVectorCTPOP(Op, Subtarget, DAG);
19346 }
19347
19348 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
19349   SDNode *Node = Op.getNode();
19350   SDLoc dl(Node);
19351   EVT T = Node->getValueType(0);
19352   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
19353                               DAG.getConstant(0, dl, T), Node->getOperand(2));
19354   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
19355                        cast<AtomicSDNode>(Node)->getMemoryVT(),
19356                        Node->getOperand(0),
19357                        Node->getOperand(1), negOp,
19358                        cast<AtomicSDNode>(Node)->getMemOperand(),
19359                        cast<AtomicSDNode>(Node)->getOrdering(),
19360                        cast<AtomicSDNode>(Node)->getSynchScope());
19361 }
19362
19363 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
19364   SDNode *Node = Op.getNode();
19365   SDLoc dl(Node);
19366   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
19367
19368   // Convert seq_cst store -> xchg
19369   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
19370   // FIXME: On 32-bit, store -> fist or movq would be more efficient
19371   //        (The only way to get a 16-byte store is cmpxchg16b)
19372   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
19373   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
19374       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
19375     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
19376                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
19377                                  Node->getOperand(0),
19378                                  Node->getOperand(1), Node->getOperand(2),
19379                                  cast<AtomicSDNode>(Node)->getMemOperand(),
19380                                  cast<AtomicSDNode>(Node)->getOrdering(),
19381                                  cast<AtomicSDNode>(Node)->getSynchScope());
19382     return Swap.getValue(1);
19383   }
19384   // Other atomic stores have a simple pattern.
19385   return Op;
19386 }
19387
19388 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
19389   MVT VT = Op.getNode()->getSimpleValueType(0);
19390
19391   // Let legalize expand this if it isn't a legal type yet.
19392   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
19393     return SDValue();
19394
19395   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
19396
19397   unsigned Opc;
19398   bool ExtraOp = false;
19399   switch (Op.getOpcode()) {
19400   default: llvm_unreachable("Invalid code");
19401   case ISD::ADDC: Opc = X86ISD::ADD; break;
19402   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
19403   case ISD::SUBC: Opc = X86ISD::SUB; break;
19404   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
19405   }
19406
19407   if (!ExtraOp)
19408     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19409                        Op.getOperand(1));
19410   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
19411                      Op.getOperand(1), Op.getOperand(2));
19412 }
19413
19414 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
19415                             SelectionDAG &DAG) {
19416   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
19417
19418   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
19419   // which returns the values as { float, float } (in XMM0) or
19420   // { double, double } (which is returned in XMM0, XMM1).
19421   SDLoc dl(Op);
19422   SDValue Arg = Op.getOperand(0);
19423   EVT ArgVT = Arg.getValueType();
19424   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
19425
19426   TargetLowering::ArgListTy Args;
19427   TargetLowering::ArgListEntry Entry;
19428
19429   Entry.Node = Arg;
19430   Entry.Ty = ArgTy;
19431   Entry.isSExt = false;
19432   Entry.isZExt = false;
19433   Args.push_back(Entry);
19434
19435   bool isF64 = ArgVT == MVT::f64;
19436   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
19437   // the small struct {f32, f32} is returned in (eax, edx). For f64,
19438   // the results are returned via SRet in memory.
19439   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
19440   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19441   SDValue Callee =
19442       DAG.getExternalSymbol(LibcallName, TLI.getPointerTy(DAG.getDataLayout()));
19443
19444   Type *RetTy = isF64
19445     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
19446     : (Type*)VectorType::get(ArgTy, 4);
19447
19448   TargetLowering::CallLoweringInfo CLI(DAG);
19449   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
19450     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
19451
19452   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
19453
19454   if (isF64)
19455     // Returned in xmm0 and xmm1.
19456     return CallResult.first;
19457
19458   // Returned in bits 0:31 and 32:64 xmm0.
19459   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19460                                CallResult.first, DAG.getIntPtrConstant(0, dl));
19461   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
19462                                CallResult.first, DAG.getIntPtrConstant(1, dl));
19463   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
19464   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
19465 }
19466
19467 static SDValue LowerMSCATTER(SDValue Op, const X86Subtarget *Subtarget,
19468                              SelectionDAG &DAG) {
19469   assert(Subtarget->hasAVX512() &&
19470          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19471
19472   MaskedScatterSDNode *N = cast<MaskedScatterSDNode>(Op.getNode());
19473   MVT VT = N->getValue().getSimpleValueType();
19474   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported scatter op");
19475   SDLoc dl(Op);
19476
19477   // X86 scatter kills mask register, so its type should be added to
19478   // the list of return values
19479   if (N->getNumValues() == 1) {
19480     SDValue Index = N->getIndex();
19481     if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19482         !Index.getSimpleValueType().is512BitVector())
19483       Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19484
19485     SDVTList VTs = DAG.getVTList(N->getMask().getValueType(), MVT::Other);
19486     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19487                       N->getOperand(3), Index };
19488
19489     SDValue NewScatter = DAG.getMaskedScatter(VTs, VT, dl, Ops, N->getMemOperand());
19490     DAG.ReplaceAllUsesWith(Op, SDValue(NewScatter.getNode(), 1));
19491     return SDValue(NewScatter.getNode(), 0);
19492   }
19493   return Op;
19494 }
19495
19496 static SDValue LowerMGATHER(SDValue Op, const X86Subtarget *Subtarget,
19497                             SelectionDAG &DAG) {
19498   assert(Subtarget->hasAVX512() &&
19499          "MGATHER/MSCATTER are supported on AVX-512 arch only");
19500
19501   MaskedGatherSDNode *N = cast<MaskedGatherSDNode>(Op.getNode());
19502   MVT VT = Op.getSimpleValueType();
19503   assert(VT.getScalarSizeInBits() >= 32 && "Unsupported gather op");
19504   SDLoc dl(Op);
19505
19506   SDValue Index = N->getIndex();
19507   if (!Subtarget->hasVLX() && !VT.is512BitVector() &&
19508       !Index.getSimpleValueType().is512BitVector()) {
19509     Index = DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v8i64, Index);
19510     SDValue Ops[] = { N->getOperand(0), N->getOperand(1),  N->getOperand(2),
19511                       N->getOperand(3), Index };
19512     DAG.UpdateNodeOperands(N, Ops);
19513   }
19514   return Op;
19515 }
19516
19517 SDValue X86TargetLowering::LowerGC_TRANSITION_START(SDValue Op,
19518                                                     SelectionDAG &DAG) const {
19519   // TODO: Eventually, the lowering of these nodes should be informed by or
19520   // deferred to the GC strategy for the function in which they appear. For
19521   // now, however, they must be lowered to something. Since they are logically
19522   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19523   // require special handling for these nodes), lower them as literal NOOPs for
19524   // the time being.
19525   SmallVector<SDValue, 2> Ops;
19526
19527   Ops.push_back(Op.getOperand(0));
19528   if (Op->getGluedNode())
19529     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19530
19531   SDLoc OpDL(Op);
19532   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19533   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19534
19535   return NOOP;
19536 }
19537
19538 SDValue X86TargetLowering::LowerGC_TRANSITION_END(SDValue Op,
19539                                                   SelectionDAG &DAG) const {
19540   // TODO: Eventually, the lowering of these nodes should be informed by or
19541   // deferred to the GC strategy for the function in which they appear. For
19542   // now, however, they must be lowered to something. Since they are logically
19543   // no-ops in the case of a null GC strategy (or a GC strategy which does not
19544   // require special handling for these nodes), lower them as literal NOOPs for
19545   // the time being.
19546   SmallVector<SDValue, 2> Ops;
19547
19548   Ops.push_back(Op.getOperand(0));
19549   if (Op->getGluedNode())
19550     Ops.push_back(Op->getOperand(Op->getNumOperands() - 1));
19551
19552   SDLoc OpDL(Op);
19553   SDVTList VTs = DAG.getVTList(MVT::Other, MVT::Glue);
19554   SDValue NOOP(DAG.getMachineNode(X86::NOOP, SDLoc(Op), VTs, Ops), 0);
19555
19556   return NOOP;
19557 }
19558
19559 /// LowerOperation - Provide custom lowering hooks for some operations.
19560 ///
19561 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
19562   switch (Op.getOpcode()) {
19563   default: llvm_unreachable("Should not custom lower this!");
19564   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
19565   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
19566     return LowerCMP_SWAP(Op, Subtarget, DAG);
19567   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
19568   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
19569   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
19570   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
19571   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, Subtarget, DAG);
19572   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
19573   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
19574   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
19575   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
19576   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
19577   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
19578   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
19579   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
19580   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
19581   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
19582   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
19583   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
19584   case ISD::SHL_PARTS:
19585   case ISD::SRA_PARTS:
19586   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
19587   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
19588   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
19589   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
19590   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
19591   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
19592   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
19593   case ISD::SIGN_EXTEND_VECTOR_INREG:
19594     return LowerSIGN_EXTEND_VECTOR_INREG(Op, Subtarget, DAG);
19595   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
19596   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
19597   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
19598   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
19599   case ISD::FABS:
19600   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
19601   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
19602   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
19603   case ISD::SETCC:              return LowerSETCC(Op, DAG);
19604   case ISD::SELECT:             return LowerSELECT(Op, DAG);
19605   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
19606   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
19607   case ISD::VASTART:            return LowerVASTART(Op, DAG);
19608   case ISD::VAARG:              return LowerVAARG(Op, DAG);
19609   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
19610   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
19611   case ISD::INTRINSIC_VOID:
19612   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
19613   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
19614   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
19615   case ISD::FRAME_TO_ARGS_OFFSET:
19616                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
19617   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
19618   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
19619   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
19620   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
19621   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
19622   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
19623   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
19624   case ISD::CTLZ:               return LowerCTLZ(Op, Subtarget, DAG);
19625   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, Subtarget, DAG);
19626   case ISD::CTTZ:
19627   case ISD::CTTZ_ZERO_UNDEF:    return LowerCTTZ(Op, DAG);
19628   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
19629   case ISD::UMUL_LOHI:
19630   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
19631   case ISD::ROTL:               return LowerRotate(Op, Subtarget, DAG);
19632   case ISD::SRA:
19633   case ISD::SRL:
19634   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
19635   case ISD::SADDO:
19636   case ISD::UADDO:
19637   case ISD::SSUBO:
19638   case ISD::USUBO:
19639   case ISD::SMULO:
19640   case ISD::UMULO:              return LowerXALUO(Op, DAG);
19641   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
19642   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
19643   case ISD::ADDC:
19644   case ISD::ADDE:
19645   case ISD::SUBC:
19646   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
19647   case ISD::ADD:                return LowerADD(Op, DAG);
19648   case ISD::SUB:                return LowerSUB(Op, DAG);
19649   case ISD::SMAX:
19650   case ISD::SMIN:
19651   case ISD::UMAX:
19652   case ISD::UMIN:               return LowerMINMAX(Op, DAG);
19653   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
19654   case ISD::MGATHER:            return LowerMGATHER(Op, Subtarget, DAG);
19655   case ISD::MSCATTER:           return LowerMSCATTER(Op, Subtarget, DAG);
19656   case ISD::GC_TRANSITION_START:
19657                                 return LowerGC_TRANSITION_START(Op, DAG);
19658   case ISD::GC_TRANSITION_END:  return LowerGC_TRANSITION_END(Op, DAG);
19659   }
19660 }
19661
19662 /// ReplaceNodeResults - Replace a node with an illegal result type
19663 /// with a new node built out of custom code.
19664 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
19665                                            SmallVectorImpl<SDValue>&Results,
19666                                            SelectionDAG &DAG) const {
19667   SDLoc dl(N);
19668   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19669   switch (N->getOpcode()) {
19670   default:
19671     llvm_unreachable("Do not know how to custom type legalize this operation!");
19672   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
19673   case X86ISD::FMINC:
19674   case X86ISD::FMIN:
19675   case X86ISD::FMAXC:
19676   case X86ISD::FMAX: {
19677     EVT VT = N->getValueType(0);
19678     assert(VT == MVT::v2f32 && "Unexpected type (!= v2f32) on FMIN/FMAX.");
19679     SDValue UNDEF = DAG.getUNDEF(VT);
19680     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19681                               N->getOperand(0), UNDEF);
19682     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
19683                               N->getOperand(1), UNDEF);
19684     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
19685     return;
19686   }
19687   case ISD::SIGN_EXTEND_INREG:
19688   case ISD::ADDC:
19689   case ISD::ADDE:
19690   case ISD::SUBC:
19691   case ISD::SUBE:
19692     // We don't want to expand or promote these.
19693     return;
19694   case ISD::SDIV:
19695   case ISD::UDIV:
19696   case ISD::SREM:
19697   case ISD::UREM:
19698   case ISD::SDIVREM:
19699   case ISD::UDIVREM: {
19700     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
19701     Results.push_back(V);
19702     return;
19703   }
19704   case ISD::FP_TO_SINT:
19705   case ISD::FP_TO_UINT: {
19706     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
19707
19708     std::pair<SDValue,SDValue> Vals =
19709         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
19710     SDValue FIST = Vals.first, StackSlot = Vals.second;
19711     if (FIST.getNode()) {
19712       EVT VT = N->getValueType(0);
19713       // Return a load from the stack slot.
19714       if (StackSlot.getNode())
19715         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
19716                                       MachinePointerInfo(),
19717                                       false, false, false, 0));
19718       else
19719         Results.push_back(FIST);
19720     }
19721     return;
19722   }
19723   case ISD::UINT_TO_FP: {
19724     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19725     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
19726         N->getValueType(0) != MVT::v2f32)
19727       return;
19728     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
19729                                  N->getOperand(0));
19730     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL), dl,
19731                                      MVT::f64);
19732     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
19733     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
19734                              DAG.getBitcast(MVT::v2i64, VBias));
19735     Or = DAG.getBitcast(MVT::v2f64, Or);
19736     // TODO: Are there any fast-math-flags to propagate here?
19737     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
19738     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
19739     return;
19740   }
19741   case ISD::FP_ROUND: {
19742     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
19743         return;
19744     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
19745     Results.push_back(V);
19746     return;
19747   }
19748   case ISD::FP_EXTEND: {
19749     // Right now, only MVT::v2f32 has OperationAction for FP_EXTEND.
19750     // No other ValueType for FP_EXTEND should reach this point.
19751     assert(N->getValueType(0) == MVT::v2f32 &&
19752            "Do not know how to legalize this Node");
19753     return;
19754   }
19755   case ISD::INTRINSIC_W_CHAIN: {
19756     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
19757     switch (IntNo) {
19758     default : llvm_unreachable("Do not know how to custom type "
19759                                "legalize this intrinsic operation!");
19760     case Intrinsic::x86_rdtsc:
19761       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19762                                      Results);
19763     case Intrinsic::x86_rdtscp:
19764       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
19765                                      Results);
19766     case Intrinsic::x86_rdpmc:
19767       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
19768     }
19769   }
19770   case ISD::READCYCLECOUNTER: {
19771     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
19772                                    Results);
19773   }
19774   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
19775     EVT T = N->getValueType(0);
19776     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
19777     bool Regs64bit = T == MVT::i128;
19778     MVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
19779     SDValue cpInL, cpInH;
19780     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19781                         DAG.getConstant(0, dl, HalfT));
19782     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
19783                         DAG.getConstant(1, dl, HalfT));
19784     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
19785                              Regs64bit ? X86::RAX : X86::EAX,
19786                              cpInL, SDValue());
19787     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
19788                              Regs64bit ? X86::RDX : X86::EDX,
19789                              cpInH, cpInL.getValue(1));
19790     SDValue swapInL, swapInH;
19791     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19792                           DAG.getConstant(0, dl, HalfT));
19793     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
19794                           DAG.getConstant(1, dl, HalfT));
19795     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
19796                                Regs64bit ? X86::RBX : X86::EBX,
19797                                swapInL, cpInH.getValue(1));
19798     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
19799                                Regs64bit ? X86::RCX : X86::ECX,
19800                                swapInH, swapInL.getValue(1));
19801     SDValue Ops[] = { swapInH.getValue(0),
19802                       N->getOperand(1),
19803                       swapInH.getValue(1) };
19804     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
19805     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
19806     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
19807                                   X86ISD::LCMPXCHG8_DAG;
19808     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
19809     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
19810                                         Regs64bit ? X86::RAX : X86::EAX,
19811                                         HalfT, Result.getValue(1));
19812     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
19813                                         Regs64bit ? X86::RDX : X86::EDX,
19814                                         HalfT, cpOutL.getValue(2));
19815     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
19816
19817     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
19818                                         MVT::i32, cpOutH.getValue(2));
19819     SDValue Success =
19820         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
19821                     DAG.getConstant(X86::COND_E, dl, MVT::i8), EFLAGS);
19822     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
19823
19824     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
19825     Results.push_back(Success);
19826     Results.push_back(EFLAGS.getValue(1));
19827     return;
19828   }
19829   case ISD::ATOMIC_SWAP:
19830   case ISD::ATOMIC_LOAD_ADD:
19831   case ISD::ATOMIC_LOAD_SUB:
19832   case ISD::ATOMIC_LOAD_AND:
19833   case ISD::ATOMIC_LOAD_OR:
19834   case ISD::ATOMIC_LOAD_XOR:
19835   case ISD::ATOMIC_LOAD_NAND:
19836   case ISD::ATOMIC_LOAD_MIN:
19837   case ISD::ATOMIC_LOAD_MAX:
19838   case ISD::ATOMIC_LOAD_UMIN:
19839   case ISD::ATOMIC_LOAD_UMAX:
19840   case ISD::ATOMIC_LOAD: {
19841     // Delegate to generic TypeLegalization. Situations we can really handle
19842     // should have already been dealt with by AtomicExpandPass.cpp.
19843     break;
19844   }
19845   case ISD::BITCAST: {
19846     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
19847     EVT DstVT = N->getValueType(0);
19848     EVT SrcVT = N->getOperand(0)->getValueType(0);
19849
19850     if (SrcVT != MVT::f64 ||
19851         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
19852       return;
19853
19854     unsigned NumElts = DstVT.getVectorNumElements();
19855     EVT SVT = DstVT.getVectorElementType();
19856     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
19857     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
19858                                    MVT::v2f64, N->getOperand(0));
19859     SDValue ToVecInt = DAG.getBitcast(WiderVT, Expanded);
19860
19861     if (ExperimentalVectorWideningLegalization) {
19862       // If we are legalizing vectors by widening, we already have the desired
19863       // legal vector type, just return it.
19864       Results.push_back(ToVecInt);
19865       return;
19866     }
19867
19868     SmallVector<SDValue, 8> Elts;
19869     for (unsigned i = 0, e = NumElts; i != e; ++i)
19870       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
19871                                    ToVecInt, DAG.getIntPtrConstant(i, dl)));
19872
19873     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
19874   }
19875   }
19876 }
19877
19878 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
19879   switch ((X86ISD::NodeType)Opcode) {
19880   case X86ISD::FIRST_NUMBER:       break;
19881   case X86ISD::BSF:                return "X86ISD::BSF";
19882   case X86ISD::BSR:                return "X86ISD::BSR";
19883   case X86ISD::SHLD:               return "X86ISD::SHLD";
19884   case X86ISD::SHRD:               return "X86ISD::SHRD";
19885   case X86ISD::FAND:               return "X86ISD::FAND";
19886   case X86ISD::FANDN:              return "X86ISD::FANDN";
19887   case X86ISD::FOR:                return "X86ISD::FOR";
19888   case X86ISD::FXOR:               return "X86ISD::FXOR";
19889   case X86ISD::FILD:               return "X86ISD::FILD";
19890   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
19891   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
19892   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
19893   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
19894   case X86ISD::FLD:                return "X86ISD::FLD";
19895   case X86ISD::FST:                return "X86ISD::FST";
19896   case X86ISD::CALL:               return "X86ISD::CALL";
19897   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
19898   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
19899   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
19900   case X86ISD::BT:                 return "X86ISD::BT";
19901   case X86ISD::CMP:                return "X86ISD::CMP";
19902   case X86ISD::COMI:               return "X86ISD::COMI";
19903   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
19904   case X86ISD::CMPM:               return "X86ISD::CMPM";
19905   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
19906   case X86ISD::CMPM_RND:           return "X86ISD::CMPM_RND";
19907   case X86ISD::SETCC:              return "X86ISD::SETCC";
19908   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
19909   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
19910   case X86ISD::FGETSIGNx86:        return "X86ISD::FGETSIGNx86";
19911   case X86ISD::CMOV:               return "X86ISD::CMOV";
19912   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
19913   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
19914   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
19915   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
19916   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
19917   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
19918   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
19919   case X86ISD::MOVDQ2Q:            return "X86ISD::MOVDQ2Q";
19920   case X86ISD::MMX_MOVD2W:         return "X86ISD::MMX_MOVD2W";
19921   case X86ISD::MMX_MOVW2D:         return "X86ISD::MMX_MOVW2D";
19922   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
19923   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
19924   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
19925   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
19926   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
19927   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
19928   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
19929   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
19930   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
19931   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
19932   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
19933   case X86ISD::ADDUS:              return "X86ISD::ADDUS";
19934   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
19935   case X86ISD::HADD:               return "X86ISD::HADD";
19936   case X86ISD::HSUB:               return "X86ISD::HSUB";
19937   case X86ISD::FHADD:              return "X86ISD::FHADD";
19938   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
19939   case X86ISD::ABS:                return "X86ISD::ABS";
19940   case X86ISD::CONFLICT:           return "X86ISD::CONFLICT";
19941   case X86ISD::FMAX:               return "X86ISD::FMAX";
19942   case X86ISD::FMAX_RND:           return "X86ISD::FMAX_RND";
19943   case X86ISD::FMIN:               return "X86ISD::FMIN";
19944   case X86ISD::FMIN_RND:           return "X86ISD::FMIN_RND";
19945   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
19946   case X86ISD::FMINC:              return "X86ISD::FMINC";
19947   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
19948   case X86ISD::FRCP:               return "X86ISD::FRCP";
19949   case X86ISD::EXTRQI:             return "X86ISD::EXTRQI";
19950   case X86ISD::INSERTQI:           return "X86ISD::INSERTQI";
19951   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
19952   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
19953   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
19954   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
19955   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
19956   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
19957   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
19958   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
19959   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
19960   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
19961   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
19962   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
19963   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
19964   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
19965   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
19966   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
19967   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
19968   case X86ISD::VTRUNCS:            return "X86ISD::VTRUNCS";
19969   case X86ISD::VTRUNCUS:           return "X86ISD::VTRUNCUS";
19970   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
19971   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
19972   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
19973   case X86ISD::CVTDQ2PD:           return "X86ISD::CVTDQ2PD";
19974   case X86ISD::CVTUDQ2PD:          return "X86ISD::CVTUDQ2PD";
19975   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
19976   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
19977   case X86ISD::VSHL:               return "X86ISD::VSHL";
19978   case X86ISD::VSRL:               return "X86ISD::VSRL";
19979   case X86ISD::VSRA:               return "X86ISD::VSRA";
19980   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
19981   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
19982   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
19983   case X86ISD::CMPP:               return "X86ISD::CMPP";
19984   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
19985   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
19986   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
19987   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
19988   case X86ISD::ADD:                return "X86ISD::ADD";
19989   case X86ISD::SUB:                return "X86ISD::SUB";
19990   case X86ISD::ADC:                return "X86ISD::ADC";
19991   case X86ISD::SBB:                return "X86ISD::SBB";
19992   case X86ISD::SMUL:               return "X86ISD::SMUL";
19993   case X86ISD::UMUL:               return "X86ISD::UMUL";
19994   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
19995   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
19996   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
19997   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
19998   case X86ISD::INC:                return "X86ISD::INC";
19999   case X86ISD::DEC:                return "X86ISD::DEC";
20000   case X86ISD::OR:                 return "X86ISD::OR";
20001   case X86ISD::XOR:                return "X86ISD::XOR";
20002   case X86ISD::AND:                return "X86ISD::AND";
20003   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
20004   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
20005   case X86ISD::PTEST:              return "X86ISD::PTEST";
20006   case X86ISD::TESTP:              return "X86ISD::TESTP";
20007   case X86ISD::TESTM:              return "X86ISD::TESTM";
20008   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
20009   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
20010   case X86ISD::KTEST:              return "X86ISD::KTEST";
20011   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
20012   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
20013   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
20014   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
20015   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
20016   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
20017   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
20018   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
20019   case X86ISD::SHUF128:            return "X86ISD::SHUF128";
20020   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
20021   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
20022   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
20023   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
20024   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
20025   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
20026   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
20027   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
20028   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
20029   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
20030   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
20031   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
20032   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
20033   case X86ISD::SUBV_BROADCAST:     return "X86ISD::SUBV_BROADCAST";
20034   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
20035   case X86ISD::VPERMILPV:          return "X86ISD::VPERMILPV";
20036   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
20037   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
20038   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
20039   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
20040   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
20041   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
20042   case X86ISD::VPTERNLOG:          return "X86ISD::VPTERNLOG";
20043   case X86ISD::VFIXUPIMM:          return "X86ISD::VFIXUPIMM";
20044   case X86ISD::VRANGE:             return "X86ISD::VRANGE";
20045   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
20046   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
20047   case X86ISD::PSADBW:             return "X86ISD::PSADBW";
20048   case X86ISD::DBPSADBW:           return "X86ISD::DBPSADBW";
20049   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
20050   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
20051   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
20052   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
20053   case X86ISD::MFENCE:             return "X86ISD::MFENCE";
20054   case X86ISD::SFENCE:             return "X86ISD::SFENCE";
20055   case X86ISD::LFENCE:             return "X86ISD::LFENCE";
20056   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
20057   case X86ISD::SAHF:               return "X86ISD::SAHF";
20058   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
20059   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
20060   case X86ISD::VPMADDUBSW:         return "X86ISD::VPMADDUBSW";
20061   case X86ISD::VPMADDWD:           return "X86ISD::VPMADDWD";
20062   case X86ISD::VPROT:              return "X86ISD::VPROT";
20063   case X86ISD::VPROTI:             return "X86ISD::VPROTI";
20064   case X86ISD::VPSHA:              return "X86ISD::VPSHA";
20065   case X86ISD::VPSHL:              return "X86ISD::VPSHL";
20066   case X86ISD::VPCOM:              return "X86ISD::VPCOM";
20067   case X86ISD::VPCOMU:             return "X86ISD::VPCOMU";
20068   case X86ISD::FMADD:              return "X86ISD::FMADD";
20069   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
20070   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
20071   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
20072   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
20073   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
20074   case X86ISD::FMADD_RND:          return "X86ISD::FMADD_RND";
20075   case X86ISD::FNMADD_RND:         return "X86ISD::FNMADD_RND";
20076   case X86ISD::FMSUB_RND:          return "X86ISD::FMSUB_RND";
20077   case X86ISD::FNMSUB_RND:         return "X86ISD::FNMSUB_RND";
20078   case X86ISD::FMADDSUB_RND:       return "X86ISD::FMADDSUB_RND";
20079   case X86ISD::FMSUBADD_RND:       return "X86ISD::FMSUBADD_RND";
20080   case X86ISD::VRNDSCALE:          return "X86ISD::VRNDSCALE";
20081   case X86ISD::VREDUCE:            return "X86ISD::VREDUCE";
20082   case X86ISD::VGETMANT:           return "X86ISD::VGETMANT";
20083   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
20084   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
20085   case X86ISD::XTEST:              return "X86ISD::XTEST";
20086   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
20087   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
20088   case X86ISD::SELECT:             return "X86ISD::SELECT";
20089   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
20090   case X86ISD::RCP28:              return "X86ISD::RCP28";
20091   case X86ISD::EXP2:               return "X86ISD::EXP2";
20092   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
20093   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
20094   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
20095   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
20096   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
20097   case X86ISD::FSQRT_RND:          return "X86ISD::FSQRT_RND";
20098   case X86ISD::FGETEXP_RND:        return "X86ISD::FGETEXP_RND";
20099   case X86ISD::SCALEF:             return "X86ISD::SCALEF";
20100   case X86ISD::ADDS:               return "X86ISD::ADDS";
20101   case X86ISD::SUBS:               return "X86ISD::SUBS";
20102   case X86ISD::AVG:                return "X86ISD::AVG";
20103   case X86ISD::MULHRS:             return "X86ISD::MULHRS";
20104   case X86ISD::SINT_TO_FP_RND:     return "X86ISD::SINT_TO_FP_RND";
20105   case X86ISD::UINT_TO_FP_RND:     return "X86ISD::UINT_TO_FP_RND";
20106   case X86ISD::FP_TO_SINT_RND:     return "X86ISD::FP_TO_SINT_RND";
20107   case X86ISD::FP_TO_UINT_RND:     return "X86ISD::FP_TO_UINT_RND";
20108   case X86ISD::VFPCLASS:           return "X86ISD::VFPCLASS";
20109   }
20110   return nullptr;
20111 }
20112
20113 // isLegalAddressingMode - Return true if the addressing mode represented
20114 // by AM is legal for this target, for a load/store of the specified type.
20115 bool X86TargetLowering::isLegalAddressingMode(const DataLayout &DL,
20116                                               const AddrMode &AM, Type *Ty,
20117                                               unsigned AS) const {
20118   // X86 supports extremely general addressing modes.
20119   CodeModel::Model M = getTargetMachine().getCodeModel();
20120   Reloc::Model R = getTargetMachine().getRelocationModel();
20121
20122   // X86 allows a sign-extended 32-bit immediate field as a displacement.
20123   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
20124     return false;
20125
20126   if (AM.BaseGV) {
20127     unsigned GVFlags =
20128       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
20129
20130     // If a reference to this global requires an extra load, we can't fold it.
20131     if (isGlobalStubReference(GVFlags))
20132       return false;
20133
20134     // If BaseGV requires a register for the PIC base, we cannot also have a
20135     // BaseReg specified.
20136     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
20137       return false;
20138
20139     // If lower 4G is not available, then we must use rip-relative addressing.
20140     if ((M != CodeModel::Small || R != Reloc::Static) &&
20141         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
20142       return false;
20143   }
20144
20145   switch (AM.Scale) {
20146   case 0:
20147   case 1:
20148   case 2:
20149   case 4:
20150   case 8:
20151     // These scales always work.
20152     break;
20153   case 3:
20154   case 5:
20155   case 9:
20156     // These scales are formed with basereg+scalereg.  Only accept if there is
20157     // no basereg yet.
20158     if (AM.HasBaseReg)
20159       return false;
20160     break;
20161   default:  // Other stuff never works.
20162     return false;
20163   }
20164
20165   return true;
20166 }
20167
20168 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
20169   unsigned Bits = Ty->getScalarSizeInBits();
20170
20171   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
20172   // particularly cheaper than those without.
20173   if (Bits == 8)
20174     return false;
20175
20176   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
20177   // variable shifts just as cheap as scalar ones.
20178   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
20179     return false;
20180
20181   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
20182   // fully general vector.
20183   return true;
20184 }
20185
20186 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
20187   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20188     return false;
20189   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
20190   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
20191   return NumBits1 > NumBits2;
20192 }
20193
20194 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
20195   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
20196     return false;
20197
20198   if (!isTypeLegal(EVT::getEVT(Ty1)))
20199     return false;
20200
20201   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
20202
20203   // Assuming the caller doesn't have a zeroext or signext return parameter,
20204   // truncation all the way down to i1 is valid.
20205   return true;
20206 }
20207
20208 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
20209   return isInt<32>(Imm);
20210 }
20211
20212 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
20213   // Can also use sub to handle negated immediates.
20214   return isInt<32>(Imm);
20215 }
20216
20217 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
20218   if (!VT1.isInteger() || !VT2.isInteger())
20219     return false;
20220   unsigned NumBits1 = VT1.getSizeInBits();
20221   unsigned NumBits2 = VT2.getSizeInBits();
20222   return NumBits1 > NumBits2;
20223 }
20224
20225 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
20226   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20227   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
20228 }
20229
20230 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
20231   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
20232   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
20233 }
20234
20235 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
20236   EVT VT1 = Val.getValueType();
20237   if (isZExtFree(VT1, VT2))
20238     return true;
20239
20240   if (Val.getOpcode() != ISD::LOAD)
20241     return false;
20242
20243   if (!VT1.isSimple() || !VT1.isInteger() ||
20244       !VT2.isSimple() || !VT2.isInteger())
20245     return false;
20246
20247   switch (VT1.getSimpleVT().SimpleTy) {
20248   default: break;
20249   case MVT::i8:
20250   case MVT::i16:
20251   case MVT::i32:
20252     // X86 has 8, 16, and 32-bit zero-extending loads.
20253     return true;
20254   }
20255
20256   return false;
20257 }
20258
20259 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
20260
20261 bool
20262 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
20263   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4() || Subtarget->hasAVX512()))
20264     return false;
20265
20266   VT = VT.getScalarType();
20267
20268   if (!VT.isSimple())
20269     return false;
20270
20271   switch (VT.getSimpleVT().SimpleTy) {
20272   case MVT::f32:
20273   case MVT::f64:
20274     return true;
20275   default:
20276     break;
20277   }
20278
20279   return false;
20280 }
20281
20282 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
20283   // i16 instructions are longer (0x66 prefix) and potentially slower.
20284   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
20285 }
20286
20287 /// isShuffleMaskLegal - Targets can use this to indicate that they only
20288 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
20289 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
20290 /// are assumed to be legal.
20291 bool
20292 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
20293                                       EVT VT) const {
20294   if (!VT.isSimple())
20295     return false;
20296
20297   // Not for i1 vectors
20298   if (VT.getSimpleVT().getScalarType() == MVT::i1)
20299     return false;
20300
20301   // Very little shuffling can be done for 64-bit vectors right now.
20302   if (VT.getSimpleVT().getSizeInBits() == 64)
20303     return false;
20304
20305   // We only care that the types being shuffled are legal. The lowering can
20306   // handle any possible shuffle mask that results.
20307   return isTypeLegal(VT.getSimpleVT());
20308 }
20309
20310 bool
20311 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
20312                                           EVT VT) const {
20313   // Just delegate to the generic legality, clear masks aren't special.
20314   return isShuffleMaskLegal(Mask, VT);
20315 }
20316
20317 //===----------------------------------------------------------------------===//
20318 //                           X86 Scheduler Hooks
20319 //===----------------------------------------------------------------------===//
20320
20321 /// Utility function to emit xbegin specifying the start of an RTM region.
20322 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
20323                                      const TargetInstrInfo *TII) {
20324   DebugLoc DL = MI->getDebugLoc();
20325
20326   const BasicBlock *BB = MBB->getBasicBlock();
20327   MachineFunction::iterator I = ++MBB->getIterator();
20328
20329   // For the v = xbegin(), we generate
20330   //
20331   // thisMBB:
20332   //  xbegin sinkMBB
20333   //
20334   // mainMBB:
20335   //  eax = -1
20336   //
20337   // sinkMBB:
20338   //  v = eax
20339
20340   MachineBasicBlock *thisMBB = MBB;
20341   MachineFunction *MF = MBB->getParent();
20342   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
20343   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
20344   MF->insert(I, mainMBB);
20345   MF->insert(I, sinkMBB);
20346
20347   // Transfer the remainder of BB and its successor edges to sinkMBB.
20348   sinkMBB->splice(sinkMBB->begin(), MBB,
20349                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20350   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
20351
20352   // thisMBB:
20353   //  xbegin sinkMBB
20354   //  # fallthrough to mainMBB
20355   //  # abortion to sinkMBB
20356   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
20357   thisMBB->addSuccessor(mainMBB);
20358   thisMBB->addSuccessor(sinkMBB);
20359
20360   // mainMBB:
20361   //  EAX = -1
20362   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
20363   mainMBB->addSuccessor(sinkMBB);
20364
20365   // sinkMBB:
20366   // EAX is live into the sinkMBB
20367   sinkMBB->addLiveIn(X86::EAX);
20368   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
20369           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20370     .addReg(X86::EAX);
20371
20372   MI->eraseFromParent();
20373   return sinkMBB;
20374 }
20375
20376 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
20377 // or XMM0_V32I8 in AVX all of this code can be replaced with that
20378 // in the .td file.
20379 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
20380                                        const TargetInstrInfo *TII) {
20381   unsigned Opc;
20382   switch (MI->getOpcode()) {
20383   default: llvm_unreachable("illegal opcode!");
20384   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
20385   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
20386   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
20387   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
20388   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
20389   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
20390   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
20391   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
20392   }
20393
20394   DebugLoc dl = MI->getDebugLoc();
20395   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20396
20397   unsigned NumArgs = MI->getNumOperands();
20398   for (unsigned i = 1; i < NumArgs; ++i) {
20399     MachineOperand &Op = MI->getOperand(i);
20400     if (!(Op.isReg() && Op.isImplicit()))
20401       MIB.addOperand(Op);
20402   }
20403   if (MI->hasOneMemOperand())
20404     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20405
20406   BuildMI(*BB, MI, dl,
20407     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20408     .addReg(X86::XMM0);
20409
20410   MI->eraseFromParent();
20411   return BB;
20412 }
20413
20414 // FIXME: Custom handling because TableGen doesn't support multiple implicit
20415 // defs in an instruction pattern
20416 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
20417                                        const TargetInstrInfo *TII) {
20418   unsigned Opc;
20419   switch (MI->getOpcode()) {
20420   default: llvm_unreachable("illegal opcode!");
20421   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
20422   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
20423   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
20424   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
20425   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
20426   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
20427   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
20428   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
20429   }
20430
20431   DebugLoc dl = MI->getDebugLoc();
20432   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
20433
20434   unsigned NumArgs = MI->getNumOperands(); // remove the results
20435   for (unsigned i = 1; i < NumArgs; ++i) {
20436     MachineOperand &Op = MI->getOperand(i);
20437     if (!(Op.isReg() && Op.isImplicit()))
20438       MIB.addOperand(Op);
20439   }
20440   if (MI->hasOneMemOperand())
20441     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
20442
20443   BuildMI(*BB, MI, dl,
20444     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
20445     .addReg(X86::ECX);
20446
20447   MI->eraseFromParent();
20448   return BB;
20449 }
20450
20451 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
20452                                       const X86Subtarget *Subtarget) {
20453   DebugLoc dl = MI->getDebugLoc();
20454   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20455   // Address into RAX/EAX, other two args into ECX, EDX.
20456   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
20457   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
20458   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
20459   for (int i = 0; i < X86::AddrNumOperands; ++i)
20460     MIB.addOperand(MI->getOperand(i));
20461
20462   unsigned ValOps = X86::AddrNumOperands;
20463   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
20464     .addReg(MI->getOperand(ValOps).getReg());
20465   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
20466     .addReg(MI->getOperand(ValOps+1).getReg());
20467
20468   // The instruction doesn't actually take any operands though.
20469   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
20470
20471   MI->eraseFromParent(); // The pseudo is gone now.
20472   return BB;
20473 }
20474
20475 MachineBasicBlock *
20476 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
20477                                                  MachineBasicBlock *MBB) const {
20478   // Emit va_arg instruction on X86-64.
20479
20480   // Operands to this pseudo-instruction:
20481   // 0  ) Output        : destination address (reg)
20482   // 1-5) Input         : va_list address (addr, i64mem)
20483   // 6  ) ArgSize       : Size (in bytes) of vararg type
20484   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
20485   // 8  ) Align         : Alignment of type
20486   // 9  ) EFLAGS (implicit-def)
20487
20488   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
20489   static_assert(X86::AddrNumOperands == 5,
20490                 "VAARG_64 assumes 5 address operands");
20491
20492   unsigned DestReg = MI->getOperand(0).getReg();
20493   MachineOperand &Base = MI->getOperand(1);
20494   MachineOperand &Scale = MI->getOperand(2);
20495   MachineOperand &Index = MI->getOperand(3);
20496   MachineOperand &Disp = MI->getOperand(4);
20497   MachineOperand &Segment = MI->getOperand(5);
20498   unsigned ArgSize = MI->getOperand(6).getImm();
20499   unsigned ArgMode = MI->getOperand(7).getImm();
20500   unsigned Align = MI->getOperand(8).getImm();
20501
20502   // Memory Reference
20503   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
20504   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
20505   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
20506
20507   // Machine Information
20508   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20509   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
20510   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
20511   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
20512   DebugLoc DL = MI->getDebugLoc();
20513
20514   // struct va_list {
20515   //   i32   gp_offset
20516   //   i32   fp_offset
20517   //   i64   overflow_area (address)
20518   //   i64   reg_save_area (address)
20519   // }
20520   // sizeof(va_list) = 24
20521   // alignment(va_list) = 8
20522
20523   unsigned TotalNumIntRegs = 6;
20524   unsigned TotalNumXMMRegs = 8;
20525   bool UseGPOffset = (ArgMode == 1);
20526   bool UseFPOffset = (ArgMode == 2);
20527   unsigned MaxOffset = TotalNumIntRegs * 8 +
20528                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
20529
20530   /* Align ArgSize to a multiple of 8 */
20531   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
20532   bool NeedsAlign = (Align > 8);
20533
20534   MachineBasicBlock *thisMBB = MBB;
20535   MachineBasicBlock *overflowMBB;
20536   MachineBasicBlock *offsetMBB;
20537   MachineBasicBlock *endMBB;
20538
20539   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
20540   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
20541   unsigned OffsetReg = 0;
20542
20543   if (!UseGPOffset && !UseFPOffset) {
20544     // If we only pull from the overflow region, we don't create a branch.
20545     // We don't need to alter control flow.
20546     OffsetDestReg = 0; // unused
20547     OverflowDestReg = DestReg;
20548
20549     offsetMBB = nullptr;
20550     overflowMBB = thisMBB;
20551     endMBB = thisMBB;
20552   } else {
20553     // First emit code to check if gp_offset (or fp_offset) is below the bound.
20554     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
20555     // If not, pull from overflow_area. (branch to overflowMBB)
20556     //
20557     //       thisMBB
20558     //         |     .
20559     //         |        .
20560     //     offsetMBB   overflowMBB
20561     //         |        .
20562     //         |     .
20563     //        endMBB
20564
20565     // Registers for the PHI in endMBB
20566     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
20567     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
20568
20569     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20570     MachineFunction *MF = MBB->getParent();
20571     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20572     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20573     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
20574
20575     MachineFunction::iterator MBBIter = ++MBB->getIterator();
20576
20577     // Insert the new basic blocks
20578     MF->insert(MBBIter, offsetMBB);
20579     MF->insert(MBBIter, overflowMBB);
20580     MF->insert(MBBIter, endMBB);
20581
20582     // Transfer the remainder of MBB and its successor edges to endMBB.
20583     endMBB->splice(endMBB->begin(), thisMBB,
20584                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
20585     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
20586
20587     // Make offsetMBB and overflowMBB successors of thisMBB
20588     thisMBB->addSuccessor(offsetMBB);
20589     thisMBB->addSuccessor(overflowMBB);
20590
20591     // endMBB is a successor of both offsetMBB and overflowMBB
20592     offsetMBB->addSuccessor(endMBB);
20593     overflowMBB->addSuccessor(endMBB);
20594
20595     // Load the offset value into a register
20596     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20597     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
20598       .addOperand(Base)
20599       .addOperand(Scale)
20600       .addOperand(Index)
20601       .addDisp(Disp, UseFPOffset ? 4 : 0)
20602       .addOperand(Segment)
20603       .setMemRefs(MMOBegin, MMOEnd);
20604
20605     // Check if there is enough room left to pull this argument.
20606     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
20607       .addReg(OffsetReg)
20608       .addImm(MaxOffset + 8 - ArgSizeA8);
20609
20610     // Branch to "overflowMBB" if offset >= max
20611     // Fall through to "offsetMBB" otherwise
20612     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
20613       .addMBB(overflowMBB);
20614   }
20615
20616   // In offsetMBB, emit code to use the reg_save_area.
20617   if (offsetMBB) {
20618     assert(OffsetReg != 0);
20619
20620     // Read the reg_save_area address.
20621     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
20622     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
20623       .addOperand(Base)
20624       .addOperand(Scale)
20625       .addOperand(Index)
20626       .addDisp(Disp, 16)
20627       .addOperand(Segment)
20628       .setMemRefs(MMOBegin, MMOEnd);
20629
20630     // Zero-extend the offset
20631     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
20632       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
20633         .addImm(0)
20634         .addReg(OffsetReg)
20635         .addImm(X86::sub_32bit);
20636
20637     // Add the offset to the reg_save_area to get the final address.
20638     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
20639       .addReg(OffsetReg64)
20640       .addReg(RegSaveReg);
20641
20642     // Compute the offset for the next argument
20643     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
20644     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
20645       .addReg(OffsetReg)
20646       .addImm(UseFPOffset ? 16 : 8);
20647
20648     // Store it back into the va_list.
20649     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
20650       .addOperand(Base)
20651       .addOperand(Scale)
20652       .addOperand(Index)
20653       .addDisp(Disp, UseFPOffset ? 4 : 0)
20654       .addOperand(Segment)
20655       .addReg(NextOffsetReg)
20656       .setMemRefs(MMOBegin, MMOEnd);
20657
20658     // Jump to endMBB
20659     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
20660       .addMBB(endMBB);
20661   }
20662
20663   //
20664   // Emit code to use overflow area
20665   //
20666
20667   // Load the overflow_area address into a register.
20668   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
20669   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
20670     .addOperand(Base)
20671     .addOperand(Scale)
20672     .addOperand(Index)
20673     .addDisp(Disp, 8)
20674     .addOperand(Segment)
20675     .setMemRefs(MMOBegin, MMOEnd);
20676
20677   // If we need to align it, do so. Otherwise, just copy the address
20678   // to OverflowDestReg.
20679   if (NeedsAlign) {
20680     // Align the overflow address
20681     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
20682     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
20683
20684     // aligned_addr = (addr + (align-1)) & ~(align-1)
20685     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
20686       .addReg(OverflowAddrReg)
20687       .addImm(Align-1);
20688
20689     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
20690       .addReg(TmpReg)
20691       .addImm(~(uint64_t)(Align-1));
20692   } else {
20693     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
20694       .addReg(OverflowAddrReg);
20695   }
20696
20697   // Compute the next overflow address after this argument.
20698   // (the overflow address should be kept 8-byte aligned)
20699   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
20700   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
20701     .addReg(OverflowDestReg)
20702     .addImm(ArgSizeA8);
20703
20704   // Store the new overflow address.
20705   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
20706     .addOperand(Base)
20707     .addOperand(Scale)
20708     .addOperand(Index)
20709     .addDisp(Disp, 8)
20710     .addOperand(Segment)
20711     .addReg(NextAddrReg)
20712     .setMemRefs(MMOBegin, MMOEnd);
20713
20714   // If we branched, emit the PHI to the front of endMBB.
20715   if (offsetMBB) {
20716     BuildMI(*endMBB, endMBB->begin(), DL,
20717             TII->get(X86::PHI), DestReg)
20718       .addReg(OffsetDestReg).addMBB(offsetMBB)
20719       .addReg(OverflowDestReg).addMBB(overflowMBB);
20720   }
20721
20722   // Erase the pseudo instruction
20723   MI->eraseFromParent();
20724
20725   return endMBB;
20726 }
20727
20728 MachineBasicBlock *
20729 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
20730                                                  MachineInstr *MI,
20731                                                  MachineBasicBlock *MBB) const {
20732   // Emit code to save XMM registers to the stack. The ABI says that the
20733   // number of registers to save is given in %al, so it's theoretically
20734   // possible to do an indirect jump trick to avoid saving all of them,
20735   // however this code takes a simpler approach and just executes all
20736   // of the stores if %al is non-zero. It's less code, and it's probably
20737   // easier on the hardware branch predictor, and stores aren't all that
20738   // expensive anyway.
20739
20740   // Create the new basic blocks. One block contains all the XMM stores,
20741   // and one block is the final destination regardless of whether any
20742   // stores were performed.
20743   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
20744   MachineFunction *F = MBB->getParent();
20745   MachineFunction::iterator MBBIter = ++MBB->getIterator();
20746   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
20747   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
20748   F->insert(MBBIter, XMMSaveMBB);
20749   F->insert(MBBIter, EndMBB);
20750
20751   // Transfer the remainder of MBB and its successor edges to EndMBB.
20752   EndMBB->splice(EndMBB->begin(), MBB,
20753                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
20754   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
20755
20756   // The original block will now fall through to the XMM save block.
20757   MBB->addSuccessor(XMMSaveMBB);
20758   // The XMMSaveMBB will fall through to the end block.
20759   XMMSaveMBB->addSuccessor(EndMBB);
20760
20761   // Now add the instructions.
20762   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20763   DebugLoc DL = MI->getDebugLoc();
20764
20765   unsigned CountReg = MI->getOperand(0).getReg();
20766   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
20767   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
20768
20769   if (!Subtarget->isCallingConvWin64(F->getFunction()->getCallingConv())) {
20770     // If %al is 0, branch around the XMM save block.
20771     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
20772     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
20773     MBB->addSuccessor(EndMBB);
20774   }
20775
20776   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
20777   // that was just emitted, but clearly shouldn't be "saved".
20778   assert((MI->getNumOperands() <= 3 ||
20779           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
20780           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
20781          && "Expected last argument to be EFLAGS");
20782   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
20783   // In the XMM save block, save all the XMM argument registers.
20784   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
20785     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
20786     MachineMemOperand *MMO = F->getMachineMemOperand(
20787         MachinePointerInfo::getFixedStack(*F, RegSaveFrameIndex, Offset),
20788         MachineMemOperand::MOStore,
20789         /*Size=*/16, /*Align=*/16);
20790     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
20791       .addFrameIndex(RegSaveFrameIndex)
20792       .addImm(/*Scale=*/1)
20793       .addReg(/*IndexReg=*/0)
20794       .addImm(/*Disp=*/Offset)
20795       .addReg(/*Segment=*/0)
20796       .addReg(MI->getOperand(i).getReg())
20797       .addMemOperand(MMO);
20798   }
20799
20800   MI->eraseFromParent();   // The pseudo instruction is gone now.
20801
20802   return EndMBB;
20803 }
20804
20805 // The EFLAGS operand of SelectItr might be missing a kill marker
20806 // because there were multiple uses of EFLAGS, and ISel didn't know
20807 // which to mark. Figure out whether SelectItr should have had a
20808 // kill marker, and set it if it should. Returns the correct kill
20809 // marker value.
20810 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
20811                                      MachineBasicBlock* BB,
20812                                      const TargetRegisterInfo* TRI) {
20813   // Scan forward through BB for a use/def of EFLAGS.
20814   MachineBasicBlock::iterator miI(std::next(SelectItr));
20815   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
20816     const MachineInstr& mi = *miI;
20817     if (mi.readsRegister(X86::EFLAGS))
20818       return false;
20819     if (mi.definesRegister(X86::EFLAGS))
20820       break; // Should have kill-flag - update below.
20821   }
20822
20823   // If we hit the end of the block, check whether EFLAGS is live into a
20824   // successor.
20825   if (miI == BB->end()) {
20826     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
20827                                           sEnd = BB->succ_end();
20828          sItr != sEnd; ++sItr) {
20829       MachineBasicBlock* succ = *sItr;
20830       if (succ->isLiveIn(X86::EFLAGS))
20831         return false;
20832     }
20833   }
20834
20835   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
20836   // out. SelectMI should have a kill flag on EFLAGS.
20837   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
20838   return true;
20839 }
20840
20841 // Return true if it is OK for this CMOV pseudo-opcode to be cascaded
20842 // together with other CMOV pseudo-opcodes into a single basic-block with
20843 // conditional jump around it.
20844 static bool isCMOVPseudo(MachineInstr *MI) {
20845   switch (MI->getOpcode()) {
20846   case X86::CMOV_FR32:
20847   case X86::CMOV_FR64:
20848   case X86::CMOV_GR8:
20849   case X86::CMOV_GR16:
20850   case X86::CMOV_GR32:
20851   case X86::CMOV_RFP32:
20852   case X86::CMOV_RFP64:
20853   case X86::CMOV_RFP80:
20854   case X86::CMOV_V2F64:
20855   case X86::CMOV_V2I64:
20856   case X86::CMOV_V4F32:
20857   case X86::CMOV_V4F64:
20858   case X86::CMOV_V4I64:
20859   case X86::CMOV_V16F32:
20860   case X86::CMOV_V8F32:
20861   case X86::CMOV_V8F64:
20862   case X86::CMOV_V8I64:
20863   case X86::CMOV_V8I1:
20864   case X86::CMOV_V16I1:
20865   case X86::CMOV_V32I1:
20866   case X86::CMOV_V64I1:
20867     return true;
20868
20869   default:
20870     return false;
20871   }
20872 }
20873
20874 MachineBasicBlock *
20875 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
20876                                      MachineBasicBlock *BB) const {
20877   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
20878   DebugLoc DL = MI->getDebugLoc();
20879
20880   // To "insert" a SELECT_CC instruction, we actually have to insert the
20881   // diamond control-flow pattern.  The incoming instruction knows the
20882   // destination vreg to set, the condition code register to branch on, the
20883   // true/false values to select between, and a branch opcode to use.
20884   const BasicBlock *LLVM_BB = BB->getBasicBlock();
20885   MachineFunction::iterator It = ++BB->getIterator();
20886
20887   //  thisMBB:
20888   //  ...
20889   //   TrueVal = ...
20890   //   cmpTY ccX, r1, r2
20891   //   bCC copy1MBB
20892   //   fallthrough --> copy0MBB
20893   MachineBasicBlock *thisMBB = BB;
20894   MachineFunction *F = BB->getParent();
20895
20896   // This code lowers all pseudo-CMOV instructions. Generally it lowers these
20897   // as described above, by inserting a BB, and then making a PHI at the join
20898   // point to select the true and false operands of the CMOV in the PHI.
20899   //
20900   // The code also handles two different cases of multiple CMOV opcodes
20901   // in a row.
20902   //
20903   // Case 1:
20904   // In this case, there are multiple CMOVs in a row, all which are based on
20905   // the same condition setting (or the exact opposite condition setting).
20906   // In this case we can lower all the CMOVs using a single inserted BB, and
20907   // then make a number of PHIs at the join point to model the CMOVs. The only
20908   // trickiness here, is that in a case like:
20909   //
20910   // t2 = CMOV cond1 t1, f1
20911   // t3 = CMOV cond1 t2, f2
20912   //
20913   // when rewriting this into PHIs, we have to perform some renaming on the
20914   // temps since you cannot have a PHI operand refer to a PHI result earlier
20915   // in the same block.  The "simple" but wrong lowering would be:
20916   //
20917   // t2 = PHI t1(BB1), f1(BB2)
20918   // t3 = PHI t2(BB1), f2(BB2)
20919   //
20920   // but clearly t2 is not defined in BB1, so that is incorrect. The proper
20921   // renaming is to note that on the path through BB1, t2 is really just a
20922   // copy of t1, and do that renaming, properly generating:
20923   //
20924   // t2 = PHI t1(BB1), f1(BB2)
20925   // t3 = PHI t1(BB1), f2(BB2)
20926   //
20927   // Case 2, we lower cascaded CMOVs such as
20928   //
20929   //   (CMOV (CMOV F, T, cc1), T, cc2)
20930   //
20931   // to two successives branches.  For that, we look for another CMOV as the
20932   // following instruction.
20933   //
20934   // Without this, we would add a PHI between the two jumps, which ends up
20935   // creating a few copies all around. For instance, for
20936   //
20937   //    (sitofp (zext (fcmp une)))
20938   //
20939   // we would generate:
20940   //
20941   //         ucomiss %xmm1, %xmm0
20942   //         movss  <1.0f>, %xmm0
20943   //         movaps  %xmm0, %xmm1
20944   //         jne     .LBB5_2
20945   //         xorps   %xmm1, %xmm1
20946   // .LBB5_2:
20947   //         jp      .LBB5_4
20948   //         movaps  %xmm1, %xmm0
20949   // .LBB5_4:
20950   //         retq
20951   //
20952   // because this custom-inserter would have generated:
20953   //
20954   //   A
20955   //   | \
20956   //   |  B
20957   //   | /
20958   //   C
20959   //   | \
20960   //   |  D
20961   //   | /
20962   //   E
20963   //
20964   // A: X = ...; Y = ...
20965   // B: empty
20966   // C: Z = PHI [X, A], [Y, B]
20967   // D: empty
20968   // E: PHI [X, C], [Z, D]
20969   //
20970   // If we lower both CMOVs in a single step, we can instead generate:
20971   //
20972   //   A
20973   //   | \
20974   //   |  C
20975   //   | /|
20976   //   |/ |
20977   //   |  |
20978   //   |  D
20979   //   | /
20980   //   E
20981   //
20982   // A: X = ...; Y = ...
20983   // D: empty
20984   // E: PHI [X, A], [X, C], [Y, D]
20985   //
20986   // Which, in our sitofp/fcmp example, gives us something like:
20987   //
20988   //         ucomiss %xmm1, %xmm0
20989   //         movss  <1.0f>, %xmm0
20990   //         jne     .LBB5_4
20991   //         jp      .LBB5_4
20992   //         xorps   %xmm0, %xmm0
20993   // .LBB5_4:
20994   //         retq
20995   //
20996   MachineInstr *CascadedCMOV = nullptr;
20997   MachineInstr *LastCMOV = MI;
20998   X86::CondCode CC = X86::CondCode(MI->getOperand(3).getImm());
20999   X86::CondCode OppCC = X86::GetOppositeBranchCondition(CC);
21000   MachineBasicBlock::iterator NextMIIt =
21001       std::next(MachineBasicBlock::iterator(MI));
21002
21003   // Check for case 1, where there are multiple CMOVs with the same condition
21004   // first.  Of the two cases of multiple CMOV lowerings, case 1 reduces the
21005   // number of jumps the most.
21006
21007   if (isCMOVPseudo(MI)) {
21008     // See if we have a string of CMOVS with the same condition.
21009     while (NextMIIt != BB->end() &&
21010            isCMOVPseudo(NextMIIt) &&
21011            (NextMIIt->getOperand(3).getImm() == CC ||
21012             NextMIIt->getOperand(3).getImm() == OppCC)) {
21013       LastCMOV = &*NextMIIt;
21014       ++NextMIIt;
21015     }
21016   }
21017
21018   // This checks for case 2, but only do this if we didn't already find
21019   // case 1, as indicated by LastCMOV == MI.
21020   if (LastCMOV == MI &&
21021       NextMIIt != BB->end() && NextMIIt->getOpcode() == MI->getOpcode() &&
21022       NextMIIt->getOperand(2).getReg() == MI->getOperand(2).getReg() &&
21023       NextMIIt->getOperand(1).getReg() == MI->getOperand(0).getReg()) {
21024     CascadedCMOV = &*NextMIIt;
21025   }
21026
21027   MachineBasicBlock *jcc1MBB = nullptr;
21028
21029   // If we have a cascaded CMOV, we lower it to two successive branches to
21030   // the same block.  EFLAGS is used by both, so mark it as live in the second.
21031   if (CascadedCMOV) {
21032     jcc1MBB = F->CreateMachineBasicBlock(LLVM_BB);
21033     F->insert(It, jcc1MBB);
21034     jcc1MBB->addLiveIn(X86::EFLAGS);
21035   }
21036
21037   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
21038   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
21039   F->insert(It, copy0MBB);
21040   F->insert(It, sinkMBB);
21041
21042   // If the EFLAGS register isn't dead in the terminator, then claim that it's
21043   // live into the sink and copy blocks.
21044   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
21045
21046   MachineInstr *LastEFLAGSUser = CascadedCMOV ? CascadedCMOV : LastCMOV;
21047   if (!LastEFLAGSUser->killsRegister(X86::EFLAGS) &&
21048       !checkAndUpdateEFLAGSKill(LastEFLAGSUser, BB, TRI)) {
21049     copy0MBB->addLiveIn(X86::EFLAGS);
21050     sinkMBB->addLiveIn(X86::EFLAGS);
21051   }
21052
21053   // Transfer the remainder of BB and its successor edges to sinkMBB.
21054   sinkMBB->splice(sinkMBB->begin(), BB,
21055                   std::next(MachineBasicBlock::iterator(LastCMOV)), BB->end());
21056   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
21057
21058   // Add the true and fallthrough blocks as its successors.
21059   if (CascadedCMOV) {
21060     // The fallthrough block may be jcc1MBB, if we have a cascaded CMOV.
21061     BB->addSuccessor(jcc1MBB);
21062
21063     // In that case, jcc1MBB will itself fallthrough the copy0MBB, and
21064     // jump to the sinkMBB.
21065     jcc1MBB->addSuccessor(copy0MBB);
21066     jcc1MBB->addSuccessor(sinkMBB);
21067   } else {
21068     BB->addSuccessor(copy0MBB);
21069   }
21070
21071   // The true block target of the first (or only) branch is always sinkMBB.
21072   BB->addSuccessor(sinkMBB);
21073
21074   // Create the conditional branch instruction.
21075   unsigned Opc = X86::GetCondBranchFromCond(CC);
21076   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
21077
21078   if (CascadedCMOV) {
21079     unsigned Opc2 = X86::GetCondBranchFromCond(
21080         (X86::CondCode)CascadedCMOV->getOperand(3).getImm());
21081     BuildMI(jcc1MBB, DL, TII->get(Opc2)).addMBB(sinkMBB);
21082   }
21083
21084   //  copy0MBB:
21085   //   %FalseValue = ...
21086   //   # fallthrough to sinkMBB
21087   copy0MBB->addSuccessor(sinkMBB);
21088
21089   //  sinkMBB:
21090   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
21091   //  ...
21092   MachineBasicBlock::iterator MIItBegin = MachineBasicBlock::iterator(MI);
21093   MachineBasicBlock::iterator MIItEnd =
21094     std::next(MachineBasicBlock::iterator(LastCMOV));
21095   MachineBasicBlock::iterator SinkInsertionPoint = sinkMBB->begin();
21096   DenseMap<unsigned, std::pair<unsigned, unsigned>> RegRewriteTable;
21097   MachineInstrBuilder MIB;
21098
21099   // As we are creating the PHIs, we have to be careful if there is more than
21100   // one.  Later CMOVs may reference the results of earlier CMOVs, but later
21101   // PHIs have to reference the individual true/false inputs from earlier PHIs.
21102   // That also means that PHI construction must work forward from earlier to
21103   // later, and that the code must maintain a mapping from earlier PHI's
21104   // destination registers, and the registers that went into the PHI.
21105
21106   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; ++MIIt) {
21107     unsigned DestReg = MIIt->getOperand(0).getReg();
21108     unsigned Op1Reg = MIIt->getOperand(1).getReg();
21109     unsigned Op2Reg = MIIt->getOperand(2).getReg();
21110
21111     // If this CMOV we are generating is the opposite condition from
21112     // the jump we generated, then we have to swap the operands for the
21113     // PHI that is going to be generated.
21114     if (MIIt->getOperand(3).getImm() == OppCC)
21115         std::swap(Op1Reg, Op2Reg);
21116
21117     if (RegRewriteTable.find(Op1Reg) != RegRewriteTable.end())
21118       Op1Reg = RegRewriteTable[Op1Reg].first;
21119
21120     if (RegRewriteTable.find(Op2Reg) != RegRewriteTable.end())
21121       Op2Reg = RegRewriteTable[Op2Reg].second;
21122
21123     MIB = BuildMI(*sinkMBB, SinkInsertionPoint, DL,
21124                   TII->get(X86::PHI), DestReg)
21125           .addReg(Op1Reg).addMBB(copy0MBB)
21126           .addReg(Op2Reg).addMBB(thisMBB);
21127
21128     // Add this PHI to the rewrite table.
21129     RegRewriteTable[DestReg] = std::make_pair(Op1Reg, Op2Reg);
21130   }
21131
21132   // If we have a cascaded CMOV, the second Jcc provides the same incoming
21133   // value as the first Jcc (the True operand of the SELECT_CC/CMOV nodes).
21134   if (CascadedCMOV) {
21135     MIB.addReg(MI->getOperand(2).getReg()).addMBB(jcc1MBB);
21136     // Copy the PHI result to the register defined by the second CMOV.
21137     BuildMI(*sinkMBB, std::next(MachineBasicBlock::iterator(MIB.getInstr())),
21138             DL, TII->get(TargetOpcode::COPY),
21139             CascadedCMOV->getOperand(0).getReg())
21140         .addReg(MI->getOperand(0).getReg());
21141     CascadedCMOV->eraseFromParent();
21142   }
21143
21144   // Now remove the CMOV(s).
21145   for (MachineBasicBlock::iterator MIIt = MIItBegin; MIIt != MIItEnd; )
21146     (MIIt++)->eraseFromParent();
21147
21148   return sinkMBB;
21149 }
21150
21151 MachineBasicBlock *
21152 X86TargetLowering::EmitLoweredAtomicFP(MachineInstr *MI,
21153                                        MachineBasicBlock *BB) const {
21154   // Combine the following atomic floating-point modification pattern:
21155   //   a.store(reg OP a.load(acquire), release)
21156   // Transform them into:
21157   //   OPss (%gpr), %xmm
21158   //   movss %xmm, (%gpr)
21159   // Or sd equivalent for 64-bit operations.
21160   unsigned MOp, FOp;
21161   switch (MI->getOpcode()) {
21162   default: llvm_unreachable("unexpected instr type for EmitLoweredAtomicFP");
21163   case X86::RELEASE_FADD32mr: MOp = X86::MOVSSmr; FOp = X86::ADDSSrm; break;
21164   case X86::RELEASE_FADD64mr: MOp = X86::MOVSDmr; FOp = X86::ADDSDrm; break;
21165   }
21166   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21167   DebugLoc DL = MI->getDebugLoc();
21168   MachineRegisterInfo &MRI = BB->getParent()->getRegInfo();
21169   MachineOperand MSrc = MI->getOperand(0);
21170   unsigned VSrc = MI->getOperand(5).getReg();
21171   const MachineOperand &Disp = MI->getOperand(3);
21172   MachineOperand ZeroDisp = MachineOperand::CreateImm(0);
21173   bool hasDisp = Disp.isGlobal() || Disp.isImm();
21174   if (hasDisp && MSrc.isReg())
21175     MSrc.setIsKill(false);
21176   MachineInstrBuilder MIM = BuildMI(*BB, MI, DL, TII->get(MOp))
21177                                 .addOperand(/*Base=*/MSrc)
21178                                 .addImm(/*Scale=*/1)
21179                                 .addReg(/*Index=*/0)
21180                                 .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21181                                 .addReg(0);
21182   MachineInstr *MIO = BuildMI(*BB, (MachineInstr *)MIM, DL, TII->get(FOp),
21183                               MRI.createVirtualRegister(MRI.getRegClass(VSrc)))
21184                           .addReg(VSrc)
21185                           .addOperand(/*Base=*/MSrc)
21186                           .addImm(/*Scale=*/1)
21187                           .addReg(/*Index=*/0)
21188                           .addDisp(hasDisp ? Disp : ZeroDisp, /*off=*/0)
21189                           .addReg(/*Segment=*/0);
21190   MIM.addReg(MIO->getOperand(0).getReg(), RegState::Kill);
21191   MI->eraseFromParent(); // The pseudo instruction is gone now.
21192   return BB;
21193 }
21194
21195 MachineBasicBlock *
21196 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
21197                                         MachineBasicBlock *BB) const {
21198   MachineFunction *MF = BB->getParent();
21199   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21200   DebugLoc DL = MI->getDebugLoc();
21201   const BasicBlock *LLVM_BB = BB->getBasicBlock();
21202
21203   assert(MF->shouldSplitStack());
21204
21205   const bool Is64Bit = Subtarget->is64Bit();
21206   const bool IsLP64 = Subtarget->isTarget64BitLP64();
21207
21208   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
21209   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
21210
21211   // BB:
21212   //  ... [Till the alloca]
21213   // If stacklet is not large enough, jump to mallocMBB
21214   //
21215   // bumpMBB:
21216   //  Allocate by subtracting from RSP
21217   //  Jump to continueMBB
21218   //
21219   // mallocMBB:
21220   //  Allocate by call to runtime
21221   //
21222   // continueMBB:
21223   //  ...
21224   //  [rest of original BB]
21225   //
21226
21227   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21228   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21229   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
21230
21231   MachineRegisterInfo &MRI = MF->getRegInfo();
21232   const TargetRegisterClass *AddrRegClass =
21233       getRegClassFor(getPointerTy(MF->getDataLayout()));
21234
21235   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21236     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
21237     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
21238     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
21239     sizeVReg = MI->getOperand(1).getReg(),
21240     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
21241
21242   MachineFunction::iterator MBBIter = ++BB->getIterator();
21243
21244   MF->insert(MBBIter, bumpMBB);
21245   MF->insert(MBBIter, mallocMBB);
21246   MF->insert(MBBIter, continueMBB);
21247
21248   continueMBB->splice(continueMBB->begin(), BB,
21249                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
21250   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
21251
21252   // Add code to the main basic block to check if the stack limit has been hit,
21253   // and if so, jump to mallocMBB otherwise to bumpMBB.
21254   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
21255   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
21256     .addReg(tmpSPVReg).addReg(sizeVReg);
21257   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
21258     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
21259     .addReg(SPLimitVReg);
21260   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
21261
21262   // bumpMBB simply decreases the stack pointer, since we know the current
21263   // stacklet has enough space.
21264   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
21265     .addReg(SPLimitVReg);
21266   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
21267     .addReg(SPLimitVReg);
21268   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21269
21270   // Calls into a routine in libgcc to allocate more space from the heap.
21271   const uint32_t *RegMask =
21272       Subtarget->getRegisterInfo()->getCallPreservedMask(*MF, CallingConv::C);
21273   if (IsLP64) {
21274     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
21275       .addReg(sizeVReg);
21276     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21277       .addExternalSymbol("__morestack_allocate_stack_space")
21278       .addRegMask(RegMask)
21279       .addReg(X86::RDI, RegState::Implicit)
21280       .addReg(X86::RAX, RegState::ImplicitDefine);
21281   } else if (Is64Bit) {
21282     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
21283       .addReg(sizeVReg);
21284     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
21285       .addExternalSymbol("__morestack_allocate_stack_space")
21286       .addRegMask(RegMask)
21287       .addReg(X86::EDI, RegState::Implicit)
21288       .addReg(X86::EAX, RegState::ImplicitDefine);
21289   } else {
21290     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
21291       .addImm(12);
21292     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
21293     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
21294       .addExternalSymbol("__morestack_allocate_stack_space")
21295       .addRegMask(RegMask)
21296       .addReg(X86::EAX, RegState::ImplicitDefine);
21297   }
21298
21299   if (!Is64Bit)
21300     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
21301       .addImm(16);
21302
21303   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
21304     .addReg(IsLP64 ? X86::RAX : X86::EAX);
21305   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
21306
21307   // Set up the CFG correctly.
21308   BB->addSuccessor(bumpMBB);
21309   BB->addSuccessor(mallocMBB);
21310   mallocMBB->addSuccessor(continueMBB);
21311   bumpMBB->addSuccessor(continueMBB);
21312
21313   // Take care of the PHI nodes.
21314   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
21315           MI->getOperand(0).getReg())
21316     .addReg(mallocPtrVReg).addMBB(mallocMBB)
21317     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
21318
21319   // Delete the original pseudo instruction.
21320   MI->eraseFromParent();
21321
21322   // And we're done.
21323   return continueMBB;
21324 }
21325
21326 MachineBasicBlock *
21327 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
21328                                         MachineBasicBlock *BB) const {
21329   DebugLoc DL = MI->getDebugLoc();
21330
21331   assert(!Subtarget->isTargetMachO());
21332
21333   Subtarget->getFrameLowering()->emitStackProbeCall(*BB->getParent(), *BB, MI,
21334                                                     DL);
21335
21336   MI->eraseFromParent();   // The pseudo instruction is gone now.
21337   return BB;
21338 }
21339
21340 MachineBasicBlock *
21341 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
21342                                       MachineBasicBlock *BB) const {
21343   // This is pretty easy.  We're taking the value that we received from
21344   // our load from the relocation, sticking it in either RDI (x86-64)
21345   // or EAX and doing an indirect call.  The return value will then
21346   // be in the normal return register.
21347   MachineFunction *F = BB->getParent();
21348   const X86InstrInfo *TII = Subtarget->getInstrInfo();
21349   DebugLoc DL = MI->getDebugLoc();
21350
21351   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
21352   assert(MI->getOperand(3).isGlobal() && "This should be a global");
21353
21354   // Get a register mask for the lowered call.
21355   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
21356   // proper register mask.
21357   const uint32_t *RegMask =
21358       Subtarget->getRegisterInfo()->getCallPreservedMask(*F, CallingConv::C);
21359   if (Subtarget->is64Bit()) {
21360     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21361                                       TII->get(X86::MOV64rm), X86::RDI)
21362     .addReg(X86::RIP)
21363     .addImm(0).addReg(0)
21364     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21365                       MI->getOperand(3).getTargetFlags())
21366     .addReg(0);
21367     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
21368     addDirectMem(MIB, X86::RDI);
21369     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
21370   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
21371     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21372                                       TII->get(X86::MOV32rm), X86::EAX)
21373     .addReg(0)
21374     .addImm(0).addReg(0)
21375     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21376                       MI->getOperand(3).getTargetFlags())
21377     .addReg(0);
21378     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21379     addDirectMem(MIB, X86::EAX);
21380     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21381   } else {
21382     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
21383                                       TII->get(X86::MOV32rm), X86::EAX)
21384     .addReg(TII->getGlobalBaseReg(F))
21385     .addImm(0).addReg(0)
21386     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
21387                       MI->getOperand(3).getTargetFlags())
21388     .addReg(0);
21389     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
21390     addDirectMem(MIB, X86::EAX);
21391     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
21392   }
21393
21394   MI->eraseFromParent(); // The pseudo instruction is gone now.
21395   return BB;
21396 }
21397
21398 MachineBasicBlock *
21399 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
21400                                     MachineBasicBlock *MBB) const {
21401   DebugLoc DL = MI->getDebugLoc();
21402   MachineFunction *MF = MBB->getParent();
21403   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21404   MachineRegisterInfo &MRI = MF->getRegInfo();
21405
21406   const BasicBlock *BB = MBB->getBasicBlock();
21407   MachineFunction::iterator I = ++MBB->getIterator();
21408
21409   // Memory Reference
21410   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21411   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21412
21413   unsigned DstReg;
21414   unsigned MemOpndSlot = 0;
21415
21416   unsigned CurOp = 0;
21417
21418   DstReg = MI->getOperand(CurOp++).getReg();
21419   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
21420   assert(RC->hasType(MVT::i32) && "Invalid destination!");
21421   unsigned mainDstReg = MRI.createVirtualRegister(RC);
21422   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
21423
21424   MemOpndSlot = CurOp;
21425
21426   MVT PVT = getPointerTy(MF->getDataLayout());
21427   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21428          "Invalid Pointer Size!");
21429
21430   // For v = setjmp(buf), we generate
21431   //
21432   // thisMBB:
21433   //  buf[LabelOffset] = restoreMBB <-- takes address of restoreMBB
21434   //  SjLjSetup restoreMBB
21435   //
21436   // mainMBB:
21437   //  v_main = 0
21438   //
21439   // sinkMBB:
21440   //  v = phi(main, restore)
21441   //
21442   // restoreMBB:
21443   //  if base pointer being used, load it from frame
21444   //  v_restore = 1
21445
21446   MachineBasicBlock *thisMBB = MBB;
21447   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
21448   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
21449   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
21450   MF->insert(I, mainMBB);
21451   MF->insert(I, sinkMBB);
21452   MF->push_back(restoreMBB);
21453   restoreMBB->setHasAddressTaken();
21454
21455   MachineInstrBuilder MIB;
21456
21457   // Transfer the remainder of BB and its successor edges to sinkMBB.
21458   sinkMBB->splice(sinkMBB->begin(), MBB,
21459                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
21460   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
21461
21462   // thisMBB:
21463   unsigned PtrStoreOpc = 0;
21464   unsigned LabelReg = 0;
21465   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21466   Reloc::Model RM = MF->getTarget().getRelocationModel();
21467   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
21468                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
21469
21470   // Prepare IP either in reg or imm.
21471   if (!UseImmLabel) {
21472     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
21473     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
21474     LabelReg = MRI.createVirtualRegister(PtrRC);
21475     if (Subtarget->is64Bit()) {
21476       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
21477               .addReg(X86::RIP)
21478               .addImm(0)
21479               .addReg(0)
21480               .addMBB(restoreMBB)
21481               .addReg(0);
21482     } else {
21483       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
21484       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
21485               .addReg(XII->getGlobalBaseReg(MF))
21486               .addImm(0)
21487               .addReg(0)
21488               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
21489               .addReg(0);
21490     }
21491   } else
21492     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
21493   // Store IP
21494   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
21495   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21496     if (i == X86::AddrDisp)
21497       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
21498     else
21499       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
21500   }
21501   if (!UseImmLabel)
21502     MIB.addReg(LabelReg);
21503   else
21504     MIB.addMBB(restoreMBB);
21505   MIB.setMemRefs(MMOBegin, MMOEnd);
21506   // Setup
21507   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
21508           .addMBB(restoreMBB);
21509
21510   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21511   MIB.addRegMask(RegInfo->getNoPreservedMask());
21512   thisMBB->addSuccessor(mainMBB);
21513   thisMBB->addSuccessor(restoreMBB);
21514
21515   // mainMBB:
21516   //  EAX = 0
21517   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
21518   mainMBB->addSuccessor(sinkMBB);
21519
21520   // sinkMBB:
21521   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
21522           TII->get(X86::PHI), DstReg)
21523     .addReg(mainDstReg).addMBB(mainMBB)
21524     .addReg(restoreDstReg).addMBB(restoreMBB);
21525
21526   // restoreMBB:
21527   if (RegInfo->hasBasePointer(*MF)) {
21528     const bool Uses64BitFramePtr =
21529         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
21530     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
21531     X86FI->setRestoreBasePointer(MF);
21532     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
21533     unsigned BasePtr = RegInfo->getBaseRegister();
21534     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
21535     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
21536                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
21537       .setMIFlag(MachineInstr::FrameSetup);
21538   }
21539   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
21540   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
21541   restoreMBB->addSuccessor(sinkMBB);
21542
21543   MI->eraseFromParent();
21544   return sinkMBB;
21545 }
21546
21547 MachineBasicBlock *
21548 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
21549                                      MachineBasicBlock *MBB) const {
21550   DebugLoc DL = MI->getDebugLoc();
21551   MachineFunction *MF = MBB->getParent();
21552   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21553   MachineRegisterInfo &MRI = MF->getRegInfo();
21554
21555   // Memory Reference
21556   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
21557   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
21558
21559   MVT PVT = getPointerTy(MF->getDataLayout());
21560   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
21561          "Invalid Pointer Size!");
21562
21563   const TargetRegisterClass *RC =
21564     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
21565   unsigned Tmp = MRI.createVirtualRegister(RC);
21566   // Since FP is only updated here but NOT referenced, it's treated as GPR.
21567   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
21568   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
21569   unsigned SP = RegInfo->getStackRegister();
21570
21571   MachineInstrBuilder MIB;
21572
21573   const int64_t LabelOffset = 1 * PVT.getStoreSize();
21574   const int64_t SPOffset = 2 * PVT.getStoreSize();
21575
21576   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
21577   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
21578
21579   // Reload FP
21580   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
21581   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
21582     MIB.addOperand(MI->getOperand(i));
21583   MIB.setMemRefs(MMOBegin, MMOEnd);
21584   // Reload IP
21585   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
21586   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21587     if (i == X86::AddrDisp)
21588       MIB.addDisp(MI->getOperand(i), LabelOffset);
21589     else
21590       MIB.addOperand(MI->getOperand(i));
21591   }
21592   MIB.setMemRefs(MMOBegin, MMOEnd);
21593   // Reload SP
21594   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
21595   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
21596     if (i == X86::AddrDisp)
21597       MIB.addDisp(MI->getOperand(i), SPOffset);
21598     else
21599       MIB.addOperand(MI->getOperand(i));
21600   }
21601   MIB.setMemRefs(MMOBegin, MMOEnd);
21602   // Jump
21603   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
21604
21605   MI->eraseFromParent();
21606   return MBB;
21607 }
21608
21609 // Replace 213-type (isel default) FMA3 instructions with 231-type for
21610 // accumulator loops. Writing back to the accumulator allows the coalescer
21611 // to remove extra copies in the loop.
21612 // FIXME: Do this on AVX512.  We don't support 231 variants yet (PR23937).
21613 MachineBasicBlock *
21614 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
21615                                  MachineBasicBlock *MBB) const {
21616   MachineOperand &AddendOp = MI->getOperand(3);
21617
21618   // Bail out early if the addend isn't a register - we can't switch these.
21619   if (!AddendOp.isReg())
21620     return MBB;
21621
21622   MachineFunction &MF = *MBB->getParent();
21623   MachineRegisterInfo &MRI = MF.getRegInfo();
21624
21625   // Check whether the addend is defined by a PHI:
21626   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
21627   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
21628   if (!AddendDef.isPHI())
21629     return MBB;
21630
21631   // Look for the following pattern:
21632   // loop:
21633   //   %addend = phi [%entry, 0], [%loop, %result]
21634   //   ...
21635   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
21636
21637   // Replace with:
21638   //   loop:
21639   //   %addend = phi [%entry, 0], [%loop, %result]
21640   //   ...
21641   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
21642
21643   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
21644     assert(AddendDef.getOperand(i).isReg());
21645     MachineOperand PHISrcOp = AddendDef.getOperand(i);
21646     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
21647     if (&PHISrcInst == MI) {
21648       // Found a matching instruction.
21649       unsigned NewFMAOpc = 0;
21650       switch (MI->getOpcode()) {
21651         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
21652         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
21653         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
21654         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
21655         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
21656         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
21657         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
21658         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
21659         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
21660         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
21661         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
21662         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
21663         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
21664         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
21665         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
21666         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
21667         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
21668         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
21669         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
21670         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
21671
21672         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
21673         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
21674         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
21675         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
21676         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
21677         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
21678         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
21679         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
21680         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
21681         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
21682         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
21683         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
21684         default: llvm_unreachable("Unrecognized FMA variant.");
21685       }
21686
21687       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
21688       MachineInstrBuilder MIB =
21689         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
21690         .addOperand(MI->getOperand(0))
21691         .addOperand(MI->getOperand(3))
21692         .addOperand(MI->getOperand(2))
21693         .addOperand(MI->getOperand(1));
21694       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
21695       MI->eraseFromParent();
21696     }
21697   }
21698
21699   return MBB;
21700 }
21701
21702 MachineBasicBlock *
21703 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
21704                                                MachineBasicBlock *BB) const {
21705   switch (MI->getOpcode()) {
21706   default: llvm_unreachable("Unexpected instr type to insert");
21707   case X86::TAILJMPd64:
21708   case X86::TAILJMPr64:
21709   case X86::TAILJMPm64:
21710   case X86::TAILJMPd64_REX:
21711   case X86::TAILJMPr64_REX:
21712   case X86::TAILJMPm64_REX:
21713     llvm_unreachable("TAILJMP64 would not be touched here.");
21714   case X86::TCRETURNdi64:
21715   case X86::TCRETURNri64:
21716   case X86::TCRETURNmi64:
21717     return BB;
21718   case X86::WIN_ALLOCA:
21719     return EmitLoweredWinAlloca(MI, BB);
21720   case X86::SEG_ALLOCA_32:
21721   case X86::SEG_ALLOCA_64:
21722     return EmitLoweredSegAlloca(MI, BB);
21723   case X86::TLSCall_32:
21724   case X86::TLSCall_64:
21725     return EmitLoweredTLSCall(MI, BB);
21726   case X86::CMOV_FR32:
21727   case X86::CMOV_FR64:
21728   case X86::CMOV_GR8:
21729   case X86::CMOV_GR16:
21730   case X86::CMOV_GR32:
21731   case X86::CMOV_RFP32:
21732   case X86::CMOV_RFP64:
21733   case X86::CMOV_RFP80:
21734   case X86::CMOV_V2F64:
21735   case X86::CMOV_V2I64:
21736   case X86::CMOV_V4F32:
21737   case X86::CMOV_V4F64:
21738   case X86::CMOV_V4I64:
21739   case X86::CMOV_V16F32:
21740   case X86::CMOV_V8F32:
21741   case X86::CMOV_V8F64:
21742   case X86::CMOV_V8I64:
21743   case X86::CMOV_V8I1:
21744   case X86::CMOV_V16I1:
21745   case X86::CMOV_V32I1:
21746   case X86::CMOV_V64I1:
21747     return EmitLoweredSelect(MI, BB);
21748
21749   case X86::RELEASE_FADD32mr:
21750   case X86::RELEASE_FADD64mr:
21751     return EmitLoweredAtomicFP(MI, BB);
21752
21753   case X86::FP32_TO_INT16_IN_MEM:
21754   case X86::FP32_TO_INT32_IN_MEM:
21755   case X86::FP32_TO_INT64_IN_MEM:
21756   case X86::FP64_TO_INT16_IN_MEM:
21757   case X86::FP64_TO_INT32_IN_MEM:
21758   case X86::FP64_TO_INT64_IN_MEM:
21759   case X86::FP80_TO_INT16_IN_MEM:
21760   case X86::FP80_TO_INT32_IN_MEM:
21761   case X86::FP80_TO_INT64_IN_MEM: {
21762     MachineFunction *F = BB->getParent();
21763     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
21764     DebugLoc DL = MI->getDebugLoc();
21765
21766     // Change the floating point control register to use "round towards zero"
21767     // mode when truncating to an integer value.
21768     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
21769     addFrameReference(BuildMI(*BB, MI, DL,
21770                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
21771
21772     // Load the old value of the high byte of the control word...
21773     unsigned OldCW =
21774       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
21775     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
21776                       CWFrameIdx);
21777
21778     // Set the high part to be round to zero...
21779     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
21780       .addImm(0xC7F);
21781
21782     // Reload the modified control word now...
21783     addFrameReference(BuildMI(*BB, MI, DL,
21784                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21785
21786     // Restore the memory image of control word to original value
21787     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
21788       .addReg(OldCW);
21789
21790     // Get the X86 opcode to use.
21791     unsigned Opc;
21792     switch (MI->getOpcode()) {
21793     default: llvm_unreachable("illegal opcode!");
21794     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
21795     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
21796     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
21797     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
21798     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
21799     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
21800     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
21801     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
21802     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
21803     }
21804
21805     X86AddressMode AM;
21806     MachineOperand &Op = MI->getOperand(0);
21807     if (Op.isReg()) {
21808       AM.BaseType = X86AddressMode::RegBase;
21809       AM.Base.Reg = Op.getReg();
21810     } else {
21811       AM.BaseType = X86AddressMode::FrameIndexBase;
21812       AM.Base.FrameIndex = Op.getIndex();
21813     }
21814     Op = MI->getOperand(1);
21815     if (Op.isImm())
21816       AM.Scale = Op.getImm();
21817     Op = MI->getOperand(2);
21818     if (Op.isImm())
21819       AM.IndexReg = Op.getImm();
21820     Op = MI->getOperand(3);
21821     if (Op.isGlobal()) {
21822       AM.GV = Op.getGlobal();
21823     } else {
21824       AM.Disp = Op.getImm();
21825     }
21826     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
21827                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
21828
21829     // Reload the original control word now.
21830     addFrameReference(BuildMI(*BB, MI, DL,
21831                               TII->get(X86::FLDCW16m)), CWFrameIdx);
21832
21833     MI->eraseFromParent();   // The pseudo instruction is gone now.
21834     return BB;
21835   }
21836     // String/text processing lowering.
21837   case X86::PCMPISTRM128REG:
21838   case X86::VPCMPISTRM128REG:
21839   case X86::PCMPISTRM128MEM:
21840   case X86::VPCMPISTRM128MEM:
21841   case X86::PCMPESTRM128REG:
21842   case X86::VPCMPESTRM128REG:
21843   case X86::PCMPESTRM128MEM:
21844   case X86::VPCMPESTRM128MEM:
21845     assert(Subtarget->hasSSE42() &&
21846            "Target must have SSE4.2 or AVX features enabled");
21847     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
21848
21849   // String/text processing lowering.
21850   case X86::PCMPISTRIREG:
21851   case X86::VPCMPISTRIREG:
21852   case X86::PCMPISTRIMEM:
21853   case X86::VPCMPISTRIMEM:
21854   case X86::PCMPESTRIREG:
21855   case X86::VPCMPESTRIREG:
21856   case X86::PCMPESTRIMEM:
21857   case X86::VPCMPESTRIMEM:
21858     assert(Subtarget->hasSSE42() &&
21859            "Target must have SSE4.2 or AVX features enabled");
21860     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
21861
21862   // Thread synchronization.
21863   case X86::MONITOR:
21864     return EmitMonitor(MI, BB, Subtarget);
21865
21866   // xbegin
21867   case X86::XBEGIN:
21868     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
21869
21870   case X86::VASTART_SAVE_XMM_REGS:
21871     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
21872
21873   case X86::VAARG_64:
21874     return EmitVAARG64WithCustomInserter(MI, BB);
21875
21876   case X86::EH_SjLj_SetJmp32:
21877   case X86::EH_SjLj_SetJmp64:
21878     return emitEHSjLjSetJmp(MI, BB);
21879
21880   case X86::EH_SjLj_LongJmp32:
21881   case X86::EH_SjLj_LongJmp64:
21882     return emitEHSjLjLongJmp(MI, BB);
21883
21884   case TargetOpcode::STATEPOINT:
21885     // As an implementation detail, STATEPOINT shares the STACKMAP format at
21886     // this point in the process.  We diverge later.
21887     return emitPatchPoint(MI, BB);
21888
21889   case TargetOpcode::STACKMAP:
21890   case TargetOpcode::PATCHPOINT:
21891     return emitPatchPoint(MI, BB);
21892
21893   case X86::VFMADDPDr213r:
21894   case X86::VFMADDPSr213r:
21895   case X86::VFMADDSDr213r:
21896   case X86::VFMADDSSr213r:
21897   case X86::VFMSUBPDr213r:
21898   case X86::VFMSUBPSr213r:
21899   case X86::VFMSUBSDr213r:
21900   case X86::VFMSUBSSr213r:
21901   case X86::VFNMADDPDr213r:
21902   case X86::VFNMADDPSr213r:
21903   case X86::VFNMADDSDr213r:
21904   case X86::VFNMADDSSr213r:
21905   case X86::VFNMSUBPDr213r:
21906   case X86::VFNMSUBPSr213r:
21907   case X86::VFNMSUBSDr213r:
21908   case X86::VFNMSUBSSr213r:
21909   case X86::VFMADDSUBPDr213r:
21910   case X86::VFMADDSUBPSr213r:
21911   case X86::VFMSUBADDPDr213r:
21912   case X86::VFMSUBADDPSr213r:
21913   case X86::VFMADDPDr213rY:
21914   case X86::VFMADDPSr213rY:
21915   case X86::VFMSUBPDr213rY:
21916   case X86::VFMSUBPSr213rY:
21917   case X86::VFNMADDPDr213rY:
21918   case X86::VFNMADDPSr213rY:
21919   case X86::VFNMSUBPDr213rY:
21920   case X86::VFNMSUBPSr213rY:
21921   case X86::VFMADDSUBPDr213rY:
21922   case X86::VFMADDSUBPSr213rY:
21923   case X86::VFMSUBADDPDr213rY:
21924   case X86::VFMSUBADDPSr213rY:
21925     return emitFMA3Instr(MI, BB);
21926   }
21927 }
21928
21929 //===----------------------------------------------------------------------===//
21930 //                           X86 Optimization Hooks
21931 //===----------------------------------------------------------------------===//
21932
21933 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
21934                                                       APInt &KnownZero,
21935                                                       APInt &KnownOne,
21936                                                       const SelectionDAG &DAG,
21937                                                       unsigned Depth) const {
21938   unsigned BitWidth = KnownZero.getBitWidth();
21939   unsigned Opc = Op.getOpcode();
21940   assert((Opc >= ISD::BUILTIN_OP_END ||
21941           Opc == ISD::INTRINSIC_WO_CHAIN ||
21942           Opc == ISD::INTRINSIC_W_CHAIN ||
21943           Opc == ISD::INTRINSIC_VOID) &&
21944          "Should use MaskedValueIsZero if you don't know whether Op"
21945          " is a target node!");
21946
21947   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
21948   switch (Opc) {
21949   default: break;
21950   case X86ISD::ADD:
21951   case X86ISD::SUB:
21952   case X86ISD::ADC:
21953   case X86ISD::SBB:
21954   case X86ISD::SMUL:
21955   case X86ISD::UMUL:
21956   case X86ISD::INC:
21957   case X86ISD::DEC:
21958   case X86ISD::OR:
21959   case X86ISD::XOR:
21960   case X86ISD::AND:
21961     // These nodes' second result is a boolean.
21962     if (Op.getResNo() == 0)
21963       break;
21964     // Fallthrough
21965   case X86ISD::SETCC:
21966     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
21967     break;
21968   case ISD::INTRINSIC_WO_CHAIN: {
21969     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
21970     unsigned NumLoBits = 0;
21971     switch (IntId) {
21972     default: break;
21973     case Intrinsic::x86_sse_movmsk_ps:
21974     case Intrinsic::x86_avx_movmsk_ps_256:
21975     case Intrinsic::x86_sse2_movmsk_pd:
21976     case Intrinsic::x86_avx_movmsk_pd_256:
21977     case Intrinsic::x86_mmx_pmovmskb:
21978     case Intrinsic::x86_sse2_pmovmskb_128:
21979     case Intrinsic::x86_avx2_pmovmskb: {
21980       // High bits of movmskp{s|d}, pmovmskb are known zero.
21981       switch (IntId) {
21982         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
21983         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
21984         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
21985         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
21986         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
21987         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
21988         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
21989         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
21990       }
21991       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
21992       break;
21993     }
21994     }
21995     break;
21996   }
21997   }
21998 }
21999
22000 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
22001   SDValue Op,
22002   const SelectionDAG &,
22003   unsigned Depth) const {
22004   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
22005   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
22006     return Op.getValueType().getScalarSizeInBits();
22007
22008   // Fallback case.
22009   return 1;
22010 }
22011
22012 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
22013 /// node is a GlobalAddress + offset.
22014 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
22015                                        const GlobalValue* &GA,
22016                                        int64_t &Offset) const {
22017   if (N->getOpcode() == X86ISD::Wrapper) {
22018     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
22019       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
22020       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
22021       return true;
22022     }
22023   }
22024   return TargetLowering::isGAPlusOffset(N, GA, Offset);
22025 }
22026
22027 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
22028 /// same as extracting the high 128-bit part of 256-bit vector and then
22029 /// inserting the result into the low part of a new 256-bit vector
22030 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
22031   EVT VT = SVOp->getValueType(0);
22032   unsigned NumElems = VT.getVectorNumElements();
22033
22034   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22035   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
22036     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22037         SVOp->getMaskElt(j) >= 0)
22038       return false;
22039
22040   return true;
22041 }
22042
22043 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
22044 /// same as extracting the low 128-bit part of 256-bit vector and then
22045 /// inserting the result into the high part of a new 256-bit vector
22046 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
22047   EVT VT = SVOp->getValueType(0);
22048   unsigned NumElems = VT.getVectorNumElements();
22049
22050   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22051   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
22052     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
22053         SVOp->getMaskElt(j) >= 0)
22054       return false;
22055
22056   return true;
22057 }
22058
22059 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
22060 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
22061                                         TargetLowering::DAGCombinerInfo &DCI,
22062                                         const X86Subtarget* Subtarget) {
22063   SDLoc dl(N);
22064   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22065   SDValue V1 = SVOp->getOperand(0);
22066   SDValue V2 = SVOp->getOperand(1);
22067   EVT VT = SVOp->getValueType(0);
22068   unsigned NumElems = VT.getVectorNumElements();
22069
22070   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
22071       V2.getOpcode() == ISD::CONCAT_VECTORS) {
22072     //
22073     //                   0,0,0,...
22074     //                      |
22075     //    V      UNDEF    BUILD_VECTOR    UNDEF
22076     //     \      /           \           /
22077     //  CONCAT_VECTOR         CONCAT_VECTOR
22078     //         \                  /
22079     //          \                /
22080     //          RESULT: V + zero extended
22081     //
22082     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
22083         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
22084         V1.getOperand(1).getOpcode() != ISD::UNDEF)
22085       return SDValue();
22086
22087     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
22088       return SDValue();
22089
22090     // To match the shuffle mask, the first half of the mask should
22091     // be exactly the first vector, and all the rest a splat with the
22092     // first element of the second one.
22093     for (unsigned i = 0; i != NumElems/2; ++i)
22094       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
22095           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
22096         return SDValue();
22097
22098     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
22099     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
22100       if (Ld->hasNUsesOfValue(1, 0)) {
22101         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
22102         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
22103         SDValue ResNode =
22104           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
22105                                   Ld->getMemoryVT(),
22106                                   Ld->getPointerInfo(),
22107                                   Ld->getAlignment(),
22108                                   false/*isVolatile*/, true/*ReadMem*/,
22109                                   false/*WriteMem*/);
22110
22111         // Make sure the newly-created LOAD is in the same position as Ld in
22112         // terms of dependency. We create a TokenFactor for Ld and ResNode,
22113         // and update uses of Ld's output chain to use the TokenFactor.
22114         if (Ld->hasAnyUseOfValue(1)) {
22115           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22116                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
22117           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
22118           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
22119                                  SDValue(ResNode.getNode(), 1));
22120         }
22121
22122         return DAG.getBitcast(VT, ResNode);
22123       }
22124     }
22125
22126     // Emit a zeroed vector and insert the desired subvector on its
22127     // first half.
22128     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
22129     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
22130     return DCI.CombineTo(N, InsV);
22131   }
22132
22133   //===--------------------------------------------------------------------===//
22134   // Combine some shuffles into subvector extracts and inserts:
22135   //
22136
22137   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
22138   if (isShuffleHigh128VectorInsertLow(SVOp)) {
22139     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
22140     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
22141     return DCI.CombineTo(N, InsV);
22142   }
22143
22144   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
22145   if (isShuffleLow128VectorInsertHigh(SVOp)) {
22146     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
22147     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
22148     return DCI.CombineTo(N, InsV);
22149   }
22150
22151   return SDValue();
22152 }
22153
22154 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
22155 /// possible.
22156 ///
22157 /// This is the leaf of the recursive combinine below. When we have found some
22158 /// chain of single-use x86 shuffle instructions and accumulated the combined
22159 /// shuffle mask represented by them, this will try to pattern match that mask
22160 /// into either a single instruction if there is a special purpose instruction
22161 /// for this operation, or into a PSHUFB instruction which is a fully general
22162 /// instruction but should only be used to replace chains over a certain depth.
22163 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
22164                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
22165                                    TargetLowering::DAGCombinerInfo &DCI,
22166                                    const X86Subtarget *Subtarget) {
22167   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
22168
22169   // Find the operand that enters the chain. Note that multiple uses are OK
22170   // here, we're not going to remove the operand we find.
22171   SDValue Input = Op.getOperand(0);
22172   while (Input.getOpcode() == ISD::BITCAST)
22173     Input = Input.getOperand(0);
22174
22175   MVT VT = Input.getSimpleValueType();
22176   MVT RootVT = Root.getSimpleValueType();
22177   SDLoc DL(Root);
22178
22179   if (Mask.size() == 1) {
22180     int Index = Mask[0];
22181     assert((Index >= 0 || Index == SM_SentinelUndef ||
22182             Index == SM_SentinelZero) &&
22183            "Invalid shuffle index found!");
22184
22185     // We may end up with an accumulated mask of size 1 as a result of
22186     // widening of shuffle operands (see function canWidenShuffleElements).
22187     // If the only shuffle index is equal to SM_SentinelZero then propagate
22188     // a zero vector. Otherwise, the combine shuffle mask is a no-op shuffle
22189     // mask, and therefore the entire chain of shuffles can be folded away.
22190     if (Index == SM_SentinelZero)
22191       DCI.CombineTo(Root.getNode(), getZeroVector(RootVT, Subtarget, DAG, DL));
22192     else
22193       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Input),
22194                     /*AddTo*/ true);
22195     return true;
22196   }
22197
22198   // Use the float domain if the operand type is a floating point type.
22199   bool FloatDomain = VT.isFloatingPoint();
22200
22201   // For floating point shuffles, we don't have free copies in the shuffle
22202   // instructions or the ability to load as part of the instruction, so
22203   // canonicalize their shuffles to UNPCK or MOV variants.
22204   //
22205   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
22206   // vectors because it can have a load folded into it that UNPCK cannot. This
22207   // doesn't preclude something switching to the shorter encoding post-RA.
22208   //
22209   // FIXME: Should teach these routines about AVX vector widths.
22210   if (FloatDomain && VT.is128BitVector()) {
22211     if (Mask.equals({0, 0}) || Mask.equals({1, 1})) {
22212       bool Lo = Mask.equals({0, 0});
22213       unsigned Shuffle;
22214       MVT ShuffleVT;
22215       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
22216       // is no slower than UNPCKLPD but has the option to fold the input operand
22217       // into even an unaligned memory load.
22218       if (Lo && Subtarget->hasSSE3()) {
22219         Shuffle = X86ISD::MOVDDUP;
22220         ShuffleVT = MVT::v2f64;
22221       } else {
22222         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
22223         // than the UNPCK variants.
22224         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
22225         ShuffleVT = MVT::v4f32;
22226       }
22227       if (Depth == 1 && Root->getOpcode() == Shuffle)
22228         return false; // Nothing to do!
22229       Op = DAG.getBitcast(ShuffleVT, Input);
22230       DCI.AddToWorklist(Op.getNode());
22231       if (Shuffle == X86ISD::MOVDDUP)
22232         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22233       else
22234         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22235       DCI.AddToWorklist(Op.getNode());
22236       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22237                     /*AddTo*/ true);
22238       return true;
22239     }
22240     if (Subtarget->hasSSE3() &&
22241         (Mask.equals({0, 0, 2, 2}) || Mask.equals({1, 1, 3, 3}))) {
22242       bool Lo = Mask.equals({0, 0, 2, 2});
22243       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
22244       MVT ShuffleVT = MVT::v4f32;
22245       if (Depth == 1 && Root->getOpcode() == Shuffle)
22246         return false; // Nothing to do!
22247       Op = DAG.getBitcast(ShuffleVT, Input);
22248       DCI.AddToWorklist(Op.getNode());
22249       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
22250       DCI.AddToWorklist(Op.getNode());
22251       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22252                     /*AddTo*/ true);
22253       return true;
22254     }
22255     if (Mask.equals({0, 0, 1, 1}) || Mask.equals({2, 2, 3, 3})) {
22256       bool Lo = Mask.equals({0, 0, 1, 1});
22257       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22258       MVT ShuffleVT = MVT::v4f32;
22259       if (Depth == 1 && Root->getOpcode() == Shuffle)
22260         return false; // Nothing to do!
22261       Op = DAG.getBitcast(ShuffleVT, Input);
22262       DCI.AddToWorklist(Op.getNode());
22263       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22264       DCI.AddToWorklist(Op.getNode());
22265       DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22266                     /*AddTo*/ true);
22267       return true;
22268     }
22269   }
22270
22271   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
22272   // variants as none of these have single-instruction variants that are
22273   // superior to the UNPCK formulation.
22274   if (!FloatDomain && VT.is128BitVector() &&
22275       (Mask.equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22276        Mask.equals({4, 4, 5, 5, 6, 6, 7, 7}) ||
22277        Mask.equals({0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7}) ||
22278        Mask.equals(
22279            {8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15, 15}))) {
22280     bool Lo = Mask[0] == 0;
22281     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
22282     if (Depth == 1 && Root->getOpcode() == Shuffle)
22283       return false; // Nothing to do!
22284     MVT ShuffleVT;
22285     switch (Mask.size()) {
22286     case 8:
22287       ShuffleVT = MVT::v8i16;
22288       break;
22289     case 16:
22290       ShuffleVT = MVT::v16i8;
22291       break;
22292     default:
22293       llvm_unreachable("Impossible mask size!");
22294     };
22295     Op = DAG.getBitcast(ShuffleVT, Input);
22296     DCI.AddToWorklist(Op.getNode());
22297     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
22298     DCI.AddToWorklist(Op.getNode());
22299     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22300                   /*AddTo*/ true);
22301     return true;
22302   }
22303
22304   // Don't try to re-form single instruction chains under any circumstances now
22305   // that we've done encoding canonicalization for them.
22306   if (Depth < 2)
22307     return false;
22308
22309   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
22310   // can replace them with a single PSHUFB instruction profitably. Intel's
22311   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
22312   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
22313   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
22314     SmallVector<SDValue, 16> PSHUFBMask;
22315     int NumBytes = VT.getSizeInBits() / 8;
22316     int Ratio = NumBytes / Mask.size();
22317     for (int i = 0; i < NumBytes; ++i) {
22318       if (Mask[i / Ratio] == SM_SentinelUndef) {
22319         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
22320         continue;
22321       }
22322       int M = Mask[i / Ratio] != SM_SentinelZero
22323                   ? Ratio * Mask[i / Ratio] + i % Ratio
22324                   : 255;
22325       PSHUFBMask.push_back(DAG.getConstant(M, DL, MVT::i8));
22326     }
22327     MVT ByteVT = MVT::getVectorVT(MVT::i8, NumBytes);
22328     Op = DAG.getBitcast(ByteVT, Input);
22329     DCI.AddToWorklist(Op.getNode());
22330     SDValue PSHUFBMaskOp =
22331         DAG.getNode(ISD::BUILD_VECTOR, DL, ByteVT, PSHUFBMask);
22332     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
22333     Op = DAG.getNode(X86ISD::PSHUFB, DL, ByteVT, Op, PSHUFBMaskOp);
22334     DCI.AddToWorklist(Op.getNode());
22335     DCI.CombineTo(Root.getNode(), DAG.getBitcast(RootVT, Op),
22336                   /*AddTo*/ true);
22337     return true;
22338   }
22339
22340   // Failed to find any combines.
22341   return false;
22342 }
22343
22344 /// \brief Fully generic combining of x86 shuffle instructions.
22345 ///
22346 /// This should be the last combine run over the x86 shuffle instructions. Once
22347 /// they have been fully optimized, this will recursively consider all chains
22348 /// of single-use shuffle instructions, build a generic model of the cumulative
22349 /// shuffle operation, and check for simpler instructions which implement this
22350 /// operation. We use this primarily for two purposes:
22351 ///
22352 /// 1) Collapse generic shuffles to specialized single instructions when
22353 ///    equivalent. In most cases, this is just an encoding size win, but
22354 ///    sometimes we will collapse multiple generic shuffles into a single
22355 ///    special-purpose shuffle.
22356 /// 2) Look for sequences of shuffle instructions with 3 or more total
22357 ///    instructions, and replace them with the slightly more expensive SSSE3
22358 ///    PSHUFB instruction if available. We do this as the last combining step
22359 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
22360 ///    a suitable short sequence of other instructions. The PHUFB will either
22361 ///    use a register or have to read from memory and so is slightly (but only
22362 ///    slightly) more expensive than the other shuffle instructions.
22363 ///
22364 /// Because this is inherently a quadratic operation (for each shuffle in
22365 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
22366 /// This should never be an issue in practice as the shuffle lowering doesn't
22367 /// produce sequences of more than 8 instructions.
22368 ///
22369 /// FIXME: We will currently miss some cases where the redundant shuffling
22370 /// would simplify under the threshold for PSHUFB formation because of
22371 /// combine-ordering. To fix this, we should do the redundant instruction
22372 /// combining in this recursive walk.
22373 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
22374                                           ArrayRef<int> RootMask,
22375                                           int Depth, bool HasPSHUFB,
22376                                           SelectionDAG &DAG,
22377                                           TargetLowering::DAGCombinerInfo &DCI,
22378                                           const X86Subtarget *Subtarget) {
22379   // Bound the depth of our recursive combine because this is ultimately
22380   // quadratic in nature.
22381   if (Depth > 8)
22382     return false;
22383
22384   // Directly rip through bitcasts to find the underlying operand.
22385   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
22386     Op = Op.getOperand(0);
22387
22388   MVT VT = Op.getSimpleValueType();
22389   if (!VT.isVector())
22390     return false; // Bail if we hit a non-vector.
22391
22392   assert(Root.getSimpleValueType().isVector() &&
22393          "Shuffles operate on vector types!");
22394   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
22395          "Can only combine shuffles of the same vector register size.");
22396
22397   if (!isTargetShuffle(Op.getOpcode()))
22398     return false;
22399   SmallVector<int, 16> OpMask;
22400   bool IsUnary;
22401   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
22402   // We only can combine unary shuffles which we can decode the mask for.
22403   if (!HaveMask || !IsUnary)
22404     return false;
22405
22406   assert(VT.getVectorNumElements() == OpMask.size() &&
22407          "Different mask size from vector size!");
22408   assert(((RootMask.size() > OpMask.size() &&
22409            RootMask.size() % OpMask.size() == 0) ||
22410           (OpMask.size() > RootMask.size() &&
22411            OpMask.size() % RootMask.size() == 0) ||
22412           OpMask.size() == RootMask.size()) &&
22413          "The smaller number of elements must divide the larger.");
22414   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
22415   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
22416   assert(((RootRatio == 1 && OpRatio == 1) ||
22417           (RootRatio == 1) != (OpRatio == 1)) &&
22418          "Must not have a ratio for both incoming and op masks!");
22419
22420   SmallVector<int, 16> Mask;
22421   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
22422
22423   // Merge this shuffle operation's mask into our accumulated mask. Note that
22424   // this shuffle's mask will be the first applied to the input, followed by the
22425   // root mask to get us all the way to the root value arrangement. The reason
22426   // for this order is that we are recursing up the operation chain.
22427   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
22428     int RootIdx = i / RootRatio;
22429     if (RootMask[RootIdx] < 0) {
22430       // This is a zero or undef lane, we're done.
22431       Mask.push_back(RootMask[RootIdx]);
22432       continue;
22433     }
22434
22435     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
22436     int OpIdx = RootMaskedIdx / OpRatio;
22437     if (OpMask[OpIdx] < 0) {
22438       // The incoming lanes are zero or undef, it doesn't matter which ones we
22439       // are using.
22440       Mask.push_back(OpMask[OpIdx]);
22441       continue;
22442     }
22443
22444     // Ok, we have non-zero lanes, map them through.
22445     Mask.push_back(OpMask[OpIdx] * OpRatio +
22446                    RootMaskedIdx % OpRatio);
22447   }
22448
22449   // See if we can recurse into the operand to combine more things.
22450   switch (Op.getOpcode()) {
22451   case X86ISD::PSHUFB:
22452     HasPSHUFB = true;
22453   case X86ISD::PSHUFD:
22454   case X86ISD::PSHUFHW:
22455   case X86ISD::PSHUFLW:
22456     if (Op.getOperand(0).hasOneUse() &&
22457         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22458                                       HasPSHUFB, DAG, DCI, Subtarget))
22459       return true;
22460     break;
22461
22462   case X86ISD::UNPCKL:
22463   case X86ISD::UNPCKH:
22464     assert(Op.getOperand(0) == Op.getOperand(1) &&
22465            "We only combine unary shuffles!");
22466     // We can't check for single use, we have to check that this shuffle is the
22467     // only user.
22468     if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
22469         combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
22470                                       HasPSHUFB, DAG, DCI, Subtarget))
22471       return true;
22472     break;
22473   }
22474
22475   // Minor canonicalization of the accumulated shuffle mask to make it easier
22476   // to match below. All this does is detect masks with squential pairs of
22477   // elements, and shrink them to the half-width mask. It does this in a loop
22478   // so it will reduce the size of the mask to the minimal width mask which
22479   // performs an equivalent shuffle.
22480   SmallVector<int, 16> WidenedMask;
22481   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
22482     Mask = std::move(WidenedMask);
22483     WidenedMask.clear();
22484   }
22485
22486   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
22487                                 Subtarget);
22488 }
22489
22490 /// \brief Get the PSHUF-style mask from PSHUF node.
22491 ///
22492 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
22493 /// PSHUF-style masks that can be reused with such instructions.
22494 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
22495   MVT VT = N.getSimpleValueType();
22496   SmallVector<int, 4> Mask;
22497   bool IsUnary;
22498   bool HaveMask = getTargetShuffleMask(N.getNode(), VT, Mask, IsUnary);
22499   (void)HaveMask;
22500   assert(HaveMask);
22501
22502   // If we have more than 128-bits, only the low 128-bits of shuffle mask
22503   // matter. Check that the upper masks are repeats and remove them.
22504   if (VT.getSizeInBits() > 128) {
22505     int LaneElts = 128 / VT.getScalarSizeInBits();
22506 #ifndef NDEBUG
22507     for (int i = 1, NumLanes = VT.getSizeInBits() / 128; i < NumLanes; ++i)
22508       for (int j = 0; j < LaneElts; ++j)
22509         assert(Mask[j] == Mask[i * LaneElts + j] - (LaneElts * i) &&
22510                "Mask doesn't repeat in high 128-bit lanes!");
22511 #endif
22512     Mask.resize(LaneElts);
22513   }
22514
22515   switch (N.getOpcode()) {
22516   case X86ISD::PSHUFD:
22517     return Mask;
22518   case X86ISD::PSHUFLW:
22519     Mask.resize(4);
22520     return Mask;
22521   case X86ISD::PSHUFHW:
22522     Mask.erase(Mask.begin(), Mask.begin() + 4);
22523     for (int &M : Mask)
22524       M -= 4;
22525     return Mask;
22526   default:
22527     llvm_unreachable("No valid shuffle instruction found!");
22528   }
22529 }
22530
22531 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
22532 ///
22533 /// We walk up the chain and look for a combinable shuffle, skipping over
22534 /// shuffles that we could hoist this shuffle's transformation past without
22535 /// altering anything.
22536 static SDValue
22537 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
22538                              SelectionDAG &DAG,
22539                              TargetLowering::DAGCombinerInfo &DCI) {
22540   assert(N.getOpcode() == X86ISD::PSHUFD &&
22541          "Called with something other than an x86 128-bit half shuffle!");
22542   SDLoc DL(N);
22543
22544   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
22545   // of the shuffles in the chain so that we can form a fresh chain to replace
22546   // this one.
22547   SmallVector<SDValue, 8> Chain;
22548   SDValue V = N.getOperand(0);
22549   for (; V.hasOneUse(); V = V.getOperand(0)) {
22550     switch (V.getOpcode()) {
22551     default:
22552       return SDValue(); // Nothing combined!
22553
22554     case ISD::BITCAST:
22555       // Skip bitcasts as we always know the type for the target specific
22556       // instructions.
22557       continue;
22558
22559     case X86ISD::PSHUFD:
22560       // Found another dword shuffle.
22561       break;
22562
22563     case X86ISD::PSHUFLW:
22564       // Check that the low words (being shuffled) are the identity in the
22565       // dword shuffle, and the high words are self-contained.
22566       if (Mask[0] != 0 || Mask[1] != 1 ||
22567           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
22568         return SDValue();
22569
22570       Chain.push_back(V);
22571       continue;
22572
22573     case X86ISD::PSHUFHW:
22574       // Check that the high words (being shuffled) are the identity in the
22575       // dword shuffle, and the low words are self-contained.
22576       if (Mask[2] != 2 || Mask[3] != 3 ||
22577           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
22578         return SDValue();
22579
22580       Chain.push_back(V);
22581       continue;
22582
22583     case X86ISD::UNPCKL:
22584     case X86ISD::UNPCKH:
22585       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
22586       // shuffle into a preceding word shuffle.
22587       if (V.getSimpleValueType().getVectorElementType() != MVT::i8 &&
22588           V.getSimpleValueType().getVectorElementType() != MVT::i16)
22589         return SDValue();
22590
22591       // Search for a half-shuffle which we can combine with.
22592       unsigned CombineOp =
22593           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
22594       if (V.getOperand(0) != V.getOperand(1) ||
22595           !V->isOnlyUserOf(V.getOperand(0).getNode()))
22596         return SDValue();
22597       Chain.push_back(V);
22598       V = V.getOperand(0);
22599       do {
22600         switch (V.getOpcode()) {
22601         default:
22602           return SDValue(); // Nothing to combine.
22603
22604         case X86ISD::PSHUFLW:
22605         case X86ISD::PSHUFHW:
22606           if (V.getOpcode() == CombineOp)
22607             break;
22608
22609           Chain.push_back(V);
22610
22611           // Fallthrough!
22612         case ISD::BITCAST:
22613           V = V.getOperand(0);
22614           continue;
22615         }
22616         break;
22617       } while (V.hasOneUse());
22618       break;
22619     }
22620     // Break out of the loop if we break out of the switch.
22621     break;
22622   }
22623
22624   if (!V.hasOneUse())
22625     // We fell out of the loop without finding a viable combining instruction.
22626     return SDValue();
22627
22628   // Merge this node's mask and our incoming mask.
22629   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22630   for (int &M : Mask)
22631     M = VMask[M];
22632   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
22633                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22634
22635   // Rebuild the chain around this new shuffle.
22636   while (!Chain.empty()) {
22637     SDValue W = Chain.pop_back_val();
22638
22639     if (V.getValueType() != W.getOperand(0).getValueType())
22640       V = DAG.getBitcast(W.getOperand(0).getValueType(), V);
22641
22642     switch (W.getOpcode()) {
22643     default:
22644       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
22645
22646     case X86ISD::UNPCKL:
22647     case X86ISD::UNPCKH:
22648       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
22649       break;
22650
22651     case X86ISD::PSHUFD:
22652     case X86ISD::PSHUFLW:
22653     case X86ISD::PSHUFHW:
22654       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
22655       break;
22656     }
22657   }
22658   if (V.getValueType() != N.getValueType())
22659     V = DAG.getBitcast(N.getValueType(), V);
22660
22661   // Return the new chain to replace N.
22662   return V;
22663 }
22664
22665 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or
22666 /// pshufhw.
22667 ///
22668 /// We walk up the chain, skipping shuffles of the other half and looking
22669 /// through shuffles which switch halves trying to find a shuffle of the same
22670 /// pair of dwords.
22671 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
22672                                         SelectionDAG &DAG,
22673                                         TargetLowering::DAGCombinerInfo &DCI) {
22674   assert(
22675       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
22676       "Called with something other than an x86 128-bit half shuffle!");
22677   SDLoc DL(N);
22678   unsigned CombineOpcode = N.getOpcode();
22679
22680   // Walk up a single-use chain looking for a combinable shuffle.
22681   SDValue V = N.getOperand(0);
22682   for (; V.hasOneUse(); V = V.getOperand(0)) {
22683     switch (V.getOpcode()) {
22684     default:
22685       return false; // Nothing combined!
22686
22687     case ISD::BITCAST:
22688       // Skip bitcasts as we always know the type for the target specific
22689       // instructions.
22690       continue;
22691
22692     case X86ISD::PSHUFLW:
22693     case X86ISD::PSHUFHW:
22694       if (V.getOpcode() == CombineOpcode)
22695         break;
22696
22697       // Other-half shuffles are no-ops.
22698       continue;
22699     }
22700     // Break out of the loop if we break out of the switch.
22701     break;
22702   }
22703
22704   if (!V.hasOneUse())
22705     // We fell out of the loop without finding a viable combining instruction.
22706     return false;
22707
22708   // Combine away the bottom node as its shuffle will be accumulated into
22709   // a preceding shuffle.
22710   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22711
22712   // Record the old value.
22713   SDValue Old = V;
22714
22715   // Merge this node's mask and our incoming mask (adjusted to account for all
22716   // the pshufd instructions encountered).
22717   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22718   for (int &M : Mask)
22719     M = VMask[M];
22720   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
22721                   getV4X86ShuffleImm8ForMask(Mask, DL, DAG));
22722
22723   // Check that the shuffles didn't cancel each other out. If not, we need to
22724   // combine to the new one.
22725   if (Old != V)
22726     // Replace the combinable shuffle with the combined one, updating all users
22727     // so that we re-evaluate the chain here.
22728     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
22729
22730   return true;
22731 }
22732
22733 /// \brief Try to combine x86 target specific shuffles.
22734 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
22735                                            TargetLowering::DAGCombinerInfo &DCI,
22736                                            const X86Subtarget *Subtarget) {
22737   SDLoc DL(N);
22738   MVT VT = N.getSimpleValueType();
22739   SmallVector<int, 4> Mask;
22740
22741   switch (N.getOpcode()) {
22742   case X86ISD::PSHUFD:
22743   case X86ISD::PSHUFLW:
22744   case X86ISD::PSHUFHW:
22745     Mask = getPSHUFShuffleMask(N);
22746     assert(Mask.size() == 4);
22747     break;
22748   default:
22749     return SDValue();
22750   }
22751
22752   // Nuke no-op shuffles that show up after combining.
22753   if (isNoopShuffleMask(Mask))
22754     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
22755
22756   // Look for simplifications involving one or two shuffle instructions.
22757   SDValue V = N.getOperand(0);
22758   switch (N.getOpcode()) {
22759   default:
22760     break;
22761   case X86ISD::PSHUFLW:
22762   case X86ISD::PSHUFHW:
22763     assert(VT.getVectorElementType() == MVT::i16 && "Bad word shuffle type!");
22764
22765     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
22766       return SDValue(); // We combined away this shuffle, so we're done.
22767
22768     // See if this reduces to a PSHUFD which is no more expensive and can
22769     // combine with more operations. Note that it has to at least flip the
22770     // dwords as otherwise it would have been removed as a no-op.
22771     if (makeArrayRef(Mask).equals({2, 3, 0, 1})) {
22772       int DMask[] = {0, 1, 2, 3};
22773       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
22774       DMask[DOffset + 0] = DOffset + 1;
22775       DMask[DOffset + 1] = DOffset + 0;
22776       MVT DVT = MVT::getVectorVT(MVT::i32, VT.getVectorNumElements() / 2);
22777       V = DAG.getBitcast(DVT, V);
22778       DCI.AddToWorklist(V.getNode());
22779       V = DAG.getNode(X86ISD::PSHUFD, DL, DVT, V,
22780                       getV4X86ShuffleImm8ForMask(DMask, DL, DAG));
22781       DCI.AddToWorklist(V.getNode());
22782       return DAG.getBitcast(VT, V);
22783     }
22784
22785     // Look for shuffle patterns which can be implemented as a single unpack.
22786     // FIXME: This doesn't handle the location of the PSHUFD generically, and
22787     // only works when we have a PSHUFD followed by two half-shuffles.
22788     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
22789         (V.getOpcode() == X86ISD::PSHUFLW ||
22790          V.getOpcode() == X86ISD::PSHUFHW) &&
22791         V.getOpcode() != N.getOpcode() &&
22792         V.hasOneUse()) {
22793       SDValue D = V.getOperand(0);
22794       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
22795         D = D.getOperand(0);
22796       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
22797         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
22798         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
22799         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22800         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
22801         int WordMask[8];
22802         for (int i = 0; i < 4; ++i) {
22803           WordMask[i + NOffset] = Mask[i] + NOffset;
22804           WordMask[i + VOffset] = VMask[i] + VOffset;
22805         }
22806         // Map the word mask through the DWord mask.
22807         int MappedMask[8];
22808         for (int i = 0; i < 8; ++i)
22809           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
22810         if (makeArrayRef(MappedMask).equals({0, 0, 1, 1, 2, 2, 3, 3}) ||
22811             makeArrayRef(MappedMask).equals({4, 4, 5, 5, 6, 6, 7, 7})) {
22812           // We can replace all three shuffles with an unpack.
22813           V = DAG.getBitcast(VT, D.getOperand(0));
22814           DCI.AddToWorklist(V.getNode());
22815           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
22816                                                 : X86ISD::UNPCKH,
22817                              DL, VT, V, V);
22818         }
22819       }
22820     }
22821
22822     break;
22823
22824   case X86ISD::PSHUFD:
22825     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
22826       return NewN;
22827
22828     break;
22829   }
22830
22831   return SDValue();
22832 }
22833
22834 /// \brief Try to combine a shuffle into a target-specific add-sub node.
22835 ///
22836 /// We combine this directly on the abstract vector shuffle nodes so it is
22837 /// easier to generically match. We also insert dummy vector shuffle nodes for
22838 /// the operands which explicitly discard the lanes which are unused by this
22839 /// operation to try to flow through the rest of the combiner the fact that
22840 /// they're unused.
22841 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
22842   SDLoc DL(N);
22843   EVT VT = N->getValueType(0);
22844
22845   // We only handle target-independent shuffles.
22846   // FIXME: It would be easy and harmless to use the target shuffle mask
22847   // extraction tool to support more.
22848   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
22849     return SDValue();
22850
22851   auto *SVN = cast<ShuffleVectorSDNode>(N);
22852   ArrayRef<int> Mask = SVN->getMask();
22853   SDValue V1 = N->getOperand(0);
22854   SDValue V2 = N->getOperand(1);
22855
22856   // We require the first shuffle operand to be the SUB node, and the second to
22857   // be the ADD node.
22858   // FIXME: We should support the commuted patterns.
22859   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
22860     return SDValue();
22861
22862   // If there are other uses of these operations we can't fold them.
22863   if (!V1->hasOneUse() || !V2->hasOneUse())
22864     return SDValue();
22865
22866   // Ensure that both operations have the same operands. Note that we can
22867   // commute the FADD operands.
22868   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
22869   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
22870       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
22871     return SDValue();
22872
22873   // We're looking for blends between FADD and FSUB nodes. We insist on these
22874   // nodes being lined up in a specific expected pattern.
22875   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
22876         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
22877         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
22878     return SDValue();
22879
22880   // Only specific types are legal at this point, assert so we notice if and
22881   // when these change.
22882   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
22883           VT == MVT::v4f64) &&
22884          "Unknown vector type encountered!");
22885
22886   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
22887 }
22888
22889 /// PerformShuffleCombine - Performs several different shuffle combines.
22890 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
22891                                      TargetLowering::DAGCombinerInfo &DCI,
22892                                      const X86Subtarget *Subtarget) {
22893   SDLoc dl(N);
22894   SDValue N0 = N->getOperand(0);
22895   SDValue N1 = N->getOperand(1);
22896   EVT VT = N->getValueType(0);
22897
22898   // Don't create instructions with illegal types after legalize types has run.
22899   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22900   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
22901     return SDValue();
22902
22903   // If we have legalized the vector types, look for blends of FADD and FSUB
22904   // nodes that we can fuse into an ADDSUB node.
22905   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
22906     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
22907       return AddSub;
22908
22909   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
22910   if (Subtarget->hasFp256() && VT.is256BitVector() &&
22911       N->getOpcode() == ISD::VECTOR_SHUFFLE)
22912     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
22913
22914   // During Type Legalization, when promoting illegal vector types,
22915   // the backend might introduce new shuffle dag nodes and bitcasts.
22916   //
22917   // This code performs the following transformation:
22918   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
22919   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
22920   //
22921   // We do this only if both the bitcast and the BINOP dag nodes have
22922   // one use. Also, perform this transformation only if the new binary
22923   // operation is legal. This is to avoid introducing dag nodes that
22924   // potentially need to be further expanded (or custom lowered) into a
22925   // less optimal sequence of dag nodes.
22926   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
22927       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
22928       N0.getOpcode() == ISD::BITCAST) {
22929     SDValue BC0 = N0.getOperand(0);
22930     EVT SVT = BC0.getValueType();
22931     unsigned Opcode = BC0.getOpcode();
22932     unsigned NumElts = VT.getVectorNumElements();
22933
22934     if (BC0.hasOneUse() && SVT.isVector() &&
22935         SVT.getVectorNumElements() * 2 == NumElts &&
22936         TLI.isOperationLegal(Opcode, VT)) {
22937       bool CanFold = false;
22938       switch (Opcode) {
22939       default : break;
22940       case ISD::ADD :
22941       case ISD::FADD :
22942       case ISD::SUB :
22943       case ISD::FSUB :
22944       case ISD::MUL :
22945       case ISD::FMUL :
22946         CanFold = true;
22947       }
22948
22949       unsigned SVTNumElts = SVT.getVectorNumElements();
22950       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
22951       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
22952         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
22953       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
22954         CanFold = SVOp->getMaskElt(i) < 0;
22955
22956       if (CanFold) {
22957         SDValue BC00 = DAG.getBitcast(VT, BC0.getOperand(0));
22958         SDValue BC01 = DAG.getBitcast(VT, BC0.getOperand(1));
22959         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
22960         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
22961       }
22962     }
22963   }
22964
22965   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
22966   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
22967   // consecutive, non-overlapping, and in the right order.
22968   SmallVector<SDValue, 16> Elts;
22969   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
22970     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
22971
22972   if (SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true))
22973     return LD;
22974
22975   if (isTargetShuffle(N->getOpcode())) {
22976     SDValue Shuffle =
22977         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
22978     if (Shuffle.getNode())
22979       return Shuffle;
22980
22981     // Try recursively combining arbitrary sequences of x86 shuffle
22982     // instructions into higher-order shuffles. We do this after combining
22983     // specific PSHUF instruction sequences into their minimal form so that we
22984     // can evaluate how many specialized shuffle instructions are involved in
22985     // a particular chain.
22986     SmallVector<int, 1> NonceMask; // Just a placeholder.
22987     NonceMask.push_back(0);
22988     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
22989                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
22990                                       DCI, Subtarget))
22991       return SDValue(); // This routine will use CombineTo to replace N.
22992   }
22993
22994   return SDValue();
22995 }
22996
22997 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
22998 /// specific shuffle of a load can be folded into a single element load.
22999 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
23000 /// shuffles have been custom lowered so we need to handle those here.
23001 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
23002                                          TargetLowering::DAGCombinerInfo &DCI) {
23003   if (DCI.isBeforeLegalizeOps())
23004     return SDValue();
23005
23006   SDValue InVec = N->getOperand(0);
23007   SDValue EltNo = N->getOperand(1);
23008
23009   if (!isa<ConstantSDNode>(EltNo))
23010     return SDValue();
23011
23012   EVT OriginalVT = InVec.getValueType();
23013
23014   if (InVec.getOpcode() == ISD::BITCAST) {
23015     // Don't duplicate a load with other uses.
23016     if (!InVec.hasOneUse())
23017       return SDValue();
23018     EVT BCVT = InVec.getOperand(0).getValueType();
23019     if (!BCVT.isVector() ||
23020         BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
23021       return SDValue();
23022     InVec = InVec.getOperand(0);
23023   }
23024
23025   EVT CurrentVT = InVec.getValueType();
23026
23027   if (!isTargetShuffle(InVec.getOpcode()))
23028     return SDValue();
23029
23030   // Don't duplicate a load with other uses.
23031   if (!InVec.hasOneUse())
23032     return SDValue();
23033
23034   SmallVector<int, 16> ShuffleMask;
23035   bool UnaryShuffle;
23036   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
23037                             ShuffleMask, UnaryShuffle))
23038     return SDValue();
23039
23040   // Select the input vector, guarding against out of range extract vector.
23041   unsigned NumElems = CurrentVT.getVectorNumElements();
23042   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
23043   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
23044   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
23045                                          : InVec.getOperand(1);
23046
23047   // If inputs to shuffle are the same for both ops, then allow 2 uses
23048   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
23049                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
23050
23051   if (LdNode.getOpcode() == ISD::BITCAST) {
23052     // Don't duplicate a load with other uses.
23053     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
23054       return SDValue();
23055
23056     AllowedUses = 1; // only allow 1 load use if we have a bitcast
23057     LdNode = LdNode.getOperand(0);
23058   }
23059
23060   if (!ISD::isNormalLoad(LdNode.getNode()))
23061     return SDValue();
23062
23063   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
23064
23065   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
23066     return SDValue();
23067
23068   EVT EltVT = N->getValueType(0);
23069   // If there's a bitcast before the shuffle, check if the load type and
23070   // alignment is valid.
23071   unsigned Align = LN0->getAlignment();
23072   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23073   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
23074       EltVT.getTypeForEVT(*DAG.getContext()));
23075
23076   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
23077     return SDValue();
23078
23079   // All checks match so transform back to vector_shuffle so that DAG combiner
23080   // can finish the job
23081   SDLoc dl(N);
23082
23083   // Create shuffle node taking into account the case that its a unary shuffle
23084   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
23085                                    : InVec.getOperand(1);
23086   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
23087                                  InVec.getOperand(0), Shuffle,
23088                                  &ShuffleMask[0]);
23089   Shuffle = DAG.getBitcast(OriginalVT, Shuffle);
23090   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
23091                      EltNo);
23092 }
23093
23094 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG,
23095                                      const X86Subtarget *Subtarget) {
23096   SDValue N0 = N->getOperand(0);
23097   EVT VT = N->getValueType(0);
23098
23099   // Detect bitcasts between i32 to x86mmx low word. Since MMX types are
23100   // special and don't usually play with other vector types, it's better to
23101   // handle them early to be sure we emit efficient code by avoiding
23102   // store-load conversions.
23103   if (VT == MVT::x86mmx && N0.getOpcode() == ISD::BUILD_VECTOR &&
23104       N0.getValueType() == MVT::v2i32 &&
23105       isa<ConstantSDNode>(N0.getOperand(1))) {
23106     SDValue N00 = N0->getOperand(0);
23107     if (N0.getConstantOperandVal(1) == 0 && N00.getValueType() == MVT::i32)
23108       return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(N00), VT, N00);
23109   }
23110
23111   // Convert a bitcasted integer logic operation that has one bitcasted
23112   // floating-point operand and one constant operand into a floating-point
23113   // logic operation. This may create a load of the constant, but that is
23114   // cheaper than materializing the constant in an integer register and
23115   // transferring it to an SSE register or transferring the SSE operand to
23116   // integer register and back.
23117   unsigned FPOpcode;
23118   switch (N0.getOpcode()) {
23119     case ISD::AND: FPOpcode = X86ISD::FAND; break;
23120     case ISD::OR:  FPOpcode = X86ISD::FOR;  break;
23121     case ISD::XOR: FPOpcode = X86ISD::FXOR; break;
23122     default: return SDValue();
23123   }
23124   if (((Subtarget->hasSSE1() && VT == MVT::f32) ||
23125        (Subtarget->hasSSE2() && VT == MVT::f64)) &&
23126       isa<ConstantSDNode>(N0.getOperand(1)) &&
23127       N0.getOperand(0).getOpcode() == ISD::BITCAST &&
23128       N0.getOperand(0).getOperand(0).getValueType() == VT) {
23129     SDValue N000 = N0.getOperand(0).getOperand(0);
23130     SDValue FPConst = DAG.getBitcast(VT, N0.getOperand(1));
23131     return DAG.getNode(FPOpcode, SDLoc(N0), VT, N000, FPConst);
23132   }
23133
23134   return SDValue();
23135 }
23136
23137 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
23138 /// generation and convert it from being a bunch of shuffles and extracts
23139 /// into a somewhat faster sequence. For i686, the best sequence is apparently
23140 /// storing the value and loading scalars back, while for x64 we should
23141 /// use 64-bit extracts and shifts.
23142 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
23143                                          TargetLowering::DAGCombinerInfo &DCI) {
23144   if (SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI))
23145     return NewOp;
23146
23147   SDValue InputVector = N->getOperand(0);
23148   SDLoc dl(InputVector);
23149   // Detect mmx to i32 conversion through a v2i32 elt extract.
23150   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
23151       N->getValueType(0) == MVT::i32 &&
23152       InputVector.getValueType() == MVT::v2i32) {
23153
23154     // The bitcast source is a direct mmx result.
23155     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
23156     if (MMXSrc.getValueType() == MVT::x86mmx)
23157       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23158                          N->getValueType(0),
23159                          InputVector.getNode()->getOperand(0));
23160
23161     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
23162     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
23163         MMXSrc.getValueType() == MVT::i64) {
23164       SDValue MMXSrcOp = MMXSrc.getOperand(0);
23165       if (MMXSrcOp.hasOneUse() && MMXSrcOp.getOpcode() == ISD::BITCAST &&
23166           MMXSrcOp.getValueType() == MVT::v1i64 &&
23167           MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
23168         return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
23169                            N->getValueType(0), MMXSrcOp.getOperand(0));
23170     }
23171   }
23172
23173   EVT VT = N->getValueType(0);
23174
23175   if (VT == MVT::i1 && isa<ConstantSDNode>(N->getOperand(1)) &&
23176       InputVector.getOpcode() == ISD::BITCAST &&
23177       isa<ConstantSDNode>(InputVector.getOperand(0))) {
23178     uint64_t ExtractedElt =
23179         cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
23180     uint64_t InputValue =
23181         cast<ConstantSDNode>(InputVector.getOperand(0))->getZExtValue();
23182     uint64_t Res = (InputValue >> ExtractedElt) & 1;
23183     return DAG.getConstant(Res, dl, MVT::i1);
23184   }
23185   // Only operate on vectors of 4 elements, where the alternative shuffling
23186   // gets to be more expensive.
23187   if (InputVector.getValueType() != MVT::v4i32)
23188     return SDValue();
23189
23190   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
23191   // single use which is a sign-extend or zero-extend, and all elements are
23192   // used.
23193   SmallVector<SDNode *, 4> Uses;
23194   unsigned ExtractedElements = 0;
23195   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
23196        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
23197     if (UI.getUse().getResNo() != InputVector.getResNo())
23198       return SDValue();
23199
23200     SDNode *Extract = *UI;
23201     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
23202       return SDValue();
23203
23204     if (Extract->getValueType(0) != MVT::i32)
23205       return SDValue();
23206     if (!Extract->hasOneUse())
23207       return SDValue();
23208     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
23209         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
23210       return SDValue();
23211     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
23212       return SDValue();
23213
23214     // Record which element was extracted.
23215     ExtractedElements |=
23216       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
23217
23218     Uses.push_back(Extract);
23219   }
23220
23221   // If not all the elements were used, this may not be worthwhile.
23222   if (ExtractedElements != 15)
23223     return SDValue();
23224
23225   // Ok, we've now decided to do the transformation.
23226   // If 64-bit shifts are legal, use the extract-shift sequence,
23227   // otherwise bounce the vector off the cache.
23228   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23229   SDValue Vals[4];
23230
23231   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
23232     SDValue Cst = DAG.getBitcast(MVT::v2i64, InputVector);
23233     auto &DL = DAG.getDataLayout();
23234     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy(DL);
23235     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23236       DAG.getConstant(0, dl, VecIdxTy));
23237     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
23238       DAG.getConstant(1, dl, VecIdxTy));
23239
23240     SDValue ShAmt = DAG.getConstant(
23241         32, dl, DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64, DL));
23242     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
23243     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23244       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
23245     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
23246     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
23247       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
23248   } else {
23249     // Store the value to a temporary stack slot.
23250     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
23251     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
23252       MachinePointerInfo(), false, false, 0);
23253
23254     EVT ElementType = InputVector.getValueType().getVectorElementType();
23255     unsigned EltSize = ElementType.getSizeInBits() / 8;
23256
23257     // Replace each use (extract) with a load of the appropriate element.
23258     for (unsigned i = 0; i < 4; ++i) {
23259       uint64_t Offset = EltSize * i;
23260       auto PtrVT = TLI.getPointerTy(DAG.getDataLayout());
23261       SDValue OffsetVal = DAG.getConstant(Offset, dl, PtrVT);
23262
23263       SDValue ScalarAddr =
23264           DAG.getNode(ISD::ADD, dl, PtrVT, StackPtr, OffsetVal);
23265
23266       // Load the scalar.
23267       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
23268                             ScalarAddr, MachinePointerInfo(),
23269                             false, false, false, 0);
23270
23271     }
23272   }
23273
23274   // Replace the extracts
23275   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
23276     UE = Uses.end(); UI != UE; ++UI) {
23277     SDNode *Extract = *UI;
23278
23279     SDValue Idx = Extract->getOperand(1);
23280     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
23281     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
23282   }
23283
23284   // The replacement was made in place; don't return anything.
23285   return SDValue();
23286 }
23287
23288 static SDValue
23289 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
23290                                       const X86Subtarget *Subtarget) {
23291   SDLoc dl(N);
23292   SDValue Cond = N->getOperand(0);
23293   SDValue LHS = N->getOperand(1);
23294   SDValue RHS = N->getOperand(2);
23295
23296   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
23297     SDValue CondSrc = Cond->getOperand(0);
23298     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
23299       Cond = CondSrc->getOperand(0);
23300   }
23301
23302   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
23303     return SDValue();
23304
23305   // A vselect where all conditions and data are constants can be optimized into
23306   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
23307   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
23308       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
23309     return SDValue();
23310
23311   unsigned MaskValue = 0;
23312   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
23313     return SDValue();
23314
23315   MVT VT = N->getSimpleValueType(0);
23316   unsigned NumElems = VT.getVectorNumElements();
23317   SmallVector<int, 8> ShuffleMask(NumElems, -1);
23318   for (unsigned i = 0; i < NumElems; ++i) {
23319     // Be sure we emit undef where we can.
23320     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
23321       ShuffleMask[i] = -1;
23322     else
23323       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
23324   }
23325
23326   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23327   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
23328     return SDValue();
23329   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
23330 }
23331
23332 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
23333 /// nodes.
23334 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
23335                                     TargetLowering::DAGCombinerInfo &DCI,
23336                                     const X86Subtarget *Subtarget) {
23337   SDLoc DL(N);
23338   SDValue Cond = N->getOperand(0);
23339   // Get the LHS/RHS of the select.
23340   SDValue LHS = N->getOperand(1);
23341   SDValue RHS = N->getOperand(2);
23342   EVT VT = LHS.getValueType();
23343   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
23344
23345   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
23346   // instructions match the semantics of the common C idiom x<y?x:y but not
23347   // x<=y?x:y, because of how they handle negative zero (which can be
23348   // ignored in unsafe-math mode).
23349   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
23350   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
23351       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
23352       (Subtarget->hasSSE2() ||
23353        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
23354     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23355
23356     unsigned Opcode = 0;
23357     // Check for x CC y ? x : y.
23358     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23359         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23360       switch (CC) {
23361       default: break;
23362       case ISD::SETULT:
23363         // Converting this to a min would handle NaNs incorrectly, and swapping
23364         // the operands would cause it to handle comparisons between positive
23365         // and negative zero incorrectly.
23366         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23367           if (!DAG.getTarget().Options.UnsafeFPMath &&
23368               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23369             break;
23370           std::swap(LHS, RHS);
23371         }
23372         Opcode = X86ISD::FMIN;
23373         break;
23374       case ISD::SETOLE:
23375         // Converting this to a min would handle comparisons between positive
23376         // and negative zero incorrectly.
23377         if (!DAG.getTarget().Options.UnsafeFPMath &&
23378             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23379           break;
23380         Opcode = X86ISD::FMIN;
23381         break;
23382       case ISD::SETULE:
23383         // Converting this to a min would handle both negative zeros and NaNs
23384         // incorrectly, but we can swap the operands to fix both.
23385         std::swap(LHS, RHS);
23386       case ISD::SETOLT:
23387       case ISD::SETLT:
23388       case ISD::SETLE:
23389         Opcode = X86ISD::FMIN;
23390         break;
23391
23392       case ISD::SETOGE:
23393         // Converting this to a max would handle comparisons between positive
23394         // and negative zero incorrectly.
23395         if (!DAG.getTarget().Options.UnsafeFPMath &&
23396             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
23397           break;
23398         Opcode = X86ISD::FMAX;
23399         break;
23400       case ISD::SETUGT:
23401         // Converting this to a max would handle NaNs incorrectly, and swapping
23402         // the operands would cause it to handle comparisons between positive
23403         // and negative zero incorrectly.
23404         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
23405           if (!DAG.getTarget().Options.UnsafeFPMath &&
23406               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
23407             break;
23408           std::swap(LHS, RHS);
23409         }
23410         Opcode = X86ISD::FMAX;
23411         break;
23412       case ISD::SETUGE:
23413         // Converting this to a max would handle both negative zeros and NaNs
23414         // incorrectly, but we can swap the operands to fix both.
23415         std::swap(LHS, RHS);
23416       case ISD::SETOGT:
23417       case ISD::SETGT:
23418       case ISD::SETGE:
23419         Opcode = X86ISD::FMAX;
23420         break;
23421       }
23422     // Check for x CC y ? y : x -- a min/max with reversed arms.
23423     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
23424                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
23425       switch (CC) {
23426       default: break;
23427       case ISD::SETOGE:
23428         // Converting this to a min would handle comparisons between positive
23429         // and negative zero incorrectly, and swapping the operands would
23430         // cause it to handle NaNs incorrectly.
23431         if (!DAG.getTarget().Options.UnsafeFPMath &&
23432             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
23433           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23434             break;
23435           std::swap(LHS, RHS);
23436         }
23437         Opcode = X86ISD::FMIN;
23438         break;
23439       case ISD::SETUGT:
23440         // Converting this to a min would handle NaNs incorrectly.
23441         if (!DAG.getTarget().Options.UnsafeFPMath &&
23442             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
23443           break;
23444         Opcode = X86ISD::FMIN;
23445         break;
23446       case ISD::SETUGE:
23447         // Converting this to a min would handle both negative zeros and NaNs
23448         // incorrectly, but we can swap the operands to fix both.
23449         std::swap(LHS, RHS);
23450       case ISD::SETOGT:
23451       case ISD::SETGT:
23452       case ISD::SETGE:
23453         Opcode = X86ISD::FMIN;
23454         break;
23455
23456       case ISD::SETULT:
23457         // Converting this to a max would handle NaNs incorrectly.
23458         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23459           break;
23460         Opcode = X86ISD::FMAX;
23461         break;
23462       case ISD::SETOLE:
23463         // Converting this to a max would handle comparisons between positive
23464         // and negative zero incorrectly, and swapping the operands would
23465         // cause it to handle NaNs incorrectly.
23466         if (!DAG.getTarget().Options.UnsafeFPMath &&
23467             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
23468           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
23469             break;
23470           std::swap(LHS, RHS);
23471         }
23472         Opcode = X86ISD::FMAX;
23473         break;
23474       case ISD::SETULE:
23475         // Converting this to a max would handle both negative zeros and NaNs
23476         // incorrectly, but we can swap the operands to fix both.
23477         std::swap(LHS, RHS);
23478       case ISD::SETOLT:
23479       case ISD::SETLT:
23480       case ISD::SETLE:
23481         Opcode = X86ISD::FMAX;
23482         break;
23483       }
23484     }
23485
23486     if (Opcode)
23487       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
23488   }
23489
23490   EVT CondVT = Cond.getValueType();
23491   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
23492       CondVT.getVectorElementType() == MVT::i1) {
23493     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
23494     // lowering on KNL. In this case we convert it to
23495     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
23496     // The same situation for all 128 and 256-bit vectors of i8 and i16.
23497     // Since SKX these selects have a proper lowering.
23498     EVT OpVT = LHS.getValueType();
23499     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
23500         (OpVT.getVectorElementType() == MVT::i8 ||
23501          OpVT.getVectorElementType() == MVT::i16) &&
23502         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
23503       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
23504       DCI.AddToWorklist(Cond.getNode());
23505       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
23506     }
23507   }
23508   // If this is a select between two integer constants, try to do some
23509   // optimizations.
23510   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
23511     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
23512       // Don't do this for crazy integer types.
23513       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
23514         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
23515         // so that TrueC (the true value) is larger than FalseC.
23516         bool NeedsCondInvert = false;
23517
23518         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
23519             // Efficiently invertible.
23520             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
23521              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
23522               isa<ConstantSDNode>(Cond.getOperand(1))))) {
23523           NeedsCondInvert = true;
23524           std::swap(TrueC, FalseC);
23525         }
23526
23527         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
23528         if (FalseC->getAPIntValue() == 0 &&
23529             TrueC->getAPIntValue().isPowerOf2()) {
23530           if (NeedsCondInvert) // Invert the condition if needed.
23531             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23532                                DAG.getConstant(1, DL, Cond.getValueType()));
23533
23534           // Zero extend the condition if needed.
23535           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
23536
23537           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
23538           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
23539                              DAG.getConstant(ShAmt, DL, MVT::i8));
23540         }
23541
23542         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
23543         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
23544           if (NeedsCondInvert) // Invert the condition if needed.
23545             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23546                                DAG.getConstant(1, DL, Cond.getValueType()));
23547
23548           // Zero extend the condition if needed.
23549           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
23550                              FalseC->getValueType(0), Cond);
23551           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23552                              SDValue(FalseC, 0));
23553         }
23554
23555         // Optimize cases that will turn into an LEA instruction.  This requires
23556         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
23557         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
23558           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
23559           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
23560
23561           bool isFastMultiplier = false;
23562           if (Diff < 10) {
23563             switch ((unsigned char)Diff) {
23564               default: break;
23565               case 1:  // result = add base, cond
23566               case 2:  // result = lea base(    , cond*2)
23567               case 3:  // result = lea base(cond, cond*2)
23568               case 4:  // result = lea base(    , cond*4)
23569               case 5:  // result = lea base(cond, cond*4)
23570               case 8:  // result = lea base(    , cond*8)
23571               case 9:  // result = lea base(cond, cond*8)
23572                 isFastMultiplier = true;
23573                 break;
23574             }
23575           }
23576
23577           if (isFastMultiplier) {
23578             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
23579             if (NeedsCondInvert) // Invert the condition if needed.
23580               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
23581                                  DAG.getConstant(1, DL, Cond.getValueType()));
23582
23583             // Zero extend the condition if needed.
23584             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
23585                                Cond);
23586             // Scale the condition by the difference.
23587             if (Diff != 1)
23588               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
23589                                  DAG.getConstant(Diff, DL,
23590                                                  Cond.getValueType()));
23591
23592             // Add the base if non-zero.
23593             if (FalseC->getAPIntValue() != 0)
23594               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
23595                                  SDValue(FalseC, 0));
23596             return Cond;
23597           }
23598         }
23599       }
23600   }
23601
23602   // Canonicalize max and min:
23603   // (x > y) ? x : y -> (x >= y) ? x : y
23604   // (x < y) ? x : y -> (x <= y) ? x : y
23605   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
23606   // the need for an extra compare
23607   // against zero. e.g.
23608   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
23609   // subl   %esi, %edi
23610   // testl  %edi, %edi
23611   // movl   $0, %eax
23612   // cmovgl %edi, %eax
23613   // =>
23614   // xorl   %eax, %eax
23615   // subl   %esi, $edi
23616   // cmovsl %eax, %edi
23617   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
23618       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
23619       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
23620     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23621     switch (CC) {
23622     default: break;
23623     case ISD::SETLT:
23624     case ISD::SETGT: {
23625       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
23626       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
23627                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
23628       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
23629     }
23630     }
23631   }
23632
23633   // Early exit check
23634   if (!TLI.isTypeLegal(VT))
23635     return SDValue();
23636
23637   // Match VSELECTs into subs with unsigned saturation.
23638   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
23639       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
23640       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
23641        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
23642     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
23643
23644     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
23645     // left side invert the predicate to simplify logic below.
23646     SDValue Other;
23647     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
23648       Other = RHS;
23649       CC = ISD::getSetCCInverse(CC, true);
23650     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
23651       Other = LHS;
23652     }
23653
23654     if (Other.getNode() && Other->getNumOperands() == 2 &&
23655         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
23656       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
23657       SDValue CondRHS = Cond->getOperand(1);
23658
23659       // Look for a general sub with unsigned saturation first.
23660       // x >= y ? x-y : 0 --> subus x, y
23661       // x >  y ? x-y : 0 --> subus x, y
23662       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
23663           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
23664         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
23665
23666       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
23667         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
23668           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
23669             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
23670               // If the RHS is a constant we have to reverse the const
23671               // canonicalization.
23672               // x > C-1 ? x+-C : 0 --> subus x, C
23673               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
23674                   CondRHSConst->getAPIntValue() ==
23675                       (-OpRHSConst->getAPIntValue() - 1))
23676                 return DAG.getNode(
23677                     X86ISD::SUBUS, DL, VT, OpLHS,
23678                     DAG.getConstant(-OpRHSConst->getAPIntValue(), DL, VT));
23679
23680           // Another special case: If C was a sign bit, the sub has been
23681           // canonicalized into a xor.
23682           // FIXME: Would it be better to use computeKnownBits to determine
23683           //        whether it's safe to decanonicalize the xor?
23684           // x s< 0 ? x^C : 0 --> subus x, C
23685           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
23686               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
23687               OpRHSConst->getAPIntValue().isSignBit())
23688             // Note that we have to rebuild the RHS constant here to ensure we
23689             // don't rely on particular values of undef lanes.
23690             return DAG.getNode(
23691                 X86ISD::SUBUS, DL, VT, OpLHS,
23692                 DAG.getConstant(OpRHSConst->getAPIntValue(), DL, VT));
23693         }
23694     }
23695   }
23696
23697   // Simplify vector selection if condition value type matches vselect
23698   // operand type
23699   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
23700     assert(Cond.getValueType().isVector() &&
23701            "vector select expects a vector selector!");
23702
23703     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
23704     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
23705
23706     // Try invert the condition if true value is not all 1s and false value
23707     // is not all 0s.
23708     if (!TValIsAllOnes && !FValIsAllZeros &&
23709         // Check if the selector will be produced by CMPP*/PCMP*
23710         Cond.getOpcode() == ISD::SETCC &&
23711         // Check if SETCC has already been promoted
23712         TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT) ==
23713             CondVT) {
23714       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
23715       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
23716
23717       if (TValIsAllZeros || FValIsAllOnes) {
23718         SDValue CC = Cond.getOperand(2);
23719         ISD::CondCode NewCC =
23720           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
23721                                Cond.getOperand(0).getValueType().isInteger());
23722         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
23723         std::swap(LHS, RHS);
23724         TValIsAllOnes = FValIsAllOnes;
23725         FValIsAllZeros = TValIsAllZeros;
23726       }
23727     }
23728
23729     if (TValIsAllOnes || FValIsAllZeros) {
23730       SDValue Ret;
23731
23732       if (TValIsAllOnes && FValIsAllZeros)
23733         Ret = Cond;
23734       else if (TValIsAllOnes)
23735         Ret =
23736             DAG.getNode(ISD::OR, DL, CondVT, Cond, DAG.getBitcast(CondVT, RHS));
23737       else if (FValIsAllZeros)
23738         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
23739                           DAG.getBitcast(CondVT, LHS));
23740
23741       return DAG.getBitcast(VT, Ret);
23742     }
23743   }
23744
23745   // We should generate an X86ISD::BLENDI from a vselect if its argument
23746   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
23747   // constants. This specific pattern gets generated when we split a
23748   // selector for a 512 bit vector in a machine without AVX512 (but with
23749   // 256-bit vectors), during legalization:
23750   //
23751   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
23752   //
23753   // Iff we find this pattern and the build_vectors are built from
23754   // constants, we translate the vselect into a shuffle_vector that we
23755   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
23756   if ((N->getOpcode() == ISD::VSELECT ||
23757        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
23758       !DCI.isBeforeLegalize() && !VT.is512BitVector()) {
23759     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
23760     if (Shuffle.getNode())
23761       return Shuffle;
23762   }
23763
23764   // If this is a *dynamic* select (non-constant condition) and we can match
23765   // this node with one of the variable blend instructions, restructure the
23766   // condition so that the blends can use the high bit of each element and use
23767   // SimplifyDemandedBits to simplify the condition operand.
23768   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
23769       !DCI.isBeforeLegalize() &&
23770       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
23771     unsigned BitWidth = Cond.getValueType().getScalarSizeInBits();
23772
23773     // Don't optimize vector selects that map to mask-registers.
23774     if (BitWidth == 1)
23775       return SDValue();
23776
23777     // We can only handle the cases where VSELECT is directly legal on the
23778     // subtarget. We custom lower VSELECT nodes with constant conditions and
23779     // this makes it hard to see whether a dynamic VSELECT will correctly
23780     // lower, so we both check the operation's status and explicitly handle the
23781     // cases where a *dynamic* blend will fail even though a constant-condition
23782     // blend could be custom lowered.
23783     // FIXME: We should find a better way to handle this class of problems.
23784     // Potentially, we should combine constant-condition vselect nodes
23785     // pre-legalization into shuffles and not mark as many types as custom
23786     // lowered.
23787     if (!TLI.isOperationLegalOrCustom(ISD::VSELECT, VT))
23788       return SDValue();
23789     // FIXME: We don't support i16-element blends currently. We could and
23790     // should support them by making *all* the bits in the condition be set
23791     // rather than just the high bit and using an i8-element blend.
23792     if (VT.getVectorElementType() == MVT::i16)
23793       return SDValue();
23794     // Dynamic blending was only available from SSE4.1 onward.
23795     if (VT.is128BitVector() && !Subtarget->hasSSE41())
23796       return SDValue();
23797     // Byte blends are only available in AVX2
23798     if (VT == MVT::v32i8 && !Subtarget->hasAVX2())
23799       return SDValue();
23800
23801     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
23802     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
23803
23804     APInt KnownZero, KnownOne;
23805     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
23806                                           DCI.isBeforeLegalizeOps());
23807     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
23808         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
23809                                  TLO)) {
23810       // If we changed the computation somewhere in the DAG, this change
23811       // will affect all users of Cond.
23812       // Make sure it is fine and update all the nodes so that we do not
23813       // use the generic VSELECT anymore. Otherwise, we may perform
23814       // wrong optimizations as we messed up with the actual expectation
23815       // for the vector boolean values.
23816       if (Cond != TLO.Old) {
23817         // Check all uses of that condition operand to check whether it will be
23818         // consumed by non-BLEND instructions, which may depend on all bits are
23819         // set properly.
23820         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23821              I != E; ++I)
23822           if (I->getOpcode() != ISD::VSELECT)
23823             // TODO: Add other opcodes eventually lowered into BLEND.
23824             return SDValue();
23825
23826         // Update all the users of the condition, before committing the change,
23827         // so that the VSELECT optimizations that expect the correct vector
23828         // boolean value will not be triggered.
23829         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
23830              I != E; ++I)
23831           DAG.ReplaceAllUsesOfValueWith(
23832               SDValue(*I, 0),
23833               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
23834                           Cond, I->getOperand(1), I->getOperand(2)));
23835         DCI.CommitTargetLoweringOpt(TLO);
23836         return SDValue();
23837       }
23838       // At this point, only Cond is changed. Change the condition
23839       // just for N to keep the opportunity to optimize all other
23840       // users their own way.
23841       DAG.ReplaceAllUsesOfValueWith(
23842           SDValue(N, 0),
23843           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
23844                       TLO.New, N->getOperand(1), N->getOperand(2)));
23845       return SDValue();
23846     }
23847   }
23848
23849   return SDValue();
23850 }
23851
23852 // Check whether a boolean test is testing a boolean value generated by
23853 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
23854 // code.
23855 //
23856 // Simplify the following patterns:
23857 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
23858 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
23859 // to (Op EFLAGS Cond)
23860 //
23861 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
23862 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
23863 // to (Op EFLAGS !Cond)
23864 //
23865 // where Op could be BRCOND or CMOV.
23866 //
23867 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
23868   // Quit if not CMP and SUB with its value result used.
23869   if (Cmp.getOpcode() != X86ISD::CMP &&
23870       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
23871       return SDValue();
23872
23873   // Quit if not used as a boolean value.
23874   if (CC != X86::COND_E && CC != X86::COND_NE)
23875     return SDValue();
23876
23877   // Check CMP operands. One of them should be 0 or 1 and the other should be
23878   // an SetCC or extended from it.
23879   SDValue Op1 = Cmp.getOperand(0);
23880   SDValue Op2 = Cmp.getOperand(1);
23881
23882   SDValue SetCC;
23883   const ConstantSDNode* C = nullptr;
23884   bool needOppositeCond = (CC == X86::COND_E);
23885   bool checkAgainstTrue = false; // Is it a comparison against 1?
23886
23887   if ((C = dyn_cast<ConstantSDNode>(Op1)))
23888     SetCC = Op2;
23889   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
23890     SetCC = Op1;
23891   else // Quit if all operands are not constants.
23892     return SDValue();
23893
23894   if (C->getZExtValue() == 1) {
23895     needOppositeCond = !needOppositeCond;
23896     checkAgainstTrue = true;
23897   } else if (C->getZExtValue() != 0)
23898     // Quit if the constant is neither 0 or 1.
23899     return SDValue();
23900
23901   bool truncatedToBoolWithAnd = false;
23902   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
23903   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
23904          SetCC.getOpcode() == ISD::TRUNCATE ||
23905          SetCC.getOpcode() == ISD::AND) {
23906     if (SetCC.getOpcode() == ISD::AND) {
23907       int OpIdx = -1;
23908       ConstantSDNode *CS;
23909       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
23910           CS->getZExtValue() == 1)
23911         OpIdx = 1;
23912       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
23913           CS->getZExtValue() == 1)
23914         OpIdx = 0;
23915       if (OpIdx == -1)
23916         break;
23917       SetCC = SetCC.getOperand(OpIdx);
23918       truncatedToBoolWithAnd = true;
23919     } else
23920       SetCC = SetCC.getOperand(0);
23921   }
23922
23923   switch (SetCC.getOpcode()) {
23924   case X86ISD::SETCC_CARRY:
23925     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
23926     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
23927     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
23928     // truncated to i1 using 'and'.
23929     if (checkAgainstTrue && !truncatedToBoolWithAnd)
23930       break;
23931     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
23932            "Invalid use of SETCC_CARRY!");
23933     // FALL THROUGH
23934   case X86ISD::SETCC:
23935     // Set the condition code or opposite one if necessary.
23936     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
23937     if (needOppositeCond)
23938       CC = X86::GetOppositeBranchCondition(CC);
23939     return SetCC.getOperand(1);
23940   case X86ISD::CMOV: {
23941     // Check whether false/true value has canonical one, i.e. 0 or 1.
23942     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
23943     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
23944     // Quit if true value is not a constant.
23945     if (!TVal)
23946       return SDValue();
23947     // Quit if false value is not a constant.
23948     if (!FVal) {
23949       SDValue Op = SetCC.getOperand(0);
23950       // Skip 'zext' or 'trunc' node.
23951       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
23952           Op.getOpcode() == ISD::TRUNCATE)
23953         Op = Op.getOperand(0);
23954       // A special case for rdrand/rdseed, where 0 is set if false cond is
23955       // found.
23956       if ((Op.getOpcode() != X86ISD::RDRAND &&
23957            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
23958         return SDValue();
23959     }
23960     // Quit if false value is not the constant 0 or 1.
23961     bool FValIsFalse = true;
23962     if (FVal && FVal->getZExtValue() != 0) {
23963       if (FVal->getZExtValue() != 1)
23964         return SDValue();
23965       // If FVal is 1, opposite cond is needed.
23966       needOppositeCond = !needOppositeCond;
23967       FValIsFalse = false;
23968     }
23969     // Quit if TVal is not the constant opposite of FVal.
23970     if (FValIsFalse && TVal->getZExtValue() != 1)
23971       return SDValue();
23972     if (!FValIsFalse && TVal->getZExtValue() != 0)
23973       return SDValue();
23974     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
23975     if (needOppositeCond)
23976       CC = X86::GetOppositeBranchCondition(CC);
23977     return SetCC.getOperand(3);
23978   }
23979   }
23980
23981   return SDValue();
23982 }
23983
23984 /// Check whether Cond is an AND/OR of SETCCs off of the same EFLAGS.
23985 /// Match:
23986 ///   (X86or (X86setcc) (X86setcc))
23987 ///   (X86cmp (and (X86setcc) (X86setcc)), 0)
23988 static bool checkBoolTestAndOrSetCCCombine(SDValue Cond, X86::CondCode &CC0,
23989                                            X86::CondCode &CC1, SDValue &Flags,
23990                                            bool &isAnd) {
23991   if (Cond->getOpcode() == X86ISD::CMP) {
23992     ConstantSDNode *CondOp1C = dyn_cast<ConstantSDNode>(Cond->getOperand(1));
23993     if (!CondOp1C || !CondOp1C->isNullValue())
23994       return false;
23995
23996     Cond = Cond->getOperand(0);
23997   }
23998
23999   isAnd = false;
24000
24001   SDValue SetCC0, SetCC1;
24002   switch (Cond->getOpcode()) {
24003   default: return false;
24004   case ISD::AND:
24005   case X86ISD::AND:
24006     isAnd = true;
24007     // fallthru
24008   case ISD::OR:
24009   case X86ISD::OR:
24010     SetCC0 = Cond->getOperand(0);
24011     SetCC1 = Cond->getOperand(1);
24012     break;
24013   };
24014
24015   // Make sure we have SETCC nodes, using the same flags value.
24016   if (SetCC0.getOpcode() != X86ISD::SETCC ||
24017       SetCC1.getOpcode() != X86ISD::SETCC ||
24018       SetCC0->getOperand(1) != SetCC1->getOperand(1))
24019     return false;
24020
24021   CC0 = (X86::CondCode)SetCC0->getConstantOperandVal(0);
24022   CC1 = (X86::CondCode)SetCC1->getConstantOperandVal(0);
24023   Flags = SetCC0->getOperand(1);
24024   return true;
24025 }
24026
24027 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
24028 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
24029                                   TargetLowering::DAGCombinerInfo &DCI,
24030                                   const X86Subtarget *Subtarget) {
24031   SDLoc DL(N);
24032
24033   // If the flag operand isn't dead, don't touch this CMOV.
24034   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
24035     return SDValue();
24036
24037   SDValue FalseOp = N->getOperand(0);
24038   SDValue TrueOp = N->getOperand(1);
24039   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
24040   SDValue Cond = N->getOperand(3);
24041
24042   if (CC == X86::COND_E || CC == X86::COND_NE) {
24043     switch (Cond.getOpcode()) {
24044     default: break;
24045     case X86ISD::BSR:
24046     case X86ISD::BSF:
24047       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
24048       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
24049         return (CC == X86::COND_E) ? FalseOp : TrueOp;
24050     }
24051   }
24052
24053   SDValue Flags;
24054
24055   Flags = checkBoolTestSetCCCombine(Cond, CC);
24056   if (Flags.getNode() &&
24057       // Extra check as FCMOV only supports a subset of X86 cond.
24058       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
24059     SDValue Ops[] = { FalseOp, TrueOp,
24060                       DAG.getConstant(CC, DL, MVT::i8), Flags };
24061     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24062   }
24063
24064   // If this is a select between two integer constants, try to do some
24065   // optimizations.  Note that the operands are ordered the opposite of SELECT
24066   // operands.
24067   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
24068     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
24069       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
24070       // larger than FalseC (the false value).
24071       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
24072         CC = X86::GetOppositeBranchCondition(CC);
24073         std::swap(TrueC, FalseC);
24074         std::swap(TrueOp, FalseOp);
24075       }
24076
24077       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
24078       // This is efficient for any integer data type (including i8/i16) and
24079       // shift amount.
24080       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
24081         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24082                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24083
24084         // Zero extend the condition if needed.
24085         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
24086
24087         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
24088         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
24089                            DAG.getConstant(ShAmt, DL, MVT::i8));
24090         if (N->getNumValues() == 2)  // Dead flag value?
24091           return DCI.CombineTo(N, Cond, SDValue());
24092         return Cond;
24093       }
24094
24095       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
24096       // for any integer data type, including i8/i16.
24097       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
24098         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24099                            DAG.getConstant(CC, DL, MVT::i8), Cond);
24100
24101         // Zero extend the condition if needed.
24102         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
24103                            FalseC->getValueType(0), Cond);
24104         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24105                            SDValue(FalseC, 0));
24106
24107         if (N->getNumValues() == 2)  // Dead flag value?
24108           return DCI.CombineTo(N, Cond, SDValue());
24109         return Cond;
24110       }
24111
24112       // Optimize cases that will turn into an LEA instruction.  This requires
24113       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
24114       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
24115         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
24116         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
24117
24118         bool isFastMultiplier = false;
24119         if (Diff < 10) {
24120           switch ((unsigned char)Diff) {
24121           default: break;
24122           case 1:  // result = add base, cond
24123           case 2:  // result = lea base(    , cond*2)
24124           case 3:  // result = lea base(cond, cond*2)
24125           case 4:  // result = lea base(    , cond*4)
24126           case 5:  // result = lea base(cond, cond*4)
24127           case 8:  // result = lea base(    , cond*8)
24128           case 9:  // result = lea base(cond, cond*8)
24129             isFastMultiplier = true;
24130             break;
24131           }
24132         }
24133
24134         if (isFastMultiplier) {
24135           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
24136           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
24137                              DAG.getConstant(CC, DL, MVT::i8), Cond);
24138           // Zero extend the condition if needed.
24139           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
24140                              Cond);
24141           // Scale the condition by the difference.
24142           if (Diff != 1)
24143             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
24144                                DAG.getConstant(Diff, DL, Cond.getValueType()));
24145
24146           // Add the base if non-zero.
24147           if (FalseC->getAPIntValue() != 0)
24148             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
24149                                SDValue(FalseC, 0));
24150           if (N->getNumValues() == 2)  // Dead flag value?
24151             return DCI.CombineTo(N, Cond, SDValue());
24152           return Cond;
24153         }
24154       }
24155     }
24156   }
24157
24158   // Handle these cases:
24159   //   (select (x != c), e, c) -> select (x != c), e, x),
24160   //   (select (x == c), c, e) -> select (x == c), x, e)
24161   // where the c is an integer constant, and the "select" is the combination
24162   // of CMOV and CMP.
24163   //
24164   // The rationale for this change is that the conditional-move from a constant
24165   // needs two instructions, however, conditional-move from a register needs
24166   // only one instruction.
24167   //
24168   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
24169   //  some instruction-combining opportunities. This opt needs to be
24170   //  postponed as late as possible.
24171   //
24172   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
24173     // the DCI.xxxx conditions are provided to postpone the optimization as
24174     // late as possible.
24175
24176     ConstantSDNode *CmpAgainst = nullptr;
24177     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
24178         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
24179         !isa<ConstantSDNode>(Cond.getOperand(0))) {
24180
24181       if (CC == X86::COND_NE &&
24182           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
24183         CC = X86::GetOppositeBranchCondition(CC);
24184         std::swap(TrueOp, FalseOp);
24185       }
24186
24187       if (CC == X86::COND_E &&
24188           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
24189         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
24190                           DAG.getConstant(CC, DL, MVT::i8), Cond };
24191         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
24192       }
24193     }
24194   }
24195
24196   // Fold and/or of setcc's to double CMOV:
24197   //   (CMOV F, T, ((cc1 | cc2) != 0)) -> (CMOV (CMOV F, T, cc1), T, cc2)
24198   //   (CMOV F, T, ((cc1 & cc2) != 0)) -> (CMOV (CMOV T, F, !cc1), F, !cc2)
24199   //
24200   // This combine lets us generate:
24201   //   cmovcc1 (jcc1 if we don't have CMOV)
24202   //   cmovcc2 (same)
24203   // instead of:
24204   //   setcc1
24205   //   setcc2
24206   //   and/or
24207   //   cmovne (jne if we don't have CMOV)
24208   // When we can't use the CMOV instruction, it might increase branch
24209   // mispredicts.
24210   // When we can use CMOV, or when there is no mispredict, this improves
24211   // throughput and reduces register pressure.
24212   //
24213   if (CC == X86::COND_NE) {
24214     SDValue Flags;
24215     X86::CondCode CC0, CC1;
24216     bool isAndSetCC;
24217     if (checkBoolTestAndOrSetCCCombine(Cond, CC0, CC1, Flags, isAndSetCC)) {
24218       if (isAndSetCC) {
24219         std::swap(FalseOp, TrueOp);
24220         CC0 = X86::GetOppositeBranchCondition(CC0);
24221         CC1 = X86::GetOppositeBranchCondition(CC1);
24222       }
24223
24224       SDValue LOps[] = {FalseOp, TrueOp, DAG.getConstant(CC0, DL, MVT::i8),
24225         Flags};
24226       SDValue LCMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), LOps);
24227       SDValue Ops[] = {LCMOV, TrueOp, DAG.getConstant(CC1, DL, MVT::i8), Flags};
24228       SDValue CMOV = DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
24229       DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SDValue(CMOV.getNode(), 1));
24230       return CMOV;
24231     }
24232   }
24233
24234   return SDValue();
24235 }
24236
24237 /// PerformMulCombine - Optimize a single multiply with constant into two
24238 /// in order to implement it with two cheaper instructions, e.g.
24239 /// LEA + SHL, LEA + LEA.
24240 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
24241                                  TargetLowering::DAGCombinerInfo &DCI) {
24242   // An imul is usually smaller than the alternative sequence.
24243   if (DAG.getMachineFunction().getFunction()->optForMinSize())
24244     return SDValue();
24245
24246   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
24247     return SDValue();
24248
24249   EVT VT = N->getValueType(0);
24250   if (VT != MVT::i64 && VT != MVT::i32)
24251     return SDValue();
24252
24253   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
24254   if (!C)
24255     return SDValue();
24256   uint64_t MulAmt = C->getZExtValue();
24257   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
24258     return SDValue();
24259
24260   uint64_t MulAmt1 = 0;
24261   uint64_t MulAmt2 = 0;
24262   if ((MulAmt % 9) == 0) {
24263     MulAmt1 = 9;
24264     MulAmt2 = MulAmt / 9;
24265   } else if ((MulAmt % 5) == 0) {
24266     MulAmt1 = 5;
24267     MulAmt2 = MulAmt / 5;
24268   } else if ((MulAmt % 3) == 0) {
24269     MulAmt1 = 3;
24270     MulAmt2 = MulAmt / 3;
24271   }
24272   if (MulAmt2 &&
24273       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
24274     SDLoc DL(N);
24275
24276     if (isPowerOf2_64(MulAmt2) &&
24277         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
24278       // If second multiplifer is pow2, issue it first. We want the multiply by
24279       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
24280       // is an add.
24281       std::swap(MulAmt1, MulAmt2);
24282
24283     SDValue NewMul;
24284     if (isPowerOf2_64(MulAmt1))
24285       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
24286                            DAG.getConstant(Log2_64(MulAmt1), DL, MVT::i8));
24287     else
24288       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
24289                            DAG.getConstant(MulAmt1, DL, VT));
24290
24291     if (isPowerOf2_64(MulAmt2))
24292       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
24293                            DAG.getConstant(Log2_64(MulAmt2), DL, MVT::i8));
24294     else
24295       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
24296                            DAG.getConstant(MulAmt2, DL, VT));
24297
24298     // Do not add new nodes to DAG combiner worklist.
24299     DCI.CombineTo(N, NewMul, false);
24300   }
24301   return SDValue();
24302 }
24303
24304 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
24305   SDValue N0 = N->getOperand(0);
24306   SDValue N1 = N->getOperand(1);
24307   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
24308   EVT VT = N0.getValueType();
24309
24310   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
24311   // since the result of setcc_c is all zero's or all ones.
24312   if (VT.isInteger() && !VT.isVector() &&
24313       N1C && N0.getOpcode() == ISD::AND &&
24314       N0.getOperand(1).getOpcode() == ISD::Constant) {
24315     SDValue N00 = N0.getOperand(0);
24316     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
24317     APInt ShAmt = N1C->getAPIntValue();
24318     Mask = Mask.shl(ShAmt);
24319     bool MaskOK = false;
24320     // We can handle cases concerning bit-widening nodes containing setcc_c if
24321     // we carefully interrogate the mask to make sure we are semantics
24322     // preserving.
24323     // The transform is not safe if the result of C1 << C2 exceeds the bitwidth
24324     // of the underlying setcc_c operation if the setcc_c was zero extended.
24325     // Consider the following example:
24326     //   zext(setcc_c)                 -> i32 0x0000FFFF
24327     //   c1                            -> i32 0x0000FFFF
24328     //   c2                            -> i32 0x00000001
24329     //   (shl (and (setcc_c), c1), c2) -> i32 0x0001FFFE
24330     //   (and setcc_c, (c1 << c2))     -> i32 0x0000FFFE
24331     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
24332       MaskOK = true;
24333     } else if (N00.getOpcode() == ISD::SIGN_EXTEND &&
24334                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24335       MaskOK = true;
24336     } else if ((N00.getOpcode() == ISD::ZERO_EXTEND ||
24337                 N00.getOpcode() == ISD::ANY_EXTEND) &&
24338                N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
24339       MaskOK = Mask.isIntN(N00.getOperand(0).getValueSizeInBits());
24340     }
24341     if (MaskOK && Mask != 0) {
24342       SDLoc DL(N);
24343       return DAG.getNode(ISD::AND, DL, VT, N00, DAG.getConstant(Mask, DL, VT));
24344     }
24345   }
24346
24347   // Hardware support for vector shifts is sparse which makes us scalarize the
24348   // vector operations in many cases. Also, on sandybridge ADD is faster than
24349   // shl.
24350   // (shl V, 1) -> add V,V
24351   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
24352     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
24353       assert(N0.getValueType().isVector() && "Invalid vector shift type");
24354       // We shift all of the values by one. In many cases we do not have
24355       // hardware support for this operation. This is better expressed as an ADD
24356       // of two values.
24357       if (N1SplatC->getAPIntValue() == 1)
24358         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
24359     }
24360
24361   return SDValue();
24362 }
24363
24364 /// \brief Returns a vector of 0s if the node in input is a vector logical
24365 /// shift by a constant amount which is known to be bigger than or equal
24366 /// to the vector element size in bits.
24367 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
24368                                       const X86Subtarget *Subtarget) {
24369   EVT VT = N->getValueType(0);
24370
24371   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
24372       (!Subtarget->hasInt256() ||
24373        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
24374     return SDValue();
24375
24376   SDValue Amt = N->getOperand(1);
24377   SDLoc DL(N);
24378   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
24379     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
24380       APInt ShiftAmt = AmtSplat->getAPIntValue();
24381       unsigned MaxAmount =
24382         VT.getSimpleVT().getVectorElementType().getSizeInBits();
24383
24384       // SSE2/AVX2 logical shifts always return a vector of 0s
24385       // if the shift amount is bigger than or equal to
24386       // the element size. The constant shift amount will be
24387       // encoded as a 8-bit immediate.
24388       if (ShiftAmt.trunc(8).uge(MaxAmount))
24389         return getZeroVector(VT, Subtarget, DAG, DL);
24390     }
24391
24392   return SDValue();
24393 }
24394
24395 /// PerformShiftCombine - Combine shifts.
24396 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
24397                                    TargetLowering::DAGCombinerInfo &DCI,
24398                                    const X86Subtarget *Subtarget) {
24399   if (N->getOpcode() == ISD::SHL)
24400     if (SDValue V = PerformSHLCombine(N, DAG))
24401       return V;
24402
24403   // Try to fold this logical shift into a zero vector.
24404   if (N->getOpcode() != ISD::SRA)
24405     if (SDValue V = performShiftToAllZeros(N, DAG, Subtarget))
24406       return V;
24407
24408   return SDValue();
24409 }
24410
24411 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
24412 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
24413 // and friends.  Likewise for OR -> CMPNEQSS.
24414 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
24415                             TargetLowering::DAGCombinerInfo &DCI,
24416                             const X86Subtarget *Subtarget) {
24417   unsigned opcode;
24418
24419   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
24420   // we're requiring SSE2 for both.
24421   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
24422     SDValue N0 = N->getOperand(0);
24423     SDValue N1 = N->getOperand(1);
24424     SDValue CMP0 = N0->getOperand(1);
24425     SDValue CMP1 = N1->getOperand(1);
24426     SDLoc DL(N);
24427
24428     // The SETCCs should both refer to the same CMP.
24429     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
24430       return SDValue();
24431
24432     SDValue CMP00 = CMP0->getOperand(0);
24433     SDValue CMP01 = CMP0->getOperand(1);
24434     EVT     VT    = CMP00.getValueType();
24435
24436     if (VT == MVT::f32 || VT == MVT::f64) {
24437       bool ExpectingFlags = false;
24438       // Check for any users that want flags:
24439       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
24440            !ExpectingFlags && UI != UE; ++UI)
24441         switch (UI->getOpcode()) {
24442         default:
24443         case ISD::BR_CC:
24444         case ISD::BRCOND:
24445         case ISD::SELECT:
24446           ExpectingFlags = true;
24447           break;
24448         case ISD::CopyToReg:
24449         case ISD::SIGN_EXTEND:
24450         case ISD::ZERO_EXTEND:
24451         case ISD::ANY_EXTEND:
24452           break;
24453         }
24454
24455       if (!ExpectingFlags) {
24456         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
24457         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
24458
24459         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
24460           X86::CondCode tmp = cc0;
24461           cc0 = cc1;
24462           cc1 = tmp;
24463         }
24464
24465         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
24466             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
24467           // FIXME: need symbolic constants for these magic numbers.
24468           // See X86ATTInstPrinter.cpp:printSSECC().
24469           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
24470           if (Subtarget->hasAVX512()) {
24471             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
24472                                          CMP01,
24473                                          DAG.getConstant(x86cc, DL, MVT::i8));
24474             if (N->getValueType(0) != MVT::i1)
24475               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
24476                                  FSetCC);
24477             return FSetCC;
24478           }
24479           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
24480                                               CMP00.getValueType(), CMP00, CMP01,
24481                                               DAG.getConstant(x86cc, DL,
24482                                                               MVT::i8));
24483
24484           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
24485           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
24486
24487           if (is64BitFP && !Subtarget->is64Bit()) {
24488             // On a 32-bit target, we cannot bitcast the 64-bit float to a
24489             // 64-bit integer, since that's not a legal type. Since
24490             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
24491             // bits, but can do this little dance to extract the lowest 32 bits
24492             // and work with those going forward.
24493             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
24494                                            OnesOrZeroesF);
24495             SDValue Vector32 = DAG.getBitcast(MVT::v4f32, Vector64);
24496             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
24497                                         Vector32, DAG.getIntPtrConstant(0, DL));
24498             IntVT = MVT::i32;
24499           }
24500
24501           SDValue OnesOrZeroesI = DAG.getBitcast(IntVT, OnesOrZeroesF);
24502           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
24503                                       DAG.getConstant(1, DL, IntVT));
24504           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8,
24505                                               ANDed);
24506           return OneBitOfTruth;
24507         }
24508       }
24509     }
24510   }
24511   return SDValue();
24512 }
24513
24514 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
24515 /// so it can be folded inside ANDNP.
24516 static bool CanFoldXORWithAllOnes(const SDNode *N) {
24517   EVT VT = N->getValueType(0);
24518
24519   // Match direct AllOnes for 128 and 256-bit vectors
24520   if (ISD::isBuildVectorAllOnes(N))
24521     return true;
24522
24523   // Look through a bit convert.
24524   if (N->getOpcode() == ISD::BITCAST)
24525     N = N->getOperand(0).getNode();
24526
24527   // Sometimes the operand may come from a insert_subvector building a 256-bit
24528   // allones vector
24529   if (VT.is256BitVector() &&
24530       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
24531     SDValue V1 = N->getOperand(0);
24532     SDValue V2 = N->getOperand(1);
24533
24534     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
24535         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
24536         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
24537         ISD::isBuildVectorAllOnes(V2.getNode()))
24538       return true;
24539   }
24540
24541   return false;
24542 }
24543
24544 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
24545 // register. In most cases we actually compare or select YMM-sized registers
24546 // and mixing the two types creates horrible code. This method optimizes
24547 // some of the transition sequences.
24548 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
24549                                  TargetLowering::DAGCombinerInfo &DCI,
24550                                  const X86Subtarget *Subtarget) {
24551   EVT VT = N->getValueType(0);
24552   if (!VT.is256BitVector())
24553     return SDValue();
24554
24555   assert((N->getOpcode() == ISD::ANY_EXTEND ||
24556           N->getOpcode() == ISD::ZERO_EXTEND ||
24557           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
24558
24559   SDValue Narrow = N->getOperand(0);
24560   EVT NarrowVT = Narrow->getValueType(0);
24561   if (!NarrowVT.is128BitVector())
24562     return SDValue();
24563
24564   if (Narrow->getOpcode() != ISD::XOR &&
24565       Narrow->getOpcode() != ISD::AND &&
24566       Narrow->getOpcode() != ISD::OR)
24567     return SDValue();
24568
24569   SDValue N0  = Narrow->getOperand(0);
24570   SDValue N1  = Narrow->getOperand(1);
24571   SDLoc DL(Narrow);
24572
24573   // The Left side has to be a trunc.
24574   if (N0.getOpcode() != ISD::TRUNCATE)
24575     return SDValue();
24576
24577   // The type of the truncated inputs.
24578   EVT WideVT = N0->getOperand(0)->getValueType(0);
24579   if (WideVT != VT)
24580     return SDValue();
24581
24582   // The right side has to be a 'trunc' or a constant vector.
24583   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
24584   ConstantSDNode *RHSConstSplat = nullptr;
24585   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
24586     RHSConstSplat = RHSBV->getConstantSplatNode();
24587   if (!RHSTrunc && !RHSConstSplat)
24588     return SDValue();
24589
24590   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
24591
24592   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
24593     return SDValue();
24594
24595   // Set N0 and N1 to hold the inputs to the new wide operation.
24596   N0 = N0->getOperand(0);
24597   if (RHSConstSplat) {
24598     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getVectorElementType(),
24599                      SDValue(RHSConstSplat, 0));
24600     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
24601     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
24602   } else if (RHSTrunc) {
24603     N1 = N1->getOperand(0);
24604   }
24605
24606   // Generate the wide operation.
24607   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
24608   unsigned Opcode = N->getOpcode();
24609   switch (Opcode) {
24610   case ISD::ANY_EXTEND:
24611     return Op;
24612   case ISD::ZERO_EXTEND: {
24613     unsigned InBits = NarrowVT.getScalarSizeInBits();
24614     APInt Mask = APInt::getAllOnesValue(InBits);
24615     Mask = Mask.zext(VT.getScalarSizeInBits());
24616     return DAG.getNode(ISD::AND, DL, VT,
24617                        Op, DAG.getConstant(Mask, DL, VT));
24618   }
24619   case ISD::SIGN_EXTEND:
24620     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
24621                        Op, DAG.getValueType(NarrowVT));
24622   default:
24623     llvm_unreachable("Unexpected opcode");
24624   }
24625 }
24626
24627 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
24628                                  TargetLowering::DAGCombinerInfo &DCI,
24629                                  const X86Subtarget *Subtarget) {
24630   SDValue N0 = N->getOperand(0);
24631   SDValue N1 = N->getOperand(1);
24632   SDLoc DL(N);
24633
24634   // A vector zext_in_reg may be represented as a shuffle,
24635   // feeding into a bitcast (this represents anyext) feeding into
24636   // an and with a mask.
24637   // We'd like to try to combine that into a shuffle with zero
24638   // plus a bitcast, removing the and.
24639   if (N0.getOpcode() != ISD::BITCAST ||
24640       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
24641     return SDValue();
24642
24643   // The other side of the AND should be a splat of 2^C, where C
24644   // is the number of bits in the source type.
24645   if (N1.getOpcode() == ISD::BITCAST)
24646     N1 = N1.getOperand(0);
24647   if (N1.getOpcode() != ISD::BUILD_VECTOR)
24648     return SDValue();
24649   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
24650
24651   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
24652   EVT SrcType = Shuffle->getValueType(0);
24653
24654   // We expect a single-source shuffle
24655   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
24656     return SDValue();
24657
24658   unsigned SrcSize = SrcType.getScalarSizeInBits();
24659
24660   APInt SplatValue, SplatUndef;
24661   unsigned SplatBitSize;
24662   bool HasAnyUndefs;
24663   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
24664                                 SplatBitSize, HasAnyUndefs))
24665     return SDValue();
24666
24667   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
24668   // Make sure the splat matches the mask we expect
24669   if (SplatBitSize > ResSize ||
24670       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
24671     return SDValue();
24672
24673   // Make sure the input and output size make sense
24674   if (SrcSize >= ResSize || ResSize % SrcSize)
24675     return SDValue();
24676
24677   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
24678   // The number of u's between each two values depends on the ratio between
24679   // the source and dest type.
24680   unsigned ZextRatio = ResSize / SrcSize;
24681   bool IsZext = true;
24682   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
24683     if (i % ZextRatio) {
24684       if (Shuffle->getMaskElt(i) > 0) {
24685         // Expected undef
24686         IsZext = false;
24687         break;
24688       }
24689     } else {
24690       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
24691         // Expected element number
24692         IsZext = false;
24693         break;
24694       }
24695     }
24696   }
24697
24698   if (!IsZext)
24699     return SDValue();
24700
24701   // Ok, perform the transformation - replace the shuffle with
24702   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
24703   // (instead of undef) where the k elements come from the zero vector.
24704   SmallVector<int, 8> Mask;
24705   unsigned NumElems = SrcType.getVectorNumElements();
24706   for (unsigned i = 0; i < NumElems; ++i)
24707     if (i % ZextRatio)
24708       Mask.push_back(NumElems);
24709     else
24710       Mask.push_back(i / ZextRatio);
24711
24712   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
24713     Shuffle->getOperand(0), DAG.getConstant(0, DL, SrcType), Mask);
24714   return DAG.getBitcast(N0.getValueType(), NewShuffle);
24715 }
24716
24717 /// If both input operands of a logic op are being cast from floating point
24718 /// types, try to convert this into a floating point logic node to avoid
24719 /// unnecessary moves from SSE to integer registers.
24720 static SDValue convertIntLogicToFPLogic(SDNode *N, SelectionDAG &DAG,
24721                                         const X86Subtarget *Subtarget) {
24722   unsigned FPOpcode = ISD::DELETED_NODE;
24723   if (N->getOpcode() == ISD::AND)
24724     FPOpcode = X86ISD::FAND;
24725   else if (N->getOpcode() == ISD::OR)
24726     FPOpcode = X86ISD::FOR;
24727   else if (N->getOpcode() == ISD::XOR)
24728     FPOpcode = X86ISD::FXOR;
24729
24730   assert(FPOpcode != ISD::DELETED_NODE &&
24731          "Unexpected input node for FP logic conversion");
24732
24733   EVT VT = N->getValueType(0);
24734   SDValue N0 = N->getOperand(0);
24735   SDValue N1 = N->getOperand(1);
24736   SDLoc DL(N);
24737   if (N0.getOpcode() == ISD::BITCAST && N1.getOpcode() == ISD::BITCAST &&
24738       ((Subtarget->hasSSE1() && VT == MVT::i32) ||
24739        (Subtarget->hasSSE2() && VT == MVT::i64))) {
24740     SDValue N00 = N0.getOperand(0);
24741     SDValue N10 = N1.getOperand(0);
24742     EVT N00Type = N00.getValueType();
24743     EVT N10Type = N10.getValueType();
24744     if (N00Type.isFloatingPoint() && N10Type.isFloatingPoint()) {
24745       SDValue FPLogic = DAG.getNode(FPOpcode, DL, N00Type, N00, N10);
24746       return DAG.getBitcast(VT, FPLogic);
24747     }
24748   }
24749   return SDValue();
24750 }
24751
24752 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
24753                                  TargetLowering::DAGCombinerInfo &DCI,
24754                                  const X86Subtarget *Subtarget) {
24755   if (DCI.isBeforeLegalizeOps())
24756     return SDValue();
24757
24758   if (SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget))
24759     return Zext;
24760
24761   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24762     return R;
24763
24764   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24765     return FPLogic;
24766
24767   EVT VT = N->getValueType(0);
24768   SDValue N0 = N->getOperand(0);
24769   SDValue N1 = N->getOperand(1);
24770   SDLoc DL(N);
24771
24772   // Create BEXTR instructions
24773   // BEXTR is ((X >> imm) & (2**size-1))
24774   if (VT == MVT::i32 || VT == MVT::i64) {
24775     // Check for BEXTR.
24776     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
24777         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
24778       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
24779       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
24780       if (MaskNode && ShiftNode) {
24781         uint64_t Mask = MaskNode->getZExtValue();
24782         uint64_t Shift = ShiftNode->getZExtValue();
24783         if (isMask_64(Mask)) {
24784           uint64_t MaskSize = countPopulation(Mask);
24785           if (Shift + MaskSize <= VT.getSizeInBits())
24786             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
24787                                DAG.getConstant(Shift | (MaskSize << 8), DL,
24788                                                VT));
24789         }
24790       }
24791     } // BEXTR
24792
24793     return SDValue();
24794   }
24795
24796   // Want to form ANDNP nodes:
24797   // 1) In the hopes of then easily combining them with OR and AND nodes
24798   //    to form PBLEND/PSIGN.
24799   // 2) To match ANDN packed intrinsics
24800   if (VT != MVT::v2i64 && VT != MVT::v4i64)
24801     return SDValue();
24802
24803   // Check LHS for vnot
24804   if (N0.getOpcode() == ISD::XOR &&
24805       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
24806       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
24807     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
24808
24809   // Check RHS for vnot
24810   if (N1.getOpcode() == ISD::XOR &&
24811       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
24812       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
24813     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
24814
24815   return SDValue();
24816 }
24817
24818 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
24819                                 TargetLowering::DAGCombinerInfo &DCI,
24820                                 const X86Subtarget *Subtarget) {
24821   if (DCI.isBeforeLegalizeOps())
24822     return SDValue();
24823
24824   if (SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget))
24825     return R;
24826
24827   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
24828     return FPLogic;
24829
24830   SDValue N0 = N->getOperand(0);
24831   SDValue N1 = N->getOperand(1);
24832   EVT VT = N->getValueType(0);
24833
24834   // look for psign/blend
24835   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
24836     if (!Subtarget->hasSSSE3() ||
24837         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
24838       return SDValue();
24839
24840     // Canonicalize pandn to RHS
24841     if (N0.getOpcode() == X86ISD::ANDNP)
24842       std::swap(N0, N1);
24843     // or (and (m, y), (pandn m, x))
24844     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
24845       SDValue Mask = N1.getOperand(0);
24846       SDValue X    = N1.getOperand(1);
24847       SDValue Y;
24848       if (N0.getOperand(0) == Mask)
24849         Y = N0.getOperand(1);
24850       if (N0.getOperand(1) == Mask)
24851         Y = N0.getOperand(0);
24852
24853       // Check to see if the mask appeared in both the AND and ANDNP and
24854       if (!Y.getNode())
24855         return SDValue();
24856
24857       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
24858       // Look through mask bitcast.
24859       if (Mask.getOpcode() == ISD::BITCAST)
24860         Mask = Mask.getOperand(0);
24861       if (X.getOpcode() == ISD::BITCAST)
24862         X = X.getOperand(0);
24863       if (Y.getOpcode() == ISD::BITCAST)
24864         Y = Y.getOperand(0);
24865
24866       EVT MaskVT = Mask.getValueType();
24867
24868       // Validate that the Mask operand is a vector sra node.
24869       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
24870       // there is no psrai.b
24871       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
24872       unsigned SraAmt = ~0;
24873       if (Mask.getOpcode() == ISD::SRA) {
24874         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
24875           if (auto *AmtConst = AmtBV->getConstantSplatNode())
24876             SraAmt = AmtConst->getZExtValue();
24877       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
24878         SDValue SraC = Mask.getOperand(1);
24879         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
24880       }
24881       if ((SraAmt + 1) != EltBits)
24882         return SDValue();
24883
24884       SDLoc DL(N);
24885
24886       // Now we know we at least have a plendvb with the mask val.  See if
24887       // we can form a psignb/w/d.
24888       // psign = x.type == y.type == mask.type && y = sub(0, x);
24889       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
24890           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
24891           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
24892         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
24893                "Unsupported VT for PSIGN");
24894         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
24895         return DAG.getBitcast(VT, Mask);
24896       }
24897       // PBLENDVB only available on SSE 4.1
24898       if (!Subtarget->hasSSE41())
24899         return SDValue();
24900
24901       MVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
24902
24903       X = DAG.getBitcast(BlendVT, X);
24904       Y = DAG.getBitcast(BlendVT, Y);
24905       Mask = DAG.getBitcast(BlendVT, Mask);
24906       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
24907       return DAG.getBitcast(VT, Mask);
24908     }
24909   }
24910
24911   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
24912     return SDValue();
24913
24914   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
24915   bool OptForSize = DAG.getMachineFunction().getFunction()->optForSize();
24916
24917   // SHLD/SHRD instructions have lower register pressure, but on some
24918   // platforms they have higher latency than the equivalent
24919   // series of shifts/or that would otherwise be generated.
24920   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
24921   // have higher latencies and we are not optimizing for size.
24922   if (!OptForSize && Subtarget->isSHLDSlow())
24923     return SDValue();
24924
24925   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
24926     std::swap(N0, N1);
24927   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
24928     return SDValue();
24929   if (!N0.hasOneUse() || !N1.hasOneUse())
24930     return SDValue();
24931
24932   SDValue ShAmt0 = N0.getOperand(1);
24933   if (ShAmt0.getValueType() != MVT::i8)
24934     return SDValue();
24935   SDValue ShAmt1 = N1.getOperand(1);
24936   if (ShAmt1.getValueType() != MVT::i8)
24937     return SDValue();
24938   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
24939     ShAmt0 = ShAmt0.getOperand(0);
24940   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
24941     ShAmt1 = ShAmt1.getOperand(0);
24942
24943   SDLoc DL(N);
24944   unsigned Opc = X86ISD::SHLD;
24945   SDValue Op0 = N0.getOperand(0);
24946   SDValue Op1 = N1.getOperand(0);
24947   if (ShAmt0.getOpcode() == ISD::SUB) {
24948     Opc = X86ISD::SHRD;
24949     std::swap(Op0, Op1);
24950     std::swap(ShAmt0, ShAmt1);
24951   }
24952
24953   unsigned Bits = VT.getSizeInBits();
24954   if (ShAmt1.getOpcode() == ISD::SUB) {
24955     SDValue Sum = ShAmt1.getOperand(0);
24956     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
24957       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
24958       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
24959         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
24960       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
24961         return DAG.getNode(Opc, DL, VT,
24962                            Op0, Op1,
24963                            DAG.getNode(ISD::TRUNCATE, DL,
24964                                        MVT::i8, ShAmt0));
24965     }
24966   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
24967     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
24968     if (ShAmt0C &&
24969         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
24970       return DAG.getNode(Opc, DL, VT,
24971                          N0.getOperand(0), N1.getOperand(0),
24972                          DAG.getNode(ISD::TRUNCATE, DL,
24973                                        MVT::i8, ShAmt0));
24974   }
24975
24976   return SDValue();
24977 }
24978
24979 // Generate NEG and CMOV for integer abs.
24980 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
24981   EVT VT = N->getValueType(0);
24982
24983   // Since X86 does not have CMOV for 8-bit integer, we don't convert
24984   // 8-bit integer abs to NEG and CMOV.
24985   if (VT.isInteger() && VT.getSizeInBits() == 8)
24986     return SDValue();
24987
24988   SDValue N0 = N->getOperand(0);
24989   SDValue N1 = N->getOperand(1);
24990   SDLoc DL(N);
24991
24992   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
24993   // and change it to SUB and CMOV.
24994   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
24995       N0.getOpcode() == ISD::ADD &&
24996       N0.getOperand(1) == N1 &&
24997       N1.getOpcode() == ISD::SRA &&
24998       N1.getOperand(0) == N0.getOperand(0))
24999     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
25000       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
25001         // Generate SUB & CMOV.
25002         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
25003                                   DAG.getConstant(0, DL, VT), N0.getOperand(0));
25004
25005         SDValue Ops[] = { N0.getOperand(0), Neg,
25006                           DAG.getConstant(X86::COND_GE, DL, MVT::i8),
25007                           SDValue(Neg.getNode(), 1) };
25008         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
25009       }
25010   return SDValue();
25011 }
25012
25013 // Try to turn tests against the signbit in the form of:
25014 //   XOR(TRUNCATE(SRL(X, size(X)-1)), 1)
25015 // into:
25016 //   SETGT(X, -1)
25017 static SDValue foldXorTruncShiftIntoCmp(SDNode *N, SelectionDAG &DAG) {
25018   // This is only worth doing if the output type is i8.
25019   if (N->getValueType(0) != MVT::i8)
25020     return SDValue();
25021
25022   SDValue N0 = N->getOperand(0);
25023   SDValue N1 = N->getOperand(1);
25024
25025   // We should be performing an xor against a truncated shift.
25026   if (N0.getOpcode() != ISD::TRUNCATE || !N0.hasOneUse())
25027     return SDValue();
25028
25029   // Make sure we are performing an xor against one.
25030   if (!isa<ConstantSDNode>(N1) || !cast<ConstantSDNode>(N1)->isOne())
25031     return SDValue();
25032
25033   // SetCC on x86 zero extends so only act on this if it's a logical shift.
25034   SDValue Shift = N0.getOperand(0);
25035   if (Shift.getOpcode() != ISD::SRL || !Shift.hasOneUse())
25036     return SDValue();
25037
25038   // Make sure we are truncating from one of i16, i32 or i64.
25039   EVT ShiftTy = Shift.getValueType();
25040   if (ShiftTy != MVT::i16 && ShiftTy != MVT::i32 && ShiftTy != MVT::i64)
25041     return SDValue();
25042
25043   // Make sure the shift amount extracts the sign bit.
25044   if (!isa<ConstantSDNode>(Shift.getOperand(1)) ||
25045       Shift.getConstantOperandVal(1) != ShiftTy.getSizeInBits() - 1)
25046     return SDValue();
25047
25048   // Create a greater-than comparison against -1.
25049   // N.B. Using SETGE against 0 works but we want a canonical looking
25050   // comparison, using SETGT matches up with what TranslateX86CC.
25051   SDLoc DL(N);
25052   SDValue ShiftOp = Shift.getOperand(0);
25053   EVT ShiftOpTy = ShiftOp.getValueType();
25054   SDValue Cond = DAG.getSetCC(DL, MVT::i8, ShiftOp,
25055                               DAG.getConstant(-1, DL, ShiftOpTy), ISD::SETGT);
25056   return Cond;
25057 }
25058
25059 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
25060                                  TargetLowering::DAGCombinerInfo &DCI,
25061                                  const X86Subtarget *Subtarget) {
25062   if (DCI.isBeforeLegalizeOps())
25063     return SDValue();
25064
25065   if (SDValue RV = foldXorTruncShiftIntoCmp(N, DAG))
25066     return RV;
25067
25068   if (Subtarget->hasCMov())
25069     if (SDValue RV = performIntegerAbsCombine(N, DAG))
25070       return RV;
25071
25072   if (SDValue FPLogic = convertIntLogicToFPLogic(N, DAG, Subtarget))
25073     return FPLogic;
25074
25075   return SDValue();
25076 }
25077
25078 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
25079 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
25080                                   TargetLowering::DAGCombinerInfo &DCI,
25081                                   const X86Subtarget *Subtarget) {
25082   LoadSDNode *Ld = cast<LoadSDNode>(N);
25083   EVT RegVT = Ld->getValueType(0);
25084   EVT MemVT = Ld->getMemoryVT();
25085   SDLoc dl(Ld);
25086   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25087
25088   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
25089   // into two 16-byte operations.
25090   ISD::LoadExtType Ext = Ld->getExtensionType();
25091   bool Fast;
25092   unsigned AddressSpace = Ld->getAddressSpace();
25093   unsigned Alignment = Ld->getAlignment();
25094   if (RegVT.is256BitVector() && !DCI.isBeforeLegalizeOps() &&
25095       Ext == ISD::NON_EXTLOAD &&
25096       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), RegVT,
25097                              AddressSpace, Alignment, &Fast) && !Fast) {
25098     unsigned NumElems = RegVT.getVectorNumElements();
25099     if (NumElems < 2)
25100       return SDValue();
25101
25102     SDValue Ptr = Ld->getBasePtr();
25103     SDValue Increment =
25104         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25105
25106     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
25107                                   NumElems/2);
25108     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25109                                 Ld->getPointerInfo(), Ld->isVolatile(),
25110                                 Ld->isNonTemporal(), Ld->isInvariant(),
25111                                 Alignment);
25112     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25113     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
25114                                 Ld->getPointerInfo(), Ld->isVolatile(),
25115                                 Ld->isNonTemporal(), Ld->isInvariant(),
25116                                 std::min(16U, Alignment));
25117     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
25118                              Load1.getValue(1),
25119                              Load2.getValue(1));
25120
25121     SDValue NewVec = DAG.getUNDEF(RegVT);
25122     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
25123     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
25124     return DCI.CombineTo(N, NewVec, TF, true);
25125   }
25126
25127   return SDValue();
25128 }
25129
25130 /// PerformMLOADCombine - Resolve extending loads
25131 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
25132                                    TargetLowering::DAGCombinerInfo &DCI,
25133                                    const X86Subtarget *Subtarget) {
25134   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
25135   if (Mld->getExtensionType() != ISD::SEXTLOAD)
25136     return SDValue();
25137
25138   EVT VT = Mld->getValueType(0);
25139   unsigned NumElems = VT.getVectorNumElements();
25140   EVT LdVT = Mld->getMemoryVT();
25141   SDLoc dl(Mld);
25142
25143   assert(LdVT != VT && "Cannot extend to the same type");
25144   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
25145   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
25146   // From, To sizes and ElemCount must be pow of two
25147   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25148     "Unexpected size for extending masked load");
25149
25150   unsigned SizeRatio  = ToSz / FromSz;
25151   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
25152
25153   // Create a type on which we perform the shuffle
25154   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25155           LdVT.getScalarType(), NumElems*SizeRatio);
25156   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25157
25158   // Convert Src0 value
25159   SDValue WideSrc0 = DAG.getBitcast(WideVecVT, Mld->getSrc0());
25160   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
25161     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25162     for (unsigned i = 0; i != NumElems; ++i)
25163       ShuffleVec[i] = i * SizeRatio;
25164
25165     // Can't shuffle using an illegal type.
25166     assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25167            "WideVecVT should be legal");
25168     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
25169                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
25170   }
25171   // Prepare the new mask
25172   SDValue NewMask;
25173   SDValue Mask = Mld->getMask();
25174   if (Mask.getValueType() == VT) {
25175     // Mask and original value have the same type
25176     NewMask = DAG.getBitcast(WideVecVT, Mask);
25177     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25178     for (unsigned i = 0; i != NumElems; ++i)
25179       ShuffleVec[i] = i * SizeRatio;
25180     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25181       ShuffleVec[i] = NumElems*SizeRatio;
25182     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25183                                    DAG.getConstant(0, dl, WideVecVT),
25184                                    &ShuffleVec[0]);
25185   }
25186   else {
25187     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25188     unsigned WidenNumElts = NumElems*SizeRatio;
25189     unsigned MaskNumElts = VT.getVectorNumElements();
25190     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25191                                      WidenNumElts);
25192
25193     unsigned NumConcat = WidenNumElts / MaskNumElts;
25194     SmallVector<SDValue, 16> Ops(NumConcat);
25195     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25196     Ops[0] = Mask;
25197     for (unsigned i = 1; i != NumConcat; ++i)
25198       Ops[i] = ZeroVal;
25199
25200     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25201   }
25202
25203   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
25204                                      Mld->getBasePtr(), NewMask, WideSrc0,
25205                                      Mld->getMemoryVT(), Mld->getMemOperand(),
25206                                      ISD::NON_EXTLOAD);
25207   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
25208   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
25209 }
25210 /// PerformMSTORECombine - Resolve truncating stores
25211 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
25212                                     const X86Subtarget *Subtarget) {
25213   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
25214   if (!Mst->isTruncatingStore())
25215     return SDValue();
25216
25217   EVT VT = Mst->getValue().getValueType();
25218   unsigned NumElems = VT.getVectorNumElements();
25219   EVT StVT = Mst->getMemoryVT();
25220   SDLoc dl(Mst);
25221
25222   assert(StVT != VT && "Cannot truncate to the same type");
25223   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25224   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25225
25226   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25227
25228   // The truncating store is legal in some cases. For example
25229   // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25230   // are designated for truncate store.
25231   // In this case we don't need any further transformations.
25232   if (TLI.isTruncStoreLegal(VT, StVT))
25233     return SDValue();
25234
25235   // From, To sizes and ElemCount must be pow of two
25236   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
25237     "Unexpected size for truncating masked store");
25238   // We are going to use the original vector elt for storing.
25239   // Accumulated smaller vector elements must be a multiple of the store size.
25240   assert (((NumElems * FromSz) % ToSz) == 0 &&
25241           "Unexpected ratio for truncating masked store");
25242
25243   unsigned SizeRatio  = FromSz / ToSz;
25244   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25245
25246   // Create a type on which we perform the shuffle
25247   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25248           StVT.getScalarType(), NumElems*SizeRatio);
25249
25250   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25251
25252   SDValue WideVec = DAG.getBitcast(WideVecVT, Mst->getValue());
25253   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
25254   for (unsigned i = 0; i != NumElems; ++i)
25255     ShuffleVec[i] = i * SizeRatio;
25256
25257   // Can't shuffle using an illegal type.
25258   assert(DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT) &&
25259          "WideVecVT should be legal");
25260
25261   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25262                                         DAG.getUNDEF(WideVecVT),
25263                                         &ShuffleVec[0]);
25264
25265   SDValue NewMask;
25266   SDValue Mask = Mst->getMask();
25267   if (Mask.getValueType() == VT) {
25268     // Mask and original value have the same type
25269     NewMask = DAG.getBitcast(WideVecVT, Mask);
25270     for (unsigned i = 0; i != NumElems; ++i)
25271       ShuffleVec[i] = i * SizeRatio;
25272     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
25273       ShuffleVec[i] = NumElems*SizeRatio;
25274     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
25275                                    DAG.getConstant(0, dl, WideVecVT),
25276                                    &ShuffleVec[0]);
25277   }
25278   else {
25279     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
25280     unsigned WidenNumElts = NumElems*SizeRatio;
25281     unsigned MaskNumElts = VT.getVectorNumElements();
25282     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
25283                                      WidenNumElts);
25284
25285     unsigned NumConcat = WidenNumElts / MaskNumElts;
25286     SmallVector<SDValue, 16> Ops(NumConcat);
25287     SDValue ZeroVal = DAG.getConstant(0, dl, Mask.getValueType());
25288     Ops[0] = Mask;
25289     for (unsigned i = 1; i != NumConcat; ++i)
25290       Ops[i] = ZeroVal;
25291
25292     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
25293   }
25294
25295   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
25296                             NewMask, StVT, Mst->getMemOperand(), false);
25297 }
25298 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
25299 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
25300                                    const X86Subtarget *Subtarget) {
25301   StoreSDNode *St = cast<StoreSDNode>(N);
25302   EVT VT = St->getValue().getValueType();
25303   EVT StVT = St->getMemoryVT();
25304   SDLoc dl(St);
25305   SDValue StoredVal = St->getOperand(1);
25306   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25307
25308   // If we are saving a concatenation of two XMM registers and 32-byte stores
25309   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
25310   bool Fast;
25311   unsigned AddressSpace = St->getAddressSpace();
25312   unsigned Alignment = St->getAlignment();
25313   if (VT.is256BitVector() && StVT == VT &&
25314       TLI.allowsMemoryAccess(*DAG.getContext(), DAG.getDataLayout(), VT,
25315                              AddressSpace, Alignment, &Fast) && !Fast) {
25316     unsigned NumElems = VT.getVectorNumElements();
25317     if (NumElems < 2)
25318       return SDValue();
25319
25320     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
25321     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
25322
25323     SDValue Stride =
25324         DAG.getConstant(16, dl, TLI.getPointerTy(DAG.getDataLayout()));
25325     SDValue Ptr0 = St->getBasePtr();
25326     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
25327
25328     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
25329                                 St->getPointerInfo(), St->isVolatile(),
25330                                 St->isNonTemporal(), Alignment);
25331     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
25332                                 St->getPointerInfo(), St->isVolatile(),
25333                                 St->isNonTemporal(),
25334                                 std::min(16U, Alignment));
25335     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
25336   }
25337
25338   // Optimize trunc store (of multiple scalars) to shuffle and store.
25339   // First, pack all of the elements in one place. Next, store to memory
25340   // in fewer chunks.
25341   if (St->isTruncatingStore() && VT.isVector()) {
25342     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25343     unsigned NumElems = VT.getVectorNumElements();
25344     assert(StVT != VT && "Cannot truncate to the same type");
25345     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
25346     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
25347
25348     // The truncating store is legal in some cases. For example
25349     // vpmovqb, vpmovqw, vpmovqd, vpmovdb, vpmovdw
25350     // are designated for truncate store.
25351     // In this case we don't need any further transformations.
25352     if (TLI.isTruncStoreLegal(VT, StVT))
25353       return SDValue();
25354
25355     // From, To sizes and ElemCount must be pow of two
25356     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
25357     // We are going to use the original vector elt for storing.
25358     // Accumulated smaller vector elements must be a multiple of the store size.
25359     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
25360
25361     unsigned SizeRatio  = FromSz / ToSz;
25362
25363     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
25364
25365     // Create a type on which we perform the shuffle
25366     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
25367             StVT.getScalarType(), NumElems*SizeRatio);
25368
25369     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
25370
25371     SDValue WideVec = DAG.getBitcast(WideVecVT, St->getValue());
25372     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
25373     for (unsigned i = 0; i != NumElems; ++i)
25374       ShuffleVec[i] = i * SizeRatio;
25375
25376     // Can't shuffle using an illegal type.
25377     if (!TLI.isTypeLegal(WideVecVT))
25378       return SDValue();
25379
25380     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
25381                                          DAG.getUNDEF(WideVecVT),
25382                                          &ShuffleVec[0]);
25383     // At this point all of the data is stored at the bottom of the
25384     // register. We now need to save it to mem.
25385
25386     // Find the largest store unit
25387     MVT StoreType = MVT::i8;
25388     for (MVT Tp : MVT::integer_valuetypes()) {
25389       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
25390         StoreType = Tp;
25391     }
25392
25393     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
25394     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
25395         (64 <= NumElems * ToSz))
25396       StoreType = MVT::f64;
25397
25398     // Bitcast the original vector into a vector of store-size units
25399     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
25400             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
25401     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
25402     SDValue ShuffWide = DAG.getBitcast(StoreVecVT, Shuff);
25403     SmallVector<SDValue, 8> Chains;
25404     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits() / 8, dl,
25405                                         TLI.getPointerTy(DAG.getDataLayout()));
25406     SDValue Ptr = St->getBasePtr();
25407
25408     // Perform one or more big stores into memory.
25409     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
25410       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
25411                                    StoreType, ShuffWide,
25412                                    DAG.getIntPtrConstant(i, dl));
25413       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
25414                                 St->getPointerInfo(), St->isVolatile(),
25415                                 St->isNonTemporal(), St->getAlignment());
25416       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
25417       Chains.push_back(Ch);
25418     }
25419
25420     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
25421   }
25422
25423   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
25424   // the FP state in cases where an emms may be missing.
25425   // A preferable solution to the general problem is to figure out the right
25426   // places to insert EMMS.  This qualifies as a quick hack.
25427
25428   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
25429   if (VT.getSizeInBits() != 64)
25430     return SDValue();
25431
25432   const Function *F = DAG.getMachineFunction().getFunction();
25433   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
25434   bool F64IsLegal =
25435       !Subtarget->useSoftFloat() && !NoImplicitFloatOps && Subtarget->hasSSE2();
25436   if ((VT.isVector() ||
25437        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
25438       isa<LoadSDNode>(St->getValue()) &&
25439       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
25440       St->getChain().hasOneUse() && !St->isVolatile()) {
25441     SDNode* LdVal = St->getValue().getNode();
25442     LoadSDNode *Ld = nullptr;
25443     int TokenFactorIndex = -1;
25444     SmallVector<SDValue, 8> Ops;
25445     SDNode* ChainVal = St->getChain().getNode();
25446     // Must be a store of a load.  We currently handle two cases:  the load
25447     // is a direct child, and it's under an intervening TokenFactor.  It is
25448     // possible to dig deeper under nested TokenFactors.
25449     if (ChainVal == LdVal)
25450       Ld = cast<LoadSDNode>(St->getChain());
25451     else if (St->getValue().hasOneUse() &&
25452              ChainVal->getOpcode() == ISD::TokenFactor) {
25453       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
25454         if (ChainVal->getOperand(i).getNode() == LdVal) {
25455           TokenFactorIndex = i;
25456           Ld = cast<LoadSDNode>(St->getValue());
25457         } else
25458           Ops.push_back(ChainVal->getOperand(i));
25459       }
25460     }
25461
25462     if (!Ld || !ISD::isNormalLoad(Ld))
25463       return SDValue();
25464
25465     // If this is not the MMX case, i.e. we are just turning i64 load/store
25466     // into f64 load/store, avoid the transformation if there are multiple
25467     // uses of the loaded value.
25468     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
25469       return SDValue();
25470
25471     SDLoc LdDL(Ld);
25472     SDLoc StDL(N);
25473     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
25474     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
25475     // pair instead.
25476     if (Subtarget->is64Bit() || F64IsLegal) {
25477       MVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
25478       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
25479                                   Ld->getPointerInfo(), Ld->isVolatile(),
25480                                   Ld->isNonTemporal(), Ld->isInvariant(),
25481                                   Ld->getAlignment());
25482       SDValue NewChain = NewLd.getValue(1);
25483       if (TokenFactorIndex != -1) {
25484         Ops.push_back(NewChain);
25485         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25486       }
25487       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
25488                           St->getPointerInfo(),
25489                           St->isVolatile(), St->isNonTemporal(),
25490                           St->getAlignment());
25491     }
25492
25493     // Otherwise, lower to two pairs of 32-bit loads / stores.
25494     SDValue LoAddr = Ld->getBasePtr();
25495     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
25496                                  DAG.getConstant(4, LdDL, MVT::i32));
25497
25498     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
25499                                Ld->getPointerInfo(),
25500                                Ld->isVolatile(), Ld->isNonTemporal(),
25501                                Ld->isInvariant(), Ld->getAlignment());
25502     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
25503                                Ld->getPointerInfo().getWithOffset(4),
25504                                Ld->isVolatile(), Ld->isNonTemporal(),
25505                                Ld->isInvariant(),
25506                                MinAlign(Ld->getAlignment(), 4));
25507
25508     SDValue NewChain = LoLd.getValue(1);
25509     if (TokenFactorIndex != -1) {
25510       Ops.push_back(LoLd);
25511       Ops.push_back(HiLd);
25512       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
25513     }
25514
25515     LoAddr = St->getBasePtr();
25516     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
25517                          DAG.getConstant(4, StDL, MVT::i32));
25518
25519     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
25520                                 St->getPointerInfo(),
25521                                 St->isVolatile(), St->isNonTemporal(),
25522                                 St->getAlignment());
25523     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
25524                                 St->getPointerInfo().getWithOffset(4),
25525                                 St->isVolatile(),
25526                                 St->isNonTemporal(),
25527                                 MinAlign(St->getAlignment(), 4));
25528     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
25529   }
25530
25531   // This is similar to the above case, but here we handle a scalar 64-bit
25532   // integer store that is extracted from a vector on a 32-bit target.
25533   // If we have SSE2, then we can treat it like a floating-point double
25534   // to get past legalization. The execution dependencies fixup pass will
25535   // choose the optimal machine instruction for the store if this really is
25536   // an integer or v2f32 rather than an f64.
25537   if (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit() &&
25538       St->getOperand(1).getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
25539     SDValue OldExtract = St->getOperand(1);
25540     SDValue ExtOp0 = OldExtract.getOperand(0);
25541     unsigned VecSize = ExtOp0.getValueSizeInBits();
25542     EVT VecVT = EVT::getVectorVT(*DAG.getContext(), MVT::f64, VecSize / 64);
25543     SDValue BitCast = DAG.getBitcast(VecVT, ExtOp0);
25544     SDValue NewExtract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
25545                                      BitCast, OldExtract.getOperand(1));
25546     return DAG.getStore(St->getChain(), dl, NewExtract, St->getBasePtr(),
25547                         St->getPointerInfo(), St->isVolatile(),
25548                         St->isNonTemporal(), St->getAlignment());
25549   }
25550
25551   return SDValue();
25552 }
25553
25554 /// Return 'true' if this vector operation is "horizontal"
25555 /// and return the operands for the horizontal operation in LHS and RHS.  A
25556 /// horizontal operation performs the binary operation on successive elements
25557 /// of its first operand, then on successive elements of its second operand,
25558 /// returning the resulting values in a vector.  For example, if
25559 ///   A = < float a0, float a1, float a2, float a3 >
25560 /// and
25561 ///   B = < float b0, float b1, float b2, float b3 >
25562 /// then the result of doing a horizontal operation on A and B is
25563 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
25564 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
25565 /// A horizontal-op B, for some already available A and B, and if so then LHS is
25566 /// set to A, RHS to B, and the routine returns 'true'.
25567 /// Note that the binary operation should have the property that if one of the
25568 /// operands is UNDEF then the result is UNDEF.
25569 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
25570   // Look for the following pattern: if
25571   //   A = < float a0, float a1, float a2, float a3 >
25572   //   B = < float b0, float b1, float b2, float b3 >
25573   // and
25574   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
25575   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
25576   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
25577   // which is A horizontal-op B.
25578
25579   // At least one of the operands should be a vector shuffle.
25580   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
25581       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
25582     return false;
25583
25584   MVT VT = LHS.getSimpleValueType();
25585
25586   assert((VT.is128BitVector() || VT.is256BitVector()) &&
25587          "Unsupported vector type for horizontal add/sub");
25588
25589   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
25590   // operate independently on 128-bit lanes.
25591   unsigned NumElts = VT.getVectorNumElements();
25592   unsigned NumLanes = VT.getSizeInBits()/128;
25593   unsigned NumLaneElts = NumElts / NumLanes;
25594   assert((NumLaneElts % 2 == 0) &&
25595          "Vector type should have an even number of elements in each lane");
25596   unsigned HalfLaneElts = NumLaneElts/2;
25597
25598   // View LHS in the form
25599   //   LHS = VECTOR_SHUFFLE A, B, LMask
25600   // If LHS is not a shuffle then pretend it is the shuffle
25601   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
25602   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
25603   // type VT.
25604   SDValue A, B;
25605   SmallVector<int, 16> LMask(NumElts);
25606   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25607     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
25608       A = LHS.getOperand(0);
25609     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
25610       B = LHS.getOperand(1);
25611     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
25612     std::copy(Mask.begin(), Mask.end(), LMask.begin());
25613   } else {
25614     if (LHS.getOpcode() != ISD::UNDEF)
25615       A = LHS;
25616     for (unsigned i = 0; i != NumElts; ++i)
25617       LMask[i] = i;
25618   }
25619
25620   // Likewise, view RHS in the form
25621   //   RHS = VECTOR_SHUFFLE C, D, RMask
25622   SDValue C, D;
25623   SmallVector<int, 16> RMask(NumElts);
25624   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
25625     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
25626       C = RHS.getOperand(0);
25627     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
25628       D = RHS.getOperand(1);
25629     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
25630     std::copy(Mask.begin(), Mask.end(), RMask.begin());
25631   } else {
25632     if (RHS.getOpcode() != ISD::UNDEF)
25633       C = RHS;
25634     for (unsigned i = 0; i != NumElts; ++i)
25635       RMask[i] = i;
25636   }
25637
25638   // Check that the shuffles are both shuffling the same vectors.
25639   if (!(A == C && B == D) && !(A == D && B == C))
25640     return false;
25641
25642   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
25643   if (!A.getNode() && !B.getNode())
25644     return false;
25645
25646   // If A and B occur in reverse order in RHS, then "swap" them (which means
25647   // rewriting the mask).
25648   if (A != C)
25649     ShuffleVectorSDNode::commuteMask(RMask);
25650
25651   // At this point LHS and RHS are equivalent to
25652   //   LHS = VECTOR_SHUFFLE A, B, LMask
25653   //   RHS = VECTOR_SHUFFLE A, B, RMask
25654   // Check that the masks correspond to performing a horizontal operation.
25655   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
25656     for (unsigned i = 0; i != NumLaneElts; ++i) {
25657       int LIdx = LMask[i+l], RIdx = RMask[i+l];
25658
25659       // Ignore any UNDEF components.
25660       if (LIdx < 0 || RIdx < 0 ||
25661           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
25662           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
25663         continue;
25664
25665       // Check that successive elements are being operated on.  If not, this is
25666       // not a horizontal operation.
25667       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
25668       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
25669       if (!(LIdx == Index && RIdx == Index + 1) &&
25670           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
25671         return false;
25672     }
25673   }
25674
25675   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
25676   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
25677   return true;
25678 }
25679
25680 /// Do target-specific dag combines on floating point adds.
25681 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
25682                                   const X86Subtarget *Subtarget) {
25683   EVT VT = N->getValueType(0);
25684   SDValue LHS = N->getOperand(0);
25685   SDValue RHS = N->getOperand(1);
25686
25687   // Try to synthesize horizontal adds from adds of shuffles.
25688   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25689        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25690       isHorizontalBinOp(LHS, RHS, true))
25691     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
25692   return SDValue();
25693 }
25694
25695 /// Do target-specific dag combines on floating point subs.
25696 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
25697                                   const X86Subtarget *Subtarget) {
25698   EVT VT = N->getValueType(0);
25699   SDValue LHS = N->getOperand(0);
25700   SDValue RHS = N->getOperand(1);
25701
25702   // Try to synthesize horizontal subs from subs of shuffles.
25703   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
25704        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
25705       isHorizontalBinOp(LHS, RHS, false))
25706     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
25707   return SDValue();
25708 }
25709
25710 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
25711 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG,
25712                                  const X86Subtarget *Subtarget) {
25713   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
25714
25715   // F[X]OR(0.0, x) -> x
25716   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25717     if (C->getValueAPF().isPosZero())
25718       return N->getOperand(1);
25719
25720   // F[X]OR(x, 0.0) -> x
25721   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25722     if (C->getValueAPF().isPosZero())
25723       return N->getOperand(0);
25724
25725   EVT VT = N->getValueType(0);
25726   if (VT.is512BitVector() && !Subtarget->hasDQI()) {
25727     SDLoc dl(N);
25728     MVT IntScalar = MVT::getIntegerVT(VT.getScalarSizeInBits());
25729     MVT IntVT = MVT::getVectorVT(IntScalar, VT.getVectorNumElements());
25730
25731     SDValue Op0 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(0));
25732     SDValue Op1 = DAG.getNode(ISD::BITCAST, dl, IntVT, N->getOperand(1));
25733     unsigned IntOpcode = (N->getOpcode() == X86ISD::FOR) ? ISD::OR : ISD::XOR;
25734     SDValue IntOp = DAG.getNode(IntOpcode, dl, IntVT, Op0, Op1);
25735     return  DAG.getNode(ISD::BITCAST, dl, VT, IntOp);
25736   }
25737   return SDValue();
25738 }
25739
25740 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
25741 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
25742   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
25743
25744   // Only perform optimizations if UnsafeMath is used.
25745   if (!DAG.getTarget().Options.UnsafeFPMath)
25746     return SDValue();
25747
25748   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
25749   // into FMINC and FMAXC, which are Commutative operations.
25750   unsigned NewOp = 0;
25751   switch (N->getOpcode()) {
25752     default: llvm_unreachable("unknown opcode");
25753     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
25754     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
25755   }
25756
25757   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
25758                      N->getOperand(0), N->getOperand(1));
25759 }
25760
25761 /// Do target-specific dag combines on X86ISD::FAND nodes.
25762 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
25763   // FAND(0.0, x) -> 0.0
25764   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25765     if (C->getValueAPF().isPosZero())
25766       return N->getOperand(0);
25767
25768   // FAND(x, 0.0) -> 0.0
25769   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25770     if (C->getValueAPF().isPosZero())
25771       return N->getOperand(1);
25772
25773   return SDValue();
25774 }
25775
25776 /// Do target-specific dag combines on X86ISD::FANDN nodes
25777 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
25778   // FANDN(0.0, x) -> x
25779   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
25780     if (C->getValueAPF().isPosZero())
25781       return N->getOperand(1);
25782
25783   // FANDN(x, 0.0) -> 0.0
25784   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
25785     if (C->getValueAPF().isPosZero())
25786       return N->getOperand(1);
25787
25788   return SDValue();
25789 }
25790
25791 static SDValue PerformBTCombine(SDNode *N,
25792                                 SelectionDAG &DAG,
25793                                 TargetLowering::DAGCombinerInfo &DCI) {
25794   // BT ignores high bits in the bit index operand.
25795   SDValue Op1 = N->getOperand(1);
25796   if (Op1.hasOneUse()) {
25797     unsigned BitWidth = Op1.getValueSizeInBits();
25798     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
25799     APInt KnownZero, KnownOne;
25800     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
25801                                           !DCI.isBeforeLegalizeOps());
25802     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
25803     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
25804         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
25805       DCI.CommitTargetLoweringOpt(TLO);
25806   }
25807   return SDValue();
25808 }
25809
25810 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
25811   SDValue Op = N->getOperand(0);
25812   if (Op.getOpcode() == ISD::BITCAST)
25813     Op = Op.getOperand(0);
25814   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
25815   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
25816       VT.getVectorElementType().getSizeInBits() ==
25817       OpVT.getVectorElementType().getSizeInBits()) {
25818     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
25819   }
25820   return SDValue();
25821 }
25822
25823 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
25824                                                const X86Subtarget *Subtarget) {
25825   EVT VT = N->getValueType(0);
25826   if (!VT.isVector())
25827     return SDValue();
25828
25829   SDValue N0 = N->getOperand(0);
25830   SDValue N1 = N->getOperand(1);
25831   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
25832   SDLoc dl(N);
25833
25834   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
25835   // both SSE and AVX2 since there is no sign-extended shift right
25836   // operation on a vector with 64-bit elements.
25837   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
25838   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
25839   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
25840       N0.getOpcode() == ISD::SIGN_EXTEND)) {
25841     SDValue N00 = N0.getOperand(0);
25842
25843     // EXTLOAD has a better solution on AVX2,
25844     // it may be replaced with X86ISD::VSEXT node.
25845     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
25846       if (!ISD::isNormalLoad(N00.getNode()))
25847         return SDValue();
25848
25849     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
25850         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
25851                                   N00, N1);
25852       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
25853     }
25854   }
25855   return SDValue();
25856 }
25857
25858 /// sext(add_nsw(x, C)) --> add(sext(x), C_sext)
25859 /// Promoting a sign extension ahead of an 'add nsw' exposes opportunities
25860 /// to combine math ops, use an LEA, or use a complex addressing mode. This can
25861 /// eliminate extend, add, and shift instructions.
25862 static SDValue promoteSextBeforeAddNSW(SDNode *Sext, SelectionDAG &DAG,
25863                                        const X86Subtarget *Subtarget) {
25864   // TODO: This should be valid for other integer types.
25865   EVT VT = Sext->getValueType(0);
25866   if (VT != MVT::i64)
25867     return SDValue();
25868
25869   // We need an 'add nsw' feeding into the 'sext'.
25870   SDValue Add = Sext->getOperand(0);
25871   if (Add.getOpcode() != ISD::ADD || !Add->getFlags()->hasNoSignedWrap())
25872     return SDValue();
25873
25874   // Having a constant operand to the 'add' ensures that we are not increasing
25875   // the instruction count because the constant is extended for free below.
25876   // A constant operand can also become the displacement field of an LEA.
25877   auto *AddOp1 = dyn_cast<ConstantSDNode>(Add.getOperand(1));
25878   if (!AddOp1)
25879     return SDValue();
25880
25881   // Don't make the 'add' bigger if there's no hope of combining it with some
25882   // other 'add' or 'shl' instruction.
25883   // TODO: It may be profitable to generate simpler LEA instructions in place
25884   // of single 'add' instructions, but the cost model for selecting an LEA
25885   // currently has a high threshold.
25886   bool HasLEAPotential = false;
25887   for (auto *User : Sext->uses()) {
25888     if (User->getOpcode() == ISD::ADD || User->getOpcode() == ISD::SHL) {
25889       HasLEAPotential = true;
25890       break;
25891     }
25892   }
25893   if (!HasLEAPotential)
25894     return SDValue();
25895
25896   // Everything looks good, so pull the 'sext' ahead of the 'add'.
25897   int64_t AddConstant = AddOp1->getSExtValue();
25898   SDValue AddOp0 = Add.getOperand(0);
25899   SDValue NewSext = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(Sext), VT, AddOp0);
25900   SDValue NewConstant = DAG.getConstant(AddConstant, SDLoc(Add), VT);
25901
25902   // The wider add is guaranteed to not wrap because both operands are
25903   // sign-extended.
25904   SDNodeFlags Flags;
25905   Flags.setNoSignedWrap(true);
25906   return DAG.getNode(ISD::ADD, SDLoc(Add), VT, NewSext, NewConstant, &Flags);
25907 }
25908
25909 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
25910                                   TargetLowering::DAGCombinerInfo &DCI,
25911                                   const X86Subtarget *Subtarget) {
25912   SDValue N0 = N->getOperand(0);
25913   EVT VT = N->getValueType(0);
25914   EVT SVT = VT.getScalarType();
25915   EVT InVT = N0.getValueType();
25916   EVT InSVT = InVT.getScalarType();
25917   SDLoc DL(N);
25918
25919   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
25920   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
25921   // This exposes the sext to the sdivrem lowering, so that it directly extends
25922   // from AH (which we otherwise need to do contortions to access).
25923   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
25924       InVT == MVT::i8 && VT == MVT::i32) {
25925     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
25926     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, DL, NodeTys,
25927                             N0.getOperand(0), N0.getOperand(1));
25928     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
25929     return R.getValue(1);
25930   }
25931
25932   if (!DCI.isBeforeLegalizeOps()) {
25933     if (InVT == MVT::i1) {
25934       SDValue Zero = DAG.getConstant(0, DL, VT);
25935       SDValue AllOnes =
25936         DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL, VT);
25937       return DAG.getNode(ISD::SELECT, DL, VT, N0, AllOnes, Zero);
25938     }
25939     return SDValue();
25940   }
25941
25942   if (VT.isVector() && Subtarget->hasSSE2()) {
25943     auto ExtendVecSize = [&DAG](SDLoc DL, SDValue N, unsigned Size) {
25944       EVT InVT = N.getValueType();
25945       EVT OutVT = EVT::getVectorVT(*DAG.getContext(), InVT.getScalarType(),
25946                                    Size / InVT.getScalarSizeInBits());
25947       SmallVector<SDValue, 8> Opnds(Size / InVT.getSizeInBits(),
25948                                     DAG.getUNDEF(InVT));
25949       Opnds[0] = N;
25950       return DAG.getNode(ISD::CONCAT_VECTORS, DL, OutVT, Opnds);
25951     };
25952
25953     // If target-size is less than 128-bits, extend to a type that would extend
25954     // to 128 bits, extend that and extract the original target vector.
25955     if (VT.getSizeInBits() < 128 && !(128 % VT.getSizeInBits()) &&
25956         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25957         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25958       unsigned Scale = 128 / VT.getSizeInBits();
25959       EVT ExVT =
25960           EVT::getVectorVT(*DAG.getContext(), SVT, 128 / SVT.getSizeInBits());
25961       SDValue Ex = ExtendVecSize(DL, N0, Scale * InVT.getSizeInBits());
25962       SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND, DL, ExVT, Ex);
25963       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, SExt,
25964                          DAG.getIntPtrConstant(0, DL));
25965     }
25966
25967     // If target-size is 128-bits, then convert to ISD::SIGN_EXTEND_VECTOR_INREG
25968     // which ensures lowering to X86ISD::VSEXT (pmovsx*).
25969     if (VT.getSizeInBits() == 128 &&
25970         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25971         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25972       SDValue ExOp = ExtendVecSize(DL, N0, 128);
25973       return DAG.getSignExtendVectorInReg(ExOp, DL, VT);
25974     }
25975
25976     // On pre-AVX2 targets, split into 128-bit nodes of
25977     // ISD::SIGN_EXTEND_VECTOR_INREG.
25978     if (!Subtarget->hasInt256() && !(VT.getSizeInBits() % 128) &&
25979         (SVT == MVT::i64 || SVT == MVT::i32 || SVT == MVT::i16) &&
25980         (InSVT == MVT::i32 || InSVT == MVT::i16 || InSVT == MVT::i8)) {
25981       unsigned NumVecs = VT.getSizeInBits() / 128;
25982       unsigned NumSubElts = 128 / SVT.getSizeInBits();
25983       EVT SubVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumSubElts);
25984       EVT InSubVT = EVT::getVectorVT(*DAG.getContext(), InSVT, NumSubElts);
25985
25986       SmallVector<SDValue, 8> Opnds;
25987       for (unsigned i = 0, Offset = 0; i != NumVecs;
25988            ++i, Offset += NumSubElts) {
25989         SDValue SrcVec = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InSubVT, N0,
25990                                      DAG.getIntPtrConstant(Offset, DL));
25991         SrcVec = ExtendVecSize(DL, SrcVec, 128);
25992         SrcVec = DAG.getSignExtendVectorInReg(SrcVec, DL, SubVT);
25993         Opnds.push_back(SrcVec);
25994       }
25995       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Opnds);
25996     }
25997   }
25998
25999   if (Subtarget->hasAVX() && VT.is256BitVector())
26000     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26001       return R;
26002
26003   if (SDValue NewAdd = promoteSextBeforeAddNSW(N, DAG, Subtarget))
26004     return NewAdd;
26005
26006   return SDValue();
26007 }
26008
26009 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
26010                                  const X86Subtarget* Subtarget) {
26011   SDLoc dl(N);
26012   EVT VT = N->getValueType(0);
26013
26014   // Let legalize expand this if it isn't a legal type yet.
26015   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
26016     return SDValue();
26017
26018   EVT ScalarVT = VT.getScalarType();
26019   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
26020       (!Subtarget->hasFMA() && !Subtarget->hasFMA4() &&
26021        !Subtarget->hasAVX512()))
26022     return SDValue();
26023
26024   SDValue A = N->getOperand(0);
26025   SDValue B = N->getOperand(1);
26026   SDValue C = N->getOperand(2);
26027
26028   bool NegA = (A.getOpcode() == ISD::FNEG);
26029   bool NegB = (B.getOpcode() == ISD::FNEG);
26030   bool NegC = (C.getOpcode() == ISD::FNEG);
26031
26032   // Negative multiplication when NegA xor NegB
26033   bool NegMul = (NegA != NegB);
26034   if (NegA)
26035     A = A.getOperand(0);
26036   if (NegB)
26037     B = B.getOperand(0);
26038   if (NegC)
26039     C = C.getOperand(0);
26040
26041   unsigned Opcode;
26042   if (!NegMul)
26043     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
26044   else
26045     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
26046
26047   return DAG.getNode(Opcode, dl, VT, A, B, C);
26048 }
26049
26050 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
26051                                   TargetLowering::DAGCombinerInfo &DCI,
26052                                   const X86Subtarget *Subtarget) {
26053   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
26054   //           (and (i32 x86isd::setcc_carry), 1)
26055   // This eliminates the zext. This transformation is necessary because
26056   // ISD::SETCC is always legalized to i8.
26057   SDLoc dl(N);
26058   SDValue N0 = N->getOperand(0);
26059   EVT VT = N->getValueType(0);
26060
26061   if (N0.getOpcode() == ISD::AND &&
26062       N0.hasOneUse() &&
26063       N0.getOperand(0).hasOneUse()) {
26064     SDValue N00 = N0.getOperand(0);
26065     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26066       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
26067       if (!C || C->getZExtValue() != 1)
26068         return SDValue();
26069       return DAG.getNode(ISD::AND, dl, VT,
26070                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26071                                      N00.getOperand(0), N00.getOperand(1)),
26072                          DAG.getConstant(1, dl, VT));
26073     }
26074   }
26075
26076   if (N0.getOpcode() == ISD::TRUNCATE &&
26077       N0.hasOneUse() &&
26078       N0.getOperand(0).hasOneUse()) {
26079     SDValue N00 = N0.getOperand(0);
26080     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
26081       return DAG.getNode(ISD::AND, dl, VT,
26082                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
26083                                      N00.getOperand(0), N00.getOperand(1)),
26084                          DAG.getConstant(1, dl, VT));
26085     }
26086   }
26087
26088   if (VT.is256BitVector())
26089     if (SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget))
26090       return R;
26091
26092   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
26093   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
26094   // This exposes the zext to the udivrem lowering, so that it directly extends
26095   // from AH (which we otherwise need to do contortions to access).
26096   if (N0.getOpcode() == ISD::UDIVREM &&
26097       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
26098       (VT == MVT::i32 || VT == MVT::i64)) {
26099     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
26100     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
26101                             N0.getOperand(0), N0.getOperand(1));
26102     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
26103     return R.getValue(1);
26104   }
26105
26106   return SDValue();
26107 }
26108
26109 // Optimize x == -y --> x+y == 0
26110 //          x != -y --> x+y != 0
26111 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
26112                                       const X86Subtarget* Subtarget) {
26113   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
26114   SDValue LHS = N->getOperand(0);
26115   SDValue RHS = N->getOperand(1);
26116   EVT VT = N->getValueType(0);
26117   SDLoc DL(N);
26118
26119   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
26120     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
26121       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
26122         SDValue addV = DAG.getNode(ISD::ADD, DL, LHS.getValueType(), RHS,
26123                                    LHS.getOperand(1));
26124         return DAG.getSetCC(DL, N->getValueType(0), addV,
26125                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26126       }
26127   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
26128     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
26129       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
26130         SDValue addV = DAG.getNode(ISD::ADD, DL, RHS.getValueType(), LHS,
26131                                    RHS.getOperand(1));
26132         return DAG.getSetCC(DL, N->getValueType(0), addV,
26133                             DAG.getConstant(0, DL, addV.getValueType()), CC);
26134       }
26135
26136   if (VT.getScalarType() == MVT::i1 &&
26137       (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
26138     bool IsSEXT0 =
26139         (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26140         (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26141     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26142
26143     if (!IsSEXT0 || !IsVZero1) {
26144       // Swap the operands and update the condition code.
26145       std::swap(LHS, RHS);
26146       CC = ISD::getSetCCSwappedOperands(CC);
26147
26148       IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
26149                 (LHS.getOperand(0).getValueType().getScalarType() == MVT::i1);
26150       IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
26151     }
26152
26153     if (IsSEXT0 && IsVZero1) {
26154       assert(VT == LHS.getOperand(0).getValueType() &&
26155              "Uexpected operand type");
26156       if (CC == ISD::SETGT)
26157         return DAG.getConstant(0, DL, VT);
26158       if (CC == ISD::SETLE)
26159         return DAG.getConstant(1, DL, VT);
26160       if (CC == ISD::SETEQ || CC == ISD::SETGE)
26161         return DAG.getNOT(DL, LHS.getOperand(0), VT);
26162
26163       assert((CC == ISD::SETNE || CC == ISD::SETLT) &&
26164              "Unexpected condition code!");
26165       return LHS.getOperand(0);
26166     }
26167   }
26168
26169   return SDValue();
26170 }
26171
26172 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
26173   SDValue V0 = N->getOperand(0);
26174   SDValue V1 = N->getOperand(1);
26175   SDLoc DL(N);
26176   EVT VT = N->getValueType(0);
26177
26178   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
26179   // operands and changing the mask to 1. This saves us a bunch of
26180   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
26181   // x86InstrInfo knows how to commute this back after instruction selection
26182   // if it would help register allocation.
26183
26184   // TODO: If optimizing for size or a processor that doesn't suffer from
26185   // partial register update stalls, this should be transformed into a MOVSD
26186   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
26187
26188   if (VT == MVT::v2f64)
26189     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
26190       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
26191         SDValue NewMask = DAG.getConstant(1, DL, MVT::i8);
26192         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
26193       }
26194
26195   return SDValue();
26196 }
26197
26198 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
26199 // as "sbb reg,reg", since it can be extended without zext and produces
26200 // an all-ones bit which is more useful than 0/1 in some cases.
26201 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
26202                                MVT VT) {
26203   if (VT == MVT::i8)
26204     return DAG.getNode(ISD::AND, DL, VT,
26205                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26206                                    DAG.getConstant(X86::COND_B, DL, MVT::i8),
26207                                    EFLAGS),
26208                        DAG.getConstant(1, DL, VT));
26209   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
26210   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
26211                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
26212                                  DAG.getConstant(X86::COND_B, DL, MVT::i8),
26213                                  EFLAGS));
26214 }
26215
26216 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
26217 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
26218                                    TargetLowering::DAGCombinerInfo &DCI,
26219                                    const X86Subtarget *Subtarget) {
26220   SDLoc DL(N);
26221   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
26222   SDValue EFLAGS = N->getOperand(1);
26223
26224   if (CC == X86::COND_A) {
26225     // Try to convert COND_A into COND_B in an attempt to facilitate
26226     // materializing "setb reg".
26227     //
26228     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
26229     // cannot take an immediate as its first operand.
26230     //
26231     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
26232         EFLAGS.getValueType().isInteger() &&
26233         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
26234       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
26235                                    EFLAGS.getNode()->getVTList(),
26236                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
26237       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
26238       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
26239     }
26240   }
26241
26242   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
26243   // a zext and produces an all-ones bit which is more useful than 0/1 in some
26244   // cases.
26245   if (CC == X86::COND_B)
26246     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
26247
26248   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26249     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26250     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
26251   }
26252
26253   return SDValue();
26254 }
26255
26256 // Optimize branch condition evaluation.
26257 //
26258 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
26259                                     TargetLowering::DAGCombinerInfo &DCI,
26260                                     const X86Subtarget *Subtarget) {
26261   SDLoc DL(N);
26262   SDValue Chain = N->getOperand(0);
26263   SDValue Dest = N->getOperand(1);
26264   SDValue EFLAGS = N->getOperand(3);
26265   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
26266
26267   if (SDValue Flags = checkBoolTestSetCCCombine(EFLAGS, CC)) {
26268     SDValue Cond = DAG.getConstant(CC, DL, MVT::i8);
26269     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
26270                        Flags);
26271   }
26272
26273   return SDValue();
26274 }
26275
26276 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
26277                                                          SelectionDAG &DAG) {
26278   // Take advantage of vector comparisons producing 0 or -1 in each lane to
26279   // optimize away operation when it's from a constant.
26280   //
26281   // The general transformation is:
26282   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
26283   //       AND(VECTOR_CMP(x,y), constant2)
26284   //    constant2 = UNARYOP(constant)
26285
26286   // Early exit if this isn't a vector operation, the operand of the
26287   // unary operation isn't a bitwise AND, or if the sizes of the operations
26288   // aren't the same.
26289   EVT VT = N->getValueType(0);
26290   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
26291       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
26292       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
26293     return SDValue();
26294
26295   // Now check that the other operand of the AND is a constant. We could
26296   // make the transformation for non-constant splats as well, but it's unclear
26297   // that would be a benefit as it would not eliminate any operations, just
26298   // perform one more step in scalar code before moving to the vector unit.
26299   if (BuildVectorSDNode *BV =
26300           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
26301     // Bail out if the vector isn't a constant.
26302     if (!BV->isConstant())
26303       return SDValue();
26304
26305     // Everything checks out. Build up the new and improved node.
26306     SDLoc DL(N);
26307     EVT IntVT = BV->getValueType(0);
26308     // Create a new constant of the appropriate type for the transformed
26309     // DAG.
26310     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
26311     // The AND node needs bitcasts to/from an integer vector type around it.
26312     SDValue MaskConst = DAG.getBitcast(IntVT, SourceConst);
26313     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
26314                                  N->getOperand(0)->getOperand(0), MaskConst);
26315     SDValue Res = DAG.getBitcast(VT, NewAnd);
26316     return Res;
26317   }
26318
26319   return SDValue();
26320 }
26321
26322 static SDValue PerformUINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26323                                         const X86Subtarget *Subtarget) {
26324   SDValue Op0 = N->getOperand(0);
26325   EVT VT = N->getValueType(0);
26326   EVT InVT = Op0.getValueType();
26327   EVT InSVT = InVT.getScalarType();
26328   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
26329
26330   // UINT_TO_FP(vXi8) -> SINT_TO_FP(ZEXT(vXi8 to vXi32))
26331   // UINT_TO_FP(vXi16) -> SINT_TO_FP(ZEXT(vXi16 to vXi32))
26332   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26333     SDLoc dl(N);
26334     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26335                                  InVT.getVectorNumElements());
26336     SDValue P = DAG.getNode(ISD::ZERO_EXTEND, dl, DstVT, Op0);
26337
26338     if (TLI.isOperationLegal(ISD::UINT_TO_FP, DstVT))
26339       return DAG.getNode(ISD::UINT_TO_FP, dl, VT, P);
26340
26341     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26342   }
26343
26344   return SDValue();
26345 }
26346
26347 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
26348                                         const X86Subtarget *Subtarget) {
26349   // First try to optimize away the conversion entirely when it's
26350   // conditionally from a constant. Vectors only.
26351   if (SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG))
26352     return Res;
26353
26354   // Now move on to more general possibilities.
26355   SDValue Op0 = N->getOperand(0);
26356   EVT VT = N->getValueType(0);
26357   EVT InVT = Op0.getValueType();
26358   EVT InSVT = InVT.getScalarType();
26359
26360   // SINT_TO_FP(vXi8) -> SINT_TO_FP(SEXT(vXi8 to vXi32))
26361   // SINT_TO_FP(vXi16) -> SINT_TO_FP(SEXT(vXi16 to vXi32))
26362   if (InVT.isVector() && (InSVT == MVT::i8 || InSVT == MVT::i16)) {
26363     SDLoc dl(N);
26364     EVT DstVT = EVT::getVectorVT(*DAG.getContext(), MVT::i32,
26365                                  InVT.getVectorNumElements());
26366     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
26367     return DAG.getNode(ISD::SINT_TO_FP, dl, VT, P);
26368   }
26369
26370   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
26371   // a 32-bit target where SSE doesn't support i64->FP operations.
26372   if (!Subtarget->useSoftFloat() && Op0.getOpcode() == ISD::LOAD) {
26373     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
26374     EVT LdVT = Ld->getValueType(0);
26375
26376     // This transformation is not supported if the result type is f16
26377     if (VT == MVT::f16)
26378       return SDValue();
26379
26380     if (!Ld->isVolatile() && !VT.isVector() &&
26381         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
26382         !Subtarget->is64Bit() && LdVT == MVT::i64) {
26383       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
26384           SDValue(N, 0), LdVT, Ld->getChain(), Op0, DAG);
26385       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
26386       return FILDChain;
26387     }
26388   }
26389   return SDValue();
26390 }
26391
26392 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
26393 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
26394                                  X86TargetLowering::DAGCombinerInfo &DCI) {
26395   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
26396   // the result is either zero or one (depending on the input carry bit).
26397   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
26398   if (X86::isZeroNode(N->getOperand(0)) &&
26399       X86::isZeroNode(N->getOperand(1)) &&
26400       // We don't have a good way to replace an EFLAGS use, so only do this when
26401       // dead right now.
26402       SDValue(N, 1).use_empty()) {
26403     SDLoc DL(N);
26404     EVT VT = N->getValueType(0);
26405     SDValue CarryOut = DAG.getConstant(0, DL, N->getValueType(1));
26406     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
26407                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
26408                                            DAG.getConstant(X86::COND_B, DL,
26409                                                            MVT::i8),
26410                                            N->getOperand(2)),
26411                                DAG.getConstant(1, DL, VT));
26412     return DCI.CombineTo(N, Res1, CarryOut);
26413   }
26414
26415   return SDValue();
26416 }
26417
26418 // fold (add Y, (sete  X, 0)) -> adc  0, Y
26419 //      (add Y, (setne X, 0)) -> sbb -1, Y
26420 //      (sub (sete  X, 0), Y) -> sbb  0, Y
26421 //      (sub (setne X, 0), Y) -> adc -1, Y
26422 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
26423   SDLoc DL(N);
26424
26425   // Look through ZExts.
26426   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
26427   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
26428     return SDValue();
26429
26430   SDValue SetCC = Ext.getOperand(0);
26431   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
26432     return SDValue();
26433
26434   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
26435   if (CC != X86::COND_E && CC != X86::COND_NE)
26436     return SDValue();
26437
26438   SDValue Cmp = SetCC.getOperand(1);
26439   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
26440       !X86::isZeroNode(Cmp.getOperand(1)) ||
26441       !Cmp.getOperand(0).getValueType().isInteger())
26442     return SDValue();
26443
26444   SDValue CmpOp0 = Cmp.getOperand(0);
26445   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
26446                                DAG.getConstant(1, DL, CmpOp0.getValueType()));
26447
26448   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
26449   if (CC == X86::COND_NE)
26450     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
26451                        DL, OtherVal.getValueType(), OtherVal,
26452                        DAG.getConstant(-1ULL, DL, OtherVal.getValueType()),
26453                        NewCmp);
26454   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
26455                      DL, OtherVal.getValueType(), OtherVal,
26456                      DAG.getConstant(0, DL, OtherVal.getValueType()), NewCmp);
26457 }
26458
26459 /// PerformADDCombine - Do target-specific dag combines on integer adds.
26460 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
26461                                  const X86Subtarget *Subtarget) {
26462   EVT VT = N->getValueType(0);
26463   SDValue Op0 = N->getOperand(0);
26464   SDValue Op1 = N->getOperand(1);
26465
26466   // Try to synthesize horizontal adds from adds of shuffles.
26467   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26468        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26469       isHorizontalBinOp(Op0, Op1, true))
26470     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
26471
26472   return OptimizeConditionalInDecrement(N, DAG);
26473 }
26474
26475 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
26476                                  const X86Subtarget *Subtarget) {
26477   SDValue Op0 = N->getOperand(0);
26478   SDValue Op1 = N->getOperand(1);
26479
26480   // X86 can't encode an immediate LHS of a sub. See if we can push the
26481   // negation into a preceding instruction.
26482   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
26483     // If the RHS of the sub is a XOR with one use and a constant, invert the
26484     // immediate. Then add one to the LHS of the sub so we can turn
26485     // X-Y -> X+~Y+1, saving one register.
26486     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
26487         isa<ConstantSDNode>(Op1.getOperand(1))) {
26488       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
26489       EVT VT = Op0.getValueType();
26490       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
26491                                    Op1.getOperand(0),
26492                                    DAG.getConstant(~XorC, SDLoc(Op1), VT));
26493       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
26494                          DAG.getConstant(C->getAPIntValue() + 1, SDLoc(N), VT));
26495     }
26496   }
26497
26498   // Try to synthesize horizontal adds from adds of shuffles.
26499   EVT VT = N->getValueType(0);
26500   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
26501        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
26502       isHorizontalBinOp(Op0, Op1, true))
26503     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
26504
26505   return OptimizeConditionalInDecrement(N, DAG);
26506 }
26507
26508 /// performVZEXTCombine - Performs build vector combines
26509 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
26510                                    TargetLowering::DAGCombinerInfo &DCI,
26511                                    const X86Subtarget *Subtarget) {
26512   SDLoc DL(N);
26513   MVT VT = N->getSimpleValueType(0);
26514   SDValue Op = N->getOperand(0);
26515   MVT OpVT = Op.getSimpleValueType();
26516   MVT OpEltVT = OpVT.getVectorElementType();
26517   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
26518
26519   // (vzext (bitcast (vzext (x)) -> (vzext x)
26520   SDValue V = Op;
26521   while (V.getOpcode() == ISD::BITCAST)
26522     V = V.getOperand(0);
26523
26524   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
26525     MVT InnerVT = V.getSimpleValueType();
26526     MVT InnerEltVT = InnerVT.getVectorElementType();
26527
26528     // If the element sizes match exactly, we can just do one larger vzext. This
26529     // is always an exact type match as vzext operates on integer types.
26530     if (OpEltVT == InnerEltVT) {
26531       assert(OpVT == InnerVT && "Types must match for vzext!");
26532       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
26533     }
26534
26535     // The only other way we can combine them is if only a single element of the
26536     // inner vzext is used in the input to the outer vzext.
26537     if (InnerEltVT.getSizeInBits() < InputBits)
26538       return SDValue();
26539
26540     // In this case, the inner vzext is completely dead because we're going to
26541     // only look at bits inside of the low element. Just do the outer vzext on
26542     // a bitcast of the input to the inner.
26543     return DAG.getNode(X86ISD::VZEXT, DL, VT, DAG.getBitcast(OpVT, V));
26544   }
26545
26546   // Check if we can bypass extracting and re-inserting an element of an input
26547   // vector. Essentially:
26548   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
26549   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
26550       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
26551       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
26552     SDValue ExtractedV = V.getOperand(0);
26553     SDValue OrigV = ExtractedV.getOperand(0);
26554     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
26555       if (ExtractIdx->getZExtValue() == 0) {
26556         MVT OrigVT = OrigV.getSimpleValueType();
26557         // Extract a subvector if necessary...
26558         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
26559           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
26560           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
26561                                     OrigVT.getVectorNumElements() / Ratio);
26562           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
26563                               DAG.getIntPtrConstant(0, DL));
26564         }
26565         Op = DAG.getBitcast(OpVT, OrigV);
26566         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
26567       }
26568   }
26569
26570   return SDValue();
26571 }
26572
26573 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
26574                                              DAGCombinerInfo &DCI) const {
26575   SelectionDAG &DAG = DCI.DAG;
26576   switch (N->getOpcode()) {
26577   default: break;
26578   case ISD::EXTRACT_VECTOR_ELT:
26579     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
26580   case ISD::VSELECT:
26581   case ISD::SELECT:
26582   case X86ISD::SHRUNKBLEND:
26583     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
26584   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG, Subtarget);
26585   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
26586   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
26587   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
26588   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
26589   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
26590   case ISD::SHL:
26591   case ISD::SRA:
26592   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
26593   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
26594   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
26595   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
26596   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
26597   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
26598   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
26599   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
26600   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
26601   case ISD::UINT_TO_FP:     return PerformUINT_TO_FPCombine(N, DAG, Subtarget);
26602   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
26603   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
26604   case X86ISD::FXOR:
26605   case X86ISD::FOR:         return PerformFORCombine(N, DAG, Subtarget);
26606   case X86ISD::FMIN:
26607   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
26608   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
26609   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
26610   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
26611   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
26612   case ISD::ANY_EXTEND:
26613   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
26614   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
26615   case ISD::SIGN_EXTEND_INREG:
26616     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
26617   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
26618   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
26619   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
26620   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
26621   case X86ISD::SHUFP:       // Handle all target specific shuffles
26622   case X86ISD::PALIGNR:
26623   case X86ISD::UNPCKH:
26624   case X86ISD::UNPCKL:
26625   case X86ISD::MOVHLPS:
26626   case X86ISD::MOVLHPS:
26627   case X86ISD::PSHUFB:
26628   case X86ISD::PSHUFD:
26629   case X86ISD::PSHUFHW:
26630   case X86ISD::PSHUFLW:
26631   case X86ISD::MOVSS:
26632   case X86ISD::MOVSD:
26633   case X86ISD::VPERMILPI:
26634   case X86ISD::VPERM2X128:
26635   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
26636   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
26637   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
26638   }
26639
26640   return SDValue();
26641 }
26642
26643 /// isTypeDesirableForOp - Return true if the target has native support for
26644 /// the specified value type and it is 'desirable' to use the type for the
26645 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
26646 /// instruction encodings are longer and some i16 instructions are slow.
26647 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
26648   if (!isTypeLegal(VT))
26649     return false;
26650   if (VT != MVT::i16)
26651     return true;
26652
26653   switch (Opc) {
26654   default:
26655     return true;
26656   case ISD::LOAD:
26657   case ISD::SIGN_EXTEND:
26658   case ISD::ZERO_EXTEND:
26659   case ISD::ANY_EXTEND:
26660   case ISD::SHL:
26661   case ISD::SRL:
26662   case ISD::SUB:
26663   case ISD::ADD:
26664   case ISD::MUL:
26665   case ISD::AND:
26666   case ISD::OR:
26667   case ISD::XOR:
26668     return false;
26669   }
26670 }
26671
26672 /// IsDesirableToPromoteOp - This method query the target whether it is
26673 /// beneficial for dag combiner to promote the specified node. If true, it
26674 /// should return the desired promotion type by reference.
26675 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
26676   EVT VT = Op.getValueType();
26677   if (VT != MVT::i16)
26678     return false;
26679
26680   bool Promote = false;
26681   bool Commute = false;
26682   switch (Op.getOpcode()) {
26683   default: break;
26684   case ISD::LOAD: {
26685     LoadSDNode *LD = cast<LoadSDNode>(Op);
26686     // If the non-extending load has a single use and it's not live out, then it
26687     // might be folded.
26688     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
26689                                                      Op.hasOneUse()*/) {
26690       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
26691              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
26692         // The only case where we'd want to promote LOAD (rather then it being
26693         // promoted as an operand is when it's only use is liveout.
26694         if (UI->getOpcode() != ISD::CopyToReg)
26695           return false;
26696       }
26697     }
26698     Promote = true;
26699     break;
26700   }
26701   case ISD::SIGN_EXTEND:
26702   case ISD::ZERO_EXTEND:
26703   case ISD::ANY_EXTEND:
26704     Promote = true;
26705     break;
26706   case ISD::SHL:
26707   case ISD::SRL: {
26708     SDValue N0 = Op.getOperand(0);
26709     // Look out for (store (shl (load), x)).
26710     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
26711       return false;
26712     Promote = true;
26713     break;
26714   }
26715   case ISD::ADD:
26716   case ISD::MUL:
26717   case ISD::AND:
26718   case ISD::OR:
26719   case ISD::XOR:
26720     Commute = true;
26721     // fallthrough
26722   case ISD::SUB: {
26723     SDValue N0 = Op.getOperand(0);
26724     SDValue N1 = Op.getOperand(1);
26725     if (!Commute && MayFoldLoad(N1))
26726       return false;
26727     // Avoid disabling potential load folding opportunities.
26728     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
26729       return false;
26730     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
26731       return false;
26732     Promote = true;
26733   }
26734   }
26735
26736   PVT = MVT::i32;
26737   return Promote;
26738 }
26739
26740 //===----------------------------------------------------------------------===//
26741 //                           X86 Inline Assembly Support
26742 //===----------------------------------------------------------------------===//
26743
26744 // Helper to match a string separated by whitespace.
26745 static bool matchAsm(StringRef S, ArrayRef<const char *> Pieces) {
26746   S = S.substr(S.find_first_not_of(" \t")); // Skip leading whitespace.
26747
26748   for (StringRef Piece : Pieces) {
26749     if (!S.startswith(Piece)) // Check if the piece matches.
26750       return false;
26751
26752     S = S.substr(Piece.size());
26753     StringRef::size_type Pos = S.find_first_not_of(" \t");
26754     if (Pos == 0) // We matched a prefix.
26755       return false;
26756
26757     S = S.substr(Pos);
26758   }
26759
26760   return S.empty();
26761 }
26762
26763 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
26764
26765   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
26766     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
26767         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
26768         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
26769
26770       if (AsmPieces.size() == 3)
26771         return true;
26772       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
26773         return true;
26774     }
26775   }
26776   return false;
26777 }
26778
26779 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
26780   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
26781
26782   std::string AsmStr = IA->getAsmString();
26783
26784   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
26785   if (!Ty || Ty->getBitWidth() % 16 != 0)
26786     return false;
26787
26788   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
26789   SmallVector<StringRef, 4> AsmPieces;
26790   SplitString(AsmStr, AsmPieces, ";\n");
26791
26792   switch (AsmPieces.size()) {
26793   default: return false;
26794   case 1:
26795     // FIXME: this should verify that we are targeting a 486 or better.  If not,
26796     // we will turn this bswap into something that will be lowered to logical
26797     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
26798     // lower so don't worry about this.
26799     // bswap $0
26800     if (matchAsm(AsmPieces[0], {"bswap", "$0"}) ||
26801         matchAsm(AsmPieces[0], {"bswapl", "$0"}) ||
26802         matchAsm(AsmPieces[0], {"bswapq", "$0"}) ||
26803         matchAsm(AsmPieces[0], {"bswap", "${0:q}"}) ||
26804         matchAsm(AsmPieces[0], {"bswapl", "${0:q}"}) ||
26805         matchAsm(AsmPieces[0], {"bswapq", "${0:q}"})) {
26806       // No need to check constraints, nothing other than the equivalent of
26807       // "=r,0" would be valid here.
26808       return IntrinsicLowering::LowerToByteSwap(CI);
26809     }
26810
26811     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
26812     if (CI->getType()->isIntegerTy(16) &&
26813         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26814         (matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) ||
26815          matchAsm(AsmPieces[0], {"rolw", "$$8,", "${0:w}"}))) {
26816       AsmPieces.clear();
26817       StringRef ConstraintsStr = IA->getConstraintString();
26818       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26819       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26820       if (clobbersFlagRegisters(AsmPieces))
26821         return IntrinsicLowering::LowerToByteSwap(CI);
26822     }
26823     break;
26824   case 3:
26825     if (CI->getType()->isIntegerTy(32) &&
26826         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
26827         matchAsm(AsmPieces[0], {"rorw", "$$8,", "${0:w}"}) &&
26828         matchAsm(AsmPieces[1], {"rorl", "$$16,", "$0"}) &&
26829         matchAsm(AsmPieces[2], {"rorw", "$$8,", "${0:w}"})) {
26830       AsmPieces.clear();
26831       StringRef ConstraintsStr = IA->getConstraintString();
26832       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
26833       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
26834       if (clobbersFlagRegisters(AsmPieces))
26835         return IntrinsicLowering::LowerToByteSwap(CI);
26836     }
26837
26838     if (CI->getType()->isIntegerTy(64)) {
26839       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
26840       if (Constraints.size() >= 2 &&
26841           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
26842           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
26843         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
26844         if (matchAsm(AsmPieces[0], {"bswap", "%eax"}) &&
26845             matchAsm(AsmPieces[1], {"bswap", "%edx"}) &&
26846             matchAsm(AsmPieces[2], {"xchgl", "%eax,", "%edx"}))
26847           return IntrinsicLowering::LowerToByteSwap(CI);
26848       }
26849     }
26850     break;
26851   }
26852   return false;
26853 }
26854
26855 /// getConstraintType - Given a constraint letter, return the type of
26856 /// constraint it is for this target.
26857 X86TargetLowering::ConstraintType
26858 X86TargetLowering::getConstraintType(StringRef Constraint) const {
26859   if (Constraint.size() == 1) {
26860     switch (Constraint[0]) {
26861     case 'R':
26862     case 'q':
26863     case 'Q':
26864     case 'f':
26865     case 't':
26866     case 'u':
26867     case 'y':
26868     case 'x':
26869     case 'Y':
26870     case 'l':
26871       return C_RegisterClass;
26872     case 'a':
26873     case 'b':
26874     case 'c':
26875     case 'd':
26876     case 'S':
26877     case 'D':
26878     case 'A':
26879       return C_Register;
26880     case 'I':
26881     case 'J':
26882     case 'K':
26883     case 'L':
26884     case 'M':
26885     case 'N':
26886     case 'G':
26887     case 'C':
26888     case 'e':
26889     case 'Z':
26890       return C_Other;
26891     default:
26892       break;
26893     }
26894   }
26895   return TargetLowering::getConstraintType(Constraint);
26896 }
26897
26898 /// Examine constraint type and operand type and determine a weight value.
26899 /// This object must already have been set up with the operand type
26900 /// and the current alternative constraint selected.
26901 TargetLowering::ConstraintWeight
26902   X86TargetLowering::getSingleConstraintMatchWeight(
26903     AsmOperandInfo &info, const char *constraint) const {
26904   ConstraintWeight weight = CW_Invalid;
26905   Value *CallOperandVal = info.CallOperandVal;
26906     // If we don't have a value, we can't do a match,
26907     // but allow it at the lowest weight.
26908   if (!CallOperandVal)
26909     return CW_Default;
26910   Type *type = CallOperandVal->getType();
26911   // Look at the constraint type.
26912   switch (*constraint) {
26913   default:
26914     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
26915   case 'R':
26916   case 'q':
26917   case 'Q':
26918   case 'a':
26919   case 'b':
26920   case 'c':
26921   case 'd':
26922   case 'S':
26923   case 'D':
26924   case 'A':
26925     if (CallOperandVal->getType()->isIntegerTy())
26926       weight = CW_SpecificReg;
26927     break;
26928   case 'f':
26929   case 't':
26930   case 'u':
26931     if (type->isFloatingPointTy())
26932       weight = CW_SpecificReg;
26933     break;
26934   case 'y':
26935     if (type->isX86_MMXTy() && Subtarget->hasMMX())
26936       weight = CW_SpecificReg;
26937     break;
26938   case 'x':
26939   case 'Y':
26940     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
26941         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
26942       weight = CW_Register;
26943     break;
26944   case 'I':
26945     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
26946       if (C->getZExtValue() <= 31)
26947         weight = CW_Constant;
26948     }
26949     break;
26950   case 'J':
26951     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26952       if (C->getZExtValue() <= 63)
26953         weight = CW_Constant;
26954     }
26955     break;
26956   case 'K':
26957     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26958       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
26959         weight = CW_Constant;
26960     }
26961     break;
26962   case 'L':
26963     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26964       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
26965         weight = CW_Constant;
26966     }
26967     break;
26968   case 'M':
26969     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26970       if (C->getZExtValue() <= 3)
26971         weight = CW_Constant;
26972     }
26973     break;
26974   case 'N':
26975     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26976       if (C->getZExtValue() <= 0xff)
26977         weight = CW_Constant;
26978     }
26979     break;
26980   case 'G':
26981   case 'C':
26982     if (isa<ConstantFP>(CallOperandVal)) {
26983       weight = CW_Constant;
26984     }
26985     break;
26986   case 'e':
26987     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26988       if ((C->getSExtValue() >= -0x80000000LL) &&
26989           (C->getSExtValue() <= 0x7fffffffLL))
26990         weight = CW_Constant;
26991     }
26992     break;
26993   case 'Z':
26994     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
26995       if (C->getZExtValue() <= 0xffffffff)
26996         weight = CW_Constant;
26997     }
26998     break;
26999   }
27000   return weight;
27001 }
27002
27003 /// LowerXConstraint - try to replace an X constraint, which matches anything,
27004 /// with another that has more specific requirements based on the type of the
27005 /// corresponding operand.
27006 const char *X86TargetLowering::
27007 LowerXConstraint(EVT ConstraintVT) const {
27008   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
27009   // 'f' like normal targets.
27010   if (ConstraintVT.isFloatingPoint()) {
27011     if (Subtarget->hasSSE2())
27012       return "Y";
27013     if (Subtarget->hasSSE1())
27014       return "x";
27015   }
27016
27017   return TargetLowering::LowerXConstraint(ConstraintVT);
27018 }
27019
27020 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
27021 /// vector.  If it is invalid, don't add anything to Ops.
27022 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
27023                                                      std::string &Constraint,
27024                                                      std::vector<SDValue>&Ops,
27025                                                      SelectionDAG &DAG) const {
27026   SDValue Result;
27027
27028   // Only support length 1 constraints for now.
27029   if (Constraint.length() > 1) return;
27030
27031   char ConstraintLetter = Constraint[0];
27032   switch (ConstraintLetter) {
27033   default: break;
27034   case 'I':
27035     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27036       if (C->getZExtValue() <= 31) {
27037         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27038                                        Op.getValueType());
27039         break;
27040       }
27041     }
27042     return;
27043   case 'J':
27044     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27045       if (C->getZExtValue() <= 63) {
27046         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27047                                        Op.getValueType());
27048         break;
27049       }
27050     }
27051     return;
27052   case 'K':
27053     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27054       if (isInt<8>(C->getSExtValue())) {
27055         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27056                                        Op.getValueType());
27057         break;
27058       }
27059     }
27060     return;
27061   case 'L':
27062     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27063       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
27064           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
27065         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op),
27066                                        Op.getValueType());
27067         break;
27068       }
27069     }
27070     return;
27071   case 'M':
27072     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27073       if (C->getZExtValue() <= 3) {
27074         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27075                                        Op.getValueType());
27076         break;
27077       }
27078     }
27079     return;
27080   case 'N':
27081     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27082       if (C->getZExtValue() <= 255) {
27083         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27084                                        Op.getValueType());
27085         break;
27086       }
27087     }
27088     return;
27089   case 'O':
27090     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27091       if (C->getZExtValue() <= 127) {
27092         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27093                                        Op.getValueType());
27094         break;
27095       }
27096     }
27097     return;
27098   case 'e': {
27099     // 32-bit signed value
27100     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27101       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27102                                            C->getSExtValue())) {
27103         // Widen to 64 bits here to get it sign extended.
27104         Result = DAG.getTargetConstant(C->getSExtValue(), SDLoc(Op), MVT::i64);
27105         break;
27106       }
27107     // FIXME gcc accepts some relocatable values here too, but only in certain
27108     // memory models; it's complicated.
27109     }
27110     return;
27111   }
27112   case 'Z': {
27113     // 32-bit unsigned value
27114     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
27115       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
27116                                            C->getZExtValue())) {
27117         Result = DAG.getTargetConstant(C->getZExtValue(), SDLoc(Op),
27118                                        Op.getValueType());
27119         break;
27120       }
27121     }
27122     // FIXME gcc accepts some relocatable values here too, but only in certain
27123     // memory models; it's complicated.
27124     return;
27125   }
27126   case 'i': {
27127     // Literal immediates are always ok.
27128     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
27129       // Widen to 64 bits here to get it sign extended.
27130       Result = DAG.getTargetConstant(CST->getSExtValue(), SDLoc(Op), MVT::i64);
27131       break;
27132     }
27133
27134     // In any sort of PIC mode addresses need to be computed at runtime by
27135     // adding in a register or some sort of table lookup.  These can't
27136     // be used as immediates.
27137     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
27138       return;
27139
27140     // If we are in non-pic codegen mode, we allow the address of a global (with
27141     // an optional displacement) to be used with 'i'.
27142     GlobalAddressSDNode *GA = nullptr;
27143     int64_t Offset = 0;
27144
27145     // Match either (GA), (GA+C), (GA+C1+C2), etc.
27146     while (1) {
27147       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
27148         Offset += GA->getOffset();
27149         break;
27150       } else if (Op.getOpcode() == ISD::ADD) {
27151         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27152           Offset += C->getZExtValue();
27153           Op = Op.getOperand(0);
27154           continue;
27155         }
27156       } else if (Op.getOpcode() == ISD::SUB) {
27157         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
27158           Offset += -C->getZExtValue();
27159           Op = Op.getOperand(0);
27160           continue;
27161         }
27162       }
27163
27164       // Otherwise, this isn't something we can handle, reject it.
27165       return;
27166     }
27167
27168     const GlobalValue *GV = GA->getGlobal();
27169     // If we require an extra load to get this address, as in PIC mode, we
27170     // can't accept it.
27171     if (isGlobalStubReference(
27172             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
27173       return;
27174
27175     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
27176                                         GA->getValueType(0), Offset);
27177     break;
27178   }
27179   }
27180
27181   if (Result.getNode()) {
27182     Ops.push_back(Result);
27183     return;
27184   }
27185   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
27186 }
27187
27188 std::pair<unsigned, const TargetRegisterClass *>
27189 X86TargetLowering::getRegForInlineAsmConstraint(const TargetRegisterInfo *TRI,
27190                                                 StringRef Constraint,
27191                                                 MVT VT) const {
27192   // First, see if this is a constraint that directly corresponds to an LLVM
27193   // register class.
27194   if (Constraint.size() == 1) {
27195     // GCC Constraint Letters
27196     switch (Constraint[0]) {
27197     default: break;
27198       // TODO: Slight differences here in allocation order and leaving
27199       // RIP in the class. Do they matter any more here than they do
27200       // in the normal allocation?
27201     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
27202       if (Subtarget->is64Bit()) {
27203         if (VT == MVT::i32 || VT == MVT::f32)
27204           return std::make_pair(0U, &X86::GR32RegClass);
27205         if (VT == MVT::i16)
27206           return std::make_pair(0U, &X86::GR16RegClass);
27207         if (VT == MVT::i8 || VT == MVT::i1)
27208           return std::make_pair(0U, &X86::GR8RegClass);
27209         if (VT == MVT::i64 || VT == MVT::f64)
27210           return std::make_pair(0U, &X86::GR64RegClass);
27211         break;
27212       }
27213       // 32-bit fallthrough
27214     case 'Q':   // Q_REGS
27215       if (VT == MVT::i32 || VT == MVT::f32)
27216         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
27217       if (VT == MVT::i16)
27218         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
27219       if (VT == MVT::i8 || VT == MVT::i1)
27220         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
27221       if (VT == MVT::i64)
27222         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
27223       break;
27224     case 'r':   // GENERAL_REGS
27225     case 'l':   // INDEX_REGS
27226       if (VT == MVT::i8 || VT == MVT::i1)
27227         return std::make_pair(0U, &X86::GR8RegClass);
27228       if (VT == MVT::i16)
27229         return std::make_pair(0U, &X86::GR16RegClass);
27230       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
27231         return std::make_pair(0U, &X86::GR32RegClass);
27232       return std::make_pair(0U, &X86::GR64RegClass);
27233     case 'R':   // LEGACY_REGS
27234       if (VT == MVT::i8 || VT == MVT::i1)
27235         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
27236       if (VT == MVT::i16)
27237         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
27238       if (VT == MVT::i32 || !Subtarget->is64Bit())
27239         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
27240       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
27241     case 'f':  // FP Stack registers.
27242       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
27243       // value to the correct fpstack register class.
27244       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
27245         return std::make_pair(0U, &X86::RFP32RegClass);
27246       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
27247         return std::make_pair(0U, &X86::RFP64RegClass);
27248       return std::make_pair(0U, &X86::RFP80RegClass);
27249     case 'y':   // MMX_REGS if MMX allowed.
27250       if (!Subtarget->hasMMX()) break;
27251       return std::make_pair(0U, &X86::VR64RegClass);
27252     case 'Y':   // SSE_REGS if SSE2 allowed
27253       if (!Subtarget->hasSSE2()) break;
27254       // FALL THROUGH.
27255     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
27256       if (!Subtarget->hasSSE1()) break;
27257
27258       switch (VT.SimpleTy) {
27259       default: break;
27260       // Scalar SSE types.
27261       case MVT::f32:
27262       case MVT::i32:
27263         return std::make_pair(0U, &X86::FR32RegClass);
27264       case MVT::f64:
27265       case MVT::i64:
27266         return std::make_pair(0U, &X86::FR64RegClass);
27267       // Vector types.
27268       case MVT::v16i8:
27269       case MVT::v8i16:
27270       case MVT::v4i32:
27271       case MVT::v2i64:
27272       case MVT::v4f32:
27273       case MVT::v2f64:
27274         return std::make_pair(0U, &X86::VR128RegClass);
27275       // AVX types.
27276       case MVT::v32i8:
27277       case MVT::v16i16:
27278       case MVT::v8i32:
27279       case MVT::v4i64:
27280       case MVT::v8f32:
27281       case MVT::v4f64:
27282         return std::make_pair(0U, &X86::VR256RegClass);
27283       case MVT::v8f64:
27284       case MVT::v16f32:
27285       case MVT::v16i32:
27286       case MVT::v8i64:
27287         return std::make_pair(0U, &X86::VR512RegClass);
27288       }
27289       break;
27290     }
27291   }
27292
27293   // Use the default implementation in TargetLowering to convert the register
27294   // constraint into a member of a register class.
27295   std::pair<unsigned, const TargetRegisterClass*> Res;
27296   Res = TargetLowering::getRegForInlineAsmConstraint(TRI, Constraint, VT);
27297
27298   // Not found as a standard register?
27299   if (!Res.second) {
27300     // Map st(0) -> st(7) -> ST0
27301     if (Constraint.size() == 7 && Constraint[0] == '{' &&
27302         tolower(Constraint[1]) == 's' &&
27303         tolower(Constraint[2]) == 't' &&
27304         Constraint[3] == '(' &&
27305         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
27306         Constraint[5] == ')' &&
27307         Constraint[6] == '}') {
27308
27309       Res.first = X86::FP0+Constraint[4]-'0';
27310       Res.second = &X86::RFP80RegClass;
27311       return Res;
27312     }
27313
27314     // GCC allows "st(0)" to be called just plain "st".
27315     if (StringRef("{st}").equals_lower(Constraint)) {
27316       Res.first = X86::FP0;
27317       Res.second = &X86::RFP80RegClass;
27318       return Res;
27319     }
27320
27321     // flags -> EFLAGS
27322     if (StringRef("{flags}").equals_lower(Constraint)) {
27323       Res.first = X86::EFLAGS;
27324       Res.second = &X86::CCRRegClass;
27325       return Res;
27326     }
27327
27328     // 'A' means EAX + EDX.
27329     if (Constraint == "A") {
27330       Res.first = X86::EAX;
27331       Res.second = &X86::GR32_ADRegClass;
27332       return Res;
27333     }
27334     return Res;
27335   }
27336
27337   // Otherwise, check to see if this is a register class of the wrong value
27338   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
27339   // turn into {ax},{dx}.
27340   // MVT::Other is used to specify clobber names.
27341   if (Res.second->hasType(VT) || VT == MVT::Other)
27342     return Res;   // Correct type already, nothing to do.
27343
27344   // Get a matching integer of the correct size. i.e. "ax" with MVT::32 should
27345   // return "eax". This should even work for things like getting 64bit integer
27346   // registers when given an f64 type.
27347   const TargetRegisterClass *Class = Res.second;
27348   if (Class == &X86::GR8RegClass || Class == &X86::GR16RegClass ||
27349       Class == &X86::GR32RegClass || Class == &X86::GR64RegClass) {
27350     unsigned Size = VT.getSizeInBits();
27351     MVT::SimpleValueType SimpleTy = Size == 1 || Size == 8 ? MVT::i8
27352                                   : Size == 16 ? MVT::i16
27353                                   : Size == 32 ? MVT::i32
27354                                   : Size == 64 ? MVT::i64
27355                                   : MVT::Other;
27356     unsigned DestReg = getX86SubSuperRegisterOrZero(Res.first, SimpleTy);
27357     if (DestReg > 0) {
27358       Res.first = DestReg;
27359       Res.second = SimpleTy == MVT::i8 ? &X86::GR8RegClass
27360                  : SimpleTy == MVT::i16 ? &X86::GR16RegClass
27361                  : SimpleTy == MVT::i32 ? &X86::GR32RegClass
27362                  : &X86::GR64RegClass;
27363       assert(Res.second->contains(Res.first) && "Register in register class");
27364     } else {
27365       // No register found/type mismatch.
27366       Res.first = 0;
27367       Res.second = nullptr;
27368     }
27369   } else if (Class == &X86::FR32RegClass || Class == &X86::FR64RegClass ||
27370              Class == &X86::VR128RegClass || Class == &X86::VR256RegClass ||
27371              Class == &X86::FR32XRegClass || Class == &X86::FR64XRegClass ||
27372              Class == &X86::VR128XRegClass || Class == &X86::VR256XRegClass ||
27373              Class == &X86::VR512RegClass) {
27374     // Handle references to XMM physical registers that got mapped into the
27375     // wrong class.  This can happen with constraints like {xmm0} where the
27376     // target independent register mapper will just pick the first match it can
27377     // find, ignoring the required type.
27378
27379     if (VT == MVT::f32 || VT == MVT::i32)
27380       Res.second = &X86::FR32RegClass;
27381     else if (VT == MVT::f64 || VT == MVT::i64)
27382       Res.second = &X86::FR64RegClass;
27383     else if (X86::VR128RegClass.hasType(VT))
27384       Res.second = &X86::VR128RegClass;
27385     else if (X86::VR256RegClass.hasType(VT))
27386       Res.second = &X86::VR256RegClass;
27387     else if (X86::VR512RegClass.hasType(VT))
27388       Res.second = &X86::VR512RegClass;
27389     else {
27390       // Type mismatch and not a clobber: Return an error;
27391       Res.first = 0;
27392       Res.second = nullptr;
27393     }
27394   }
27395
27396   return Res;
27397 }
27398
27399 int X86TargetLowering::getScalingFactorCost(const DataLayout &DL,
27400                                             const AddrMode &AM, Type *Ty,
27401                                             unsigned AS) const {
27402   // Scaling factors are not free at all.
27403   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
27404   // will take 2 allocations in the out of order engine instead of 1
27405   // for plain addressing mode, i.e. inst (reg1).
27406   // E.g.,
27407   // vaddps (%rsi,%drx), %ymm0, %ymm1
27408   // Requires two allocations (one for the load, one for the computation)
27409   // whereas:
27410   // vaddps (%rsi), %ymm0, %ymm1
27411   // Requires just 1 allocation, i.e., freeing allocations for other operations
27412   // and having less micro operations to execute.
27413   //
27414   // For some X86 architectures, this is even worse because for instance for
27415   // stores, the complex addressing mode forces the instruction to use the
27416   // "load" ports instead of the dedicated "store" port.
27417   // E.g., on Haswell:
27418   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
27419   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
27420   if (isLegalAddressingMode(DL, AM, Ty, AS))
27421     // Scale represents reg2 * scale, thus account for 1
27422     // as soon as we use a second register.
27423     return AM.Scale != 0;
27424   return -1;
27425 }
27426
27427 bool X86TargetLowering::isIntDivCheap(EVT VT, AttributeSet Attr) const {
27428   // Integer division on x86 is expensive. However, when aggressively optimizing
27429   // for code size, we prefer to use a div instruction, as it is usually smaller
27430   // than the alternative sequence.
27431   // The exception to this is vector division. Since x86 doesn't have vector
27432   // integer division, leaving the division as-is is a loss even in terms of
27433   // size, because it will have to be scalarized, while the alternative code
27434   // sequence can be performed in vector form.
27435   bool OptSize = Attr.hasAttribute(AttributeSet::FunctionIndex,
27436                                    Attribute::MinSize);
27437   return OptSize && !VT.isVector();
27438 }
27439
27440 void X86TargetLowering::markInRegArguments(SelectionDAG &DAG,
27441        TargetLowering::ArgListTy& Args) const {
27442   // The MCU psABI requires some arguments to be passed in-register.
27443   // For regular calls, the inreg arguments are marked by the front-end.
27444   // However, for compiler generated library calls, we have to patch this
27445   // up here.
27446   if (!Subtarget->isTargetMCU() || !Args.size())
27447     return;
27448
27449   unsigned FreeRegs = 3;
27450   for (auto &Arg : Args) {
27451     // For library functions, we do not expect any fancy types.
27452     unsigned Size = DAG.getDataLayout().getTypeSizeInBits(Arg.Ty);
27453     unsigned SizeInRegs = (Size + 31) / 32;
27454     if (SizeInRegs > 2 || SizeInRegs > FreeRegs)
27455       continue;
27456
27457     Arg.isInReg = true;
27458     FreeRegs -= SizeInRegs;
27459     if (!FreeRegs)
27460       break;
27461   }
27462 }